WO2021020574A1 - 半導体基板及び半導体装置並びにそれらの製造方法 - Google Patents
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
Abstract
半導体基板（１０）は、単結晶のＳｉＣ半導体で形成された第１層のドリフト層（１１）と、第１層の表面に多結晶を含むＳｉＣ半導体で形成された第２層（１２）のバッファ層（１２ａ）及びサブストレート層（１２ｂ）とを含み、第２層（１２）は、第１層のドリフト層（１１）の表面にＣＶＤ成長により形成され、前記第１層のドリフト層（１１）は、エピタキシャル成長により形成されたものであり、単結晶ＳｉＣ層と多結晶ＳｉＣ層とを含む半導体基板の接合界面に発生する欠陥を抑制し、製造コストも低減する。
Description
本発明は、ＳｉＣを用いた半導体基板及び半導体装置並びにそれらの製造方法に関する。また、本発明は、多結晶質のシリコンカーバイド基板、多結晶質のシリコンカーバイドインゴット、多結晶質のシリコンカーバイド基板の製造方法、半導体基板構造体およびパワー半導体装置に関する。
従来、電力制御の用途にショットキーバリアダイオード（Schottky barrier diode：SBD）、ＭＯＳＦＥＴ、ＩＧＢＴ（insulated gate bipolar transistor）のようなＳｉＣ製のデバイスが提供されている。このようなＳｉＣ製のデバイスが形成されるＳｉＣ半導体基板は、製造コストを低減したり所望の物性を提供したりするために、多結晶のＳｉＣ半導体基板に単結晶のＳｉＣ半導体基板を貼り合わせて作製されることがあった。
特許文献１には、化学気相成長（chemical vapor deposition: CVD）により作製した多結晶のＳｉＣ半導体基板に昇華法により作製した単結晶のＳｉＣ半導体基板を貼り付け、単結晶のＳｉＣ半導体基板の上にＣＶＤによりエピタキシャル層を成長させる技術が開示されている。
特許文献２、３には、種単結晶のＳｉＣ半導体基板上にグラフェンの膜を形成し、グラフェンの膜を介して種単結晶のＳｉＣ半導体基板上にＳｉＣエピタキシャル層を成長させ、ＳｉＣエピタキシャル層のみを剥離して搬送し、移送先のＳｉＣ半導体基板に接合するリモートエピタキシーと称される技術が開示されている。グラフェンとＳｉＣとはファンデルワールス接合をするため、ＳｉＣエピタキシャル層は種単結晶のＳｉＣ半導体基板から容易に剥離することができる。
電力制御の用途にＳｉＣ製のｎチャネルＩＧＢＴ（insulated gate bipolar transistor）が提供されている。ｎチャネルＩＧＢＴにおいては、単結晶のｐ型サブストレート層の上に単結晶のｎ型ドリフト層が形成されている。ｐ型サブストレート層は、表面にｎ型ドリフト層をエピタキシャル成長させるために高い結晶品質が求められている。ｐ型ＳｉＣ単結晶の製造方法として、昇華法や溶液法が知られている（特許文献４、５を参照）。
図１は、他の製造方法によりｐ型サブストレート層を作製するためのフロー図である（非特許文献１）。図１（ａ）に示すようにｎ型サブストレート層１０１を用意し、図１（ｂ）及び図１（ｃ）に示すようにｎ型サブストレート層１０１の上にＣＶＤ（chemical vapor deposition）によりｎ型ドリフト層１０２及びｐ型層１０３を順に形成する。そして、図１（ｄ）に示すように積層されたｎ型サブストレート層１０１、ｎ型ドリフト層１０２及びｐ型層１０３を上下に逆転させ、上側からｎ型サブストレート層１０１とｎ型ドリフト層１０２の表面から所定深さまでの部分とを取り除く。これによって、ｐ型サブストレートに相当するｐ型層１０３にｎ型ドリフト層１０２が積層されたｎチャネルＩＧＢＴのための構造が得られる。
特許文献６には、相対密度が高い焼結体であるシリコンカーバイド基板を提供する技術が記載されている。
各種シリコンカーバイド半導体素子の製造に焼結体などの多結晶質のシリコンカーバイド基板を利用すると、単結晶のシリコンカーバイド基板を用いるよりも低コスト化が図れる等の利点がある。ただし、シリコンカーバイド基板を各種ＳｉＣ半導体素子の製造に利用する場合、シリコンカーバイド基板の低抵抗率化が求められる。
多結晶質のシリコンカーバイド基板を低抵抗率化するには、シリコンカーバイド基板に高濃度のドーパントをドープする手法が考えられる。
特許文献７には、次世代のＬＥＤデバイス、パワーデバイス、高周波デバイス等の半導体デバイス用基板として、単結晶からなる単結晶基板を用いる技術が開示されている。
Y. Yonezawa (AIST) et al, IEEE IEDM, p.164, 2013
特許文献１に記載された技術では、多結晶のＳｉＣ半導体基板に貼り付けた単結晶のＳｉＣ半導体基板の上にエピタキシャル層を成長させるため、高品質な単結晶のＳｉＣ半導体基板を多結晶のＳｉＣ半導体基板に無欠陥で貼り付ける必要があった。しかしながら、単結晶のＳｉＣ半導体基板を多結晶のＳｉＣ半導体基板に常温接合や拡散接合で貼り付けるために必要な表面粗さの確保する研磨加工が高コストになり、接合界面に発生する欠陥により歩留まりが低下することがあった。
昇華法や溶液法により製造したＳｉＣ単結晶においては、ｐ型サブストレート層の低抵抗化のために必要な不純物のドープ量の増加により、移動度が低下するとともに結晶性も低下し、ｐ型サブストレート層の上にｎ型ドリフト層のための高い結晶性を有するエピタキシャル層を成長させることが難しかった。また、図１のフロー図に示したｎ型サブストレート層１０１、ｎ型ドリフト層１０２及びｐ型層１０３を積層し、上下を逆転して上側から一部を取り除くような他の製造方法は、作製の手順が煩雑でスループットが低く、高コストであった。
例えばＮ（窒素）をドーパントとして添加した場合、焼結中にシリコンカーバイドの再結晶化の過程で単結晶粒内のＣ（炭素）サイトがＮにより置換されて格子定数の不整合を招き、結晶粒内に空孔欠陥を生じやすくなる恐れがある。さらに、単結晶粒内のＣサイトがＮで置換されることによって不必要な微結晶化や非晶質化に至る恐れがある。特にドーパントの濃度の高くした場合には、これらの現象が顕著に表れて焼結体全体の密度を低下させる恐れがある。
単結晶基板上にエピタキシャル成長層を成長させる場合、単結晶基板の材料には、エピタキシャル成長層と格子定数が近い、熱膨張係数が近い、等の制約がかかるため、所望の特性を有する単結晶基板とエピタキシャル成長層との組み合わせを選択することが困難であった。
さらに、半導体デバイス用基板として単結晶基板を用いる場合、製造方法の複雑化等によって、結晶品質のよい単結晶基板が高コストになるという課題があった。また、低コスト化のために多結晶質の基板を用いた場合、研磨後の表面に凹部が存在して当該凹部周辺の箇所に形成されたデバイスの耐圧が低下する恐れがあった。
この発明は、上述の実情に鑑みて提案されるものであって、単結晶のＳｉＣ半導体層と多結晶のＳｉＣ半導体層とを含む半導体基板であって、接合界面に発生する欠陥を抑制し、製造コストも低減するような半導体基板及びそのような半導体基板を用いて作製された半導体装置並びにそれらの製造方法を提供することを目的とする。
また、ＩＧＢＴに適用することができるｐ型ＳｉＣ半導体層にｎ型ＳｉＣ半導体層が積層された半導体基板であって、高い結晶性を有するｎ型ＳｉＣ半導体層を含み、スループットが確保されるとともにコストが低減されるような半導体基板及びそのような半導体基板を用いた半導体装置並びにそれらの製造方法を提供することを目的とする。
さらにまた、低抵抗率であり、かつ格子欠陥を低減して機械的強度を高めた多結晶質のシリコンカーバイド基板、多結晶質のシリコンカーバイドインゴット、多結晶質のシリコンカーバイド基板の製造方法、およびパワー半導体装置を提供することを目的とする。
また、所望の物性を獲得しつつ、低コスト化やデバイスの信頼性向上が可能である、半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置を提供することを目的とする。
上述の課題を解決するために、半導体基板は、単結晶のＳｉＣ半導体で形成された第１層と、第１層の表面に多結晶を含むＳｉＣ半導体で形成された第２層とを含み、第２層は、第１層の表面にＣＶＤ成長により形成されたものである。
第１層は、エピタキシャル成長により形成されてもよい。第１層の表面は、４Ｈ－ＳｉＣの［０００－１］方位のＣ面又は［０００１］方位のＳｉ面であってもよい。
第２層は、多結晶のＳｉＣ半導体で形成されてもよい。第２層は、単結晶のＳｉＣ半導体も含み、第２層は、第１層から所定の高さまでは単結晶のＳｉＣ半導体で形成され、第１層から所定の高さを超えた残りは多結晶のＳｉＣ半導体で形成されてもよい。
第１層は１μｍ以上の厚さを有し、第２層において第１層を超えて所定の高さまでは０．１μｍ以上の厚さを有し、第２層において所定の高さを超えた残りは１０μｍ以上の厚さを有してもよい。
第１層と第２層とは、接合面に界面を有することなく接続していてもよい。直径が１００ｍｍ以上であってもよい。
半導体装置は、単結晶のＳｉＣ半導体で形成された第１層と、第１層の上に多結晶を含むＳｉＣ半導体で形成された第２層とを含み、第２層は、第１層の表面にＣＶＤ成長により形成された半導体基板を含み、第１層をドリフト層、第２層において第１層から所定の高さまでのバッファ層、及び第２層において所定の高さを超えた残りをサブストレート層として形成されたものである。
半導体基板の第１層は、エピタキシャル成長により形成されてもよい。ドリフト層は１μｍ以上の厚さを有し、バッファ層は０．１μｍ以上の厚さを有し、サブストレート層は１０μｍ以上の厚さを有してもよい。
半導体基板の第２層は、多結晶のＳｉＣ半導体で形成されてもよい。半導体基板の第２層は単結晶のＳｉＣ半導体も含み、第２層において、バッファ層は単結晶であり、サブストレート層は多結晶であってもよい。
半導体装置は、ショットキーバリアダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ及びＬＥＤの少なくとも一つを含んでもよい。第１層と第２層とは、接合面に界面を有することなく接続していてもよい。
半導体基板の製造方法は、基礎となる単結晶基板の表面に単結晶のＳｉＣ半導体で形成された第１層をエピタキシャル成長させる工程と、第１層の上に多結晶を含むＳｉＣ半導体で形成された第２層をＣＶＤで成長させる工程と、第１層を第２層とともに基礎となる単結晶基板の上から剥離する工程とを含むものである。
第１層をエピタキシャル成長させる工程は、基礎となる単結晶基板の上に第１層をリモートエピタキシーにより成長させてもよい。第１層の表面は、４Ｈ－ＳｉＣの［０００－１］方位のＣ面又は［１０００］方位のＳｉ面であってもよい。
第２層をＣＶＤで成長させる工程は、多結晶のＳｉＣ半導体で形成された第２層を形成してもよい。第２層をＣＶＤで成長させる工程は、第２層を高速ＣＶＤにより多結晶のＳｉＣ半導体で形成してもよい。
第２層をＣＶＤで成長させる工程は、第２層において第１層から所定の高さまでを単結晶のＳｉＣ半導体で形成し、第２層において第１層から所定の高さを超えた残りを多結晶のＳｉＣ半導体で形成してもよい。
第２層をＣＶＤで成長させる工程は、第２層において第１層から所定の高さを超えた残りを高速ＣＶＤにより多結晶のＳｉＣ半導体で形成してもよい。
第１層をエピタキシャル成長させる工程は、第１層を１μｍ以上の厚さに成長させ、第２層をＣＶＤで成長させる工程は、第２層を、第１層を超えて所定の高さまでは０．１μｍ以上の厚さに成長させ、所定の高さを超えた残りは１０μｍ以上の厚さに成長させてもよい。第１層と第２層とは、接合面に界面を有することなく接続していてもよい。
半導体装置の製造方法は、単結晶のＳｉＣ半導体で形成された第１層と、第１層の上に多結晶を含むＳｉＣ半導体で形成された第２層とを含み、第２層は、第１層の表面にＣＶＤ成長により形成された半導体基板を提供する工程と、第１層をドリフト層、第２層において第１層から所定の高さまでのバッファ層、及び第２層において所定の高さを超えた残りをサブストレート層として半導体装置を形成する工程を含むものである。
半導体基板の第１層は、エピタキシャル成長により形成されてもよい。ドリフト層は１μｍ以上の厚さを有し、バッファ層は０．１μｍ以上の厚さを有し、サブストレート層は１０μｍ以上の厚さを有してもよい。
半導体基板の第２層は、多結晶のＳｉＣ半導体で形成されてもよい。半導体基板の第２層は単結晶のＳｉＣ半導体も含み、第２層において、バッファ層は単結晶であり、サブストレート層は多結晶であってもよい。半導体装置は、ショットキーバリアダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ及びＬＥＤの少なくとも一つを含んでもよい。
半導体基板は、ｐ型ＳｉＣ半導体で形成され、一つの面を接合面とする第１基板と、ｎ型ＳｉＣ半導体で形成され、一つの面を接合面とし、この接合面がｐ型ＳｉＣ半導体の薄膜で覆われた第２基板とを含み、第１基板の接合面と第２基板の接合面とが、第２基板の接合面を覆う薄膜を介して接合されてもよい。
薄膜は、１ｎｍ以上の膜厚を有してもよい。第１基板は、単結晶又は多結晶でもよい。第２基板は、単結晶でもよい。
半導体装置は、前記半導体基板を用いたものでもよい。第１基板をｐ型サブストレート層、第２基板をｎ型ドリフト層とするｎチャネルＩＧＢＴを含んでもよい。
第２基板は、その接合面から所定の深さまでにｎ型ＳｉＣ半導体のｎ型不純物の濃度が当該第２基板の他の部分のｎ型ＳｉＣ半導体のｎ型不純物の濃度よりも高いバッファ層をさらに含んでもよい。ｎチャネルＩＧＢＴは、トレンチ型のゲートを含んでもよい。
半導体基板の製造方法は、ｐ型ＳｉＣ半導体で形成され、一つの面を接合面とする第１基板を提供する工程と、ｎ型ＳｉＣ半導体で形成され、一つの面を接合面とし、この接合面がｐ型ＳｉＣ半導体の薄膜で覆われた第２基板を提供する工程と、第１基板の接合面と第２基板の接合面とを第２基板の接合面を覆う薄膜を介して接合する工程とを含んでもよい。
薄膜は、１ｎｍ以上の膜厚を有してもよい。第１基板は、単結晶であってもよい。第１基板を提供する工程は、エピタキシー法により単結晶のｐ型ＳｉＣ半導体基板を作製する工程をさらに含んでもよい。エピタキシー法は、リモートエピタキシー法であってもよい。第１基板を提供する工程は、単結晶のインゴットを切断して単結晶のｐ型ＳｉＣ半導体基板を作製する工程をさらに含んでもよい。
第１基板は、多結晶であってもよい。第１基板を提供する工程は、ＣＶＤ成長により多結晶のｐ型ＳｉＣ半導体基板を作製する工程をさらに含んでもよい。第１基板を提供する工程は、粉末材料の焼結により多結晶のｐ型ＳｉＣ半導体基板を作製する工程をさらに含んでもよい。
第２基板は、単結晶であってもよい。第２基板を提供する工程は、エピタキシー法により単結晶のｎ型ＳｉＣ半導体基板を作製する工程をさらに含んでもよい。単結晶のｎ型ＳｉＣ半導体基板を作製する工程は、第２基板の接合面から所定の深さまでにｎ型不純物の濃度が当該第２基板の本体の他の部分よりも高いバッファ層を形成する工程をさらに含んでもよい。エピタキシー法は、リモートエピタキシー法であってもよい。第２基板を提供する工程は、単結晶のインゴットを切断して単結晶のｎ型ＳｉＣ半導体基板を作製する工程をさらに含んでもよい。
第２基板を提供する工程は、第２基板の接合面を覆うように、エピタキシー法により単結晶のｎ型ＳｉＣ半導体の薄膜を形成する工程をさらに含んでもよい。
第１基板の接合面と第２基板の接合面とを接合する工程は、第１基板と第２基板とを常温接合により接合してもよい。第１基板の接合面と第２基板の接合面とを接合する工程は、第１基板と第２基板とを拡散接合により接合してもよい。
半導体装置の製造方法は、前記半導体基板の製造方法を用いて半導体基板を提供する工程と、半導体基板の第１基板をｐ型サブストレート層とし、第２基板の本体をｎ型ドリフト層としたｎチャネルＩＧＢＴを作製する工程を含んでもよい。
多結晶質のシリコンカーバイド基板は、ゲルマニウムおよびスズの少なくとも１つを含有し、窒素、リン、ホウ素から選択される少なくとも１つのドーパントをさらに含有してもよい。多結晶質のシリコンカーバイドの結晶粒子に含まれる結晶子のサイズが１００ｎｍ以下であってもよい。相対密度が９９％以上であってもよい。
上記の多結晶質のシリコンカーバイド基板を備えるパワー半導体装置が提供されてもよい。パワー半導体装置は、ＳｉＣショットキーバリアダイオード、ＳｉＣ－ＭＯＳＦＥＴ、ＳｉＣバイポーラトランジスタ、ＳｉＣダイオード、ＳｉＣサイリスタ、若しくはＳｉＣ絶縁ゲートバイポーラトランジスタの群から選ばれる少なくとも１種類もしくは複数種類を備えてもよい。
多結晶質のシリコンカーバイドインゴットは、ゲルマニウムおよびスズの少なくとも１つを含有し、窒素、リン、ホウ素から選択される少なくとも１つのドーパントをさらに含有してもよい。多結晶質のシリコンカーバイドの結晶粒子に含まれる結晶子のサイズが１００ｎｍ以下であってもよい。相対密度が９９％以上であってもよい。
多結晶質のシリコンカーバイド基板の製造方法は、主材料である炭化珪素の粉末に、ＩＶ族－Ｖ族元素の化合物とＩＩＩ族－ＩＶ族元素の化合物の両方、またはいずれか一方の前記化合物を少なくとも２種類配合し、平均粒径が１００ｎｍ以下である混合粉末を準備するステップと、前記混合粉末を放電プラズマ焼結して多結晶質のシリコンカーバイドインゴットを得るステップと、前記多結晶質のシリコンカーバイドインゴットを切り出して多結晶質のシリコンカーバイド基板を作成するステップを含んでもよい。
ＩＶ族－Ｖ族元素の化合物がＳｉ３Ｎ４、Ｇｅ３Ｎ４、Ｓｎ３Ｎ４の群から選ばれる少なくとも１種類もしくは複数種類の材料であってもよい。ＩＩＩ族－ＩＶ族元素の化合物がＢ４Ｃ，ＳｉＢ４の群から選ばれる少なくとも１種類もしくは複数種類の材料であってもよい。
ＩＶ族－Ｖ族元素の化合物がＳｉ３Ｎ４、Ｇｅ３Ｎ４、Ｓｎ３Ｎ４の群から選ばれる少なくとも１種類もしくは複数種類の材料であってもよい。ＩＩＩ族－ＩＶ族元素の化合物がＢ４Ｃ，ＳｉＢ４の群から選ばれる少なくとも１種類もしくは複数種類の材料であってもよい。
半導体基板構造体は、多結晶質の基板と、前記多結晶質の基板と一体化した第１エピタキシャル成長層と、前記多結晶質の基板と前記第１エピタキシャル成長層との間に配置されて前記多結晶質の基板と前記第１エピタキシャル成長層のそれぞれと接合した第２エピタキシャル成長層とを備える。前記第１エピタキシャル成長層は第１ドーパントを含み、前記第２エピタキシャル成長層は、第１ドーパントと導電型が同じになる第２ドーパントを含む。前記第２ドーパントの濃度は、前記第１ドーパントの濃度よりも高くてもよい。
第２エピタキシャル成長層と多結晶質の基板とが常温接合により接合されてもよい。第２エピタキシャル成長層と第１エピタキシャル成長層とが常温接合により接合されてもよい。
第１エピタキシャル成長層の第１ドーパントの濃度が５×１０１４／ｃｍ３以上２×１０１７／ｃｍ３未満であり、第２エピタキシャル成長層の第２ドーパントの濃度が２×１０１７／ｃｍ３以上５×１０１８／ｃｍ３以下であってもよい。第２エピタキシャル成長層の厚さが０．１μｍ以上１０μｍ以下であってもよい。
第１エピタキシャル成長層および第２エピタキシャル成長層のそれぞれは、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体およびＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を含んでもよい。第１エピタキシャル成長層および第２エピタキシャル成長層のそれぞれは、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類を含んでもよい。
多結晶質の基板は、焼結体、ＢＮ、ＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ダイヤモンド、カーボン、及びグラファイトの群から選ばれる少なくとも１種類もしくは複数種類を含んでもよい。焼結体は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類の焼結体を含んでもよい。焼結体は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の焼結体を含んでもよい。
多結晶質の基板は、５×１０１８／ｃｍ３以上、２×１０２２／ｃｍ３以下の濃度でドーパントを含んでもよい。多結晶質の基板の厚さが１００μｍ以上１０００μｍ以下であってもよい。多結晶質の基板と第２エピタキシャル成長層とがオーミック接合を形成してもよい。
第１エピタキシャル成長層および第２エピタキシャル成長層のそれぞれは、４ＨＳｉＣからなるエピタキシャル成長層を含み、４Ｈ－ＳｉＣからなるエピタキシャル成長層が（０００－１）面または（０００１）面の表面を有してもよい。多結晶質の基板の直径が１００ｍｍ以上であってもよい。
上記の半導体基板構造体を備える、パワー半導体装置が提供されてもよい。パワー半導体装置は、ＳｉＣショットキーバリアダイオード、ＳｉＣ－ＭＯＳＦＥＴ、ＳｉＣバイポーラトランジスタ、ＳｉＣダイオード、ＳｉＣサイリスタ、ＳｉＣ絶縁ゲートバイポーラトランジスタ、及びＬＥＤデバイスの群から選ばれる少なくとも１種類もしくは複数種類を備えてもよい。
多結晶質の基板と第２エピタキシャル成長層との接合面に対向する多結晶質の基板の表面に配置される第１金属電極をさらに備えてもよい。第２エピタキシャル成長層と第１エピタキシャル成長層との接合面に対向する第１エピタキシャル成長層の表面に配置される第２金属電極をさらに備えてもよい。第２エピタキシャル成長層記第１エピタキシャル成長層との接合面に対向する第１エピタキシャル成長層の表面に配置される第２金属電極を備えてもよい。
この発明によると、常温接合や拡散接合を必要としないので表面粗さを確保する研磨加工が不要になり、製造コストが低減される。また、接合界面が存在しないため、接合界面に由来する欠陥が抑制される。
また、ＩＧＢＴに適用することができるようなｐ型ＳｉＣ半導体層にｎ型ＳｉＣ半導体層が積層された半導体基板が高い結晶性を有するｎ型ＳｉＣ半導体層を含むようにすることができてもよい。また、このような半導体基板について、スループットが確保されるとともにコストが低減されてもよい。
さらにまた、低抵抗率であり、かつ格子欠陥を低減して強度を高めた多結晶質のシリコンカーバイド基板、多結晶質のシリコンカーバイドインゴット、該多結晶質のシリコンカーバイド基板の製造方法、および該多結晶質のシリコンカーバイド基板を用いたパワー半導体装置が提供されてもよい。
また、所望の物性を獲得しつつ、低コスト化やデバイスの信頼性向上が可能である、半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置を提供できてもよい。
（第１の実施の形態）
第１の実施の形態の半導体基板及び半導体装置並びにそれらの製造方法について、図面を参照して詳細に説明する。図２は、第１の実施の形態の半導体基板の概略的な構成を示す断面図である。
第１の実施の形態の半導体基板及び半導体装置並びにそれらの製造方法について、図面を参照して詳細に説明する。図２は、第１の実施の形態の半導体基板の概略的な構成を示す断面図である。
第１の実施の形態の半導体基板１０は、単結晶のＳｉＣ半導体層である第１層のドリフト層１１と、単結晶又は多結晶のＳｉＣ半導体層である第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとを有している。第２層１２においてドリフト層１１の表面から第２層１２の方向に所定の高さまでがバッファ層１２ａを形成し、第２層１２において所定の高さを超える残りがサブストレート層１２ｂを形成している。第１の実施の形態の半導体基板１０では、第１層のドリフト層１１と第２層１２のバッファ層１２ａとは接合面には界面が存在することなく接続している。
半導体基板１０において、第１層のドリフト層１１は１μｍ以上の厚さであってもよく、第２層１２のバッファ層１２ａは０．１μｍ以上の厚さであってもよく、サブストレート層１２ｂは１０μｍ以上の厚さであってもよい。半導体基板１０は、直径が１００ｍｍ以上であってもよい。
半導体基板１０において、単結晶のＳｉＣ半導体である第１層のドリフト層１１は、化学気相成長（chemical vapor deposition: CVD）を用いたエピタキシャル成長により形成されたものである。第２層１２のバッファ層１２ａは単結晶又は多結晶のＳｉＣ半導体であり、サブストレート層１２ｂは多結晶のＳｉＣ半導体である。第２層１２のバッファ層１２ａ及びサブストレート層１２ｂは、第１層のドリフト層１１の表面にＣＶＤを用いて形成されたものである。多結晶のバッファ層１２ａと、サブストレート層１２ｂとは、高速ＣＶＤによって形成されたものであってもよい。
第１の実施の形態の半導体基板１０は、第１層のドリフト層１１のエピタキシャル層の上に第２層１２のバッファ層１２ａ及びサブストレート層１２ｂをＣＶＤにより形成することにより構成されている。このため、第１層のドリフト層１１と第２層１２のバッファ層１２ａとの接合面は界面が存在することなく接続している。したがって、第１層と第２層１２との間の接合面に、高品質で強固な界面強度を得ることができる。また、接合界面に発生する欠陥を考慮する必要がなく、製造の歩留まりを確保することができる。さらに、半導体基板１０は第１層のドリフト層１１の上に第２層１２のバッファ層１２ａ及びサブストレート層１２ｂをＣＶＤによって作製するため、常温接合や拡散接合で必要となる研磨加工が必要なく、工数を低減してコストを削減することができる。
図３は、第１の実施の形態の半導体基板１０の製造方法のフロー図である。図３（ａ）に示すように、エピタキシャル成長の基礎となる単結晶の種ＳｉＣ半導体基板２１を用意する。第１の実施の形態の製造方法では、種ＳｉＣ半導体基板２１は、４Ｈ－ＳｉＣであり、エピタキシャル成長に使用する種ＳｉＣ半導体基板２１の表面は［０００１］方位のＳｉ面又は［０００－１］方位のＣ面のいずれであってもよい。第１の実施の形態では、エピタキシャル成長にリモートエピタキシーを使用する。
図４は、ＳｉＣの結晶面を説明する図である。図４（ａ）の平面図には１次オリフラ（orientation flat）１１１及び２次オリフラ１１２が形成されたＳｉＣウェハ２００のＳｉ面１２１が示されている。図４（ｂ）の［－１１００］の方位から見た側面図では、上面に［０００１］の方位のＳｉ面１２１が形成され、下面に［０００－１］の方位のＣ面１２２２が形成されている。
図３（ｂ）においては、図３（ａ）において用意した表面がＳｉ面又はＣ面とされた４Ｈ－ＳｉＣの種ＳｉＣ半導体基板２１を用い、リモートエピタキシーを適用するために種ＳｉＣ半導体基板２１の表面を覆うようにグラフェンの膜２２を形成する。グラフェンの膜２２は、例えばＣＶＤなどを用いて形成することができる。
図３（ｃ）においては、図３（ｂ）においてグラフェンの膜２２が形成された種ＳｉＣ半導体基板２１の表面に、グラフェンの膜２２を介して第１層のドリフト層１１を形成する。ドリフト層１１は、ＣＶＤを用いて、種ＳｉＣ半導体基板２１のＳｉ面又はＣ面の表面に単結晶をエピタキシャル成長させることによって形成される。
ドリフト層１１の形成に続いて、ＣＶＤを用いて第１層のドリフト層１１の上に第２層１２が形成される。第２層１２においてドリフト層１１の表面から所定の高さまでが単結晶又は多結晶のバッファ層１２ａを形成し、第２層１２においてドリフト層１１の表面から所定の高さを超えた残りが多結晶のサブストレート層１２ｂを形成する。多結晶のバッファ層１２ａと、サブストレート層１２ｂとは、高速ＣＶＤによって形成してもよい。
表１は、各工法によるＳｉＣ層の成長レートを記載している。表１によると、第１層のドリフト層１１の形成に用いられるエピタキシャルＣＶＤは、成長レートが５０μｍ／ｈと低い。これに対して、第２層１２の多結晶のバッファ層１２ａとサブストレート層１２ｂとの形成に用いることができる超高速ＣＶＤは４５０～１７００μｍ／ｈと成長レートが高い。いずれのＣＶＤの工法も、ガス種はＳｉＣｌ４及びＣＨ４である。なお、表１には比較のために昇華成長についても記載されているが、エピタキシャルＣＶＤと同様に成長レートは低い。
高速ＣＶＤを利用することにより、多結晶のバッファ層１２ａとサブストレート層１２ｂとは、高い成長レートで形成することができる。高速ＣＶＤで成長させた多結晶のバッファ層１２ａは、種ＳｉＣ半導体基板２１のＳｉ面又はＣ面に高配向である立方多結晶になる。さらに高速で成長させた場合には、立方構造やランダム配向の多結晶になる。
図３（ｃ）のＣＶＤによる第１層のドリフト層１１及び第２層１２のバッファ層１２ａ及びサブストレート層１２ｂの形成において、第１層のドリフト層１１のＣＶＤによるエピタキシャル成長と第２層１２のバッファ層１２ａのＣＶＤによる形成は連続して実施することができる。第１層のドリフト層１１と第２層１２のバッファ層１２ａとは、接合面に界面が形成されることなく接続される。
第１層のドリフト層１１の形成から第２層１２のバッファ層１２ａ及びサブストレート層１２ｂの形成は、堆積速度や添加物の濃度などの条件を変更しながら一連のＣＶＤの工程として実施することができる。例えば、ドリフト層１１はキャリア濃度Ｎｄが１０１６／ｃｍ３でドーパントを添加して７μｍ以上の厚さに形成し、バッファ層１２ａはキャリア濃度Ｎｄが１０１８／ｃｍ３でドーパント添加して１μｍの厚さに形成し、サブストレート層１２ｂはキャリア濃度Ｎｄが１０１９／ｃｍ３でドーパント添加して３５０μｍの厚さに形成してもよい。ドーパントは、窒素やリンのようなｎ型不純物であってもよいし、ホウ素やアルミニウムのようなｐ型不純物であってもよい。
図３（ｄ）においては、図３（ｃ）において種ＳｉＣ半導体基板２１の表面に形成された第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとを種ＳｉＣ半導体基板２１の表面から剥離する。種ＳｉＣ半導体基板２１の表面にはグラフェンの膜２２が形成され、第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとは、グラフェンの膜２２の上に積層されている。グラフェンとＳｉＣとはファンデルワールス接合をするため、種ＳｉＣ半導体基板２１にグラフェンの膜２２を介して積層された第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとは、種ＳｉＣ半導体基板２１から容易に剥離することができる。
図３（ｅ）においては、図３（ｄ）において種ＳｉＣ半導体基板２１から剥離された第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとを上下に逆転する。上下の逆転により、最下層はサブストレート層１２ｂになり、サブストレート層１２ｂの上にバッファ層１２ａとドリフト層１１とが順に積層される。これによって、図２に示したような構成を有する第１の実施の形態の半導体基板１０が得られる。
第１の実施の形態の半導体基板の製造方法によると、第１層のドリフト層１１と、第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとをＣＶＤを用いて形成している。このため、ドリフト層１１とバッファ層１２ａとは、接合面に界面が存在することなく接続している。したがって、第１層と第２層１２との間の接合面に、高品質で強固な界面強度を得ることができる。また、接合界面に発生する欠陥を考慮する必要がなく、製造の歩留まりを確保することができる。また、第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとをＣＶＤによって作製するため、常温接合や拡散接合で必要となる研磨加工の工程が必要なく、工数を低減してコストを削減することができる。
第１の実施の形態の半導体基板の製造方法では、種ＳｉＣ半導体基板２１の上にリモートエピタキシーに従いグラフェンの膜２２を介して第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとを形成している。グラフェンの膜２２を介して形成された第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂは、種ＳｉＣ半導体基板２１から容易に剥離することができる。したがって、剥離の際に積層された第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂとを破損や劣化させることなく、確実に剥離を進めることができる。
第１の実施の形態の半導体基板の製造方法では、第２層１２のバッファ層１２ａ及びサブストレート層１２ｂを高速ＣＶＤによって短時間で形成することができる。したがって、半導体基板１０を製造するスループットを高めることができる。
なお、第１の実施の形態の半導体の製造方法においては、リモートエピタキシーを用い、図３（ｂ）において種ＳｉＣ半導体基板２１の表面にグラフェンの膜２２を形成し、種ＳｉＣ半導体基板２１の表面に積層した第１基板のドリフト層１１と第２層１２のバッファ層１２a及びサブストレート層１２ｂとを介在したグラフェンの膜２２との接合面で剥離していたが、リモートエピタキシーとは他の方法で剥離することもできる。例えば、種ＳｉＣ半導体基板２１の表面にグラフェンの膜２２を形成することなく第１基板のドリフト層と第２層１２のバッファ層１２ａとサブストレート層１２ｂとを積層し、種ＳｉＣ半導体基板２１を研磨したり、割断したりすることにより剥離することもできる。
図５は、透過電子顕微鏡（transmission electron microscope: TEM）及びエネルギー分散型Ｘ線分光法（Energy dispersive X-ray spectrometry: EDX）により第１層のドリフト層１１と第２層１２のバッファ層１２ａとの接合面の断面を観察した画像である。図５（ａ）は透過電子顕微鏡像、図５（ｂ）はＣのＫ線による画像、図５（ｃ）はＯのＫ線による画像、図５（ｄ）はＳｉのＫ線による画像である。図中左側は第１層のドリフト層１１であり、図中右側は第２層１２のバッファ層１２ａである。第１層のドリフト層１１と第２層１２のバッファ層１２ａとの接合面にはアモルファス構造の界面が存在していないことが見られる。
図６は、第１の実施の形態の半導体基板１０を適用したショットキーバリアダイオード３０を示す断面図である。この半導体基板１０は、ＳｉＣに窒素やリンのようなｎ型不純物がドープされたｎ型ＳｉＣ半導体として形成されている。ｎ型不純物のキャリア濃度Ｎｄは、バッファ層１２ａに対して、サブストレート層１２ｂが高濃度であり、ドリフト層１１が低濃度であるように設定されている。
このショットキーバリアダイオード３０において、半導体基板１０の第１層のドリフト層１１がｎ－型ドリフト層３１に、第２層１２のバッファ層１２ａがｎ型バッファ層３２に、第２層１２のサブストレート層１２ｂがｎ＋型サブストレート層３３に対応している。ｎ－型ドリフト層３１及びｎ＋型サブストレート層３３のｎ－型及びｎ＋型は、ｎ型バッファ層３２よりもｎ型不純物のキャリア濃度Ｎｄがそれぞれ低濃度及び高濃度であることを表している。
ショットキーバリアダイオード３０において、カソード電極３５、メタルシリサイド３４、ｎ＋型サブストレート層３３、ｎ型バッファ層３２及びｎ－型ドリフト層３１が順に積層されている。ｎ－型ドリフト層３１の表面には、開口を形成した絶縁膜３７を介して金属膜３９が形成され、金属膜３９は絶縁膜３７の開口においてｎ－型ドリフト層３１に接してショットキー障壁を形成している。
第１の実施の形態のショットキーバリアダイオード３０は、図３に示したように、第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂをＣＶＤで積層した第１の実施の形態の半導体基板１０を使用している。したがって、サブストレート層１２ｂに対応するｎ＋型サブストレート層３３、バッファ層１２ａに対応するｎ型バッファ層３２及び第１層のドリフト層１１に対応するｎ－型ドリフト層３１は、それぞれ所望の結晶性や抵抗性などの特性を有するように設定することができる。
なお、図６のショットキーバリアダイオード３０は、ｎ型半導体と金属とが接するものとしたが、これに限られない。ｎ型半導体に代えてｐ型半導体を使用してもよい。この場合、図３に示した半導体基板の製造方法において、ホウ素やアルミニウムのようなｐ型不純物がドープすればよい。
図７は、第１の実施の形態の半導体基板１０を適用したＭＯＳＦＥＴ４０を示す断面図である。このＭＯＳＦＥＴ４０において、半導体基板１０の第１層のドリフト層１１がｎ－型ドリフト層４１に、第２層１２のバッファ層１２ａがｎ型バッファ層４２に、第２層１２のサブストレート層１２ｂがｎ＋型サブストレート層４３に対応している。ｎ－型ドリフト層４１及びｎ＋型サブストレート層４３のｎ－型及びｎ＋型は、それぞれｎ型バッファ層４２よりもｎ型不純物のキャリア濃度Ｎｄが低濃度及び高濃度であることを表している。
ＭＯＳＦＥＴ４０において、ドレイン電極４５、メタルシリサイド４４、ｎ＋型サブストレート層４３、ｎ型バッファ層４２及びｎ－型ドリフト層４１が順に積層されている。ｎ－型ドリフト層４１の表面には、ウェル状のｐ型チャネル領域５１、ｎ＋型ソース領域５２及びｐ＋型チャネルコネクト領域５３が形成されている。ｎ－型ドリフト層４１が表面に達した部分にはｎ＋型ソース領域５２に跨るようにゲート絶縁膜４８で覆われたゲート電極４７が配置され、ｎ－型ドリフト層４１の表面のｎ＋型ソース領域５２、ｐ＋型チャネルコネクト領域５３及びゲート電極４７を覆うように、層間絶縁膜４９が積層されている。
第１の実施の形態のＭＯＳＦＥＴ４０は、図３に示したように、第１層のドリフト層１１と第２層１２のバッファ層１２ａ及びサブストレート層１２ｂをＣＶＤで作成している。したがって、図６に示したショットキーバリアダイオード３０と同様に、サブストレート層１２ｂに対応するｎ＋型サブストレート層４３、バッファ層１２ａに対応するｎ型バッファ層４２及び第１層のドリフト層１１に対応するｎ－型ドリフト層４１は、それぞれ所望の結晶性や抵抗性などの特性を有するように設定することができる。
第１の実施の形態のＭＯＳＦＥＴ４０は、ｎ＋型サブストレート層４３とｎ－型ドリフト層４１との間にｎ型バッファ層４２を有している。同様に、第１の実施の形態のショットキーバリアダイオード３０も、ｎ＋型サブストレート層３３とｎ－型ドリフト層３１との間にｎ型バッファ層３２を有している。ＭＯＳＦＥＴ４０やショットキーバリアダイオード３０を同梱する半導体装置において、ＣＶＤによる不純物濃度を調節したオーミック接合とドープ濃度の高いバッファ層を設置することで、空乏層の広がりを調整して基底面転移（basal plane dislocation：ＢＰＤ）が線欠陥から面欠陥である積層欠陥に成長することを抑制し、積層欠陥の成長による抵抗の増加、ひいてはボディーダイオードの順方向電圧Ｖｆの増加も抑制することができる。
なお、図７のＭＯＳＦＥＴ４０は、ｎチャネルＭＯＳＦＥＴであったが、これに限られない。図３に示した半導体基板の製造方法において、ホウ素やアルミニウムのようなｐ型不純物がドープして作成したｐ型ＳｉＣ半導体基板を使用してｐチャネルＭＯＳＦＥＴを作製することもできる。
第１の実施の形態においては、図６のショットキーバリアダイオード、図７のＭＯＳＦＥＴを例示したが、第１の実施の形態はこれに限定されない。第１の実施の形態の半導体基板１０は、例えばＬＥＤ（light emitting diode）のような他の種類のデバイスにも適用することができる。
図８は、比較例の半導体基板の製造方法を説明する図である。第１比較例は、図８（ａ）に示すように、ＣＶＤで形成した多結晶のＳｉＣ半導体基板１３１の表面に昇華法で形成した単結晶のＳｉＣ半導体基板１３２を常温接合や拡散接合を用いて張り付ける。そして、図８（ｂ）に示すように、単結晶のＳｉＣ半導体基板１３２の表面にＣＶＤにより単結晶のエピタキシャル層１３３をエピタキシャル成長させたものである。
第１比較例では、多結晶のＳｉＣ半導体基板１３１の表面に張り付けた単結晶のＳｉＣ半導体基板１３２に単結晶のエピタキシャル層１３３をエピタキシャル成長させるため、高品質な単結晶のＳｉＣ半導体基板１３２を多結晶のＳｉＣ半導体基板１３１に無欠陥で貼り付ける必要があった。また、常温接合や拡散接合に必要な表面粗さ確保のための研磨加工に一定のコストを要し、多結晶のＳｉＣ半導体基板１３１と単結晶のＳｉＣ半導体基板１３２との接合界面に発生する欠陥により歩留まりが低下することがあった。
図９は、透過電子顕微鏡及びエネルギー分散型Ｘ線分光法（ＴＥＭ－ＥＤＸ）により比較例１の接合界面を観察したＴＥＭ－ＥＤＸ画像である。図９（ａ）は透過電子顕微鏡像、図９（ｂ）はＣのＫ線による画像、図９（ｃ）はＯのＫ線による画像、図９（ｄ）はＳｉのＫ線による画像である。図中左側はＣＶＤで形成した多結晶のＳｉＣ半導体基板１３１であり、図中右側は昇華法で形成した単結晶のＳｉＣ半導体基板１３２である。多結晶のＳｉＣ半導体基板１３１と単結晶のＳｉＣ半導体基板１３２との接合面にはアモルファス構造の界面が存在していることが見られる。
図８に戻り、第２比較例は、図８（ｃ）に示すように、放電プラズマ焼結（Spark Plasma Sintering: SPS）のような焼結により作製した多結晶のＳｉＣ半導体基板１３４の表面に、エピタキシャル成長した単結晶のＳｉＣ半導体基板１３５を常温接合や拡散接合により張り付けたものである。この第２比較例においても、多結晶のＳｉＣ半導体基板１３４と単結晶のＳｉＣ半導体基板１３５との接合面にはアモルファス構造の界面が存在する。
第２比較例では、低品質な多結晶のＳｉＣ半導体基板１３４に高品質な単結晶のＳｉＣ半導体基板１３５を直接接合させるため、材料の制約をなくすことができて、低コスト化や所望の物性の獲得が可能となった。一方、常温接合や拡散接合に必要な表面粗さ確保のための研磨加工に一定のコストを要し、多結晶のＳｉＣ半導体基板１３４と単結晶のＳｉＣ半導体基板１３５との接合界面に発生する欠陥により歩留まりが低下することがあった。
（第２の実施の形態）
第２の実施の形態の半導体基板及び半導体装置並びにそれらの製造方法について説明する。図１０は、第２の実施の形態の半導体基板の製造方法を示すフロー図である。図１０（ａ）に示すように、ｐ型ＳｉＣ半導体基板２１１が提供され、ｎ型ＳｉＣ半導体基板２１２が提供される。
第２の実施の形態の半導体基板及び半導体装置並びにそれらの製造方法について説明する。図１０は、第２の実施の形態の半導体基板の製造方法を示すフロー図である。図１０（ａ）に示すように、ｐ型ＳｉＣ半導体基板２１１が提供され、ｎ型ＳｉＣ半導体基板２１２が提供される。
第１基板であるｐ型ＳｉＣ半導体基板２１１は、一つの面を接合面として所定の厚さを有し、ＳｉＣにホウ素やアルミニウムのようなｐ型不純物がドープされたｐ型ＳｉＣ半導体であり、単結晶であっても多結晶であってもよい。単結晶のｐ型ＳｉＣ半導体基板２１１は、基礎となる結晶の上に単結晶のエピタキシャル層が成長されるエピタキシー法により形成されたものでもよい。また、基礎となる基板の上にグラフェンを形成し、グラフェンを介して単結晶のエピタキシャル層が成長されるリモートエピタキシー法を使用してもよい。リモートエピタキシー法では、ＳｉＣとグラフェンとがファンデルワールス接合するため、基礎となる結晶からエピタキシャル層を容易に取り外すことができる。また、単結晶のｐ型ＳｉＣ半導体基板２１１は、単結晶のｐ型ＳｉＣ半導体のインゴットをワイヤソーなどで所定の厚さに切断したものでもよい。多結晶のｐ型ＳｉＣ半導体基板２１１は、ＣＶＤによって形成されたものでもよく、粉末材料から例えばＳＰＳ（spark plasma sintering）法のような焼結により形成されたものでもよい。
第２基板であるｎ型ＳｉＣ半導体基板２１２は、一つの面を接合面として所定の厚さを有し、ＳｉＣに窒素やリンのようなｎ型不純物がドープされたｎ型ＳｉＣ半導体の単結晶で形成されている。単結晶のｎ型ＳｉＣ半導体基板２１２は、エピタキシー法により形成されたものでもよい。また、基礎となる基板の上にグラフェンを形成し、グラフェンを介して単結晶のエピタキシャル層が成長されるリモートエピタキシー法を使用してもよい。また、単結晶のｎ型ＳｉＣ半導体基板２１２は、単結晶のｎ型ＳｉＣ半導体のインゴットをワイヤソーなどで所定の厚さに切断したものでもよい。
ｎ型ＳｉＣ半導体基板２１２には、このｎ型ＳｉＣ半導体基板２１２の接合面を覆うように所定の厚さを有するｐ型ＳｉＣ半導体の薄膜２１２ａが形成されている。ｐ型ＳｉＣ半導体の薄膜２１２ａは、例えば１０ｎｍ以上の厚さを有していてもよい。ｐ型ＳｉＣ半導体の薄膜２１２ａは、ｐ型ＳｉＣ半導体基板２１１と同様に、単結晶であっても多結晶であってもよい。
図１０（ｂ）に示すように、ｐ型ＳｉＣ半導体基板２１１の接合面がｎ型ＳｉＣ半導体基板２１２の接合面に対向して接するように、ｐ型ＳｉＣ半導体基板２１１にｎ型ＳｉＣ半導体基板２１２を積み重ねる。そして、ｐ型ＳｉＣ半導体基板２１１の接合面とｎ型ＳｉＣ半導体基板２１２の接合面とを、ｎ型ＳｉＣ半導体基板２１２の接合面を覆うｐ型ＳｉＣ半導体の薄膜２１２ａを介して接合する。ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２との接合は、常温接合や拡散接合などのいくつかの方法で行うことができる。
図１１は、常温接合による基板の接合を説明する図である。図１１（ａ）に示すように、ｐ型ＳｉＣ半導体基板２１１の接合面には汚染物層２６１が堆積し、ｎ型ＳｉＣ半導体基板２１２の接合面にも汚染物層２６２が堆積している。図１１（ｂ）に示すように、汚染物層２６１が堆積したｐ型ＳｉＣ半導体基板２１１の接合面と、汚染物層２６２が堆積したｎ型ＳｉＣ半導体基板２１２の接合面に、それぞれイオンビーム発生装置２６３からイオンビームを照射してエッチングする。図１１（ｃ）に示すように、エッチングにより、ｐ型ＳｉＣ半導体基板２１１の接合面に堆積した汚染物層２６１とｎ型ＳｉＣ半導体基板２１２の接合面に堆積した汚染物層２６２とはそれぞれ除去され、ｐ型ＳｉＣ半導体基板２１１の接合面とｎ型ＳｉＣ半導体基板２１２の接合面とは清浄化されて原子レベルで平滑化される。ｐ型ＳｉＣ半導体基板２１１の接合面とｎ型ＳｉＣ半導体基板２１２の接合面とはそれぞれ活性化され、ｐ型ＳｉＣ半導体基板２１１の接合面からはｐ型ＳｉＣの結合手２１１ｂを有する原子が露出し、ｎ型ＳｉＣ半導体基板２１２の接合面からはｎ型ＳｉＣ半導体基板２１２の接合面を覆うｐ型ＳｉＣ半導体の薄膜２１２ａのｐ型ＳｉＣの結合手２１２ｂを有する原子が露出する。図１１（ｄ）に示すように、図１１（ｃ）の活性化されたｐ型ＳｉＣ半導体基板２１１の接合面とｎ型ＳｉＣ半導体基板２１２の接合面を常温で接触させると、ｐ型ＳｉＣ半導体基板２１１及びｎ型ＳｉＣ半導体基板２１２とは接合されて一体となる。
図１１に示したような常温接合では、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２とを高温にすることなく接合することができる。したがって、ｐ型ＳｉＣ半導体基板２１１及びｎ型ＳｉＣ半導体基板２１２が熱で劣化されることがなく、高い結晶性と低い抵抗性を有する半導体基板を形成することができる。
図１２は、基板の接合部を示す顕微鏡写真である。図中では、左側のｐ型ＳｉＣ半導体基板２１１と右側のｎ型ＳｉＣ半導体基板２１２とが、中央のｐ型ＳｉＣ半導体の薄膜２１２ａを介して接合されていることが見られる。このような接合部の構造は、以下の他の方法による接合でも同様に得られる。
図１３は、拡散接合を説明する図である。ｐ型ＳｉＣ半導体基板２１１の接合面にｎ型ＳｉＣ半導体基板２１２の接合面が接するように、ｐ型ＳｉＣ半導体基板２１１にｎ型ＳｉＣ半導体基板２１２を積み重ねる。ｐ型ＳｉＣ半導体基板２１１の接合面は、ｎ型ＳｉＣ半導体基板２１２の接合面を覆うｐ型ＳｉＣ半導体の薄膜２１２ａを介してｎ型ＳｉＣ半導体基板２１２の接合面に接している。ｐ型ＳｉＣ半導体基板２１１の接合面は、空隙２１１ｄを有している。このように積み重ねたｐ型ＳｉＣ半導体基板２１１及びｎ型ＳｉＣ半導体基板２１２を加熱するとともに加圧することにより拡散接合する。図中には、加熱の方向が矢印ＴＨで、加圧の方向が矢印Ｐで示されている。
図１４は、拡散接合をさらに説明する図である。図１４は、図１３に示した拡散接合においてｐ型ＳｉＣ半導体基板２１１の接合面とｎ型ＳｉＣ半導体基板２１２の接合面とが接する界面付近の変化を示している。図１４（ａ）に示すように、ｐ型ＳｉＣ半導体基板２１１の接合面は、ｎ型ＳｉＣ半導体基板２１２の接合面を覆うｐ型ＳｉＣ半導体の薄膜２１２ａを介してｎ型ＳｉＣ半導体基板２１２の接合面に接している。ｐ型ＳｉＣ半導体基板２１１の接合面とｎ型ＳｉＣ半導体基板２１２の接合面を覆うｐ型ＳｉＣ半導体の薄膜２１２ａとの間には空隙２１１ｄが形成されている。図１４（ｂ）に示すように、加熱と加圧により、空隙２１１ｄは次第に小さくなり、図１４（ｃ）に示すように、ｐ型ＳｉＣ半導体基板２１１の接合面とｎ型ＳｉＣ半導体基板２１２の接合面を覆うｐ型ＳｉＣ半導体の薄膜２１２ａとの界面における原子拡散により、ｐ型ＳｉＣ半導体基板２１１及びｎ型ＳｉＣ半導体基板２１２とは接合されて一体となり、空隙２１１ｄも消滅する。
図１４に示したような拡散接合では、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２と加圧するとともに加熱して、接合面の原子を拡散させることにより接合している。拡散接合では接合の進行とともに接合面の空隙２１１ｄは消滅し、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２との接合面は原子の拡散により確実に接合される。
図１５は、インサート金属を用いた拡散接合を説明する図である。インサート金属を用いる場合には、ｐ型ＳｉＣ半導体基板２１１の接合面又はｐ型ＳｉＣ半導体の薄膜２１２ａで覆われたｎ型ＳｉＣ半導体基板２１２の接合面にＮｉやＡｌなどの金属を製膜し、このようなｐ型ＳｉＣ半導体基板２１１及びｎ型ＳｉＣ半導体基板２１２を図１３に示したように加熱するとともに加圧する。図１５（ａ）に示すように、ｐ型ＳｉＣ半導体基板２１１の接合面と、ｐ型ＳｉＣ半導体の薄膜２１２ａで覆われたｎ型ＳｉＣ半導体基板２１２の接合面とは、インサート金属２２５の層を介して接している。図１５（ｂ）に示すように、加熱と加圧により、小さくなった空隙１１１ｄをインサート金属２２５が埋め、図１５（ｃ）に示すように、インサート金属２２５はｐ型ＳｉＣ半導体基板２１１の接合面とｎ型ＳｉＣ半導体基板２１２の接合面を覆うｐ型ＳｉＣ半導体の薄膜２１２ａとに原子拡散して吸収され、ｐ型ＳｉＣ半導体基板２１１及びｎ型ＳｉＣ半導体基板２１２とは接合されて一体となる。このようなインサート金属を用いた拡散接合において、図１５（ｂ）のように加熱及び加圧した状態においてインサート金属２２５が固相であるものを固相拡散接合と称し、インサート金属２２５が液相であるものを液相拡散接合と称する。
図１５に示したようなインサート金属を用いた拡散接合では、接合面にインサート金属を挟んだｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２と加圧するとともに加熱して、固相又は液相のインサート金属で接合面の空隙２１１ｄを満たした後、接合面の原子を拡散させることにより接合している。インサート金属を用いた拡散接合によると、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２との接合が通常の拡散接合では困難である場合にも、接合が可能になることがある。
再び図１０を参照すると、図１０（ｃ）においては、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２とが接合されて一体となり、１枚の半導体基板２１０を形成している。この半導体基板２１０において、ｐ型ＳｉＣ半導体基板２１１であった部分は下側のｐ型ＳｉＣ半導体層２２１を構成し、ｎ型ＳｉＣ半導体基板２１２であった部分は上側のｎ型ＳｉＣ半導体層２２２を構成している。ｎ型ＳｉＣ半導体基板２１２の接合面を覆っていたｐ型ＳｉＣ半導体の薄膜２１２ａは、ｐ型ＳｉＣ半導体基板２１１であった下側のｐ型ＳｉＣ半導体層２２１に吸収されている。
第２の実施の形態は、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２とを別々に用意して接合することにより、１枚の半導体基板２２０に形成している。半導体基板２２０においては、ｐ型ＳｉＣ半導体基板２１１であった部分が下側のｐ型ＳｉＣ半導体層２２１を構成し、ｎ型ＳｉＣ半導体基板２１２であった部分が上側のｎ型ＳｉＣ半導体層２２２を構成している。したがって、半導体基板２２０は、ｐ型ＳｉＣ半導体層２２１をｐ型サブストレート層とし、ｎ型ＳｉＣ半導体層２２２をｎ型ドリフト層とするｎチャネルＩＧＢＴに適用することができる。
第２の実施の形態の半導体基板２２０は、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２とを別々に用意して接合するため、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２とそれぞれ所望の結晶性や抵抗性などの特性を有するように設定することができる。例えば、ｎ型ＳｉＣ半導体基板２１２が高い結晶性を有するようにすることができる。また、ｐ型ＳｉＣ半導体基板２１１はエピタキシー法でｎ型ＳｉＣ半導体基板２１２を成長させる基礎となる必要はないので、ｐ型ＳｉＣ半導体基板２１１は結晶性が低下してもよく、移動度を確保するためにドープ量を増加させてもよい。
第２の実施の形態は、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２とを別々に用意して接合すれば足りるため、製造の工数は少なく、製造のスループットが大きくコストも低く、量産に適している。
図１６は、半導体基板２２０のテラス加工を説明する図である。図１６（ａ）は、図１０に示した一連の工程により製造された半導体基板２２０の端面を示している。半導体基板２２０において、ｐ型ＳｉＣ半導体基板２１１であった下側のｐ型ＳｉＣ半導体層２２１と、ｎ型ＳｉＣ半導体基板２１２であった上側のｎ型ＳｉＣ半導体層２２２とは、それぞれの周において径方向に突出したエッジを形成している。
テラス加工では、図１６（ｂ）に示すように、ｎ型ＳｉＣ半導体層２２２及びｐ型ＳｉＣ半導体層２２１の周から所定距離までの部分を、ｎ型ＳｉＣ半導体層２２２の上面からｎ型ＳｉＣ半導体層２２２の下面を超えた深さまで砥石２２８で研磨して周方向に面取りし、テラス状の形状に加工する。砥石２２８は、半導体基板２２０の周の面取りと同時に上面の面取りをすることができるような形状を有している。続いて、図１６（ｃ）に示すように、前記周について部分をさらに下向きに砥石で研磨して周方向の面取りを進めると同時に、この砥石の他の部分でｎ型ＳｉＣ半導体層２２２の上面から下向きにｎ型ＳｉＣ半導体層２２２が所定の厚さになるまで研磨して上面を面取りする。最後に、図１６（ｄ）に示すように、ｐ型ＳｉＣ半導体層２２１の下面から上向きにｐ型ＳｉＣ半導体層２２１が所定の厚さになるまで他の砥石で研磨して下面を面取りする。
図１６に示したテラス加工によると、半導体基板２２０の上面の面取りと同時に半導体基板２２０の周を面取りしている。したがって、周の面取りのための別工程を設ける必要がなく、半導体基板２２０の周の面取りを確実に行うことができる。半導体基板２２０は、周が面取りされることにより、周のエッジが割れて発塵したりすることが防止される。
図１７は、第２の実施の形態の半導体基板２２０を適用したｎチャネルＩＧＢＴ２３０を示す断面図である。このＩＧＢＴ２３０において、半導体基板２２０のｐ型ＳｉＣ半導体層２２１がｐ＋型サブストレート層２３１を構成し、半導体基板２２０のｎ型ＳｉＣ半導体層２２２がｎ－型ドリフト層２３３を構成している。ここで、ｐ＋型は他のｐ型領域よりも高濃度のｐ型不純物がドープされていることを示し、ｎ－型は他のｎ型領域よりも低濃度のｎ型不純物がドープされていることを示す。以下でも同様とする。
ＩＧＢＴ２３０において、ドレイン電極２３５、メタルシリサイド２３４、ｐ＋型サブストレート層２３１及びｎ－型ドリフト層２３３が順に積層されている。ｎ－型ドリフト層２３３の表面には、ウェル状のｐ型チャネル領域２４１、ｎ＋型エミッタ領域２４２及びｐ＋型チャネルコネクト領域２４３が形成されている。ｎ－型ドリフト層２３３が表面に達した部分にはｎ＋型エミッタ領域２４２に跨るようにゲート絶縁膜２３８で覆われたゲート電極２３７が配置され、ｎ－型ドリフト層の表面のｎ＋型エミッタ領域２４２、ｐ＋型チャネルコネクト領域２４３及びゲート電極２３７を覆うように、層間絶縁膜２３９が積層されている。
第２の実施の形態のＩＧＢＴ２３０は、図１０に示したように、ｐ型ＳｉＣ半導体基板２１１とｎ型ＳｉＣ半導体基板２１２とを別々に用意して接合した半導体基板２２０に形成されている。したがって、ｐ型ＳｉＣ半導体基板２１１に相当するｐ＋型サブストレート層２３１と、ｎ型ＳｉＣ半導体基板２１２に相当するｎ－型ドリフト層は、それぞれ所望の結晶性や抵抗性などの特性を有するように設定することができる。
また、第２の実施の形態のＩＧＢＴ２３０が形成された半導体基板２２０は、スループットが大きくコストも低く製造することができる。したがって、このような半導体基板２２０に形成されたＩＧＢＴ２３０も、コストを低く製造することができる。
図１８は、変形例１のｎチャネルＩＧＢＴ２４０を示す断面図である。この変形例１のＩＧＢＴ２４０は、ｐ＋型サブストレート層２３１とｎ－型ドリフト層２３３との間にｎ＋型バッファ層２３２が追加された点が図１７に示したＩＧＢＴ２３０と相違している。すなわち、変形例１のＩＧＢＴ２４０においては、ドレイン電極２３５、メタルシリサイド２３４、ｐ＋型サブストレート層２３１、ｎ＋型バッファ層及びｎ－型ドリフト層２３３が順に積層されている。他の構成については、図１７に示したＩＧＢＴと同様である。したがって、共通する構成要素については、同様の符号を付して説明を省略する。
変形例１のＩＧＢＴ２４０で追加されたｎ＋型バッファ層２３２は、ｎ型ＳｉＣ半導体基板２１２を例えばエピタキシー法で形成するときに、ｎ＋型バッファ層２３２に相当するｎ＋型層の上にｎ－型ドリフト層２３３に相当するｎ－層を形成するようにエピタキシャル層を堆積することにより作製することができる。このようなｎ＋層及びｎ－層が積層されたｎ型ＳｉＣ半導体基板２１２は、図１０（ｃ）に示したようにｐ型ＳｉＣ半導体基板２１１と接合されてなる半導体基板２２０の上側のｎ型ＳｉＣ半導体層２２２を構成し、半導体基板２２０のｎ型ＳｉＣ半導体層２２２はｎ＋型バッファ層２３２及びｎ－型ドリフト層２３３に相当することになる。
変形例１のＩＧＢＴ２４０においては、ｎ－型ドリフト層２３３の下に設けられたｎ＋型バッファ層２３２によってホールと電子の再結合が促進され、ｎ＋型バッファ層２３２とｐ＋型サブストレート層２３１との界面に到達するホールが減少する。このことにより、前記界面においてホールと電子の再結合のエネルギーによる基底面転移（basal plane dislocation：ＢＰＤ）が線欠陥から面欠陥である積層欠陥に成長することを抑制している。したがって、積層欠陥の成長による抵抗の増加、ひいてはボディーダイオードの順方向電圧Ｖｆの増加も抑制される。
図１９は、変形例２のｎチャネルＩＧＢＴ２５０を示す断面図である。この変形例２のＩＧＢＴ２５０は、ゲート電極２５３がトレンチ型の構造である点などが図１７に示したＩＧＢＴと相違している。図１７に示したＩＧＢＴ２３０と共通する構成要素については、同様の符号を付して説明を省略する。
ＩＧＢＴ２５０において、ドレイン電極２３５、メタルシリサイド２３４、ｐ＋型サブストレート層２３１及びｎ－型ドリフト層２３３が順に積層されている。ｎ－型ドリフト層２３３の上部には、ｐベース２５１が表面から所定の深さまで形成され、ｐベース２５１の表面には、ｎ＋型エミッタ領域２５４及びｐ＋型チャネルコネクト領域２５５が形成されている。ｐベース２５１が浅くなった部分に表面からｎ＋型エミッタ領域２５４及びｐベース２５１を貫通するようにゲート絶縁膜２５６で覆われたトレンチ型のゲート電極２５３が形成され、ゲート電極２５３の直下にはｐ＋型遮蔽領域２５２が形成されている。ｎ＋型エミッタ領域２５４、ｐ＋型チャネルコネクト領域２５５及びゲート絶縁膜２５６を覆うように、層間絶縁膜２３９が積層している。
変形例２のＩＧＢＴ２５０は、トレンチ型の構造のゲート電極を有している。このため、チャネル密度を向上させることができるとともに、プレーナ型のＪＦＥＴによる抵抗が存在しないため、オン電圧が低減される。
図２０は、比較例１の半導体基板の製造方法を示すフロー図である。比較例１は、ｎ型ＳｉＣ半導体基板とｎ型ＳｉＣ半導体基板を接合する点において、ｐ型ＳｉＣ半導体基板とｎ型ＳｉＣ半導体基板とを接合した第２の実施の形態の半導体基板の製造方法と相違している。図２０（ａ）では、一つの面を接合面とする第１ｎ型ＳｉＣ半導体基板２７１と、一つの面を接合面とする第２ｎ型ＳｉＣ半導体基板２７２とが提供される。第１ｎ型ＳｉＣ半導体基板２７１及び第２ｎ型ＳｉＣ半導体基板２７２は、単結晶であっても多結晶であってもよい。単結晶は、エピタキシャル結晶であってもよく、単結晶のインゴットを切断したものでもよい。多結晶は、ＣＶＤで形成したものであっても、焼結体であってもよい。
図２０（ｂ）では、第１ｎ型ＳｉＣ半導体基板２７１の接合面に第２ｎ型ＳｉＣ半導体基板２７２の接合面が対向して接するように積み重ね、第１ｎ型ＳｉＣ半導体基板２７１の接合面と第２ｎ型ＳｉＣ半導体基板２７２の接合面とを接合し、一体の基板を形成する。第１ｎ型ＳｉＣ半導体基板２７１と第２ｎ型ＳｉＣ半導体基板２７２との接合は、常温接合によっても拡散接合によってもよい。拡散接合は、インサート金属を介した固相拡散接合又は液相拡散接合によってもよい。第１ｎ型ＳｉＣ半導体基板２７１と第２ｎ型ＳｉＣ半導体基板２７２は、接合されて一体となり、単一のｎ型ＳｉＣ半導体基板２７０を形成する。
図２１は、比較例２の半導体基板の製造方法の比較例２を示すフロー図である。比較例２は、ｎ型半導体基板の接合面を覆うようなｐ型ＳｉＣ半導体の薄膜が形成されていない点において、ｎ型ＳｉＣ半導体基板２１２の接合面を覆ってｐ型ＳｉＣ半導体の薄膜２１２ａが形成されていた第２の実施の形態の半導体基板の製造方法と相違している。図２１（ａ）では、一つの面を接合面とするｐ型ＳｉＣ半導体基板２７３と、一つの面を接合面とするｎ型ＳｉＣ半導体基板２７４とが提供される。ｐ型ＳｉＣ半導体基板２７３は、単結晶であっても多結晶であってもよい。ｎ型ＳｉＣ半導体基板２７４は、単結晶である。単結晶は、エピタキシャル結晶であってもよく、単結晶のインゴットを切断したものでもよい。多結晶は、ＣＶＤで形成したものであっても、焼結体であってもよい。
図２１（ｂ）では、ｐ型ＳｉＣ半導体基板２７３の接合面にｎ型ＳｉＣ半導体基板２７４の接合面が対向して接するように積み重ね、ｐ型ＳｉＣ半導体基板２７３の接合面とｎ型ＳｉＣ半導体基板２７４の接合面とを接合し、一体の基板を形成する。ｐ型ＳｉＣ半導体基板２７３とｎ型ＳｉＣ半導体基板２７４との接合は、常温接合によっても拡散接合によってもよい。拡散接合は、インサート金属を介した固相拡散接合又は液相拡散接合によってもよい。ｐ型ＳｉＣ半導体基板２７３とｎ型ＳｉＣ半導体基板２７４は接合されて一体となり、１枚の半導体基板２８０を形成する。この半導体基板２８０において、ｐ型ＳｉＣ半導体基板２７３であった部分は下側のｐ型ＳｉＣ半導体層２８３を構成し、ｎ型ＳｉＣ半導体基板２７４であった部分は上側のｎ型ＳｉＣ半導体層２８２を構成している。
比較例２の半導体基板２８０においては、ｐ型ＳｉＣ半導体層２８３とｎ型ＳｉＣ半導体層２８２との接合界面に欠陥準位が発生することがある。このため、比較例２の半導体基板２８０においては、欠陥準位に由来するリーク電流が発生し、電気的特性が悪化することがある。
（第３の実施の形態）
次に、第３の実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
次に、第３の実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す第３の実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この第３の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
（多結晶質のシリコンカーバイド基板）
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、ゲルマニウム（Ｇｅ）およびスズ（Ｓｎ）の少なくとも１つを含有し、窒素（Ｎ）、リン（Ｐ）、ホウ素（Ｂ）から選択される少なくとも１つのドーパントをさらに含有する。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、ゲルマニウム（Ｇｅ）およびスズ（Ｓｎ）の少なくとも１つを含有し、窒素（Ｎ）、リン（Ｐ）、ホウ素（Ｂ）から選択される少なくとも１つのドーパントをさらに含有する。
多結晶質のシリコンカーバイド基板３１０の相対密度は、９９％以上であってもよい。
多結晶質のシリコンカーバイド基板にドーパントのみがドープされた場合、焼結中におけるシリコンカーバイドの再結晶化の過程で単結晶粒内のＣサイトがドーパントであるＮにより置換される、あるいはＳｉサイトがドーパントであるＰ，Ｂにより置換されると、ドーパントの最近隣結合長が縮まって格子歪みが発生することが“S.A. Reshanov et al, Diamond and Related Materials 10 (2001), 1278-1282”に記載されている。
このため、多結晶質のシリコンカーバイド基板を低抵抗率化するためにこれらのドーパントを高濃度にドープした場合、格子定数の不整合を招き、結晶粒内において空孔欠陥が生じやすくなる恐れがあった。さらに、不必要な微結晶化や非晶質化に至る恐れがあった。特にドーパントの濃度の高くした場合には、これらの現象が顕著に表れて焼結体全体の密度を低下させる恐れがあった。
これに対し、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、Ｎ、Ｐ、Ｂから選択されるドーパントが添加されて低抵抗率化されており、さらに、ＧｅおよびＳｎの少なくとも１つを含有している。
このことにより、焼結中に形成した単結晶粒内のＳｉサイトがＧｅあるいはＳｎにより置換され、ＧｅあるいはＳｎの最近隣結合長が伸びて、ドーパントの添加により生じたＳｉＣ結晶内の格子不整合が低減され得る。この結果、焼結体全体の密度が増加し、多結晶質のシリコンカーバイド基板の機械的強度を向上させることができる。
（製造プロセス）
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、加圧焼結する方法や、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で製造してもよい。なお、加圧焼結としてはホットプレス焼結法、熱間等方加圧焼結法、放電プラズマ焼結法などが挙げられるが放電プラズマ焼結法が工程の安定性や焼結助剤が不要という理由で好ましい。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、加圧焼結する方法や、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で製造してもよい。なお、加圧焼結としてはホットプレス焼結法、熱間等方加圧焼結法、放電プラズマ焼結法などが挙げられるが放電プラズマ焼結法が工程の安定性や焼結助剤が不要という理由で好ましい。
（放電プラズマ焼結法による多結晶質のシリコンカーバイド基板３１０）
図２２は、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を放電プラズマ焼結法で製造する場合の製造方法を示すフロー図である。図２３は、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０の製造プロセスを示す模式的鳥瞰構造図であって、図２３（ａ）が多結晶質のシリコンカーバイドインゴット３１０Ａを準備して切り出し、研磨して複数枚の多結晶質のシリコンカーバイドベアウェハを形成する工程図、図２３（ｂ）が機械加工後、多結晶質のシリコンカーバイドベアウェハの切り出し面を除去して多結晶質のシリコンカーバイド基板３１０を形成する工程図である。
図２２は、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を放電プラズマ焼結法で製造する場合の製造方法を示すフロー図である。図２３は、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０の製造プロセスを示す模式的鳥瞰構造図であって、図２３（ａ）が多結晶質のシリコンカーバイドインゴット３１０Ａを準備して切り出し、研磨して複数枚の多結晶質のシリコンカーバイドベアウェハを形成する工程図、図２３（ｂ）が機械加工後、多結晶質のシリコンカーバイドベアウェハの切り出し面を除去して多結晶質のシリコンカーバイド基板３１０を形成する工程図である。
多結晶質のシリコンカーバイド基板を放電プラズマ焼結法で製造する製造方法では、主材料である炭化珪素（ＳｉＣ）の粉末に、ＩＶ族－Ｖ族元素の化合物とＩＩＩ族－ＩＶ族元素の化合物のいずれか一方、または両方の前記化合物を少なくとも２種類配合する。そして、炭化珪素の粉末にＩＶ族－Ｖ族元素の化合物，ＩＩＩ族－ＩＶ族元素の化合物を配合したものを混合して、平均粒径が１００ｎｍ以下である混合粉末を準備する（ステップＳ１０）。
次に、該混合粉末を所望量、所望の焼結型（ダイス）に充填する。そして、焼結型内に充填された混合粉末を放電プラズマ焼結して多結晶質のシリコンカーバイドインゴット３１０Ａを得る（ステップＳ１１）。
次に、多結晶質のシリコンカーバイドインゴット３１０Ａを切り出して多結晶質のシリコンカーバイド基板３１０を作成する（ステップＳ１２）。
炭化珪素の粉末に配合されるＩＶ族－Ｖ族元素の化合物は、Ｓｉ３Ｎ４、Ｇｅ３Ｎ４、Ｓｎ３Ｎ４の群から選ばれる少なくとも１種類もしくは複数種類の材料であってもよい。
炭化珪素の粉末に配合されるＩＩＩ族－ＩＶ族元素の化合物は、Ｂ４Ｃ，ＳｉＢ４の群から選ばれる少なくとも１種類もしくは複数種類の材料であってもよい。
なお、上記製造方法では、多結晶質のシリコンカーバイドインゴット３１０Ａを作成後に多結晶質のシリコンカーバイド基板３１０を切り出す方法について記載した。しかし、ウェハの作成方法はこれに限定されるものではない。例えば、製造時に焼結型の形状や充填する混合粉末の量を適宜選択することによって、所望のウェハ形状に焼結体を製造することができる。
多結晶質のシリコンカーバイド基板３１０を切り出す前の多結晶質のシリコンカーバイドインゴット３１０Ａは、ゲルマニウムおよびスズの少なくとも１つを含有し、窒素、リン、ホウ素から選択される少なくとも１つのドーパントをさらに含有する。
多結晶質のシリコンカーバイドインゴット３１０Ａは、多結晶質のシリコンカーバイドの結晶粒子に含まれる結晶子のサイズが１００ｎｍ以下であってもよい。さらに、その相対密度が９９％以上であってもよい。なお、焼結体中の結晶子の平均サイズとは、微細組織をＳＥＭ、ＥＢＳＤ、ＴＥＭで観察して測定される結晶子の平均サイズである。
多結晶質のシリコンカーバイドインゴット３１０Ａを切り出して多結晶質のシリコンカーバイド基板３１０を作成する場合、まず、図２３（ａ）に示すように、多結晶質のシリコンカーバイドインゴット３１０Ａから複数枚のシリコンカーバイドベアウェハを切り出す。次に、シリコンカーバイドベアウェハの切り出し面３１０Ｂを、ラップ加工などの機械加工により研磨する。
次に、図２３（ｂ）に示すように、シリコンカーバイドベアウェハから、切り出し面３１０Ｂを、例えば、約５００ｎｍ以上除去する。除去方法は、例えば、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）技術、プラズマエッチング技術などを適用することができる。好ましくは、プラズマエッチングで行う。ＳｉＣは非常に硬い材料であるため、ダメージの少ないＣＭＰで５００ｎｍ以上除去するには、相対的に時間を要するが、プラズマエッチングでは２０分程度の短時間で済む。なお、研磨技術の向上により、ＣＭＰでも１枚当たり２０分程度でのダメージ層除去が可能になっており、適宜選択可能である。一方、シリコンカーバイドベアウェハの切り出し面３１０Ｂについては、シリコンカーバイドは非常に硬いため、プラズマエッチングによるダメージは少ない。以上の除去工程により、切り出し後の機械加工により発生したシリコンカーバイドベアウェハの切り出し面３１０Ｂのダメージ層が十分に除去され、厚さとして、例えば、約２００μｍ～約５００μｍの多結晶質のシリコンカーバイド基板３１０が得られる。
製造した多結晶質のシリコンカーバイド基板３１０の結晶粒子に含まれる結晶子の平均サイズは、１００ｎｍ以下であってもよい。多結晶質のシリコンカーバイド基板３１０の結晶粒子に含まれる結晶子の平均サイズが、１００ｎｍ以下である場合、放電プラズマ焼結法による焼結体の作成過程で結晶組織が粗大になり焼結体の相対密度が低下することを、効果的に抑制することができる。
製造した多結晶質のシリコンカーバイド基板３１０が含有するＧｅの濃度は、０ｐｐｍより多く１０００ｐｐｍ以下であってもよい。ＳＰＳで製造された多結晶質のシリコンカーバイド基板３１０は、混合粉末の配合を容易に制御できるため、ドーパントを容易に高濃度にドーピングすることができる。
（放電プラズマ焼結を用いたシリコンカーバイド焼結体の製造装置）
図２４は、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を形成する多結晶体（シリコンカーバイド焼結体）を製造する製造装置４５０の模式図である。
図２４は、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を形成する多結晶体（シリコンカーバイド焼結体）を製造する製造装置４５０の模式図である。
上記多結晶質のシリコンカーバイドインゴット３１０Ａ、あるいは多結晶質のシリコンカーバイドウェハは、図２４に示されるシリコンカーバイド焼結体の製造装置４５０によって製造される。シリコンカーバイド焼結体の製造装置４５０の内部４５０Ａは、数Ｐａ程度の真空雰囲気若しくはＡｒ／Ｎ２ガスで置換されている。
多結晶体（ＳｉＣ焼結体）製造装置４５０は、放電プラズマ焼結（Ｓｐａｒｋ Ｐｌａｓｍａ Ｓｉｎｔｅｒｉｎｇ：ＳＰＳ）による固体圧縮焼結法を採用している。粉末若しくは固体のＳｉＣ多結晶体材料４９４を充填したグラファイト(黒鉛)製焼結型（グラファイトダイ）４９０は、加圧されつつ直流パルス電源４５２によって通電され、さらに加熱される。グラファイトダイ４９０には、熱電対若しくは放射温度計４９２が収納されている。
グラファイトダイ４９０は、グラファイトバンチ４８０Ａ・４８０Ｂ及びグラファイトスペーサ４７０Ａ・４７０Ｂを介して加圧軸４６０Ａ・４６０Ｂに接続されている。加圧軸４６０Ａ・４６０Ｂには、さらに直流パルス電源４５２が接続されている。加圧軸４６０Ａ・４６０Ｂ間に電圧を印加しつつ加圧することにより、ＳｉＣ多結晶体材料４９４を通電・加圧・加熱する。加熱温度は、例えば約１８００℃～２０００℃程度、加圧圧力Ｐは、例えば最大約１００ＭＰａ程度であり、直流パルスのパルス電圧は、例えば約５～１０Ｖ程度である。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を形成する多結晶体（シリコンカーバイド焼結体）をＳＰＳで製造する場合、比較的低温、短時間で多結晶焼結体を形成できる。
また、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、ゲルマニウムおよびスズの少なくとも１つを含有するため、微結晶化や非晶質化および強度に影響する結晶欠陥等の発生が抑制されている。このため、ＳｉＣ多結晶体を形成するために２０００℃前後の温度を一定時間保持した場合でも、焼結体全体の密度を増大させることができ、かつ過剰な結晶粒成長等による粒界すべりが生じやすく強度の低下を招く微細組織になることを効果的に抑制することができる。
また、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を形成する多結晶体（シリコンカーバイド焼結体）をＳＰＳで製造する場合、ドーパントを高濃度にドーピングしつつ、結晶粒内部の欠陥の発生を低減できる。これにより粒内空孔の発生が抑制され、粒界の非晶質層や空孔も低減されて、高温処理による結晶状態の変化が小さくなり、その際に発生する内部応力も低減され得る。その結果、耐熱性が向上する。また、導入する不純物量を、焼結条件とともに最適化するため、余分な不純物元素の固溶により生じる高温域での物性変化を限りなく小さくできる。
また、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を形成する多結晶体（シリコンカーバイド焼結体）をＳＰＳで製造する場合、ドーパント等の高濃度ドープを他の性能を低下させることなく容易に行える。これにより、理論値に近い低抵抗化が得られる。
また、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を形成する多結晶体（シリコンカーバイド焼結体）をＳＰＳで製造する場合、昇華法や溶液法によるシリコンカーバイド結晶バルク成長に比べて、スループットが格段に大きく、加工による材料利用効率が同等であってもコストへの影響は少なくて済む。また、設備投資や製造エリアの省スペース化による固定費低減効果も高い。また、焼結時に高濃度にドープした不純物の活性化処理を同時に行えるため、工程簡略化による低コスト化効果も得られる。
また、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を形成する多結晶体（シリコンカーバイド焼結体）をＳＰＳで製造する場合、結晶粒内の空孔欠陥の発生が抑制され、さらに適度な結晶子サイズが得られ、また、粒界に存在する不必要な非晶質層や空孔欠陥も抑制されるので、研磨加工により平滑化し易い表面状態が提供できる。
（ＣＶＤで製造される多結晶質のシリコンカーバイド基板３１０）
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、ＣＶＤで製造してもよい。例えば、プレーナーバッチ型減圧ＣＶＤで製造してもよい。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、ＣＶＤで製造してもよい。例えば、プレーナーバッチ型減圧ＣＶＤで製造してもよい。
ＣＶＤで製造する多結晶質のシリコンカーバイド基板３１０の原料は、例えば、Ｓｉ系ガスとしてＳｉＣＬ４、Ｃ系ガスとしてＣ３Ｆ８を供給した。また、ドーパントとして、Ｎを用い、添加元素をＧｅとし、原料のＮ系ガスとしてＮＨ３あるいはＮ２、Ｇｅ系ガスとしてＧｅＨ４を供給した。なお、各ガスはそれぞれＨ２ガスで希釈して反応炉内へ供給した。緻密な３Ｃ型多結晶ＳｉＣで厚さ方向に毎時５００μｍ以上の成長速度が得られる。
成長温度は、１３００℃以上１６００℃以下の範囲で実施し、例えば、約１４００℃以上１５００℃以下の範囲が適切であった。
得られた多結晶質のシリコンカーバイドインゴット３１０Ａは、バルク結晶長が約３０ｍｍである。
なお、多結晶質のシリコンカーバイドインゴット３１０Ａを多結晶質のシリコンカーバイド基板３１０に切り出す工程等はＳＰＳの場合と同様である。
ＣＶＤで製造する場合、多結晶質のシリコンカーバイド基板３１０は、基板中にボイドが形成され難いため、基板の相対密度を容易に高めることができる。なお、多結晶質のシリコンカーバイド基板３１０の相対密度は、９９％以上であってもよい。
（多結晶質のシリコンカーバイド基板を利用したＳｉＣ半導体素子）
以上の第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、例えば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ＳｉＣショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）、ＳｉＣトレンチゲート（Ｔｒｅｎｃｈ：Ｔ）型金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）、及びＳｉＣプレーナゲート型ＭＯＳＦＥＴの例を示す。
以上の第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０は、例えば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ＳｉＣショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）、ＳｉＣトレンチゲート（Ｔｒｅｎｃｈ：Ｔ）型金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）、及びＳｉＣプレーナゲート型ＭＯＳＦＥＴの例を示す。
図２５（ａ）は、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いた半導体基板構造体３０１の模式的鳥瞰構成図である。図２５（ｂ）は、図２５（ａ）に記載の半導体基板構造体３０１の模式的断面構造図である。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を各種ＳｉＣ半導体素子の製造に利用するには、まず、図２５に示す半導体基板構造体３０１を作成し、作成された半導体基板構造体３０１を各種ＳｉＣ半導体素子の製造に利用することができる。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いた半導体基板構造体（ウェハ）３０１の模式的鳥瞰構成は、図２５に示すように、多結晶質のシリコンカーバイド基板３１０、該基板３１０と接合されるバッファ層３１３、およびバッファ層３１３と接合されるエピタキシャル成長層３１２を備え、該基板３１０とバッファ層３１３、およびバッファ層３１３とエピタキシャル成長層３１２のそれぞれは、常温接合により接合される。ここで、常温接合には、表面活性化接合、プラズマ活性化接合、及び原子拡散接合から選ばれる少なくとも１種類もしくは複数種類が含まれる。
なお、多結晶質のシリコンカーバイド基板３１０とバッファ層３１３、およびバッファ層３１３とエピタキシャル成長層３１２は、拡散接合により接合されてもよい。
常温接合を利用する場合は、基板表面の表面粗さＲａを約１ｎｍ以下にする。その結果、組成が異なる接合界面層３１４の厚さは、約１ｎｍ～１０ｎｍ程度である。
拡散接合を利用する際は、材料や接合温度により、基板表面の表面粗さは粗くてもよい。原子拡散を利用するために原子拡散して組成勾配が異なる接合界面層３１４の厚さは、約１ｎｍ～１０μｍ程度である。
エピタキシャル成長層３１２は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
エピタキシャル成長層３１２は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
また、エピタキシャル成長層３１２がシリコンカーバイドを備える場合、シリコンカーバイドとしては、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、２Ｈ－ＳｉＣ、若しくは３Ｃ－ＳｉＣのいずれかの材料で構成されていてもよい。
バッファ層３１３は、エピタキシャル成長層３１２と同じ群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。ただし、エピタキシャル成長層３１２と導電型が同じであれば、同種のドーパントを含んでもよく、異種のドーパントを含んでもよい。
エピタキシャル成長層３１２の第１ドーパントの濃度が５×１０１４／ｃｍ３以上２×１０１７／ｃｍ３未満であり、バッファ層３１３の第２ドーパントの濃度が２×１０１７／ｃｍ３以上５×１０１８／ｃｍ３以下であってもよい。
多結晶質のシリコンカーバイド基板３１０の厚さは、例えば、約２００μｍ～約５００μｍであり、ＳｉＣエピタキシャル成長層３１２の厚さは、例えば、約４μｍ～約１００μｍであり、ＳｉＣバッファ層３１３の厚さは、例えば、約０．５μｍ～約１μｍであってもよい。
（ＳｉＣエピタキシャルウェハ）
エピタキシャル成長層３１２とバッファ層３１３がシリコンカーバイドで形成される場合、エピタキシャル成長層（ＳｉＣエピタキシャル成長層）３１２およびバッファ層（ＳｉＣバッファ層）３１３は、例えば、ＣＶＤによりエピタキシャル成長させた４Ｈ－ＳｉＣからなり、４度未満のオフ角を備えていてもよい。具体的に、ＳｉＣエピタキシャル成長層３１２およびＳｉＣバッファ層３１３は、ＳｉＣ単結晶基板上に形成されたグラフェン層上にエピタキシャル成長させて該グラフェン層から剥離することで得られた、いわゆるリモートエピタキシーによって製造されたＳｉＣ単結晶エピタキシャルウェハであってもよい。
エピタキシャル成長層３１２とバッファ層３１３がシリコンカーバイドで形成される場合、エピタキシャル成長層（ＳｉＣエピタキシャル成長層）３１２およびバッファ層（ＳｉＣバッファ層）３１３は、例えば、ＣＶＤによりエピタキシャル成長させた４Ｈ－ＳｉＣからなり、４度未満のオフ角を備えていてもよい。具体的に、ＳｉＣエピタキシャル成長層３１２およびＳｉＣバッファ層３１３は、ＳｉＣ単結晶基板上に形成されたグラフェン層上にエピタキシャル成長させて該グラフェン層から剥離することで得られた、いわゆるリモートエピタキシーによって製造されたＳｉＣ単結晶エピタキシャルウェハであってもよい。
（ＳｉＣ－ＳＢＤ）
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１から作製したＳｉＣ－ＳＢＤ３２１は、図２６に示すように、多結晶質のシリコンカーバイド基板３１０、ＳｉＣエピタキシャル成長層３１２、およびバッファ層３１３からなる半導体基板構造体３０１を備える。多結晶質のシリコンカーバイド基板３１０とバッファ層３１３、バッファ層３１３とＳｉＣエピタキシャル成長層３１２はそれぞれ常温接合により接合されている。尚、多結晶質のシリコンカーバイド基板３１０とバッファ層３１３との間、あるいはバッファ層３１３とＳｉＣエピタキシャル成長層３１２との間に、接合界面層３１４を介在させてもよい。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１から作製したＳｉＣ－ＳＢＤ３２１は、図２６に示すように、多結晶質のシリコンカーバイド基板３１０、ＳｉＣエピタキシャル成長層３１２、およびバッファ層３１３からなる半導体基板構造体３０１を備える。多結晶質のシリコンカーバイド基板３１０とバッファ層３１３、バッファ層３１３とＳｉＣエピタキシャル成長層３１２はそれぞれ常温接合により接合されている。尚、多結晶質のシリコンカーバイド基板３１０とバッファ層３１３との間、あるいはバッファ層３１３とＳｉＣエピタキシャル成長層３１２との間に、接合界面層３１４を介在させてもよい。
多結晶質のシリコンカーバイド基板３１０およびバッファ層３１３は、ｎ+型（不純物密度が、例えば、約１×１０１８ｃｍ-３～約１×１０２１ｃｍ-３）にドーピングされ、ＳｉＣエピタキシャル成長層３１２は、ｎ-型（不純物密度が、例えば、約５×１０１４ｃｍ-３～約５×１０１６ｃｍ-３）にドーピングされている。
また、ＳｉＣエピタキシャル成長層３１２は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、２Ｈ－ＳｉＣ、若しくは３Ｃ－ＳｉＣのいずれかの材料で構成されていてもよい。
ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）等を適用可能である。
ｐ型ドーピング不純物としては、例えば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を適用可能である。
多結晶質のシリコンカーバイド基板３１０の裏面は、その全域を覆うようにカソード電極３２２を備え、カソード電極３２２はカソード端子Ｋに接続される。
また、ＳｉＣエピタキシャル成長層３１２の表面３００（例えば、（０００１）面（Ｓｉ面））は、ＳｉＣエピタキシャル成長層３１２の一部を活性領域３２３として露出させるコンタクトホール３２４を備え、活性領域２３を取り囲むフィールド領域３２５には、フィールド絶縁膜３２６が形成されている。
フィールド絶縁膜３２６は、ＳｉＯ２（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）等、他の絶縁物からなっていてもよい。このフィールド絶縁膜３２６上には、アノード電極３２７が形成され、アノード電極３２７はアノード端子Ａに接続される。
ＳｉＣエピタキシャル成長層３１２の表面３００近傍（表層部）には、アノード電極３２７に接するようにｐ型のＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造３２８が形成されている。ＪＴＥ構造３２８は、フィールド絶縁膜３２６のコンタクトホール３２４の内外に跨るように、コンタクトホール３２４の輪郭に沿って形成されている。
（ＳｉＣ－ＴＭＯＳＦＥＴ）
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１から作製したトレンチゲート型ＭＯＳＦＥＴ３３１は、図２７に示すように、多結晶質のシリコンカーバイド基板３１０、ＳｉＣエピタキシャル成長層３１２、およびバッファ層３１３からなる半導体基板構造体３０１を備える。多結晶質のシリコンカーバイド基板３１０とバッファ層３１３、バッファ層３１３とＳｉＣエピタキシャル成長層３１２はそれぞれ常温接合により接合されている。尚、多結晶質のシリコンカーバイド基板３１０とバッファ層３１３との間、あるいはバッファ層３１３とＳｉＣエピタキシャル成長層３１２との間に、接合界面層３１４を介在させてもよい。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１から作製したトレンチゲート型ＭＯＳＦＥＴ３３１は、図２７に示すように、多結晶質のシリコンカーバイド基板３１０、ＳｉＣエピタキシャル成長層３１２、およびバッファ層３１３からなる半導体基板構造体３０１を備える。多結晶質のシリコンカーバイド基板３１０とバッファ層３１３、バッファ層３１３とＳｉＣエピタキシャル成長層３１２はそれぞれ常温接合により接合されている。尚、多結晶質のシリコンカーバイド基板３１０とバッファ層３１３との間、あるいはバッファ層３１３とＳｉＣエピタキシャル成長層３１２との間に、接合界面層３１４を介在させてもよい。
多結晶質のシリコンカーバイド基板３１０およびバッファ層３１３は、ｎ+型（不純物密度が、例えば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３）にドーピングされ、ＳｉＣエピタキシャル成長層３１２は、ｎ-型（不純物密度が、例えば、約５×１０１４ｃｍ－３～約５×１０１６ｃｍ－３）にドーピングされている。
また、ＳｉＣエピタキシャル成長層３１２は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、２Ｈ－ＳｉＣ、若しくは３Ｃ－ＳｉＣのいずれかの材料で構成されていてもよい。
ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）等を適用可能である。
ｐ型ドーピング不純物としては、例えば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を適用可能である。
多結晶質のシリコンカーバイド基板３１０の裏面（（０００－１）面、Ｃ面）は、その全域を覆うようにドレイン電極３３２を備え、ドレイン電極３３２はドレイン端子Ｄに接続される。
ＳｉＣエピタキシャル成長層３１２の表面３００（（０００１）面、Ｓｉ面）近傍（表層部）には、ｐ型（不純物密度が、例えば、約１×１０１６ｃｍ－３～約１×１０１９ｃｍ－３）のボディ領域３３３が形成されている。ＳｉＣエピタキシャル成長層３１２において、ボディ領域３３３に対して多結晶質のシリコンカーバイド基板３１０側の部分は、ＳｉＣエピタキシャル成長層のままの状態が維持された、ｎ-型のドレイン領域３３４（３１２）である。
ＳｉＣエピタキシャル成長層３１２には、ゲートトレンチ３３５が形成されている。ゲートトレンチ３３５は、ＳｉＣエピタキシャル成長層３１２の表面３００からボディ領域３３３を貫通し、その最深部がドレイン領域３３４に達している。
ゲートトレンチ３３５の内面及びＳｉＣエピタキシャル成長層３１２の表面３００には、ゲートトレンチ３３５の内面全域を覆うようにゲート絶縁膜３３６が形成されている。そして、ゲート絶縁膜３３６の内側を、たとえばポリシリコンで充填することによって、ゲートトレンチ３３５内にゲート電極３３７が埋設されている。ゲート電極３３７には、ゲート端子Ｇが接続されている。
ボディ領域３３３の表層部には、ゲートトレンチ３３５の側面の一部を形成するｎ+型のソース領域３３８が形成されている。
また、ＳｉＣエピタキシャル成長層３１２には、その表面３００からソース領域３３８を貫通し、ボディ領域３３３に接続されるｐ+型（不純物密度が、例えば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３）のボディコンタクト領域３３９が形成されている。
ＳｉＣエピタキシャル成長層３１２上には、ＳｉＯ２からなる層間絶縁膜３４０が形成されている。層間絶縁膜３４０に形成されたコンタクトホール３４１を介して、ソース電極３４２がソース領域３３８及びボディコンタクト領域３３９に接続されている。ソース電極３４２には、ソース端子Ｓが接続されている。
ソース電極３４２とドレイン電極３３２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３３７からの電界によりボディ領域３３３におけるゲート絶縁膜３３６との界面近傍にチャネルを形成することができる。これにより、ソース電極３４２とドレイン電極３３２との間に電流を流すことができ、ＳｉＣ－ＴＭＯＳＦＥＴ３３１をオン状態にさせることができる。
（ＳｉＣプレーナゲート型ＭＯＳＦＥＴ）
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１から作製したプレーナゲート型ＭＯＳＦＥＴ３５１は、図２８に示すように、多結晶質のシリコンカーバイド基板３１０、ＳｉＣエピタキシャル成長層３１２、およびバッファ層３１３からなる半導体基板構造体３０１を備える。多結晶質のシリコンカーバイド基板３１０とバッファ層３１３、バッファ層３１３とＳｉＣエピタキシャル成長層３１２はそれぞれ常温接合により接合されている。尚、多結晶質のシリコンカーバイド基板３１０とバッファ層３１３との間、あるいはバッファ層３１３とＳｉＣエピタキシャル成長層３１２との間に、接合界面層３１４を介在させてもよい。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１から作製したプレーナゲート型ＭＯＳＦＥＴ３５１は、図２８に示すように、多結晶質のシリコンカーバイド基板３１０、ＳｉＣエピタキシャル成長層３１２、およびバッファ層３１３からなる半導体基板構造体３０１を備える。多結晶質のシリコンカーバイド基板３１０とバッファ層３１３、バッファ層３１３とＳｉＣエピタキシャル成長層３１２はそれぞれ常温接合により接合されている。尚、多結晶質のシリコンカーバイド基板３１０とバッファ層３１３との間、あるいはバッファ層３１３とＳｉＣエピタキシャル成長層３１２との間に、接合界面層３１４を介在させてもよい。
多結晶質のシリコンカーバイド基板３１０およびバッファ層３１３は、ｎ+型（不純物密度が、例えば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３）にドーピングされ、ＳｉＣエピタキシャル成長層３１２は、ｎ-型（不純物密度が、例えば、約５×１０１４ｃｍ－３～約５×１０１６ｃｍ－３）にドーピングされている。
また、ＳｉＣエピタキシャル成長層３１２は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、２Ｈ－ＳｉＣ、若しくは３Ｃ－ＳｉＣのいずれかの材料で構成されていてもよい。
ｎ型ドーピング不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）等を適用可能である。
ｐ型ドーピング不純物としては、たとえば、Ｂ（ホウ素）等を適用可能である。
多結晶質のシリコンカーバイド基板３１０の裏面（（０００－１）面）には、全域を覆うようにドレイン電極３５２が形成され、ドレイン電極３５２には、ドレイン端子Ｄが接続されている。
ＳｉＣエピタキシャル成長層３１２の表面３００（（０００１）面）近傍（表層部）には、ｐ型（不純物密度が、例えば、約１×１０１６ｃｍ－３～約１×１０１９ｃｍ－３）のボディ領域３５３がウェル状に形成されている。ＳｉＣエピタキシャル成長層３１２において、ボディ領域３５３に対してＳｉＣ基板３１０側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ-型のドレイン領域３５４（３１２）である。
ボディ領域３５３の表層部には、ｎ+型のソース領域３５５がボディ領域３５３の周縁と間隔を空けて形成されている。
ソース領域３５５の内側には、ｐ+型（不純物密度が、例えば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３）のボディコンタクト領域３５６が形成されている。ボディコンタクト領域３５６は、ソース領域３５５を深さ方向に貫通し、ボディ領域３５３に接続されている。
ＳｉＣエピタキシャル成長層３１２の表面３００には、ゲート絶縁膜３５７が形成されている。ゲート絶縁膜３５７は、ボディ領域３５３におけるソース領域３５５を取り囲む部分（ボディ領域３５３の周縁部）及びソース領域３５５の外周縁を覆っている。
ゲート絶縁膜３５７上には、たとえばポリシリコンからなるゲート電極３５８が形成されている。ゲート電極３５８は、ゲート絶縁膜３５７を挟んでボディ領域３５３の周縁部に対向している。ゲート電極３５８には、ゲート端子Ｇが接続される。
ＳｉＣエピタキシャル成長層３１２上には、ＳｉＯ２からなる層間絶縁膜３５９が形成されている。層間絶縁膜３５９に形成されたコンタクトホール３６０を介して、ソース電極６１がソース領域３５５及びボディコンタクト領域３５６に接続されている。ソース電極３６１には、ソース端子Ｓが接続されている。
ソース電極３６１とドレイン電極３５２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３５８からの電界によりボディ領域３５３におけるゲート絶縁膜３５７との界面近傍にチャネルを形成することができる。これにより、ソース電極３６１とドレイン電極３５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ３５１をオン状態にさせることができる。
以上、第３の実施の形態を説明したが、他の形態で実施することもできる。
例えば、図示は省略するが、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１を用いて、パワー半導体装置を製造することもできる。具体的に、半導体基板構造体３０１を用いた縦型デバイス構造を製造することもできる。即ち、多結晶質のシリコンカーバイド基板３１０と、多結晶質のシリコンカーバイド基板３１０と一体化したエピタキシャル成長層３１２と、多結晶質のシリコンカーバイド基板３１０とエピタキシャル成長層３１２との間に配置されて多結晶質のシリコンカーバイド基板３１０とエピタキシャル成長層３１２のそれぞれと接合したバッファ層３１３とを備え、エピタキシャル成長層３１２は第１ドーパントを含み、バッファ層３１３は第１ドーパントと導電型が同じになる第２ドーパントを含み、バッファ層３１３に含まれる第２ドーパントの濃度が、エピタキシャル成長層３１２に含まれるドーパント濃度よりも高い半導体基板構造体３０１の、多結晶質のシリコンカーバイド基板３１０とバッファ層３１３との接合面に対向する基板表面に配置される第１金属電極とを備える縦型パワー半導体装置を形成してもよい。
また、バッファ層３１３とエピタキシャル成長層３１２との接合面に対向するエピタキシャル成長層３１２表面に配置される第２金属電極をさらに備える縦型パワー半導体装置を形成してもよい。
また、例えば、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１を用いて横型デバイス構造を製造することもできる。即ち、多結晶質のシリコンカーバイド基板３１０と、多結晶質のシリコンカーバイド基板３１０と一体化したエピタキシャル成長層３１２と、多結晶質のシリコンカーバイド基板３１０とエピタキシャル成長層３１２との間に配置されて多結晶質のシリコンカーバイド基板３１０とエピタキシャル成長層３１２のそれぞれと接合したバッファ層３１３とを備え、エピタキシャル成長層３１２は第１ドーパントを含み、バッファ層３１３は第１ドーパントと導電型が同じになる第２ドーパントを含み、バッファ層３１３に含まれる第２ドーパントの濃度が、エピタキシャル成長層３１２に含まれるドーパント濃度よりも高い半導体基板構造体３０１の、バッファ層３１３とエピタキシャル成長層３１２との接合面に対向するエピタキシャル成長層３１２表面に配置される第２金属電極を備える横型パワー半導体装置を形成してもよい。
上記の縦型若しくは横型パワー半導体装置において、エピタキシャル成長層３１２およびバッファ層３１３がシリコンカーバイドである例を示したが、エピタキシャル成長層３１２およびバッファ層３１３はこれに限定されない。例えば、エピタキシャル成長層３１２およびバッファ層３１３のそれぞれは、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。また、エピタキシャル成長層３１２およびバッファ層３１３のそれぞれは、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
また、例えば、図示は省略するが、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１を用いてＭＯＳキャパシタを製造することもできる。ＭＯＳキャパシタでは、歩留まり及び信頼性を向上させることができる。
また、図示は省略するが、第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１を用いてバイポーラトランジスタを製造することもできる。その他、第３の実施の形態に係る半導体基板構造体１は、ＳｉＣ－ｐｎダイオード、ＳｉＣ絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、ＳｉＣ相補型ＭＯＳＦＥＴ等の製造に用いることもできる。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１を備えるパワー半導体装置は、ＳｉＣ系、Ｓｉ系、ＧａＮ系、ＡｌＮ系、酸化ガリウム系のＩＧＢＴ、ダイオード、ＭＯＳＦＥＴ、サイリスタ、ＬＥＤデバイスのいずれかを備えていてもよい。
第３の実施の形態に係る多結晶質のシリコンカーバイド基板３１０を用いて製造された半導体基板構造体３０１を備えるパワー半導体装置は、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、又はフォーティーンインワンモジュールのいずれかの構成を備えていてもよい。
第３の実施の形態によれば、高温下でも安定な界面構造を有する半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置を提供することができる。
第３の実施の形態によれば、材料の制約を無くすことができ、低コスト化や所望の物性を獲得可能な半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置を提供することができる。
第３の実施の形態に係る半導体基板構造体によれば、ＳｉＣ単結晶基板上にＳｉＣエピタキシャル成長層を形成する代わりに、常温接合技術を用いて、任意の基板とＳｉＣエピタキシャル成長層とを貼り合わせて接合させるため、エピタキシャル成長層と基板との組合せの範囲を広げることができる。
第３の実施の形態に係る半導体基板構造体によれば、基板材料としては、高コストなＳｉＣ単結晶基板の代わりに例えば、低コストなＳｉＣ多結晶基板やカーボン基板を利用可能である。
また、第３の実施の形態に係る半導体基板構造体によれば、所望の特性を有する基板とＳｉＣエピタキシャル成長層との組合せが可能となるので、パワー半導体装置の特性を向上可能である。具体的には、熱膨張係数や熱伝導率や電気伝導率や機械的特性を所望の組合せにすることができるため、パワー半導体装置のスイッチング特性や、耐熱性や機械的信頼性を向上可能である。
また、第３の実施の形態に係る半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置によれば、常温接合技術や拡散接合技術を用いて、任意の基板と完成したＳｉＣエピタキシャル成長層とを貼り合わせて接合させるため、工程の期間短縮が可能である。また、任意の基板と完成したＳｉＣエピタキシャル成長層とを組合せることができるので、製造歩留まりを向上可能である。
また、第３の実施の形態に係る半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置によれば、ＳｉＣエピタキシャル成長層よりもドーパントの濃度が高いＳｉＣバッファ層を備えるため、半導体基板構造体の耐圧を向上させることができる。これにより、この半導体基板構造体をデバイスに適用した場合、デバイスの信頼性を向上させることができる。
[その他の形態の実施]
上記のように、いくつかの形態の実施について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替形態の実施、実施例及び運用技術が明らかとなろう。
上記のように、いくつかの形態の実施について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替形態の実施、実施例及び運用技術が明らかとなろう。
このように、第３の実施の形態は、ここでは記載していない様々な形態の実施等を含む。
（第４の実施の形態）
次に、第４の実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
次に、第４の実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す第４の実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この第４の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
第４の実施の形態に係る半導体基板構造体の模式的断面構造は、図２９に示すように表される。
第４の実施の形態に係る半導体基板構造体５０１は、図２９に示すように、多結晶質の基板５１０と、多結晶質の基板５１０と一体化したエピタキシャル成長層５１２と、多結晶質の基板５１０とエピタキシャル成長層５１２との間に配置されて多結晶質の基板５１０とエピタキシャル成長層５１２のそれぞれと接合したバッファ層５１３とを備える。エピタキシャル成長層５１２は第１ドーパントを含み、バッファ層５１３は第１ドーパントと導電型が同じになる第２ドーパントを含む。バッファ層５１３に含まれる第２ドーパントの濃度は、エピタキシャル成長層５１２に含まれる第１ドーパント濃度よりも高い。ここで、第１ドーパントおよび第２ドーパントは、導電型が同じであれば同種のドーパントであってもよく、異種のドーパントであってもよい。
多結晶質の基板５１０とバッファ層５１３とは、常温接合によって互いに接合されてもよい。ここで、常温接合には、表面活性化接合、プラズマ活性化接合、及び原子拡散接合から選ばれる少なくとも１種類もしくは複数種類が含まれる。
バッファ層５１３とエピタキシャル成長層５１２とは、常温接合によって互いに接合されてもよい。
エピタキシャル成長層５１２の第１ドーパントの濃度が５×１０１４／ｃｍ３以上２×１０１７／ｃｍ３未満であり、バッファ層５１３の第２ドーパントの濃度が２×１０１７／ｃｍ３以上５×１０１８／ｃｍ３以下であってもよい。
バッファ層５１３の厚さは０．１μｍ以上１０μｍ以下であってもよい。
エピタキシャル成長層５１２およびバッファ層５１３のそれぞれは、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。また、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
なお、エピタキシャル成長層５１２とバッファ層５１３とでは、含まれる無機材の種類が同じであってもよく、異なっていてもよい。
また、多結晶質の基板５１０は、焼結体、ＢＮ、ＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ダイヤモンド、カーボン、及びグラファイトの群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
ここで、焼結体は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類の焼結体を備えていてもよい。
また、焼結体は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の焼結体を備えていてもよい。
多結晶質の基板５１０は、５×１０１８／ｃｍ３以上、２×１０２２／ｃｍ３以下の濃度でドーパントを含んでいてもよい。
多結晶質の基板５１０の厚さは、１００μｍ以上１０００μｍ以下であってもよい。また、多結晶質の基板５１０の直径は、１００ｍｍ以上であってもよい。
多結晶質の基板５１０とバッファ層５１３とは、オーミック接合を形成するものであってもよい。
エピタキシャル成長層５１２およびバッファ層５１３のそれぞれは、４Ｈ－ＳｉＣからなるエピタキシャル成長層を含んでもよい。この４Ｈ－ＳｉＣからなるエピタキシャル成長層は、（０００－１）面（Ｃ面）または（０００１）面（Ｓｉ面）の表面を有してもよい。
図２９の例では、エピタキシャル成長層５１２がＳｉＣ製であり、バッファ層５１３がエピタキシャル成長層５１２よりもドーパントの濃度が高いＳｉＣ製のエピタキシャル成長層であり、多結晶質の基板５１０がＳｉＣ焼結体である例が示されている。
図２９の例では、ＳｉＣ製のバッファ層５１３とＳｉＣ製の多結晶質の基板５１０とが常温接合されている。ＳｉＣ製のバッファ層５１３とＳｉＣ製のエピタキシャル成長層５１２も常温接合されている。すなわち、ＳｉＣ製のバッファ層５１３は、ＳｉＣ製の多結晶質の基板５１０とＳｉＣ製のエピタキシャル成長層５１２のそれぞれと常温接合されている。
図２９の例では、ＳｉＣ製のバッファ層５１３とＳｉＣ製の多結晶質の基板５１０との界面に、常温接合時に形成された接合界面層５１４が形成されている。すなわち、ＳｉＣ製のバッファ層５１３とＳｉＣ製の多結晶質の基板５１０とは、接合界面層５１４を介して接合されている。
常温接合時には、多結晶質の基板５１０の接合される側の表面の表面粗さＲａ（算術平均粗さ）を約１ｎｍ以下にする。その結果、多結晶質の基板５１０と組成が異なる接合界面層５１４の厚さは、約１ｎｍ～１０ｎｍ程度になる。接合界面層５１４は、アモルファスＳｉＣであってもよい。
また、ＳｉＣ焼結体である多結晶質の基板５１０は、複数の結晶粒５１５を含む構造を有し、複数のボイド（空孔）５１７を含む。
なお、図２９の例では、多結晶質の基板５１０がＳｉＣ焼結体であるが、多結晶質の基板５１０は、焼結体に限定されるものではない。例えば、多結晶質の基板５１０は、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で作成されたＳｉＣ多結晶体であってもよい。
第４の実施の形態に使用されるエピタキシャル成長層５１２に含まれるドーパントは、ｎ型のドーパントとして、例えばＮ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能であり、ｐ型のドーパントとして、たとえば、Ａｌ（アルミニウム）等を適用可能である。
第４の実施の形態に使用されるバッファ層５１３に含まれるドーパントは、エピタキシャル成長層５１２と同じ群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。ただし、エピタキシャル成長層１２と導電型が同じであれば、同種のドーパントを含んでもよく、異種のドーパントを含んでもよい。
第４の実施の形態によれば、材料の制約を無くすことで、所望の物性を獲得しつつ低コスト化が可能である、半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置を提供することができる。
第４の実施の形態に係る半導体基板構造体によれば、ＳｉＣ単結晶基板上にＳｉＣエピタキシャル成長層を形成する代わりに、常温接合技術を用いて、任意の多結晶質の基板、エピタキシャル成長層、およびバッファ層を貼り合わせて接合させるため、基板、エピタキシャル成長層、およびバッファ層の組合せの範囲を広げることができる。
また、第４の実施の形態に係る半導体基板構造体によれば、所望の特性を有する基板とＳｉＣエピタキシャル成長層との組合せが可能となるので、パワー半導体装置の特性を向上可能である。具体的には、熱膨張係数や熱伝導率や電気伝導率や機械的特性を所望の組合せにすることができるため、パワー半導体装置のスイッチング特性や、耐熱性や機械的信頼性を向上可能である。
また、第４の実施の形態に係る半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置によれば、常温接合技術を用いて、任意の基板と完成したＳｉＣエピタキシャル成長層、バッファ層を貼り合わせて接合させるため、製造工程の期間短縮が可能である。また、任意の基板と完成したＳｉＣエピタキシャル成長層およびバッファ層を組み合せることができるので、製造歩留まりを向上可能である。
また、第４の実施の形態に係る半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置によれば、常温接合技術を用いて、任意の基板と完成したＳｉＣエピタキシャル成長層、バッファ層を貼り合わせて接合させるため、例えば基板として焼結体である多結晶性の基板を用いる場合、焼結体は２０００℃以上の高温プロセスで製造されて、基板内に残留する応力が低減されるため、ＳｉＣエピタキシャル成長層、バッファ層と貼り合わせた状態でも基板の反りが発生しにくい。
また、第４の実施の形態に係る半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置において、基板として焼結体である多結晶性の基板を用いる場合、原料の配合を変えるだけで容易にドーパントの濃度を高めることができるため、基板を容易に低抵抗化することができる。
（半導体基板構造体の製造方法）
第４の実施の形態に係る半導体基板構造体１の製造方法は、図３０に示すように表される。
第４の実施の形態に係る半導体基板構造体１の製造方法は、図３０に示すように表される。
まず、多結晶質の基板５１０と、それぞれがこの多結晶質の基板５１０と別体であるエピタキシャル成長層５１２およびバッファ層５１３を準備する。そして、多結晶質の基板５１０におけるバッファ層５１３と接合する面を、表面粗さＲａが例えば１ｎｍ以下となるようにＣＭＰ技術やＭＰ技術を適用して平滑化する（表面平滑化工程Ｓ２０）。なお、平滑化する技術としては、イオンビームを中性化したアルゴンやネオン等の高速原子ビーム照射技術等を適用しても良い。
次に、多結晶質の基板５１０とバッファ層５１３とを貼り合わせて、常温接合により接合し（多結晶質の基板とバッファ層の接合工程Ｓ２１）、エピタキシャル成長層５１２とバッファ層５１３とを貼り合わせて、常温接合により接合する（エピタキシャル成長層とバッファ層の接合工程Ｓ２２）。なお、多結晶質の基板とバッファ層の接合工程Ｓ２１とエピタキシャル成長層とバッファ層の接合工程Ｓ２２とは、どちらの工程を先に実施してもよい。
（常温接合技術）
常温接合技術には、表面活性化接合技術、プラズマ活性化接合技術、原子拡散接合技術などが含まれる。常温接合技術は、真空中で高速原子ビーム等を用いて固体表面の酸化物や吸着分子をスパッタリング効果により除去して表面を活性化した後、活性な表面同士を接触させ、常温で原子間結合を形成する技術である。常温接合技術では、接合面を真空中で表面処理することにより、表面の原子を化学結合しやすい活性な状態とする。常温接合技術は、接合の妨げになる表面層を除去することにより、表面の原子の結合手同士を直接結合させ強固な接合を形成する。常温接合技術を用いることにより多くの材料を常温で接合可能である。
常温接合技術には、表面活性化接合技術、プラズマ活性化接合技術、原子拡散接合技術などが含まれる。常温接合技術は、真空中で高速原子ビーム等を用いて固体表面の酸化物や吸着分子をスパッタリング効果により除去して表面を活性化した後、活性な表面同士を接触させ、常温で原子間結合を形成する技術である。常温接合技術では、接合面を真空中で表面処理することにより、表面の原子を化学結合しやすい活性な状態とする。常温接合技術は、接合の妨げになる表面層を除去することにより、表面の原子の結合手同士を直接結合させ強固な接合を形成する。常温接合技術を用いることにより多くの材料を常温で接合可能である。
半導体材料としては、例えば、Ｓｉ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＡｓ等の同種接合及びこれら相互の異種材料接合に適用可能である。単結晶酸化物としては、Ｓｉ／ＬｉＮｂＯ３、Ｓｉ／ＬｉＴａＯ３、Ｓｉ／Ｇｄ３Ｇａ５Ｏ１２、Ｓｉ／Ａｌ２Ｏ３（サファイア）等に適用可能である。金属としては、Ａｕ、Ｐｔ、Ａｇ、Ｃｕ、Ａｌ、Ｓｎ、Ｐｂ、Ｚｎ、半田のバルク材、箔、バンプ等に適用可能である。他に、Ａｕ、Ｐｔ、Ｃｕ、Ａｌを基板上に作製した膜材等に適用可能である。また、金属／セラミクス構造としては、Ａｌ／Ａｌ２Ｏ３、Ａｌ／窒化ケイ素、Ａｌ／ＳｉＣ、Ａｌ／ＡｌＮ等のＡｌの異種材料接合等に適用可能である。
常温接合技術では、接合する面が清浄で、原子レベルで平滑であることが必要である。従って、平滑化工程Ｓ２０において、接合する面の表面粗さＲａは、例えば、１ｎｍ以下に平滑化されることが望ましい。
表面層の除去には、例えば、イオンビームやプラズマ等によるスパッタエッチングが適用可能である。スパッタエッチング後の表面は周囲の気体分子とも反応しやすい状態にある。イオンビームにはアルゴン等の不活性ガスが用いられ、またプロセスは高真空に排気した真空チャンバー中で行う。スパッタエッチング後の未結合手を持った原子が露出している表面は、他の原子との結合力が大きい活性な状態にあり、これらを接合することによって常温で強固な接合を得ることができる。
第４の実施の形態に係る半導体基板構造体の製造方法に適用可能な常温接合では、多結晶質の基板とバッファ層の接合工程Ｓ２１において、高真空に排気した真空チャンバー中で多結晶質の基板５１０およびバッファ層５１３それぞれの、接合する側の表面を覆う汚染物層がエッチングによって除去され、接合する面が清浄化される（エッチング工程Ｓ２１１）。ここで、エッチング工程Ｓ２１１は、アルゴンの高速イオンビーム発生装置から高速原子ビーム照射して、実施している。
エッチング工程Ｓ２１１後の清浄化された多結晶質の基板５１０とバッファ層５１３との間は結合手が表出した活性状態になる。この活性状態にある多結晶質の基板５１０とバッファ層５１３とを真空チャンバー内で接触させることにより活性状態の表面に存在する結合手同士が結びつき、多結晶質の基板５１０とバッファ層５１３とを接合することができる（接合工程Ｓ２１２）。
エピタキシャル成長層とバッファ層の接合工程Ｓ２２でも、多結晶質の基板とバッファ層の接合工程Ｓ２１と同様に、バッファ層５１３およびエピタキシャル成長層５１２の表面を清浄化して活性状態にするエッチング工程Ｓ２２１が実施され、バッファ層５１３とエピタキシャル成長層５１２とを接合する接合工程Ｓ２２２が実施される。
第４の実施の形態に係る半導体基板構造体の製造方法によれば、接合界面のダメージが少ないため、高い歩留りによる生産性を得ることができる。
（デバイスの耐圧シミュレーション）
図３１は、第４の実施の形態に係る半導体基板構造体を用いたショットキーバリアダイオードのシミュレーションモデル（「バッファ層有り」）、基板とエピタキシャル成長層の界面に欠陥がなくバッファ層を含まないショットキーバリアダイオードのシミュレーションモデル（「ボイド無し」）、基板とエピタキシャル成長層の界面に欠陥がありバッファ層を含まないショットキーバリアダイオードのシミュレーションモデル（「ボイド有り」）のそれぞれに係り、デバイスに逆バイアスをかけた場合の電圧－電流密度特性のシミュレーション結果を示すグラフである。
図３１は、第４の実施の形態に係る半導体基板構造体を用いたショットキーバリアダイオードのシミュレーションモデル（「バッファ層有り」）、基板とエピタキシャル成長層の界面に欠陥がなくバッファ層を含まないショットキーバリアダイオードのシミュレーションモデル（「ボイド無し」）、基板とエピタキシャル成長層の界面に欠陥がありバッファ層を含まないショットキーバリアダイオードのシミュレーションモデル（「ボイド有り」）のそれぞれに係り、デバイスに逆バイアスをかけた場合の電圧－電流密度特性のシミュレーション結果を示すグラフである。
図３２は、図３１で用いた各シミュレーションモデルにブレークダウン電圧が印加された状態における電界分布のシミュレーション結果である。図３２Ａは、第４の実施の形態に係る半導体基板構造体を用いたショットキーバリアダイオードのモデルのシミュレーション結果である。図３２Ｂは、基板と第ピタキシャル成長層の界面に欠陥がなくバッファ層を含まないショットキーバリアダイオードのモデルのシミュレーション結果、図３２Ｃは、基板とエピタキシャル成長層の界面に欠陥がありバッファ層を含まないショットキーバリアダイオードのモデルのシミュレーション結果であり、図３２Ｄは、図３２Ｃのシミュレーション結果における欠陥近傍の拡大図である。なお、図３２Ａ～図３２Ｃでは、電界分布が大きく変動する基板の表面近傍からエピタキシャル成長層の上面に配置された電極までの範囲を拡大した拡大図である。
第４の実施の形態に係る半導体基板構造体を用いたショットキーバリアダイオードをモデル化してデバイスシミュレーションで耐圧性能を調査した。具体的なシミュレーションモデルについて、以下に説明する。
すべてのショットキーバリアダイオードのシミュレーションモデルにおいて、上層が厚さ５μｍ、幅５μｍ、ドーパント濃度が１×１０１５／ｃｍ３の欠陥がないＳｉＣ層で形成され、この上層の上面に電極が形成される構成は、共通の構成である。
図３１の「バッファ層有り」と図３２Ａにシミュレーション結果が示されるシミュレーションモデルは、幅５μｍ、ドーパント濃度が１×１０１９／ｃｍ３のＳｉＣ層である下層を備える。該下層の上層側表面には、１μｍ角の空孔が形成されている。そして、このシミュレーションモデルは、上層と下層の間には、厚さ０．５μｍ、幅５μｍ、ドーパント濃度が１×１０１８／ｃｍ３の欠陥がないＳｉＣ層で形成されたバッファ層を備える。
図３１の「ボイド有り」と図３２Ｃ、図３２Ｄにシミュレーション結果が示されるシミュレーションモデルは、バッファ層を有しない点が図３１の「バッファ層有り」、図３２Ａに用いられたシミュレーションモデルと異なる。
図３１の「ボイド無し」と図３２Ｂにシミュレーション結果が示されるシミュレーションモデルは、バッファ層を有しない点と、下層の表面に空孔が形成されていない点が、図３１の「バッファ層有り」、図３２Ａに用いられたシミュレーションモデルと異なる。
（シミュレーション結果）
図３１、図３２Ｂに示す、基板の表面にボイドがない「ボイド無し」のシミュレーションモデルにおけるシミュレーション結果では、デバイス本来の耐圧性能が図３１で示されている。そして、図３１、図３２Ｃに示す、基板の表面にボイドがある「ボイド有り」のシミュレーションモデルにおけるシミュレーション結果では、「ボイド無し」の場合より耐圧性能が低下する結果が得られた。
図３１、図３２Ｂに示す、基板の表面にボイドがない「ボイド無し」のシミュレーションモデルにおけるシミュレーション結果では、デバイス本来の耐圧性能が図３１で示されている。そして、図３１、図３２Ｃに示す、基板の表面にボイドがある「ボイド有り」のシミュレーションモデルにおけるシミュレーション結果では、「ボイド無し」の場合より耐圧性能が低下する結果が得られた。
これに対して、図３１、図３２Ａに示す、第４の実施の形態に係る半導体基板構造体５０１をモデル化した「バッファ層有り」のシミュレーションモデルにおけるシミュレーション結果では、耐圧性能が大幅に改善される結果が得られた。
「ボイド無し」のシミュレーションモデルでは、図３２Ｃ，図３２Ｄに示されるように、上部電極が形成されたドーパント濃度が低い層とドーパント濃度が高い基板との界面におけるボイドと接する位置の周辺で電界集中が生じる。これに対して「バッファ層有り」のシミュレーションモデルでは、ドーパント濃度が高くボイドが形成されないバッファ層が基板表面に接合されるため、基板表面にボイドがある場合でもボイドと接する位置の周辺における電界集中が防止されて耐圧性能が大幅に改善される。
以上のように、第４の実施の形態に係る半導体基板構造体をモデル化した「バッファ層有り」のシミュレーションモデルにおけるシミュレーション結果で、第４の実施の形態に係る半導体基板構造体を用いたデバイスの耐圧性能が大幅に改善してデバイスの信頼性が向上することが示される。
このため、第４の実施の形態に係る半導体基板構造体１によれば、基板としては、高コストな単結晶基板の代わりに例えば、低コストである多結晶質の基板５１０を基板として利用可能である。
なお、図２９の例では、多結晶質の基板５１０としてＳｉＣ焼結体の例が挙げられていた。しかし、多結晶質の基板５１０は、焼結体に限定されるものではなく、ＣＶＤで作成されたＳｉＣ多結晶体であってもよい。
この場合、多結晶質の基板５１０の内部に形成されるボイド５１７が大幅に低減されるが、多結晶体では表面平滑化工程Ｓ２０において脱粒等によって表面に凹部が形成され得るため、表面の状態は、このシミュレーションにおける「ボイド有り」の状態と同様の状態になり得る。このため、ＣＶＤで作成されたＳｉＣ多結晶体を多結晶質の基板５１０として用いたデバイスでも、第４の実施の形態に係る半導体基板構造体５０１の構成を採用することでデバイスの耐圧性能が改善される。
（ＳｉＣ焼結体の製造装置）
第４の実施の形態に係る半導体基板構造体に用いられる多結晶体（ＳｉＣ焼結体）の製造装置６５０は、模式的に図３３に示すように表される。多結晶体（ＳｉＣ焼結体）製造装置６５０の内部６５０Ａは、数Ｐａ程度の真空雰囲気若しくはＡｒ／Ｎ2ガス置換されている。
第４の実施の形態に係る半導体基板構造体に用いられる多結晶体（ＳｉＣ焼結体）の製造装置６５０は、模式的に図３３に示すように表される。多結晶体（ＳｉＣ焼結体）製造装置６５０の内部６５０Ａは、数Ｐａ程度の真空雰囲気若しくはＡｒ／Ｎ2ガス置換されている。
多結晶体（ＳｉＣ焼結体）製造装置６５０は、ホットプレス焼結(Ｈｏｔ Ｐｒｅｓｓ：ＨＰ)による固体圧縮焼結法を採用している。粉体若しくは固体のＳｉＣ多結晶体材料６９４を充填したグラファイト(黒鉛)製焼結型（グラファイトダイ）６９０を、加圧しながら加熱する。グラファイトダイ６９０には、熱電対若しくは放射温度計６９２が収納されている。
グラファイトダイ６９０は、グラファイトバンチ６８０Ａ・６８０Ｂ及びグラファイトスペーサ６７０Ａ・６７０Ｂを介して加圧軸６６０Ａ・６６０Ｂに接続されている。加圧軸６６０Ａ・６６０Ｂ間に加圧することにより、ＳｉＣ多結晶体材料６９４を加圧・加熱する。加熱温度は、例えば、約２００℃～３５０℃程度であり、加圧圧力Ｐは、例えば、最大約５０ＭＰａ程度である。尚、ホットプレス焼結(ＨＰ)以外には、例えば、放電プラズマ焼結（Ｓｐａｒｋ Ｐｌａｓｍａ Ｓｉｎｔｅｒｉｎｇ：ＳＰＳ）を適用してよい。
第４の実施の形態に係る半導体基板構造体の多結晶体（ＳｉＣ焼結体）製造装置６５０によれば、加熱範囲が限定されるため、電気炉等の雰囲気加熱よりも急速昇温・冷却が可能である(数分～数時間)。加圧ならびに急速昇温により、粒成長を抑制した緻密なＳｉＣ焼結体の作製が可能である。また、焼結だけでなく、焼結接合・多孔質体燒結等にも適用可能である。
以上の第４の実施の形態に係る半導体基板構造体１は、例えば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ＳｉＣショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）、ＳｉＣトレンチゲート（Ｔｒｅｎｃｈ：Ｔ）型金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）、及びＳｉＣプレーナゲート型ＭＯＳＦＥＴの例を示す。
（ＳｉＣ－ＳＢＤ）
第４の実施の形態に係る半導体基板構造体を用いて作製したＳｉＣ－ＳＢＤ５２１は、図３４に示すように、ＳｉＣ焼結体５１０、ＳｉＣエピタキシャル成長層５１２、およびバッファ層５１３からなる半導体基板構造体５０１を備える。ＳｉＣ焼結体５１０とバッファ層５１３、バッファ層５１３とＳｉＣエピタキシャル成長層５１２はそれぞれ常温接合により接合されている。尚、ＳｉＣ焼結体５１０とバッファ層５１３との間、あるいはバッファ層５１３とＳｉＣエピタキシャル成長層５１２との間に、接合界面層５１４を介在させてもよい。
第４の実施の形態に係る半導体基板構造体を用いて作製したＳｉＣ－ＳＢＤ５２１は、図３４に示すように、ＳｉＣ焼結体５１０、ＳｉＣエピタキシャル成長層５１２、およびバッファ層５１３からなる半導体基板構造体５０１を備える。ＳｉＣ焼結体５１０とバッファ層５１３、バッファ層５１３とＳｉＣエピタキシャル成長層５１２はそれぞれ常温接合により接合されている。尚、ＳｉＣ焼結体５１０とバッファ層５１３との間、あるいはバッファ層５１３とＳｉＣエピタキシャル成長層５１２との間に、接合界面層５１４を介在させてもよい。
ＳｉＣ焼結体５１０およびバッファ層５１３は、ｎ+型（不純物密度が、例えば、約１×１０１８ｃｍ-３～約１×１０２１ｃｍ-３）にドーピングされ、ＳｉＣエピタキシャル成長層５１２は、ｎ-型（不純物密度が、例えば、約５×１０１４ｃｍ-３～約５×１０１６ｃｍ-３）にドーピングされている。
また、ＳｉＣエピタキシャル成長層５１２は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、２Ｈ－ＳｉＣ、若しくは３Ｃ－ＳｉＣのいずれかの材料で構成されていてもよい。また、ＳｉＣ焼結体５１０の代わりにＢＮ、ＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ダイヤモンド、カーボン、若しくはグラファイトのいずれかを備えていてもよい。
ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
ｐ型ドーピング不純物としては、例えば、Ａｌ（アルミニウム）等を適用可能である。
ＳｉＣ焼結体５１０の裏面は、その全域を覆うようにカソード電極５２２を備え、カソード電極５２２はカソード端子Ｋに接続される。
また、ＳｉＣエピタキシャル成長層５１２の表面５００（例えば、（０００１）面（Ｓｉ面））は、ＳｉＣエピタキシャル成長層５１２の一部を活性領域５２３として露出させるコンタクトホール５２４を備え、活性領域５２３を取り囲むフィールド領域５２５には、フィールド絶縁膜５２６が形成されている。
フィールド絶縁膜５２６は、ＳｉＯ２（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）等、他の絶縁物からなっていてもよい。このフィールド絶縁膜５２６上には、アノード電極５２７が形成され、アノード電極５２７はアノード端子Ａに接続される。
ＳｉＣエピタキシャル成長層５１２の表面５００近傍（表層部）には、アノード電極５２７に接するようにｐ型のＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造５２８が形成されている。ＪＴＥ構造５２８は、フィールド絶縁膜５２６のコンタクトホール５２４の内外に跨るように、コンタクトホール５２４の輪郭に沿って形成されている。
（ＳｉＣ－ＴＭＯＳＦＥＴ）
第４の実施の形態に係る半導体基板構造体を用いて作製したトレンチゲート型ＭＯＳＦＥＴ５３１は、図３５に示すように、ＳｉＣ焼結体５１０、ＳｉＣエピタキシャル成長層５１２、およびバッファ層５１３からなる半導体基板構造体５０１を備える。ＳｉＣ焼結体５１０とバッファ層５１３、バッファ層５１３とＳｉＣエピタキシャル成長層５１２はそれぞれ常温接合により接合されている。尚、ＳｉＣ焼結体５１０とバッファ層５１３との間、あるいはバッファ層５１３とＳｉＣエピタキシャル成長層５１２との間に、接合界面層５１４を介在させてもよい。
第４の実施の形態に係る半導体基板構造体を用いて作製したトレンチゲート型ＭＯＳＦＥＴ５３１は、図３５に示すように、ＳｉＣ焼結体５１０、ＳｉＣエピタキシャル成長層５１２、およびバッファ層５１３からなる半導体基板構造体５０１を備える。ＳｉＣ焼結体５１０とバッファ層５１３、バッファ層５１３とＳｉＣエピタキシャル成長層５１２はそれぞれ常温接合により接合されている。尚、ＳｉＣ焼結体５１０とバッファ層５１３との間、あるいはバッファ層５１３とＳｉＣエピタキシャル成長層５１２との間に、接合界面層５１４を介在させてもよい。
ＳｉＣ焼結体５１０およびバッファ層５１３は、ｎ+型（不純物密度が、例えば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３）にドーピングされ、ＳｉＣエピタキシャル成長層５１２は、ｎ-型（不純物密度が、例えば、約５×１０１４ｃｍ－３～約５×１０１６ｃｍ－３）にドーピングされている。
また、ＳｉＣエピタキシャル成長層５１２は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、２Ｈ－ＳｉＣ、若しくは３Ｃ－ＳｉＣのいずれかの材料で構成されていてもよい。
また、ＳｉＣ焼結体５１０の代わりにＢＮ、ＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ダイヤモンド、カーボン、若しくはグラファイトのいずれかを備えていてもよい。
ｎ型ドーピング不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
ｐ型ドーピング不純物としては、例えば、Ａｌ（アルミニウム）等を適用可能である。
ＳｉＣ焼結体５１０の裏面（（０００－１）面、Ｃ面）は、その全域を覆うようにドレイン電極５３２を備え、ドレイン電極５３２はドレイン端子Ｄに接続される。
ＳｉＣエピタキシャル成長層５１２の表面５００（（０００１）面、Ｓｉ面）近傍（表層部）には、ｐ型（不純物密度が、例えば、約１×１０１６ｃｍ－３～約１×１０１９ｃｍ－３）のボディ領域５３３が形成されている。ＳｉＣエピタキシャル成長層５１２において、ボディ領域５３３に対してＳｉＣ焼結体５１０側の部分は、ＳｉＣエピタキシャル成長層のままの状態が維持された、ｎ-型のドレイン領域５３４（５１２）である。
ＳｉＣエピタキシャル成長層５１２には、ゲートトレンチ５３５が形成されている。ゲートトレンチ５３５は、ＳｉＣエピタキシャル成長層５１２の表面５００からボディ領域５３３を貫通し、その最深部がドレイン領域５３４に達している。
ゲートトレンチ５３５の内面及びＳｉＣエピタキシャル成長層５１２の表面５００には、ゲートトレンチ５３５の内面全域を覆うようにゲート絶縁膜５３６が形成されている。そして、ゲート絶縁膜５３６の内側を、たとえばポリシリコンで充填することによって、ゲートトレンチ５３５内にゲート電極５３７が埋設されている。ゲート電極５３７には、ゲート端子Ｇが接続されている。
ボディ領域５３３の表層部には、ゲートトレンチ５３５の側面の一部を形成するｎ+型のソース領域５３８が形成されている。
また、ＳｉＣエピタキシャル成長層５１２には、その表面５００からソース領域５３８を貫通し、ボディ領域５３３に接続されるｐ+型（不純物密度が、例えば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３）のボディコンタクト領域５３９が形成されている。
ＳｉＣエピタキシャル成長層５１２上には、ＳｉＯ２からなる層間絶縁膜５４０が形成されている。層間絶縁膜５４０に形成されたコンタクトホール５４１を介して、ソース電極５４２がソース領域５３８及びボディコンタクト領域５３９に接続されている。ソース電極５４２には、ソース端子Ｓが接続されている。
ソース電極５４２とドレイン電極５３２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５３７からの電界によりボディ領域５３３におけるゲート絶縁膜５３６との界面近傍にチャネルを形成することができる。これにより、ソース電極５４２とドレイン電極５３２との間に電流を流すことができ、ＳｉＣ－ＴＭＯＳＦＥＴ５３１をオン状態にさせることができる。
（ＳｉＣプレーナゲート型ＭＯＳＦＥＴ）
第４の実施の形態に係る半導体基板構造体１を用いて作製したプレーナゲート型ＭＯＳＦＥＴ５５１は、図３６に示すように、ＳｉＣ焼結体５１０、ＳｉＣエピタキシャル成長層５１２、およびバッファ層５１３からなる半導体基板構造体５０１を備える。ＳｉＣ焼結体５１０とバッファ層５１３、バッファ層５１３とＳｉＣエピタキシャル成長層５１２はそれぞれ常温接合により接合されている。尚、ＳｉＣ焼結体５１０とバッファ層５１３との間、あるいはバッファ層５１３とＳｉＣエピタキシャル成長層５１２との間に、接合界面層５１４を介在させてもよい。
第４の実施の形態に係る半導体基板構造体１を用いて作製したプレーナゲート型ＭＯＳＦＥＴ５５１は、図３６に示すように、ＳｉＣ焼結体５１０、ＳｉＣエピタキシャル成長層５１２、およびバッファ層５１３からなる半導体基板構造体５０１を備える。ＳｉＣ焼結体５１０とバッファ層５１３、バッファ層５１３とＳｉＣエピタキシャル成長層５１２はそれぞれ常温接合により接合されている。尚、ＳｉＣ焼結体５１０とバッファ層５１３との間、あるいはバッファ層５１３とＳｉＣエピタキシャル成長層５１２との間に、接合界面層５１４を介在させてもよい。
ＳｉＣ焼結体５１０およびバッファ層５１３は、ｎ+型（不純物密度が、例えば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３）にドーピングされ、ＳｉＣエピタキシャル成長層５１２は、ｎ-型（不純物密度が、例えば、約５×１０１４ｃｍ－３～約５×１０１６ｃｍ－３）にドーピングされている。
また、ＳｉＣエピタキシャル成長層５１２は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、２Ｈ－ＳｉＣ、若しくは３Ｃ－ＳｉＣのいずれかの材料で構成されていてもよい。また、ＳｉＣ焼結体５１０の代わりにＢＮ、ＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ダイヤモンド、カーボン、若しくはグラファイトのいずれかを備えていてもよい。
ｎ型ドーピング不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を適用可能である。
ｐ型ドーピング不純物としては、たとえば、Ａｌ（アルミニウム）等を適用可能である。
ＳｉＣ焼結体５１０の裏面（（０００－１）面）には、全域を覆うようにドレイン電極５５２が形成され、ドレイン電極５５２には、ドレイン端子Ｄが接続されている。
ＳｉＣエピタキシャル成長層５１２の表面５００（（０００１）面）近傍（表層部）には、ｐ型（不純物密度が、例えば、約１×１０１６ｃｍ－３～約１×１０１９ｃｍ－３）のボディ領域５５３がウェル状に形成されている。ＳｉＣエピタキシャル成長層５１２において、ボディ領域５５３に対してＳｉＣ基板５１０側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ-型のドレイン領域５５４（５１２）である。
ボディ領域５５３の表層部には、ｎ+型のソース領域５５５がボディ領域５５３の周縁と間隔を空けて形成されている。
ソース領域５５５の内側には、ｐ+型（不純物密度が、例えば、約１×１０１８ｃｍ－３～約１×１０２１ｃｍ－３）のボディコンタクト領域５５６が形成されている。ボディコンタクト領域５５６は、ソース領域５５５を深さ方向に貫通し、ボディ領域５５３に接続されている。
ＳｉＣエピタキシャル成長層５１２の表面５００には、ゲート絶縁膜５５７が形成されている。ゲート絶縁膜５５７は、ボディ領域５５３におけるソース領域５５５を取り囲む部分（ボディ領域５５３の周縁部）及びソース領域５５５の外周縁を覆っている。
ゲート絶縁膜５５７上には、たとえばポリシリコンからなるゲート電極５５８が形成されている。ゲート電極５５８は、ゲート絶縁膜５５７を挟んでボディ領域５５３の周縁部に対向している。ゲート電極５５８には、ゲート端子Ｇが接続される。
ＳｉＣエピタキシャル成長層５１２上には、ＳｉＯ２からなる層間絶縁膜５５９が形成されている。層間絶縁膜５５９に形成されたコンタクトホール５６０を介して、ソース電極５６１がソース領域５５５及びボディコンタクト領域５５６に接続されている。ソース電極５６１には、ソース端子Ｓが接続されている。
ソース電極５６１とドレイン電極５５２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５５８からの電界によりボディ領域５５３におけるゲート絶縁膜５５７との界面近傍にチャネルを形成することができる。これにより、ソース電極５６１とドレイン電極５５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ５５１をオン状態にさせることができる。
以上、第４の実施形態を説明したが、他の形態で実施することもできる。
例えば、図示は省略するが、第４の実施の形態に係る半導体基板構造体５０１を用いて、パワー半導体装置を製造することもできる。具体的に、半導体基板構造体５０１を用いた縦型デバイス構造を製造することもできる。即ち、多結晶質の基板５１０と、多結晶質の基板５１０と一体化したエピタキシャル成長層５１２と、多結晶質の基板５１０とエピタキシャル成長層５１２との間に配置されて多結晶質の基板５１０とエピタキシャル成長層５１２のそれぞれと接合したバッファ層５１３とを備え、エピタキシャル成長層５１２は第１ドーパントを含み、バッファ層５１３は第１ドーパントと導電型が同じになる第２ドーパントを含み、バッファ層５１３に含まれる第２ドーパントの濃度が、エピタキシャル成長層５１２に含まれるドーパント濃度よりも高い半導体基板構造体５０１の、多結晶質の基板５１０とバッファ層５１３との接合面に対向する基板表面に配置される第１金属電極とを備える縦型パワー半導体装置を形成してもよい。
また、バッファ層５１３とエピタキシャル成長層５１２との接合面に対向するエピタキシャル成長層５１２表面に配置される第２金属電極をさらに備える縦型パワー半導体装置を形成してもよい。
また、例えば、第４の実施の形態に係る半導体基板構造体５０１を用いて横型デバイス構造を製造することもできる。即ち、多結晶質の基板５１０と、多結晶質の基板５１０と一体化したエピタキシャル成長層５１２と、多結晶質の基板５１０とエピタキシャル成長層５１２との間に配置されて多結晶質の基板５１０とエピタキシャル成長層５１２のそれぞれと接合したバッファ層５１３とを備え、エピタキシャル成長層５１２は第１ドーパントを含み、バッファ層５１３は第１ドーパントと導電型が同じになる第２ドーパントを含み、バッファ層５１３に含まれる第２ドーパントの濃度が、エピタキシャル成長層５１２に含まれるドーパント濃度よりも高い半導体基板構造体５０１の、バッファ層５１３とエピタキシャル成長層５１２との接合面に対向するエピタキシャル成長層５１２表面に配置される第２金属電極を備える横型パワー半導体装置を形成してもよい。
上記の縦型若しくは横型パワー半導体装置においても、エピタキシャル成長層５１２およびバッファ層５１３のそれぞれは、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。また、エピタキシャル成長層５１２およびバッファ層５１３のそれぞれは、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
上記の縦型若しくは横型パワー半導体装置においても、多結晶質の基板は、焼結体、ＢＮ、ＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ダイヤモンド、カーボン、及びグラファイトの群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。また、焼結体は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類の焼結体を備えていてもよい。また、焼結体は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の焼結体を備えていてもよい。
また、例えば、図示は省略するが、第４の実施の形態に係る半導体基板構造体１を用いてＭＯＳキャパシタを製造することもできる。ＭＯＳキャパシタでは、歩留まり及び信頼性を向上させることができる。
また、図示は省略するが、第４の実施の形態に係る半導体基板構造体５０１を用いてバイポーラトランジスタを製造することもできる。その他、第４の実施の形態に係る半導体基板構造体５０１は、ＳｉＣ－ｐｎダイオード、ＳｉＣ絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、ＳｉＣ相補型ＭＯＳＦＥＴ等の製造に用いることもできる。
第４の実施の形態に係る半導体基板構造体（ウェハ）５０１の模式的鳥瞰構成は、図３７に示すように、多結晶質の基板５１０、多結晶質の基板５１０と接合されるバッファ層５１３、およびバッファ層５１３と接合されるエピタキシャル成長層５１２を備え、多結晶質の基板５１０とバッファ層５１３、およびバッファ層５１３とエピタキシャル成長層５１２のそれぞれは、常温接合により接合される。ここで、常温接合には、表面活性化接合、プラズマ活性化接合、及び原子拡散接合から選ばれる少なくとも１種類もしくは複数種類が含まれる。
なお、多結晶質の基板５１０とバッファ層５１３、およびバッファ層５１３とエピタキシャル成長層５１２は、拡散接合により接合されてもよい。
常温接合を利用する場合は、基板表面の表面粗さＲａを約１ｎｍ以下にする。その結果、組成が異なる接合界面層５１４の厚さは、約１ｎｍ～１０ｎｍ程度である。
拡散接合を利用する際は、材料や接合温度により、基板表面の表面粗さは粗くてもよい。原子拡散を利用するために原子拡散して組成勾配が異なる接合界面層５１４の厚さは、約１ｎｍ～１０μｍ程度である。
エピタキシャル成長層５１２は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
エピタキシャル成長層５１２は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
また、ＳｉＣエピタキシャル成長層としては、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、２Ｈ－ＳｉＣ、若しくは３Ｃ－ＳｉＣのいずれかの材料で構成されていてもよい。
バッファ層５１３は、エピタキシャル成長層５１２と同じ群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。ただし、エピタキシャル成長層５１２と導電型が同じであれば、同種のドーパントを含んでもよく、異種のドーパントを含んでもよい。
多結晶質の基板５１０は、焼結体、ＢＮ、ＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ダイヤモンド、カーボン、及びグラファイトの群から選ばれる少なくとも１種類もしくは複数種類を備えていてもよい。
ここで、焼結体は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類の焼結体を備えていてもよい。また、焼結体は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の焼結体を備えていてもよい。
多結晶質の基板（ＳｉＣ焼結体）５１０の厚さは、例えば、約２００μｍ～約５００μｍであり、ＳｉＣエピタキシャル成長層５１２の厚さは、例えば、約４μｍ～約１００μｍであり、ＳｉＣバッファ層５１３の厚さは、例えば、約０．５μｍ～約１μｍであってもよい。
（ＳｉＣエピタキシャルウェハ）
ＳｉＣエピタキシャル成長層５１２とＳｉＣバッファ層５１３は、例えば、ＣＶＤによりエピタキシャル成長させた４Ｈ－ＳｉＣからなり、４度未満のオフ角を備えていてもよい。具体的に、ＳｉＣエピタキシャル成長層５１２およびＳｉＣバッファ層５１３は、ＳｉＣ単結晶基板上に形成されたグラフェン層上にエピタキシャル成長させて該グラフェン層から剥離することで得られた、いわゆるリモートエピタキシーによって製造されたＳｉＣ単結晶エピタキシャルウェハであってもよい。
ＳｉＣエピタキシャル成長層５１２とＳｉＣバッファ層５１３は、例えば、ＣＶＤによりエピタキシャル成長させた４Ｈ－ＳｉＣからなり、４度未満のオフ角を備えていてもよい。具体的に、ＳｉＣエピタキシャル成長層５１２およびＳｉＣバッファ層５１３は、ＳｉＣ単結晶基板上に形成されたグラフェン層上にエピタキシャル成長させて該グラフェン層から剥離することで得られた、いわゆるリモートエピタキシーによって製造されたＳｉＣ単結晶エピタキシャルウェハであってもよい。
（結晶構造例）
ＳｉＣエピタキシャル成長層５１２とＳｉＣバッファ層５１３に適用可能な４Ｈ－ＳｉＣ結晶のユニットセルの模式的鳥瞰構成は、図３８（ａ）に示すように表され、４Ｈ－ＳｉＣ結晶の２層部分の模式的構成は、図３８（ｂ）に示すように表され、４Ｈ－ＳｉＣ結晶の４層部分の模式的構成は、図３８（ｃ）に示すように表される。
ＳｉＣエピタキシャル成長層５１２とＳｉＣバッファ層５１３に適用可能な４Ｈ－ＳｉＣ結晶のユニットセルの模式的鳥瞰構成は、図３８（ａ）に示すように表され、４Ｈ－ＳｉＣ結晶の２層部分の模式的構成は、図３８（ｂ）に示すように表され、４Ｈ－ＳｉＣ結晶の４層部分の模式的構成は、図３８（ｃ）に示すように表される。
また、図３８（ａ）に示す４Ｈ－ＳｉＣの結晶構造のユニットセルを（０００１）面の真上から見た模式的構成は、図３９に示すように表される。
図３８（ａ）～図３８（ｃ）に示すように、４Ｈ－ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのＳｉ原子に対して４つのＣ原子が結合している。４つのＣ原子は、Ｓｉ原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つのＣ原子は、１つのＳｉ原子がＣ原子に対して［０００１］軸方向に位置し、他の３つのＣ原子がＳｉ原子に対して［０００－１］軸側に位置している。図３８（ａ）において、オフ角θは例えば、約４度以下である。
［０００１］軸及び［０００－１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００－１］軸を法線とする面（六角柱の下面）が（０００－１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２－１－１０］、ａ２軸［－１２－１０］及びａ３軸［－１－１２０］である。
図３９に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１－２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［－２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１－２１０］軸である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と［１１－２０］軸との間から時計回りに順に、［１０－１０］軸、［１－１００］軸、［０－１１０］軸、［－１０１０］軸、［－１１００］軸及び［０１－１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面及び（０００－１）面に対して直角な結晶面である。
第４の実施の形態に係る半導体基板構造体を備えるパワー半導体装置は、ＳｉＣ系、Ｓｉ系、ＧａＮ系、ＡｌＮ系、酸化ガリウム系のＩＧＢＴ、ダイオード、ＭＯＳＦＥＴ、サイリスタ、ＬＥＤデバイスのいずれかを備えていてもよい。
第４の実施の形態に係る半導体基板構造体を備えるパワー半導体装置は、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、又はフォーティーンインワンモジュールのいずれかの構成を備えていてもよい。
第４の実施の形態によれば、高温下でも安定な界面構造を有する半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置を提供することができる。
第４の実施の形態によれば、材料の制約を無くすことができ、低コスト化や所望の物性を獲得可能な半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置を提供することができる。
第４の実施の形態に係る半導体基板構造体によれば、ＳｉＣ単結晶基板上にＳｉＣエピタキシャル成長層を形成する代わりに、常温接合技術を用いて、任意の基板とＳｉＣエピタキシャル成長層とを貼り合わせて接合させるため、エピタキシャル成長層と基板との組合せの範囲を広げることができる。
第４の実施の形態に係る半導体基板構造体によれば、基板材料としては、高コストなＳｉＣ単結晶基板の代わりに例えば、低コストなＳｉＣ多結晶基板やカーボン基板を利用可能である。
第４の実施の形態に係る半導体基板構造体によれば、基板材料としては、高コストなＳｉＣ単結晶基板の代わりに例えば、低コストなＳｉＣ多結晶基板やカーボン基板を利用可能である。
また、第４の実施の形態に係る半導体基板構造体によれば、所望の特性を有する基板とＳｉＣエピタキシャル成長層との組合せが可能となるので、パワー半導体装置の特性を向上可能である。具体的には、熱膨張係数や熱伝導率や電気伝導率や機械的特性を所望の組合せるため、パワー半導体装置のスイッチング特性や、耐熱性や機械的信頼性を向上可能である。
また、第４の実施の形態に係る半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置によれば、常温接合技術や拡散接合技術を用いて、任意の基板と完成したＳｉＣエピタキシャル成長層とを貼り合わせて接合させるため、工程の期間短縮が可能である。また、任意の基板と完成したＳｉＣエピタキシャル成長層とを組合せることができるので、製造歩留まりを向上可能である。
また、第４の実施の形態に係る半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置によれば、ＳｉＣエピタキシャル成長層よりもドーパントの濃度が高いＳｉＣバッファ層を備えるため、半導体基板構造体の耐圧を向上させることができる。これにより、この半導体基板構造体をデバイスに適用した場合、デバイスの信頼性を向上させることができる。
[その他の形態の実施]
上記のように、いくつかの形態の実施について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替形態の実施、実施例及び運用技術が明らかとなろう。
上記のように、いくつかの形態の実施について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替形態の実施、実施例及び運用技術が明らかとなろう。
このように、第４の実施の形態は、ここでは記載していない様々な形態の実施等を含む。
この発明は、ＳｉＣ製のショットキーバリアダイオードやＭＯＳＦＥＴなどに利用することができる。また、ＳｉＣ製のｎチャネルＩＧＢＴに利用することができてもよい。
半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置は、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ、ＡｌＮ、酸化ガリウム）等の各種の半導体モジュール技術に利用することができてもよく、電気自動車（ハイブリッド車を含む）・電車・産業用ロボット等の動力源として利用される電動モータを駆動するインバータ回路用パワーモジュール、また、太陽電池・風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力に変換するインバータ回路用パワーモジュール等幅広い応用分野に適用可能でもよい。
半導体基板構造体及びこの半導体基板構造体を備えるパワー半導体装置は、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ、ＡｌＮ、酸化ガリウム）等の各種の半導体モジュール技術に利用することができてもよく、電気自動車（ハイブリッド車を含む）・電車・産業用ロボット等の動力源として利用される電動モータを駆動するインバータ回路用パワーモジュール、また、太陽電池・風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力に変換するインバータ回路用パワーモジュール等幅広い応用分野に適用可能でもよい。
なお、第２の実施の形態は、次のような構成を含んでもよい。
１．１ ｐ型ＳｉＣ半導体で形成され、一つの面を接合面とする第１基板と、
ｎ型ＳｉＣ半導体で形成され、一つの面を接合面とし、前記接合面がｐ型ＳｉＣ半導体の薄膜で覆われた第２基板とを含み、
前記第１基板の接合面と前記第２基板の接合面とが、前記第２基板の接合面を覆う薄膜を介して接合された半導体基板。
ｎ型ＳｉＣ半導体で形成され、一つの面を接合面とし、前記接合面がｐ型ＳｉＣ半導体の薄膜で覆われた第２基板とを含み、
前記第１基板の接合面と前記第２基板の接合面とが、前記第２基板の接合面を覆う薄膜を介して接合された半導体基板。
１．２ 前記薄膜は、１ｎｍ以上の膜厚を有する項目１．１に記載の半導体基板。
１．３ 前記第１基板は、単結晶又は多結晶である項目１．１又は１．２に記載の半導体基板。
１．４ 前記第２基板は、単結晶である項目１．１から１．３のいずれか一項に記載の半導体基板。
１．５ 項目１．１から１．４のいずれか一項に記載された半導体基板を用いた半導体装置。
１．６ 前記第１基板をｐ型サブストレート層、前記第２基板をｎ型ドリフト層とするｎチャネルＩＧＢＴを含む項目１．５に記載の半導体装置。
１．７ 前記第２基板は、その接合面から所定の深さまでにｎ型ＳｉＣ半導体のｎ型不純物の濃度が当該第２基板の他の部分のｎ型ＳｉＣ半導体のｎ型不純物の濃度よりも高いバッファ層をさらに含む項目１．６に記載の半導体装置。
１．８ 前記ｎチャネルＩＧＢＴは、トレンチ型のゲートを含む項目１．６又は１．７に記載の半導体装置。
１．９ ｐ型ＳｉＣ半導体で形成され、一つの面を接合面とする第１基板を提供する工程と、
ｎ型ＳｉＣ半導体で形成され、一つの面を接合面とし、前記接合面がｐ型ＳｉＣ半導体の薄膜で覆われた第２基板を提供する工程と、
前記第１基板の接合面と前記第２基板の接合面とを前記第２基板の接合面を覆う薄膜を介して接合する工程と
を含む半導体基板の製造方法。
ｎ型ＳｉＣ半導体で形成され、一つの面を接合面とし、前記接合面がｐ型ＳｉＣ半導体の薄膜で覆われた第２基板を提供する工程と、
前記第１基板の接合面と前記第２基板の接合面とを前記第２基板の接合面を覆う薄膜を介して接合する工程と
を含む半導体基板の製造方法。
１．１０ 前記薄膜は、１ｎｍ以上の膜厚を有する項目１．９に記載の半導体基板の製造方法。
１．１１ 前記第１基板は、単結晶である項目１．９又は１．１０に記載の半導体基板の製造方法。
１．１２ 前記第１基板を提供する工程は、エピタキシー法により単結晶のｐ型ＳｉＣ半導体基板を作製する工程をさらに含む項目１．１１に記載の半導体基板の製造方法。
１．１３ 前記エピタキシー法は、リモートエピタキシー法である項目１．１２に記載の半導体基板の製造方法。
１．１４ 前記第１基板を提供する工程は、単結晶のインゴットを切断して単結晶のｐ型ＳｉＣ半導体基板を作製する工程をさらに含む項目１．１１に記載の半導体基板の製造方法。
１．１５ 前記第１基板は、多結晶である項目１．９から１．１３のいずれか一項に記載の半導体基板の製造方法。
１．１６ 前記第１基板を提供する工程は、ＣＶＤ成長により多結晶のｐ型ＳｉＣ半導体基板を作製する工程をさらに含む項目１．１５に記載の半導体基板の製造方法。
１．１７ 前記第１基板を提供する工程は、粉末材料の焼結により多結晶のｐ型ＳｉＣ半導体基板を作製する工程をさらに含む項目１．１５に記載の半導体基板の製造方法。
１．１８ 前記第２基板は、単結晶である項目１．９から１．１７のいずれか一項に記載の半導体基板の製造方法。
１．１９ 前記第２基板を提供する工程は、エピタキシー法により単結晶のｎ型ＳｉＣ半導体基板を作製する工程をさらに含む項目１．１８に記載の半導体基板の製造方法。
１．２０ 前記単結晶のｎ型ＳｉＣ半導体基板を作製する工程は、前記第２基板の接合面から所定の深さまでにｎ型不純物の濃度が当該第２基板の本体の他の部分よりも高いバッファ層を形成する工程をさらに含む項目１．１９に記載の半導体基板の製造方法。
１．２１ 前記エピタキシー法は、リモートエピタキシー法である項目１．１９又は１．２０に記載の半導体基板の製造方法。
１．２２ 前記第２基板を提供する工程は、単結晶のインゴットを切断して単結晶のｎ型ＳｉＣ半導体基板を作製する工程をさらに含む項目１．１８に記載の半導体基板の製造方法。
１．２３ 前記第２基板を提供する工程は、前記第２基板の接合面を覆うように、エピタキシー法により単結晶のｎ型ＳｉＣ半導体の薄膜を形成する工程をさらに含む項目１．１８から１．２２のいずれか一項に記載の半導体基板の製造方法。
１．２４ 前記第１基板の接合面と前記第２基板の接合面とを接合する工程は、前記第１基板と前記第２基板とを常温接合により接合する項目１．９から１．２３のいずれか一項に記載の半導体基板の製造方法。
１．２５ 前記第１基板の接合面と前記第２基板の接合面とを接合する工程は、前記第１基板と前記第２基板とを拡散接合により接合する項目１．９から１．２３のいずれか一項に記載の半導体基板の製造方法。
１．２６ 項目１．１９から１．２５のいずれか一項に記載の半導体基板の製造方法を用いて半導体基板を提供する工程と、
前記半導体基板の第１基板をｐ型サブストレート層とし、前記第２基板の本体をｎ型ドリフト層としたｎチャネルＩＧＢＴを作製する工程と
を含む半導体装置の製造方法。
前記半導体基板の第１基板をｐ型サブストレート層とし、前記第２基板の本体をｎ型ドリフト層としたｎチャネルＩＧＢＴを作製する工程と
を含む半導体装置の製造方法。
第３の実施の形態は、次のような構成を含んでもよい。
２．１ ゲルマニウムおよびスズの少なくとも１つを含有し、
窒素、リン、ホウ素から選択される少なくとも１つのドーパントをさらに含有することを特徴とする多結晶質のシリコンカーバイド基板。
窒素、リン、ホウ素から選択される少なくとも１つのドーパントをさらに含有することを特徴とする多結晶質のシリコンカーバイド基板。
２．２ 多結晶質のシリコンカーバイドの結晶粒子に含まれる結晶子のサイズが１００ｎｍ以下である項目２．１に記載の多結晶質のシリコンカーバイド基板。
２．３ 相対密度が９９％以上である項目２．１または２．２に記載の多結晶質のシリコンカーバイド基板。
２．４ 項目２．１～２．３いずれか１項に記載の多結晶質のシリコンカーバイド基板を支持基板に用いたパワー半導体装置。
２．５ 前記パワー半導体装置は、ＳｉＣショットキーバリアダイオード、ＳｉＣ－ＭＯＳＦＥＴ、ＳｉＣバイポーラトランジスタ、ＳｉＣダイオード、ＳｉＣサイリスタ、若しくはＳｉＣ絶縁ゲートバイポーラトランジスタの群から選ばれる少なくとも１種類もしくは複数種類を備える、項目２．４に記載のパワー半導体装置。
２．６ ゲルマニウムおよびスズの少なくとも１つを含有し、
窒素、リン、ホウ素から選択される少なくとも１つのドーパントをさらに含有することを特徴とする多結晶質のシリコンカーバイドインゴット。
窒素、リン、ホウ素から選択される少なくとも１つのドーパントをさらに含有することを特徴とする多結晶質のシリコンカーバイドインゴット。
２．７ 多結晶質のシリコンカーバイドの結晶粒子に含まれる結晶子のサイズが１００ｎｍ以下である項目２．６に記載の多結晶質のシリコンカーバイドインゴット。
２．８ 相対密度が９９％以上である項目２．６または２．７に記載の多結晶質のシリコンカーバイドインゴット。
２．９ 主材料である炭化珪素の粉末に、ＩＶ族－Ｖ族元素の化合物とＩＩＩ族－ＩＶ族元素の化合物のいずれか一方、または両方の前記化合物を少なくとも２種類配合し、平均粒径が１００ｎｍ以下である混合粉末を準備するステップと、
前記混合粉末を放電プラズマ焼結して多結晶質のシリコンカーバイドインゴットを得るステップと、
前記多結晶質のシリコンカーバイドインゴットを切り出して多結晶質のシリコンカーバイド基板を作成するステップを含む多結晶質のシリコンカーバイド基板の製造方法。
前記混合粉末を放電プラズマ焼結して多結晶質のシリコンカーバイドインゴットを得るステップと、
前記多結晶質のシリコンカーバイドインゴットを切り出して多結晶質のシリコンカーバイド基板を作成するステップを含む多結晶質のシリコンカーバイド基板の製造方法。
２．１０ 前記ＩＶ族－Ｖ族元素の化合物がＳｉ３Ｎ４、Ｇｅ３Ｎ４、Ｓｎ３Ｎ４の群から選ばれる少なくとも１種類もしくは複数種類の材料である項目２．９に記載の多結晶質のシリコンカーバイド基板の製造方法。
２．１１ 前記ＩＩＩ族－ＩＶ族元素の化合物がＢ４Ｃ，ＳｉＢ４の群から選ばれる少なくとも１種類もしくは複数種類の材料である項目２．１０に記載の多結晶質のシリコンカーバイド基板の製造方法。
第４の実施の形態は、次のような構成を含んでもよい。
３．１ 多結晶質の基板と、
前記多結晶質の基板と一体化した第１エピタキシャル成長層と、
前記多結晶質の基板と前記第１エピタキシャル成長層との間に配置されて前記多結晶質の基板と前記第１エピタキシャル成長層のそれぞれと接合した第２エピタキシャル成長層とを備え、
前記第１エピタキシャル成長層は第１ドーパントを含み、前記第２エピタキシャル成長層は、第１ドーパントと導電型が同じになる第２ドーパントを含み、
前記第２ドーパントの濃度が、前記第１ドーパントの濃度よりも高い半導体基板構造体。
前記多結晶質の基板と一体化した第１エピタキシャル成長層と、
前記多結晶質の基板と前記第１エピタキシャル成長層との間に配置されて前記多結晶質の基板と前記第１エピタキシャル成長層のそれぞれと接合した第２エピタキシャル成長層とを備え、
前記第１エピタキシャル成長層は第１ドーパントを含み、前記第２エピタキシャル成長層は、第１ドーパントと導電型が同じになる第２ドーパントを含み、
前記第２ドーパントの濃度が、前記第１ドーパントの濃度よりも高い半導体基板構造体。
３．２ 前記第２エピタキシャル成長層と前記多結晶質の基板とが常温接合により接合された項目３．１に記載の半導体基板構造体。
３．３ 前記第２エピタキシャル成長層と前記第１エピタキシャル成長層とが常温接合により接合された項目３．１または３．２に記載の半導体基板構造体。
４ 前記第１エピタキシャル成長層の前記第１ドーパントの濃度が５×１０１４／ｃｍ３以上２×１０１７／ｃｍ３未満であり、前記第２エピタキシャル成長層の前記第２ドーパントの濃度が２×１０１７／ｃｍ３以上５×１０１８／ｃｍ３以下である項目３．１～３．３のいずれか１項に記載の半導体基板構造体。
３．５ 前記第２エピタキシャル成長層の厚さが０．１μｍ以上１０μｍ以下である項目３．１～３．４のいずれか１項に記載の半導体基板構造体。
３．６ 前記第１エピタキシャル成長層および前記第２エピタキシャル成長層のそれぞれは、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体およびＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類を含む、項目３．１～３．５のいずれか１項に記載の半導体基板構造体。
３．７ 前記第１エピタキシャル成長層および前記第２エピタキシャル成長層のそれぞれは、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類を含む、項目３．１～３．５のいずれか１項に記載の半導体基板構造体。
３．８ 前記多結晶質の基板は、焼結体、ＢＮ、ＡｌＮ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ダイヤモンド、カーボン、及びグラファイトの群から選ばれる少なくとも１種類もしくは複数種類を含む、項目３．１～３．７のいずれか１項に記載の半導体基板構造体。
３．９ 前記焼結体は、ＩＶ族元素半導体、ＩＩＩ―Ｖ族化合物半導体、及びＩＩ－ＶＩ族化合物半導体の群から選ばれる少なくとも１種類もしくは複数種類の焼結体を含む、項目３．８に記載の半導体基板構造体。
３．１０ 前記焼結体は、シリコンカーバイド、窒化ガリウム、シリコン、窒化アルミニウム、及び酸化ガリウムの群から選ばれる少なくとも１種類もしくは複数種類の焼結体を含む、項目３．８に記載の半導体基板構造体。
３．１１ 前記多結晶質の基板は、５×１０１８／ｃｍ３以上、２×１０２２／ｃｍ３以下の濃度でドーパントを含む項目３．８～３．１０のいずれか１項に記載の半導体基板構造体。
３．１２ 前記多結晶質の基板の厚さが１００μｍ以上１０００μｍ以下である項目３．８～３．１１のいずれか１項に記載の半導体基板構造体。
３．１３ 前記多結晶質の基板と前記第２エピタキシャル成長層とがオーミック接合を形成する項目３．８～３．１２のいずれか１項に記載の半導体基板構造体。
３．１４ 前記第１エピタキシャル成長層および第２エピタキシャル成長層のそれぞれは、４ＨＳｉＣからなるエピタキシャル成長層を含み、前記４Ｈ－ＳｉＣからなるエピタキシャル成長層が（０００－１）面または（０００１）面の表面を有する項目３．１３に記載の半導体基板構造体。
３．１５ 前記多結晶質の基板の直径が１００ｍｍ以上である項目３．１～３．１４のいずれか１項に記載の半導体基板構造体。
３．１６ 項目３．１～３．１５のいずれか１項に記載の半導体基板構造体を備える、パワー半導体装置。
３．１７ 前記パワー半導体装置は、ＳｉＣショットキーバリアダイオード、ＳｉＣ－ＭＯＳＦＥＴ、ＳｉＣバイポーラトランジスタ、ＳｉＣダイオード、ＳｉＣサイリスタ、ＳｉＣ絶縁ゲートバイポーラトランジスタ、及びＬＥＤデバイスの群から選ばれる少なくとも１種類もしくは複数種類を備える、項目３．１６に記載のパワー半導体装置。
３．１８ 前記多結晶質の基板と前記第２エピタキシャル成長層との接合面に対向する前記多結晶質の基板の表面に配置される第１金属電極をさらに備える、項目３．１６に記載のパワー半導体装置。
３．１９ 前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との接合面に対向する前記第１エピタキシャル成長層の表面に配置される第２金属電極をさらに備える、項目３．１８に記載のパワー半導体装置。
３．２０ 前記第２エピタキシャル成長層と前記第１エピタキシャル成長層との接合面に対向する前記第１エピタキシャル成長層の表面に配置される第２金属電極を備える、項目３．１６に記載のパワー半導体装置。
１０…半導体基板、１１…ドリフト層、１２…第２層、１２ａ…バッファ層、２１ｂ…サブストレート層、２１…種ＳｉＣ半導体基板
２１１…ｐ型ＳｉＣ半導体基板、２１２…ｎ型ＳｉＣ半導体基板、２１２ａ…ｐ型ＳｉＣ半導体の薄膜、２２０…半導体基板、２２１…ｐ型ＳｉＣ半導体層、２２２…ｎ型ＳｉＣ半導体層、２３０…ＩＧＢＴ
３０１…半導体基板構造体、３１０…多結晶質のシリコンカーバイド基板、３１０Ａ…多結晶質のシリコンカーバイドインゴット、３１２…シリコンカーバイドエピタキシャル成長層（第１エピタキシャル成長層）、３１３…シリコンカーバイドバッファ層（第２エピタキシャル成長層）、３１４…接合界面層、２２１…パワー半導体装置（ＳｉＣ－ＳＢＤ）、３３１…パワー半導体装置（ＳｉＣ－ＴＭＯＳＦＥＴ）、３５１…パワー半導体装置（ＳｉＣ－ＭＯＳＦＥＴ）、４５０…多結晶体（ＳｉＣ焼結体）製造装置、４９４…シリコンカーバイド焼結体材料、Ｓ…ソース端子、Ｄ…ドレイン端子、Ｇ…ゲート端子、Ａ…アノード端子、Ｋ…カソード端子
５０１…半導体基板構造体、５１０…多結晶質の基板、５１２…ＳｉＣエピタキシャル成長層（第１エピタキシャル成長層）、５１３…ＳｉＣバッファ層（第２エピタキシャル成長層）、５１４…接合界面層、５２１…パワー半導体装置（ＳｉＣ－ＳＢＤ）、５３１…パワー半導体装置（ＳｉＣ－ＴＭＯＳＦＥＴ）、５５１…パワー半導体装置（ＳｉＣ－ＭＯＳＦＥＴ）、６５０…多結晶体（ＳｉＣ焼結体）製造装置、６９４…ＳｉＣ多結晶体材料、Ｓ…ソース端子、Ｄ…ドレイン端子、Ｇ…ゲート端子、Ａ…アノード端子、Ｋ…カソード端子
２１１…ｐ型ＳｉＣ半導体基板、２１２…ｎ型ＳｉＣ半導体基板、２１２ａ…ｐ型ＳｉＣ半導体の薄膜、２２０…半導体基板、２２１…ｐ型ＳｉＣ半導体層、２２２…ｎ型ＳｉＣ半導体層、２３０…ＩＧＢＴ
３０１…半導体基板構造体、３１０…多結晶質のシリコンカーバイド基板、３１０Ａ…多結晶質のシリコンカーバイドインゴット、３１２…シリコンカーバイドエピタキシャル成長層（第１エピタキシャル成長層）、３１３…シリコンカーバイドバッファ層（第２エピタキシャル成長層）、３１４…接合界面層、２２１…パワー半導体装置（ＳｉＣ－ＳＢＤ）、３３１…パワー半導体装置（ＳｉＣ－ＴＭＯＳＦＥＴ）、３５１…パワー半導体装置（ＳｉＣ－ＭＯＳＦＥＴ）、４５０…多結晶体（ＳｉＣ焼結体）製造装置、４９４…シリコンカーバイド焼結体材料、Ｓ…ソース端子、Ｄ…ドレイン端子、Ｇ…ゲート端子、Ａ…アノード端子、Ｋ…カソード端子
５０１…半導体基板構造体、５１０…多結晶質の基板、５１２…ＳｉＣエピタキシャル成長層（第１エピタキシャル成長層）、５１３…ＳｉＣバッファ層（第２エピタキシャル成長層）、５１４…接合界面層、５２１…パワー半導体装置（ＳｉＣ－ＳＢＤ）、５３１…パワー半導体装置（ＳｉＣ－ＴＭＯＳＦＥＴ）、５５１…パワー半導体装置（ＳｉＣ－ＭＯＳＦＥＴ）、６５０…多結晶体（ＳｉＣ焼結体）製造装置、６９４…ＳｉＣ多結晶体材料、Ｓ…ソース端子、Ｄ…ドレイン端子、Ｇ…ゲート端子、Ａ…アノード端子、Ｋ…カソード端子
Claims (30)
- 単結晶のＳｉＣ半導体で形成された第１層と、
前記第１層の表面に多結晶を含むＳｉＣ半導体で形成された第２層と
を含み、
前記第２層は、前記第１層の表面にＣＶＤ成長により形成された半導体基板。 - 前記第１層は、エピタキシャル成長により形成された請求項１の半導体基板。
- 前記第１層の表面は、４Ｈ－ＳｉＣの［０００－１］方位のＣ面又は［０００１］方位のＳｉ面である請求項１又は２に記載の半導体基板。
- 前記第２層は、多結晶のＳｉＣ半導体で形成された請求項１から３のいずれかに記載の半導体基板。
- 前記第２層は、単結晶のＳｉＣ半導体も含み、前記第２層は、前記第１層から所定の高さまでは単結晶のＳｉＣ半導体で形成され、前記第１層から前記所定の高さを超えた残りは多結晶のＳｉＣ半導体で形成された請求項１から３のいずれか一項に記載の半導体基板。
- 前記第１層は１μｍ以上の厚さを有し、前記第２層において前記第１層を超えて前記所定の高さまでは０．１μｍ以上の厚さを有し、前記第２層において前記所定の高さを超えた残りは１０μｍ以上の厚さを有する請求項５に記載の半導体基板。
- 前記第１層と前記第２層とは、接合面に界面を有することなく接続している請求項１から６のいずれか一項に記載の半導体基板。
- 直径が１００ｍｍ以上である請求項１から７のいずれかに記載の半導体基板。
- 半導体装置であって、
単結晶のＳｉＣ半導体で形成された第１層と、前記第１層の上に多結晶を含むＳｉＣ半導体で形成された第２層とを含み、前記第２層は、前記第１層の表面にＣＶＤ成長により形成された半導体基板を含み、
前記第１層をドリフト層、前記第２層において前記第１層から所定の高さまでのバッファ層、及び前記第２層において前記所定の高さを超えた残りをサブストレート層として形成された半導体装置。 - 前記半導体基板の第１層は、エピタキシャル成長により形成された請求項９の半導体装置。
- 前記ドリフト層は１μｍ以上の厚さを有し、前記バッファ層は０．１μｍ以上の厚さを有し、前記サブストレート層は１０μｍ以上の厚さを有する請求項９又は１０に記載の半導体装置。
- 前記半導体基板の第２層は、多結晶のＳｉＣ半導体で形成された請求項９から１１のいずれか一項に記載の半導体装置。
- 前記半導体基板の第２層は単結晶のＳｉＣ半導体も含み、前記第２層において、前記バッファ層は単結晶であり、前記サブストレート層は多結晶である請求項９から１１のいずれか一項に記載の半導体装置。
- 前記半導体装置は、ショットキーバリアダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ及びＬＥＤの少なくとも一つを含む請求項９から１３いずれか一項に記載の半導体装置。
- 前記第１層と前記第２層とは、接合面に界面を有することなく接続している請求項９から１４のいずれか一項に記載の半導体装置。
- 基礎となる単結晶基板の表面に単結晶のＳｉＣ半導体で形成された第１層をエピタキシャル成長させる工程と、
前記第１層の上に多結晶を含むＳｉＣ半導体で形成された第２層をＣＶＤで成長させる工程と、
前記第１層を前記第２層とともに前記基礎となる単結晶基板の上から剥離する工程と
を含む半導体基板の製造方法。 - 前記第１層をエピタキシャル成長させる工程は、前記基礎となる単結晶基板の上に前記第１層をリモートエピタキシーにより成長させる請求項１６に記載の半導体基板の製造方法。
- 前記第１層の表面は、４Ｈ－ＳｉＣの［０００－１］方位のＣ面又は［１０００］方位のＳｉ面である請求項１６又は１７に記載の半導体基板の製造方法。
- 前記第２層をＣＶＤで成長させる工程は、多結晶のＳｉＣ半導体で形成された第２層を形成する請求項１６から１８のいずれか一項に記載の半導体基板の製造方法。
- 前記第２層をＣＶＤで成長させる工程は、前記第２層を高速ＣＶＤにより多結晶のＳｉＣ半導体で形成する請求項１９に記載の半導体基板の製造方法。
- 前記第２層をＣＶＤで成長させる工程は、前記第２層において前記第１層から所定の高さまでを単結晶のＳｉＣ半導体で形成し、前記第２層において前記第１層から前記所定の高さを超えた残りを多結晶のＳｉＣ半導体で形成する請求項１６から１８のいずれか一項に記載の半導体基板の製造方法。
- 前記第２層をＣＶＤで成長させる工程は、前記第２層において前記第１層から所定の高さを超えた残りを高速ＣＶＤにより多結晶のＳｉＣ半導体で形成する請求項２１記載の半導体基板の製造方法。
- 前記第１層をエピタキシャル成長させる工程は、前記第１層を１μｍ以上の厚さに成長させ、前記第２層をＣＶＤで成長させる工程は、前記第２層を、前記第１層を超えて前記所定の高さまでは０．１μｍ以上の厚さに成長させ、前記所定の高さを超えた残りは１０μｍ以上の厚さに成長させる請求項２１又は２２に記載の半導体基板の製造方法。
- 前記第１層と前記第２層とは、接合面に界面を有することなく接続している請求項１６から２３のいずれか一項に記載の半導体基板の製造方法。
- 半導体装置の製造方法であって、
単結晶のＳｉＣ半導体で形成された第１層と、前記第１層の上に多結晶を含むＳｉＣ半導体で形成された第２層とを含み、前記第２層は、前記第１層の表面にＣＶＤ成長により形成された半導体基板を提供する工程と、
前記第１層をドリフト層、前記第２層において前記第１層から所定の高さまでのバッファ層、及び前記第２層において前記所定の高さを超えた残りをサブストレート層として半導体装置を形成する工程を含む半導体装置の製造方法。 - 前記半導体基板の第１層は、エピタキシャル成長により形成された請求項２５の半導体装置の製造方法。
- 前記ドリフト層は１μｍ以上の厚さを有し、前記バッファ層は０．１μｍ以上の厚さを有し、前記サブストレート層は１０μｍ以上の厚さを有する請求項２５又は２６に記載の半導体装置の製造方法。
- 前記半導体基板の第２層は、多結晶のＳｉＣ半導体で形成された請求項２５から２７のいずれか一項に記載の半導体装置の製造方法。
- 前記半導体基板の第２層は単結晶のＳｉＣ半導体も含み、前記第２層において、前記バッファ層は単結晶であり、前記サブストレート層は多結晶である請求項２５から２６のいずれか一項に記載の半導体装置の製造方法。
- 前記半導体装置は、ショットキーバリアダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ及びＬＥＤの少なくとも一つを含む請求項２５から２６のいずれか一項に記載の半導体装置の製造方法。
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