CN114245932A - 半导体基板和半导体装置及它们的制造方法 - Google Patents

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前川拓滋
森本满
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Rohm Co Ltd
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Rohm Co Ltd
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Abstract

本发明提供一种半导体基板(10)，其包含由单晶SiC半导体形成的第一层的漂移层(11)以及在第一层的表面上由包含多晶SiC半导体形成的第二层(12)的缓冲层(12a)和衬底层(12b)，第二层(12)通过CVD生长而形成在第一层的漂移层(11)的表面上，上述第一层的漂移层(11)通过外延生长而形成，抑制在包含单晶SiC和多晶SiC的半导体基板的接合界面产生的缺陷，还降低制造成本。

Description

半导体基板和半导体装置及它们的制造方法
技术领域
本发明涉及使用SiC的半导体基板和半导体装置以及它们的制造方法。此外，本发明涉及多晶质碳化硅基板、多晶质碳化硅锭、多晶质碳化硅基板的制造方法、半导体基板结构体以及功率半导体装置。
背景技术
以往，在电力控制的用途中，提供肖特基势垒二极管(Schottky barrier diode：SBD)、MOSFET、IGBT(insulated gate bipolar transistor(绝缘栅双极晶体管))之类的SiC制设备。形成这样的SiC制设备的SiC半导体基板有时通过将单晶SiC半导体基板与多晶SiC半导体基板贴合来制作以降低制造成本或者提供期望的物性。
专利文献1中公开了将利用升华法制作的单晶SiC半导体基板贴附于通过化学气相生长(chemical vapor deposition：CVD)制作的多晶SiC半导体基板，在单晶SiC半导体基板上利用CVD生长外延层的技术。
专利文献2、3中公开了一种称为远程外延的技术，上述远程外延中，在种单晶SiC半导体基板上形成石墨烯的膜，经由石墨烯的膜而在种单晶SiC半导体基板上生长SiC外延层，仅将SiC外延层剥离而搬运，与移送目的地的SiC半导体基板接合。由于石墨烯与SiC进行范德瓦尔斯接合，因此SiC外延层能够容易地从种单晶SiC半导体基板剥离。
对于电力控制的用途，提供有SiC制的n沟道IGBT(insulated gate bipolartransistor)。n沟道IGBT中，在单晶的p型衬底层上形成有单晶的n型漂移层。p型衬底层由于使n型漂移层在表面进行外延生长，因此要求高结晶品质。作为p型SiC单晶的制造方法，已知有升华法、溶液法(参照专利文献4、5)。
图1是通过其他制造方法来制作p型衬底层的流程图(非专利文献1)。如图1的(a)所示准备n型衬底层101，如图1的(b)和图1的(c)所示在n型衬底层101上利用CVD(chemicalvapor deposition，化学气相生长)依次形成n型漂移层102和p型层103。然后，如图1的(d)所示使层叠后的n型衬底层101、n型漂移层102以及p型层103上下反转，从上侧起将n型衬底层101、以及n型漂移层102的表面至预定深度的部分去除。由此，获得在相当于p型衬底的p型层103上层叠有n型漂移层102的用于n沟道IGBT的结构。
专利文献6中记载了提供作为相对密度高的烧结体的碳化硅基板的技术。
如果将烧结体等多晶质碳化硅基板用来制造各种碳化硅半导体元件，则与使用单晶的碳化硅基板相比，有实现低成本化等优点。但是，在将碳化硅基板用来制造各种SiC半导体元件的情况下，要求碳化硅基板的低电阻率化。
为了使多晶质碳化硅基板低电阻率化，可考虑在碳化硅基板中掺杂高浓度的掺杂剂的方法。
专利文献7中公开了使用由单晶构成的单晶基板作为新一代的LED设备、功率设备、高周波设备等半导体设备用基板的技术。
专利文献
专利文献1：日本专利第6206786号公报
专利文献2：美国专利第8916451号说明书
专利文献3：美国专利第9666674号说明书
专利文献4：日本特开2017-065959号公报
专利文献5：日本特开2005-507360号公报
专利文献6：日本特开2006-232614号公报
专利文献7：日本特开2005-8472号公报
非专利文献
非专利文献1：Y.Yonezawa(AIST)等人,IEEE IEDM,p.164,2013
发明内容
发明所要解决的课题
专利文献1中记载的技术中，由于在贴附于多晶SiC半导体基板上的单晶SiC半导体基板上生长外延层，因此需要将高品质的单晶SiC半导体基板无缺陷地贴附于多晶SiC半导体基板。但是，用于确保为了将单晶SiC半导体基板通过常温接合、扩散接合贴附于多晶SiC半导体基板所需的表面粗糙度的研磨加工成本高，有时由于在接合界面产生的缺陷而导致成品率降低。
利用升华法、溶液法制造的SiC单晶中，由于为了p型衬底层的低电阻化所需的杂质的掺杂量増加，因而在迁移率降低的同时，结晶性也降低，难以在p型衬底层上生长用于n型漂移层的具有高结晶性的外延层。此外，对于如图1的流程图所示的将n型衬底层101、n型漂移层102以及p型层103层叠，并将上下反转而从上侧将一部分去除的其他制造方法而言，制作顺序复杂且产量低，成本高。
例如添加N(氮)作为掺杂剂的情况下，有可能在烧结中在碳化硅的再结晶化的过程中单晶粒内的C(碳)位被N置换而引发晶格常数的不整齐，导致在晶粒内容易产生气孔缺陷。进一步，由于单晶粒内的C位被N置换，因此可能导致不必要的微结晶化、非晶质化。特别是，在提高掺杂剂的浓度的情况下，这些现象可能会表现得显著而降低烧结体整体的密度。
在单晶基板上使外延生长层进行生长的情况下，作为单晶基板的材料，由于受到与外延生长层的晶格常数接近、热膨胀系数接近等制约，因此不易选择具有期望的特性的单晶基板与外延生长层的组合。
进一步，在使用单晶基板作为半导体设备用基板的情况下，存在由于制造方法的复杂化等而结晶品质好的单晶基板成为高成本这样的课题。此外，在为了低成本化而使用多晶质基板的情况下，可能在研磨后的表面存在凹部而导致在该凹部周边的位置所形成的设备的耐压降低。
本发明是鉴于上述实际情况而提出的，目的在于，提供一种半导体基板和使用这样的半导体基板制作的半导体装置以及它们的制造方法，该半导体基板包含单晶SiC半导体层和多晶SiC半导体层，抑制在接合界面产生的缺陷，制造成本也降低。
此外，目的在于，提供提供一种半导体基板和使用这样的半导体基板的半导体装置以及它们的制造方法，该半导体基板是在能够应用于IGBT的p型SiC半导体层上层叠n型SiC半导体层而成的，包含具有高结晶性的n型SiC半导体层，在确保产量的同时降低成本。
进而，目的在于，提供低电阻率且减少晶格缺陷而提高了机械强度的多晶质碳化硅基板、多晶质碳化硅锭、多晶质碳化硅基板的制造方法以及功率半导体装置。
此外，目的在于，提供在获得期望的物性的同时能够实现低成本、提高设备可靠性的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置。
用于解决课题的方法
为了解决上述课题，半导体基板包含由单晶SiC半导体形成的第一层以及在第一层的表面上由含多晶SiC半导体形成的第二层，第二层通过CVD生长而形成在第一层的表面上。
第一层可以通过外延生长而形成。第一层的表面可以为4H-SiC的[000-1]方向的C面或[0001]方向的Si面。
第二层可以由多晶SiC半导体形成。第二层也可以包含单晶SiC半导体，对于第二层而言，可是是从第一层至预定高度由单晶SiC半导体形成，距离第一层超出预定高度的剩余部分由多晶SiC半导体形成。
第一层可以具有1μm以上的厚度，在第二层中超出第一层至预定高度可以具有0.1μm以上的厚度，在第二层中超出预定高度后的剩余部分可以具有10μm以上的厚度。
第一层与第二层可以以在接合面没有界面的方式连接。直径可以为100mm以上。
半导体装置包含半导体基板，该半导体基板包含由单晶SiC半导体形成的第一层以及在第一层上由含多晶SiC半导体形成的第二层，第二层包含通过CVD生长而形成在第一层的表面上，其中，将第一层作为漂移层、将第二层中从第一层至预定高度作为缓冲层、以及将第二层中超出预定高度后的剩余部分作为衬底层来形成。
半导体基板的第一层可以通过外延生长而形成。漂移层可以具有1μm以上的厚度，缓冲层可以具有0.1μm以上的厚度，衬底层可以具有10μm以上的厚度。
半导体基板的第二层可以由多晶SiC半导体形成。半导体基板的第二层也可以包含单晶SiC半导体，在第二层中，缓冲层可以为单晶，衬底层可以为多晶。
半导体装置可以包含肖特基势垒二极管、MOSFET、IGBT和LED中的至少一者。第一层与第二层可以以在接合面没有界面的方式连接。
半导体基板的制造方法包括：在作为基础的单晶基板的表面上，使由单晶SiC半导体形成的第一层进行外延生长的工序；在第一层上，利用CVD使由含多晶SiC半导体形成的第二层进行生长的工序；以及将第一层与第二层一起从作为基础的单晶基板上剥离的工序。
在使第一层进行外延生长的工序中，可以在作为基础的单晶基板上，通过远程外延使第一层进行生长。第一层的表面可以为4H-SiC的[000-1]方向的C面或[1000]方向的Si面。
在利用CVD使第二层进行生长的工序中，可以形成由多晶SiC半导体形成的第二层。在利用CVD使第二层进行生长的工序中，可以通过高速CVD由多晶SiC半导体来形成第二层。
在利用CVD使第二层进行生长的工序中，可以由单晶SiC半导体形成第二层中从第一层至预定高度，由多晶SiC半导体形成第二层中距离第一层超出预定高度后的剩余部分。
在利用CVD使第二层进行生长的工序中，可以通过高速CVD由多晶SiC半导体形成第二层中距离第一层超出预定高度后的剩余部分。
在使第一层进行外延生长的工序中，可以使第一层生长为1μm以上的厚度，在利用CVD使第二层进行生长的工序中，可以使第二层中从第一层至预定高度生长为0.1μm以上的厚度，使超出预定高度后的剩余部分生长为10μm以上的厚度。第一层与第二层可以以在接合面没有界面的方式连接。
半导体装置的制造方法包括：提供半导体基板的工序，该半导体基板包含由单晶SiC半导体形成的第一层以及在第一层上由含多晶SiC半导体形成的第二层，且第二层通过CVD生长而形成于第一层的表面上；以及形成半导体装置的工序，该半导体装置将第一层作为漂移层，将第二层中从第一层至预定高度作为缓冲层，并且将第二层中超出预定高度后的剩余部分作为衬底层。
半导体基板的第一层可以通过外延生长来形成。漂移层可以具有1μm以上的厚度，缓冲层可以具有0.1μm以上的厚度，衬底层可以具有10μm以上的厚度。
半导体基板的第二层可以由多晶SiC半导体形成。半导体基板的第二层也可以包含单晶SiC半导体，第二层中，可以为缓冲层为单晶，衬底层为多晶。半导体装置可以包含肖特基势垒二极管、MOSFET、IGBT和LED中的至少一者。
半导体基板可以包含：由p型SiC半导体形成且将一个面作为接合面的第一基板；以及由n型SiC半导体形成、将一个面作为接合面且该接合面被p型SiC半导体的薄膜覆盖的第二基板，第一基板的接合面与第二基板的接合面可以经由覆盖第二基板的接合面的薄膜而接合。
薄膜可以具有1nm以上的膜厚。第一基板可以为单晶或多晶。第二基板可以为单晶。
半导体装置可以使用上述半导体基板。可以包含将第一基板作为p型衬底层、将第二基板作为n型漂移层的n沟道IGBT。
第二基板可以在从其接合面至预定深度为止进一步包含缓冲层，该缓冲层的n型SiC半导体的n型杂质的浓度高于该第二基板的其他部分的n型SiC半导体的n型杂质的浓度。n沟道IGBT可以包含沟槽型栅极。
半导体基板的制造方法可以包括：提供第一基板的工序，该第一基板由p型SiC半导体形成且将一个面作为接合面；提供第二基板的工序，该第二基板由n型SiC半导体形成，将一个面作为接合面且该接合面被p型SiC半导体的薄膜覆盖；以及将第一基板的接合面与第二基板的接合面经由覆盖第二基板的接合面的薄膜进行接合的工序。
薄膜可以具有1nm以上的膜厚。第一基板可以为单晶。提供第一基板的工序可以进一步包括通过外延法来制作单晶的p型SiC半导体基板的工序。外延法可以为远程外延法。提供第一基板的工序可以进一步包括将单晶的锭切断而制作单晶的p型SiC半导体基板的工序。
第一基板可以为多晶。提供第一基板的工序可以进一步包括通过CVD生长来制作多晶的p型SiC半导体基板的工序。提供第一基板的工序可以进一步包括通过粉末材料的烧结来制作多晶的p型SiC半导体基板的工序。
第二基板可以为单晶。提供第二基板的工序可以进一步包括通过外延法来制作单晶的n型SiC半导体基板的工序。制作单晶的n型SiC半导体基板的工序可以进一步包括在从第二基板的接合面至预定深度为止形成n型杂质的浓度高于该第二基板主体的其他部分的缓冲层的工序。外延法可以为远程外延法。提供第二基板的工序可以进一步包括将单晶的锭切断而制作单晶的n型SiC半导体基板的工序。
提供第二基板的工序可以进一步包括通过外延法以覆盖第二基板的接合面的方式形成单晶的n型SiC半导体的薄膜的工序。
在将第一基板的接合面与第二基板的接合面接合的工序中，可以通过常温接合将第一基板与第二基板进行接合。在将第一基板的接合面与第二基板的接合面接合的工序中，也可以通过扩散接合将第一基板与第二基板进行接合。
半导体装置的制造方法可以包括：使用上述半导体基板的制造方法来提供半导体基板的工序；以及制作将半导体基板的第一基板作为p型衬底层、将第二基板的主体作为n型漂移层的n沟道IGBT的工序。
多晶质碳化硅基板含有锗和锡中的至少1种，可以进一步含有选自氮、磷、硼中的至少1种掺杂剂。多晶质碳化硅的晶粒所含的微晶的尺寸可以为100nm以下。相对密度可以为99％以上。
可以提供具备上述多晶质碳化硅基板的功率半导体装置。功率半导体装置可以具备选自SiC肖特基势垒二极管、SiC-MOSFET、SiC双极晶体管、SiC二极管、SiC晶闸管或SiC绝缘栅双极晶体管之组中的至少1种或多种。
多晶质碳化硅锭含有锗和锡中的至少1种，可以进一步含有选自氮、磷、硼中的至少1种掺杂剂。多晶质碳化硅的晶粒所含的微晶的尺寸可以为100nm以下。相对密度可以为99％以上。
多晶质碳化硅基板的制造方法可以包括：在作为主材料的碳化硅的粉末中配合第IV族-第V族元素的化合物和第III族-第IV族元素的化合物这两方、或者配合至少2种任一方的上述化合物而准备平均粒径为100nm以下的混合粉末的步骤；将上述混合粉末进行放电等离子体烧结而获得多晶质碳化硅锭的步骤；以及将上述多晶质碳化硅锭切割而制成多晶质碳化硅基板的步骤。
第IV族-第V族元素的化合物可以为选自Si3N4、Ge3N4、Sn3N4之组中的至少1种或多种的材料。第III族-第IV族元素的化合物可以为选自B4C、SiB4之组中的至少1种或多种的材料。
半导体基板结构体具备多晶质基板、与上述多晶质基板一体化了的第一外延生长层、以及配置在上述多晶质基板与上述第一外延生长层之间且与上述多晶质基板和上述第一外延生长层分别接合的第二外延生长层。上述第一外延生长层包含第一掺杂剂，上述第二外延生长层包含导电类型与第一掺杂剂相同的第二掺杂剂。上述第二掺杂剂的浓度可以高于上述第一掺杂剂的浓度。
第二外延生长层与多晶质基板可以通过常温接合而接合。第二外延生长层与第一外延生长层也可以通过常温接合而接合。
第一外延生长层的第一掺杂剂的浓度可以为5×1014/cm3以上且小于2×1017/cm3，第二外延生长层的第二掺杂剂的浓度可以为2×1017/cm3以上5×1018/cm3以下。第二外延生长层的厚度可以为0.1μm以上10μm以下。
第一外延生长层和第二外延生长层分别可以包含选自第IV族元素半导体、第III-V族化合物半导体和第II-VI族化合物半导体之组中的至少1种或多种。第一外延生长层和第二外延生长层分别可以包含选自碳化硅、氮化镓、硅、氮化铝和氧化镓之组中的至少1种或多种。
多晶质基板可以包含选自烧结体、BN、AlN、Al2O3、Ga2O3、金刚石、碳和石墨之组中的至少1种或多种。烧结体可以包含选自第IV族元素半导体、第III-V族化合物半导体和第II-VI族化合物半导体之组中的至少1种或多种的烧结体。烧结体可以包含选自碳化硅、氮化镓、硅、氮化铝和氧化镓之组中的至少1种或多种的烧结体。
多晶质基板可以以5×1018/cm3以上、2×1022/cm3以下的浓度包含掺杂剂。多晶质基板的厚度可以为100μm以上1000μm以下。多晶质基板与第二外延生长层可以形成欧姆接合。
第一外延生长层和第二外延生长层分别可以包含由4HSiC构成的外延生长层，由4H-SiC构成的外延生长层可以具有(000-1)面或(0001)面的表面。多晶质基板的直径可以为100mm以上。
可以提供具备上述半导体基板结构体的功率半导体装置。功率半导体装置可以具备选自SiC肖特基势垒二极管、SiC-MOSFET、SiC双极晶体管、SiC二极管、SiC晶闸管、SiC绝缘栅双极晶体管以及LED设备之组中的至少1种或多种。
可以进一步具备在与多晶质基板和第二外延生长层的接合面对置的多晶质基板表面配置的第一金属电极。可以进一步具备在与第二外延生长层和第一外延生长层的接合面对置的第一外延生长层表面配置的第二金属电极。可以具备配置在与第二外延生长层和第一外延生长层的接合面对置的第一外延生长层表面的第二金属电极。
发明效果
根据上述发明，由于无需常温接合、扩散接合，因此无需用于确保表面粗糙度的研磨加工，制造成本得以降低。此外，由于不存在接合界面，因此来自接合界面的缺陷得以抑制。
此外，可以使能够应用于IGBT那样的在p型SiC半导体层上层叠n型SiC半导体层而得到的半导体基板包含具有高结晶性的n型SiC半导体层。此外，对于这样的半导体基板而言，可以在确保产量的同时降低成本。
进一步，可以提供低电阻率且减少晶格缺陷而提高了强度的多晶质碳化硅基板、多晶质碳化硅锭、该多晶质碳化硅基板的制造方法以及使用该多晶质碳化硅基板的功率半导体装置。
此外，可以提供在获得期望的物性的同时能够实现低成本、提高设备可靠性的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置。
附图说明
[图1]是示出用于制作p型衬底层的其他制造方法的流程图。
[图2]是示出第一实施方式的半导体基板的概略性构成的截面图。
[图3]是第一实施方式的半导体基板的制造方法的流程图。
[图4]是说明SiC的晶面的图。
[图5]是第一实施方式的半导体基板中的接合面的TEM-EDX的图像。
[图6]是示出肖特基势垒二极管的结构的截面图。
[图7]是示出MOSFET的结构的截面图。
[图8]是说明比较例的半导体基板的制造方法的图。
[图9]是比较例的半导体基板中的接合面的TEM-EDX的图像。
[图10]是说明第二实施方式的半导体基板的制造方法的流程图。
[图11]是说明利用常温接合进行的基板的接合的图。
[图12]是半导体基板的接合部的截面的显微镜照片。
[图13]是说明利用扩散接合进行的半导体基板的接合的图。
[图14]是进一步说明利用扩散接合进行的半导体基板的接合的图。
[图15]是说明利用使用嵌入金属的扩散接合进行的半导体基板的接合的图。
[图16]是说明半导体基板的平台加工的截面图。
[图17]是示出应用了第二实施方式的半导体基板的n沟道IGBT的截面图。
[图18]是示出变形例1的n沟道IGBT的截面图。
[图19]是示出变形例2的n沟道IGBT的截面图。
[图20]是示出比较例1的半导体基板的制造方法的比较例的流程图。
[图21]是示出比较例2的半导体基板的制造方法的比较例的流程图。
[图22]是示出利用放电等离子体烧结法来制造第三实施方式的多晶质碳化硅基板时的制造方法的流程图。
[图23]是示出第三实施方式的多晶质碳化硅基板的制造工艺的示意性立体结构图，图23的(a)是准备多晶质碳化硅锭并进行切割，进行研磨而形成多张多晶质碳化硅裸晶片的工序图，图23的(b)是机械加工后，将多晶质碳化硅裸晶片的切割面去除而形成多晶质碳化硅基板的工序图。
[图24]是制造形成第三实施方式的多晶质碳化硅基板的多晶体(SiC烧结体)的制造装置的示意图。
[图25]图25的(a)是使用第三实施方式的多晶质碳化硅基板的半导体基板结构体的示意性立体构成图，图25的(b)是图25的(a)中记载的半导体基板结构体的示意性截面结构图。
[图26]是使用包含第三实施方式的多晶质碳化硅基板的半导体基板结构体制作的肖特基势垒二极管的示意性截面结构图。
[图27]是使用包含第三实施方式的多晶质碳化硅基板的半导体基板结构体制作的沟槽栅型MOSFET的示意性截面结构图。
[图28]是使用包含第三实施方式的多晶质碳化硅基板的半导体基板结构体制作的平面栅型MOSFET的示意性截面结构图。
[图29]是第四实施方式的半导体基板结构体的示意性截面结构图。
[图30]是示出第四实施方式的半导体基板结构体的制造方法的流程图。
[图31]是示出使用第四实施方式的半导体基板结构体的肖特基势垒二极管的模拟模型、在基板与外延生长层的界面无缺陷且不含缓冲层的肖特基势垒二极管的模拟模型、在基板与外延生长层的界面有缺陷且不含缓冲层的肖特基势垒二极管的模拟模型的各自的电压-电流密度特性的模拟结果的曲线图。
[图32A]是对图31中使用的各模拟模型施加了击穿电压的状态下的电场分布的模拟结果，是使用第四实施方式的半导体基板结构体的肖特基势垒二极管的模型的模拟结果。
[图32B]是对图31中使用的各模拟模型施加了击穿电压的状态下的电场分布的模拟结果，是在基板与外延生长层的界面无缺陷且不含缓冲层的肖特基势垒二极管的模型的模拟结果。
[图32C]是对图31中使用的各模拟模型施加了击穿电压的状态下的电场分布的模拟结果，是在基板与第一外延生长层的界面有缺陷且不含缓冲层的肖特基势垒二极管的模型的模拟结果。
[图32D]是图32C的模拟结果中的缺陷附近的放大图。
[图33]是第四实施方式的半导体基板结构体中所使用的多晶体(SiC烧结体)的制造装置的示意图。
[图34]是使用第四实施方式的半导体基板结构体制作的肖特基势垒二极管的示意性截面结构图。
[图35]是使用第四实施方式的半导体基板结构体制作的沟槽栅型MOSFET的示意性截面结构图。
[图36]图36是使用第四实施方式的半导体基板结构体制作的平面栅型MOSFET的示意性截面结构图。
[图37]图37是第四实施方式的半导体基板结构体(晶片)的示意性立体构成图。
[图38]图38的(a)是能够应用于第四实施方式的半导体基板结构体的SiC外延基板的4H-SiC结晶的晶胞的示意性立体构成图，图38的(b)是4H-SiC结晶的2层部分的示意性构成图，图38的(c)是4H-SiC结晶的4层部分的示意性构成图。
[图39]是从(0001)面的正上方观察图38的(a)所示的4H-SiC结晶的晶胞的示意性构成图。
具体实施方式
(第一实施方式)
参照附图来详细说明第一实施方式的半导体基板和半导体装置以及它们的制造方法。图2是示出第一实施方式的半导体基板的概略性构成的截面图。
第一实施方式的半导体基板10具有作为单晶SiC半导体层的第一层的漂移层11、以及作为单晶或多晶SiC半导体层的第二层12的缓冲层12a和衬底层12b。第二层12中从漂移层11的表面朝向第二层12的方向直至预定高度为止形成有缓冲层12a，第二层12中超出预定高度的剩余部分形成有衬底层12b。第一实施方式的半导体基板10中，第一层的漂移层11与第二层12的缓冲层12a以在接合面不存在界面的方式连接。
半导体基板10中，第一层的漂移层11可以为1μm以上的厚度，第二层12的缓冲层12a可以为0.1μm以上的厚度，衬底层12b可以为10μm以上的厚度。半导体基板10的直径可以为100mm以上。
半导体基板10中，作为单晶SiC半导体的第一层的漂移层11是通过利用化学气相生长(chemical vapor deposition：CVD)的外延生长而形成的。第二层12的缓冲层12a是单晶或多晶SiC半导体，衬底层12b是多晶SiC半导体。第二层12的缓冲层12a和衬底层12b是利用CVD而形成在第一层的漂移层11的表面上的。多晶的缓冲层12a和衬底层12b可以利用高速CVD来形成。
第一实施方式的半导体基板10是通过在第一层的漂移层11的外延层上利用CVD形成第二层12的缓冲层12a和衬底层12b而构成的。因此，第一层的漂移层11与第二层12的缓冲层12a的接合面不存在界面地连接。因此，在第一层与第二层12之间的接合面能够获得高品质且牢固的界面强度。此外，能够无需考虑在接合界面产生的缺陷而确保制造的成品率。进一步，半导体基板10由于在第一层的漂移层11上利用CVD来制作第二层12的缓冲层12a和衬底层12b，因此无需常温接合、扩散接合所需的研磨加工，能够减少工时而削减成本。
图3是第一实施方式的半导体基板10的制造方法的流程图。如图3的(a)所示，准备作为外延生长的基础的单晶的种子SiC半导体基板21。第一实施方式的制造方法中，种子SiC半导体基板21为4H-SiC，外延生长所使用的种子SiC半导体基板21的表面可以为[0001]方向的Si面或[000-1]方向的C面中的任一者。第一实施方式中，外延生长使用远程外延。
图4是说明SiC的晶面的图。图4的(a)的俯视图中，示出了形成有主定位边(orientation flat)111和次定位边112的SiC晶片200的Si面121。图4的(b)的从[-1100]方向观察的侧视图中，上表面形成有[0001]方向的Si面121，下表面形成有[000-1]方向的C面1222。
图3的(b)中，使用图3的(a)中准备的表面成为Si面或C面的4H-SiC的种子SiC半导体基板21，以覆盖种子SiC半导体基板21的表面方式形成石墨烯的膜22，以便应用远程外延。石墨烯的膜22例如可以利用CVD等来形成。
图3的(c)中，在图3的(b)中形成了石墨烯的膜22的种子SiC半导体基板21的表面上，隔着石墨烯的膜22形成第一层的漂移层11。漂移层11是利用CVD，通过使单晶在种子SiC半导体基板21的Si面或C面的表面进行外延生长来形成。
接着漂移层11的形成，利用CVD在第一层的漂移层11上形成第二层12。在第二层12中从漂移层11的表面至预定高度为止形成单晶或多晶的缓冲层12a，在第二层12中距离漂移层11的表面超出预定高度的剩余部分形成多晶的衬底层12b。多晶的缓冲层12a和衬底层12b也可以通过高速CVD来形成。
表1记载了基于各技术方法的SiC层的生长速率。根据表1，形成第一层的漂移层11时所使用的外延CVD的生长速率低至50μm/h。相对于此，形成第二层12的多晶的缓冲层12a和衬底层12b时可使用的超高速CVD的生长速率高达450～1700μm/h。在任何CVD的技术方法中，气体种均为SiCl4和CH4。需说明的是，表1中，为了进行比较，也记载了升华生长，但与外延CVD同样，生长速率低。
[表1]
技术方法 靶 生长速率(μm/h) 备注
SiC外延CVD 单晶 50 文献值
超高速SiC-CVD 多晶 450-1700 文献值
升华生长 单晶 60 2mm/2周
通过利用高速CVD，能够以高生长速率形成多晶的缓冲层12a和衬底层12b。由高速CVD生长的多晶的缓冲层12a会成为在种子SiC半导体基板21的Si面或C面进行高取向的立方多晶。进而，在以高速进行生长的情况下，形成立方结构、无规取向的多晶。
图3的(c)中利用CVD来形成第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b时，可以连续实施利用CVD的第一层的漂移层11的外延生长以及利用CVD的第二层12的缓冲层12a的形成。第一层的漂移层11和第二层12的缓冲层12a以在接合面不形成界面的方式连接。
关于从第一层的漂移层11的形成至第二层12的缓冲层12a和衬底层12b的形成，可以一边改变沉积速度、添加物的浓度等条件，一边作为一系列的CVD工序来实施。例如，漂移层11可以以1016/cm3的载流子浓度Nd添加掺杂剂而形成为7μm以上的厚度，缓冲层12a可以以1018/cm3的载流子浓度Nd添加掺杂剂而形成为1μm的厚度，衬底层12b可以以1019/cm3的载流子浓度Nd添加掺杂剂而形成为以350μm的厚度。掺杂剂可以为氮、磷之类的n型杂质，也可以为硼、铝之类的p型杂质。
图3的(d)中，将图3的(c)中在种子SiC半导体基板21的表面形成的第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b从种子SiC半导体基板21的表面剥离。在种子SiC半导体基板21的表面形成有石墨烯的膜22，在石墨烯的膜22上层叠有第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b。由于石墨烯与SiC进行范德瓦尔斯接合，因此隔着石墨烯的膜22层叠于种子SiC半导体基板21上的第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b能够从种子SiC半导体基板21容易地剥离。
图3的(e)中，将在图3的(d)中从种子SiC半导体基板21剥离的第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b进行上下反转。通过上下反转，最下层成为衬底层12b，在衬底层12b上依次层叠有缓冲层12a和漂移层11。由此，能够获得具有图2所示的那样的构成的第一实施方式的半导体基板10。
根据第一实施方式的半导体基板的制造方法，利用CVD来形成第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b。因此，漂移层11与缓冲层12a以在接合面不存在界面的方式连接。因此，在第一层与第二层12之间的接合面能够获得高品质且牢固的界面强度。此外，可以无需考虑在接合界面产生的缺陷而确保制造的成品率。此外，由于利用CVD来制作第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b，因此无需常温接合、扩散接合所需的研磨加工的工序，能够减少工时而削减成本。
第一实施方式的半导体基板的制造方法中，在种子SiC半导体基板21上按照远程外延隔着石墨烯的膜22来形成第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b。隔着石墨烯的膜22形成的第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b能够从种子SiC半导体基板21容易地剥离。因此，在剥离时不会使所层叠的第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b破损、劣化，能够确实地进行剥离。
第一实施方式的半导体基板的制造方法中，能够利用高速CVD在短时间内形成第二层12的缓冲层12a和衬底层12b。因此，能够提高制造半导体基板10的产量。
需说明的是，第一实施方式的半导体的制造方法中，使用远程外延而在图3的(b)中在种子SiC半导体基板21的表面形成石墨烯的膜22，将层叠在种子SiC半导体基板21的表面的第一基板的漂移层11以及第二层12的缓冲层12a和衬底层12b在与介在的石墨烯的膜22的接合面进行了剥离，但也可以利用与远程外延不同的方法进行剥离。例如，也可以在种子SiC半导体基板21的表面不形成石墨烯的膜22的情况下层叠第一基板的漂移层以及第二层12的缓冲层12a和衬底层12b，通过将种子SiC半导体基板21进行研磨或割断来剥离。
图5是利用透射电子显微镜(transmission electron microscope：TEM)以及能量分散型X射线分光法(Energy dispersive X-ray spectrometry：EDX)观察第一层的漂移层11与第二层12的缓冲层12a的接合面的截面的图像。图5的(a)是透射电子显微镜像，图5的(b)是C的基于K射线的图像，图5的(c)是O的基于K射线的图像，图5的(d)是Si的基于K射线的图像。图中左侧为第一层的漂移层11，图中右侧为第二层12的缓冲层12a。可看到在第一层的漂移层11与第二层12的缓冲层12a的接合面不存在无定形结构的界面。
图6是示出应用了第一实施方式的半导体基板10的肖特基势垒二极管30的截面图。该半导体基板10形成为在SiC中掺杂有氮、磷之类的n型杂质的n型SiC半导体。n型杂质的载流子浓度Nd被设定为：相对于缓冲层12a，衬底层12b为高浓度，漂移层11为低浓度。
上述肖特基势垒二极管30中，半导体基板10的第一层的漂移层11对应于n-型漂移层31，第二层12的缓冲层12a对应于n型缓冲层32，第二层12的衬底层12b对应于n+型衬底层33。n-型漂移层31以及n+型衬底层33的n-型和n+型分别表示与n型缓冲层32相比n型杂质的载流子浓度Nd为低浓度和高浓度。
肖特基势垒二极管30中，依次层叠有阴极电极35、金属硅化物34、n+型衬底层33、n型缓冲层32以及n-型漂移层31。在n-型漂移层31的表面隔着形成了开口的绝缘膜37而形成有金属膜39，金属膜39在绝缘膜37的开口中与n-型漂移层31相接而形成肖特基势垒。
第一实施方式的肖特基势垒二极管30使用了如图3所示利用CVD层叠了第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b的第一实施方式的半导体基板10。因此，对应于衬底层12b的n+型衬底层33、对应于缓冲层12a的n型缓冲层32以及对应于第一层的漂移层11的n-型漂移层31各自能够设定为具有期望的结晶性、电阻性等特性。
需说明的是，图6的肖特基势垒二极管30中，n型半导体与金属相接，但不限于此。也可以使用p型半导体来代替n型半导体。该情况下，只要在图3所示的半导体基板的制造方法中掺杂硼、铝之类的p型杂质即可。
图7是示出应用第一实施方式的半导体基板10的MOSFET40的截面图。该MOSFET40中，半导体基板10的第一层的漂移层11对应于n-型漂移层41，第二层12的缓冲层12a对应于n型缓冲层42，第二层12的衬底层12b对应于n+型衬底层43。n-型漂移层41以及n+型衬底层43的n-型和n+型分别表示与n型缓冲层42相比n型杂质的载流子浓度Nd为低浓度和高浓度。
MOSFET40中，依次层叠有漏电极45、金属硅化物44、n+型衬底层43、n型缓冲层42以及n-型漂移层41。在n-型漂移层41的表面形成有阱状的p型沟道区域51、n+型源极区域52以及p+型沟道连接区域53。在n-型漂移层41抵达表面的部分以跨到n+型源极区域52的方式配置有被栅极绝缘膜48覆盖的栅电极47，且以覆盖n-型漂移层41的表面的n+型源极区域52、p+型沟道连接区域53以及栅电极47的方式层叠有层间绝缘膜49。
第一实施方式的MOSFET40如图3所示利用CVD制成了第一层的漂移层11以及第二层12的缓冲层12a和衬底层12b。因此，与图6所示的肖特基势垒二极管30同样地，对应于衬底层12b的n+型衬底层43、对应于缓冲层12a的n型缓冲层42以及对应于第一层的漂移层11的n-型漂移层41各自能够设定为具有期望的结晶性、电阻性等特性。
第一实施方式的MOSFET40在n+型衬底层43与n-型漂移层41之间具有n型缓冲层42。同样地，第一实施方式的肖特基势垒二极管30也在n+型衬底层33与n-型漂移层31之间也具有n型缓冲层32。在一并具备MOSFET40、肖特基势垒二极管30的半导体装置中，通过设置利用CVD调节了杂质浓度的欧姆接合和掺杂浓度高的缓冲层，能够调整耗尽层的扩展而抑制基面位错(basal plane dislocation：BPD)从线缺陷成长为作为面缺陷的层叠缺陷，也能够抑制层叠缺陷的生长所导致的电阻増加以及体二极管的正向电压Vf的増加。
需说明的是，图7的MOSFET40是n沟道MOSFET，但不限于此。也可以在图3所示的半导体基板的制造方法中使用掺杂硼、铝之类的p型杂质而制成的p型SiC半导体基板，从而制作p沟道MOSFET。
第一实施方式中，例示了图6的肖特基势垒二极管、图7的MOSFET，但第一实施方式不限于此。第一实施方式的半导体基板10例如也可以应用于LED(light emitting diode(发光二极管))之类的其他种类的设备。
图8是说明比较例的半导体基板的制造方法的图。第一比较例中，如图8的(a)所示，使用常温接合、扩散接合将由升华法形成的单晶SiC半导体基板132粘附于由CVD形成的多晶SiC半导体基板131的表面。并且，如图8的(b)所示，利用CVD使单晶的外延层133在单晶SiC半导体基板132的表面进行外延生长。
第一比较例中，由于使单晶的外延层133在多晶SiC半导体基板131的表面粘附的单晶SiC半导体基板132上进行外延生长，因此需要将高品质的单晶SiC半导体基板132无缺陷地贴附于多晶SiC半导体基板131。此外，用于确保常温接合、扩散接合所需的表面粗糙度的研磨加工需要一定的成本，且有时由于多晶SiC半导体基板131与单晶SiC半导体基板132的接合界面中产生的缺陷而成品率降低。
图9是利用透射电子显微镜和能量分散型X射线分光法(TEM-EDX)观察比较例1的接合界面的TEM-EDX图像。图9的(a)是透射电子显微镜像，图9的(b)是C的基于K射线的图像，图9的(c)是O的基于K射线的图像，图9的(d)是Si的基于K射线的图像。图中左侧为由CVD形成的多晶SiC半导体基板131，图中右侧为由升华法形成的单晶SiC半导体基板132。可看到在多晶SiC半导体基板131与单晶SiC半导体基板132的接合面存在无定形结构的界面。
回到图8，第二比较例中，如图8的(c)所示，利用常温接合、扩散接合将外延生长了的单晶SiC半导体基板135粘附于通过放电等离子体烧结(Spark Plasma Sintering：SPS)之类的烧结制作的多晶SiC半导体基板134的表面上。该第二比较例中，在多晶SiC半导体基板134与单晶SiC半导体基板135的接合面也存在无定形结构的界面。
第二比较例中，由于使高品质的单晶SiC半导体基板135直接接合于低品质的多晶SiC半导体基板134，因此可以消除材料的限制，能够获得低成本化、期望的物性。但另一方面，用于确保常温接合、扩散接合所需的表面粗糙度的研磨加工需要一定的成本，且有时由于多晶SiC半导体基板134与单晶SiC半导体基板135的接合界面中产生的缺陷而成品率降低。
(第二实施方式)
对于第二实施方式的半导体基板和半导体装置以及它们的制造方法进行说明。图10是示出第二实施方式的半导体基板的制造方法的流程图。如图10的(a)所示，提供p型SiC半导体基板211，且提供n型SiC半导体基板212。
作为第一基板的p型SiC半导体基板211是将一个面作为接合面且具有预定的厚度、并且在SiC中掺杂有硼、铝之类的p型杂质的p型SiC半导体，可以为单晶也可以为多晶。单晶的p型SiC半导体基板211可以通过在成为基础的晶体上生长单晶的外延层的外延法而形成。此外，也可以使用在成为基础的基板上形成石墨烯、隔着石墨烯而生长单晶的外延层的远程外延法。远程外延法中，SiC与石墨烯进行范德瓦尔斯接合，因此能够容易地从成为基础的晶体将外延层取下。此外，单晶的p型SiC半导体基板211可以是将单晶的p型SiC半导体的锭利用线锯等切断为预定厚度而得到的。多晶的p型SiC半导体基板211可以利用CVD来形成，也可以由粉末材料利用例如SPS(spark plasma sintering)法之类的烧结来形成。
作为第二基板的n型SiC半导体基板212是由将一个面作为接合面且具有预定的厚度、并且在SiC中掺杂有氮、磷之类的n型杂质的n型SiC半导体的单晶形成的。单晶的n型SiC半导体基板212可以通过外延法来形成。此外，也可以使用在成为基础的基板上形成石墨烯、隔着石墨烯生长单晶的外延层的远程外延法。此外，单晶的n型SiC半导体基板212可以是将单晶的n型SiC半导体的锭利用线锯等切断为预定厚度而得到的。
在n型SiC半导体基板212上，以覆盖该n型SiC半导体基板212的接合面的方式形成有具有预定厚度的p型SiC半导体的薄膜212a。p型SiC半导体的薄膜212a例如可以具有10nm以上的厚度。p型SiC半导体的薄膜212a与p型SiC半导体基板211同样地可以为单晶也可以为多晶。
如图10的(b)所示，以p型SiC半导体基板211的接合面与n型SiC半导体基板212的接合面对置而相接的方式将n型SiC半导体基板212重叠于p型SiC半导体基板211。并且，将p型SiC半导体基板211的接合面与n型SiC半导体基板212的接合面经由覆盖n型SiC半导体基板212的接合面的p型SiC半导体的薄膜212a来接合。p型SiC半导体基板211与n型SiC半导体基板212的接合可以通过常温接合、扩散接合等多种方法来进行。
图11是说明利用常温接合进行的基板的接合的图。如图11的(a)所示，在p型SiC半导体基板211的接合面沉积有污染物层261，在n型SiC半导体基板212的接合面也沉积有污染物层262。如图11的(b)所示，对于沉积了污染物层261的p型SiC半导体基板211的接合面和沉积了污染物层262的n型SiC半导体基板212的接合面，分别从离子束发生装置263照射离子束进行蚀刻。如图11的(c)所示，通过蚀刻，沉积在p型SiC半导体基板211的接合面的污染物层261和沉积在n型SiC半导体基板212的接合面的污染物层262被分别去除，p型SiC半导体基板211的接合面和n型SiC半导体基板212的接合面被清洁而实现原子水平的平滑。p型SiC半导体基板211的接合面和n型SiC半导体基板212的接合面各自被活化，从p型SiC半导体基板211的接合面露出p型SiC的具有结合键211b的原子，从n型SiC半导体基板212的接合面露出覆盖n型SiC半导体基板212的接合面的p型SiC半导体的薄膜212a的p型SiC的具有结合键212b的原子。如图11的(d)所示，当使图11的(c)的被活化的p型SiC半导体基板211的接合面与n型SiC半导体基板212的接合面在常温下接触时，p型SiC半导体基板211与n型SiC半导体基板212接合而成为一体。
图11所示的常温接合中，可以不使p型SiC半导体基板211和n型SiC半导体基板212成为高温而进行接合。因此，p型SiC半导体基板211和n型SiC半导体基板212不会因热而劣化，能够形成具有高结晶性和低电阻性的半导体基板。
图12是示出基板的接合部的显微镜照片。图中，可看到左侧的p型SiC半导体基板211与右侧的n型SiC半导体基板212经由中央的p型SiC半导体的薄膜212a而接合。这样的接合部的结构在以下的基于其他方法的接合中也可同样获得。
图13是说明扩散接合的图。以n型SiC半导体基板212的接合面与p型SiC半导体基板211的接合面相接的方式将n型SiC半导体基板212重叠于p型SiC半导体基板211上。p型SiC半导体基板211的接合面经由覆盖n型SiC半导体基板212的接合面的p型SiC半导体的薄膜212a而与n型SiC半导体基板212的接合面相接。p型SiC半导体基板211的接合面具有空隙211d。对于这样重叠的p型SiC半导体基板211和n型SiC半导体基板212，在加热的同时加压，由此进行扩散接合。图中，由箭头TH示出了加热的方向，由箭头P示出了加压的方向。
图14是进一步说明扩散接合的图。图14示出了在图13所示的扩散接合中p型SiC半导体基板211的接合面与n型SiC半导体基板212的接合面相接的界面附近的变化。如图14的(a)所示，p型SiC半导体基板211的接合面经由覆盖n型SiC半导体基板212的接合面的p型SiC半导体的薄膜212a而与n型SiC半导体基板212的接合面相接。在p型SiC半导体基板211的接合面与覆盖n型SiC半导体基板212的接合面的p型SiC半导体的薄膜212a之间形成有空隙211d。如图14的(b)所示，通过加热及加压，空隙211d逐渐变小，如图14的(c)所示，通过p型SiC半导体基板211的接合面与覆盖n型SiC半导体基板212的接合面的p型SiC半导体的薄膜212a的界面中的原子扩散，p型SiC半导体基板211与n型SiC半导体基板212接合而成为一体，空隙211d也消失。
在图14所示的那样的扩散接合中，通过将p型SiC半导体基板211和n型SiC半导体基板212在加压的同时加热而使接合面的原子扩散从而进行接合。扩散接合时，接合面的空隙211d随着接合的进行而消失，p型SiC半导体基板211与n型SiC半导体基板212的接合面由于原子的扩散而可靠地接合。
图15是说明使用嵌入金属的扩散接合的图。在使用嵌入金属的情况下，在p型SiC半导体基板211的接合面或被p型SiC半导体的薄膜212a覆盖的n型SiC半导体基板212的接合面上制膜Ni、Al等金属，对于这样的p型SiC半导体基板211和n型SiC半导体基板212，如图13所示在加热的同时加压。如图15的(a)所示，p型SiC半导体基板211的接合面与被p型SiC半导体的薄膜212a覆盖的n型SiC半导体基板212的接合面经由嵌入金属225的层而相接。如图15(b)所示，通过加热以及加压，嵌入金属225填埋变小了的空隙111d，如图15的(c)所示，嵌入金属225在p型SiC半导体基板211的接合面和覆盖n型SiC半导体基板212的接合面的p型SiC半导体的薄膜212a中进行原子扩散而被吸收，从而p型SiC半导体基板211与n型SiC半导体基板212被接合而成为一体。在这样使用嵌入金属的扩散接合中，将如图15的(b)那样在加热及加压的状态下嵌入金属225为固相的情况称为固相扩散接合，将嵌入金属225为液相的情况称为液相扩散接合。
如图15所示那样的使用嵌入金属的扩散接合中，对于在接合面夹持有嵌入金属的p型SiC半导体基板211和n型SiC半导体基板212，在加压的同时加热，由固相或液相的嵌入金属填满接合面的空隙211d之后，使接合面的原子扩散从而进行接合。若利用使用嵌入金属的扩散接合，则即使在利用通常的扩散接合难以进行p型SiC半导体基板211与n型SiC半导体基板212的接合的情况下，也能够进行接合。
再次参照图10，在图10的(c)中，p型SiC半导体基板211与n型SiC半导体基板212被接合而成为一体，形成1张半导体基板210。在该半导体基板210中，曾是p型SiC半导体基板211的部分构成下侧的p型SiC半导体层221，曾是n型SiC半导体基板212的部分构成上侧的n型SiC半导体层222。曾覆盖n型SiC半导体基板212的接合面的p型SiC半导体的薄膜212a被曾是p型SiC半导体基板211的下侧的p型SiC半导体层221吸收。
第二实施方式中，通过分别准备p型SiC半导体基板211与n型SiC半导体基板212并进行接合，从而形成为1张半导体基板220。半导体基板220中，曾是p型SiC半导体基板211的部分构成下侧的p型SiC半导体层221，曾是n型SiC半导体基板212的部分构成上侧的n型SiC半导体层222。因此，半导体基板220能够应用于将p型SiC半导体层221作为p型衬底层、将n型SiC半导体层222作为n型漂移层的n沟道IGBT。
第二实施方式的半导体基板220由于分别准备p型SiC半导体基板211和n型SiC半导体基板212并进行接合，因此能够以p型SiC半导体基板211和n型SiC半导体基板212设定为分别具有期望的结晶性、电阻性等特性。例如，可以使n型SiC半导体基板212具有高结晶性。此外，p型SiC半导体基板211无需成为外延法中使n型SiC半导体基板212生长的基础，因此p型SiC半导体基板211的结晶性可以降低，也可以为了确保迁移率而增加掺杂量。
第二实施方式由于只要分别准备p型SiC半导体基板211和n型SiC半导体基板212并进行接合就足以，因此制造的工时少，制造的产量大且成本也低，适合于量产。
图16是说明半导体基板220的平台加工的图。图16的(a)示出了通过图10所示的一系列的工序制造得到的半导体基板220的端面。半导体基板220中，曾是p型SiC半导体基板211的下侧的p型SiC半导体层221和曾是n型SiC半导体基板212的上侧的n型SiC半导体层222在各自的周边形成有在径向上突出的边缘。
平台加工中，如图16的(b)所示，对于n型SiC半导体层222和p型SiC半导体层221的周边至预定距离的部分，利用磨石228从n型SiC半导体层222的上表面研磨至超出n型SiC半导体层222的下表面的深度而在周向上进行倒角，加工成平台状的形状。磨石228具有能够在半导体基板220的周边进行倒角的同时对上表面进行倒角的形状。接着，如图16的(c)所示，对于上述周边，利用磨石进一步向下研磨一部分而推进周向的倒角，同时利用该磨石的其他部分从n型SiC半导体层222的上表面向下研磨，直至n型SiC半导体层222成为预定的厚度从而对上表面进行倒角。最后，如图16的(d)所示，利用其他的磨石从p型SiC半导体层221的下表面向上研磨，直至p型SiC半导体层221成为预定的厚度从而对下表面倒角。
若利用图16所示的平台加工，则在对半导体基板220的上表面进行倒角的同时对半导体基板220的周边进行倒角。因此，无需设置用于将周边倒角的另外的工序，能够确实地进行半导体基板220的周边的倒角。半导体基板220通过将周边进行倒角，可防止周边的边缘开裂而产生灰尘。
图17是示出应用了第二实施方式的半导体基板220的n沟道IGBT230的截面图。在该IGBT230中，半导体基板220的p型SiC半导体层221构成p+型衬底层231，半导体基板220的n型SiC半导体层222构成n-型漂移层233。这里，p+型表示与其他的p型区域相比掺杂有更高浓度的p型杂质，n-型表示与其他的n型区域相比掺杂有更低浓度的n型杂质。以下也同样。
IGBT230中，依次层叠有漏电极235、金属硅化物234、p+型衬底层231以及n-型漂移层233。在n-型漂移层233的表面形成有阱状的p型沟道区域241、n+型射极区域242以及p+型沟道连接区域243。在n-型漂移层233抵达表面的部分以跨到n+型射极区域242的方式配置有被栅极绝缘膜238覆盖的栅电极237，且以覆盖n-型漂移层的表面的n+型射极区域242、p+型沟道连接区域243以及栅电极237的方式层叠有层间绝缘膜239。
第二实施方式的IGBT230如图10所示形成为分别准备p型SiC半导体基板211和n型SiC半导体基板212并进行接合而得到的半导体基板220。因此，相当于p型SiC半导体基板211的p+型衬底层231和相当于n型SiC半导体基板212的n-型漂移层能够设定为各自具有期望的结晶性、电阻性等特性。
此外，形成第二实施方式的IGBT230的半导体基板220能够大产量且低成本地制造。因此，以这样的半导体基板220形成的IGBT230也能够低成本地制造。
图18是示出变形例1的n沟道IGBT240的截面图。该变形例1的IGBT240在p+型衬底层231与n-型漂移层233之间追加有n+型缓冲层232，这点与图17所示的IGBT230不同。即，变形例1的IGBT240中，依次层叠有漏电极235、金属硅化物234、p+型衬底层231、n+型缓冲层以及n-型漂移层233。关于其他构成，与图17所示的IGBT同样。因此，对于共用的构成要素赋予同样的符号并省略说明。
在变形例1的IGBT240中所追加的n+型缓冲层232在例如利用外延法来形成n型SiC半导体基板212时可以通过以在相当于n+型缓冲层232的n+型层上形成相当于n-型漂移层233的n-层的方式沉积外延层来制作。这样层叠了n+层和n-层的n型SiC半导体基板212如图10的(c)所示构成与p型SiC半导体基板211接合而成的半导体基板220的上侧的n型SiC半导体层222，半导体基板220的n型SiC半导体层222相当于n+型缓冲层232和n-型漂移层233。
变形例1的IGBT240中，通过设于n-型漂移层233之下的n+型缓冲层232来促进空穴与电子的再结合，到达n+型缓冲层232与p+型衬底层231的界面的空穴减少。由此，抑制在上述界面中由空穴与电子的再结合的能量导致的基面位错(basal plane dislocation：BPD)从线缺陷成长为作为面缺陷的层叠缺陷。因此，也抑制由层叠缺陷的生长导致的电阻的増加以及体二极管的正向电压Vf的増加。
图19是示出变形例2的n沟道IGBT250的截面图。该变形例2的IGBT250在栅电极253为沟槽型结构方面等与图17所示的IGBT不同。对于与图17所示的IGBT230共用的构成要素赋予同样的符号并省略说明。
IGBT250中，依次层叠有漏电极235、金属硅化物234、p+型衬底层231以及n-型漂移层233。在n-型漂移层233的上部从表面至预定深度形成有p基区251，在p基区251的表面形成有n+型射极区域254和p+型沟道连接区域255。在p基区251变浅的部分以从表面贯通n+型射极区域254和p基区251的方式形成有被栅极绝缘膜256覆盖的沟槽型的栅电极253，在栅电极253的正下方形成有p+型屏蔽区域252。以覆盖n+型射极区域254、p+型沟道连接区域255以及栅极绝缘膜256的方式层叠有层间绝缘膜239。
变形例2的IGBT250具有沟槽型结构的栅电极。因此，能够提高沟道密度，并且由于不存在由平面型的JFET产生的电阻，因此可降低导通电压。
图20是示出比较例1的半导体基板的制造方法的流程图。比较例1中将n型SiC半导体基板与n型SiC半导体基板进行接合，这一点与将p型SiC半导体基板与n型SiC半导体基板接合的第二实施方式的半导体基板的制造方法不同。图20的(a)中，提供将一个面作为接合面的第一n型SiC半导体基板271和将一个面作为接合面的第二n型SiC半导体基板272。第一n型SiC半导体基板271和第二n型SiC半导体基板272可以为单晶也可以为多晶。单晶可以为外延晶体，也可以将单晶的锭切断而成。多晶可以通过CVD形成，也可以为烧结体。
图20的(b)中，以第二n型SiC半导体基板272的接合面与第一n型SiC半导体基板271的接合面对置而相接的方式重叠，将第一n型SiC半导体基板271的接合面与第二n型SiC半导体基板272的接合面接合，形成一体的基板。第一n型SiC半导体基板271与第二n型SiC半导体基板272的接合可以利用常温接合也可以利用扩散接合。扩散接合可以利用经由嵌入金属的固相扩散接合或液相扩散接合。第一n型SiC半导体基板271与第二n型SiC半导体基板272接合而成为一体，形成单一的n型SiC半导体基板270。
图21是示出比较例2的半导体基板的制造方法的比较例2的流程图。比较例2没有形成覆盖n型半导体基板的接合面的p型SiC半导体的薄膜，这一点与覆盖n型SiC半导体基板212的接合面而形成有p型SiC半导体的薄膜212a的第二实施方式的半导体基板的制造方法不同。图21的(a)中，提供将一个面作为接合面的p型SiC半导体基板273和将一个面作为接合面的n型SiC半导体基板274。p型SiC半导体基板273可以为单晶也可以为多晶。n型SiC半导体基板274为单晶。单晶可以为外延晶体，也可以将单晶的锭切断而成。多晶可以通过CVD形成，也可以为烧结体。
图21的(b)中，以n型SiC半导体基板274的接合面与p型SiC半导体基板273的接合面对置而相接的方式重叠，将p型SiC半导体基板273的接合面与n型SiC半导体基板274的接合面接合，形成一体的基板。p型SiC半导体基板273与n型SiC半导体基板274的接合可以利用常温接合也可以利用扩散接合。扩散接合可以利用经由嵌入金属的固相扩散接合或液相扩散接合。p型SiC半导体基板273与n型SiC半导体基板274接合而成为一体，形成1张半导体基板280。在该半导体基板280中，曾是p型SiC半导体基板273的部分构成下侧的p型SiC半导体层283，曾是n型SiC半导体基板274的部分构成上侧的n型SiC半导体层282。
比较例2的半导体基板280中，有时在p型SiC半导体层283与n型SiC半导体层282的接合界面产生缺陷能级。因此，比较例2的半导体基板280中，有时产生来自缺陷能级的漏电流，电特性恶化。
(第三实施方式)
接下来，对第三实施方式进行说明。在以下说明的附图的记载中，在相同或类似的部分赋予相同或类似的符号。但应当注意的是，附图是示意性的，各构成部件的厚度与平面尺寸的关系与实际有所不同。因此，具体的厚度、尺寸应当斟酌以下的说明来判断。此外，不言而喻的是，附图彼此之间也包括相互的尺寸关系、比率不同的部分。
另外，以下所示的第三实施方式是例示用于将技术思想具体化的装置、方法的实施方式，不限定各构成部件的材质、形状、结构、配置等。该第三实施方式在权利要求的范围内可以加以各种变更。
(多晶质碳化硅基板)
第三实施方式的多晶质碳化硅基板310含有锗(Ge)和锡(Sn)中的至少1种，进一步含有选自氮(N)、磷(P)、硼(B)中的至少1种掺杂剂。
多晶质碳化硅基板310的相对密度可以为99％以上。
在“S.A.Reshanov等人，Diamond and Related Materials(金刚石及相关材料)10(2001),1278-1282”中记载了：在多晶质碳化硅基板中仅掺杂有掺杂剂的情况下，在烧结中的碳化硅的再结晶化的过程中，如果单晶粒内的C位被作为掺杂剂的N置换或者Si位被作为掺杂剂的P、B置换，则掺杂剂的最近键长缩短而发生晶格畸变。
因此，在为了将多晶质碳化硅基板低电阻率化而以高浓度掺杂这些掺杂剂的情况下，可能引会起晶格常数的不整齐，在晶粒内容易产生气孔缺陷。进而，可能会导致不必要的微结晶化、非晶质化。特别是，在提高掺杂剂浓度的情况下，这些现象可能表现得显著而使烧结体整体的密度降低。
与此相对，第三实施方式的多晶质碳化硅基板310中添加有选自N、P、B的掺杂剂而实现了低电阻率化，进而含有Ge和Sn中的至少1种。
由此，在烧结中形成的单晶粒内的Si位被Ge或Sn置换，Ge或Sn的最近键长伸长，从而可降低由于添加掺杂剂产生的SiC晶体内的晶格不整齐。该结果是，烧结体整体的密度增加，能够提高多晶质碳化硅基板的机械强度。
(制造工艺)
第三实施方式的多晶质碳化硅基板310可以通过加压烧结的方法、化学气相生长法(Chemical Vapor Deposition：CVD)来制造。需说明的是，作为加压烧结，可以举出热压烧结法、热等静压烧结法、放电等离子体烧结法等，放电等离子体烧结法由于工序的稳定性、无需烧结助剂这样的理由而优选。
(基于放电等离子体烧结法的多晶质碳化硅基板310)
图22是示出利用放电等离子体烧结法制造第三实施方式的多晶质碳化硅基板310时的制造方法的流程图。图23是示出第三实施方式的多晶质碳化硅基板310的制造工艺的示意性立体结构图，图23的(a)是准备多晶质碳化硅锭310A并切割、研磨而形成多张多晶质碳化硅裸晶片的工序图，图23的(b)是机械加工后，将多晶质碳化硅裸晶片的切割面去除而形成多晶质碳化硅基板310的工序图。
利用放电等离子体烧结法来制造多晶质碳化硅基板的制造方法中，在作为主材料的碳化硅(SiC)的粉末中配合至少2种第IV族-第V族元素的化合物和第III族-第IV族元素的化合物中的任一方或者两方的上述化合物。在碳化硅的粉末中配合第IV族-第V族元素的化合物、第III族-第IV族元素的化合物并进行混合，准备平均粒径为100nm以下的混合粉末(步骤S10)。
接着，将该混合粉末以期望量填充于期望的烧结模具(Die)中。然后，将填充在烧结模具内的混合粉末进行放电等离子体烧结来获得多晶质碳化硅锭310A(步骤S11)。
接着，将多晶质碳化硅锭310A切割而制作多晶质碳化硅基板310(步骤S12)。
在碳化硅的粉末中配合的第IV族-第V族元素的化合物可以为选自Si3N4、Ge3N4、Sn3N4之组中的至少1种或多种材料。
在碳化硅的粉末中配合的第III族-第IV族元素的化合物可以为选自B4C、SiB4之组中的至少1种或多种材料。
需说明的是，上述制造方法中，记载了在制成多晶质碳化硅锭310A后切出多晶质碳化硅基板310的方法。但是，晶片的制作方法不限定于此。例如，通过在制造时适当选择烧结模具的形状、所填充的混合粉末的量，能够将烧结体制造成期望的晶片形状。
切出多晶质碳化硅基板310前的多晶质碳化硅锭310A含有锗和锡中的至少1种，进一步含有选自氮、磷、硼中的至少1种掺杂剂。
多晶质碳化硅锭310A中，多晶质碳化硅的晶粒所含的微晶的尺寸可以为100nm以下。进一步，其相对密度可以为99％以上。需说明的是，烧结体中的微晶的平均尺寸是指，利用SEM、EBSD、TEM观察微小组织而测定的微晶的平均尺寸。
在将多晶质碳化硅锭310A切割而制作多晶质碳化硅基板310的情况下，首先，如图23的(a)所示，从多晶质碳化硅锭310A切割出多张碳化硅裸晶片。接着，利用研磨加工等机械加工对碳化硅裸晶片的切割面310B进行研磨。
接着，如图23的(b)所示，从碳化硅裸晶片将切割面310B去除例如约500nm以上。去除方法例如可以应用化学机械研磨(Chemical Mechanical Polishing：CMP)技术、等离子体蚀刻技术等。优选利用等离子体蚀刻来进行。SiC是非常硬的材料，因此利用损伤较少的CMP去除500nm以上时需要相对较长的时间，但等离子体蚀刻的情况下在20分钟左右的短时间内就可以完成。需说明的是，随着研磨技术的提高，即使是CMP也能够每1张以20分钟左右去除损伤层，可以适当选择。另一方面，对于碳化硅裸晶片的切割面310B而言，由于碳化硅非常硬，因此等离子体蚀刻所造成的损伤少。通过以上去除工序，可以将由于切出后的机械加工而产生的碳化硅裸晶片的切割面310B的损伤层充分去除，获得厚度例如约200μm～约500μm的多晶质碳化硅基板310。
所制造的多晶质碳化硅基板310的晶粒所含的微晶的平均尺寸可以为100nm以下。在多晶质碳化硅基板310的晶粒所含的微晶的平均尺寸为100nm以下的情况下，能够有效抑制在利用放电等离子体烧结法制作烧结体的过程中结晶组织变得粗大，烧结体的相对密度降低。
所制造的多晶质碳化硅基板310所含的Ge的浓度可以大于0ppm且为1000ppm以下。利用SPS制造的多晶质碳化硅基板310可以容易地控制混合粉末的配合，因此能够容易地以高浓度掺杂掺杂剂。
(使用放电等离子体烧结的碳化硅烧结体的制造装置)
图24是制造形成第三实施方式的多晶质碳化硅基板310的多晶体(碳化硅烧结体)的制造装置450的示意图。
上述多晶质碳化硅锭310A或多晶质碳化硅晶片由图24所示的碳化硅烧结体的制造装置450来制造。碳化硅烧结体的制造装置450的内部450A被数Pa左右的真空气氛或Ar/N2气体置换。
多晶体(SiC烧结体)制造装置450采用基于放电等离子体烧结(Spark PlasmaSintering：SPS)的固体压缩烧结法。对于填充了粉末或固体的SiC多晶体材料494的石墨(graphite)制烧结模具(石墨模具)490，在加压的同时利用直流脉冲电源452通电，进而加热。石墨模具490中收容有热电偶或辐射温度计492。
石墨模具490经由石墨冲头480A、480B以及石墨垫片470A、470B而与加压轴460A、460B连接。加压轴460A、460B进一步与直流脉冲电源452连接。通过在加压轴460A、460B之间施加电压的同时加压，从而对SiC多晶体材料494进行通电、加压、加热。加热温度例如为约1800℃～2000℃程度，加压压力P例如为最大约100MPa左右，直流脉冲的脉冲电压例如为约5～10V程度。
在利用SPS制造形成第三实施方式的多晶质碳化硅基板310的多晶体(碳化硅烧结体)的情况下，能够以较低温、短时间形成多晶烧结体。
此外，第三实施方式的多晶质碳化硅基板310含有锗和锡中的至少1种，因此会抑制影响微结晶化、非晶质化以及强度的晶体缺陷等的产生。因此，在为了形成SiC多晶体而在2000℃左右的温度保持一定时间的情况下，也能够使烧结体整体的密度増大，并且能够有效抑制由于晶粒过度生长等导致容易发生粒界滑移，形成引起强度降低的微细组织。
此外，在利用SPS制造形成第三实施方式的多晶质碳化硅基板310的多晶体(碳化硅烧结体)的情况下，能够以高浓度掺杂掺杂剂，并且降低晶粒内部的缺陷的产生。由此，可以抑制粒内气孔的产生，也减少粒界的非晶质层、气孔，高温处理后的结晶状态的变化变小，此时产生的内部应力也得以降低。其结果是，耐热性提高。此外，由于将所导入的杂质量与烧结条件一起最适化，因此能够无限减小由于多余的杂质元素的固溶而产生的高温区域中的物性变化。
此外，在利用SPS制造形成第三实施方式的多晶质碳化硅基板310的多晶体(碳化硅烧结体)的情况下，能够不降低其他性能而容易地进行掺杂剂等的高浓度掺杂。由此，能够获得接近于理论值的低电阻化。
此外，在利用SPS制造形成第三实施方式的多晶质碳化硅基板310的多晶体(碳化硅烧结体)的情况下，与基于升华法、溶液法的碳化硅结晶块体生长相比，产量格外提高，即使加工中的材料利用效率相同，对成本的影响也小。此外，设备投资、制造场地的省空间化带来的固定費用降低效果也高。此外，在烧结时能够同时进行高浓度掺杂的杂质的活化处理，因此也能够获得工序简化带来的低成本化效果。
此外，在利用SPS制造形成第三实施方式的多晶质碳化硅基板310的多晶体(碳化硅烧结体)的情况下，可抑制晶粒内的气孔缺陷的产生，进而能够获得适度的微晶尺寸，此外，也能够抑制存在于粒界的不必要的非晶质层、气孔缺陷，因此能够提供通过研磨加工而容易平滑化的表面状态。
(利用CVD制造的多晶质碳化硅基板310)
第三实施方式的多晶质碳化硅基板310可以利用CVD来制造。例如，可以利用平面间歇型减压CVD来制造。
对于利用CVD制造的多晶质碳化硅基板310的原料，例如供给SiCL4作为Si系气体，供给C3F8作为C系气体。此外，使用N作为掺杂剂，将添加元素设为Ge，供给NH3或N2作为原料的N系气体，供给GeH4作为Ge系气体。需说明的是，各气体分别用H2气体稀释后供给至反应炉内。在致密的3C型多晶SiC的情况下，在厚度方向上能够获得每小时500μm以上的生长速度。
关于生长温度，在1300℃以上1600℃以下的范围实施，例如，约1400℃以上1500℃以下的范围是合适的。
所得的多晶质碳化硅锭310A的块体结晶长为约30mm。
需说明的是，将多晶质碳化硅锭310A切割出多晶质碳化硅基板310的工序等与SPS的情况相同。
在利用CVD制造的情况下，多晶质碳化硅基板310不易在基板中形成空洞，因此能够容易地提高基板的相对密度。另外，多晶质碳化硅基板310的相对密度可以为99％以上。
(利用多晶质碳化硅基板的SiC半导体元件)
以上第三实施方式的多晶质碳化硅基板310例如可以用于各种SiC半导体元件的制造。以下，作为它们中的例子，示出SiC肖特基势垒二极管(Schottky Barrier Diode：SBD)、SiC沟槽栅(Trench：T)型金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor：MOSFET)以及SiC平面栅型MOSFET的例子。
图25的(a)是使用第三实施方式的多晶质碳化硅基板310的半导体基板结构体301的示意性立体构成图。图25的(b)是图25的(a)中记载的半导体基板结构体301的示意性截面结构图。
将第三实施方式的多晶质碳化硅基板310用于各种SiC半导体元件的制造时，首先，可以制成图25所示的半导体基板结构体301，将所制成的半导体基板结构体301用于各种SiC半导体元件的制造。
如图25所示，使用第三实施方式的多晶质碳化硅基板310的半导体基板结构体(晶片)301的示意性立体构成如下：具备多晶质碳化硅基板310、与该基板310接合的缓冲层313、以及与缓冲层313接合的外延生长层312，该基板310与缓冲层313、以及缓冲层313与外延生长层312分别通过常温接合而接合。这里，作为常温接合，包括选自表面活化接合、等离子体活化接合以及原子扩散接合中的至少1种或多种。
需说明的是，多晶质碳化硅基板310与缓冲层313、以及缓冲层313与外延生长层312也可以通过扩散接合来接合。
在利用常温接合的情况下，使基板表面的表面粗糙度Ra为约1nm以下。其结果是，组成不同的接合界面层314的厚度为约1nm～10nm程度。
在利用扩散接合时，根据材料、接合温度，基板表面的表面粗糙度可以变大。为了利用原子扩散，原子扩散而组成梯度不同的接合界面层314的厚度为约1nm～10μm程度。
外延生长层312可以具备选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种。
外延生长层312可以具备选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种。
此外，在外延生长层312具备碳化硅的情况下，作为碳化硅，可以由4H-SiC、6H-SiC、2H-SiC或3C-SiC中的任一种材料构成。
缓冲层313可以具备选自与外延生长层312相同的组中的至少1种或多种。其中，只要与外延生长层312的导电类型相同即可，可以包含同种掺杂剂，也可以包含异种掺杂剂。
外延生长层312的第一掺杂剂的浓度可以为5×1014/cm3以上且小于2×1017/cm3，缓冲层313的第二掺杂剂的浓度可以为2×1017/cm3以上5×1018/cm3以下。
多晶质碳化硅基板310的厚度例如可以为约200μm～约500μm，SiC外延生长层312的厚度例如可以为约4μm～约100μm，SiC缓冲层313的厚度例如可以为约0.5μm～约1μm。
(SiC外延晶片)
在外延生长层312和缓冲层313由碳化硅形成的情况下，外延生长层(SiC外延生长层)312和缓冲层(SiC缓冲层)313例如可以由利用CVD外延生长而成的4H-SiC构成，可以具备小于4度的偏角。具体而言，SiC外延生长层312和SiC缓冲层313可以为利用所谓远程外延来制造的SiC单晶外延晶片，SiC单晶外延晶片通过在形成于SiC单晶基板上的石墨烯层上进行外延生长且从该石墨烯层剥离而得到。
(SiC-SBD)
由使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301制作的SiC-SBD321如图26所示具备由多晶质碳化硅基板310、SiC外延生长层312以及缓冲层313构成的半导体基板结构体301。多晶质碳化硅基板310与缓冲层313、缓冲层313与SiC外延生长层312分别通过常温接合而接合。另外，在多晶质碳化硅基板310与缓冲层313之间、或者在缓冲层313与SiC外延生长层312之间可以隔有接合界面层314。
多晶质碳化硅基板310和缓冲层313被掺杂成n+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)，SiC外延生长层312被掺杂成n-型(杂质密度例如为约5×1014cm-3～约5×1016cm-3)。
此外，SiC外延生长层312可以由4H-SiC、6H-SiC、2H-SiC或3C-SiC中的任一种材料构成。
作为n型掺杂杂质，例如，可以应用N(氮)、P(磷)等。
作为p型掺杂杂质，例如，可以应用B(硼)、Al(铝)等。
多晶质碳化硅基板310的背面具备覆盖其全域的阴极电极322，阴极电极322与阴极端子K连接。
此外，SiC外延生长层312的表面300(例如，(0001)面(Si面))具备使SiC外延生长层312的一部分作为活性区域323而露出的接触孔324，在包围活性区域23的场区域325形成有场绝缘膜326。
场绝缘膜326由SiO2(氧化硅)构成，但也可以由氮化硅(SiN)等其他绝缘物构成。在该场绝缘膜326上形成有阳极电极327，阳极电极327与阳极端子A连接。
在SiC外延生长层312的表面300附近(表层部)以与阳极电极327相接的方式形成有p型JTE(Junction Termination Extension，结终端扩展)结构328。JTE结构328以跨到场绝缘膜326的接触孔324的内外的方式沿接触孔324的轮廓形成。
(SiC-TMOSFET)
由使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301制作的沟槽栅型MOSFET331如图27所示具备由多晶质碳化硅基板310、SiC外延生长层312以及缓冲层313构成的半导体基板结构体301。多晶质碳化硅基板310与缓冲层313、缓冲层313与SiC外延生长层312分别通过常温接合而接合。另外，在多晶质碳化硅基板310与缓冲层313之间、或者在缓冲层313与SiC外延生长层312之间可以隔有接合界面层314。
多晶质碳化硅基板310和缓冲层313被掺杂成n+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)，SiC外延生长层312被掺杂成n-型(杂质密度例如为约5×1014cm-3～约5×1016cm-3)。
此外，SiC外延生长层312可以由4H-SiC、6H-SiC、2H-SiC或3C-SiC中的任一种材料构成。
作为n型掺杂杂质，例如，可以应用N(氮)、P(磷)等。
作为p型掺杂杂质，例如，可以应用B(硼)、Al(铝)等。
多晶质碳化硅基板310的背面((000-1)面、C面)具备覆盖其全域的漏电极332，漏电极332与漏极端子D连接。
在SiC外延生长层312的表面300((0001)面、Si面)附近(表层部)形成有p型(杂质密度例如为约1×1016cm-3～约1×1019cm-3)的主体区域333。SiC外延生长层312中，相对于主体区域333处于多晶质碳化硅基板310侧的部分为维持了SiC外延生长层的状态的n-型漏极区域334(312)。
SiC外延生长层312中形成有栅极沟槽335。栅极沟槽335从SiC外延生长层312的表面300贯通主体区域333，其最深部达到漏极区域334。
在栅极沟槽335的内表面以及SiC外延生长层312的表面300以覆盖栅极沟槽335的内表面全域的方式形成有栅极绝缘膜336。并且，通过利用例如多晶硅填充栅极绝缘膜336的内侧，由此在栅极沟槽335内埋设有栅电极337。栅电极337与栅极端子G连接。
在主体区域333的表层部形成有形成栅极沟槽335的侧面的一部分的n+型源极区域338。
此外，SiC外延生长层312中，形成有从其表面300贯通源极区域338且与主体区域333连接的p+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)主体接触区域339。
在SiC外延生长层312上形成有由SiO2构成的层间绝缘膜340。经由形成于层间绝缘膜340的接触孔341，源电极342与源极区域338和主体接触区域339连接。源电极342与源极端子S连接。
通过在源电极342与漏电极332之间(源极-漏极间)产生有预定的电位差的状态下对栅电极337施加预定的电压(栅极阈值电压以上的电压)，由此能够借助来自栅电极337的电场而在主体区域333中的与栅极绝缘膜336的界面附近形成沟道。由此，能够使电流流过源电极342与漏电极332之间，能够使SiC-TMOSFET331成为导通状态。
(SiC平面栅型MOSFET)
由使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301制作的平面栅型MOSFET351如图28所示具备由多晶质碳化硅基板310、SiC外延生长层312以及缓冲层313构成的半导体基板结构体301。多晶质碳化硅基板310与缓冲层313、缓冲层313与SiC外延生长层312分别通过常温接合而接合。另外，在多晶质碳化硅基板310与缓冲层313之间、或者在缓冲层313与SiC外延生长层312之间隔有接合界面层314。
多晶质碳化硅基板310和缓冲层313被掺杂成n+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)，SiC外延生长层312被掺杂成n-型(杂质密度例如为约5×1014cm-3～约5×1016cm-3)。
此外，SiC外延生长层312可以由4H-SiC、6H-SiC、2H-SiC或3C-SiC中的任一种材料构成。
作为n型掺杂杂质，例如，可以应用N(氮)、P(磷)等。
作为p型掺杂杂质，例如，可以应用B(硼)等。
在多晶质碳化硅基板310的背面((000-1)面)形成有覆盖全域的漏电极352，漏电极352与漏极端子D连接。
在SiC外延生长层312的表面300((0001)面)附近(表层部)以阱状形成有p型(杂质密度例如为约1×1016cm-3～约1×1019cm-3)的主体区域353。SiC外延生长层312中，相对于主体区域353处于SiC基板310侧的部分为维持了外延生长后的状态的n-型漏极区域354(312)。
在主体区域353的表层部，与主体区域353的周缘留有间隔地形成有n+型的源极区域355。
在源极区域355的内侧形成有p+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)的主体接触区域356。主体接触区域356将源极区域355在深度方向上贯通，与主体区域353连接。
在SiC外延生长层312的表面300形成有栅极绝缘膜357。栅极绝缘膜357覆盖主体区域353中的包围源极区域355的部分(主体区域353的周缘部)以及源极区域355的外周缘。
在栅极绝缘膜357上形成有例如由多晶硅构成的栅电极358。栅电极358隔着栅极绝缘膜357与主体区域353的周缘部对置。栅电极358与栅极端子G连接。
在SiC外延生长层312上形成有由SiO2构成的层间绝缘膜359。经由形成于层间绝缘膜359的接触孔360，源电极61与源极区域355和主体接触区域356连接。源电极361与源极端子S连接。
通过在源电极361与漏电极352之间(源极-漏极间)产生有预定的电位差的状态下对栅电极358施加预定的电压(栅极阈值电压以上的电压)，由此能够借助来自栅电极358的电场而在主体区域353中的与栅极绝缘膜357的界面附近形成沟道。由此，能够使电流流过源电极361与漏电极352之间，能够使平面栅型MOSFET351成为导通状态。
以上，对第三实施方式进行了说明，但也可以通过其他方式来实施。
例如，虽省略了图示，但利用使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301，也能够制造功率半导体装置。具体而言，可以制造使用半导体基板结构体301的立式设备结构。即，可以形成如下的立式功率半导体装置，其具备在半导体基板结构体301的与多晶质碳化硅基板310和缓冲层313的接合面对置的基板表面配置的第一金属电极，该半导体基板结构体301具备多晶质碳化硅基板310、与多晶质碳化硅基板310一体化了的外延生长层312、以及配置在多晶质碳化硅基板310与外延生长层312之间且与多晶质碳化硅基板310和外延生长层312分别接合的缓冲层313，外延生长层312包含第一掺杂剂，缓冲层313包含导电类型与第一掺杂剂相同的第二掺杂剂，缓冲层313所含的第二掺杂剂的浓度高于外延生长层312所含的掺杂剂浓度。
此外，可以形成进一步具备在与缓冲层313和外延生长层312的接合面对置的外延生长层312表面配置的第二金属电极的立式功率半导体装置。
此外，例如，也可以利用使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301制造卧式设备结构。即，可以形成如下卧式功率半导体装置，其具备在半导体基板结构体301的与缓冲层313和外延生长层312的接合面对置的外延生长层312表面配置的第二金属电极，该半导体基板结构体301具备多晶质碳化硅基板310、与多晶质碳化硅基板310一体化了的外延生长层312、以及配置在多晶质碳化硅基板310与外延生长层312之间且与多晶质碳化硅基板310和外延生长层312分别接合的缓冲层313，外延生长层312包含第一掺杂剂，缓冲层313包含导电类型与第一掺杂剂的相同的第二掺杂剂，缓冲层313所含的第二掺杂剂的浓度高于外延生长层312所含的掺杂剂浓度。
在上述立式或卧式功率半导体装置中，示出了外延生长层312和缓冲层313为碳化硅的例子，但外延生长层312和缓冲层313不限定于此。例如，外延生长层312和缓冲层313分别可以具备选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种。此外，外延生长层312和缓冲层313分别可以具备选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种。
此外，例如，虽然省略了图示，但也可以利用使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301来制造MOS电容器。对于MOS电容器，能够提高成品率和可靠性。
此外，虽然省略了图示，但也可以利用使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301来制造双极晶体管。此外，第三实施方式的半导体基板结构体1也可以用于制造SiC-pn二极管、SiC绝缘栅双极晶体管(Insulated Gate BipolarTransistor：IGBT)、SiC互补型MOSFET等。
具备使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301的功率半导体装置可以具备SiC系、Si系、GaN系、AlN系、氧化镓系的IGBT、二极管、MOSFET、晶闸管、LED设备中的任一者。
具备使用第三实施方式的多晶质碳化硅基板310制造的半导体基板结构体301的功率半导体装置可以具备一合一模组、二合一模组、四合一模组、六合一模组、七合一模组、八合一模组、十二合一模组、或十四合一模组中的任一构成。
根据第三实施方式，能够提供即使在高温下也具有稳定的界面结构的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置。
根据第三实施方式，能够消除材料的限制，能够提供可获得低成本化、期望的物性的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置。
根据第三实施方式的半导体基板结构体，由于代替在SiC单晶基板上形成SiC外延生长层，使用常温接合技术使任意的基板与SiC外延生长层贴合而接合，因此能够扩大外延生长层与基板的组合范围。
根据第三实施方式的半导体基板结构体，代替高成本的SiC单晶基板，例如可以利用低成本的SiC多晶基板、碳基板作为基板材料。
此外，根据第三实施方式的半导体基板结构体，能够组合具有期望的特性的基板与SiC外延生长层，因此能够提高功率半导体装置的特性。具体而言，由于能够使热膨胀系数、热导率、电导率、机械特性成为期望的组合，因此能够提高功率半导体装置的开关特性、耐热性、机械可靠性。
此外，根据第三实施方式的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置，由于使用常温接合技术、扩散接合技术使任意的基板与已完成的SiC外延生长层贴合而接合，因此能够缩短工序的时间。此外，由于能够将任意的基板与已完成的SiC外延生长层组合，因此能够提高制造成品率。
此外，根据第三实施方式的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置，由于具备掺杂剂的浓度高于SiC外延生长层的SiC缓冲层，因此能够提高半导体基板结构体的耐压。由此，在将该半导体基板结构体应用于设备的情况下，能够提高设备的可靠性。
[其他实施方式]
如上，虽然记载了一些实施方式，但构成公开的一部分的论述以及附图是例示性的，不应理解为是限定性的。通过上述公开，本领域的技术人员应该会明确各种各样的代替方式的实施、实施例以及运用技术。
如上所述，第三实施方式包含没有在此记载的各种各样的方式的实施等。
(第四实施方式)
接下来，对第四实施方式进行说明。在以下说明的附图的记载中，对于相同或类似的部分赋予相同或类似的符号。但应当注意的是，附图是示意性的，各构成部件的厚度与平面尺寸的关系与实际有所不同。因此，具体的厚度、尺寸应当斟酌以下的说明来判断。此外，不言而喻的是，附图彼此之间也包括相互的尺寸关系、比率不同的部分。
另外，以下所示的第四实施方式是例示用于将技术思想具体化的装置、方法的实施方式，不限定各构成部件的材质、形状、结构、配置等。该第四实施方式在权利要求的范围内可以加以各种变更。
第四实施方式的半导体基板结构体的示意性截面结构如图29所示。
第四实施方式的半导体基板结构体501如图29所示具备多晶质基板510、与多晶质基板510一体化了的外延生长层512、配置在多晶质基板510与外延生长层512之间而与多晶质基板510和外延生长层512分别接合的缓冲层513。外延生长层512包含第一掺杂剂，缓冲层513包含导电类型与第一掺杂剂相同的第二掺杂剂。缓冲层513所含的第二掺杂剂的浓度高于外延生长层512所含的第一掺杂剂浓度。这里，第一掺杂剂和第二掺杂剂只要导电类型相同即可，可以为同种掺杂剂，也可以为异种掺杂剂。
多晶质基板510与缓冲层513可以通过常温接合而彼此接合。这里，作为常温接合，可以包括选自表面活化接合、等离子体活化接合以及原子扩散接合中的至少1种或多种。
缓冲层513与外延生长层512可以通过常温接合而彼此接合。
外延生长层512的第一掺杂剂的浓度可以为5×1014/cm3以上且小于2×1017/cm3，缓冲层513的第二掺杂剂的浓度可以为2×1017/cm3以上5×1018/cm3以下。
缓冲层513的厚度可以为0.1μm以上10μm以下。
外延生长层512和缓冲层513分别可以具备选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种。此外，可以具备选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种。
需说明的是，外延生长层512和缓冲层513中所含的无机材料的种类可以相同，也可以不同。
此外，多晶质基板510可以具备选自烧结体、BN、AlN、Al2O3、Ga2O3、金刚石、碳以及石墨之组中的至少1种或多种。
这里，烧结体可以具备选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种烧结体。
此外，烧结体可以具备选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种烧结体。
多晶质基板510可以以5×1018/cm3以上、2×1022/cm3以下的浓度包含掺杂剂。
多晶质基板510的厚度可以为100μm以上1000μm以下。此外，多晶质基板510的直径可以为100mm以上。
多晶质基板510与缓冲层513可以形成欧姆接合。
外延生长层512和缓冲层513分别可以包含由4H-SiC构成的外延生长层。上述由4H-SiC构成的外延生长层可以具有(000-1)面(C面)或(0001)面(Si面)的表面。
图29的例子中，示出了如下例子：外延生长层512为SiC制，缓冲层513为掺杂剂的浓度高于外延生长层512的SiC制外延生长层，多晶质基板510为SiC烧结体。
图29的例子中，SiC制的缓冲层513与SiC制的多晶质基板510进行了常温接合。SiC制的缓冲层513与SiC制的外延生长层512也进行了常温接合。即，SiC制的缓冲层513与SiC制的多晶质基板510和SiC制的外延生长层512分别进行了常温接合。
图29的例子中，在SiC制的缓冲层513与SiC制的多晶质基板510的界面形成有在常温接合时形成的接合界面层514。即，SiC制的缓冲层513与SiC制的多晶质基板510经由接合界面层514接合。
在常温接合时，将多晶质基板510的进行接合一侧的表面的表面粗糙度Ra(算术平均粗糙度)设为约1nm以下。其结果是，组成与多晶质基板510不同的接合界面层514的厚度成为约1nm～10nm程度。接合界面层514可以为无定形SiC。
此外，作为SiC烧结体的多晶质基板510具有包含多个晶粒515的结构，且包含多个空洞(气孔)517。
需说明的是，图29的例子中，多晶质基板510为SiC烧结体，但多晶质基板510不限定于烧结体。例如，多晶质基板510可以为通过化学气相生长法(Chemical VaporDeposition：CVD)制成的SiC多晶体。
关于第四实施方式中使用的外延生长层512所含的掺杂剂，作为n型掺杂剂，可以应用例如N(氮)、P(磷)、As(砷)等，作为p型掺杂剂，例如，可以应用Al(铝)等。
第四实施方式中使用的缓冲层513所含的掺杂剂可以具备选自与外延生长层512相同的组中的至少1种或多种。其中，只要导电类型与外延生长层12相同即可，可以包含同种掺杂剂，也可以包含异种掺杂剂。
根据第四实施方式，由于没有材料的限制，因而能够提供可在获得期望的物性的同时实现低成本化的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置。
根据第四实施方式的半导体基板结构体，由于代替在SiC单晶基板上形成SiC外延生长层，使用常温接合技术使任意的多晶质基板、外延生长层以及缓冲层贴合而接合，因此能够扩大基板、外延生长层以及缓冲层的组合范围。
此外，根据第四实施方式的半导体基板结构体，能够组合具有期望的特性的基板与SiC外延生长层，因此能够提高功率半导体装置的特性。具体而言，由于能够使热膨胀系数、热导率、电导率、机械特性成为期望的组合，因此能够提高功率半导体装置的开关特性、耐热性、机械可靠性。
此外，根据第四实施方式的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置，由于使用常温接合技术使任意的基板与已完成的SiC外延生长层、缓冲层贴合而接合，因此能够缩短制造工序的时间。此外，由于能够将任意的基板与已完成的SiC外延生长层以及缓冲层组合，因此能够提高制造成品率。
此外，根据第四实施方式的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置，由于使用常温接合技术使任意的基板与已完成的SiC外延生长层、缓冲层贴合而接合，因此作为基板例如使用作为烧结体的多晶性基板的情况下，烧结体可利用2000℃以上的高温工艺制造，降低在基板内残留的应力，因此即使为与SiC外延生长层、缓冲层贴合的状态，也不易发生基板的翘曲。
此外，在第四实施方式的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置中，作为基板使用作为烧结体的多晶性基板的情况下，能够仅改变原料的配合而容易地提高掺杂剂的浓度，因此能够容易地使基板低电阻化。
(半导体基板结构体的制造方法)
第四实施方式的半导体基板结构体1的制造方法如图30所示。
首先，准备多晶质基板510以及分别与上述多晶质基板510分体的外延生长层512和缓冲层513。然后，应用CMP技术、MP技术对于多晶质基板510中的与缓冲层513接合的面进行平滑化以使表面粗糙度Ra成为例如1nm以下(表面平滑化工序S20)。需说明的是，作为平滑化的技术，也可以应用将离子束中性化了的氩、氖等的高速原子束照射技术等。
接着，将多晶质基板510与缓冲层513贴合并通过常温接合进行接合(多晶质基板与缓冲层的接合工序S21)，将外延生长层512与缓冲层513贴合并通过常温接合进行接合(外延生长层与缓冲层的接合工序S22)。需说明的是，对于多晶质基板与缓冲层的接合工序S21和外延生长层与缓冲层的接合工序S22而言，先实施哪一个工序都可以。
(常温接合技术)
作为常温接合技术，包括表面活化接合技术、等离子体活化接合技术、原子扩散接合技术等。常温接合技术是在真空中使用高速原子束等将固体表面的氧化物、吸附分子通过溅射效应去除而将表面活化后，使活性表面彼此接触，在常温下形成原子间结合的技术。常温接合技术中，通过在真空中对接合面进行表面处理，从而使表面的原子成为容易进行化学结合的活性状态。常温接合技术中，通过将妨碍接合的表面层去除，从而使表面的原子的结合键彼此直接结合，形成牢固的接合。通过使用常温接合技术，能够在常温下将多种材料接合。
作为半导体材料，例如，可以应用于Si、SiC、GaAs、InP、GaP、InAs等的同种接合以及它们中相互异种材料的接合。作为单晶氧化物，可以应用于Si/LiNbO3、Si/LiTaO3、Si/Gd3Ga5O12、Si/Al2O3(蓝宝石)等。作为金属，可以应用于Au、Pt、Ag、Cu、Al、Sn、Pb、Zn、焊料的块体材料、箔、凸块等。此外，也可以应用于将Au、Pt、Cu、Al制作在基板上的膜材等。此外，作为金属/陶瓷结构，可以应用于Al/Al2O3、Al/氮化硅、Al/SiC、Al/AlN等Al的异种材料接合等。
常温接合技术中，需要所接合的面清洁，且以原子水平平滑。因此，平滑化工序S20中，期望使所接合的面的表面粗糙度Ra例如平滑化至1nm以下。
表面层的去除中，例如，可以应用基于离子束、等离子体等的溅射蚀刻。溅射蚀刻后的表面处于与周边的气体分子也容易反应的状态。作为离子束，可使用氩等非活性气体，此外，处理时在排气成高真空后的真空腔室中进行。溅射蚀刻后露出带有未结合键的原子的表面处于与其他原子的结合力大的活性状态，通过将它们接合而能够在常温下获得牢固的接合。
第四实施方式的半导体基板结构体的制造方法中可应用的常温接合中，多晶质基板与缓冲层的接合工序S21中，在排气成高真空后的真空腔室中通过蚀刻而去除覆盖多晶质基板510和缓冲层513各自的接合一侧的表面的污染物层，使用于接合的面清洁化(蚀刻工序S211)。这里，蚀刻工序S211中，从氩的高速离子束发生装置照射高速原子束来实施。
蚀刻工序S211后的经清洁化的多晶质基板510与缓冲层513之间处于露出结合键的活性状态。通过使处于该活性状态的多晶质基板510与缓冲层513在真空腔室内接触，从而存在于活性状态的表面的结合键彼此结合，能够将多晶质基板510与缓冲层513接合(接合工序S212)。
外延生长层与缓冲层的接合工序S22也与多晶质基板与缓冲层的接合工序S21同样地，实施使缓冲层513和外延生长层512的表面清洁化而成为活性状态的蚀刻工序S221，实施将缓冲层513与外延生长层512接合的接合工序S222。
根据第四实施方式的半导体基板结构体的制造方法，由于接合界面的损伤少，因此能够获得由高成品率带来的生产率。
(设备的耐压模拟)
图31分别涉及使用第四实施方式的半导体基板结构体的肖特基势垒二极管的模拟模型(“有缓冲层”)、在基板与外延生长层的界面没有缺陷且不含缓冲层的肖特基势垒二极管的模拟模型(“无空洞”)、在基板与外延生长层的界面存在缺陷且不含缓冲层的肖特基势垒二极管的模拟模型(“有空洞”)，是示出对设备施加反向偏压时的电压-电流密度特性的模拟结果的曲线图。
图32是对图31中使用的各模拟模型施加击穿电压的状态下的电场分布的模拟结果。图32A是使用第四实施方式的半导体基板结构体的肖特基势垒二极管模型的模拟结果。图32B是在基板与外延生长层的界面没有缺陷且不含缓冲层的肖特基势垒二极管模型的模拟结果，图32C是在基板与外延生长层的界面存在缺陷且不含缓冲层的肖特基势垒二极管模型的模拟结果，图32D是图32C的模拟结果中的缺陷附近的放大图。需说明的是，图32A～图32C中，是将从电场分布大幅变动的基板的表面附近至配置在外延生长层的上表面的电极的范围放大后的放大图。
将使用第四实施方式的半导体基板结构体的肖特基势垒二极管模型化并通过设备模拟来调查耐压性能。以下说明具体的模拟模型。
在所有肖特基势垒二极管的模拟模型中，上层由厚度5μm、宽度5μm、掺杂剂浓度为1×1015/cm3的无缺陷的SiC层形成，在该上层的上表面形成电极的构成是共同的构成。
在图31的“有缓冲层”和图32A中示出模拟结果的模拟模型具备宽度5μm、掺杂剂浓度为1×1019/cm3的作为SiC层的下层。在该下层的上层侧表面形成有1μm见方的气孔。并且，该模拟模型在上层与下层之间具备由厚度0.5μm、宽度5μm、掺杂剂浓度为1×1018/cm3的无缺陷的SiC层形成的缓冲层。
在图31的“有空洞”和图32C、图32D中示出模拟结果的模拟模型没有缓冲层，这点与图31的“有缓冲层”、图32A中使用的模拟模型不同。
在图31的“无空洞”和图32B中示出模拟结果的模拟模型没有缓冲层，且在下层的表面未形成气孔，这两点与图31的“有缓冲层”、图32A中使用的模拟模型不同。
(模拟结果)
图31、图32B所示的、在基板的表面没有空洞的“无空洞”的模拟模型的模拟结果中，在图31中示出了设备原本的耐压性能。并且，图31、图32C所示的、在基板的表面存在空洞的“有空洞”的模拟模型的模拟结果中，得到了与“无空洞”时相比耐压性能降低的结果。
与此相对，图31、图32A所示的、将第四实施方式的半导体基板结构体501模型化了的“有缓冲层”的模拟模型的模拟结果中，获得了耐压性能大幅改善的结果。
“无空洞”的模拟模型中，如图32C、图32D所示，在形成了上部电极的掺杂剂浓度低的层与掺杂剂浓度高的基板的界面中的与空洞相接的位置的周边发生电场集中。然而，在“有缓冲层”的模拟模型中，由于掺杂剂浓度高且未形成空洞的缓冲层与基板表面接合，因此即使在基板表面存在空洞的情况下，也会防止与空洞相接的位置周边的电场集中而大幅改善耐压性能。
如上所述，将第四实施方式的半导体基板结构体模型化了的“有缓冲层”的模拟模型的模拟结果中，示出了使用第四实施方式的半导体基板结构体的设备的耐压性能大幅改善，设备的可靠性得以提高。
因此，根据第四实施方式的半导体基板结构体1，作为基板，例如可以利用低成本的多晶质基板510作为基板来代替高成本的单晶基板。
需说明的是，图29的例子中，举出了SiC烧结体的例子作为多晶质基板510。但是，多晶质基板510不限定于烧结体，可以为利用CVD制成的SiC多晶体。
该情况下，在多晶质基板510的内部形成的空洞517大幅减少，但多晶体在表面平滑化工序S20中可能会因脱粒等而在表面形成凹部，因此表面状态会与上述模拟中的“有空洞”的状态成为同样的状态。因此，在将利用CVD制成的SiC多晶体用作多晶质基板510的设备中，通过采用与第四实施方式的半导体基板结构体501的构成，也会改善设备的耐压性能。
(SiC烧结体的制造装置)
第四实施方式的半导体基板结构体中使用的多晶体(SiC烧结体)的制造装置650示意性地如图33所示。多晶体(SiC烧结体)制造装置650的内部650A被置换为数Pa程度的真空气氛或Ar/N2气体。
多晶体(SiC烧结体)制造装置650采用基于热压烧结(Hot Press：HP)的固体压缩烧结法。对于填充了粉体或固体的SiC多晶体材料694的石墨(graphite)制烧结模具(石墨模具)690，在加压的同时进行加热。石墨模具690中，收容有热电偶或辐射温度计692。
石墨模具690经由石墨冲头680A、680B以及石墨垫片670A、670B而与加压轴660A、660B连接。通过在加压轴660A、660B间加压，由此对SiC多晶体材料694进行加压、加热。加热温度例如为约200℃～350℃程度，加压压力P例如为最大约50MPa程度。另外，除了热压烧结(HP)以外，例如，也可以应用放电等离子体烧结(Spark Plasma Sintering：SPS)。
根据第四实施方式的半导体基板结构体的多晶体(SiC烧结体)制造装置650，由于加热范围受到限定，因此与电炉等气氛加热相比，能够进行快速升温、冷却(数分钟～数小时)。通过加压以及快速升温，能够制作抑制了晶粒生长的致密的SiC烧结体。此外，不仅是烧结，也可以应用于烧结接合、多孔质体烧结等。
以上的第四实施方式的半导体基板结构体1例如可以用于制造各种SiC半导体元件。以下，作为它们中的例子，示出SiC肖特基势垒二极管(Schottky Barrier Diode：SBD)、SiC沟槽栅(Trench：T)型金属氧化物半导体场效应晶体管(Metal Oxide SemiconductorField Effect Transistor：MOSFET)以及SiC平面栅型MOSFET的例子。
(SiC-SBD)
使用第四实施方式的半导体基板结构体作制的SiC-SBD521如图34所示具备由SiC烧结体510、SiC外延生长层512以及缓冲层513构成的半导体基板结构体501。SiC烧结体510与缓冲层513、缓冲层513与SiC外延生长层512分别通过常温接合而接合。另外，在SiC烧结体510与缓冲层513之间、或者在缓冲层513与SiC外延生长层512之间可以隔有接合界面层514。
SiC烧结体510和缓冲层513被掺杂成n+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)，SiC外延生长层512被掺杂成n-型(杂质密度例如为约5×1014cm-3～约5×1016cm-3)。
此外，SiC外延生长层512可以由4H-SiC、6H-SiC、2H-SiC或3C-SiC中的任一种材料构成。此外，可以具备BN、AlN、Al2O3、Ga2O3、金刚石、碳或石墨中的任一者来代替SiC烧结体510。
作为n型掺杂杂质，例如，可以应用N(氮)、P(磷)、As(砷)等。
作为p型掺杂杂质，例如，可以应用Al(铝)等。
SiC烧结体510的背面具备覆盖其全域的阴极电极522，阴极电极522与阴极端子K连接。
此外，SiC外延生长层512的表面500(例如，(0001)面(Si面))具备使SiC外延生长层512的一部分作为活性区域523而露出的接触孔524，在包围活性区域523的场区域525形成有场绝缘膜526。
场绝缘膜526由SiO2(氧化硅)构成，但也可以由氮化硅(SiN)等其他绝缘物构成。在上述场绝缘膜526上形成有阳极电极527，阳极电极527与阳极端子A连接。
在SiC外延生长层512的表面500附近(表层部)以与阳极电极527相接的方式形成有p型JTE(Junction Termination Extension，结终端扩展)结构528。JTE结构528以跨到场绝缘膜526的接触孔524的内外的方式沿接触孔524的轮廓形成。
(SiC-TMOSFET)
使用第四实施方式的半导体基板结构体作制的沟槽栅型MOSFET531如图35所示具备由SiC烧结体510、SiC外延生长层512以及缓冲层513构成的半导体基板结构体501。SiC烧结体510与缓冲层513、缓冲层513与SiC外延生长层512分别通过常温接合而接合。另外，在SiC烧结体510与缓冲层513之间、或者在缓冲层513与SiC外延生长层512之间可以隔有接合界面层514。
SiC烧结体510和缓冲层513被掺杂成n+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)，SiC外延生长层512被掺杂成n-型(杂质密度例如为约5×1014cm-3～约5×1016cm-3)。
此外，SiC外延生长层512可以由4H-SiC、6H-SiC、2H-SiC或3C-SiC中的任一种材料构成。
此外，可以具备BN、AlN、Al2O3、Ga2O3、金刚石、碳或石墨中的任一者来代替SiC烧结体510。
作为n型掺杂杂质，例如，可以应用N(氮)、P(磷)、As(砷)等。
作为p型掺杂杂质，例如，可以应用Al(铝)等。
SiC烧结体510的背面((000-1)面、C面)具备覆盖其全域的漏电极532，漏电极532与漏极端子D连接。
在SiC外延生长层512的表面500((0001)面、Si面)附近(表层部)形成有p型(杂质密度例如为约1×1016cm-3～约1×1019cm-3)的主体区域533。SiC外延生长层512中，相对于主体区域533处于SiC烧结体510侧的部分为维持了SiC外延生长层的状态的n-型漏极区域534(512)。
SiC外延生长层512中形成有栅极沟槽535。栅极沟槽535从SiC外延生长层512的表面500贯通主体区域533，其最深部达到漏极区域534。
在栅极沟槽535的内表面以及SiC外延生长层512的表面500以覆盖栅极沟槽535的内表面全域的方式形成有栅极绝缘膜536。并且，通过利用例如多晶硅填充栅极绝缘膜536的内侧，由此在栅极沟槽535内埋设有栅电极537。栅电极537与栅极端子G连接。
在主体区域533的表层部形成有形成栅极沟槽535的侧面的一部分的n+型源极区域538。
此外，SiC外延生长层512中，形成有从其表面500贯通源极区域538且与主体区域533连接的p+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)主体接触区域539。
在SiC外延生长层512上形成有由SiO2构成的层间绝缘膜540。经由形成于层间绝缘膜540的接触孔541，源电极542与源极区域538和主体接触区域539连接。源电极542与源极端子S连接。
通过在源电极542与漏电极532之间(源极-漏极间)产生有预定的电位差的状态下对栅电极537施加预定的电压(栅极阈值电压以上的电压)，由此能够借助来自栅电极537的电场而在主体区域533中的与栅极绝缘膜536的界面附近形成沟道。由此，能够使电流流过源电极542与漏电极532之间，能够使SiC-TMOSFET531成为导通状态。
(SiC平面栅型MOSFET)
使用第四实施方式的半导体基板结构体1制作的平面栅型MOSFET551如图36所示具备由SiC烧结体510、SiC外延生长层512以及缓冲层513构成的半导体基板结构体501。SiC烧结体510与缓冲层513、缓冲层513与SiC外延生长层512分别通过常温接合而接合。另外，在SiC烧结体510与缓冲层513之间、或者在缓冲层513与SiC外延生长层512之间可以隔有接合界面层514。
SiC烧结体510和缓冲层513被掺杂成n+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)，SiC外延生长层512被掺杂成n-型(杂质密度例如为约5×1014cm-3～约5×1016cm-3)。
此外，SiC外延生长层512可以由4H-SiC、6H-SiC、2H-SiC或3C-SiC中的任一种材料构成。此外，可以举出BN、AlN、Al2O3、Ga2O3、金刚石、碳或石墨中的任一者来代替SiC烧结体510。
作为n型掺杂杂质，例如，可以应用N(氮)、P(磷)、As(砷)等。
作为p型掺杂杂质，例如，可以应用Al(铝)等。
在SiC烧结体510的背面((000-1)面)形成有覆盖全域的漏电极552，漏电极552与漏极端子D连接。
在SiC外延生长层512的表面500((0001)面)附近(表层部)以阱状形成有p型(杂质密度例如为约1×1016cm-3～约1×1019cm-3)主体区域553。SiC外延生长层512中，相对于主体区域553处于SiC基板510侧的部分为维持了外延生长后的状态的n-型漏极区域554(512)。
在主体区域553的表层部，与主体区域553的周缘留有间隔地形成有n+型源极区域555。
在源极区域555的内侧形成有p+型(杂质密度例如为约1×1018cm-3～约1×1021cm-3)主体接触区域556。主体接触区域556将源极区域555在深度方向上贯通，与主体区域553连接。
在SiC外延生长层512的表面500形成有栅极绝缘膜557。栅极绝缘膜557覆盖主体区域553中的包围源极区域555的部分(主体区域553的周缘部)以及源极区域555的外周缘。
在栅极绝缘膜557上形成有例如由多晶硅构成的栅电极558。栅电极558隔着栅极绝缘膜557与主体区域553的周缘部对置。栅电极558与栅极端子G连接。
在SiC外延生长层512上形成有由SiO2构成的层间绝缘膜559。经由形成于层间绝缘膜559的接触孔560，源电极561与源极区域555和主体接触区域556连接。源电极561与源极端子S连接。
通过在源电极561与漏电极552之间(源极-漏极间)产生有预定的电位差的状态下对栅电极558施加预定的电压(栅极阈值电压以上的电压)，由此能够借助来自栅电极558的电场而在主体区域553中的与栅极绝缘膜557的界面附近形成沟道。由此，能够使电流流过源电极561与漏电极552之间，能够使平面栅型MOSFET551成为导通状态。
以上，对第四实施方式进行了说明，但也可以通过其他方式来实施。
例如，虽然省略了图示，但也可以使用第四实施方式的半导体基板结构体501来制造功率半导体装置。具体而言，也可以制造使用半导体基板结构体501的立式设备结构。即，可以形成如下的立式功率半导体装置，其具备在半导体基板结构体501的与多晶质基板510和缓冲层513的接合面对置的基板表面配置的第一金属电极，该半导体基板结构体501具备多晶质基板510、与多晶质基板510一体化了的外延生长层512、以及配置在多晶质基板510与外延生长层512之间且与多晶质基板510和外延生长层512分别接合的缓冲层513，外延生长层512包含第一掺杂剂，缓冲层513包含导电类型与第一掺杂剂相同的第二掺杂剂，缓冲层513所含的第二掺杂剂的浓度高于外延生长层512所含的掺杂剂浓度。
此外，可以形成进一步具备在与缓冲层513和外延生长层512的接合面对置的外延生长层512表面配置的第二金属电极的立式功率半导体装置。
此外，例如，也可以使用第四实施方式的半导体基板结构体501制造卧式设备结构。即，可以形成如下卧式功率半导体装置，其具备在半导体基板结构体501的与缓冲层513和外延生长层512的接合面对置的外延生长层512表面配置的第二金属电极，该半导体基板结构体501具备多晶质基板510、与多晶质基板510一体化了的外延生长层512、以及配置在多晶质基板510与外延生长层512之间且与多晶质基板510和外延生长层512分别接合的缓冲层513，外延生长层512包含第一掺杂剂，缓冲层513包含导电类型与第一掺杂剂相同的第二掺杂剂，缓冲层513所含的第二掺杂剂的浓度高于外延生长层512所含的掺杂剂浓度。
在上述立式或卧式功率半导体装置中，外延生长层512和缓冲层513分别也可以具备选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种。此外，外延生长层512和缓冲层513分别可以具备选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种。
在上述立式或卧式功率半导体装置中，多晶质基板也可以具备选自烧结体、BN、AlN、Al2O3、Ga2O3、金刚石、碳以及石墨之组中的至少1种或多种。此外，烧结体可以具备选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种烧结体。此外，烧结体可以具备选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种烧结体。
此外，例如，虽然省略了图示，但也可以使用第四实施方式的半导体基板结构体1来制造MOS电容器。对于MOS电容器，能够提高成品率和可靠性。
此外，虽然省略了图示，但也可以使用第四实施方式的半导体基板结构体501来制造双极晶体管。此外，第四实施方式的半导体基板结构体501也可以用于制造SiC-pn二极管、SiC绝缘栅双极晶体管(Insulated Gate Bipolar Transistor：IGBT)、SiC互补型MOSFET等。
如图37所示，第四实施方式的半导体基板结构体(晶片)501的示意性立体构成如下：具备多晶质基板510、与多晶质基板510接合的缓冲层513、以及与缓冲层513接合的外延生长层512，多晶质基板510与缓冲层513、以及缓冲层513与外延生长层512分别通过常温接合而接合。这里，作为常温接合，包括选自表面活化接合、等离子体活化接合以及原子扩散接合中的至少1种或多种。
需说明的是，多晶质基板510与缓冲层513、以及缓冲层513与外延生长层512也可以通过扩散接合来接合。
在利用常温接合的情况下，使基板表面的表面粗糙度Ra为约1nm以下。其结果是，组成不同的接合界面层514的厚度为约1nm～10nm程度。
在利用扩散接合时，根据材料、接合温度，基板表面的表面粗糙度可以变大。为了利用原子扩散，原子扩散而组成梯度不同的接合界面层514的厚度为约1nm～10μm程度。
外延生长层512可以具备选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种。
外延生长层512可以具备选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种。
此外，作为SiC外延生长层，可以由4H-SiC、6H-SiC、2H-SiC或3C-SiC中的任一种材料构成。
缓冲层513可以具备选自与外延生长层512相同的组中的至少1种或多种。其中，只要与外延生长层512的导电类型相同即可，可以包含同种掺杂剂，也可以包含异种掺杂剂。
多晶质基板510可以具备选自烧结体、BN、AlN、Al2O3、Ga2O3、金刚石、碳以及石墨之组中的至少1种或多种。
这里，烧结体可以具备选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种烧结体。此外，烧结体可以具备选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种烧结体。
多晶质基板(SiC烧结体)510的厚度例如可以为约200μm～约500μm，SiC外延生长层512的厚度例如可以为约4μm～约100μm，SiC缓冲层513的厚度例如可以为约0.5μm～约1μm。
(SiC外延晶片)
SiC外延生长层512和SiC缓冲层513例如可以由利用CVD外延生长而成的4H-SiC构成，可以具备小于4度的偏角。具体而言，SiC外延生长层512和SiC缓冲层513可以为利用所谓远程外延来制造的SiC单晶外延晶片，该SiC单晶外延晶片通过在形成于SiC单晶基板上的石墨烯层上进行外延生长且从该石墨烯层剥离而得到。
(结晶结构例)
可应用于SiC外延生长层512和SiC缓冲层513的4H-SiC结晶的晶胞的示意性立体构成如图38的(a)所示，4H-SiC结晶的2层部分的示意性构成如图38的(b)所示，4H-SiC结晶的4层部分的示意性构成如图38的(c)所示。
此外，从(0001)面的正上方观察图38的(a)所示的4H-SiC的结晶结构的晶胞的示意性构成如图39所示。
如图38(a)～图38(c)所示，4H-SiC的结晶结构可以通过六方晶系来近似，相对于1个Si原子结合有4个C原子。4个C原子位于将Si原子配置在中央的正四面体的4个顶点。这4个C原子中，1个Si原子相对于C原子位于[0001]轴方向，其他3个C原子相对于Si原子位于[000-1]轴侧。图38的(a)中，偏角θ例如为约4度以下。
轴和[000-1]轴沿六棱柱的轴向，以上述[0001]轴为法线的面(六棱柱的顶面)为(0001)面(Si面)。另一方面，以[000-1]轴为法线的面(六棱柱的下表面)为(000-1)面(C面)。
此外，与[0001]轴垂直且从(0001)面的正上方观察时通过六棱柱的互不相邻的顶点的方向分别为a1轴[2-1-10]、a2轴[-12-10]和a3轴[-1-120]。
如图39所示，通过a1轴与a2轴之间的顶点的方向为[11-20]轴，通过a2轴与a3轴之间的顶点的方向为[-2110]轴，通过a3轴与a1轴之间的顶点的方向为[1-210]轴。
在通过六棱柱的各顶点的上述6条轴的各轴间，相对于其两侧的各轴以30°的角度倾斜而成为六棱柱的各侧面的法线的轴分别从a1轴与[11-20]轴之间开始按照顺时针方向依次为[10-10]轴、[1-100]轴、[0-110]轴、[-1010]轴、[-1100]轴和[01-10]轴。以这些轴为法线的各面(六棱柱的侧面)是与(0001)面和(000-1)面呈直角的晶面。
具备第四实施方式的半导体基板结构体的功率半导体装置可以具备SiC系、Si系、GaN系、AlN系、氧化镓系的IGBT、二极管、MOSFET、晶闸管、LED设备中的任一者。
具备第四实施方式的半导体基板结构体的功率半导体装置可以具备一合一模组、二合一模组、四合一模组、六合一模组、七合一模组、八合一模组、十二合一模组或十四合一模组中的任一构成。
根据第四实施方式，能够提供即使在高温下也具有稳定的界面结构的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置。
根据第四实施方式，能够消除材料的限制，能够提供可获得低成本化、期望的物性的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置。
根据第四实施方式的半导体基板结构体，由于代替在SiC单晶基板上形成SiC外延生长层，使用常温接合技术使任意的基板与SiC外延生长层贴合而接合，因此能够扩大外延生长层与基板的组合范围。
根据第四实施方式的半导体基板结构体，代替高成本的SiC单晶基板，例如可以利用低成本的SiC多晶基板、碳基板作为基板材料。
根据第四实施方式的半导体基板结构体，代替高成本的SiC单晶基板，例如可以利用低成本的SiC多晶基板、碳基板作为基板材料。
此外，根据第四实施方式的半导体基板结构体，能够组合具有期望的特性的基板与SiC外延生长层，因此能够提高功率半导体装置的特性。具体而言，由于能够使热膨胀系数、热导率、电导率、机械特性成为期望的组合，因此能够提高功率半导体装置的开关特性、耐热性、机械可靠性。
此外，根据第四实施方式的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置，由于使用常温接合技术、扩散接合技术使任意的基板与已完成的SiC外延生长层贴合而接合，因此能够缩短工序的时间。此外，由于能够将任意的基板与已完成的SiC外延生长层组合，因此能够提高制造成品率。
此外，根据第四实施方式的半导体基板结构体以及具备该半导体基板结构体的功率半导体装置，由于具备掺杂剂的浓度高于SiC外延生长层的SiC缓冲层，因此能够提高半导体基板结构体的耐压。由此，在将该半导体基板结构体应用于设备的情况下，能够提高设备的可靠性。
[其他实施方式]
如上，虽然记载了一些实施方式，但构成公开的一部分的论述以及附图是例示性的，不应理解为是限定性的。通过上述公开，本领域的技术人员应该会明确各种各样的代替方式的实施、实施例以及运用技术。
如上所述，第四实施方式包含没有在此记载的各种各样的方式的实施等。
产业上的可利用性
本发明可以用于SiC制的肖特基势垒二极管、MOSFET等。此外，也可以用于SiC制的n沟道IGBT。
半导体基板结构体和具备该半导体基板结构体的功率半导体装置可以用于IGBT模组、二极管模组、MOS模组(Si、SiC、GaN、AlN、氧化镓)等各种半导体模组技术，也可以应用于驱动用作电动汽车(包括混动车)、电力机车、产业用机器人等的动力源的电动马达的逆变器电路用功率模组、以及将太阳能电池、风力发电机和其他发电装置(特别是私人发电装置)所产生的电力转换为商用电源的电力的逆变器电路用功率模组等广泛的应用领域。
半导体基板结构体和具备该半导体基板结构体的功率半导体装置可以用于IGBT模组、二极管模组、MOS模组(Si、SiC、GaN、AlN、氧化镓)等各种半导体模组技术，也可以应用于驱动用作电动汽车(包括混动车)、电力机车、产业用机器人等的动力源的电动马达的逆变器电路用功率模组、以及将太阳能电池、风力发电机和其他发电装置(特别是私人发电装置)所产生的电力转换为商用电源的电力的逆变器电路用功率模组等广泛的应用领域。
另外，第二实施方式也可以包含如下构成。
1.1一种半导体基板，其包含：
由p型SiC半导体形成且将一个面作为接合面的第一基板、以及
由n型SiC半导体形成、将一个面作为接合面且上述接合面被p型SiC半导体的薄膜覆盖的第二基板，
上述第一基板的接合面与上述第二基板的接合面经由覆盖上述第二基板的接合面的薄膜接合。
1.2如项1.1所述的半导体基板，上述薄膜具有1nm以上的膜厚。
1.3如项1.1或1.2所述的半导体基板，上述第一基板为单晶或多晶。
1.4如项1.1至1.3中任一项所述的半导体基板，上述第二基板为单晶。
1.5一种半导体装置，其使用项1.1至1.4中任一项所述的半导体基板。
1.6如项1.5所述的半导体装置，其包含将上述第一基板作为p型衬底层、将上述第二基板作为n型漂移层的n沟道IGBT。
1.7如项1.6所述的半导体装置，上述第二基板进一步在从其接合面至预定深度为止包含缓冲层，该缓冲层的n型SiC半导体的n型杂质的浓度高于该第二基板的其他部分的n型SiC半导体的n型杂质的浓度。
1.8如项1.6或1.7所述的半导体装置，上述n沟道IGBT包含沟槽型栅极。
1.9一种半导体基板的制造方法，其包括：
提供第一基板的工序，该第一基板由p型SiC半导体形成且将一个面作为接合面；
提供第二基板的工序，该第二基板由n型SiC半导体形成、将一个面作为接合面且上述接合面被p型SiC半导体的薄膜覆盖；以及
接合工序，将上述第一基板的接合面与上述第二基板的接合面经由覆盖上述第二基板的接合面的薄膜接合。
1.10如项1.9所述的半导体基板的制造方法，上述薄膜具有1nm以上的膜厚。
1.11如项1.9或1.10所述的半导体基板的制造方法，上述第一基板为单晶。
1.12如项1.11所述的半导体基板的制造方法，上述提供第一基板的工序进一步包括：通过外延法来制作单晶的p型SiC半导体基板的工序。
1.13如项1.12所述的半导体基板的制造方法，上述外延法为远程外延法。
1.14如项1.11所述的半导体基板的制造方法，上述提供第一基板的工序进一步包括：将单晶的锭切断而制作单晶的p型SiC半导体基板的工序。
1.15如项1.9至1.13中任一项所述的半导体基板的制造方法，上述第一基板为多晶。
1.16如项1.15所述的半导体基板的制造方法，上述提供第一基板的工序进一步包括：通过CVD生长来制作多晶的p型SiC半导体基板的工序。
1.17如项1.15所述的半导体基板的制造方法，上述提供第一基板的工序进一步包括：通过粉末材料的烧结来制作多晶的p型SiC半导体基板的工序。
1.18如项1.9至1.17中任一项所述的半导体基板的制造方法，上述第二基板为单晶。
1.19如项1.18所述的半导体基板的制造方法，上述提供第二基板的工序进一步包括：通过外延法来制作单晶的n型SiC半导体基板的工序。
1.20如项1.19所述的半导体基板的制造方法，上述制作单晶的n型SiC半导体基板的工序进一步包括：在从上述第二基板的接合面至预定深度为止形成n型杂质的浓度高于该第二基板的主体的其他部分的缓冲层的工序。
1.21如项1.19或1.20所述的半导体基板的制造方法，上述外延法为远程外延法。
1.22如项1.18所述的半导体基板的制造方法，上述提供第二基板的工序进一步包括：将单晶的锭切断而制作单晶的n型SiC半导体基板的工序。
1.23如项1.18至1.22中任一项所述的半导体基板的制造方法，上述提供第二基板的工序进一步包括：以覆盖上述第二基板的接合面的方式通过外延法来形成单晶的n型SiC半导体的薄膜的工序。
1.24如项1.9至1.23中任一项所述的半导体基板的制造方法，在将上述第一基板的接合面与上述第二基板的接合面接合的工序中，通过常温接合将上述第一基板与上述第二基板接合。
1.25如项1.9至1.23中任一项所述的半导体基板的制造方法，在将上述第一基板的接合面与上述第二基板的接合面接合的工序中，通过扩散接合将上述第一基板与上述第二基板接合。
1.26一种半导体装置的制造方法，其包括：
使用项1.19至1.25中任一项所述的半导体基板的制造方法来提供半导体基板的工序；以及
制作n沟道IGBT的工序，该n沟道IGBT将上述半导体基板的第一基板作为p型衬底层，将上述第二基板的主体作为n型漂移层。
第三实施方式可以包括如下构成。
2.1一种多晶质碳化硅基板，其特征在于，
含有锗和锡中的至少1种，
进一步含有选自氮、磷、硼中的至少1种掺杂剂。
2.2如项2.1所述的多晶质碳化硅基板，多晶质碳化硅的晶粒所含的微晶的尺寸为100nm以下。
2.3如项2.1或2.2所述的多晶质碳化硅基板，其相对密度为99％以上。
2.4一种功率半导体装置，其将项2.1～2.3中任一项所述的多晶质碳化硅基板用于支撑基板。
2.5如项2.4所述的功率半导体装置，上述功率半导体装置具备选自SiC肖特基势垒二极管、SiC-MOSFET、SiC双极晶体管、SiC二极管、SiC晶闸管或SiC绝缘栅双极晶体管之组中的至少1种或多种。
2.6一种多晶质碳化硅锭，其特征在于，
含有锗和锡中的至少1种，
进一步含有选自氮、磷、硼中的至少1种掺杂剂。
2.7如项2.6所述的多晶质碳化硅锭，多晶质碳化硅的晶粒所含的微晶的尺寸为100nm以下。
2.8如项2.6或2.7所述的多晶质碳化硅锭，其相对密度为99％以上。
2.9一种多晶质碳化硅基板的制造方法，其包括：
将至少2种第IV族-第V族元素的化合物和第III族-第IV族元素的化合物中的任一方或两方的上述化合物与作为主材料的碳化硅粉末配合，准备平均粒径为100nm以下的混合粉末的步骤；
将上述混合粉末进行放电等离子体烧结而获得多晶质碳化硅锭的步骤；以及
将上述多晶质碳化硅锭切割而制成多晶质碳化硅基板的步骤。
2.10如项2.9所述的多晶质碳化硅基板的制造方法，上述第IV族-第V族元素的化合物为选自Si3N4、Ge3N4、Sn3N4之组中的至少1种或多种材料。
2.11如项2.10所述的多晶质碳化硅基板的制造方法，上述第III族-第IV族元素的化合物为选自B4C、SiB4之组中的至少1种或多种材料。
第四实施方式可以包含如下构成。
3.1一种半导体基板结构体，其具备：
多晶质基板、
与上述多晶质基板一体化了的第一外延生长层、以及
配置在上述多晶质基板与上述第一外延生长层之间且与上述多晶质基板和上述第一外延生长层分别接合的第二外延生长层，
上述第一外延生长层包含第一掺杂剂，上述第二外延生长层包含导电类型与第一掺杂剂相同的第二掺杂剂，
上述第二掺杂剂的浓度高于上述第一掺杂剂的浓度。
3.2如项3.1所述的半导体基板结构体，上述第二外延生长层与上述多晶质基板通过常温接合而接合。
3.3如项3.1或3.2所述的半导体基板结构体，上述第二外延生长层与上述第一外延生长层通过常温接合而接合。
4如项3.1～3.3中任一项所述的半导体基板结构体，上述第一外延生长层的上述第一掺杂剂的浓度为5×1014/cm3以上且小于2×1017/cm3，上述第二外延生长层的上述第二掺杂剂的浓度为2×1017/cm3以上5×1018/cm3以下。
3.5如项3.1～3.4中任一项所述的半导体基板结构体，上述第二外延生长层的厚度为0.1μm以上10μm以下。
3.6如项3.1～3.5中任一项所述的半导体基板结构体，上述第一外延生长层和上述第二外延生长层分别包含选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种。
3.7如项3.1～3.5中任一项所述的半导体基板结构体，上述第一外延生长层和上述第二外延生长层分别包含选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种。
3.8如项3.1～3.7中任一项所述的半导体基板结构体，上述多晶质基板包含选自烧结体、BN、AlN、Al2O3、Ga2O3、金刚石、碳以及石墨之组中的至少1种或多种。
3.9如项3.8所述的半导体基板结构体，上述烧结体包含选自第IV族元素半导体、第III-V族化合物半导体以及第II-VI族化合物半导体之组中的至少1种或多种烧结体。
3.10如项3.8所述的半导体基板结构体，上述烧结体包含选自碳化硅、氮化镓、硅、氮化铝以及氧化镓之组中的至少1种或多种烧结体。
3.11如项3.8～3.10中任一项所述的半导体基板结构体，上述多晶质基板以5×1018/cm3以上、2×1022/cm3以下的浓度包含掺杂剂。
3.12如项3.8～3.11中任一项所述的半导体基板结构体，上述多晶质基板的厚度为100μm以上1000μm以下。
3.13如项3.8～3.12中任一项所述的半导体基板结构体，上述多晶质基板与上述第二外延生长层形成欧姆接合。
3.14如项3.13所述的半导体基板结构体，上述第一外延生长层和第二外延生长层分别包含由4HSiC构成的外延生长层，上述由4H-SiC构成的外延生长层具有(000-1)面或(0001)面的表面。
3.15如项3.1～3.14中任一项所述的半导体基板结构体，上述多晶质基板的直径为100mm以上。
3.16一种功率半导体装置，其具备项3.1～3.15中任一项所述的半导体基板结构体。
3.17如项3.16所述的功率半导体装置，上述功率半导体装置具备选自SiC肖特基势垒二极管、SiC-MOSFET、SiC双极晶体管、SiC二极管、SiC晶闸管、SiC绝缘栅双极晶体管以及LED设备之组中的至少1种或多种。
3.18如项3.16所述的功率半导体装置，其进一步具备在与上述多晶质基板和上述第二外延生长层的接合面对置的上述多晶质基板的表面配置的第一金属电极。
3.19如项3.18所述的功率半导体装置，其进一步具备在与上述第二外延生长层和上述第一外延生长层的接合面对置的上述第一外延生长层的表面配置的第二金属电极。
3.20如项3.16所述的功率半导体装置，其具备在与上述第二外延生长层和上述第一外延生长层的接合面对置的上述第一外延生长层的表面配置的第二金属电极。
符号说明
10…半导体基板、11…漂移层、12…第二层、12a…缓冲层、21b…衬底层、21…种子SiC半导体基板；
211…p型SiC半导体基板、212…n型SiC半导体基板、212a…p型SiC半导体的薄膜、220…半导体基板、221…p型SiC半导体层、222…n型SiC半导体层、230…IGBT；
301…半导体基板结构体、310…多晶质碳化硅基板、310A…多晶质碳化硅锭、312…碳化硅外延生长层(第一外延生长层)、313…碳化硅缓冲层(第二外延生长层)、314…接合界面层、221…功率半导体装置(SiC-SBD)、331…功率半导体装置(SiC-TMOSFET)、351…功率半导体装置(SiC-MOSFET)、450…多晶体(SiC烧结体)制造装置、494…碳化硅烧结体材料、S…源极端子、D…漏极端子、G…栅极端子、A…阳极端子、K…阴极端子；
501…半导体基板结构体、510…多晶质基板、512…SiC外延生长层(第一外延生长层)、513…SiC缓冲层(第二外延生长层)、514…接合界面层、521…功率半导体装置(SiC-SBD)、531…功率半导体装置(SiC-TMOSFET)、551…功率半导体装置(SiC-MOSFET)、650…多晶体(SiC烧结体)制造装置、694…SiC多晶体材料、S…源极端子、D…漏极端子、G…栅极端子、A…阳极端子、K…阴极端子。

Claims (30)

1.一种半导体基板，其包含由单晶SiC半导体形成的第一层以及在所述第一层的表面上由包含多晶SiC半导体形成的第二层，
所述第二层通过CVD生长而形成在所述第一层的表面上。
2.根据权利要求1所述的半导体基板，所述第一层通过外延生长而形成。
3.根据权利要求1或2所述的半导体基板，所述第一层的表面为4H-SiC的[000-1]方向的C面或[0001]方向的Si面。
4.根据权利要求1至3中任一项所述的半导体基板，所述第二层由多晶SiC半导体形成。
5.根据权利要求1至3中任一项所述的半导体基板，所述第二层也包含单晶SiC半导体，所述第二层中，从所述第一层至预定高度由单晶SiC半导体形成，距离所述第一层超出所述预定高度的剩余部分由多晶SiC半导体形成。
6.根据权利要求5所述的半导体基板，所述第一层具有1μm以上的厚度，所述第二层中从所述第一层至所述预定高度具有0.1μm以上的厚度，所述第二层中超出所述预定高度的剩余部分具有10μm以上的厚度。
7.根据权利要求1至6中任一项所述的半导体基板，所述第一层与所述第二层以在接合面没有界面的方式连接。
8.根据权利要求1至7中任一项所述的半导体基板，其直径为100mm以上。
9.一种半导体装置，其包含半导体基板，所述半导体基板包含由单晶SiC半导体形成的第一层以及在所述第一层上由包含多晶SiC半导体形成的第二层，所述第二层通过CVD生长而形成在所述第一层的表面上，
其中，将所述第一层作为漂移层、将所述第二层中从所述第一层至预定高度作为缓冲层、以及将所述第二层中超出所述预定高度的剩余部分作为衬底层来形成。
10.根据权利要求9所述的半导体装置，所述半导体基板的第一层通过外延生长而形成。
11.根据权利要求9或10所述的半导体装置，所述漂移层具有1μm以上的厚度，所述缓冲层具有0.1μm以上的厚度，所述衬底层具有10μm以上的厚度。
12.根据权利要求9至11中任一项所述的半导体装置，所述半导体基板的第二层由多晶SiC半导体形成。
13.根据权利要求9至11中任一项所述的半导体装置，所述半导体基板的第二层也包含单晶SiC半导体，所述第二层中，所述缓冲层为单晶，所述衬底层为多晶。
14.根据权利要求9至13中任一项所述的半导体装置，所述半导体装置包含肖特基势垒二极管、MOSFET、IGBT以及LED中的至少一者。
15.根据权利要求9至14中任一项所述的半导体装置，所述第一层与所述第二层以在接合面没有界面的方式连接。
16.一种半导体基板的制造方法，其包括：
在作为基础的单晶基板的表面上，使由单晶SiC半导体形成的第一层进行外延生长的工序；
在所述第一层上，利用CVD使由包含多晶SiC半导体形成的第二层进行生长的工序；以及
将所述第一层与所述第二层一起从所述作为基础的单晶基板上剥离的工序。
17.根据权利要求16所述的半导体基板的制造方法，在使所述第一层进行外延生长的工序中，在所述作为基础的单晶基板上，通过远程外延使所述第一层进行生长。
18.根据权利要求16或17所述的半导体基板的制造方法，所述第一层的表面为4H-SiC的[000-1]方向的C面或[1000]方向的Si面。
19.根据权利要求16至18中任一项所述的半导体基板的制造方法，在利用CVD使所述第二层进行生长的工序中，形成由多晶SiC半导体形成的第二层。
20.根据权利要求19所述的半导体基板的制造方法，在利用CVD使所述第二层进行生长的工序中，通过高速CVD由多晶SiC半导体形成所述第二层。
21.根据权利要求16至18中任一项所述的半导体基板的制造方法，在利用CVD使所述第二层进行生长的工序中，由单晶SiC半导体形成所述第二层中从所述第一层至预定高度，由多晶SiC半导体形成所述第二层中距离所述第一层超出所述预定高度的剩余部分。
22.根据权利要求21所述的半导体基板的制造方法，在利用CVD使所述第二层进行生长的工序中，通过高速CVD由多晶SiC半导体形成所述第二层中距离所述第一层超出预定高度的剩余部分。
23.根据权利要求21或22所述的半导体基板的制造方法，在使所述第一层进行外延生长的工序中，使所述第一层生长为1μm以上的厚度，在利用CVD使所述第二层进行生长的工序中，使所述第二层中从所述第一层至所述预定高度生长为0.1μm以上的厚度，使超出所述预定高度的剩余部分生长为10μm以上的厚度。
24.根据权利要求16至23中任一项所述的半导体基板的制造方法，所述第一层与所述第二层以在接合面没有界面的方式连接。
25.一种半导体装置的制造方法，其包括：
提供半导体基板的工序，所述半导体基板包含由单晶SiC半导体形成的第一层以及在所述第一层上由包含多晶SiC半导体形成的第二层，所述第二层通过CVD生长而形成在所述第一层的表面上；以及
形成半导体装置的工序，所述半导体装置将所述第一层作为漂移层，将所述第二层中从所述第一层至预定高度作为缓冲层，并且将所述第二层中超出所述预定高度的剩余部分作为衬底层。
26.根据权利要求25所述的半导体装置的制造方法，所述半导体基板的第一层通过外延生长而形成。
27.根据权利要求25或26所述的半导体装置的制造方法，所述漂移层具有1μm以上的厚度，所述缓冲层具有0.1μm以上的厚度，所述衬底层具有10μm以上的厚度。
28.根据权利要求25至27中任一项所述的半导体装置的制造方法，所述半导体基板的第二层由多晶SiC半导体形成。
29.根据权利要求25至26中任一项所述的半导体装置的制造方法，所述半导体基板的第二层也包含单晶SiC半导体，所述第二层中，所述缓冲层为单晶，所述衬底层为多晶。
30.根据权利要求25至26中任一项所述的半导体装置的制造方法，所述半导体装置包含肖特基势垒二极管、MOSFET、IGBT以及LED中的至少一者。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116547416A (zh) * 2020-12-10 2023-08-04 罗姆股份有限公司 半导体基板及其制造方法
JPWO2023008031A1 (zh) * 2021-07-26 2023-02-02
CN114005902B (zh) * 2021-11-05 2023-08-22 电子科技大学中山学院 一种基于GaAs衬底的倒装多结太阳电池
WO2023171502A1 (ja) * 2022-03-10 2023-09-14 ローム株式会社 焼結体、半導体基板及び半導体装置並びにそれらの製造方法
TWI804234B (zh) * 2022-03-15 2023-06-01 新唐科技股份有限公司 半導體結構及其形成方法
FR3134231A1 (fr) * 2022-04-04 2023-10-06 Soitec Substrat pour un dispositif électronique

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE520968C2 (sv) 2001-10-29 2003-09-16 Okmetic Oyj Högresistiv monokristallin kiselkarbid och metod för dess framställning
JP2005008472A (ja) 2003-06-18 2005-01-13 Nippon Steel Corp 高品質４ｈ型炭化珪素単結晶、および単結晶ウェハ
JP2006232614A (ja) 2005-02-24 2006-09-07 Riyuukoku Univ 炭化珪素の超高密度焼結体とその製造方法
JP2011254051A (ja) * 2010-06-04 2011-12-15 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法、半導体装置の製造方法、炭化珪素基板および半導体装置
US8916451B2 (en) 2013-02-05 2014-12-23 International Business Machines Corporation Thin film wafer transfer and structure for electronic devices
US9337274B2 (en) 2013-05-15 2016-05-10 Globalfoundries Inc. Formation of large scale single crystalline graphene
JP6206786B2 (ja) 2014-07-10 2017-10-04 株式会社サイコックス 半導体基板および半導体基板の製造方法
EP4105966A3 (en) * 2015-09-08 2023-06-21 Massachusetts Institute Of Technology Systems and methods for graphene based layer transfer
JP6544166B2 (ja) * 2015-09-14 2019-07-17 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
JP6582779B2 (ja) * 2015-09-15 2019-10-02 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
JP6755524B2 (ja) 2015-09-30 2020-09-16 国立研究開発法人産業技術総合研究所 ｐ型４Ｈ−ＳｉＣ単結晶及びｐ型４Ｈ−ＳｉＣ単結晶の製造方法
US10934634B2 (en) * 2016-04-05 2021-03-02 Sicoxs Corporation Polycrystalline SiC substrate and method for manufacturing same

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