JP6222330B2 - 基板、半導体装置およびこれらの製造方法 - Google Patents

基板、半導体装置およびこれらの製造方法 Download PDF

Info

Publication number
JP6222330B2
JP6222330B2 JP2016209534A JP2016209534A JP6222330B2 JP 6222330 B2 JP6222330 B2 JP 6222330B2 JP 2016209534 A JP2016209534 A JP 2016209534A JP 2016209534 A JP2016209534 A JP 2016209534A JP 6222330 B2 JP6222330 B2 JP 6222330B2
Authority
JP
Japan
Prior art keywords
substrate
less
back surface
silicon carbide
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016209534A
Other languages
English (en)
Other versions
JP2017081813A (ja
Inventor
石橋　恵二
恵二 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of JP2017081813A publication Critical patent/JP2017081813A/ja
Application granted granted Critical
Publication of JP6222330B2 publication Critical patent/JP6222330B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/21—Circular sheet or circular blank

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Chemical Vapour Deposition (AREA)

Description

この発明は、基板、半導体装置およびこれらの製造方法に関し、より特定的には、表面の少なくとも一部が炭化珪素からなる基板、半導体装置およびこれらの製造方法に関する。
従来、炭化珪素単結晶基板など、表面の少なくとも一部が炭化珪素からなる基板が知られている。このような炭化珪素は、窒化ガリウム（ＧａＮ）などの窒化物半導体と比較して、熱伝導率に優れることから、炭化珪素からなる基板は、高電圧、大電流を制御するパワーデバイスの材料として期待されている。たとえば、米国特許出願公開第２００６／０２２５６４５号明細書（以下、特許文献１と呼ぶ）には、その表面上にエピタキシャル膜を形成するときに温度分布が不均一化して、得られるエピタキシャル膜の膜質が劣化することを防止するため、ｗａｒｐやＴＴＶ（Ｔｏｔａｌ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎｓ）などの値を規定した、直径３インチの炭化珪素基板が開示されている。また、国際公開第２０１０／１１９７９２号（以下、特許文献２と呼ぶ）には、基板のｗａｒｐやｂｏｗといった形状を特定する特徴を規定するとともに、基板の表面側の表面粗さＲａの値を１ｎｍ以下、基板の裏面側の表面粗さＲａの値を１００ｎｍ以下とすることが開示されている。特許文献２では、基板の表面に薄膜が形成されたときの基板の形状をより確実に所定の形状とするため、上記のような表面粗さを規定している。
米国特許出願公開第２００６／０２２５６４５号明細書 国際公開第２０１０／１１９７９２号
上述した特許文献１では、基板の表面粗さについては特に言及しておらず、また、特許文献２においても基板の形状を確実に所定の形状とするため、基板表面および裏面の表面粗さを規定しているが、基板の表面粗さ（特に裏面側の表面粗さ）と、基板の表面に形成されるエピタキシャル膜などの膜質との関係については何ら言及していない。
しかし、発明者が鋭意研究を進めた結果、基板の特に裏面側の表面粗さが大きい場合、基板表面にエピタキシャル膜を成長させる工程における加熱処理において、基板が搭載されているサセプタと当該基板の裏面との接触状態にばらつきが発生し、結果的に基板に温度分布が発生するという知見を得た。このような温度分布は、形成されるエピタキシャル膜の膜質に悪影響を与える恐れがある。
また、当該基板の表面にエピタキシャル膜を形成し、当該エピタキシャル膜に半導体素子を形成する工程において、基板の裏面を真空吸着する場合があるが、このような真空吸着時に裏面の表面粗さが大きいと、確実に基板を吸着することができない場合があった。この結果、半導体素子を形成する工程で不良が発生する恐れがあった。
さらに、基板の裏面の表面粗さが大きい場合、エピタキシャル膜の形成のための加熱処理において基板の裏面側から結晶欠陥が進展し、基板に反りが生じる場合もあった。そして、基板が大型化した場合には、基板の反り量の絶対値が大きくなり、結果的にエピタキシャル膜を形成する工程や素子形成工程での不良の発生要因となる恐れもあった。
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、エピタキシャル膜や半導体素子を形成する工程における不良の発生確率を低減することが可能な基板、さらに当該基板を用いた半導体装置およびこれらの製造方法を提供することである。
この発明に従った基板は、表面および裏面を有し、当該表面が炭化珪素からなる基板であって、表面における表面粗さＲａの平均値が０．３ｎｍ以下であって、当該表面粗さＲａの標準偏差が０．２ｎｍ以下であり、裏面における表面粗さＲａの平均値が０．３ｎｍ未満であり、裏面の反りが６０μｍ以下であり、表面の直径が１１０ｍｍ以上である。裏面の反りとは、当該裏面について二次元の位置データで表される複数の測定点にそれぞれ対応する複数の変位値から最小自乗平面を算出し、当該最小自乗平面に対して一方側に最も大きな変位値と最小自乗平面との距離、および他方側に最も大きな変位値と最小自乗平面との距離の和として算出される値である。
このようにすれば、基板の表面上にエピタキシャル層を形成する工程において、基板を支持するサセプタと基板の裏面との接触状態が局所的に変わることを抑制できる。このため、当該接触状態の変化に伴って基板の温度分布が偏るといった問題の発生を抑制でき、結果的に膜質の優れたエピタキシャル層を形成できる。
ここで、基板の材料によってエピタキシャル層の形成やデバイスの形成に適した表面状態は異なり、その表面粗さの影響も異なる。すなわち、本発明に従った、表面の少なくとも一部分が炭化珪素からなる基板と、他の半導体材料からなる基板とでは、エピタキシャル層の形成などに適した表面粗さは異なる。さらに、材料によって機械的、化学的耐久性が異なるため、異なる材料からなる基板について表面の加工変質層や表面粗さを制御するための加工条件（研磨条件）はそれぞれ異なる。したがって、本発明に従った炭化珪素の基板と他の材料からなる基板とでは適切な加工方法も異なる。
このような知見に基づき、本発明に従った基板では、裏面の表面粗さＲａについて平均値を０．３ｎｍ未満、標準偏差を３ｎｍ以下と制御することにより、基板表面上にエピタキシャル膜を成長させるときに、裏面側での結晶欠陥の発生や伸展を抑制でき、結果的に基板の反りも抑制できる。この結果、エピタキシャル膜の形成工程や、その後の素子形成工程において、基板の反りに起因する不良の発生確率を低減できる。
なお、表面粗さＲａは、ＪＩＳ Ｂ ０６０１に規定される算術平均粗さＲａをいい、粗さ曲線から、その平均線の方向に基準長さだけ抜き取り、この抜き取り部分の平均線から測定曲線までの距離（偏差の絶対値）を合計し平均した値と定義される。そして、基板の表面における表面粗さＲａの平均値は、上述のように０．５ｎｍ以下としているが、好ましくは０．１ｎｍ以上０．３ｎｍ以下である。表面粗さＲａを０．５ｎｍ以下にすることで、基板の表面上に良好なエピタキシャル成長層を形成することができる。また、表面粗さＲａを０．１ｎｍ以上とすることで、ＣＭＰ（Chemical Mechanical Polish）などの研磨処理の工程数の増加を抑制するとともに、歩留りの低下を抑制して製造コストの過大な増加を避けることができる。
また、基板の表面の表面粗さＲａの標準偏差σは上述のように０．２ｎｍ以下としているが、好ましくは０．１ｎｍ以下、より好ましくは０．０５ｎｍ以下である。このように標準偏差σを０．２ｎｍ以下にすることで、基板表面に均一なエピタキシャル成長層を形成できる。
また、基板裏面の表面粗さＲａの平均値を０．３ｎｍ未満にするためには、中性のダイヤモンドスラリーを用いた通常の研磨では難しく、コロイダルシリカとケミカル成分とを用いたＣＭＰ処理などが必要になる。
また、裏面の表面粗さＲａの標準偏差σは上述のように３ｎｍ以下としているが、好ましくは１．５ｎｍ以下、より好ましくは０．７ｎｍ以下である。このようにすれば、基板裏面とサセプタとの接触状態を裏面全体でほぼ均一にすることができ、結果的に基板表面に均一なエピタキシャル成長層を形成できる。
また、基板の表面における直径は１１０ｍｍ以上としているが、このようにすれば、大面積の基板を用いることで当該基板に形成できる半導体素子（チップ）の数を増加させることができる。この結果、半導体素子を形成する工程（デバイス工程）での製造コストを低減できるとともに、生産性を改善できる。
この発明に従った半導体装置は、上記基板と、エピタキシャル層と、電極とを備える。エピタキシャル層は、基板の表面上に形成され、炭化珪素からなる。電極は、エピタキシャル層上に形成されている。この場合、不良の発生確率が低減され、製造コストが抑制された半導体装置を実現できる。
また、この発明に従った基板の製造方法は、炭化珪素からなるインゴットを準備する工程と、インゴットをスライスして、表面および裏面を有するとともに前記表面の直径が１１０ｍｍ以上である基板を得る工程と、基板の表面および裏面を研磨する工程とを備える。研磨する工程では、研磨する工程における抵抗係数を制御することによって、表面における表面粗さＲａの平均値が０．３ｎｍ以下であって、表面粗さＲａの標準偏差が０．２ｎｍ以下となり、裏面における表面粗さＲａの平均値が０．３ｎｍ未満となり、裏面の反りが６０μｍ以下となるように、表面および裏面を研磨する。裏面の反りとは、当該裏面について二次元の位置データで表される複数の測定点にそれぞれ対応する複数の変位値から最小自乗平面を算出し、当該最小自乗平面に対して一方側に最も大きな変位値と最小自乗平面との距離、および他方側に最も大きな変位値と最小自乗平面との距離の和として算出される値である。この場合、本発明に従った基板を確実に得ることができる。
この発明に従った半導体装置の製造方法は、上記基板を準備する工程と、基板の表面上に、炭化珪素からなるエピタキシャル層を形成する工程と、エピタキシャル層上に電極を形成する工程とを備える。この場合、本発明による基板を用いることで、不良の発生確率が低減され、半導体装置の製造コストを抑制できる。
本発明によれば、良好な膜質のエピタキシャル成長膜を形成でき、不良の発生確率を低減することが可能な基板、半導体装置およびこれらの製造方法を提供することができる。
本発明による基板の実施の形態を示す斜視模式図である。 図１に示した基板の部分断面模式図である。 図１に示した基板の製造方法を説明するためのフローチャートである。 本発明による基板の実施の形態の変形例を示す部分断面模式図である。 本発明による半導体装置の実施の形態を示す断面模式図である。 図５に示した半導体装置の製造方法を説明するためのフローチャートである。 本発明による半導体装置の実施の形態の変形例を示す断面模式図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１および図２を参照して本発明による基板の実施の形態を説明する。
図１および図２に示した基板１は、炭化珪素の単結晶からなる基板１であって、当該基板１の表面１１における表面粗さＲａの平均値が０．５ｎｍ以下、当該表面粗さＲａの標準偏差σが０．２ｎｍ以下となっている。また、当該基板１の裏面１２における表面粗さＲａの平均値が０．３ｎｍ以上１０ｎｍ以下となっており、当該表面粗さＲａの標準偏差σが３ｎｍ以下となっている。また、基板１の表面の直径Ｄは１１０ｍｍ以上である。このように、表面１１に加えて裏面１２についても表面粗さが管理された基板１においては、表面１１に炭化珪素のエピタキシャル膜を成長させる際に裏面１２と当該基板１が搭載された成膜装置のサセプタとの間の接触状態を裏面１２全体で均一化することができる。このため、局所的な接触状態のばらつきが発生することに起因する基板１での温度分布の発生を抑制できる。このため、形成されるエピタキシャル膜の結晶性や不純物濃度といった膜質の均一性を向上させることができる。この結果、当該エピタキシャル膜を利用して形成された半導体装置の特性がばらつくことを抑制でき、結果的に形成される半導体装置の歩留りを向上させることができる。
また、上記基板１において、表面１１の直径をＤ（図１参照）とし、基板１の厚みをＴ（図２参照）とし、裏面の反りをＷｂとした場合に、１００≦Ｄ／Ｔ≦１０００、０≦Ｗｂ／Ｔ≦０．２、という関係式を基板１は満足する。この場合、比較的大型で反りの少ない基板１に本発明を適用することになり、エピタキシャル膜の形成工程や半導体装置の製造工程における不良の発生確率を低減できるという本発明の効果がより顕著になる。
次に、図３を参照して、図１および図２に示した炭化珪素からなる基板１の製造方法を説明する。
図３を参照して、まず基板準備工程（Ｓ１０）を実施する。ここでは、表面粗さを調整する加工対象である炭化珪素からなる基板を準備する。具体的には、たとえば種基板に炭化珪素をエピタキシャル成長させる結晶成長工程（Ｓ１１）を実施する。このようにしてある程度の大きさの炭化珪素からなるインゴットを得る。
次に、インゴット成型工程（Ｓ１２）を実施する。具体的には、上述した工程（Ｓ１１）において得られたインゴットの表面、裏面、外周などを研削して所定の形状および面方位のインゴットを得る。
次に、スライス工程（Ｓ１３）を実施する。この工程（Ｓ１３）においては、上述のようにして得られたインゴットを、ワイヤーソーなどを用いてスライスする。この結果、表面粗さを調整する加工対象である炭化珪素からなる基板を得る。
次に、図３に示すように、表面処理工程（Ｓ２０）を実施する。具体的には、基板の表面および裏面を従来周知の任意の方法により研削する研削工程（Ｓ２１）を実施する。この工程（Ｓ２１）により、基板の厚みを調整し、基板の表面側および裏面側の表面粗さＲａをある程度の値にまで低減する。
次に、研磨工程（Ｓ２２）を実施する。この工程（Ｓ２２）においては、たとえばラップ装置やＣＭＰ装置を用いて基板の表面および裏面を研磨する。この工程（Ｓ２２）により、上述したような表面粗さＲａを有する表面１１および裏面１２を得る。
次に、図３に示した洗浄工程（Ｓ３０）を実施する。具体的には、研磨された基板の表面および裏面を従来周知の任意の方法により洗浄する。このようにして、図１および図２に示した炭化珪素からなる基板１を得ることができる。
また、本発明は上述のような単結晶ＳｉＣからなる基板のみではなく、図４に示すような貼合わせ基板（複合基板）に対しても適用可能である。図４を参照して、本発明による基板の実施の形態の変形例を説明する。
図４を参照して、本発明による基板の実施の形態の変形例である基板１は、ベース基板２０の表面上に、複数の単結晶炭化珪素からなる単結晶タイル基板３０が接合された貼合せ基板である。高品質の小片単結晶基板を、安価な大型ベース基板に貼合せることで、表面の結晶品質が優れる大口径基板を低コストで作製することができる。
複数の単結晶タイル基板３０は接合面３１において隙間が埋まっていることが好ましい。なおベース基板２０としては、特に材料の限定はないが、耐熱性と強度から炭化珪素からなる基板を用いることが好ましい。炭化珪素は転位や欠陥の多い単結晶、多結晶、焼結体のいずれでもよい。
この基板１においても、エピタキシャル膜などを形成する単結晶炭化珪素が露出した面である表面１１の表面粗さＲａは平均値が０．５ｎｍ以下、標準偏差σが０．２ｎｍ以下とすることができる。また、裏面１２における表面粗さＲａは平均値が０．３ｎｍ以上１０ｎｍ以下、標準偏差σが３ｎｍ以下となっている。このような基板１によっても、図１および図２に示した基板と同様の効果を得ることができる。
次に、図４に示した基板１の製造方法を簡単に説明する。図４に示した基板１の製造方法は、基本的には図１および図２に示した基板１の製造方法と同様であるが、図３に示す基板準備工程（Ｓ１０）が図１および図２に示した基板の製造方法とは異なっている。すなわち、図４に示した基板１の製造方法においては、図３に示した基板準備工程（Ｓ１０）として先に説明した結晶成長工程（Ｓ１１）、インゴット成型工程（Ｓ１２）、スライス工程（Ｓ１３）までは同様の工程を実施するが、その後単結晶タイル基板３０（図４参照）を形成するためのタイル基板成形工程（Ｓ１４）を実施する。この工程（Ｓ１４）においては、たとえば上記スライス工程（Ｓ１３）において得られた基板からダイシングソーやワイヤーソーなどを用いて単結晶タイル基板３０を切り出す。この単結晶タイル基板３０の平面形状は、三角形状、四角形状などの多角形状、あるいは円形状など任意の形状とすることができる。
その後、貼合わせ工程（Ｓ１５）を実施する。この工程（Ｓ１５）においては、任意の方法により複数個の単結晶タイル基板３０をベース基板２０上に配置して互いに接合する。この貼合わせ工程（Ｓ１５）において用いる方法としては、たとえば接合材となるべき炭化珪素を昇華法などにより接合面３１に形成するといった方法や、接着剤により接合する方法等の任意の方法を用いることができる。
この後、図３に示した表面処理工程（Ｓ２０）および洗浄工程（Ｓ３０）を実施することにより、図４に示した基板１を得ることができる。
次に、図１または図４に示した基板１を用いて形成した半導体装置を、図５を参照して説明する。
図５に示すＵＭＯＳ４１０は、本発明による基板１と、ｎ−型ＳｉＣエピタキシャル層１０２と、ｐ型ウェル領域１１７と、ｐ＋型ウェルコンタクト不純物領域１１６と、１対のｎ＋型ソース不純物領域と、１対のｎ＋型ソース不純物領域の間においてｐ型ウェル領域１１７およびｎ−型ＳｉＣエピタキシャル層１０２を部分的に除去して形成された溝の内壁面上に形成されたゲート絶縁膜１０７と、ゲート絶縁膜１０７上であって溝を充填するように形成されたゲート電極１２２と、ゲート電極１２２およびｐ型ウェル領域１１７の表面を覆う層間絶縁膜１０６と、層間絶縁膜１０６においてｎ＋型ソース不純物領域１１１およびｐ＋型ウェルコンタクト不純物領域の上部表面の一部を露出するように形成された開口部と、当該開口部を介してｎ＋型ソース不純物領域１１１およびｐ＋型ウェルコンタクト不純物領域１１６に接続されたソース電極１２１と、基板１の裏面上に形成されたドレイン電極１２４とを備える。
図５に示すＵＭＯＳ４１０においては、ゲート絶縁膜１０７がｐ型ウェル領域１１７に形成された溝の上下方向に伸びる側面および、ゲート電極１２２の最下部と対向する左右方向に伸びる底面を覆うように形成されている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
ここでＵＭＯＳ４１０の動作について説明する。ゲート絶縁膜１０７に沿ったｐ型ウェル領域１１７の側面（接合面近傍）において、ゲート電極１２２への電圧印加に応じて電子の反転層を形成することができる。すると、ソース電極１２１とドレイン電極１２４との電位差に応じて、ｎ＋型ソース不純物領域１１１、ｐ型ウェル領域１１７の反転層、ｎ−型ＳｉＣエピタキシャル層１０２、ｎ＋型のＳｉＣ基板である基板１を経由した電流を、上記両ソース電極１２１とドレイン電極１２４との間に印加することが可能となる。このときのソース電極１２１とドレイン電極１２４との間の電流は、ゲート絶縁膜１０７に沿うように流れる。
図５に示したＵＭＯＳ４１０は、本発明による基板１を利用しているため、ｎ−型ＳｉＣエピタキシャル層１０２を形成するときに基板１の温度分布が均一化されている。したがって、当該ｎ−型ＳｉＣエピタキシャル層１０２は優れた膜質を有する。そのため、電気的特性の優れたＵＭＯＳ４１０を実現できる。
次に、図６を参照して、図５に示したＵＭＯＳ４１０の製造方法を説明する。図６に示すように、ＵＭＯＳ４１０の製造方法としては、まず基板１を準備する工程である基板準備工程（Ｓ１００）を実施する。この工程（Ｓ１００）では、図３に示した基板の製造工程を実施することにより基板１を準備してもよい。次に、基板１の表面上ｎ−型ＳｉＣエピタキシャル層１０２を形成する工程であるエピタキシャル成長工程（Ｓ２００）を実施する。そして、図６に示す加工工程（Ｓ３００）を実施する。具体的には、イオン注入法などによりｐ型ウェル領域１１７、ｐ＋型ウェルコンタクト不純物領域１１６、ｎ＋型ソース不純物領域１１１を形成する工程（Ｓ３１０）を実施する。
当該工程（Ｓ３００）では、次に、１対のｎ＋型ソース不純物領域の間において、ｐ型ウェル領域１１７およびｎ−型ＳｉＣエピタキシャル層１０２を部分的に除去して溝を形成する工程（Ｓ３２０）を実施する。この工程（Ｓ３２０）では、たとえば反応性イオンエッチング法（ＲＩＥ法）を用いることにより溝を形成することができる。なお、ｐ型ウェル領域１１７における溝の側面近傍での反転層の形成による、ソース電極１２１とドレイン電極１２４との導通を確実に行なうため、上記溝の上下方向の深さは、ｐ型ウェル領域１１７の厚さよりも深いことが好ましい。
次に、エピタキシャル層以外の構造を形成する工程に対応する電極形成工程（Ｓ４００）を実施する。具体的には、上記方法により形成された溝の内部表面上およびｐ型ウェル領域１１７の上部表面上に、たとえば熱酸化法を用いて、ゲート絶縁膜１０７となるべき絶縁膜を形成する。その後、フォトリソグラフィ工程により形成したマスクパターンをマスクとして当該絶縁膜を部分的にエッチングにより除去することにより、図５に示すゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７上にゲート電極１２２を形成する。さらに、全体を覆うように層間絶縁膜１０６を形成した後、層間絶縁膜１０６上に形成されたマスクパターンをマスクとしたエッチングにより層間絶縁膜１０６を部分的に除去することにより、ｎ＋型ソース不純物領域１１１およびｐ＋型ウェルコンタクト不純物領域の上部表面の一部を露出するように開口部を形成する。そして、当該開口部を介してｎ＋型ソース不純物領域１１１およびｐ＋型ウェルコンタクト不純物領域に接続されるとともに、ゲート電極１２２上の層間絶縁膜１０６を覆うようにソース電極１２１を形成する。また、基板１の裏面側にドレイン電極１２４を形成する。このようにして、図５に示したＵＭＯＳ４１０を得ることができる。
次に、図１または図４に示した基板１を用いて形成した本発明による半導体装置の変形例を、図７を参照して説明する。
図７に示すＤＭＯＳ４２０は縦型ＭＯＳＦＥＴの一種である。図７のＤＭＯＳ４２０は、ソース電極１２１からｎ−型ＳｉＣエピタキシャル層１０２のゲート絶縁膜１０７と対向する領域に電子が流れた後、当該電子が転向してドレイン電極１２４に向かう。このようにしてソース電極１２１とドレイン電極１２４との間に電流が流れる構成としている。
具体的には図７に示すように、ＤＭＯＳ４２０は、図５に示したＵＭＯＳ４１０と同様に、本発明による基板１と、基板１の表面上に形成されたｎ−型ＳｉＣエピタキシャル層１０２とを備える。ｎ−型ＳｉＣエピタキシャル層１０２の表面層には、互いに間隔を隔てて配置された１対のｐ型ウェル領域１１７が形成されている。ｐ型ウェル領域１１７の表面には、それぞれｐ＋型ウェルコンタクト不純物領域１１６と、ｎ＋型ソース不純物領域１１１とが形成されている。１対のｐ型ウェル領域１１７の間におけるｎ−型ＳｉＣエピタキシャル層１０２の表面上からｐ型ウェル領域１１７およびｎ＋型ソース不純物領域１１１上にまで延在するようにゲート絶縁膜１０７が形成されている。ゲート絶縁膜１０７上にはゲート電極１２２が形成されている。
ゲート電極１２２およびｐ型ウェル領域１１７の表面を覆うように層間絶縁膜１０６が形成されている。層間絶縁膜１０６においては、ｎ＋型ソース不純物領域１１１およびｐ＋型ウェルコンタクト不純物領域の上部表面の一部を露出するように開口部が形成されている。当該開口部を介してｎ＋型ソース不純物領域１１１およびｐ＋型ウェルコンタクト不純物領域１１６に接続されたソース電極１２１が形成されている。また、基板１の裏面上にドレイン電極１２４が形成されている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
なおｐ型ウェル領域１１７は、たとえば厚みが１．５μｍ程度であり、アルミニウムを不純物として１×１０１６ｃｍ−３程度含んでいてもよい。ｐ＋型ウェルコンタクト不純物領域１１６は、アルミニウムを不純物として１×１０１９ｃｍ−３程度含んでいてもよく、その厚みが０．４μｍ程度であってもよい。
ここでＤＭＯＳ４２０の動作について説明する。ＤＭＯＳ４２０は、ゲート電極１２２に対して電圧を印加しない状態であれば、ｎ＋型ソース不純物領域１１１がｎ型、ｐ型ウェル領域１１７がｐ型、ｎ−型ＳｉＣエピタキシャル層１０２がｎ型であるため、ｎ＋型ソース不純物領域１１１とｐ型ウェル領域１１７との間、あるいはｐ型ウェル領域１１７とｎ−型ＳｉＣエピタキシャル層１０２との間のいずれかにおいて、ソース電極１２１からドレイン電極１２４への導通を阻害する。ゲート電極１２２に対して負の電圧を加えた場合においては、ゲート電極１２２の下部のゲート絶縁膜１０７に覆われたｐ型ウェル領域１１７において、多数キャリアの正孔による蓄積層が形成される。このため、電流を流すことがさらに困難となる。
しかしゲート電極１２２に対して正の電圧を加えると、ゲート電極１２２の下部のゲート絶縁膜１０７に覆われたｐ型ウェル領域１１７において電子による反転層が形成される。このため、ｎ＋型ソース不純物領域１１１からドレイン電極１２４にかけての領域には空乏層が形成されなくなる。したがってソース電極１２１とドレイン電極１２４との間の電位差に応じて、両電極間に電流を流すことが可能になる。
図７に示したＤＭＯＳ４２０は、本発明による基板１を利用しているため、ｎ−型ＳｉＣエピタキシャル層１０２を形成するときに基板１の温度分布が均一化されている。したがって、当該ｎ−型ＳｉＣエピタキシャル層１０２は優れた膜質を有する。そのため、電気的特性の優れたＤＭＯＳ４２０を実現できる。
なお、ｐ＋型ウェルコンタクト不純物領域１１６は、ソース電極１２１とｐ型ウェル領域１１７とを電気的に接続することにより、ｐ型ウェル領域１１７における電位を固定する役割を有する。ｐ型ウェル領域１１７は上述したように不純物濃度が１×１０16ｃｍ−3と低い。このため、ｐ型ウェル領域１１７とソース電極１２１とを直接接合することにより両者を電気的に接続することが困難である。そこでＤＭＯＳ４２０においては、ｐ型ウェル領域１１７と同じｐ型の注入層からなり、ｐ型ウェル領域１１７よりも不純物濃度の高いｐ＋型ウェルコンタクト不純物領域１１６を、ソース電極１２１と接合するように配置している。このようにすれば、ｐ＋型ウェルコンタクト不純物領域１１６を介してソース電極１２１とｐ型ウェル領域１１７とを電気的に接続することが可能となる。
次に、図７に示したＤＭＯＳ４２０の製造方法について説明する。図７に示したＤＭＯＳ４２０の製造方法は、基本的には図６に示したＵＭＯＳ４１０の製造方法と同様であって、図６の工程（Ｓ１００）〜工程（Ｓ３００）を実施する。ただし、工程（Ｓ３００）では、ｐ型ウェル領域１１７、ｐ＋型ウェルコンタクト不純物領域１１６、ｎ＋型ソース不純物領域１１１を形成する工程（Ｓ３１０）を実施するが、その後には図５に示したＵＭＯＳ４１０の製造方法とは異なり溝は形成しない。
その後、電極形成工程（Ｓ４００）を実施するが、当該工程（Ｓ４００）では、ｐ＋型ウェルコンタクト不純物領域１１６、ｎ＋型ソース不純物領域１１１およびｐ型ウェル領域１１７の上部表面上に、たとえば熱酸化法を用いて、ゲート絶縁膜１０７となるべき絶縁膜を形成する。その後、フォトリソグラフィ工程により形成したマスクパターンをマスクとして当該絶縁膜を部分的にエッチングにより除去することにより、図７に示すゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７は、ｐ型ウェル領域１１７の一部およびｎ−型ＳｉＣエピタキシャル層１０２、そしてｎ＋型ソース不純物領域１１１の一部を覆うように形成される。この後、図５に示したＵＭＯＳ４１０の場合と同様に、ゲート電極１２２、ソース電極１２１およびドレイン電極１２４を形成する。このようにして、図７に示したＤＭＯＳ４２０を得ることができる。
ここで、上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を列挙する。
この発明に従った基板１は、表面１１および裏面１２を有し、当該表面１１の少なくとも一部分が単結晶炭化珪素からなる基板１であって、表面１１における表面粗さＲａの平均値が０．５ｎｍ以下であって、当該表面粗さＲａの標準偏差σが０．２ｎｍ以下であり、裏面における表面粗さＲａの平均値が０．３ｎｍ以上１０ｎｍ以下であって、当該表面粗さＲａの標準偏差σが３ｎｍ以下であり、表面１１の直径Ｄが１１０ｍｍ以上である。
このようにすれば、基板１の表面１１上にエピタキシャル層（たとえば図５のｎ−型ＳｉＣエピタキシャル層１０２）を形成する工程において、基板を支持するサセプタと基板１の裏面１２との接触状態が局所的に変わることを抑制できる。このため、当該接触状態の変化に伴って基板１の温度分布が偏るといった問題の発生を抑制でき、結果的に膜質の優れたエピタキシャル層を形成できる。
また、裏面１２の表面粗さＲａについて平均値を０．３ｎｍ以上１０ｎｍ以下、標準偏差を３ｎｍ以下と制御することにより、基板１の表面１１上にエピタキシャル膜を成長させるときに、裏面１２側での結晶欠陥の発生や伸展を抑制でき、結果的に基板１の反りも抑制できる。この結果、エピタキシャル層の形成工程や、その後の素子形成工程において、基板１の反りに起因する不良の発生確率を低減できる。
なお、基板１の表面１１における表面粗さＲａの平均値は、上述のように０．５ｎｍ以下としているが、好ましくは０．１ｎｍ以上０．３ｎｍ以下である。表面粗さＲａを０．５ｎｍ以下にすることで、基板１の表面１１上に良好なエピタキシャル層（ｎ−型ＳｉＣエピタキシャル層１０２）を形成することができる。また、表面粗さＲａを０．１ｎｍ以上とすることで、ＣＭＰなどの研磨処理の工程数の増加を抑制するとともに、歩留りの低下を抑制して製造コストの過大な増加を避けることができる。
また、基板１の表面１１の表面粗さＲａの標準偏差σは上述のように０．２ｎｍ以下としているが、好ましくは０．１ｎｍ以下、より好ましくは０．０５ｎｍ以下である。このように標準偏差σを０．２ｎｍ以下にすることで、基板１の表面１１に均一なエピタキシャル層を形成できる。
また、裏面１２における表面粗さＲａの平均値は０．３ｎｍ以上１０ｎｍ以下としているが、好ましくは０．４ｎｍ以上５ｎｍ以下、より好ましくは０．５ｎｍ以上２ｎｍ以下である。なお、裏面１２における表面粗さＲａの平均値が１０ｎｍ以上であると、エピタキシャル層の形成工程での、サセプタと基板１の裏面１２との接触状態が局所的に変わる（ばらつく）ことから基板１の温度分布が不均一となり、結果的に得られるエピタキシャル層（ｎ−型ＳｉＣエピタキシャル層１０２）の品質が低下する恐れがある。また、加熱中に基板１の裏面１２から結晶欠陥が伸長して基板１の反りが大きくなる問題が生じ、基板１上に半導体素子を形成する工程であるデバイス工程の歩留が低下する可能性がある。また、裏面１２の表面粗さＲａの平均値を０．３ｎｍ未満にするためには高度な表面処理が必要であり、基板１の製造コストが増大するとともに基板１の製造工程における生産性が低下する。たとえば、基板１の裏面１２の表面粗さＲａの平均値を０．３ｎｍ未満にするためには、中性のダイヤモンドスラリーを用いた通常の研磨では難しく、コロイダルシリカとケミカル成分とを用いたＣＭＰ処理などが必要になる。
また、裏面１２の表面粗さＲａの標準偏差σは上述のように３ｎｍ以下としているが、好ましくは１．５ｎｍ以下、より好ましくは０．７ｎｍ以下である。このようにすれば、基板１の裏面１２とサセプタとの接触状態を裏面全体でほぼ均一にすることができ、結果的に基板１の表面１１に均一なエピタキシャル層を形成できる。
また、基板１の表面１１における直径Ｄは１１０ｍｍ以上としているが、このようにすれば、大面積の基板１を用いることで当該基板１に形成できる半導体素子（チップ）の数を増加させることができる。この結果、半導体素子の製造コストを低減できるとともに、半導体素子の形成工程における生産性を改善できる。
なお、表面粗さＲａは、ＡＦＭや光干渉式粗さ計で測定できる。表面粗さＲａの測定位置は、基板１の中央部から格子状に１０ｍｍ間隔の位置とし、基板１の外周部から５ｍｍの位置より外側の領域は測定対象領域から除外する。また、基板１として図４に示すような貼合せ基板（複数の単結晶タイル基板３０を接続して形成された基板１）を用いる場合、隣接する単結晶タイル基板３０の間の接合面３１（継ぎ目部）は、直接的な測定位置とはせずに、接合面３１に隣接する単結晶タイル基板３０の表面において表面粗さＲａを測定する。
上記基板において、単結晶炭化珪素における窒素濃度が２×１０１９／ｃｍ３以下であってもよい。また、上記基板１において、上記単結晶炭化珪素における窒素濃度は４×１０１８／ｃｍ３以上２×１０１９／ｃｍ３以下であってもよい。また、積層欠陥の発生を抑制するという観点からは、単結晶炭化珪素における窒素濃度は５×１０18／ｃｍ３以下とすることが好ましい。この場合、基板１の電気抵抗をある程度低減した状態とできるとともに、エピタキシャル層を形成するための熱処理において基板１での積層欠陥の伸張を抑制でき、結果的に基板１の反りを抑制できる。なお、単結晶炭化珪素中の窒素濃度低減には炭化珪素の成長中の雰囲気における窒素濃度を低減する必要があるが、このような雰囲気条件では成長した炭化珪素にポリタイプが混入しやすくなる可能性がある。したがって、基板１中におけるポリタイプの炭化珪素の混入を抑制するとともに積層欠陥の伸張を抑制するという観点からは、上記窒素濃度は、好ましくは１×１０１８／ｃｍ３以上２×１０１９／ｃｍ３以下、より好ましくは４×１０１８／ｃｍ３以上２×１０１９／ｃｍ３以下、さらに好ましくは６×１０１８／ｃｍ３以上１．５×１０１９／ｃｍ３以下である。この場合、より確実に基板１の電気抵抗の低減と積層欠陥の伸長の抑制（つまり反りの抑制）とを両立できる。
上記基板１において、表面１１の直径をＤとし、基板１の厚みをＴとし、裏面の反りをＷｂとした場合に、
１００≦Ｄ／Ｔ≦１０００
０≦Ｗｂ／Ｔ≦０．２
という関係式を満足することが好ましい。この場合、比較的大型であって反りの少ない基板１に本発明を適用することになり、エピタキシャル層の形成工程や半導体素子の製造工程における不良の発生確率を低減できるという本発明の効果が顕著になる。
ここで、上記Ｄ／Ｔの下限を１００としたのは、基板１のハンドリングや、デバイスプロセスでの基板１の自動搬送が容易になるという理由による。また、Ｄ／Ｔの上限値を１０００としたのは、基板１の反り低減が容易になり、基板１の割れ発生確率を低減できるという理由による。また、Ｗｂ／Ｔは小さいことが好ましいが、Ｗｂ／Ｔの上限値を０．２としたのは、エピタキシャル層形成工程での基板温度の均一化が容易であり、また真空吸着時の反りの矯正が容易であることからフォトリソグラフィでの微細パターンの形成が容易になるという理由による。
なお、基板１の直径Ｄはたとえば１１０ｍｍ以上３００ｍｍ以下とすることができる。また、基板１の厚みＴはたとえば５００μｍ以上８００μｍ以下とすることができる。また、基板１の裏面の反りＷｂはたとえば６０μｍ以下、好ましくは４０μｍ以下、より好ましくは２０μｍ以下とすることができる。なお、ここで反りとは、二次元の位置データで表される複数の測定点にそれぞれ対応する複数の変位値から最小自乗平面を算出し、最小自乗平面に対して一方側に最も大きな変位値と最小自乗平面との距離、および他方側に最も大きな変位値と最小自乗平面との距離の和として算出される値を意味する。
基板１の厚みＴが厚いと基板１の反りを抑制できるが、当該厚みＴが８００μｍを超えると基板１のハンドリングや基板１の自動搬送などで基板１をうまく真空吸着できないといった問題が生じる可能性がある。また基板１の材料コストが増加する。一方、基板１の厚みＴが５００μｍ未満であると、自立した基板１として当該基板１を取り扱うことが難しくなる場合がある。また、割れの発生確率が増加し、反りが大きくなりやすい。さらに、基板１の反りＷｂが６０μｍを超えると、基板１上に形成するエピタキシャル層の膜質が劣化したり、基板１に形成する半導体素子の歩留りが低下したりする可能性が高くなる。
上記基板１において、表面の直径Ｄは１２５ｍｍ以上３００ｍｍ以下であってもよい。基板１に半導体素子を形成する工程での生産性を高める観点から、基板１の直径Ｄはできるだけ大きくする（たとえば上記のように１１０ｍｍ以上、より好ましくは１２５ｍｍ以上とする）ことが望まれている。一方、基板１の直径Ｄが３００ｍｍを超えると、基板１の反りを抑制するために高度なプロセス制御が必要となり、生産性の低下を招く恐れがある。
上記基板１では、表面１１における上記一部分の炭化珪素の結晶構造が４Ｈ型であってもよく、当該表面１１における一部分が、{０００１}面に対するオフ角が０．１°以上１０°以下となっている結晶面を含んでいてもよい。あるいは、表面１１における一部分が、{０００−１}面に対するオフ角が０．０１°以上６°以下となっている結晶面を含んでいてもよい。この場合、基板１の表面上にエピタキシャル層を形成して半導体素子を形成したときに、優れた電気的特性の半導体素子（たとえば図５のＵＭＯＳ４１０など）を得ることができる。
上記基板１では、表面１１における上記一部分の炭化珪素の結晶構造が４Ｈ型であってもよく、表面１１における一部分が、{０３−３８}面またはその裏面に対するオフ角が４°以下となっている結晶面を含んでいてもよい。この場合、基板１の表面１１上に酸化膜を形成する、あるいはエピタキシャル層を形成してからその表面に酸化膜を形成したときに、良好な膜質の酸化膜を得ることができるので、半導体素子としてたとえばＭＯＳＦＥＴを形成したときに、優れた電気的特性のＭＯＳＦＥＴを得ることができる。また、表面１１における一部分は、{０１−１１}面またはその裏面に対するオフ角が４°以下となっている結晶面や、{０１−１２}面またはその裏面に対するオフ角が４°以下となっている結晶面を含んでいてもよい。この場合、同様に良好な膜質の酸化膜を得ることができる。
上記基板１では、表面１１における上記一部分の炭化珪素の結晶構造が４Ｈ型であってもよく、表面１１における一部分が、{０００−１}面に対するオフ角が０．０１°以上６°以下となっている結晶面を含んでいてもよい。この場合、基板１の表面上にエピタキシャル層を形成して半導体素子を形成したときに、優れた電気的特性の半導体素子（たとえば図５のＵＭＯＳ４１０や図７のＤＭＯＳ４２０など）を得ることができる。
上記基板１において、表面１１には加工変質層が形成されていてもよく、当該加工変質層の厚みは１０ｎｍ、より好ましくは５ｎｍ以下であってもよい。加工変質層は、研削や研磨等の加工により基板表面に生じた結晶格子が歪んだ層である。炭化珪素では、基底面方向に欠陥が入りやすく、加工変質層が生じやすい。加工変質層は、劈開等により形成した断面のＴＥＭ観察により、その存在、厚みを評価することができる。このように表面１１の加工変質層の厚みを相対的に薄く設定することで、表面１１上に良好な膜質のエピタキシャル層を形成できる。また、裏面１２にも加工変質層が形成されていてもよく、当該加工変質層の厚みは２００ｎｍ以下、より好ましくは１００ｎｍ以下であってもよい。裏面１２の加工変質層の厚みを上記のような範囲に制限することで、熱処理時における基板１の裏面１２での積層欠陥の生成を確実に抑制することができる。この結果、基板１の反りを抑制することができる。
また、図２に示すように基板１は単一の炭化珪素（ＳｉＣ）単結晶から形成されるものであってもよいし、図４に示すように、強度保持部としてのベース基板２０と、当該ベース基板２０の表面上に形成された炭化珪素を含む表面部（単結晶タイル基板３０の接合体）とを備える複合基板であってもよい。表面部は、たとえば炭化珪素からなる複数の単結晶タイル基板３０を接合した接合体であってもよい。上記強度保持部は十分な耐熱性と強度とがあれば単結晶ＳｉＣである必要はない。また、表面部は上部表面の少なくとも一部が単結晶ＳｉＣにより構成されていればよい。
強度保持部としてのベース基板２０の材料としては、耐熱性と強度との観点から炭化珪素を用いることが好ましい。用いる炭化珪素としては、気相成長による多結晶体、無機原料あるいは有機原料を焼結することにより形成された焼結体、単結晶体のいずれでもよい。表面部は、当該表面部上にエピタキシャル層を形成することから、当該エピタキシャル層を形成する表面（上部表面）の少なくとも一部は単結晶ＳｉＣにより構成されていることが必要となる。
基板１を単一の単結晶ＳｉＣにより構成する場合、当該基板１（単結晶ＳｉＣ基板）の製造プロセスは、結晶成長（ＳｉＣ単結晶インゴット形成）（Ｓ１１）、インゴット成形加工（Ｓ１２）、インゴットのスライス（Ｓ１３）、スライスして得られた基板の研削（Ｓ２１）、研磨（Ｓ２２）、洗浄（Ｓ３０）といった工程を含んでいてもよい。また、上述した複合基板の製造プロセスは、結晶成長（ＳｉＣ単結晶インゴットの形成）（Ｓ１１）、インゴット成形加工（Ｓ１２）、インゴットのスライス（Ｓ１３）、スライスして得られた基板から単結晶タイル基板を切出すタイル成型加工（Ｓ１４）、ベース基板の表面への単結晶タイル基板の貼合せ（Ｓ１５）、複合基板の研削（Ｓ２１）、研磨（Ｓ２２）、洗浄（Ｓ３０）からなる。
また異なる観点から言えば、この発明に従った基板１の製造方法は、炭化珪素からなるインゴットを準備する工程（結晶成長工程（Ｓ１１）およびインゴット成型工程（Ｓ１２））と、インゴットをスライスして、表面および裏面を有するとともに当該表面の直径が１１０ｍｍ以上である基板を得る工程（スライス工程（Ｓ１３））と、基板の表面および裏面を研磨する工程（表面処理工程（Ｓ２０））とを備える。研磨する工程（表面処理工程（Ｓ２０））では、研磨する工程（表面処理工程（Ｓ２０））における抵抗係数Ｒを制御することによって、表面１１における表面粗さＲａの平均値が０．５ｎｍ以下であって、表面粗さＲａの標準偏差が０．２ｎｍ以下となり、裏面１２における表面粗さＲａの平均値が０．３ｎｍ以上１０ｎｍ以下であって、表面粗さＲａの標準偏差が３ｎｍ以下となるように、表面１１および裏面１２を研磨する。このようにすれば、本発明による基板１を確実に得ることができる。
強度保持部（ベース基板２０）と表面部を構成する単結晶タイル基板３０との貼合わせ、および単結晶タイル基板３０同士の貼合せは、近接昇華法や接着剤を用いた接合方法を用いることができる。接着剤は基板１の強度を保持できれば有機系、無機系のいずれでもよい。また、珪素（Ｓｉ）と炭素（Ｃ）とを含有し、加熱してＳｉＣ結合を形成するポリカルボシラン等のポリマーを接着剤として用いてもよい。複合基板は、結晶成長の方位やサイズの制約がないことから、所望の面方位となった表面を有するとともに、所望のサイズの基板を得ることができる。また、強度保持部（ベース基板２０）として安価な多結晶体や焼結体、転位や欠陥の多い単結晶を使用でき、表面部を構成する単結晶ＳｉＣ（単結晶タイル基板３０）の厚みを薄くできることから、基板１の材料コストを低減でき、安価な基板１を実現できる。一方、単一の単結晶ＳｉＣからなる基板１は、複合基板のようなタイル成形加工や貼合せ加工が不要であるため、基板１の製造工程を簡略化できる。
この発明に従った半導体装置（ＵＭＯＳ４１０またはＤＭＯＳ４２０）は、上記基板１と、エピタキシャル層（ｎ−型ＳｉＣエピタキシャル層１０２）と、電極（ゲート電極１２２、ソース電極１２１）とを備える。エピタキシャル層は、基板１の表面１１上に形成され、炭化珪素からなる。電極（ゲート電極１２２、ソース電極１２１）は、エピタキシャル層上に形成されている。この場合、不良の発生確率が低減され、製造コストが抑制された半導体装置を実現できる。
この発明に従った半導体装置の製造方法は、上記基板を準備する工程（Ｓ１００）と、基板１の表面上に、炭化珪素からなるエピタキシャル層（ｎ−型ＳｉＣエピタキシャル層１０２）を形成する工程（Ｓ２００）と、エピタキシャル層上に電極を形成する工程（電極形成工程（Ｓ４００））とを備える。この場合、本発明による基板１を用いることで、不良の発生確率が低減され、半導体装置の製造コストを抑制できる。
上述した基板１の製造方法または半導体装置の製造方法において、基板１の表面粗さＲａを制御するための研磨方法としては、ラッピング、ポリシングなどを用いることができる。特に、基板１の表面１１は表面粗さを低下させ、加工変質層を低減するために仕上げ研磨はＣＭＰ処理により研磨することが好ましい。ＣＭＰ処理において用いる砥粒は、表面粗さや加工変質層を低減させるために炭化珪素よりも柔らかい材料により構成されることが好ましい。具体的には、砥粒の材料としてコロイダルシリカ、フュームドシリカを用いることが好ましい。ＣＭＰ処理において用いる溶液の条件については、ケミカル作用を増加させるためにｐＨ４以下、またはｐＨ９．５以上とすることが好ましく、より好ましくはｐＨ２以下またはｐＨ１０．５以上である。また、当該溶液には酸化剤を添加することが好ましい。酸化剤にはトリクロロイソシアヌル酸、ジクロロイソシアヌル塩などの塩素系酸化剤、硫酸、硝酸、過酸化水素水等を用いることができる。
基板１の表面１１の表面粗さＲａを低減し、表面粗さＲａの面内分布を低減するためには、仕上げ研磨の研磨液の粘度η（ｍＰａ・ｓ）と液流量Ｑ（ｍ３/ｓ）、研磨定盤の面積Ｓ（ｍ２）、研磨圧力Ｐ（ｋＰａ）、周速Ｖ（ｍ/ｓ）で表される抵抗係数Ｒ（ｍ２/ｓ）（Ｒ＝η×Ｑ×Ｖ／Ｓ×Ｐという式で表現される抵抗係数Ｒ）を３．０×Ｅ−１５以上１．０×Ｅ−１４以下とすることが好ましい。このように研磨工程における研磨材と基板１との間の抵抗係数を制御することにより、適切な研磨速度を維持して表面粗さＲａを適切な範囲に制御し、面内分布のばらつきを低減することができる。研磨材は樹脂定盤や発泡ポリウレタン、不織布、スウェード等の研磨布がよく、特にスウェードタイプが好ましい。
基板１の裏面１２の研磨については、ラッピング、ポリシング等を用いることができる。仕上げ研磨には、微細なダイヤモンド砥粒を用いたポリシングを適用することが好ましい。なお、ＣＭＰ処理は被研磨面の表面粗さを低減できるが、プロセスコストが他の方法より高い、あるいはプロセスの生産性が他の方法より低いといった問題がある。上記ダイヤモンド砥粒の粒径は、０．１μｍ以上３μｍ以下とすることが好ましい。ポリシングに用いる研磨材としては、スズ、スズ合金などの金属定盤や、樹脂定盤、研磨布を用いることができる。金属定盤を用いることで、研磨レートを向上させることができる。また、研磨材として研磨布を用いることで、被研磨面の表面粗さを低減することができる。基板の裏面の表面粗さＲａを低減し、表面粗さＲａの面内分布を低減するためには、仕上げ研磨の抵抗係数Ｒは、３．０×Ｅ−１８以上１．０×Ｅ−１７以下とすることができる。抵抗係数Ｒを制御することにより、基板１の研磨工程において、適切な研磨速度を維持して研磨面の表面粗さの面内分布のばらつきを低減できる。
＜参考例１＞
本発明の参考例による基板の一例として、複合基板および当該複合基板を用いた半導体素子を以下のように作製し、作製した半導体素子の歩留りを調査した。
（基板の製造）
昇華法により、ＳｉＣの単結晶を成長してインゴットを形成した。グラファイトからなる容器内に単結晶炭化珪素からなる種基板と、炭化珪素からなる原料粉末とを挿入した。種基板には主面が（０００１）面であり直径５０ｍｍのＳｉＣ単結晶基板を用いた。次に、原料粉末が加熱されることにより炭化珪素が昇華し、種基板上に再結晶化する。このとき、不純物として窒素を導入しつつ再結晶化を進行させた。そして、種基板上に所望の大きさの結晶が成長した時点で加熱を停止し、容器内から単結晶炭化珪素の結晶を取り出した。インゴットの窒素濃度は１×Ｅ１９／ｃｍ３であった。そして、外周研削機により、インゴットにおける結晶の成長面、下地基板面、外周を研削加工し、ＳｉＣからなり成形されたインゴットを得た。
その後、当該成形されたインゴットをスライスして基板を切出した。スライスはマルチワイヤーソーで実施した。スライス後の基板面を｛０３−３８｝とするため、インゴットの（０００１）面を、ワイヤーの走行方向から５４．７°傾斜させた状態で、ワイヤーソー装置内にインゴットをセットし、スライス工程を実施した。スライス後の基板厚みは２５０μｍとした。そして、スライス後の基板の外周をダイシングすることにより、平面形状が四角形状であり、縦×横が２０ｍｍ×３０ｍｍとなっている単結晶タイル基板を得た。
次に、ベース基板を形成するため、まず昇華法により多結晶ＳｉＣからなるインゴットを形成した。当該インゴットを外周加工することにより、直径１５５ｍｍの成形されたインゴットを得た。当該インゴットをマルチワイヤーソーによりスライスし、厚み５００μｍの多結晶基板を得た。この多結晶基板をベース基板として用いた。
そして、複数個の単結晶タイル基板（単結晶矩形基板）をベース基板（多結晶下地基板）上に、互いに隣接するように配置し、近接昇華法により単結晶タイル基板同士および単結晶タイル基板とベース基板とを接合した。このようにして得られた複合基板の外周加工を行い、直径１５０ｍｍ、厚み７５０μｍの基板（複合基板）を得た。
その後、複合基板の下地面（ベース基板の裏面側）、タイル面（単結晶タイル基板の上部表面が露出した側）を順次平面加工して、エピ用の基板を得た。下地面はダイヤモンド砥石により研削加工し、その後にダイヤモンドスラリーにより研磨加工した。本発明の参考例の範囲の表面粗さＲａ０．３〜１０ｎｍ、標準偏差３ｎｍ以下に鏡面化する際には、抵抗係数は１．０×Ｅ−１７ｍ２／ｓ〜３．０×Ｅ−１８ｍ２／ｓとした。参考例１〜６では、研磨時の抵抗係数は５．０×Ｅ−１７ｍ２／ｓとした。研削加工にはインフィード型研削機を用い、砥石にはビトリファイドボンドで番手＃６００、集中度１５０の砥石を用いた。研磨加工は多段階で実施した。定盤には銅定盤とスズ定盤を用いた。ダイヤモンドスラリーは粒径が３μｍと１μｍとなったものを用いた。
タイル面の加工は、研削加工、ラッピング加工の後に、ＣＭＰを実施した。ＣＭＰのスラリーの砥粒には平均粒径が５０ｎｍのコロイダルシリカを用いた。スラリーは硝酸酸性でｐＨ２とし、酸化剤に過酸化水素水を用いた。研磨布にはスウェードタイプを用いた。ＣＭＰ時の抵抗係数は、本発明の参考例の範囲では１．０×Ｅ−１４ｍ２／ｓ〜３．０×Ｅ−１５ｍ２／ｓとした。参考例３は２．０×Ｅ１５ｍ２／ｓとした。
そして、下地面およびタイル面の平面加工の条件を変更することで、後述する表１に示すような表面粗さの異なる基板の試料を１７種類（試料Ｎｏ．１〜１７）作製した。なお、後述する表１からわかるように、試料Ｎｏ．１〜４、８、１１、１４〜１７が本発明の参考例であり、試料Ｎｏ．５〜７、９、１０、１２、１３が比較例の試料となっている。
（半導体素子の製造）
上述した試料Ｎｏ．１〜１７のそれぞれの基板を用いて、半導体素子（デバイス）を作成した。半導体素子の構造は、縦型ＭＯＳＦＥＴの一種であるＵＭＯＳ構造とした。当該半導体素子の断面構造は、図５に示した半導体素子と同様である。
具体的には、ｎ−型ＳｉＣエピタキシャル層１０２の厚みは１０μｍとした。ｐ型ウェル領域１１７の厚みは１．５μｍとした。ｐ＋型ウェルコンタクト不純物領域１１６の厚みは０．２μｍとした。ｎ＋型ソース不純物領域の厚みは０．４μｍとした。溝の深さは３μｍ、幅は３μｍとした。ゲート絶縁膜１０７の材質はシリコン酸化膜とし、その厚みは４０ｎｍとした。ゲート電極１２２の材質はＴｉ、Ｎｉ、Ａｌの合金とし、その厚みは０．５μｍとした。層間絶縁膜１０６の材質はポリシリコンとし、その厚みは０．４μｍとした。ソース電極１２１の材質はＮｉ、Ｓｉの合金とした。ドレイン電極１２４の材質はＮｉ、Ｓｉの合金とした。裏面電極形成前に、バックグラインディングにより基板を減厚し、単結晶基板を１００μｍ残存させた。
また、各試料とも、エピタキシャル層の形成工程など素子を形成するためのプロセス条件は同じとした。
（調査内容および結果）
そして、形成された半導体素子について、各試料ごとに歩留りを調査した。その結果を表１に示す。
Figure 0006222330
本発明の参考例である試料については、いずれも半導体素子の歩留り（デバイス歩留）は５２％以上となっていたのに対して、比較例の試料については半導体素子の歩留りはいずれも４０％未満となっており、明らかに歩留りについて差があることが分かる。また、本発明の参考例の試料については、形成された半導体素子の特性についても良好であった。つまり、基板について、表面粗さおよび裏面粗さの平均値と標準偏差σを制御することで、大口径基板の大部分で良好なエピタキシャル成長層を形成することができるとともに、基板の反りを適切な範囲に抑制することができることがわかる。そして、この結果として、本発明の参考例では不良の発生を抑制して歩留りが向上するとともに、良好なデバイス特性が得られた。
＜参考例２＞
単結晶タイル基板の面方位を参考例１とは異ならせて、複合基板および当該複合基板を用いた半導体素子を作製し、作製した半導体素子の歩留りを調査した。
（基板の製造）
単結晶タイル基板の面方位を｛０００１｝とした以外は、参考例１と同様の条件で複合基板を作成した。単結晶タイル基板の面方位は、インゴットをスライスする時の切断方向で制御した。スライス後の基板の厚みは２５０μｍとした。そして、平面加工の加工条件を調整することにより、本発明の参考例となる試料および本発明の範囲外となる比較例の試料を準備した。
（半導体素子の製造）
参考例および比較例の試料である基板を用いて、基本的に参考例１と同様にＵＭＯＳ構造の半導体素子を形成した。
（調査内容および結果）
基板の主表面における面方位が｛０００１｝である複合基板においても、本発明の参考例の試料については、表面粗さ、裏面粗さを制御したことに起因して、参考例１の場合と同様に良好な歩留りおよびデバイス特性を得ることができた。一方、比較例の試料については、参考例の試料と比べて歩留りは低かった。
＜参考例３＞
本発明の参考例による基板の一例として、単一の単結晶ＳｉＣからなる基板および当該基板を用いた半導体素子を以下のように作製し、作製した半導体素子の歩留りを調査した。
（基板の製造）
昇華法により、ＳｉＣの単結晶を成長してインゴットを形成した。種基板には主面が（０００１）面であり直径１００ｍｍのＳｉＣ単結晶基板を用いた。窒素濃度は６×Ｅ１８／ｃｍ３であった。そして、外周研削機により、インゴットにおける結晶の成長面、下地基板面、外周を研削加工し、ＳｉＣからなり成形されたインゴットを得た。
その後、成形された当該インゴットをスライスして基板を切出した。スライスはマルチワイヤーソーで実施した。スライス後の基板面が、｛０００１｝からのオフ角が２°となった面となるようにインゴットをスライスし、直径１１０ｍｍの基板を得た。
その後、スライス後の基板の裏面、表面を順次平面加工してエピ用の基板を得た。平面加工は上記参考例１の複合基板に対する処理と基本的に同様の処理条件を用いて実施した。基板の裏面の研磨には銅定盤とスズ定盤および研磨布を用いた。ダイヤモンドスラリーの砥粒は粒径が３μｍと０．５μｍとなったものを用いた。抵抗係数は６．０×Ｅ−１８ｍ２／ｓ以上１．０×Ｅ−１７ｍ２／ｓ以下とした。また、基板の表面について研削加工、ラッピング加工の後に、参考例１と同様にＣＭＰを実施した。ＣＭＰのスラリーの砥粒には平均粒径が６０ｎｍのコロイダルシリカを用いた。研磨布は不織布タイプのものを用いた。ＣＭＰ時の抵抗係数は、３．０×Ｅ−１５ｍ２／ｓ以上８．０×Ｅ−１５ｍ２／ｓ以下とした。そして、平面加工の加工条件を調整することにより、後述する表２に示すような基板の試料を１３種類(試料Ｎｏ．１〜１３）作製した。なお、後述する表２から分かるように、試料Ｎｏ．３、４、９〜１３が本発明の参考例であり、試料Ｎｏ．１、２、５〜８が比較例の試料となっている。
（半導体素子の製造）
上述した参考例および比較例の試料である基板を用いて、基本的に参考例１と同様にＵＭＯＳ構造の半導体素子を形成した。
（調査内容および結果）
そして、形成された半導体素子について、各試料ごとに歩留りを調査した。その結果を表２に示す。
Figure 0006222330
本発明の参考例の試料については、参考例１の場合と同様に良好なデバイス歩留が得られた。すなわち、基板の表面粗さおよび裏面粗さの平均値、標準偏差σを制御することで、大口径基板の大部分で良好なエピタキシャル成長層を形成することができるとともに、反りを適切な範囲することができた。また、この結果本発明の参考例ではデバイス歩留を向上させることができるとともに、良好なデバイス特性が得られた。
＜参考例４＞
本発明の参考例による基板の一例として、上述した参考例３と同様に、単一の単結晶ＳｉＣからなる基板および当該基板を用いた半導体素子を以下のように作製し、作製した半導体素子の歩留りを調査した。
（基板の製造）
昇華法により、ＳｉＣの単結晶を成長してインゴットを形成した。種基板には主面が（０００１）面であり直径１００ｍｍのＳｉＣ単結晶基板を用いた。窒素濃度は６×Ｅ１８／ｃｍ３であった。そして、外周研削機により、インゴットにおける結晶の成長面、下地基板面、外周を研削加工し、ＳｉＣからなり成形されたインゴットを得た。
その後、成形された当該インゴットをスライスして基板を切出した。スライスはマルチワイヤーソーで実施した。スライス後の基板面が、｛０００−１｝からのオフ角が１°となった面となるようにインゴットをスライスし、直径１３０ｍｍの基板を得た。
その後、スライス後の基板の裏面、表面を順次平面加工してエピ用の基板を得た。平面加工は上記参考例１の複合基板に対する処理と基本的に同様の処理条件を用いて実施した。基板の裏面の研磨には銅定盤とスズ定盤および研磨布を用いた。ダイヤモンドスラリーの砥粒は粒径が３μｍと０．５μｍとなったものを用いた。抵抗係数は３．０×Ｅ−１８ｍ２／ｓ以上８．０×Ｅ−１８ｍ２／ｓ以下とした。また、基板の表面について研削加工、ラッピング加工の後に、参考例１と同様にＣＭＰを実施した。ＣＭＰのスラリーの砥粒には平均粒径が３０ｎｍのコロイダルシリカを用いた。研磨布はスウェードタイプのものを用いた。ＣＭＰ時の抵抗係数は、６．０×Ｅ−１５ｍ２／ｓ以上１．０×Ｅ−１４ｍ２／ｓ以下とした。そして、平面加工の加工条件を調整することにより、後述する表３に示すような基板の試料を９種類(試料Ｎｏ．１〜９）作製した。なお、後述する表３から分かるように、試料Ｎｏ．３、４、７〜９が本発明の参考例であり、試料Ｎｏ．１、２、５、６が比較例の試料となっている。
（半導体素子の製造）
上述した参考例および比較例の試料である基板を用いて、図７に示したＤＭＯＳ構造の半導体素子を形成した。
具体的には、ｎ−型ＳｉＣエピタキシャル層１０２の厚みは１０μｍとした。ｐ型ウェル領域１１７の厚みは１．５μｍとした。ｐ＋型ウェルコンタクト不純物領域１１６の厚みは０．２μｍとした。ｎ＋型ソース不純物領域１１１の厚みは０．４μｍとした。ゲート絶縁膜１０７の材質はシリコン酸化膜とし、その厚みは４０ｎｍとした。ゲート電極１２２の材質はＴｉ、Ｎｉ、Ａｌの合金とし、その厚みは０．５μｍとした。層間絶縁膜１０６の材質はポリシリコンとし、その厚みは０．４μｍとした。ソース電極１２１の材質はＮｉ、Ｓｉの合金とした。ドレイン電極１２４の材質はＮｉ、Ｓｉの合金とした。裏面電極形成前に、バックグラインディングにより基板を減厚し、単結晶基板を１００μｍ残存させた。
（調査内容および結果）
そして、形成された半導体素子について、各試料ごとに歩留りを調査した。その結果を表３に示す。
Figure 0006222330
本発明の参考例の試料については、参考例１の場合と同様に良好なデバイス歩留が得られた。すなわち、基板の表面粗さおよび裏面粗さの平均値、標準偏差σを制御することで、大口径基板の大部分で良好なエピタキシャル成長層を形成することができるとともに、反りを適切な範囲することができた。また、この結果本発明の参考例ではデバイス歩留を向上させることができるとともに、良好なデバイス特性が得られた。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、炭化珪素を含む基板、半導体装置およびその製造方法に特に有利に適用される。
１ 基板、１１ 表面、１２ 裏面、２０ ベース基板、３０ 単結晶タイル基板、３１ 接合面、１０２ ｎ−型エピタキシャル層、１０６ 層間絶縁膜、１０７ ゲート絶縁膜、１１１ ｎ＋型ソース不純物領域、１１６ ｐ＋型ウェルコンタクト不純物領域、１１７ ｐ型ウェル領域、１２１ ソース電極、１２２ ゲート電極、１２４ ドレイン電極、４１０ ＵＭＯＳ、４２０ ＤＭＯＳ。

Claims (12)

  1. 表面および裏面を有し、前記表面が単結晶炭化珪素からなる基板であって、
    前記表面における表面粗さＲａの平均値が０．３ｎｍ以下であって、前記表面粗さＲａの標準偏差が０．２ｎｍ以下であり、
    前記裏面における表面粗さＲａの平均値が０．３ｎｍ未満であり、前記裏面の反りが６０μｍ以下であり、
    前記表面の直径が１１０ｍｍ以上であり、
    前記裏面の反りとは、前記裏面について二次元の位置データで表される複数の測定点にそれぞれ対応する複数の変位値から最小自乗平面を算出し、前記最小自乗平面に対して一方側に最も大きな変位値と前記最小自乗平面との距離、および他方側に最も大きな変位値と前記最小自乗平面との距離の和として算出される値である、基板。
  2. 前記単結晶炭化珪素における窒素濃度が２×１０１９／ｃｍ３以下である、請求項１に記載の基板。
  3. 前記単結晶炭化珪素における窒素濃度が４×１０１８／ｃｍ３以上２×１０１９／ｃｍ３以下である、請求項２に記載の基板。
  4. 前記表面の直径をＤとし、前記基板の厚みをＴとし、前記裏面の反りをＷｂとした場合に、
    １００≦Ｄ／Ｔ≦１０００
    ０≦Ｗｂ／Ｔ≦０．２
    という関係式を満足する、請求項１〜３のいずれか１項に記載の基板。
  5. 前記表面の直径が１２５ｍｍ以上３００ｍｍ以下である、請求項１〜４のいずれか１項に記載の基板。
  6. 前記表面の炭化珪素の結晶構造が４Ｈ型であり、
    前記表面が、{０００１}面に対するオフ角が０．１°以上１０°以下となっている結晶面を含む、請求項１〜５のいずれか１項に記載の基板。
  7. 前記表面の炭化珪素の結晶構造が４Ｈ型であり、
    前記表面が、{０３−３８}面に対するオフ角が４°以下となっている結晶面を含む、請求項１〜５のいずれか１項に記載の基板。
  8. 前記表面の炭化珪素の結晶構造が４Ｈ型であり、
    前記表面が、{０００−１}面に対するオフ角が０．０１°以上６°以下となっている結晶面を含む、請求項１〜５のいずれか１項に記載の基板。
  9. 前記基板は、単一の単結晶炭化珪素により構成される、請求項１〜８のいずれか１項に記載の基板。
  10. 請求項１〜９のいずれか１項に記載の基板と、
    前記基板の前記表面上に形成された、炭化珪素からなるエピタキシャル層と、
    前記エピタキシャル層上に形成された電極とを備える、半導体装置。
  11. 炭化珪素からなるインゴットを準備する工程と、
    前記インゴットをスライスして、表面および裏面を有するとともに前記表面の直径が１１０ｍｍ以上である基板を得る工程と、
    前記基板の前記表面および前記裏面を研磨する工程とを備え、
    前記研磨する工程では、研磨する工程における抵抗係数を制御することによって、前記表面における表面粗さＲａの平均値が０．３ｎｍ以下であって、前記表面粗さＲａの標準偏差が０．２ｎｍ以下となり、前記裏面における表面粗さＲａの平均値が０．３ｎｍ未満となり、前記裏面の反りが６０μｍ以下となるように、前記表面および前記裏面を研磨し、
    前記裏面の反りとは、前記裏面について二次元の位置データで表される複数の測定点にそれぞれ対応する複数の変位値から最小自乗平面を算出し、前記最小自乗平面に対して一方側に最も大きな変位値と前記最小自乗平面との距離、および他方側に最も大きな変位値と前記最小自乗平面との距離の和として算出される値である、基板の製造方法。
  12. 請求項１〜９のいずれか１項に記載の基板を準備する工程と、
    前記基板の前記表面上に、炭化珪素からなるエピタキシャル層を形成する工程と、
    前記エピタキシャル層上に電極を形成する工程とを備える、半導体装置の製造方法。
JP2016209534A 2011-08-05 2016-10-26 基板、半導体装置およびこれらの製造方法 Active JP6222330B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011171505 2011-08-05
JP2011171505 2011-08-05

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015221441A Division JP6032342B2 (ja) 2011-08-05 2015-11-11 基板、半導体装置およびこれらの製造方法

Publications (2)

Publication Number Publication Date
JP2017081813A JP2017081813A (ja) 2017-05-18
JP6222330B2 true JP6222330B2 (ja) 2017-11-01

Family

ID=47626405

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2012547399A Active JP6011340B2 (ja) 2011-08-05 2012-08-02 基板、半導体装置およびこれらの製造方法
JP2015142220A Active JP5839139B2 (ja) 2011-08-05 2015-07-16 基板、半導体装置およびこれらの製造方法
JP2015221441A Active JP6032342B2 (ja) 2011-08-05 2015-11-11 基板、半導体装置およびこれらの製造方法
JP2016209534A Active JP6222330B2 (ja) 2011-08-05 2016-10-26 基板、半導体装置およびこれらの製造方法

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2012547399A Active JP6011340B2 (ja) 2011-08-05 2012-08-02 基板、半導体装置およびこれらの製造方法
JP2015142220A Active JP5839139B2 (ja) 2011-08-05 2015-07-16 基板、半導体装置およびこれらの製造方法
JP2015221441A Active JP6032342B2 (ja) 2011-08-05 2015-11-11 基板、半導体装置およびこれらの製造方法

Country Status (5)

Country Link
US (4) US8872189B2 (ja)
JP (4) JP6011340B2 (ja)
CN (2) CN103608899B (ja)
DE (2) DE202012013577U1 (ja)
WO (1) WO2013021902A1 (ja)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184229B2 (en) * 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
JP6322890B2 (ja) 2013-02-18 2018-05-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
JP6248395B2 (ja) * 2013-02-18 2017-12-20 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
WO2014057748A1 (ja) 2012-10-12 2014-04-17 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
US9018639B2 (en) 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
WO2014125688A1 (ja) 2013-02-18 2014-08-21 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2014157979A (ja) * 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
JP6107450B2 (ja) * 2013-06-12 2017-04-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6119453B2 (ja) * 2013-06-24 2017-04-26 新日鐵住金株式会社 炭化珪素単結晶の製造方法
JP6136731B2 (ja) * 2013-08-06 2017-05-31 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP6197461B2 (ja) * 2013-08-06 2017-09-20 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
WO2015019797A1 (ja) * 2013-08-08 2015-02-12 富士電機株式会社 高耐圧半導体装置およびその製造方法
JP2015063429A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体基板および炭化珪素半導体基板を備えた炭化珪素半導体装置
WO2015059987A1 (ja) * 2013-10-22 2015-04-30 株式会社ノリタケカンパニーリミテド 研磨用組成物およびそれを用いた研磨加工方法
WO2015181971A1 (ja) * 2014-05-30 2015-12-03 新日鉄住金マテリアルズ株式会社 バルク状炭化珪素単結晶の評価方法、及びその方法に用いられる参照用炭化珪素単結晶
JP6479347B2 (ja) * 2014-06-06 2019-03-06 ローム株式会社 ＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
JP6395299B2 (ja) * 2014-09-11 2018-09-26 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法
DE112015005934T5 (de) * 2015-01-13 2017-10-12 Sumitomo Electric Industries Ltd. Halbleiterlaminat
JP6295969B2 (ja) * 2015-01-27 2018-03-20 日立金属株式会社 単結晶炭化珪素基板、単結晶炭化珪素基板の製造方法、および単結晶炭化珪素基板の検査方法
CN107112201B (zh) * 2015-02-09 2020-07-28 住友电气工业株式会社 磷化铟衬底、检查磷化铟衬底的方法和制造磷化铟衬底的方法
US10283595B2 (en) 2015-04-10 2019-05-07 Panasonic Corporation Silicon carbide semiconductor substrate used to form semiconductor epitaxial layer thereon
JP6561723B2 (ja) * 2015-09-24 2019-08-21 豊田合成株式会社 半導体装置および電力変換装置
JP6624868B2 (ja) * 2015-09-29 2019-12-25 昭和電工株式会社 ｐ型低抵抗率炭化珪素単結晶基板
JP6964388B2 (ja) * 2015-10-15 2021-11-10 住友電気工業株式会社 炭化珪素エピタキシャル基板
JP6668674B2 (ja) * 2015-10-15 2020-03-18 住友電気工業株式会社 炭化珪素基板
US10490634B2 (en) * 2015-11-24 2019-11-26 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate having a silicon carbide layer and method of manufacturing silicon carbide semiconductor device
DE112017005206T5 (de) 2016-10-13 2019-07-04 Mitsubishi Electric Corporation Verfahren zur herstellung einer halbleitereinheit
JP6722578B2 (ja) * 2016-12-26 2020-07-15 昭和電工株式会社 ＳｉＣウェハの製造方法
DE112018002540T5 (de) * 2017-05-17 2020-02-20 Mitsubishi Electric Corporation SIC-Epitaxiewafer und Verfahren zum Herstellen desselben
CN110651072A (zh) * 2017-05-19 2020-01-03 住友电气工业株式会社 碳化硅衬底和碳化硅外延衬底
GB2584372B (en) * 2018-02-22 2022-04-13 Massachusetts Inst Technology Method of reducing semiconductor substrate surface unevenness
JP7421470B2 (ja) * 2018-03-30 2024-01-24 株式会社フジミインコーポレーテッド 半導体基板の製造方法および研磨用組成物セット等のセット
JP2020075839A (ja) * 2018-11-09 2020-05-21 株式会社新興製作所 窒化ガリウム系化合物半導体成長用ＳｉＣ基板
WO2021025077A1 (ja) * 2019-08-06 2021-02-11 株式会社デンソー ＳｉＣ基板の製造方法
CN110919465A (zh) * 2019-11-08 2020-03-27 中国科学院上海硅酸盐研究所 无损伤、高平面度单晶碳化硅平面光学元件及其制备方法
KR102192525B1 (ko) * 2020-02-28 2020-12-17 에스케이씨 주식회사 웨이퍼, 에피택셜 웨이퍼 및 이의 제조방법
TWI741955B (zh) * 2021-02-23 2021-10-01 環球晶圓股份有限公司 處理碳化矽晶圓的方法
CN115101584B (zh) 2022-08-25 2022-11-15 青禾晶元(天津)半导体材料有限公司 一种复合碳化硅衬底及其制备方法
CN115635380B (zh) * 2022-12-26 2023-03-17 华芯半导体研究院(北京)有限公司 一种气相外延生长辅助装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3043689B2 (ja) * 1997-11-17 2000-05-22 日本ピラー工業株式会社 単結晶ＳｉＣ及びその製造方法
US6329088B1 (en) * 1999-06-24 2001-12-11 Advanced Technology Materials, Inc. Silicon carbide epitaxial layers grown on substrates offcut towards <1{overscore (1)}00>
JP2004501503A (ja) 2000-03-07 2004-01-15 マイクロン・テクノロジー・インコーポレーテッド 集積回路におけるほとんど平坦な絶縁膜の形成方法
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
US20040134418A1 (en) 2002-11-08 2004-07-15 Taisuke Hirooka SiC substrate and method of manufacturing the same
JP4148105B2 (ja) * 2002-11-08 2008-09-10 日立金属株式会社 ＳｉＣ基板の製造方法
JP2004262709A (ja) * 2003-02-28 2004-09-24 Shikusuon:Kk ＳｉＣ単結晶の成長方法
JP2004319717A (ja) * 2003-04-15 2004-11-11 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの製造方法
JP4418794B2 (ja) * 2004-02-06 2010-02-24 パナソニック株式会社 炭化珪素半導体素子の製造方法
JP2006173425A (ja) * 2004-12-17 2006-06-29 Hitachi Cable Ltd 半導体結晶ウェハ
US7422634B2 (en) 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
DE102005024073A1 (de) 2005-05-25 2006-11-30 Siltronic Ag Halbleiter-Schichtstruktur und Verfahren zur Herstellung einer Halbleiter-Schichtstruktur
US7781312B2 (en) * 2006-12-13 2010-08-24 General Electric Company Silicon carbide devices and method of making
JP2008283629A (ja) * 2007-05-14 2008-11-20 Sony Corp 撮像装置、撮像信号処理方法、プログラム
JP4964672B2 (ja) 2007-05-23 2012-07-04 新日本製鐵株式会社 低抵抗率炭化珪素単結晶基板
JP2009194216A (ja) * 2008-02-15 2009-08-27 Hitachi Ltd 半導体装置の製造方法
JP5552627B2 (ja) 2009-01-15 2014-07-16 並木精密宝石株式会社 エピタキシャル成長用内部改質基板及びそれを用いて作製される結晶成膜体、デバイス、バルク基板及びそれらの製造方法
JP5993146B2 (ja) 2009-04-15 2016-09-14 住友電気工業株式会社 薄膜付き基板、半導体装置、および半導体装置の製造方法
CN102160143B (zh) * 2009-05-11 2013-05-29 住友电气工业株式会社 制造半导体衬底的方法
JP5464544B2 (ja) * 2009-05-12 2014-04-09 学校法人関西学院 エピタキシャル成長層付き単結晶ＳｉＣ基板、炭素供給フィード基板、及び炭素ナノ材料付きＳｉＣ基板
DE102009030295B4 (de) * 2009-06-24 2014-05-08 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
JP5263621B2 (ja) 2009-09-24 2013-08-14 ソニー株式会社 画像処理装置および方法
US8445386B2 (en) * 2010-05-27 2013-05-21 Cree, Inc. Smoothing method for semiconductor material and wafers produced by same
JP2011071546A (ja) * 2010-12-10 2011-04-07 Showa Denko Kk 化合物半導体ウェーハの製造方法

Also Published As

Publication number Publication date
US9117758B2 (en) 2015-08-25
US20130032822A1 (en) 2013-02-07
CN105755534A (zh) 2016-07-13
JP2015205819A (ja) 2015-11-19
CN105755534B (zh) 2019-01-08
DE112012003260T5 (de) 2014-05-15
CN103608899B (zh) 2016-03-30
US9093384B2 (en) 2015-07-28
JPWO2013021902A1 (ja) 2015-03-05
JP5839139B2 (ja) 2016-01-06
WO2013021902A1 (ja) 2013-02-14
CN103608899A (zh) 2014-02-26
JP6011340B2 (ja) 2016-10-19
JP6032342B2 (ja) 2016-11-24
US20150325637A1 (en) 2015-11-12
US8872189B2 (en) 2014-10-28
US20150008453A1 (en) 2015-01-08
DE202012013577U1 (de) 2017-12-14
US20150008454A1 (en) 2015-01-08
JP2017081813A (ja) 2017-05-18
JP2016064980A (ja) 2016-04-28
US9490132B2 (en) 2016-11-08

Similar Documents

Publication Publication Date Title
JP6222330B2 (ja) 基板、半導体装置およびこれらの製造方法
JP6119907B2 (ja) 炭化珪素基板
US9722028B2 (en) Silicon carbide substrate, semiconductor device, and methods for manufacturing them
JP6761915B1 (ja) リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
JP6128262B2 (ja) 炭化珪素基板、半導体装置およびこれらの製造方法
JP5943131B2 (ja) 炭化珪素基板、半導体装置およびこれらの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170918

R150 Certificate of patent or registration of utility model

Ref document number: 6222330

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250