CN105755534A - 衬底、半导体器件及其制造方法 - Google Patents

衬底、半导体器件及其制造方法 Download PDF

Info

Publication number
CN105755534A
CN105755534A CN201610140263.1A CN201610140263A CN105755534A CN 105755534 A CN105755534 A CN 105755534A CN 201610140263 A CN201610140263 A CN 201610140263A CN 105755534 A CN105755534 A CN 105755534A
Authority
CN
China
Prior art keywords
substrate
front surface
back surface
less
surface roughness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610140263.1A
Other languages
English (en)
Other versions
CN105755534B (zh
Inventor
石桥惠二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN105755534A publication Critical patent/CN105755534A/zh
Application granted granted Critical
Publication of CN105755534B publication Critical patent/CN105755534B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/21—Circular sheet or circular blank

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本发明提供一种衬底、半导体器件及其制造方法。所述衬底具有前表面和背表面，在所述衬底中，所述前表面的至少一部分由单晶碳化硅构成，所述衬底具有：不大于0.5nm的、在所述前表面处的表面粗糙度Ra的平均值，并且所述表面粗糙度Ra的标准偏差不大于0.2nm；小于0.3nm的、在所述背表面处的表面粗糙度Ra的平均值；以及不小于110mm的所述前表面的直径。

Description

衬底、半导体器件及其制造方法
本申请是国家申请号为201280030546.0(国际申请号PCT/JP2012/069668，国际申请日2012年8月2日，发明名称“衬底、半导体器件及其制造方法”)之申请的分案申请。
技术领域
本发明涉及衬底、半导体器件及其制造方法，并且更具体地，涉及其中前表面的至少一部分由碳化硅形成的衬底、半导体器件及其制造方法。
背景技术
传统上已知诸如碳化硅单晶衬底的衬底，其中前表面的至少一部分由碳化硅形成。因为这样的碳化硅在热导率上比诸如氮化镓(GaN)的氮化物半导体高，所以期望由碳化硅构成的衬底作为用于控制高压和高电流的功率器件的材料。例如，美国专利公布No.2006/0225645(以下称为PTL1)公开了具有3英寸直径的碳化硅衬底，对于其而言，限定了关于翘曲或TTV(总厚度变化)的值，以便防止所获得的外延膜的膜质量由于在碳化硅衬底的前表面上形成外延膜时的不均匀温度分布而变差。另外，WO2010/119792(以下称为PTL2)公开了下述特性的定义：即，指定形状，诸如衬底的翘曲或弯曲，并且将在衬底的前表面侧上的表面粗糙度Ra的值设置为1nm或更小，并且将在衬底的背表面侧上的表面粗糙度Ra的值设置为100nm或更小。PTL2限定了如上的粗糙度，以便当在衬底的前表面上形成薄膜时保证衬底的规定形状。
引用列表
专利文献
PTL1：US2006/0225645A1
PTL2：WO2010/119792
发明内容
技术问题
如上所述的PTL1不具体涉及衬底的表面粗糙度。虽然PTL2限定了衬底的前表面和背表面的表面粗糙度以便保证衬底的规定形状，但是它也未涉及在衬底的表面粗糙度(具体地说，在背表面侧上的表面粗糙度)和在衬底的前表面上形成的外延膜等的膜质量之间的关系。
然而，作为本发明人的专注研究的结果，本发明人已经发现，当特别在衬底的背表面上的表面粗糙度大时，在衬底的前表面上生长外延膜的步骤中的热处理期间，在其上承载衬底的承受器和衬底的背表面之间的接触状态变化，并且因此，在衬底中产生在温度分布。这样的温度分布可能不利地影响所形成的外延膜的膜质量。
另外，在衬底的前表面上形成外延膜并且在外延膜上形成半导体元件的步骤中，衬底的背表面可能被真空吸附。如果在这样的被真空吸附期间在背表面处的表面粗糙度大，则在一些情况下，衬底不能被可靠地吸附。因此，可能在形成半导体元件的步骤中产生缺陷。
而且，当在衬底的背表面处的表面粗糙度大时，晶体缺陷可能在用于形成外延膜的热处理期间从衬底的背表面侧发展，并且衬底可能翘曲。那么，在衬底在大小上增大的情况下，衬底的翘曲量的绝对值变大，这可能导致在形成外延膜或形成元件的步骤中引起缺陷的因素。
本发明被作出来解决上述问题，并且本发明的目的是提供一种能够实现降低在形成外延膜或半导体元件的步骤中产生的缺陷的概率的衬底、包括该衬底的半导体器件及其制造方法。
对于问题的解决方案
根据本发明的一种衬底是具有前表面和背表面的衬底，其中，前表面的至少一部分由碳化硅构成，在前表面处的表面粗糙度Ra的平均值不大于0.5nm并且该表面粗糙度Ra的标准偏差不大于0.2nm，在背表面处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm并且该表面粗糙度Ra的标准偏差不大于3nm，并且，前表面的直径不小于110mm。
通过这样做，在衬底的前表面上形成外延层的步骤中，能够抑制在支撑衬底的承受器和衬底的背表面之间接触的状态中的局部改变。因此，能够抑制随着在接触的状态中的改变而出现在衬底上的不均匀温度分布这样的问题，并且结果，能够形成在膜质量上良好的外延层。
在此，取决于衬底的材料，适合于形成外延层或形成器件的表面状态不同，并且受其表面粗糙度的影响也不同。即，适合于形成外延层等的表面粗糙度在根据本发明的其中前表面的至少一部分由碳化硅构成的衬底和由其他半导体材料构成的衬底之间不同。另外，因为机械和化学耐久性取决于材料而不同，所以用于控制在前表面处的工艺损坏层或表面粗糙度的加工条件(抛光条件)对于由不同材料制成的每一个衬底不同。因此，适当的加工方法也在根据本发明的由碳化硅构成的衬底和由其他材料构成的衬底之间不同。
基于这样的发现，在根据本发明的衬底中，在背表面处的表面粗糙度Ra的平均值被控制为不小于0.3nm并且不大于10nm，并且其标准偏差被控制为不大于3nm。因此，在衬底的前表面上生长外延膜中，能够抑制在背表面侧上的晶体缺陷的产生或发展，并且因此，也能够抑制衬底的翘曲。结果，能够在形成外延膜的步骤中或在形成元件的随后步骤中降低归因于衬底的翘曲的缺陷的产生的概率。
注意，表面粗糙度Ra指的是在JISB0601下定义的算术平均粗糙度Ra，并且，它被定义为通过下述方式而计算的值：在其平均线的方向上从粗糙度曲线提取参考长度，并且对从这个提取的线段的平均线至测量曲线的距离(偏差的绝对值)求和并平均。在衬底的前表面处的表面粗糙度Ra的平均值不大于0.5nm，如上所述，然而，优选的是，它不小于0.1nm并且不大于0.3nm。在表面粗糙度Ra不大于0.5nm的情况下，能够在衬底的前表面上形成良好的外延生长层。另外，在表面粗糙度Ra不小于0.1nm的情况下，抑制在诸如CMP(化学机械抛光)的抛光处理中在步骤数量上的增加，并且抑制在产率上的降低。因此，能够避免在制造成本上的过大增加。
另外，虽然在衬底的前表面处的表面粗糙度Ra的标准偏差σ不大于0.2nm，如上所述，但是优选的是，它不大于0.1nm，并且更优选的是，它不大于0.05nm。在这样标准偏差σ不大于0.2nm的情况下，能够在衬底的前表面上形成均匀的外延生长层。
而且，虽然在背表面处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm，但是优选的是，它不小于0.4nm并且不大于5nm，并且更优选的是，它不小于0.5nm并且不大于2nm。应当注意，当在背表面处的表面粗糙度Ra的平均值不小于10nm时，在承受器和衬底的背表面之间的接触状态在形成外延生长层的步骤中局部改变(变化)。因此，在衬底中的温度分布变得不均匀，并且结果产生的外延层的质量可能降低。而且，由于在加热期间晶体缺陷从衬底的背表面的扩展导致的衬底的大翘曲的问题出现，并且在器件步骤中的产率可能降低。为了将在背表面处的表面粗糙度Ra的平均值设置为小于0.3nm，需要高度复杂的表面处理，这导致制造衬底的成本上的增加，以及在制造衬底的过程中降低的生产率。例如，为了将在衬底的背表面处的表面粗糙度Ra的平均值设置为小于0.3nm，需要使用胶态二氧化硅和化学成分等的CMP处理，因为难以利用使用中性金刚石浆液的正常抛光来实现这样值。
虽然在背表面处的表面粗糙度Ra的标准偏差σ不大于3nm，如上所述，但是优选的是，它不大于1.5nm，并且更优选的是，它不大于0.7nm。通过这样做，在衬底的背表面和承受器之间的接触状态能够在整个背表面上大体均匀，并且因此，能够在衬底的前表面上形成均匀外延生长层。
另外，衬底的背表面的直径被设置为110mm或更大。通过这样做，能够通过使用具有大面积的衬底来增大能够在衬底上形成的半导体元件(芯片)的数量。因此，能够减少在形成半导体元件的步骤(器件步骤)中的制造成本，并且能够改善生产率。
根据本发明的一种半导体器件包括上述衬底、外延层和电极。外延层形成在衬底的前表面上，并且由碳化硅构成。在外延层上形成电极。在该情况下，能够实现半导体器件，该半导体器件实现了缺陷产生概率的降低和制造成本的抑制。
另外，根据本发明的一种制造衬底的方法包括步骤：制备由碳化硅构成的锭；通过将锭切片来获得具有前表面和背表面并且前表面的直径不小于110mm的衬底；并且，抛光衬底的前表面和背表面。在抛光步骤中，通过控制在抛光步骤中的阻力系数，抛光前表面和背表面，使得在前表面处的表面粗糙度Ra的平均值不大于0.5nm并且表面粗糙度Ra的标准偏差不大于0.2nm，并且使得在背表面处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm，并且表面粗糙度Ra的标准偏差不大于3nm。在该情况下，能够可靠地获得根据本发明的衬底。
根据本发明的一种制造半导体器件的方法包括步骤：制备上述衬底；在衬底的前表面上形成由碳化硅构成的外延层；并且，在外延层上形成电极。在该情况下，通过使用根据本发明的衬底，降低了缺陷产生的概率，并且能够抑制制造半导体器件的成本。
本发明的有益效果
根据本发明，能够提供一种能够允许形成具有良好的膜质量的外延生长膜并且降低缺陷产生的概率的衬底、半导体器件及其制造方法。
附图说明
图1是示出根据本发明的衬底的一个实施例的透视示意图。
图2是在图1中所示的衬底的部分截面示意图。
图3是用于图示制造图1中所示的衬底的方法的流程图。
图4是根据本发明的衬底的实施例的变化的部分截面示意图。
图5是示出根据本发明的半导体器件的一个实施例的截面示意图。
图6是用于图示制造在图5中所示的半导体器件的方法的流程图。
图7是示出根据本发明的半导体器件的实施例的变化的截面示意图。
具体实施方式
以下将参考附图描述本发明的一个实施例。注意，在下面的附图中，相同或对应的元件分配有相同的附图标记，并且将不重复其描述。
将参考图1和2来描述根据本发明的衬底的一个实施例。
在图1和2中所示的衬底1是由碳化硅的单晶构成的衬底1，并且在衬底1的前表面11处的表面粗糙度Ra的平均值不大于0.5nm，并且表面粗糙度Ra的标准偏差σ不大于0.2nm。另外，在衬底1的背表面12处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm，并且表面粗糙度Ra的标准偏差σ不大于3nm。而且，衬底1的前表面的直径D不小于110mm。因此，在除了前表面11之外也对于背表面12控制其表面粗糙度的衬底1中，在前表面11上生长由碳化硅构成的外延膜的过程中，能够使得在背表面12和其上承载衬底1的膜形成设备的承受器之间的接触状态在整个背表面12上均匀。因此，能够抑制归因于在接触状态上的局部变化而出现的在衬底1中产生的温度分布。因此，能够改善膜质量的均匀性，诸如在所形成的外延膜中的结晶度或杂质浓度。结果，能够抑制在通过利用外延膜形成的半导体器件的特性上的变化，并且能够改善结果产生的半导体器件的产率。
另外，衬底1满足关系表达式100≤D/T≤1000和0≤Wb/T≤0.2，其中，D(参见图1)表示前表面11的直径，T(参见图2)表示衬底1的厚度，并且Wb表示在上述衬底1中的背表面的翘曲。在该情况下，本发明被应用到在翘曲上相对较大的衬底1，并且本发明的下述效果更显著：在形成外延膜的步骤或用于制造半导体器件的处理中产生缺陷的概率能够被降低。
接下来参考图3来描述一种制造在图1中和2中所示的、由碳化硅构成的衬底1的方法。
参见图3，初始，执行衬底制备步骤(S10)。在此，制备由碳化硅构成的衬底，该衬底是要加工的对象并且其表面粗糙度要被调整。具体地说，例如，执行用于在籽衬底上外延生长碳化硅的晶体生长步骤(S11)。因此，获得由碳化硅构成并且具有一定程度大小的锭。
然后，执行锭成形步骤(S12)。具体地，研磨在如上所述的步骤(S11)中获得的锭的前表面、背表面和外周等，以获得具有规定形状和面取向的锭。
然后，执行切片步骤(S13)。在这个步骤(S13)中，通过使用线锯等来将如上所述获得的锭切片。结果，获得由碳化硅构成的衬底，该衬底是要加工的对象，并且其表面粗糙度要被调整。
然后，如图3中所示，执行表面处理步骤(S20)。具体地说，执行研磨步骤(S21)，用于利用传统已知的方法来研磨衬底的前表面和背表面。通过该步骤(S21)，调整衬底的厚度，使得在衬底的前表面侧和背表面侧上的表面粗糙度Ra被减小为特定值。
然后，执行抛光步骤(S22)。在这个步骤(S22)中，通过使用例如磨光设备或者CMP设备，来抛光衬底的前表面和背表面。通过这个步骤(S22)，获得具有如上所述的表面粗糙度Ra的前表面11和背表面12。
然后，执行在图3中所示的清洁步骤(S30)。具体地说，使用任何传统上已知的方法来清洁抛光的衬底的前表面和背表面。因此，能够获得在图1和2中所示的由碳化硅构成的衬底1。
本发明不仅适用于如上所述的由单晶SiC构成的衬底，而且适用于如图4中所示的结合衬底(组合衬底)。将参考图4来描述根据本发明的衬底的实施例的变化形式。
参见图4，作为根据本发明的衬底的实施例的变化形式的衬底1是通过向基础衬底20的前表面接合由单晶碳化硅构成的多个单晶瓦片(tile)衬底30而获得的结合衬底。通过向便宜的大基础衬底结合高质量的小片单晶衬底，能够以低成本来制造在前表面的晶体质量上良好的大直径衬底。
优选的是，在接合表面31处掩埋在多个单晶瓦片衬底30之间的间隙。虽然用于基础衬底20的材料不被特别限制，但是在耐热和强度上优选的是使用由碳化硅构成的衬底。碳化硅可以是单晶、多晶和具有许多错位或缺陷的烧结体的任何形式。
也在这个衬底1中，在前表面11处的表面粗糙度Ra的平均值能够不大于0.5nm，并且其标准偏差σ能够不大于0.2nm，其中，前表面11是暴露单晶碳化硅并且在其上要形成外延膜等的表面。另外，在前表面11处的表面粗糙度Ra的平均值不小于0.3nm，并且不大于10nm，并且其标准偏差σ不大于3nm。这样的衬底1也能够实现与利用在图1和2中所示的衬底获得的效果相同的效果。
将简述制造在图4中所示的衬底1的方法。制造在图4中所示的衬底1的方法与在图1和2中所示的制造衬底1的方法相同，然而，在图3中所示的衬底制备步骤(S10)与在图1和2中所示制造衬底的方法中的不同。即，在图4中所示的制造衬底1的方法中，虽然执行相同的步骤直到作为在图3中所示的衬底制备步骤(S10)的上述晶体生长步骤(S11)、锭成形步骤(S12)和切片步骤(S13)，但是随后，执行用于形成单晶瓦片衬底30(参见图4)的瓦片衬底形成步骤(S14)。在这个步骤(S14)中，例如通过使用切割锯、线锯等从在上述切片步骤(S13)获得的衬底，来切割单晶瓦片衬底30。这个单晶衬底30的二维形状能够具有任何形状，诸如包括三角形和四边形的多边形或圆形。
之后，执行结合步骤(S15)。在这个步骤(S15)中，利用任何方法将多个单晶瓦片衬底30布置在基础衬底20上，并且彼此接合。作为在该结合步骤(S15)中使用的方法，例如，能够使用任何方法，诸如利用升华方法等来形成碳化硅以作为接合材料的方法和利用粘结剂接合的方法。
之后，能够通过执行在图3中所示的表面处理步骤(S20)和清洁步骤(S30)来获得在图4中所示的衬底1。
现在，参考图5描述利用图1或4中所示的衬底1形成的半导体器件。
在图5中所示的UMOS410包括：根据本发明的衬底1；n-型SiC外延层102；p型阱区域117；p+型阱接触杂质区域116；n+型源杂质区域对；栅绝缘膜107，其形成在凹槽的内壁表面上，凹槽是通过部分去除在n+型源杂质区域对之间的p型阱区域117和n-型SiC外延层102而形成的；栅电极122，其形成在栅绝缘膜107上以掩埋凹槽；层间绝缘膜106，其覆盖栅电极122和p型阱区域117的表面；在层间绝缘膜106中形成的开口，用于暴露n+型源杂质区域111和p+型阱接触杂质区域的上表面的一部分；源电极121，其通过该开口连接到n+型源杂质区域111和p+型阱接触杂质区域116；以及，漏电极124，其形成在衬底1的背表面上。
在图5中所示的UMOS410中，形成栅绝缘膜107以覆盖在p型阱区域117中形成的凹槽的上/下方向上延伸的侧表面和在左/右方向上延伸并且与栅电极122的最下部分相对的底表面。应当注意，可以全部反转上述每一个部件的p型和n型。
现在描述UMOS410的操作。能够沿着栅绝缘膜107，在p型阱区域117的侧表面上(在接合表面附近)，根据对于栅电极122的电压施加，来形成由于电子导致的反型层。然后，根据在源电极121和漏电极124之间的电势差，能够跨过上述源电极121和漏电极124施加已经经过n+型源杂质区域111、在p型阱区域117中的反型层、n-型SiC外延层102和作为n+型SiC衬底的衬底1的电流。此时在源电极121和漏电极124之间的电流沿着栅绝缘膜107流动。
因为在图5中所示的UMOS410包括根据本发明的衬底1，所以到n-型SiC外延层102的形成时已经使得在衬底1中的温度分布均匀。因此，n-型SiC外延层102具有良好的膜质量。因此，能够实现在电特性上良好的UMOS410。
接下来参考图6来描述制造在图5中所示的UMOS410的方法。如图6中所示，在制造UMOS410的方法中，初始，执行作为制备衬底1的步骤的衬底制备步骤(S100)。在这个步骤(S100)中，可以通过执行在图3中所示的制造衬底的步骤来制备衬底1。然后，执行作为在衬底1的前表面上形成n-型SiC外延层102的步骤的外延生长步骤(S200)。然后，执行在图6中所示的加工步骤(S300)。具体地说，利用离子注入等来执行形成p型阱区域117、p+型阱接触杂质区域116和n+型源杂质区域111的步骤(S310)。
然后，在步骤(S300)中，执行通过部分地去除在n+型源杂质区域对之间的p型阱区域117和n-型SiC外延层102来形成凹槽的步骤(S320)。在这个步骤(S320)中，能够例如通过使用反应离子蚀刻(RIE)来形成凹槽。应当注意，为了通过在p型阱区域117中的凹槽中的侧表面附近形成反型层来确保在源电极121和漏电极124之间的导通，在凹槽的上/下方向上的深度优选地大于p型阱区域117的厚度。
然后，执行与形成除了外延层之外的结构的步骤对应的电极形成步骤(S400)。具体地说，在使用上面的方法形成的凹槽的内表面上以及p型阱区域117的上表面上，例如利用热氧化形成要作为栅绝缘膜107的绝缘膜。之后，使用在光刻步骤中形成的掩膜图案作为掩膜，部分地蚀刻掉绝缘膜，由此形成在图5中所示的栅绝缘膜107。在栅绝缘膜107上形成栅电极122。另外，在将层间绝缘膜106形成为覆盖整体后，通过使用在层间绝缘膜106上形成的掩膜图案作为掩膜来蚀刻，而部分地去除层间绝缘膜106。由此，形成开口以暴露n+型源杂质区域111和p+型阱接触杂质区域的上表面的一部分。然后，形成源电极121，以通过开口连接到n+型源杂质区域111和p+型阱接触杂质区域，并且覆盖在栅电极122上的层间绝缘膜106。另外，在衬底1的背表面侧上形成漏电极124。能够由此获得在图5中所示的UMOS410。
现在参考图7来描述利用在图1或4中所示的衬底1形成的根据本发明的半导体器件的变化形式。
在图7中所示的DMOS420表示一种类型的垂直MOSFET。在图7中的DMOS420中，电子从源电极121流进与栅绝缘膜107相对的n-型SiC外延层102的区域，并且之后，电子被分支以流向漏电极124。DMOS因此被配置使得电流在源电极121和漏电极124之间流动。
具体地说，如图7中所示，与在图5中所示的UMOS410类似，DMOS420包括根据本发明的衬底1和在衬底1的前表面上形成的n-型SiC外延层102。在n-型SiC外延层102的前表面中，形成彼此以一定距离排列的p型阱区域117对。在p型阱区域117的前表面中，形成p+型阱接触杂质区域116和n+型源杂质区域111。栅绝缘膜107被形成为从在p型阱区域117对之间的n-型SiC外延层102的前表面向p型阱区域117和在其上方的n+型源杂质区域111延伸。在栅绝缘膜107上形成栅电极122。
层间绝缘膜106被形成位覆盖栅电极122和p型阱区域117的前表面。在层间绝缘膜106中，形成开口以暴露n+型源杂质区域111和p+型阱接触杂质区域的上表面的一部分。形成通过开口连接到n+型源杂质区域111和p+型阱接触杂质区域116的源电极121。另外，在衬底1的背表面上形成漏电极124。注意，可以全部逆转上述每一个部件的p型和n型。
应当注意，p型阱区域117具有例如大约1.5μm的厚度，并且可以包含大约1×1016cm-3的作为杂质的铝。p+型阱接触杂质区域116可以包含大约1×1019cm-3的作为杂质的铝，并且可以具有大约0.4μm的厚度。
现在描述DMOS420的操作。如果未向栅电极122施加电压，则在DMOS420中，或者在n+型源杂质区域111和p型阱区域117之间或者在p型阱区域117和n-型SiC外延层102之间，防止从源电极121向漏电极124的导通，因为n+型源杂质区域111是n型的，p型阱区域117是p型的，并且n-型SiC外延层102是n型的。如果向栅电极122施加负电压，则在栅电极122下方以栅绝缘膜107覆盖的p型阱区域117中形成由主载流子的空穴引起的存储层。因此，电流的流动变得更困难。
然而，如果向栅电极122施加正电压，则在栅电极122下方以栅绝缘膜107覆盖的p型阱区域117中形成由于电子导致的反型层。因此，在从n+型源杂质区域111向漏电极124延伸的区域中不形成耗尽层。因此，电流能够取决于在源电极121和漏电极124之间的电势差来在源电极121和漏电极124之间流动。
因为在图7中所示的DMOS420利用根据本发明的衬底1，多以到形成n-型SiC外延层102时已经使得在衬底1中的温度分布均匀。因此，n-型SiC外延层102具有良好的膜质量。因此，能够实现在电特性上良好的DMOS420。
应当注意，p+型阱接触杂质区域116具有通过彼此电连接源电极121和p型阱区域117而固定p型阱区域117处的电势的作用。如上所述，在p型阱区域117中的杂质浓度低达1×1016cm-3。因此，难以通过直接接合p型阱区域117和源电极121来将它们彼此电连接。然后，在DMOS420中，由在类型上与p型阱区域117相同的p型注入层构成的、在杂质浓度上比p型阱区域117高的p+型阱接触杂质区域116被布置为使得接合源电极121。因此，源电极121和p型阱区域117能够通过p+型阱接触杂质区域116彼此电连接。
现在描述在图7中所示的制造DMOS420的方法。在图7中所示的制造DMOS420的方法与在图6中所示的制造UMOS410的方法基本上相同，并且执行在图6中的步骤(S100)至步骤(S300)。虽然在步骤(S300)中执行形成p型阱区域117、p+型阱接触杂质区域116和n+型源杂质区域111的步骤(S310)，但是不同于制造在图5中所示的UMOS410的方法那样，之后不形成凹槽。
之后，执行电极形成步骤(S400)。在步骤(S400)中，在p+型阱接触杂质区域116、n+型源杂质区域111和p型阱区域117的上表面上，例如利用热氧化，来形成要作为栅绝缘膜107的绝缘膜。之后，使用在光刻步骤中形成的掩膜图案作为掩膜，部分地蚀刻掉绝缘膜，由此形成在图7中所示的栅绝缘膜107。栅绝缘膜107被形成为以覆盖p型阱区域117的一部分以及n-型SiC外延层102和n+型源杂质区域111的一部分。之后，如在图5中所示的UMOS410的情况那样，形成栅电极122、源电极121和漏电极124。能够由此获得在图7中所示的DMOS420。
在此列出本发明的特性特征，虽然它们与上述实施例中的那些部分地冗余。
根据本发明的衬底1是具有前表面11和背表面12的衬底1，其中，前表面11的至少一部分由单晶碳化硅构成，并且在前表面11处的表面粗糙度Ra的平均值不大于0.5nm，并且表面粗糙度Ra的标准偏差σ不大于0.2nm，并且在背表面12处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm，并且表面粗糙度Ra的标准偏差σ不大于3nm，并且前表面11的直径D不小于110mm。
通过这样做，在衬底1的前表面11上形成外延层(例如，在图5中的n-型SiC外延层102)的步骤中，能够抑制在支撑衬底的承受器和衬底1的背表面12之间的接触的状态上的局部改变。因此，能够抑制随着在接触状态上的改变而出现在衬底1中的不均匀温度分布的问题，并且结果，能够形成在膜质量上良好的外延层。
另外，通过将在背表面12处的表面粗糙度Ra的平均值控制为不小于0.3nm并且不大于10nm并且将其标准偏差σ控制得不大于3nm，在衬底1的前表面11上生长外延膜中，能够抑制在背表面12侧上的晶体缺陷的产生或发展，并且因此，也能够抑制衬底1的翘曲。结果，能够在形成外延膜的步骤中或在形成元件的随后步骤中降低归因于衬底1的翘曲的缺陷产生的概率。
注意，在衬底1的前表面11处的表面粗糙度Ra的平均值不大于0.5nm，如上所述，然而，优选的是，它不小于0.1nm并且不大于0.3nm。在表面粗糙度Ra不大于0.5nm的情况下，能够在衬底1的前表面11上形成良好的外延层(n-型SiC外延层102)。另外，在表面粗糙度Ra不小于0.1nm的情况下，抑制在诸如CMP的抛光处理中在步骤数量上的增加，并且抑制在产率上的降低。因此，能够避免在制造成本上的过大增加。
另外，虽然在衬底1的前表面11处的表面粗糙度Ra的标准偏差σ不大于0.2nm，如上所述，但是优选的是，它不大于0.1nm，并且更优选的是，它不大于0.05nm。在这样标准偏差σ不大于0.2nm的情况下，能够在衬底1的前表面11上形成均匀的外延层。
而且，虽然在背表面12处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm，但是优选的是，它不小于0.4nm并且不大于5nm，并且更优选的是，它不小于0.5nm并且不大于2nm。应当注意，当在背表面12处的表面粗糙度Ra的平均值不小于10nm时，在承受器和衬底1的背表面12之间的接触状态在形成外延生长层的步骤中局部改变(变化)。因此，在衬底1中的温度分布变得不均匀，并且结果产生的外延层(n-型SiC外延层102)的质量可能降低。而且，由于在加热期间晶体缺陷从衬底1的背表面12的扩展导致的衬底1的大翘曲的问题出现，并且在作为在衬底1上形成半导体器件的步骤的器件步骤中的产率可能降低。为了将在背表面12处的表面粗糙度Ra的平均值设置为小于0.3nm，需要高度复杂的表面处理，这导致制造衬底1的成本增加以及制造衬底1的过程中生产率的降低。例如，为了将在衬底1的背表面12处的表面粗糙度Ra的平均值设置为小于0.3nm，需要使用胶态二氧化硅和化学成分等的CMP处理，因为难以利用使用中性金刚石浆液的正常抛光实现这样值。
虽然在背表面12处的表面粗糙度Ra的标准偏差σ不大于3nm，如上所述，但是优选的是，它不大于1.5nm，并且更优选的是，它不大于0.7nm。通过这样做，在衬底1的背表面12和承受器之间的接触状态可能够整个背表面上大体均匀，并且因此，能够在衬底1的前表面11上形成均匀外延生长层。
另外，衬底1的背表面12的直径被设置为110mm或更大。通过这样做，能够通过使用具有大面积的衬底1来增大能够在衬底1上形成的半导体元件(芯片)的数量。因此，能够减少制造半导体元件的成本，并且能够改善在形成半导体器件的步骤中的生产率。
应当注意，能够利用AFM或光干涉仪粗糙度测试器来测量表面粗糙度Ra。表面粗糙度Ra的测量的位置被设置为象网格那样从衬底1的中心部分间隔10mm的位置，并且，从测量目标区域排除距衬底1的外周部分5nm的距离的位置之外的区域。另外，在将在图4中所示的结合衬底(通过将多个单晶瓦片衬底30彼此连接而形成的衬底1)用作衬底1的情况下，在相邻的单晶瓦片衬底30之间的接合表面31(接合部分)不被设置为直接测量位置，而是在与接合表面31相邻的单晶瓦片衬底30的前表面处测量表面粗糙度Ra。
在上面的衬底中，在单晶碳化硅中的氮浓度可以不高于2×1019/cm3。另外，在上述衬底1中，在上述单晶碳化硅中的氮浓度可以不低于4×1018/cm3并且不高于2×1019/cm3。而且，从抑制层错出现的角度看，在单晶碳化硅中的氮浓度能够优选地不高于5×1018/cm3。在该情况下，衬底1的电阻能够被降低到一定程度，并且，能够抑制在用于形成外延层的热处理期间在衬底1中的层错的扩展，并且因此，能够抑制衬底1的翘曲。虽然在碳化硅的生长期间在气氛中的氮浓度应当被降低以便降低在单晶碳化硅中的氮浓度，但是在这样的气氛条件下，在生长的碳化硅中可能引入多晶类型。因此，从抑制在衬底1中的碳化硅中引入多晶类型和抑制层错扩展的角度看，上述氮浓度优选地不低于1×1018/cm3并且不高于2×1019/cm3，并且更优选地不低于4×1018/cm3并且不高于2×1019/cm3，并且进一步优选地不低于6×1018/cm3并且不高于1.5×1019/cm3。在该情况下，在衬底1的电阻上的降低和层错扩展的抑制(即，翘曲的抑制)都能够更可靠地被实现。
优选的是，满足关系表达式100≤D/T≤1000和0≤Wb/T≤0.2，其中，D表示前表面11的直径，T表示衬底1的厚度，并且Wb表示在上述衬底1中的背表面的翘曲。在该情况下，本发明被应用到在翘曲上较小的相对较大的衬底1，并且本发明的下述效果更显著：在形成外延层的步骤或用于制造半导体器件的处理中产生缺陷的概率能够被更显著地降低。
在此，上述D/T的下限被设置为100的原因是因为有助于在器件工艺中衬底1的处置或衬底1的自动传送。另外，D/T的上限值被设置为1000的原因是因为有助于衬底1的翘曲上的减小并且能够降低衬底1的破裂出现的概率。虽然Wb/T优选地较小，但是Wb/T的上限值被设置为0.2的原因是因为在形成外延层的步骤中衬底温度的均匀化容易，并且通过真空吸附时的翘曲的校正容易，并且因此，有助于通过光刻形成精细图案。
应当注意，衬底1的直径D例如能够不小于110mm并且不大于300mm。另外，衬底1的厚度T例如能够不小于500μm并且不大于800μm。而且，衬底1的背表面的翘曲Wb例如能够不大于60μm，优选地不大于40μm，并且更优选地不大于20μm。应当注意，在此的翘曲指的是通过下述方式获得的值：从与表示为二维位置数据的多个测量点相对应的多个位移值来计算最小二乘平面，并且计算在朝向相对于最小二乘平面的一侧的最大位移值和最小二乘平面之间的距离与在朝向另一侧的最大位移值和最小二乘平面之间的距离的和。
虽然能够以衬底1的大厚度T来抑制衬底1的翘曲，但是超过800μm的厚度T可能引起如在衬底1的处置、衬底1的自动传送等期间通过真空来吸附衬底1的能力不足这样的问题。另外，用于衬底1的材料的成本增大。另一方面，当衬底1的厚度T小于500μm时，可能难以将衬底1处置为独立式衬底1。另外，破裂出现的概率增大，并且翘曲可能大。而且，超过60μm的衬底1的翘曲Wb可能导致在衬底1上形成的外延层的膜质量变差或在衬底1上形成的半导体元件的产率降低。
在上述衬底1中，前表面的直径D可以不小于衬底125mm并且不大于300mm。从在衬底1上形成半导体元件的步骤中更高的生产率的角度看，衬底1的直径D期望尽可能大(例如，如上不小于110mm，并且更优选地不小于125mm)。另一方面，当衬底1的直径D超过300mm时，需要高度复杂的过程控制来抑制衬底1的翘曲，并且可能引起在生产率上的降低。
在上述衬底1中，在前表面11的一部分中的碳化硅的晶体结构可以是4H型，并且前表面11的该部分可以包括具有相对于{0001}面不小于0.1°并且不大于10°的偏离角的晶面。替代地，前表面11的该部分可以包括具有相对于{000-1}面不小于0.01°并且不大于6°的偏离角的晶面。在该情况下，当通过在衬底1的前表面上形成外延层来形成半导体元件时，能够获得具有良好的电特性的半导体元件(诸如在图5中的UMOS410)。
在上述衬底1中，在前表面11的一部分中的碳化硅的晶体结构可以是4H型，并且，前表面11的该部分可以包括具有相对于{03-38}面或其背表面不大于4°的的偏离角的晶面。在该情况下，当在衬底1的前表面11上形成氧化物膜时或当形成外延层并且之后在其前表面上形成氧化物膜时，能够获得具有良好的膜质量的氧化物膜。因此，例如，当MOSFET形成为半导体元件时，能够获得具有良好的电特性的MOSFET。另外，前表面11的一部分可以包括具有相对于{01-11}面或其背表面不大于4°的偏离角的晶面，或具有相对于{01-12}面或其背表面不大于4°的偏离角的晶面。在该情况下，能够获得具有类似地良好的膜质量的氧化物膜。
在上述衬底1中，在前表面11的一部分中的碳化硅的晶体结构可以是4H型的，并且，前表面11的该部分可以包括具有相对于{000-1}面不小于0.01°并且不大于6°的偏离角的晶面。在该情况下，当通过在衬底1的前表面上形成外延层而形成半导体元件时，能够获得具有良好的电特性的半导体元件(诸如在图5中的UMOS410或在图7中的DMOS420)。
在衬底1中，可以在前表面11上形成工艺损坏层，并且该工艺损坏层可以具有10nm的厚度，并且更优选地，具有不大于5nm的厚度。工艺损坏层是其在衬底的前表面中产生的晶格由于诸如研磨或抛光的加工而变形的层。在碳化硅中，有可能在基础面的方向上引起故障，并且工艺损坏层是可能的。能够通过由分裂等形成的截面的TEM观察来评估工艺损坏层的存在和厚度。通过由此将在前表面11上的工艺损坏层的厚度设置为相对较小，能够在前表面11上形成具有良好的膜质量的外延层。另外，也可以在背表面12上形成工艺损坏层，并且，工艺损坏层可以具有不大于200nm的厚度，并且更优选地，具有不大于100nm的厚度。通过在如上的范围中限制在背表面12上的工艺损坏层的厚度，能够可靠地抑制在热处理期间在衬底1的背表面12处的层错的产生。结果，能够抑制衬底1的翘曲。
另外，如图2中所示，衬底1可以由一个碳化硅(SiC)单晶形成，或如图4中所示，它可以是包括基础衬底20和前表面部分的组合衬底(单晶瓦片衬底30的接合结构)，基础衬底20用作强度保持部分，前表面部分包含碳化硅并且形成在基础衬底20的前表面上。前表面部分例如可以是通过接合由碳化硅构成的多个单晶瓦片衬底30而形成的接合结构。上述强度保持部分不必由单晶SiC构成，只要它具有足够的耐热度和强度。另外，前表面部分的上表面的至少一部分应当仅由单晶SiC构成。
从耐热度和强度的角度看，碳化硅优选地被用作作为强度保持部分的基础衬底20的材料。要使用的碳化硅可以是通过气相沉积生长的多晶、通过烧结无机源材料或有机源材料而形成的烧结体以及单晶的任何一种。其上要形成外延层的前表面部分的前表面的至少一部分(上表面)应当由单晶SiC构成，因为在前表面部分上形成外延层。
在衬底1由一片单晶SiC构成的情况下，用于制造衬底1(单晶SiC衬底)的处理可以包括诸如以下的步骤，晶体生长(SiC单晶锭形成)(S11)、锭成形和加工(S12)、锭切片(S13)以及通过切片获得的衬底的研磨(S21)、抛光(S22)和清洁(S30)。同时，用于制造上述组合衬底的处理由晶体生长(SiC单晶锭的形成)(S11)、锭成形和加工(S12)、锭切片(S13)、通过从由切片获得的衬底切割单晶瓦片衬底的瓦片形成和加工(S14)、单晶瓦片衬底到基础衬底的前表面的结合(S15)以及组合衬底的研磨(S21)、抛光(S22)和清洁(S30)。
从不同的角度看，制造根据本发明的衬底1的方法包括步骤：制备由碳化硅构成的锭(晶体生长步骤(S11)和锭成形步骤(S12))；通过将锭切片来获得具有前表面和背表面以及不小于110mm的前表面直径的衬底(切片步骤(S13))；以及将衬底的前表面和背表面抛光(表面处理步骤(S20))。在抛光步骤(表面处理步骤(S20))中，通过在抛光步骤(表面处理步骤(S20))中控制阻力系数R，抛光前表面11和背表面12，使得在前表面11处的表面粗糙度Ra的平均值不大于0.5nm，并且表面粗糙度Ra的标准偏差σ不大于0.2nm，并且使得在背表面12处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm，并且表面粗糙度Ra的标准偏差σ不大于3nm。由此，能够可靠地获得根据本发明的衬底1。
闭合空间升华方法或使用粘结剂的接合方法能够用于在强度保持部分(基础衬底20)和形成前表面部分的单晶瓦片衬底30之间的结合和在单晶瓦片衬底30之间的结合。可以采用有机粘结剂和无机粘结剂的任何一种，只要能够保持衬底1的强度。另外，包含硅(Si)和碳(C)并且作为加热结果形成SiC结合物的、诸如聚碳硅烷的聚合物也可以被用作粘结剂。因为组合衬底在晶体生长的取向或大小上不受限，所以能够获得具有期望的面取向和期望的大小的前表面的衬底。另外，因为廉价的多晶或烧结体或具有许多错位或缺陷的单晶能够被用作强度保持部分(基础衬底20)并且形成前表面部分的单晶SiC(单晶瓦片衬底30)能够在厚度上小，所以能够降低衬底1的材料的成本，并且能够实现廉价的衬底1。另一方面，因为由一片单晶SiC构成的衬底1不要求如在组合衬底中的瓦片形成或结合，所以能够简化用于制造衬底1的处理。
根据本发明的半导体器件(UMOS410或DMOS420)包括上述衬底1、外延层(n-型SiC外延层102)和电极(栅电极122、源电极121)。外延层形成在衬底1的前表面11上，并且由碳化硅构成。电极(栅电极122、源电极121)形成在外延层上。在该情况下，能够实现获得缺陷产生的的概率降低和抑制制造成本的半导体器件。
根据本发明的制造半导体器件的方法包括步骤：制备上述衬底(S100)；在衬底1的前表面上形成由碳化硅构成的外延层(n-型SiC外延层102)(S200)；以及在外延层上形成电极(电极形成步骤(S400))。在该情况下，通过使用根据本发明的衬底1，降低缺陷产生的概率，并且能够抑制制造半导体器件的成本。
在上述制造衬底1的方法或制造半导体器件的方法中，磨光、抛光等能够被用作用于控制衬底1的表面粗糙度Ra的抛光方法。具体地说，优选地在精抛光中在CMP处理中抛光衬底1的前表面11，以便降低表面粗糙度并且减少工艺损坏层。在CMP处理中使用的磨粒优选地由比碳化硅软的材料构成，以便降低表面粗糙度，并且减少工艺损坏层。具体地说，胶态二氧化硅或气相二氧化硅优选地被用作磨粒的材料。关于在CMP处理中使用的溶剂的条件，为了增强化学反应，pH优选地不高于4或不低于9.5，并且pH更优选地不高于2或不低于10.5。另外，优选地将氧化剂加入溶剂。诸如三氯异氰尿酸或二氯异氰盐的基于氯的氧化剂、硫酸、硝酸、过氧化氢溶剂能够被用作氧化剂。
为了降低在衬底1的前表面11处的表面粗糙度Ra并且降低表面粗糙Ra的面内分布，由用于精抛光的抛光液的粘度η(mPa·s)和液体流速Q(m3/s)，以及抛光表面板的面积S(m2)、抛光压力P(kPa)和外围速度V(m/s)表示的阻力系数R(m2/s)(通过等式R＝η×Q×V/S×P表达的阻力系数R)优选地不小于3.0×E-15并且不大于1.0×E-14。通过如此控制在抛光步骤中在抛光器和衬底1之间的阻力系数，能够在维持适当的抛光速度的同时在适当的范围中控制表面粗糙度Ra，并且，能够降低在面内分布上的变化。抛光器期望是树脂表面板或砂布，诸如聚氨酯泡沫体、无纺布或绒面革，并且具体地说，绒面革类型是优选的。
磨光、抛光等能够用于抛光衬底1的背表面12。使用细金刚石磨粒的抛光优选地被应用为精抛光。虽然CMP处理能够降低在抛光表面处的表面粗糙度，但是不利的是，处理成本比在其他方法中更昂贵，或者，在处理中的生产率比在其他方法中更低。上述金刚石磨粒每一个具有优选地不小于0.1μm并且不大于3μm的粒大小。由锡、锡合金等制成的金属表面板、树脂表面板或砂布能够被用作要用于抛光的抛光器。通过使用金属表面板，能够改善抛光速率。替代地，通过使用砂布作为抛光器，能够降低在抛光表面处的表面粗糙度。为了降低在衬底的背表面处的表面粗糙度Ra并且降低表面粗糙度Ra的面内分布，在精抛光中的阻力系数R能够不小于3.0×E-18并且不大于1.0×E-17。通过控制阻力系数R，在抛光衬底1的步骤中，能够在维持适当的抛光速度的同时降低在抛光表面处的表面粗糙度的面内分布上的变化。
<示例1>
如下制造通过根据本发明的衬底的示例的组合衬底和包括组合衬底的半导体元件，并且检查所制造的半导体元件的产率。
(衬底的制造)
利用升华方法来生长单晶SiC，由此形成锭。在由石墨构成的容器中引入由单晶碳化硅构成的籽衬底和由碳化硅构成的源材料粉末。具有作为主表面的(0001)面和50mm直径的SiC单晶衬底被用作籽衬底。然后，当源材料粉末被加热时，碳化硅升华，并且在籽衬底上重新结晶。在此，在作为杂质引入氮的同时，重新结晶进行。然后，当在籽衬底上生长具有期望大小的晶体时，停止加热，并且，从容器取出单晶碳化硅的晶体。在锭中的氮浓度是1×E19/cm3。然后，利用外周研磨机来研磨晶体生长面、基础衬底表面和锭的外周，并且获得由SiC构成和成形的锭。
之后，通过将成形的锭切片来切割衬底。通过使用多线锯来执行切片。为了在切片后将{0338}设置为衬底表面，在将锭的(0001)面从线的延伸方向倾斜54.7°的同时，锭被设置在线锯设备中，并且经历切片步骤。切片后的衬底的厚度是250μm。然后，通过在切片后切衬底的外周，获得单晶瓦片衬底，其具有四边形二维形状，并且具有20mm长×30mm宽的大小。
然后，为了形成基础衬底，初始，利用升华方法来形成由多晶SiC构成的锭。通过将锭进行外周加工，获得具有155mm直径的成形锭。通过利用多线锯来将锭切片，获得具有500μm的厚度的多晶衬底。该多晶衬底被用作基础衬底。
然后，将多个单晶瓦片衬底(单晶矩形衬底)在基础衬底(多晶底层衬底)上布置得彼此相邻，并且将单晶瓦片衬底彼此接合，并且利用闭合空间升华方法来将单晶瓦片衬底和基础衬底彼此接合。如此获得的组合衬底经历外周加工，由此获得具有150mm直径和750μm厚度的衬底(组合衬底)。
之后，组合衬底的底层表面(基础衬底的背表面侧)和瓦片表面(其中，暴露单晶瓦片衬底的上表面的一侧)依次经历平坦化加工，由此获得用于外延处理的衬底。底层表面由金刚石磨石来研磨，并且之后利用金刚石浆液来抛光。用于实现在根据本发明的范围内的从0.3至10nm的表面粗糙度Ra和不大于3nm的标准偏差的镜面抛光中，阻力系数被设置为1.0×E-17m2/s至3.0×E-18m2/s。在示例1至6中，在抛光期间的阻力系数被设置为5.0×E-17m2/s。横向进给型研磨机用于研磨，并且具有规格#600和150的浓度比的陶瓷结合磨石被用作磨石。在多个步骤中执行抛光。铜表面板和锡表面板被用作表面板。采用3μm和1μm的粒大小的金刚石浆液。
对于瓦片表面的加工，在研磨和磨光后执行CMP。具有50nm的平均粒大小的胶态二氧化硅被用作在用于CMP的浆液中的磨粒。浆液被设置为pH2，它是因为硝酸导致的酸，并且将过氧化氢溶剂用作氧化剂。绒面革类型被用作砂布。在CMP期间的阻力系数被设置为在本发明的范围中的1.0×E-14m2/s至3.0×E-15m2/s。在示例3中，它被设置为2.0×E15m2/s。
然后，通过改变用于底层表面和瓦片表面的平坦化加工的条件，制造下文描述的表1中示出的表面粗糙度上不同的18种类型的衬底样品(样品No.1至18)。应当注意，能够在下文描述的表1中看出，样品No.1至4、9、12以及15至18是根据本发明的示例，而样品No.5至8、10、11、13和14是根据比较示例的样品。
(半导体元件的制造)
通过使用上述样品No.1至18的每一个的衬底来制造半导体元件(器件)。半导体元件的结构被设置为表示一种类型的垂直MOSFET的UMOS结构。半导体元件的截面结构与在图5中所示的半导体元件的截面结构相同。
具体地说，n-型SiC外延层102具有10μm的厚度。p型阱区域117具有1.5μm的厚度。p+型阱接触杂质区域116具有0.2μm的厚度。n+型源杂质区域具有0.4μm的厚度。凹槽具有3μm的深度和3μm的宽度。氧化硅膜被用作用于栅绝缘膜107的材料，并且其厚度被设置为40nm。Ti、Ni和Al的合金被用作用于栅电极122的材料，并且其厚度被设置为0.5μm。多晶硅被用作用于层间绝缘膜106的材料，并且其厚度被设置为0.4μm。Ni和Si的合金被用作用于源电极121的材料。Ni和Si的合金被用作用于漏电极124的材料。在形成背电极之前，通过背研磨来在厚度上降低衬底，由此留下100μm的单晶衬底。
另外，对于每一个样品设置用于形成元件的处理条件，诸如形成外延层的步骤。
(检查的内容和结果)
对于形成的半导体元件检查每一个样品的产率。表1示出结果。
能够看出，根据本发明的示例的样品的每一个实现不低于52％的半导体元件的产率(器件产率)，而根据比较示例的样品的每一个实现低于40％的半导体器件的产率，并且因此产率清楚地不同。另外，根据本发明的示例的样品也在所形成的半导体元件的特性上良好。即，能够看出，通过控制前表面粗糙度和背表面粗糙度的每一个的平均值和衬底的标准偏差σ，能够在大多数大尺寸衬底中形成良好外延生长层，并且能够将衬底的翘曲抑制在适当的范围内。因此，结果，根据本发明的示例，抑制缺陷的产生，改善产率，并且获得良好的器件特性。
<示例2>
制造组合衬底和包括组合衬底的半导体元件，单晶瓦片衬底的面取向与在示例1中的不同，并且检查所制造的半导体元件的产率。
(衬底的制造)
在与在示例1中的条件相同的条件下制造组合衬底，除了单晶瓦片衬底的面取向被设置为{0001}之外。通过在切片锭的切割方向来控制单晶瓦片衬底的面取向。切片后的衬底的厚度是250μm。然后，通过调整用于平坦化加工的加工条件，制备作为本发明的示例的样品和在本发明的范围之外的作为比较示例的样品。
(半导体元件的制造)
使用作为在示例和比较示例的每一个中的样品的衬底，基本上以与示例1中相同的方式来形成具有UMOS结构的半导体元件。
(检查的内容和结果)
同样利用具有{0001}作为衬底的主表面中的面取向的组合衬底，在根据本发明的示例的样品中，因为前表面粗糙度和背表面粗糙度的控制，能够如在示例1中那样获得良好的产率和器件特性。另一方面，根据比较示例的样品在产率上比根据示例的样品低。
<示例3>
通过根据本发明的衬底的示例由一片单晶SiC构成的衬底和包括该衬底的半导体元件被如下制造，并且，检查所制造的半导体元件的产率。
(衬底的制造)
利用升华方法来生长SiC的单晶，由此形成锭。具有(0001)面作为主表面和100mm直径的SiC单晶衬底被用作籽衬底。氮浓度是6×E18/cm3。然后，利用外周研磨器来研磨晶体生长面、底层衬底表面和锭的外周，并且获得由SiC构成并成形的锭。
之后，通过切片成形的锭来切割衬底。通过使用多线锯来执行切片。将锭切片，使得相对于{0001}具有2°偏离角的面被设置为切片后的衬底表面，并且获得具有110mm直径的衬底。
之后，切片后的衬底的背表面和前表面依次经历平坦化加工，由此获得用于外延处理的衬底。在与上述示例1中的组合衬底的处理中的那些基本上相同的处理条件下执行平坦化加工。铜表面板和锡表面板以及砂布用于抛光衬底的背表面。使用具有3μm和0.5μm的粒大小的金刚石浆液中的磨粒。阻力系数不小于6.0×E-18m2/s并且不大于1.0×E-17m2/s。另外，在衬底的前表面的研磨和磨光后，如在示例1那样执行CMP。具有60nm的平均粒大小的胶态二氧化硅被用作在用于CMP的浆液中的磨粒。使用无纺布型的砂布。在CMP期间的阻力系数不小于3.0×E-15m2/s并且不大于8.0×E-15m2/s。然后，通过调整用于平坦化加工的加工条件，制造如下所述的表2中所示的13种类型的衬底样品(样品No.1至13)。注意，如能够在下述的表2中看到的，样品No.3、4以及9至13是根据本发明的示例，而样品No.1、2以及5至8是根据比较示例的样品。
(半导体元件的制造)
使用作为在上述示例和比较示例的每一个中的样品的衬底，大体以与在示例1中相同的方式来形成具有UMOS结构的半导体元件。
(检查的内容和结果)
对于所形成的半导体元件检查每一个样品的产率。表2示出了结果。
根据本发明的示例的样品能够实现如在示例1中那样的良好的器件产率。即，通过控制前表面粗糙度和背表面粗糙度的每一个的平均值和衬底的标准偏差σ，能够在大多数大尺寸衬底中形成良好外延生长层，并且翘曲能够在适当的范围中。结果，根据本发明的示例，能够改善器件产率，并且获得良好的器件特性。
<示例4>
如上所述示例3中那样，通过根据本发明的衬底的示例由一片单晶SiC构成的衬底和包括该衬底的半导体元件被如下制造，并且，检查所制造的半导体元件的产率。
(衬底的制造)
利用升华方法来生长SiC的单晶，由此形成锭。具有(0001)面作为主表面和100mm直径的SiC单晶衬底被用作籽衬底。氮浓度是6×E18/cm3。然后，利用外周研磨器来研磨晶体生长面、底层衬底表面和锭的外周，并且获得由SiC构成并成形的锭。
之后，通过切片成形的锭来切割衬底。通过使用多线锯来执行切片。将锭切片，使得相对于{000-1}具有1°偏离角的面被设置为切片后的衬底表面，并且获得具有130mm直径的衬底。
之后，切片后的衬底的背表面和前表面依次经历平坦化加工，由此获得用于外延处理的衬底。在与上述示例1中的组合衬底的处理中的那些基本上相同的处理条件下执行平坦化加工。铜表面板和锡表面板以及砂布用于抛光衬底的背表面。使用具有3μm和0.5μm的粒大小的金刚石浆液中的磨粒。阻力系数不小于3.0×E-18m2/s并且不大于8.0×E-18m2/s。另外，在衬底的前表面的研磨和磨光后，如在示例1那样执行CMP。具有30nm的平均粒大小的胶态二氧化硅被用作在用于CMP的浆液中的磨粒。使用绒面革类型的砂布。在CMP期间的阻力系数不小于6.0×E-15m2/s并且不大于1.0×E-14m2/s。然后，通过调整用于平坦化加工的加工条件，制造如下所述的表3中所示的9种类型的衬底样品(样品No.1至9)。注意，如能够在下述的表3中看到的，样品No.3、4以及7至9是根据本发明的示例，而样品No.1、2以及5至6是根据比较示例的样品。
(半导体元件的制造)
使用作为上述示例和比较示例的每一个中的样品的衬底，形成具有在图7中所示的DMOS结构的半导体元件。
具体地说，n-型SiC外延层102具有10μm的厚度。p型阱区域117具有1.5μm的厚度。p+型阱接触杂质区域116具有0.2μm的厚度。n+型源杂质区域111具有0.4μm的厚度。氧化硅膜被用作用于栅绝缘膜107的材料，并且其厚度被设置为40nm。Ti、Ni和Al的合金被用作用于栅电极122的材料，并且其厚度被设置为0.5μm。多晶硅被用作用于层间绝缘膜106的材料，并且其厚度被设置为0.4μm。Ni和Si的合金被用作用于源电极121的材料。Ni和Si的合金被用作用于漏电极124的材料。在形成背电极之前，通过背研磨来在厚度上降低衬底，由此留下100μm的单晶衬底。
(检查的内容和结果)
对于所形成的半导体元件检查每一个样品的产率。表3示出了结果。
表3
根据本发明的示例的样品可以实现如在示例1中那样的良好的器件产率。即，通过控制前表面粗糙度和背表面粗糙度的每一个的平均值和衬底的标准偏差σ，能够在大多数大尺寸衬底中形成良好外延生长层，并且翘曲能够在适当的范围中。结果，根据本发明的示例，能够改善器件产率，并且获得良好的器件特性。
应当明白，在此公开的实施例和示例在每一个方面是说明性的和非限定性的。本发明的范围被权利要求的条款而不是上述实施例和示例限定，并且意欲包括在与权利要求的条款等同的范围和含义内的任何修改。
工业适用性
本发明特别有益地被应用到包含碳化硅的衬底、半导体器件及其制造方法。
附图标记列表
1衬底；11前表面；12背表面；20基础衬底；30单晶瓦片衬底；31接合表面；102。n-型SiC外延层；106层间绝缘膜；107栅绝缘膜；111n+型源杂质区域；116p+型阱接触杂质区域；117p型阱区域；121源电极；122栅电极；124漏电极；410UMOS；以及，420DMOS。

Claims (12)

1.一种具有前表面和背表面的衬底，在所述衬底中，所述前表面的至少一部分由单晶碳化硅构成，
所述衬底具有：不大于0.5nm的、在所述前表面处的表面粗糙度Ra的平均值，并且所述表面粗糙度Ra的标准偏差不大于0.2nm；小于0.3nm的、在所述背表面处的表面粗糙度Ra的平均值；以及不小于110mm的所述前表面的直径。
2.根据权利要求1所述的衬底，其中
在所述单晶碳化硅中的氮浓度不高于2×1019/cm3。
3.根据权利要求2所述的衬底，其中
在所述单晶碳化硅中的氮浓度不低于4×1018/cm3并且不高于2×1019/cm3。
4.根据权利要求1至3中的任何一项所述的衬底，其中
满足关系表达式100≤D/T≤1000和0≤Wb/T≤0.2，其中，D表示所述前表面的直径，T表示所述衬底的厚度，并且Wb表示所述背表面的翘曲。
5.根据权利要求1至3中的任何一项所述的衬底，其中
所述前表面具有不小于125mm并且不大于300mm的直径。
6.根据权利要求1至3中的任何一项所述的衬底，其中
在所述前表面的所述至少一部分中的碳化硅的晶体结构是4H型，并且
所述前表面的所述至少一部分包括具有相对于{0001}面不小于0.1°并且不大于10°的偏离角的晶面。
7.根据权利要求1至3中的任何一项所述的衬底，其中
在所述前表面的所述至少一部分中的碳化硅的晶体结构是4H型，并且
所述前表面的所述至少一部分包括具有相对于{03-38}面不大于4°的偏离角的晶面。
8.根据权利要求1至3中的任何一项所述的衬底，其中
在所述前表面的所述至少一部分中的碳化硅的晶体结构是4H型，并且
所述前表面的所述至少一部分包括具有相对于{000-1}面不小于0.01°并且不大于6°的偏离角的晶面。
9.根据权利要求1至3中的任何一项所述的衬底，由一片单晶碳化硅构成。
10.一种半导体器件，包括：
根据权利要求1至9中的任何一项所述的衬底；
外延层，所述外延层由碳化硅构成并且形成在所述衬底的所述前表面上；以及
在所述外延层上形成的电极。
11.一种制造衬底的方法，包括以下步骤：
制备由碳化硅构成的锭；
通过将所述锭切片，来获得具有前表面和背表面并且所述前表面的直径不小于110mm的衬底；以及
抛光所述衬底的所述前表面和所述背表面，其中
在所述抛光步骤中，通过控制在所述抛光步骤中的阻力系数，来抛光所述前表面和所述背表面，使得在所述前表面处的表面粗糙度Ra的平均值不大于0.5nm并且所述表面粗糙度Ra的标准偏差不大于0.2nm，并且使得在所述背表面处的表面粗糙度Ra的平均值小于0.3nm。
12.一种制造半导体器件的方法，包括以下步骤：
制备根据权利要求1至9中的任何一项所述的衬底；
在所述衬底的所述前表面上形成由碳化硅构成的外延层；以及
在所述外延层上形成电极。
CN201610140263.1A 2011-08-05 2012-08-02 衬底、半导体器件及其制造方法 Active CN105755534B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011171505 2011-08-05
JP2011-171505 2011-08-05
CN201280030546.0A CN103608899B (zh) 2011-08-05 2012-08-02 衬底、半导体器件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201280030546.0A Division CN103608899B (zh) 2011-08-05 2012-08-02 衬底、半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN105755534A true CN105755534A (zh) 2016-07-13
CN105755534B CN105755534B (zh) 2019-01-08

Family

ID=47626405

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201280030546.0A Active CN103608899B (zh) 2011-08-05 2012-08-02 衬底、半导体器件及其制造方法
CN201610140263.1A Active CN105755534B (zh) 2011-08-05 2012-08-02 衬底、半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201280030546.0A Active CN103608899B (zh) 2011-08-05 2012-08-02 衬底、半导体器件及其制造方法

Country Status (5)

Country Link
US (4) US8872189B2 (zh)
JP (4) JP6011340B2 (zh)
CN (2) CN103608899B (zh)
DE (2) DE112012003260T5 (zh)
WO (1) WO2013021902A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110919465A (zh) * 2019-11-08 2020-03-27 中国科学院上海硅酸盐研究所 无损伤、高平面度单晶碳化硅平面光学元件及其制备方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184229B2 (en) * 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
JP6322890B2 (ja) 2013-02-18 2018-05-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
JP6248395B2 (ja) * 2013-02-18 2017-12-20 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
CN108281378B (zh) 2012-10-12 2022-06-24 住友电气工业株式会社 Iii族氮化物复合衬底、半导体器件及它们的制造方法
US9018639B2 (en) 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
CN104995713A (zh) 2013-02-18 2015-10-21 住友电气工业株式会社 Iii族氮化物复合衬底及其制造方法,层叠的iii族氮化物复合衬底,以及iii族氮化物半导体器件及其制造方法
JP2014157979A (ja) * 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
JP6107450B2 (ja) * 2013-06-12 2017-04-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6119453B2 (ja) * 2013-06-24 2017-04-26 新日鐵住金株式会社 炭化珪素単結晶の製造方法
JP6197461B2 (ja) * 2013-08-06 2017-09-20 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP6136731B2 (ja) 2013-08-06 2017-05-31 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
DE112014003637B4 (de) * 2013-08-08 2023-07-27 Fuji Electric Co., Ltd. Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben
JP2015063429A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体基板および炭化珪素半導体基板を備えた炭化珪素半導体装置
US20160257854A1 (en) * 2013-10-22 2016-09-08 Noritake Co., Limited Polishing composition and polishing processing method using same
CN106415245B (zh) * 2014-05-30 2019-06-14 昭和电工株式会社 块状碳化硅单晶的评价方法以及在该方法中使用的参照用碳化硅单晶
JP6479347B2 (ja) * 2014-06-06 2019-03-06 ローム株式会社 ＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
JP6395299B2 (ja) * 2014-09-11 2018-09-26 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法
JPWO2016113924A1 (ja) * 2015-01-13 2017-10-19 住友電気工業株式会社 半導体積層体
JP6295969B2 (ja) * 2015-01-27 2018-03-20 日立金属株式会社 単結晶炭化珪素基板、単結晶炭化珪素基板の製造方法、および単結晶炭化珪素基板の検査方法
US10473445B2 (en) 2015-02-09 2019-11-12 Sumitomo Electric Industries, Ltd. Indium phosphide substrate, method of inspecting indium phosphide substrate, and method of producing indium phosphide substrate
US10283595B2 (en) 2015-04-10 2019-05-07 Panasonic Corporation Silicon carbide semiconductor substrate used to form semiconductor epitaxial layer thereon
JP6561723B2 (ja) * 2015-09-24 2019-08-21 豊田合成株式会社 半導体装置および電力変換装置
JP6624868B2 (ja) * 2015-09-29 2019-12-25 昭和電工株式会社 ｐ型低抵抗率炭化珪素単結晶基板
JP6668674B2 (ja) * 2015-10-15 2020-03-18 住友電気工業株式会社 炭化珪素基板
JP6964388B2 (ja) * 2015-10-15 2021-11-10 住友電気工業株式会社 炭化珪素エピタキシャル基板
JP6696499B2 (ja) * 2015-11-24 2020-05-20 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
DE112017005206T5 (de) 2016-10-13 2019-07-04 Mitsubishi Electric Corporation Verfahren zur herstellung einer halbleitereinheit
JP6722578B2 (ja) * 2016-12-26 2020-07-15 昭和電工株式会社 ＳｉＣウェハの製造方法
US10964785B2 (en) * 2017-05-17 2021-03-30 Mitsubishi Electric Corporation SiC epitaxial wafer and manufacturing method of the same
CN110651072A (zh) * 2017-05-19 2020-01-03 住友电气工业株式会社 碳化硅衬底和碳化硅外延衬底
GB2584372B (en) * 2018-02-22 2022-04-13 Massachusetts Inst Technology Method of reducing semiconductor substrate surface unevenness
JP7421470B2 (ja) * 2018-03-30 2024-01-24 株式会社フジミインコーポレーテッド 半導体基板の製造方法および研磨用組成物セット等のセット
JP2020075839A (ja) * 2018-11-09 2020-05-21 株式会社新興製作所 窒化ガリウム系化合物半導体成長用ＳｉＣ基板
EP4012080A4 (en) * 2019-08-06 2023-11-08 Kwansei Gakuin Educational Foundation METHOD FOR MANUFACTURING A SIC SUBSTRATE
KR102192525B1 (ko) * 2020-02-28 2020-12-17 에스케이씨 주식회사 웨이퍼, 에피택셜 웨이퍼 및 이의 제조방법
TWI741955B (zh) * 2021-02-23 2021-10-01 環球晶圓股份有限公司 處理碳化矽晶圓的方法
CN113658850A (zh) * 2021-07-06 2021-11-16 华为技术有限公司 复合衬底及其制备方法、半导体器件、电子设备
CN115101584B (zh) 2022-08-25 2022-11-15 青禾晶元(天津)半导体材料有限公司 一种复合碳化硅衬底及其制备方法
CN115635380B (zh) * 2022-12-26 2023-03-17 华芯半导体研究院(北京)有限公司 一种气相外延生长辅助装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6053973A (en) * 1997-11-17 2000-04-25 Nippon Pillar Packing Co., Ltd. Single crystal SiC and a method of producing the same
US20020059898A1 (en) * 1999-06-24 2002-05-23 Landini Barbara E. Silicon carbide epitaxial layers grown on substrates offcut towards <1100>
CN1892984A (zh) * 2005-05-25 2007-01-10 硅电子股份公司 半导体层结构及制造半导体层结构的方法
WO2010119792A1 (ja) * 2009-04-15 2010-10-21 住友電気工業株式会社 基板、薄膜付き基板、半導体装置、および半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001249109A1 (en) 2000-03-07 2001-09-17 Werner Juengling Methods for making nearly planar dielectric films in integrated circuits
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
JP4148105B2 (ja) 2002-11-08 2008-09-10 日立金属株式会社 ＳｉＣ基板の製造方法
US20040134418A1 (en) 2002-11-08 2004-07-15 Taisuke Hirooka SiC substrate and method of manufacturing the same
JP2004262709A (ja) * 2003-02-28 2004-09-24 Shikusuon:Kk ＳｉＣ単結晶の成長方法
JP2004319717A (ja) * 2003-04-15 2004-11-11 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの製造方法
JP4418794B2 (ja) * 2004-02-06 2010-02-24 パナソニック株式会社 炭化珪素半導体素子の製造方法
JP2006173425A (ja) * 2004-12-17 2006-06-29 Hitachi Cable Ltd 半導体結晶ウェハ
US7422634B2 (en) 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
US7781312B2 (en) * 2006-12-13 2010-08-24 General Electric Company Silicon carbide devices and method of making
JP2008283629A (ja) * 2007-05-14 2008-11-20 Sony Corp 撮像装置、撮像信号処理方法、プログラム
JP4964672B2 (ja) 2007-05-23 2012-07-04 新日本製鐵株式会社 低抵抗率炭化珪素単結晶基板
JP2009194216A (ja) * 2008-02-15 2009-08-27 Hitachi Ltd 半導体装置の製造方法
JP5552627B2 (ja) * 2009-01-15 2014-07-16 並木精密宝石株式会社 エピタキシャル成長用内部改質基板及びそれを用いて作製される結晶成膜体、デバイス、バルク基板及びそれらの製造方法
TW201120939A (en) * 2009-05-11 2011-06-16 Sumitomo Electric Industries Method for manufacturing semiconductor substrate
JP5464544B2 (ja) * 2009-05-12 2014-04-09 学校法人関西学院 エピタキシャル成長層付き単結晶ＳｉＣ基板、炭素供給フィード基板、及び炭素ナノ材料付きＳｉＣ基板
DE102009030295B4 (de) * 2009-06-24 2014-05-08 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
JP5263621B2 (ja) 2009-09-24 2013-08-14 ソニー株式会社 画像処理装置および方法
US8445386B2 (en) * 2010-05-27 2013-05-21 Cree, Inc. Smoothing method for semiconductor material and wafers produced by same
JP2011071546A (ja) * 2010-12-10 2011-04-07 Showa Denko Kk 化合物半導体ウェーハの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6053973A (en) * 1997-11-17 2000-04-25 Nippon Pillar Packing Co., Ltd. Single crystal SiC and a method of producing the same
US20020059898A1 (en) * 1999-06-24 2002-05-23 Landini Barbara E. Silicon carbide epitaxial layers grown on substrates offcut towards <1100>
CN1892984A (zh) * 2005-05-25 2007-01-10 硅电子股份公司 半导体层结构及制造半导体层结构的方法
WO2010119792A1 (ja) * 2009-04-15 2010-10-21 住友電気工業株式会社 基板、薄膜付き基板、半導体装置、および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110919465A (zh) * 2019-11-08 2020-03-27 中国科学院上海硅酸盐研究所 无损伤、高平面度单晶碳化硅平面光学元件及其制备方法

Also Published As

Publication number Publication date
US20150008454A1 (en) 2015-01-08
JP6011340B2 (ja) 2016-10-19
US8872189B2 (en) 2014-10-28
JPWO2013021902A1 (ja) 2015-03-05
DE112012003260T5 (de) 2014-05-15
JP6032342B2 (ja) 2016-11-24
US20150008453A1 (en) 2015-01-08
US20130032822A1 (en) 2013-02-07
JP5839139B2 (ja) 2016-01-06
DE202012013577U1 (de) 2017-12-14
US20150325637A1 (en) 2015-11-12
JP2016064980A (ja) 2016-04-28
JP2015205819A (ja) 2015-11-19
JP2017081813A (ja) 2017-05-18
JP6222330B2 (ja) 2017-11-01
US9093384B2 (en) 2015-07-28
US9117758B2 (en) 2015-08-25
WO2013021902A1 (ja) 2013-02-14
CN103608899A (zh) 2014-02-26
CN103608899B (zh) 2016-03-30
CN105755534B (zh) 2019-01-08
US9490132B2 (en) 2016-11-08

Similar Documents

Publication Publication Date Title
CN103608899B (zh) 衬底、半导体器件及其制造方法
JP6119907B2 (ja) 炭化珪素基板
CN106367811B (zh) 碳化硅衬底、半导体器件及其制造方法
JP6128262B2 (ja) 炭化珪素基板、半導体装置およびこれらの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant