WO2010119792A1 - 基板、薄膜付き基板、半導体装置、および半導体装置の製造方法 - Google Patents

基板、薄膜付き基板、半導体装置、および半導体装置の製造方法 Download PDF

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佐々木　信
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    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures

Definitions

  • the present invention relates to a substrate, a substrate with a thin film, a semiconductor device, and a method for manufacturing the semiconductor device. More specifically, the present invention relates to a substrate, a substrate with a thin film, and a substrate that suppress deterioration in processing accuracy of the semiconductor device due to the curvature of the substrate. The present invention relates to a semiconductor device formed using the substrate and a method for manufacturing the semiconductor device.
  • a technique for forming a semiconductor device is generally performed by forming a laminated structure of thin films on one main surface of a semiconductor substrate (semiconductor substrate).
  • the main surface means the largest main surface among the surfaces, and particularly in the case of a substrate, it means the surface on which the semiconductor device is formed.
  • Patent Document 1 discloses a silicon carbide single crystal substrate with reduced curvature on the main surface.
  • an epitaxial layer made of a semiconductor material is first formed on one main surface of a semiconductor substrate. Then, a thin film of metal or insulating film constituting the semiconductor device is formed on one main surface of the epitaxial layer, that is, on the main surface opposite to the main surface facing the substrate. Then, for example, using the photolithography technique, the formed thin film is patterned so as to have a desired shape.
  • an exposure apparatus such as a stepper is used.
  • the substrate is adsorbed by vacuum chucking the back surface of the semiconductor substrate.
  • the substrate on which the thin film is formed is curved in the direction along the main surface, it is difficult to uniformly adsorb the substrate in the direction along the curved main surface.
  • the photolithographic process is performed in an unstable state that is not uniformly adsorbed, the pattern of the edge portion of the pattern of the thin film that forms the semiconductor device is not determined by one pattern, and the pattern has uneven exposure with a certain width. There is a possibility. If a pattern having such exposure unevenness is formed, the electrical characteristics of the formed semiconductor device may be affected. Therefore, it is preferable that the substrate on which the thin film is formed has a small curvature in the direction along the main surface and the main surface is flat.
  • Patent Document 1 discloses a silicon carbide single crystal substrate with a small main surface curvature, but does not disclose the curvature of a substrate in which an epitaxial layer or a thin film is formed on the main surface.
  • the substrate disclosed in Patent Document 1 has a flat main surface with a small degree of curvature in a state where no epitaxial layer or thin film is formed on the main surface
  • the curvature in the direction along the main surface may be increased. This is because the substrate may be bent in the direction along the main surface due to the influence of heat and stress applied to the substrate in the process of forming the epitaxial layer and the thin film. From this, it is not clarified whether the substrate disclosed in Patent Document 1 has a flatness necessary for photolithography.
  • the present invention has been made in view of the above problems, and its object is to suppress a deterioration in processing accuracy of a semiconductor device due to the curvature of the substrate, a substrate with a thin film, and a semiconductor device formed using the substrate, Furthermore, it is providing the manufacturing method of the said semiconductor device.
  • FIG. 1A is a schematic cross-sectional view of a substrate according to an embodiment of the present invention.
  • FIG. 1B is a schematic diagram schematically illustrating a three-point focal plane and a central portion on the main surface of the substrate shown in FIG.
  • FIG. 1C is a schematic cross-sectional view schematically illustrating the warp value, the bow value, and the sori value on the main surface of the substrate shown in FIG. In FIG. 1C, only one main surface 1a of the substrate shown in FIG.
  • Warp shows the following dimensions.
  • the height of three points (three-point focal plane 11) shown in FIG. 1B on the main surface 1a of the substrate 1 that is not clamped (the height in the vertical direction shown in the sectional view of FIG. 1A).
  • the reference height (3-point focal plane height 12).
  • the three-point focal plane exists in a region near the outer edge on the main surface 1a.
  • the total value of the distance between the highest point 13 having the highest height and the lowest point 14 shown in FIG. 1C at this time is defined as warp.
  • the warp value representing the distance is always positive.
  • the three-point focal plane height 12 is arranged at a position lower than the actual height, but this is for ease of viewing the drawing.
  • bow is a value indicating the height coordinate on the main surface 1a of the central portion 15 with respect to the average coordinate of the three-point focal plane height 12 in the central portion 15 of the main surface 1a shown in FIG. It is.
  • the upper side in FIG. 1A is considered as a positive coordinate. Therefore, the value of bow can be either positive or negative depending on the direction of curvature of the main surface 1a.
  • the main surface 1 a (substrate 1) having a downwardly convex shape in the sectional view is on the main surface 1 a with respect to the height of the three-point focal plane 11 in the center portion 15. The height is low. For this reason, in the case of a downward convex shape, the value of bow is negative. Conversely, when the main surface 1a (substrate 1) has a convex shape upward, the value of bow becomes positive.
  • the sori is the highest point 13 shown on the main surface 1a when the minimum square surface of the main surface 1a of the substrate 1 shown in the cross-sectional view of FIG. And the total value of the distances between the lowest point 14 and. Since sori also represents distance, its value is always positive, just like warp.
  • the substrate according to one aspect of the present invention has a main surface diameter of 2 inches or more, a bow value on the main surface of ⁇ 40 ⁇ m to ⁇ 5 ⁇ m, and a warp value of 5 ⁇ m on the main surface.
  • the substrate is made of silicon carbide and has a thickness of 40 ⁇ m or less.
  • tensile stress acts on the substrate (or a substrate with a thin film). Due to the action of the tensile stress, when the substrate (or the substrate with the thin film) is viewed in cross section with the main surface on the side on which the thin film is formed as the upper side, the substrate is deformed so as to bend upward.
  • the substrate is moderately curved in a convex direction.
  • the substrate when a thin film other than silicon carbide is formed on the substrate (or a substrate with a thin film), the substrate is a stage where a thin film is not formed, which is a pre-process for forming a thin film other than silicon carbide. It is preferable that it bends in a downwardly convex direction. In this way, when a thin film other than silicon carbide is formed on the substrate (or the substrate with the thin film), the substrate is excessively raised by curving the substrate appropriately in a convex direction. It is possible to suppress bending in the convex direction. Therefore, it is preferable to set the optimum value range in which the substrate should be curved downward in the stage of the substrate on which the thin film is not formed within the range indicated by bow and warp.
  • the downward convex shape is difficult to correct the substrate curvature by the suction force as compared with the upward convex shape. For this reason, there is also an aspect in which an optimum value exists in case there is a photolithography process before forming a thin film other than silicon carbide.
  • the bow and warp values of a substrate with a thin film in which a silicon carbide epitaxial layer or a thin film of metal or insulating film is formed on one main surface of the substrate can be used as a post-process.
  • it can be set to a value curved in a moderately upward convex direction so that the substrate can be stably adsorbed. Therefore, it is possible to suppress the occurrence of problems such as exposure unevenness in the formed pattern.
  • the surface roughness Ra of one main surface is preferably 1 nm or less, and the surface roughness Ra of the other main surface facing one main surface is preferably 100 nm or less.
  • the value of the surface roughness Ra of the main surface of the substrate having a bow or warp value in the above range is small, the value of the bow or warp of the substrate with a thin film in which a thin film is formed on one main surface of the substrate, It is possible to obtain a value that is curved in a moderately upwardly convex direction so that the substrate can be stably adsorbed when performing the photolithography process as a subsequent process. Therefore, the occurrence of defects such as exposure unevenness in the formed pattern can be more reliably suppressed.
  • the TTV value on the main surface is preferably 5 ⁇ m or less.
  • the TTV is a value indicating thickness variation (deviation) in each region of the substrate. That is, if the value of TTV is reduced, a substrate having a more uniform thickness distribution can be obtained. With respect to a substrate having a nearly uniform thickness distribution, if the bow and warp values on the main surface are within the above-described ranges, the substrate can be more stably adsorbed.
  • the angle between the main surface and the C plane is preferably 50 ° or more and 65 ° or less. In this way, an insulated gate transistor (MOSFET, MISFET) having high channel mobility can be obtained.
  • MOSFET insulated gate transistor
  • a substrate according to another aspect of the present invention is a substrate with a thin film comprising a substrate made of silicon carbide having a main surface diameter of 2 inches or more and a silicon carbide thin film formed on one main surface of the substrate. is there.
  • the substrate with a thin film has a bow value on the main surface of ⁇ 40 ⁇ m to 0 ⁇ m and a warp value on the main surface of 0 ⁇ m to 40 ⁇ m.
  • the substrate when a thin film other than silicon carbide is formed on one main surface of the substrate, the substrate is deformed so that the main surface on the side on which the thin film is formed is curved upward in a convex direction. Therefore, in a substrate with a thin film on which a silicon carbide thin film is formed, which is a stage prior to the step of forming a thin film other than silicon carbide, the main surface of the substrate is moderately curved downward in a convex direction. Is preferred.
  • the range of the optimum value that the substrate should be curved in the downward convex direction is set to the above-mentioned bow. Or within the range indicated by warp.
  • the bow and warp values of a substrate with a thin film in which a thin film of metal or insulating film is formed on one main surface of the thin film can be stably adsorbed when performing the photolithography process, which is a subsequent process.
  • Possible values can be moderately curved upwards. Therefore, it is possible to suppress the occurrence of problems such as exposure unevenness in the formed pattern.
  • the surface roughness Ra of one main surface of the substrate is 1 nm or less and the surface roughness of the other main surface opposite to the one main surface is the same as the substrate on which the thin film is not formed.
  • the value Ra is preferably 100 nm or less.
  • a substrate according to another aspect of the present invention includes a substrate made of silicon carbide having a main surface diameter of 2 inches or more, a silicon carbide thin film formed on one of the main surfaces, and the silicon carbide thin film. It is a board
  • the bow value on the main surface is 0 ⁇ m or more and 150 ⁇ m or less, and the warp value on the main surface is 0 ⁇ m or more and 150 ⁇ m or less.
  • the substrate is moderately curved in a convex direction.
  • the range of values of bow and warp in a substrate curved in a moderately convex direction is the above range of values. If the values of bow and warp are within the above ranges, the substrate can be stably adsorbed when a photolithography process, which is a subsequent process, is performed. Therefore, it is possible to suppress the occurrence of problems such as exposure unevenness in the formed pattern.
  • the bow value on the main surface is 0 ⁇ m or more and 100 ⁇ m or less
  • the warp value is 0 ⁇ m or more and 100 ⁇ m or less.
  • the substrate can be more stably adsorbed when performing a photolithography process which is a subsequent process. Therefore, the occurrence of defects such as exposure unevenness in the formed pattern can be more reliably suppressed.
  • the surface roughness Ra of one main surface of the substrate is 1 nm or less and the surface roughness of the other main surface opposite to the one main surface is the same as the substrate on which the thin film is not formed.
  • the value Ra is preferably 100 nm or less.
  • the TTV value on the main surface of the substrate is preferably 5 ⁇ m or less.
  • substrate makes with C surface is 50 to 65 degree.
  • the semiconductor device using the above-described substrate or the substrate with a thin film is formed by patterning in a state where the substrate is stably adsorbed. Therefore, it is possible to provide a high-quality semiconductor device from which problems such as exposure unevenness are eliminated.
  • a method of manufacturing a semiconductor device includes a step of preparing a substrate made of silicon carbide having a main surface diameter of 2 inches or more, a step of forming a silicon carbide thin film on one main surface of the substrate, Forming a thin film other than silicon carbide on a main surface that does not face the thin film substrate.
  • the substrate is prepared so that the bow value on the main surface is ⁇ 40 ⁇ m or more and 0 ⁇ m or less, and the warp value on the main surface is 0 ⁇ m or more and 40 ⁇ m or less.
  • the silicon carbide thin film is formed so that the bow value on the main surface of the substrate is ⁇ 40 ⁇ m to 0 ⁇ m and the warp value on the main surface of the substrate is 0 ⁇ m to 40 ⁇ m. .
  • a thin film other than silicon carbide is formed so that the bow value on the main surface of the substrate is 0 to 150 ⁇ m and the warp value on the main surface of the substrate is 0 to 150 ⁇ m. To do.
  • the value of bow and warp on the main surface in the state of a substrate made of silicon carbide the value of the main surface of the substrate in a state where a silicon carbide thin film is formed on one main surface of the substrate If the bow and warp values are within the above-described ranges, the bow and warp values of the main surface of the substrate on which a thin film other than silicon carbide is further formed can be within the above-mentioned ranges.
  • the substrate is moderately curved in a convex direction.
  • the substrate on which a thin film other than silicon carbide is formed is curved in a moderately upward convex direction, the substrate can be stably formed in the photolithography process following the thin film forming process. Can be adsorbed. Therefore, it is possible to suppress the occurrence of problems such as exposure unevenness in the formed pattern.
  • the value of the surface roughness Ra of one main surface of the main surfaces of the substrate is 1 nm or less, and the value of the surface roughness Ra of the other main surface facing the one main surface is It is preferable to prepare the substrate so as to be 100 nm or less.
  • a metal thin film or an insulating film is preferably formed. These metal thin films and insulating films are formed on the main surface of the substrate as constituent elements such as electrodes and insulating films constituting a semiconductor device formed on one main surface of the silicon carbide substrate. Is.
  • the metal is preferably tungsten
  • the insulating film is preferably a silicon oxide film.
  • substrate, and the manufacturing method of the said semiconductor device can be provided.
  • (A) It is a schematic sectional drawing of the board
  • (B) It is the schematic explaining typically the 3 point
  • (C) It is a schematic sectional drawing which illustrates typically the value of warp, the value of bow, and the value of sori on the main surface of the substrate shown in FIG. It is a schematic sectional drawing of the board
  • substrate 1 is a substrate made of silicon carbide in which main surface 1a and main surface 1b have a diameter of 2 inches or more. Further, the value of bow on the main surfaces 1a and 1b is ⁇ 40 ⁇ m to ⁇ 5 ⁇ m, and the value of warp on the main surfaces 1a and 1b is 5 ⁇ m to 40 ⁇ m.
  • the side where the main surface 1a exists is the upper side, and a thin film or a semiconductor device is formed on the main surface 1a. Since the value of bow is a negative value, the substrate 1 has a downwardly convex shape as shown in FIG.
  • substrate 1 made of silicon carbide is formed by forming a thin film (silicon carbide thin film 4) made of silicon carbide, for example, on main surface 1a by epitaxial growth as shown in FIG.
  • the attached substrate 2 is formed.
  • a thin film 3 other than silicon carbide is formed on main surface 4a of silicon carbide thin film 4 not facing substrate 1 as shown in FIG. .
  • a semiconductor device is formed by combining or patterning these silicon carbide thin film 4 and silicon carbide outer thin film 5.
  • the substrate has been curved in a convex direction until then. 1 is deformed so as to bend upward in a convex direction.
  • a thin film made of a material different from silicon carbide is formed on the main surface of the silicon carbide thin film 4, so that the thermal expansion of the silicon carbide thin film 4 and the silicon carbide outer thin film 5 is performed.
  • tensile stress is generated due to the difference in coefficient and the difference in the lattice constant of the crystal structure constituting both.
  • the silicon carbide outer thin film 5 is formed of, for example, a thin film of a metal or insulator material for forming an electrode or an insulating film constituting a semiconductor device.
  • the desired semiconductor device is formed by patterning the silicon carbide outer thin film 5 so as to have a desired shape as a component constituting the semiconductor device. For this reason, after forming silicon carbide outer thin film 5, when patterning silicon carbide outer thin film 5 using, for example, a photolithography technique, the thin film is attached from above main surface 5a of silicon carbide outer thin film 5 using, for example, a vacuum chuck. The substrate 3 is adsorbed.
  • the suction force of the vacuum chuck first reaches the central portion of the main surface of the substrate 1, and the central portion of the substrate 1. This corrects the convex shape of the film and works to flatten it. At this time, the lower part of the substrate 1 is supported by the outer edge of the substrate 1 on the entire circumference. Further, since it is only necessary to apply the suction force 6 to only one central point of the convex shape, even if the suction force 6 is applied to the substrate 1, it does not perform an unstable operation such as tilting or shifting its position. It is possible to easily receive the suction force 6 while maintaining the fixed state.
  • both the left and right suction forces 7 shown in FIG. When added to the substrate 1, the concave shape of the substrate 1 is corrected and acts to flatten the substrate.
  • the curved state of the substrate 1 is asymmetric, for example, if the left suction force 7 shown in FIG. 5 starts to be applied to the substrate 1 before the right suction force 7, the left suction force 7 causes the substrate 1 to 1 tilts so that the left side moves down and the right side moves up.
  • the substrate on which the photolithography process is performed that is, the thin film-coated substrate 3 on which the silicon carbide thin film 4 and the silicon carbide outer thin film 5 are formed is curved upward convexly than curved downward. It is preferable.
  • the substrate 3 with a thin film is convexly curved, and it is preferable that the thin film is curved upwardly within the allowable range. Accordingly, in order for the thin film-coated substrate 3 on which the silicon carbide thin film 4 and the silicon carbide outer thin film 5 are formed to be appropriately convexly curved as described above, FIG. It is preferable that the substrate 1 shown is curved downward and convex within an appropriate range.
  • the bow value of the main surfaces 1a and 1b is ⁇ 40 ⁇ m to ⁇ 5 ⁇ m and the warp value is 5 ⁇ m to 40 ⁇ m as described above. It is preferable. In this way, the degree of curvature of the thin film-coated substrate 3 on which the silicon carbide thin film 4 and the silicon carbide outer thin film 5 are formed with respect to the substrate 1 can be curved upwardly moderately as described above. .
  • the substrate 1 of the substrate 2 with a thin film preferably has a bow value of ⁇ 40 ⁇ m to 0 ⁇ m on the main surface 1a and a warp value of 0 ⁇ m to 40 ⁇ m on the main surface 1a.
  • deformation such as a significant change in the direction of curvature of substrate 1 does not occur.
  • the allowable range of bow and warp of the main surface 1a of the substrate 1 of the substrate with thin film 2 is close to the allowable range of bow and warp of the main surface 1a of the substrate 1 shown in FIG.
  • slight deformation may occur in the process of forming silicon carbide thin film 4, for example, epitaxial growth.
  • the allowable range of the bow and warp values of the substrate with thin film 2 is slightly different from the allowable range of the substrate 1.
  • the bow value on the main surface 1a of the substrate 1 is 0 ⁇ m or more and 150 ⁇ m or less
  • the warp value on the main surface 1a is preferably 0 ⁇ m or more and 150 ⁇ m or less. Since the value of bow is positive, as shown in FIG. 3 (as described above), it can be said that the substrate 3 with a thin film is preferably convex upward.
  • the substrate 3 with a thin film is preferably convex upward, but the degree of curvature of the substrate 3 with a thin film is as small as possible because a photolithography process is performed by applying a suction force by a vacuum chuck to the substrate 3 with a thin film. It is preferable. Specifically, it is more preferable that the bow value on the main surface 1a of the substrate 1 constituting the thin film-coated substrate 3 is 0 ⁇ m to 100 ⁇ m, and the warp value is 0 ⁇ m to 100 ⁇ m. It is more preferable that the surface is completely flat, that is, the value of bow or warp is 0 ⁇ m.
  • the warp indicating the degree of curvature of the main surface 1a of the substrate 1 described above changes if the diameter of the substrate 1 is different even if the curvature of the main surface 1a is the same, for example. Therefore, for example, when the substrate 1 having a large diameter is used, it is preferable that the curvature of the main surface 1a is smaller in order to reduce the warp value.
  • the substrate 1 shown in FIG. 1, the substrate 1 of the substrate 2 with a thin film shown in FIG. 2, and the substrate 1 of the substrate 3 with a thin film shown in FIG. 3 have a surface roughness Ra of one main surface of 1 nm or less.
  • the value of the surface roughness Ra of the other main surface facing the one main surface is preferably 100 nm or less.
  • the surface roughness Ra of the main surface 1a on which the thin film is formed is 1 nm or less
  • the surface roughness Ra of the main surface 1b on which the thin film is not formed is 100 nm or less.
  • the silicon carbide thin film 4 when the silicon carbide thin film 4 is formed on the substrate 1 made of silicon carbide, the thin film made of the same material as that of the substrate 1 is formed.
  • the substrate 1 in the process of forming the silicon carbide thin film 4, the substrate 1 is placed in a heated atmosphere, so that deformation due to thermal stress may occur.
  • the substrate 1 on which the thin film is not formed is curved so as to have a downwardly convex shape
  • the substrate 2 with the thin film on which the silicon carbide thin film 4 is formed has an upwardly convex shape.
  • the substrate 3 with a thin film is formed by further forming the silicon carbide outer thin film 5 in this state, the substrate 1 that originally has an upwardly convex shape becomes larger and has an upwardly convex shape due to the tensile stress described above. Deform. For this reason, the warp and bow values of the thin film-coated substrate 3 may be out of the allowable range.
  • the surface roughness Ra of the main surfaces 1a and 1b of the substrate 1 it is preferable to control the surface roughness Ra of the main surfaces 1a and 1b of the substrate 1 to be within a desired range as described above. In this way, since the crystallinity on the main surfaces 1a and 1b of the substrate 1 is almost equally good, rearrangement of the crystal lattice due to heating can be suppressed. As a result, it is possible to suppress a large change in the degree and direction of the curvature of the main surfaces 1a and 1b of the substrate 1 before and after the step of forming the thin film.
  • the warp shown in FIG. 1C is based on the height difference between the three-point focal plane height 12 and the highest point 13 of the main surface 1a of the substrate 1 with reference to the three-point focal plane height 12. It is defined as the sum of the focal plane height 12 and the height difference between the lowest point 14 of the main surface 1 a of the substrate 1. Further, the value of sori shown in FIG. 1C is based on the difference in height between the least square surface height 16 and the highest point 13 of the main surface 1a of the substrate 1 with the least square surface height 16 as a reference. It is defined as the sum of the surface height 16 and the difference in height between the lowest point 14 of the main surface 1 a of the substrate 1. Therefore, as shown in FIG.
  • warp and sori are often equal on the substrate 1 shown in FIG. 1 and the main surface 1a of the substrate 1 shown in FIGS. For this reason, not only warp but also sori can be used as a numerical value for managing the curvature of the substrate 1.
  • TTV Total Thickness Variation
  • the substrate 1 in FIG. 1, and the substrate 1 in FIGS. 2 and 3 according to the present invention preferably has a TTV value of 5 ⁇ m or less on the main surface 1a shown in FIG. If it does in this way, it can be set as the board
  • the substrate 1 having a nearly uniform thickness distribution approximates the shape and the degree of unevenness of the main surface 1a and the main surface 1b. Therefore, for example, when the silicon carbide thin film 4 or the silicon carbide outer thin film 5 is formed, the occurrence of a phenomenon that the main surface 1a and the main surface 1b of the substrate 1 are greatly different in the curved state or the surface shape is suppressed. Can do.
  • the occurrence of a phenomenon that the main surface 1b of the substrate 1 is convexly convex upward while the main surface 1b is convexly convex downward can be suppressed. Therefore, it is possible to easily control the curved state of the substrate 1 in FIG. 1 and the substrate 1 in FIGS. Therefore, it is possible to easily control the degree of bending of the substrate 3 with a thin film on which the silicon carbide thin film 4 and the silicon carbide outer thin film 5 are formed to be moderately convex upward as described above. it can.
  • the main surfaces 1a and 1b of the substrate 1 in FIGS. 1, 2 and 3 described above preferably have an angle of 50 ° to 65 ° with the C plane.
  • the C plane is the (0001) plane 8 showing the vertical plane of the hexagonal crystal 10 showing the silicon carbide crystal structure shown in FIG. It is assumed that the angle ⁇ formed between the crystal plane 9 shown in FIG. 7 and the (0001) plane 8 is not less than 50 ° and not more than 65 °. At this time, it is preferable that the crystal plane 9 is equal to the plane direction of the main surfaces 1a and 1b of the substrate 1 described above. In this way, an insulated gate transistor (MOSFET, MISFET) having high channel mobility can be obtained.
  • MOSFET insulated gate transistor
  • the semiconductor device manufacturing method includes a step of preparing a substrate (S10), a step of forming a silicon carbide thin film (S20), and a thin film other than silicon carbide. Forming a semiconductor device (S30) and a post-process (S40) for forming a semiconductor device.
  • the bow value on the main surfaces 1a and 1b of the substrate 1 is ⁇ 40 ⁇ m to 0 ⁇ m and the warp value on the main surfaces 1a and 1b is 0 ⁇ m to 40 ⁇ m.
  • an ingot made of silicon carbide is produced by using, for example, a sublimation recrystallization method or a high temperature CVD method.
  • the diameter of the main surface of the ingot is preferably larger than the diameter of the main surface of the substrate 1 to be formed.
  • the main surface of the ingot described above is a surface in a direction that becomes the main surface of the substrate 1 when the substrate 1 is formed from the ingot.
  • a hexagonal C-plane ((0001) indicating a crystal structure of silicon carbide)
  • the angle between the surface and the surface is in the direction of 50 ° to 65 °.
  • the outer peripheral part in the main surface of an ingot is ground and removed, The process which makes the main surface of an ingot have the desired diameter of the board
  • substrate 1 is performed.
  • the substrate 1 made of silicon carbide to be used has a micropipe density of 1 cm ⁇ 2 or less, dislocation (spiral dislocation, edge dislocation, basal plane dislocation). It is preferable that the density is 10 3 cm -2 or less and the stacking fault density is 0.1 cm -1 or less. For this reason, it is preferable to make what also satisfy
  • an orientation flat for expressing the direction of the crystal axis is formed.
  • the main surface of the ingot is a surface having a certain angle (off angle) with respect to the C-plane
  • one of the two orientation flats (first orientation flat) intersecting each other is It is preferable that the direction is substantially parallel to the off direction (off angle direction), and the other orientation flat (second orientation flat) is a direction substantially perpendicular to the off direction.
  • the shape of the substrate 1 is formed by slicing the ingot in a direction along the main surface at a certain thickness using, for example, a wire saw. If such a process is performed, the directions of the main surface of the ingot and the main surface of the substrate 1 can be made substantially coincident. Since the substrate 1 is a substrate for manufacturing a semiconductor device, the thickness is preferably set to be 300 ⁇ m or more and 500 ⁇ m or less. In addition, the curvature of the said board
  • substrate 1 can be made small by directing the wire for a slice to the direction along the said 2nd orientation flat. That is, the value of bow, warp, etc. of the substrate 1 finally formed can be set to a value within the above-described range. By chamfering the outer edge portion of the substrate 1 formed by the above procedure, cornering of the outer edge portion is performed.
  • a polishing process is performed on the main surfaces 1 a and 1 b of the substrate 1.
  • This polishing process includes double-side grinding, double-side lapping, double-side mechanical polishing, and CMP polishing.
  • a part of the polishing step may be omitted.
  • Double-side grinding is performed using a double-side processing apparatus 90 shown in FIG.
  • the double-sided processing apparatus 90 includes a lower surface plate 97 on which a substrate 1 to be processed disposed at the lower part is set, and a wafer carrier 99 placed on the upper surface of the lower surface plate 97.
  • An upper surface plate 96 is provided above the lower surface plate 97 and the wafer carrier 99. The upper surface plate 96 is fixed to a surface plate base 95.
  • the surface plate base 95 and the upper surface plate 96 are movable in the vertical direction as indicated by the vertical arrows in FIG.
  • the platen base 95 and the upper platen 96 are lowered so as to be in contact with the wafer carrier 99, and a rotation arrow is applied in FIG. 9 in a state where a load from the upper side to the lower side is applied to the substrate 1 by applying a load.
  • the upper surface plate 96 and the wafer carrier 99 rotate in opposite directions. In this way, both main surfaces 1a and 1b of the substrate 1 set on the wafer carrier 99 are polished.
  • the main surfaces 1a and 1b are formed on the main surface of the upper surface plate 96 facing the substrate 1 (main surface 1a) and on the main surface of the lower surface plate 97 facing the substrate 1 (main surface 1b). It is preferable to include an abrasive for polishing.
  • the upper surface plate 96 and the lower surface plate 97 are preferably formed of a metal material such as iron or copper, or a grindstone or ceramic material in which abrasive grains are embedded.
  • a polishing liquid containing an abrasive is applied to the main surface of the upper surface plate 96 facing the substrate 1 (main surface 1a). It is preferable to do. In this way, the main surfaces 1a and 1b of the substrate 1 placed on the wafer carrier 99 can be polished by the rotation with the upper surface plate 96 lowered.
  • the upper platen 96 and the lower platen 97 are formed of ceramic materials embedded with abrasive grains, an appropriate abrasive is embedded in the ceramic material. For this reason, if the upper surface plate 96 is rotated in a lowered state, the main surface 1a (1b) of the substrate 1 placed on the wafer carrier 99 by the abrasive embedded in the upper surface plate 96 and the lower surface plate 97 is moved. Polishing (double-side grinding) can be performed. In double-side grinding, the particle size of the abrasive is preferably 30 ⁇ m or more and 200 ⁇ m or less.
  • double-sided wrapping is mainly a process for adjusting the shape of the main surfaces 1a and 1b of the substrate 1
  • the double-sided lapping is a surface roughness of the main surfaces 1a and 1b of the substrate 1 rather than the double-side grinding. Polishing processing to reduce the size is the main.
  • Double-sided lapping is a rough polishing process in the polishing process for reducing the surface roughness of the main surfaces 1a and 1b.
  • double-sided lapping it is preferable to use an abrasive having a smaller particle diameter than double-sided grinding. Therefore, it is preferable to apply an abrasive on the surface of the upper surface plate 96 facing the substrate 1 using the upper surface plate 96 and the lower surface plate 97 made of a metal material (especially copper, iron, tin). .
  • abrasive having a particle size of 3 ⁇ m or more and 10 ⁇ m or less The double-sided lapping can be performed using the above-described double-sided processing apparatus 90, and the processing method is the same as that of double-sided grinding except that the abrasive and the upper surface plate 96 (lower surface plate 97) are different. is there.
  • Double-side mechanical polishing is polishing before finishing for further reducing the surface roughness Ra as compared with double-sided lapping.
  • the upper surface plate 96 (lower surface plate 97) when performing double-side mechanical polishing is preferably formed of a metal material (especially copper or tin), a polishing pad made of nonwoven fabric, or a resin material. It is preferable to apply an abrasive on the surface of the upper surface plate 96 (lower surface plate 97) formed of these materials, which faces the substrate 1. Here, it is preferable to use an abrasive having a particle diameter of 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the above-described double-sided processing apparatus 90 can be used for processing, and the processing method is double-sided grinding or double-sided except that the abrasive and the upper surface plate 96 (lower surface plate 97) are different. Same as wrapping.
  • CMP polishing is performed to perform final polishing only on one main surface 1a of the substrate 1.
  • the CMP polishing is performed using a CMP processing apparatus 80 shown in FIG.
  • a polishing liquid 89 is applied (dropped) onto one main surface of a polishing table 87 made of, for example, a polishing pad made of nonwoven fabric or a resin material.
  • the polishing liquid 89 it is preferable to use a polishing liquid mainly composed of colloidal silica, for example.
  • the substrate 1 is attached to the work 85 so that the main surface 1a faces the polishing table 87.
  • the work 85 to which the substrate 1 is attached is placed on the polishing table 87.
  • the work 85 and the polishing table 87 are rotated as indicated by a rotation arrow in FIG. In this way, the main surface 1a (1b) facing the polishing table 87 of the substrate 1 is polished.
  • the value of the surface roughness Ra of one main surface is 1 nm or less
  • the value of the surface roughness Ra of the other main surface opposite to the one main surface is 100 nm or less. It is preferable to perform processing so that In the substrate 1, it is more preferable that the surface roughness Ra of the main surface 1a on which the thin film is formed be 1 nm or less and the surface roughness Ra of the main surface 1b on which the thin film is not formed be 100 nm or less.
  • organic cleaning and RCA cleaning are performed on the substrate 1.
  • the substrate 1 having a desired degree of curvature and surface roughness can be formed.
  • a silicon carbide thin film (epitaxial layer) is formed on main surface 1a of substrate 1 made of silicon carbide, for example, by CVD epitaxial growth.
  • substrate 2 with a thin film in which silicon carbide thin film 4 is formed on main surface 1 a of substrate 1 is formed.
  • hydrogen gas is used as a carrier gas for forming a silicon carbide thin film
  • silane (SiH 4 ) gas or propane (C 3 H 8 ) gas is used as a material gas.
  • silicon carbide thin film 4 includes an n-type dopant as an impurity, for example, nitrogen (N 2 ) gas is simultaneously introduced, and when silicon carbide thin film 4 includes a p-type dopant as an impurity, for example, trimethylaluminum. It is preferable to introduce (TMA).
  • TMA nitrogen
  • the temperature of the growth furnace during epitaxial growth is 1400 ° C. It is preferable to use conditions such as heating at 1800 ° C. or lower for 30 minutes to 300 minutes.
  • a silicon carbide thin film S20
  • a member made of carbon As a main component as a member on which the substrate 1 is placed.
  • a thin film made of a material other than silicon carbide such as tantalum carbide (TaC) is coated. It is preferable. If it does in this way, it can control that silicon carbide adheres on main surface 1b (main surface which does not form silicon carbide thin film 4) of substrate 1. Furthermore, when silicon carbide adhering on the surface of main surface 1b is sublimated by heating, it is possible to suppress deformation of substrate 1 due to thermal stress such as bending.
  • a metal thin film or an insulating film for forming an electrode or an insulator constituting the semiconductor device is formed on the substrate with thin film 3 shown in FIG.
  • the silicon carbide outer thin film 5 for example, an ion implantation blocking film formed for a region where ion implantation to be performed when forming an impurity layer or a region constituting the semiconductor device is to be considered is conceivable.
  • a thin film of aluminum, aluminum containing silicon, copper, polycrystalline silicon, nickel, or titanium may be formed as a wiring material of a semiconductor device to be formed. These thin films are preferably formed using, for example, vapor deposition or sputtering.
  • a silicon oxide film (SiO 2 ), a silicon nitride film (Si 3 N 4 ), a silicon oxynitride film (SiON), etc. can be formed.
  • These insulating films are preferably formed using, for example, a thermal oxidation method or a CVD method.
  • the values of bow, warp, etc. of the substrate 1 on the main surface of the substrate with the thin film after forming the various thin films as the silicon carbide outer thin film 5 described above are within the above-described range, that is, all are 0 ⁇ m or more and 150 ⁇ m or less. Thus, it is preferable to form the film while controlling the heating temperature and the heating time.
  • the post-process (S40) for forming the semiconductor device shown in FIG. 8 is a process for forming a semiconductor device having a desired pattern by performing a photolithography process on the silicon carbide outer thin film 5 formed as described above. It is preferable that a resist is used in the photolithography process, and a desired pattern is formed using an exposure apparatus so that a defect such as exposure unevenness does not occur on the outer edge portion.
  • a semiconductor device having a high-quality pattern free from defects such as uneven exposure is formed by processing based on the above-described method for manufacturing a semiconductor device. can do. Therefore, electrical characteristics such as current-voltage characteristics in the semiconductor device can be stabilized.
  • a lateral JFET 100 shown in FIG. 11 includes a p ⁇ -type SiC substrate 103 and an n ⁇ -type SiC epi layer 102.
  • An n + -type source impurity region 111 and a p + -type gate impurity are formed in a region having a certain depth from the main surface of the n ⁇ -type SiC epi layer 102 not facing the p ⁇ -type SiC substrate 103 (upper side in FIG. 11).
  • a region 113 and an n + -type drain impurity region 114 are included.
  • a p-type gate impurity region 112 is provided around the p + -type gate impurity region 113.
  • a source electrode 121, a gate electrode 122, and a drain electrode 124 are formed on the upper main surfaces of the n + -type source impurity region 111, the p + -type gate impurity region 113, and the n + -type drain impurity region 114, respectively.
  • An interlayer insulating film 106 is disposed between the source electrode 121 and the gate electrode 122 and between the gate electrode 122 and the drain electrode 124. This is formed to protect the device surface.
  • Substrate back electrode 127 is arranged on the main surface of p ⁇ type SiC substrate 103 on the side not facing n ⁇ type SiC epi layer 102 (the lower side in FIG. 11). In addition, it is good also as a structure which reversed all p-type and n-type of each component described above.
  • p ⁇ type SiC substrate 103 is formed of p type silicon carbide.
  • the p - type means that the impurity concentration of p-type is low, high resistance and semi-insulating.
  • p ⁇ type SiC substrate 103 is made of a silicon carbide substrate having a thickness of 300 ⁇ m or more and 400 ⁇ m or less and an impurity concentration of boron atoms of 1 ⁇ 10 15 cm ⁇ 3 .
  • the n ⁇ -type SiC epi layer 102 is formed of an epitaxial layer having a low n-type impurity concentration.
  • n ⁇ -type SiC epilayer 102 is formed of a silicon carbide epitaxial layer having a thickness of about 1 ⁇ m and an impurity concentration of nitrogen atoms of 1 ⁇ 10 16 cm ⁇ 3 .
  • the n + -type source impurity region 111 and the n + -type drain impurity region 114 are formed by an n-type ion implantation layer, and the p + -type gate impurity region 113 and the p-type gate impurity region 112 are formed by a p-type ion implantation layer.
  • the n + type means that the n-type impurity concentration is high, and the p + type means that the p-type impurity concentration is high.
  • the n + -type source impurity region 111 is an n-type layer containing about 1 ⁇ 10 19 cm ⁇ 3 of nitrogen atoms and having a thickness of about 0.4 ⁇ m.
  • the p + -type gate impurity region 113 is a p-type layer containing about 1 ⁇ 10 19 cm ⁇ 3 of aluminum atoms and having a thickness of about 0.4 ⁇ m.
  • the p-type gate impurity region 112 surrounding the p + -type gate impurity region 113 has lower impurity concentration than the p + -type gate impurity region 113, n - -type SiC epitaxial layer 102 and p - impurity concentration than -type SiC substrate 103 Is expensive.
  • it is a p-type layer having an impurity concentration of aluminum atoms or boron atoms of about 1 ⁇ 10 18 cm ⁇ 3 and a thickness of about 0.5 ⁇ m.
  • an n + -type source impurity region 111 connected to an electrode such as the source electrode 121 forms an ohmic junction by lowering the electrical resistance of the contact portion between the electrode and the impurity region, so that the impurity concentration is increased.
  • the p-type gate impurity region 112 around the p + -type gate impurity region 113, the p ⁇ -type SiC substrate 103, and the like have a thickness of a depletion layer formed by a voltage between the gate electrode 122 and the substrate back surface electrode 127. In order to control the thickness to a desired thickness, the impurity concentration is lowered.
  • the lateral JFET 100 adjusts the thickness of the depletion layer at the pn junction formed by the p-type gate impurity region 112 (p + -type gate impurity region 113) and the n ⁇ -type SiC epi layer 102 by applying a voltage to the gate electrode 122.
  • the semiconductor device controls the magnitude of the current flowing from the source electrode 121 to the drain electrode 124.
  • a positive voltage is applied to the gate electrode 122.
  • a depletion layer is formed at the pn junction formed by the p-type region of p-type gate impurity region 112 and the n-type region of n ⁇ -type SiC epilayer 102 existing below p-type gate impurity region 112 shown in FIG. Does not occur. Therefore, as shown in FIG. 11, a region of the n ⁇ -type SiC epi layer 102 through which electrons can pass exists under the p-type gate impurity region 112.
  • a negative voltage is applied to the gate electrode 122, for example.
  • a depletion layer is formed at the pn junction formed by the p-type region of p-type gate impurity region 112 and the n-type region of n ⁇ -type SiC epilayer 102 existing below p-type gate impurity region 112 shown in FIG. Will occur.
  • this depletion layer reaches the boundary surface with the p ⁇ -type SiC substrate 103 in the n ⁇ -type SiC epi layer 102 below the p-type gate impurity region 112, the source electrode 121 to the drain electrode 124 in that region.
  • the flow of electrons is obstructed. Therefore, electrons flowing from the source electrode 121 to the drain electrode 124 cannot be output as a drain current.
  • the lateral JFET 100 changes the voltage application to the gate electrode 122, and in particular, controls the thickness of the depletion layer in the n ⁇ -type SiC epi layer 102 below the p-type gate impurity region 112.
  • the current flowing from the electrode 121 to the drain electrode 124 can be controlled.
  • a p ⁇ -type SiC substrate 103 is prepared. Specifically, for example, similar to substrate 1 shown in FIG. 1 and substrate 2 with thin film shown in FIG. 2 described above, it is made of silicon carbide and contains, for example, boron impurities of about 1 ⁇ 10 15 cm ⁇ 3.
  • a p ⁇ type SiC substrate 103 having a main surface in a direction in which an angle formed with the C plane ((0001) plane) is not less than 50 ° and not more than 65 ° is prepared. Slicing is performed so that the thickness becomes 300 ⁇ m or more and 400 ⁇ m or less. For example, a wire saw is used for slicing. Prior to the slicing process, an orientation flat is preferably formed on p ⁇ type SiC substrate 103. Further, it is preferable that the outer edge portion of the sliced p ⁇ -type SiC substrate 103 is cut off.
  • a polishing process is performed on each of the one main surface of p ⁇ type SiC substrate 103 and the other main surface opposite to the one main surface.
  • double-side grinding, double-side lapping, double-side mechanical polishing, and CMP polishing are performed as the polishing step.
  • the value of the warp in the both main surfaces is 5 ⁇ m or more 40 ⁇ m or less p - type
  • An SiC substrate 103 is prepared.
  • the value of the surface roughness Ra of one main surface of the p ⁇ type SiC substrate 103 is set to 1 nm or less, and the value of the surface roughness Ra of the other main surface is set to 100 nm or less.
  • silicon carbide is formed on one main surface (upper main surface in FIG. 11) of p ⁇ type SiC substrate 103 by CVD epitaxial growth.
  • An n ⁇ type SiC epi layer 102 which is an epitaxial layer to be formed is formed.
  • silane (SiH 4 ) gas and propane (C 3 H 8 ) gas are used as material gases in order to form the n ⁇ -type SiC epi layer 102.
  • nitrogen gas is used as an n type impurity source.
  • n ⁇ type SiC epi layer 102 is made of p type silicon carbide instead of n type, for example, trimethylaluminum (TMA) is introduced as a p type impurity source.
  • TMA trimethylaluminum
  • the temperature of the growth furnace at the time of epitaxial growth is set to 1400 ° C. or higher and 1800 ° C. or lower and heated for 30 minutes or longer and 300 minutes or shorter.
  • the bow value on one main surface of the p ⁇ -type SiC substrate 103 on which the n ⁇ -type SiC epi layer 102 is formed and on the other main surface opposite to the one main surface is ⁇ 40 ⁇ m or more and 0 ⁇ m or less.
  • the treatment is performed so that the warp value on both the main surfaces is 0 ⁇ m or more and 40 ⁇ m or less.
  • a metal thin film or the like is formed as a step of forming a thin film other than silicon carbide (S30). Specifically, first, an n + -type source impurity which is an n-type layer is formed on the main surface of the n ⁇ -type SiC epi layer 102 opposite to the main surface facing the p ⁇ -type SiC substrate 103 by ion implantation. Region 111 and n + -type drain impurity region 114 are formed.
  • an implantation protective film having a thickness of about 0.5 ⁇ m is formed on the main surface of the n ⁇ -type SiC epi layer 102 opposite to the main surface facing the p ⁇ -type SiC substrate 103 by, eg, CVD. .
  • the implantation protective film formed here is preferably, for example, a silicon oxide film or a silicon nitride film.
  • a resist having a constant thickness is applied on the main surface of the implantation protective film.
  • the resist in a region where ion implantation is to be performed is removed by using a photolithography technique.
  • the implantation protective film in the region where the resist is removed is removed by using, for example, a reactive ion etching method (RIE method).
  • RIE method reactive ion etching method
  • n + -type source impurity region 111 and the n + -type drain impurity region 114 are obtained.
  • n-type impurities such as nitrogen (N) and phosphorus (P).
  • N nitrogen
  • P phosphorus
  • the n + type source impurity region 111 and the n + type drain impurity region 114 may be formed by embedding and growing an n type epitaxial layer.
  • p-type gate impurity region 112 and p + -type gate impurity region 113 which are p-type layers can be formed.
  • the impurity concentration in the n + -type source impurity region 111, the p + -type gate impurity region 113 and the n + -type drain impurity region 114 is approximately 1 ⁇ 10 19 cm ⁇ 3, and the impurity concentration in the p-type gate impurity region 112 is 1 It is preferably about ⁇ 10 18 cm ⁇ 3 .
  • an annealing process is performed. It is preferable to do so.
  • Each of the above impurity regions are formed p - type SiC substrate 103 and the n - with respect to a system consisting of type SiC epitaxial layer 102., heat treatment is performed at such as argon (Ar) atmosphere or neon (Ne) atmosphere It is preferable. Moreover, you may heat-process in a vacuum.
  • an interlayer insulating film 106 having a thickness of about 0.5 ⁇ m is formed on the main surface of the n ⁇ -type SiC epi layer 102 opposite to the main surface facing the p ⁇ -type SiC substrate 103 by CVD or thermal oxidation.
  • the interlayer insulating film 106 to be formed is preferably a silicon oxide film or a silicon nitride film, for example.
  • a resist having a predetermined thickness is applied on the main surface of the interlayer insulating film 106.
  • the resist in the region where the ohmic electrode is to be formed is removed by using a photolithography technique.
  • the interlayer insulating film 106 in the region where the resist is removed is removed by, for example, the RIE method. Then, after all the resist is removed, a metal thin film is formed.
  • This metal thin film is a thin film for forming the source electrode 121, the gate electrode 122, and the drain electrode 124. Therefore, it is preferable to use a metal material capable of ohmic contact with the n + type source impurity region 111, the p + type gate impurity region 113, and the n + type drain impurity region 114.
  • a thin film of nickel silicon (NiSi) may be formed.
  • the bow value on one main surface of the p ⁇ -type SiC substrate 103 and the other main surface opposite to the one main surface is 0 ⁇ m or more and 150 ⁇ m or less, and the warp value on both main surfaces is 0 ⁇ m or more and 150 ⁇ m or less. It is preferable to perform processing so that A substrate back electrode 127 is formed on the main surface (lower side in FIG. 11) of the p ⁇ type SiC substrate 103 opposite to the main surface on which the n ⁇ type SiC epi layer 102 is formed, for example, by a thin film of nickel silicon. Form.
  • a post-step (S40) of forming a semiconductor device is performed. Specifically, the step of forming the source electrode 121, the gate electrode 122, and the drain electrode 124 shown in FIG. 11 by performing a photolithography technique on the metal thin film formed in the previous step (S30). It is.
  • the bow value on one main surface of the p ⁇ -type SiC substrate 103 and the other main surface opposite to the one main surface is 0 ⁇ m or more and 150 ⁇ m or less, and the warp value on both the main surfaces is If it is 0 ⁇ m or more and 150 ⁇ m or less, it is possible to suppress the occurrence of exposure unevenness in the pattern of the source electrode 121 and the like to be formed. Therefore, for example, it is possible to suppress problems such as the overlapping of adjacent patterns (such as the source electrode 121 and the gate electrode 122), and to form the lateral JFET 100 having dimensions as designed. Therefore, electrical characteristics (current-voltage characteristics) such as current-voltage characteristics in the lateral JFET 100 can be stabilized.
  • the RESURF lateral JFET 110 shown in FIG. 12 has a stacked structure of an n + -type SiC substrate 101, a p ⁇ -type SiC epilayer 104, an n ⁇ -type SiC epilayer 102 and a surface p-type epilayer 105.
  • An n + -type source impurity is formed in a region having a certain depth from the main surface of the surface p-type epi layer 105 and the n ⁇ -type SiC epi layer 102 on the side not facing the p ⁇ -type SiC epi layer 104 (upper side in FIG. 12).
  • It includes a region 111, a p + -type gate impurity region 113, an n + -type drain impurity region 114, and a p + -type buried connection impurity region 115.
  • a source electrode 121, a gate electrode 122, and a drain electrode are respectively formed on the main surfaces above the n + type source impurity region 111, the p + type buried connection impurity region 115, the p + type gate impurity region 113, and the n + type drain impurity region 114.
  • 124 is formed.
  • An interlayer insulating film 106 is disposed between the source electrode 121 and the gate electrode 122 and between the gate electrode 122 and the drain electrode 124.
  • Substrate back surface electrode 127 is arranged on the main surface of n + type SiC substrate 101 on the side not facing p ⁇ type SiC epi layer 104 (the lower side in FIG. 12). In addition, it is good also as a structure which reversed all p-type and n-type of each component described above.
  • the n + -type SiC substrate 101 is a low-resistance silicon carbide substrate having a thickness of 300 ⁇ m or more and 400 ⁇ m or less and an impurity concentration of nitrogen atoms of 1 ⁇ 10 19 cm ⁇ 3 .
  • the p ⁇ -type SiC epi layer 104 has a thickness of about 5 ⁇ m, and is a layer in which aluminum or boron atoms are added as impurities at about 1 ⁇ 10 17 cm ⁇ 3 .
  • the n ⁇ -type SiC epi layer 102 is a layer having a thickness of about 1 ⁇ m and containing an impurity of nitrogen atoms of about 1 ⁇ 10 17 cm ⁇ 3 .
  • the surface p-type epi layer 105 has a thickness of about 0.2 ⁇ m, and is a layer in which aluminum or boron atoms are added as impurities at about 1 ⁇ 10 17 cm ⁇ 3 .
  • the n + -type source impurity region 111 and the n + -type drain impurity region 114 are n-type layers containing about 1 ⁇ 10 19 cm ⁇ 3 of nitrogen atoms and about 0.4 ⁇ m in thickness.
  • the p + -type gate impurity region 113 is a p-type layer containing about 1 ⁇ 10 19 cm ⁇ 3 of aluminum atoms and having a thickness of about 0.4 ⁇ m.
  • p + type buried connection impurity region 115 is formed in a region extending from the main surface (uppermost surface) of surface p type epilayer 105 to the lowermost surface of n ⁇ type SiC epilayer 102, the thickness is about 1.2 ⁇ m. Like the p + type gate impurity region 113, this is a p type layer containing about 1 ⁇ 10 19 cm ⁇ 3 of aluminum atoms.
  • the p + -type buried connected impurity regions 115, the source electrode 121 and p - by electrically connecting the type SiC epitaxial layer 104, p - to control the potential at the type SiC epitaxial layer 104 on the source electrode 121 It is what makes it possible.
  • the operation of the RESURF lateral JFET 110 will be described.
  • the RESURF lateral JFET 110 as in the lateral JFET 100, electrons are supplied from the source electrode 121 to the n + type source impurity region 111, and the electrons pass through the n ⁇ type SiC epi layer 102 below the p type gate impurity region 112. , N + -type drain impurity region 114 flows to drain electrode 124. In this way, electrons flowing from the source electrode 121 to the drain electrode 124 can be output as a drain current.
  • the RESURF lateral JFET 110 has a depletion layer at the pn junction between the p + type gate impurity region 113 and the underlying n ⁇ type SiC epi layer 102 by changing the voltage application between the gate electrode 122 and the source electrode 121. Adjust the thickness. For example, a negative voltage is applied to the gate electrode 122 and a positive voltage is applied to the source electrode 121. In this case, a depletion layer is generated between the surface p-type layer 105 and the n ⁇ -type SiC epi layer 102.
  • the presence of the depletion layer causes the source electrode 121 and the drain electrode 124 to It becomes impossible to output the current flowing between the two. In this manner, the magnitude of the current between the source electrode 121 and the drain electrode 124 is controlled.
  • the electric field between the gate electrode 122 and the drain electrode 124 is substantially constant, and the withstand voltage depends on the distance between the gate electrode 122 (source electrode 121) and the drain electrode 124.
  • the electric field becomes smaller in the region closer to the drain electrode 124. For this reason, when compared with the same distance between the gate electrode 122 (source electrode 121) and the drain electrode 124, the RESURF lateral JFET 110 has higher breakdown voltage than the lateral JFET 100.
  • an n + type SiC substrate 101 is prepared. Specifically, for example, similar to substrate 1 shown in FIG. 1 and substrate 2 with thin film shown in FIG. 2 described above, it is made of silicon carbide and contains, for example, nitrogen impurities of about 1 ⁇ 10 19 cm ⁇ 3. , An n + -type SiC substrate 101 having a main surface in a direction in which the angle formed with the C plane ((0001) plane) is 50 ° or more and 65 ° or less is prepared.
  • an n + type SiC substrate 101 is prepared by performing a slicing and polishing process in the same manner as the p ⁇ type SiC substrate 103 of the lateral JFET 100 described above.
  • the value of bow on one main surface and the other main surface opposite to the one main surface, the value of warp on both main surfaces, and the value of the surface roughness Ra on one main surface are set as the lateral JFET 100. It is preferable to make it the same.
  • p ⁇ type SiC is formed on one main surface (upper main surface in FIG. 12) of n + type SiC substrate 101 by CVD.
  • An epi layer 104, an n ⁇ type SiC epi layer 102, and a surface p type epi layer 105 are formed in this order. Since these are layers made of SiC, for example, silane (SiH 4 ) gas and propane (C 3 H 8 ) gas are used as material gases.
  • silane (SiH 4 ) gas and propane (C 3 H 8 ) gas are used as material gases.
  • C 3 H 8 propane
  • TMA trimethylaluminum
  • boron gas is preferably used as the p-type impurity source.
  • nitrogen gas is preferable to use nitrogen gas as an n-type impurity source.
  • a metal thin film or the like is formed.
  • an implantation protective film by the same procedure as that for each impurity region in the lateral JFET 100, an n + type source impurity region 111 and an n + type drain impurity region 114, which are n type implantation layers, are formed by ion implantation.
  • a source electrode 121, a gate electrode 122, a drain electrode 124, and a substrate back electrode 127 are formed as a metal thin film.
  • a photolithography technique or the like is used in the same procedure as that of the lateral JFET 100. In this way, the RESURF lateral JFET 110 shown in FIG. 12 can be formed.
  • the RESURF lateral JFET 110 formed by the above procedure uses an n + -type SiC substrate 101 that has a bow, warp value of 0 ⁇ m to 150 ⁇ m when the n ⁇ -type SiC epi layer 102 and other thin films are formed. ing. Therefore, the occurrence of exposure unevenness in each pattern to be formed can be suppressed, and a pattern having high quality edge portions can be obtained. Therefore, for example, it is possible to suppress a problem such that adjacent patterns (such as the source electrode 121 and the gate electrode 122) overlap each other, and to form the RESURF lateral JFET 110 having dimensions as designed. Therefore, electrical characteristics such as current-voltage characteristics in the RESURF lateral JFET 110 can be stabilized.
  • the second embodiment is different from the first embodiment only in the points described above. In other words, all the configurations, conditions, procedures, effects, and the like that have not been described above in the second embodiment are in accordance with the first embodiment.
  • a vertical JFET 120 shown in FIG. 13 includes an n + type SiC substrate 101 and an n ⁇ type SiC epi layer 102.
  • a part of the n ⁇ -type SiC epi layer 102 includes a pair of p-type gate impurity regions 112.
  • a pair of p + -type gate impurity regions 113 is provided inside the p-type gate impurity region 112, and a pair of gate electrodes 122 is provided above the p + -type gate impurity region 113.
  • An n + -type source impurity region 111 is disposed in a region sandwiched between the pair of p-type gate impurity regions 112.
  • a source electrode 121 is disposed on the n + -type source impurity region 111.
  • Drain electrode 124 is provided on the main surface of n + type SiC substrate 101 opposite to the main surface facing n ⁇ type SiC epi layer 102 (the lower side in FIG. 13). In addition, it is good also as a structure which reversed all p-type and n-type of each component described above.
  • the n + -type SiC substrate 101 is a low-resistance silicon carbide substrate having a thickness of 300 ⁇ m or more and 400 ⁇ m or less and an impurity concentration of nitrogen atoms of 1 ⁇ 10 19 cm ⁇ 3 .
  • the n ⁇ -type SiC epi layer 102 is a layer having a thickness of about 10 ⁇ m containing an impurity of nitrogen atoms of about 5 ⁇ 10 15 cm ⁇ 3 .
  • the p + -type gate impurity region 113 is a p-type layer containing about 1 ⁇ 10 19 cm ⁇ 3 of aluminum atoms and having a thickness of about 0.4 ⁇ m.
  • the p-type gate impurity region 112 is a p-type layer having an impurity concentration of, for example, aluminum atoms or boron atoms of about 1 ⁇ 10 18 cm ⁇ 3 and a thickness of about 1.5 ⁇ m.
  • the vertical JFET 120 controls the pn junction formed by the p-type gate impurity region 112 and the n ⁇ -type SiC epi layer 102 by applying a voltage to the gate electrode 122.
  • a pn junction depletion layer is formed between the p-type gate impurity region 112 and the n ⁇ -type SiC epilayer 102.
  • a depletion layer formed between the p-type gate impurity region 112 on the left side and the n ⁇ -type SiC epi layer 102, and between the p-type gate impurity region 112 on the right side and the n ⁇ -type SiC epi layer 102.
  • the depletion layer to be formed is combined and integrated in the region below the n + -type source impurity region 111 in FIG.
  • the vertical JFET 120 the magnitude of the current can be controlled according to the polarity of the voltage applied to the electrode.
  • the manufacturing method of the vertical JFET 120 basically follows the manufacturing method of the horizontal JFET 100 described above.
  • the formed vertical JFET 120 uses an n + -type SiC substrate 101 in which the value of bow, warp, etc. is 0 ⁇ m or more and 150 ⁇ m or less when the n ⁇ -type SiC epi layer 102 and other thin films are formed. Therefore, the occurrence of exposure unevenness in each pattern to be formed can be suppressed, and a pattern having high quality edge portions can be obtained. Therefore, for example, it is possible to suppress problems such as the overlapping of adjacent patterns (such as the source electrode 121 and the gate electrode 122) and to form the vertical JFET 120 having dimensions as designed. In addition, it is possible to suppress the occurrence of problems due to the pair of p-type gate impurity regions 112 overlapping each other. Therefore, electrical characteristics such as current-voltage characteristics in the vertical JFET 120 can be stabilized.
  • the third embodiment is different from the first embodiment only in the points described above. In other words, all the configurations, conditions, procedures, effects, and the like not described above in the third embodiment are in accordance with the first embodiment.
  • the lateral MESFET 200 shown in FIG. 14 has basically the same mode as the lateral JFET 100 shown in FIG. However, the lateral MESFET 200 is not provided with the p-type gate impurity region 112 and the p + -type gate impurity region 113.
  • the n ⁇ -type SiC epi layer 102 is a layer having a thickness of about 1 ⁇ m and containing an impurity of nitrogen atoms of about 1 ⁇ 10 17 cm ⁇ 3 . Only in the above points, the lateral MESFET 200 is different from the lateral JFET 100. In addition, it is good also as a structure which reversed all p-type and n-type of each component described above.
  • n - gate electrode 122 made of a large metal work function material than type SiC epitaxial layer 102, n - and is formed on top of the mold SiC epitaxial layer 102.
  • a Schottky barrier is formed at the junction between the gate electrode 122 and the n ⁇ -type SiC epi layer 102.
  • the Schottky barrier is a region having a function similar to that of a depletion layer that blocks electron flow. For this reason, even if a potential difference is applied between the source electrode 121 and the drain electrode 124 in a state where the Schottky barrier is formed, electrons supplied to the n + type source impurity region 111 are not converted to the n + type source impurity region 111. And the flow between the n + -type drain impurity region 114 is blocked. That is, it is difficult to flow electrons from the n + type source impurity region 111 to the n + type drain impurity region 114.
  • the Schottky barrier is lowered. As a result, no depletion layer is formed in the vicinity of the junction surface of n ⁇ type SiC epi layer 102 with gate electrode 122.
  • a potential difference is applied between the source electrode 121 and the drain electrode 124, electrons supplied to the n + -type source impurity region 111 reach the drain electrode 124 from the n + -type drain impurity region 114. That is, a current can flow between the source electrode 121 and the drain electrode 124.
  • the lateral MESFET 200 can control the current according to the voltage applied to the gate electrode 122.
  • the depletion layer formed by the pn junction is controlled.
  • the depletion layer formed here is formed in both the p-type region and the n-type region.
  • n - depletion only in the type SiC epitaxial layer 102 is formed, n - depletion layer within the gate electrode 122 is joined to the type SiC epitaxial layer 102 is formed Not. Therefore, the thickness of the depletion layer in the lateral MESFET 200 is thinner than the thickness of the depletion layer in the lateral JFET 100. Therefore, in the lateral MESFET 200, compared with the lateral JFET 100, the response time for forming or eliminating the depletion layer by applying a voltage can be shortened.
  • the lateral MESFET 200 can be Schottky joined with the n ⁇ -type SiC epi layer 102 to which the gate electrode 122 is joined as a material constituting the gate electrode 122 in a state where no voltage is applied. It is preferable to use a metal material. For example, an alloy of Ti (titanium), Ni (nickel), and Au (gold) is preferably used as a metal material that can be Schottky bonded to SiC. However, for the source electrode 121 and the drain electrode 124, it is preferable to use a metal material that can be ohmic-bonded to the SiC layer to be bonded, like the above-described lateral JFET 100 or the like.
  • the lateral MESFET 200 formed by the above procedure uses a p ⁇ type SiC substrate 103 in which the curvature when the n ⁇ type SiC epi layer 102 and other thin films are formed, for example, bow and warp values are 0 ⁇ m or more and 150 ⁇ m or less. Yes. Therefore, the occurrence of exposure unevenness in each pattern to be formed can be suppressed, and a pattern having high quality edge portions can be obtained. Therefore, for example, it is possible to form a lateral MESFET 200 having dimensions as designed, while suppressing problems such as overlapping of adjacent patterns (such as the source electrode 121 and the gate electrode 122). Therefore, electrical characteristics such as current-voltage characteristics in the lateral MESFET 200 can be stabilized.
  • the fourth embodiment is different from the first embodiment only in each point described above. In other words, all the configurations, conditions, procedures, effects, and the like not described above in the fourth embodiment are in accordance with the first embodiment.
  • a vertical MESFET 210 shown in FIG. 15 has basically the same mode as the vertical JFET 120 shown in FIG. However, the vertical MESFET 210 does not include the p-type gate impurity region 112 and the p + -type gate impurity region 113 but has a structure in which the gate electrode 122 is buried in a trench. Only in this respect, the vertical MESFET 210 is different from the vertical JFET 120. In addition, it is good also as a structure which reversed all p-type and n-type of each component described above.
  • n - gate electrode 122 made of a large metal work function material than type SiC epitaxial layer 102, n - and is formed so as to be embedded in the upper portion of the mold SiC epitaxial layer 102.
  • a Schottky barrier is formed in the vicinity of the junction surface of the n ⁇ type SiC epi layer 102 with the gate electrode 122.
  • the Schottky barrier is a depletion layer formed in the n ⁇ -type SiC epi layer 102 in the vicinity of the junction surface between the gate electrode 122 and the n ⁇ -type SiC epi layer 102.
  • the gate electrode 122 is embedded in the n ⁇ -type SiC epi layer 102.
  • a depletion layer (Schottky barrier) formed between the left gate electrode 122 and the n ⁇ type SiC epi layer 102 and a right gate electrode 122 and the n ⁇ type SiC epi layer 102 are formed.
  • the depletion layer to be coupled is combined and integrated in the region below the n + -type source impurity region 111 in FIG. Then, the flow of electrons from the source electrode 121 to the drain electrode 124 is hindered, and it becomes difficult to pass a current from the source electrode 121 to the drain electrode 124.
  • a positive voltage is applied to the source with respect to the gate electrode 122. In this way, the height of the Schottky barrier is lowered. If the positive voltage is further increased here, the depletion layer (Schottky barrier) disappears. Therefore, a current from the source electrode 121 to the drain electrode 124 can flow according to the voltage between the source electrode 121 and the drain electrode 124.
  • the magnitude of the current can be controlled by controlling the junction region with the n ⁇ -type SiC epi layer 102 in accordance with the voltage applied to the gate electrode 122.
  • the manufacturing method of the vertical MESFET 210 basically follows the manufacturing method of the vertical JFET 120.
  • n ⁇ -type SiC epi layer 102 in the region is removed by etching, for example, by RIE.
  • the gate electrode 122 can be formed by any conventionally known method for forming a metal thin film such as a vacuum evaporation method.
  • a Schottky barrier is formed at the junction between the gate electrode 122 and the n ⁇ -type SiC epi layer 102. Therefore, in the vertical MESFET 210, it is preferable to use a metal material that can form a Schottky junction with the n ⁇ -type SiC epi layer 102 to which the gate electrode 122 is bonded in a state where no voltage is applied, as a material constituting the gate electrode 122. . However, for the source electrode 121 and the drain electrode 124, it is preferable to use a metal material that can be ohmic-bonded to the SiC layer to be bonded, like the above-described lateral JFET 100 or the like.
  • the vertical MESFET 210 formed by the above procedure uses the substrate 101 that has a curvature when the n ⁇ -type SiC epi layer 102 and other thin films are formed, for example, bow and warp values of 0 ⁇ m to 150 ⁇ m. Therefore, the occurrence of exposure unevenness in each pattern to be formed can be suppressed, and a pattern having high quality edge portions can be obtained. Therefore, it is possible to form a vertical MESFET 210 having dimensions as designed, while suppressing problems such as the overlapping of adjacent patterns (such as the source electrode 121 and the gate electrode 122). Therefore, electrical characteristics such as current-voltage characteristics in the vertical MESFET 210 can be stabilized.
  • the fifth embodiment is different from the third embodiment only in the points described above. In other words, all the configurations, conditions, procedures, effects, and the like not described above in the fifth embodiment are the same as those in the third embodiment.
  • a lateral MOSFET 300 shown in FIG. 16 has basically the same mode as the lateral MESFET 200 shown in FIG. However, in the lateral MOSFET 300, a p-type well region 117 is formed in a region having a certain depth from the main surface on the upper side of the n ⁇ -type SiC epi layer 102. The n + type source impurity region 111 and the n + type drain impurity region 114 are formed inside the p type well region 117. On the main surface of p-type well region 117, gate insulating film 107 is arranged to straddle n + -type source impurity region 111 and n + -type drain impurity region 114.
  • the gate insulating film 107 is sandwiched between the gate electrode 122 and the p-type well region 117. Further, the lateral MOSFET 300 is not provided with the substrate back surface electrode 127. In addition, it is good also as a structure which reversed all p-type and n-type of each component described above.
  • the lateral MOSFET 300 is different from the lateral MESFET 200 only in the above points.
  • the gate insulating film 107 has a thickness of, for example, about 40 nm, and is made of silicon oxide film (SiO 2 ), aluminum oxide (Al 2 O 3 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), or the like. It is preferably formed of a thin film.
  • the p-type well region 117 has a thickness of about 1.5 ⁇ m and preferably contains about 1 ⁇ 10 16 cm ⁇ 3 of aluminum as an impurity.
  • LPCVD method low pressure CVD method
  • a potential difference is applied between the source electrode 121 and the drain electrode 124 so that electrons flow from the source electrode 121 to the drain electrode 124 without applying a voltage to the gate electrode 122.
  • the n + -type source impurity region 111 and the n + -type drain impurity region 114 are n-type and the p-type well region 117 is p-type
  • the gap between the n + -type source impurity region 111 and the p-type well region 117 is Alternatively, a depletion layer is formed in either p-type well region 117 or n + -type drain impurity region 114.
  • a positive voltage is applied to the gate electrode 122. Then, an inversion layer is formed in the vicinity of the junction surface of the p-type well region 117 that joins the gate insulating film 107. Then, a depletion layer is not formed in the region from the n + type source impurity region 111 to the n + type drain impurity region 114.
  • a negative voltage is applied to the source electrode 121, and a voltage higher than the source electrode 121 and lower than the gate electrode 122 is applied to the drain electrode 124. Then, electrons supplied from the source electrode 121 to the n + -type source impurity region 111 pass through the inversion layer between the n + -type source impurity region 111 and the n + -type drain impurity region 114 and the n + -type drain impurity region 114. Reaches the drain electrode 124. Accordingly, it is possible to smoothly pass a current between the source electrode 121 and the drain electrode 124.
  • the state near the junction surface with the gate insulating film 107 in the p-type well region 117 is controlled.
  • the p-type well region 117 is provided to prevent electrons supplied to the n + -type source impurity region 111 from flowing into, for example, the n ⁇ -type SiC epi layer 102 or the n + -type SiC substrate 101. . Due to the presence of the p-type well region 117, it is possible to prevent electrons from detouring and flowing in as described above. Therefore, the current value from the source electrode 121 to the drain electrode 124 can be controlled more precisely by the voltage applied to the gate electrode 122.
  • the manufacturing method of the lateral MOSFET 300 there is a step of forming the p-type well region 117 and the gate insulating film 107 which are not present in the above-described manufacturing method of each semiconductor device.
  • the p-type well region 117 can be formed by using, for example, an ion implantation method, similarly to the various impurity regions described above. Therefore, here, the step of forming the gate insulating film 107 in the step of forming a thin film other than silicon carbide (S30) will be described.
  • the gate insulating film 107 includes a gate electrode 122 that is a metal thin film and a p-type well that is a semiconductor in order to perform operations such as formation of an inversion layer by a field effect in the vicinity of the junction surface of the p-type well region 117. It is a thin film of an insulator disposed between the region 117.
  • the step of forming the gate insulating film 107 is preferably performed after the p-type well region 117, the n + -type source impurity region 111, and the n + -type drain impurity region 114 are formed.
  • the gate insulating film 107 is preferably formed so as to cover part of the n + type source impurity region 111 and the n + type drain impurity region 114.
  • the inversion layer can be easily formed in the vicinity of the junction surface of the region sandwiched between the n + type source impurity region 111 and the n + type drain impurity region 114 of the p type well region 117, for example.
  • a silicon oxide film is formed as the gate insulating film 107
  • a system comprising the n + -type SiC substrate 101 and the n ⁇ -type SiC epi layer 102 is heat-treated while supplying oxygen into the heating furnace.
  • an oxidation method it is preferable to use an oxidation method.
  • the silicon oxide film as the gate insulating film 107 can be formed by heating at a temperature of about 1150 ° C. for 90 minutes.
  • the gate insulating film 107 may be formed by using, for example, a CVD method instead of the thermal oxidation method.
  • the sixth embodiment is different from the fourth embodiment only in the points described above. That is, the configuration, conditions, procedures, effects, and the like not described above in the sixth embodiment are all in accordance with the fourth embodiment.
  • a DMOS 400 shown in FIG. 17 is a kind of vertical MOSFET.
  • the lateral MOSFET 300 of FIG. 16 described above electrons flow from the source electrode 121 to the drain electrode 124 in the horizontal direction of the drawing along the gate insulating film 107.
  • the DMOS 400 of FIG. 17 electrons flow from the source electrode 121 to a region (upper part of FIG. 17) facing the gate insulating film 107 of the n ⁇ -type SiC epi layer 102 and then turn to the drain electrode 124. Head. In this way, a configuration is adopted in which current flows between the source electrode 121 and the drain electrode 124.
  • a p-type well region 117 is provided in a region electrically connected to the n ⁇ -type SiC epi layer 102 from a single pair of left and right source electrodes 121.
  • An n + type source impurity region 111 and a p + type well contact impurity region 116 are provided inside the p type well region 117.
  • the source electrode 121 is connected so as to cover both the n + type source impurity region 111 and the p + type well contact impurity region 116.
  • the drain electrode 124 is disposed at the same position as the vertical MESFET 210, for example.
  • the DMOS 400 is different from the lateral MOSFET 300 only in the above points.
  • the p-type well region 117 has a thickness of about 1.5 ⁇ m and preferably contains about 1 ⁇ 10 16 cm ⁇ 3 with aluminum as an impurity, for example, as in the case of the lateral MOSFET 300 described above.
  • p + -type well contact impurity region 116, aluminum includes degree 1 ⁇ 10 19 cm -3 as an impurity, it is preferable that the thickness of about 0.4 .mu.m.
  • the operation of the DMOS 400 will be described.
  • the n + type source impurity region 111 is n type
  • the p type well region 117 is p type
  • the n ⁇ type SiC epi layer 102 is n type. Therefore, either from the n + -type source impurity region 111 and the p-type well region 117 or between the p-type well region 117 and the n ⁇ -type SiC epi layer 102, the source electrode 121 is connected to the drain electrode 124. Impedes conduction.
  • the p + type well contact impurity region 116 has a role of fixing the potential in the p type well region 117 by electrically connecting the source electrode 121 and the p type well region 117.
  • the p-type well region 117 has an impurity concentration as low as 1 ⁇ 10 16 cm ⁇ 3 . For this reason, it is difficult to electrically connect the p-type well region 117 and the source electrode 121 by directly joining them. Therefore, in DMOS 400, p + type well contact impurity region 116, which is made of the same p type injection layer as p type well region 117 and has a higher impurity concentration than p type well region 117, is arranged so as to be joined to source electrode 121. is doing.
  • the source electrode 121 and the p-type well region 117 can be electrically connected via the p + -type well contact impurity region 116. Therefore, the potential of the p-type well region 117 can be controlled by the potential of the source electrode 121. In this way, for example, the inversion layer is not formed in the p-type well region 117, and the breakdown voltage in a state where no current flows between the source electrode 121 and the drain electrode 124 can be easily controlled.
  • p + type well contact impurity region 116 is, for example, similar to n + type source impurity region 111, with respect to a region having a certain depth from the upper main surface of n ⁇ type SiC epilayer 102. Then, an ion implantation method is used.
  • ion implantation is performed using aluminum (Al), boron (B) or the like as an impurity to a concentration of about 1 ⁇ 10 19 cm ⁇ 3. It is preferable.
  • annealing is preferably performed to activate the impurities.
  • the gate insulating film 107 is preferably formed so as to cover a part of the p-type well region 117, the n ⁇ -type SiC epi layer 102, and a part of the n + -type source impurity region 111. .
  • the inversion layer in the vicinity of the junction surface of the p-type well region 117 can be reliably formed.
  • the DMOS 400 formed by the above procedure uses the n + type SiC substrate 101 in which the curvature when the n ⁇ type SiC epi layer 102 and other thin films are formed, for example, the values of bow and warp are 0 ⁇ m or more and 150 ⁇ m or less. . Therefore, the occurrence of exposure unevenness in each pattern to be formed can be suppressed, and a pattern having high quality edge portions can be obtained. Therefore, for example, it is possible to suppress a problem such that adjacent patterns (such as the source electrode 121 and the gate electrode 122) overlap each other, and to form the DMOS 400 having dimensions as designed.
  • the seventh embodiment is different from the sixth embodiment only in the points described above. That is, the configuration, conditions, procedures, effects, and the like not described above in the seventh embodiment are all in accordance with the sixth embodiment.
  • the UMOS 410 shown in FIG. 18 has basically the same mode as the DMOS 400 shown in FIG. However, in the UMOS 410, the gate insulating film 107 is formed so as to cover the side surface extending in the vertical direction on the gate electrode 122 side (inside) of the p-type well region 117 and the bottom surface extending in the left-right direction at the bottom of the gate electrode 122. ing.
  • the UMOS 410 is different from the DMOS 400 only in the above points. In addition, it is good also as a structure which reversed all p-type and n-type of each component described above.
  • an electron inversion layer can be formed on the side surface (near the junction surface) of the p-type well region 117 along the gate insulating film 107 in response to voltage application to the gate electrode 122. Then, depending on the potential difference between the source electrode 121 and the drain electrode 124, the n + type source impurity region 111, the inversion layer of the p type well region 117, the n ⁇ type SiC epi layer 102, and the n + type SiC substrate 101 are passed through. A current can be applied between the electrodes. At this time, the current between the source electrode 121 and the drain electrode 124 flows along the gate insulating film 107.
  • the n ⁇ -type SiC epi layer 102 is formed, and the p-type well region 117 and the p + -type well contact impurity region 116, n
  • a groove shape for forming the gate insulating film 107 having the shape shown in FIG. 18 is formed.
  • the groove can be formed by using, for example, a reactive ion etching method (RIE method).
  • the vertical depth of the groove is greater than the depth of the p-type well region 117 in order to ensure conduction between the source electrode 121 and the drain electrode 124 by forming an inversion layer on the side surface of the p-type well region 117. Is also preferable.
  • the gate insulating film 107 is formed on the surface of the groove formed by the above method by using, for example, a thermal oxidation method similarly to the lateral MOSFET 300 and the like.
  • the UMOS 410 formed by the above procedure uses the n + type SiC substrate 101 in which the value of bow, warp, etc. is 0 ⁇ m or more and 150 ⁇ m or less when the n ⁇ type SiC epi layer 102 and other thin films are formed. . Therefore, the occurrence of exposure unevenness in each pattern to be formed can be suppressed, and a pattern having high quality edge portions can be obtained. Therefore, for example, it is possible to form a UMOS 410 having dimensions as designed, while suppressing problems such as overlapping of adjacent patterns (such as the source electrode 121 and the gate electrode 122).
  • This example 8 differs from this example 7 only in the points described above. In other words, the configuration, conditions, procedures, effects, and the like that are not described above in the eighth embodiment are all in accordance with the seventh embodiment.
  • a Schottky diode 500 shown in FIG. 19 includes an anode electrode 125 on one main surface of a substrate with a thin film in which an n ⁇ -type SiC epi layer 102 is formed on the main surface of an n + -type SiC substrate 101, and the other main The cathode electrode 126 is arranged on the surface.
  • the n + -type SiC substrate 101 is a low-resistance silicon carbide substrate having a thickness of 300 ⁇ m or more and 400 ⁇ m or less and an impurity concentration of nitrogen atoms of 1 ⁇ 10 19 cm ⁇ 3 .
  • the n ⁇ -type SiC epi layer 102 is a layer having a thickness of about 10 ⁇ m containing an impurity of nitrogen atoms of about 5 ⁇ 10 15 cm ⁇ 3 .
  • the anode electrode 125 is made of a metal material that can form a Schottky junction with the n ⁇ -type SiC epi layer 102 in a state where no voltage is applied to the electrode.
  • Cathode electrode 126 is made of a metal material that can form an ohmic junction with n + -type SiC substrate 101.
  • the anode electrode 125 in the Schottky diode 500 has the same effect as the gate electrode 122 in the lateral MESFET 200 described above, for example. That is, a Schottky barrier is formed at the junction between the anode electrode 125 and the n ⁇ -type SiC epi layer 102.
  • the Schottky barrier disappears according to the magnitude of the voltage, and the depletion layer in the n ⁇ -type SiC epi layer 102 also disappears.
  • a potential difference is applied between the anode electrode 125 and the cathode electrode 126, a current can flow between the electrodes.
  • the Schottky diode 500 can have rectification.
  • the Schottky diode 500 is formed by metal thin film formation or photolithography described in the above-described manufacturing method of each semiconductor device as the step of forming a thin film other than silicon carbide (S30) and the post-step of forming the semiconductor device (S40). It can be formed using technology.
  • the Schottky diode 500 formed by the above procedure includes an n + -type SiC substrate 101 that has a bow, warp value of 0 ⁇ m to 150 ⁇ m when the n ⁇ -type SiC epi layer 102 and other thin films are formed. Used. Therefore, the occurrence of exposure unevenness in each pattern to be formed can be suppressed, and a pattern having high quality edge portions can be obtained. Therefore, electrical characteristics such as current-voltage characteristics in the Schottky diode 500 can be stabilized.
  • a pin diode 510 shown in FIG. 20 has a type opposite to that of the n ⁇ type SiC epi layer 102 in a region at a certain depth from the main surface of the n ⁇ type SiC epi layer 102 of the Schottky diode 500 shown in FIG.
  • a p + type layer 118 which is p type if the n ⁇ type SiC epi layer 102 is n type is provided.
  • Both the anode electrode 125 and the cathode electrode 126 are in ohmic contact with a SiC layer that is bonded without applying a voltage.
  • the pin diode 510 is different from the Schottky diode 500 only in the above points. In addition, it is good also as a structure which reversed all p-type and n-type of each component described above. However, when the p-type and the n-type are reversed, the positions where the anode electrode 125 and the cathode electrode 126 are arranged are replaced with those in FIG.
  • the p + type layer 118 is an implanted layer having a high purity of about 1 ⁇ 10 19 cm ⁇ 3 of aluminum as an impurity and having a thickness of about 1.5 ⁇ m, similar to the p + type gate impurity region 113 described above, for example. Preferably there is.
  • the pin diode 510 In the normal state, the pin diode 510 has a low impurity concentration and is close to an insulator in the n ⁇ type SiC epilayer 102 sandwiched between the p + type layer 118 and the n + type SiC substrate 101. No current flows between both electrodes. Further, even if a negative voltage is applied to the anode electrode 125 and a positive voltage is applied to the cathode electrode 126, the depletion layer becomes wide in the vicinity of the junction surface between the p + -type injection layer 118 and the n ⁇ -type SiC epi layer 102. The current is less likely to flow between the electrodes.
  • the p + type injection layer 118 As a manufacturing method of the pin diode 510, it is necessary to form the p + type injection layer 118. As shown in FIG. 20, this is formed by ion implantation in a region having a certain depth from the main surface on the upper side of the n ⁇ -type SiC epi layer 102. For example it is preferable that the Al or B (boron) is ion-implanted so as to be approximately 1 ⁇ 10 19 cm -3 in concentration as an impurity.
  • the pin diode 510 formed by the above procedure uses an n + -type SiC substrate 101 in which the curvature when the n ⁇ -type SiC epi layer 102 and other thin films are formed, for example, bow and warp values are 0 ⁇ m or more and 150 ⁇ m or less. ing. Therefore, the occurrence of exposure unevenness in each pattern to be formed can be suppressed, and a pattern having high quality edge portions can be obtained. Therefore, electrical characteristics such as current-voltage characteristics in the pin diode 510 can be stabilized.
  • the tenth embodiment is different from the ninth embodiment only in the points described above. That is, the configuration, conditions, procedures, effects, and the like that are not described above in the tenth embodiment are all in accordance with the ninth embodiment.
  • the present invention is particularly excellent as a technique for improving the quality of a pattern constituting a semiconductor device.

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Abstract

　基板の湾曲による半導体装置の加工精度の劣化を抑制する基板、薄膜付き基板および上記基板を用いて形成された半導体装置、さらに上記半導体装置の製造方法が得られる。本発明における基板（１）は、主表面（１ａ）の直径が２インチ以上であり、主表面（１ａ）におけるbowの値が－４０μｍ以上－５μｍ以下、主表面（１ａ）におけるwarpの値が５μｍ以上４０μｍ以下である。基板（１）の、主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。

Description

基板、薄膜付き基板、半導体装置、および半導体装置の製造方法
　本発明は、基板、薄膜付き基板、半導体装置、および半導体装置の製造方法に関するものであり、より特定的には、基板の湾曲による半導体装置の加工精度の劣化を抑制する基板、薄膜付き基板および上記基板を用いて形成された半導体装置、さらに上記半導体装置の製造方法に関するものである。
　たとえば半導体からなる基板（半導体基板）の一方の主表面上に薄膜の積層構造を形成することにより、半導体装置を形成する技術が一般的に行なわれている。なお、ここで主表面とは表面のうちもっとも大きい主要な面をいい、特に基板の場合は半導体装置が形成される面のことをいう。
　形成する半導体装置の加工精度を向上するためには、基板の主表面の湾曲が少なく、平坦であることが好ましい。基板の主表面が平坦であれば、形成する半導体装置のパターンの寸法精度や形状精度を高めることができる。たとえば以下に示す特許文献１には、主表面における湾曲を低減させた炭化珪素の単結晶基板が開示されている。
米国特許第ＵＳ　７，４２２，６３４　Ｂ２号明細書
　半導体装置を形成する際には通常、まず半導体基板の一方の主表面上に半導体材料からなるエピタキシャル層を形成する。そして当該エピタキシャル層の一方の主表面上、すなわち基板と対向する主表面と反対側の主表面上に、半導体装置を構成する金属や絶縁膜の薄膜を形成する。そして、たとえばフォトリソグラフィ技術を用いて、形成した薄膜を所望の形状となるようにパターニングする。
　フォトリソグラフィ工程を行なう際には、たとえばステッパなどの露光装置を用いるが、半導体基板の裏面を真空チャックすることにより当該基板を吸着する。このとき当該薄膜が形成された基板が主表面に沿った方向に関して湾曲していれば、当該基板を湾曲した主表面に沿った方向に関して均一に吸着することが困難となる。均一に吸着されず不安定な状態でフォトリソグラフィ工程を行なえば、パターニングによる、半導体装置を形成する薄膜のパターンのエッジ部の形成が一箇所に定まらず、ある幅をもった露光ムラを有するパターンとなる可能性がある。このような露光ムラを有するパターンが形成されれば、形成される半導体装置の電気特性などに影響を及ぼす可能性がある。したがって、当該薄膜が形成された基板に関して主表面に沿った方向の湾曲が少なく、主表面が平坦であることが好ましい。
　すなわち、エピタキシャル層や薄膜が形成されていない半導体基板の主表面が平坦であることも重要であるが、半導体基板の主表面上にエピタキシャル層や、半導体装置を形成する薄膜が形成された状態において、当該基板の主表面の湾曲が少なく、主表面が平坦であることが好ましい。あるいは、真空チャックによる吸着力を基板に対してほぼ均一に加えられるよう、基板の湾曲を補正することが可能な形状であることが好ましい。ところが特許文献１においては、主表面の湾曲が少ない炭化珪素の単結晶基板について開示されているものの、主表面上にエピタキシャル層や薄膜が形成された基板の湾曲については開示されていない。
　たとえば特許文献１に開示される基板が、主表面上にエピタキシャル層や薄膜が形成されていない状態において湾曲の程度が少なく、平坦な主表面を有していたとしても、当該基板の主表面上にエピタキシャル層や薄膜が形成された状態において、主表面に沿った方向の湾曲が大きくなる可能性がある。これは、エピタキシャル層や薄膜を形成する過程で当該基板に加わる熱や応力の影響により、当該基板が主表面に沿った方向に湾曲することがあるためである。このことから、特許文献１に開示される基板が、フォトリソグラフィを行なう際に必要な平坦度を有するものであるかについては明らかにされていない。
　本発明は、以上の問題に鑑みなされたものであり、その目的は、基板の湾曲による半導体装置の加工精度の劣化を抑制する基板、薄膜付き基板および上記基板を用いて形成された半導体装置、さらに上記半導体装置の製造方法を提供することである。
　ここで基板の主表面における湾曲の度合いを表現する用語について説明する。図１（Ａ）は本発明の実施の形態に係る基板の概略断面図である。図１（Ｂ）は、図１（Ａ）に示す基板の主表面における３点焦平面および中心部を模式的に説明する概略図である。図１（Ｃ）は、図１（Ａ）に示す基板の主表面におけるwarpの値やbowの値、soriの値を模式的に説明する概略断面図である。なお、図１（Ｃ）においては図１（Ａ）に示す基板の一方の主表面１ａのみを描写している。
　warpとは以下の寸法を示す。まずクランプされていない基板１の主表面１ａ上の、図１（Ｂ）に示す３点（３点焦平面１１）の高さ（図１（Ａ）の断面図に示す上下方向の高さ）の平均値を基準の高さ（３点焦平面高さ１２）とする。なお、３点焦平面は、主表面１ａ上の外縁に近い領域に存在する。このときの図１（Ｃ）に示す最高の高さを有する最高点１３と最低点１４との距離の合計値をwarpと定義する。距離を表わすwarpの値は常に正となる。なお、図１（Ｃ）においては３点焦平面高さ１２が実際より低い箇所に配置されているが、これは説明上図面を見やすくするためである。
　またbowとは、図１（Ｂ）に示す主表面１ａの中心部１５における、３点焦平面高さ１２の平均値の座標に対する中心部１５の主表面１ａ上の高さの座標を示す値である。なお、ここでは図１（Ａ）における上側を正の座標と考える。したがってbowの値は、主表面１ａの湾曲の方向に応じて正負いずれの値もとりうる。たとえば図１（Ｃ）に示すように、断面図において下に凸の形状を有する主表面１ａ（基板１）は、中心部１５において３点焦平面１１の高さに対して主表面１ａ上の高さが低い。このため、下に凸の形状である場合、bowの値は負となる。逆に主表面１ａ（基板１）が上に凸の形状である場合、bowの値は正となる。
　soriとは、図１（Ａ）の断面図に示す基板１の主表面１ａの最小二乗面を基準の高さ（最小二乗面高さ１６）とした場合の、主表面１ａに示す最高点１３と最低点１４との距離の合計値を表わす。soriも距離を表わすため、その値はwarpと同様、常に正となる。
　以上を参考にして、本発明の一の局面に係る基板は、主表面の直径が２インチ以上であり、主表面におけるbowの値が－４０μｍ以上－５μｍ以下、主表面におけるwarpの値が５μｍ以上４０μｍ以下である、炭化珪素からなる基板である。
　炭化珪素からなる基板、または炭化珪素からなる基板の一方の主表面上にたとえば炭化珪素からなるエピタキシャル層（薄膜）を形成した薄膜付き基板の一方の主表面上に、炭化珪素以外のたとえば金属や絶縁膜の薄膜を形成する際には、当該基板（または薄膜付き基板）に引張応力が働く。この引張応力の作用により、薄膜を形成する側の主表面を上側として、当該基板（または薄膜付き基板）を断面で見た場合に、当該基板は上に凸の方向に湾曲するよう変形する。後工程であるフォトリソグラフィ工程において、当該基板を安定に吸着させるためには、当該基板が適度に上に凸の方向に湾曲していることが好ましい。
　したがって、当該基板（または薄膜付き基板）に炭化珪素以外の薄膜を形成する場合には、当該炭化珪素以外の薄膜を形成する前工程である、薄膜が形成されていない基板の段階において当該基板は適度に下に凸の方向に湾曲していることが好ましい。このようにすれば、当該基板（または薄膜付き基板）に対して炭化珪素以外の薄膜を形成した際に、当該基板を適度に上に凸の方向に湾曲させることにより、当該基板が過度に上に凸の方向に湾曲することを抑制することができる。そのために、当該薄膜が形成されていない基板の段階において当該基板が下に凸の方向に湾曲すべき最適な値の範囲を上記のbowやwarpで示す範囲内とすることが好ましい。また、下に凸の形状は上に凸の形状と比較して吸着力による基板湾曲の補正が困難である。このため、炭化珪素以外の薄膜を形成する前にフォトリソグラフィ工程がある場合に備えて最適な値は存在するという側面もある。
　このようにすれば、当該基板の一方の主表面上に炭化珪素のエピタキシャル層や金属や絶縁膜の薄膜が形成された薄膜付き基板のbowやwarpの値を、後工程であるフォトリソグラフィ工程を行なう際に当該基板を安定に吸着させることが可能な、適度に上に凸の方向に湾曲した値とすることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生を抑制することができる。
　上記基板においては、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。
　上記範囲のbowやwarpの値を有する基板の主表面の表面粗さＲａの値が小さければ、上記基板の一方の主表面上に薄膜が形成された薄膜付き基板のbowやwarpの値を、より確実に、後工程であるフォトリソグラフィ工程を行なう際に当該基板を安定に吸着させることが可能な、適度に上に凸の方向に湾曲した値とすることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生をより確実に抑制することができる。
　上記基板においては、主表面におけるTTVの値が５μｍ以下であることが好ましい。後述するようにTTVとは、基板の各領域における厚みのばらつき（偏差）を示す値である。すなわちTTVの値を小さくすれば、より均一に近い厚み分布を有する基板とすることができる。均一に近い厚み分布を有する基板に関して、主表面におけるbowやwarpの値が上述した範囲内であれば、より安定に当該基板を吸着させることができる。
　上記基板においては、主表面がＣ面となす角度が５０°以上６５°以下であることが好ましい。このようにすれば、高いチャネル移動度を有する絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）が得られる。
　本発明の別の局面に係る基板は、主表面の直径が２インチ以上の炭化珪素からなる基板と、上記基板の一方の主表面上に形成された炭化珪素の薄膜とを備える薄膜付き基板である。上記主表面におけるbowの値が－４０μｍ以上０μｍ以下、上記主表面におけるwarpの値が０μｍ以上４０μｍ以下である薄膜付き基板である。
　上述したように、基板の一方の主表面上に炭化珪素以外の薄膜を形成すれば、薄膜を形成する側の主表面を上側として、当該基板は上に凸の方向に湾曲するよう変形する。したがって、炭化珪素以外の薄膜を形成する工程の前工程の段階である、炭化珪素の薄膜を形成した薄膜付き基板において、当該基板の主表面が適度に下に凸の方向に湾曲していることが好ましい。そのために、炭化珪素以外の薄膜が形成されていない、炭化珪素の薄膜が形成された薄膜付き基板の段階において、当該基板が下に凸の方向に湾曲すべき最適な値の範囲を上記のbowやwarpで示す範囲内とすることが好ましい。
　当該薄膜の一方の主表面上に金属や絶縁膜の薄膜が形成された薄膜付き基板のbowやwarpの値を、後工程であるフォトリソグラフィ工程を行なう際に当該基板を安定に吸着させることが可能な、適度に上に凸の方向に湾曲した値とすることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生を抑制することができる。
　上記薄膜付き基板においても、薄膜が形成されていない基板と同様に、基板の、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。
　さらに本発明の他の局面に係る基板は、主表面の直径が２インチ以上の炭化珪素からなる基板と、一方の上記主表面上に形成された炭化珪素の薄膜と、上記炭化珪素の薄膜の基板と対向しない主表面上に形成された炭化珪素以外の薄膜とを備える薄膜付き基板である。上記主表面におけるbowの値が０μｍ以上１５０μｍ以下、上記主表面におけるwarpの値が０μｍ以上１５０μｍ以下である。
　上述したように、薄膜を形成する工程の後工程であるフォトリソグラフィ工程において、当該基板を安定に吸着させるためには、当該基板が適度に上に凸の方向に湾曲していることが好ましい。適度に上に凸の方向に湾曲された基板におけるbowやwarpの値の範囲が、上記の値の範囲である。bowやwarpの値が上記の範囲内であれば、後工程であるフォトリソグラフィ工程を行なう際に当該基板を安定に吸着させることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生を抑制することができる。
　上述した薄膜付き基板においては、主表面におけるbowの値が０μｍ以上１００μｍ以下、warpの値が０μｍ以上１００μｍ以下であることがさらに好ましい。この場合、後工程であるフォトリソグラフィ工程を行なう際に当該基板をさらに安定に吸着させることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生をより確実に抑制することができる。
　上記薄膜付き基板においても、薄膜が形成されていない基板と同様に、基板の、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。
　以上に述べた薄膜付き基板についても、基板の主表面におけるTTVの値が５μｍ以下であることが好ましい。また、基板の主表面がＣ面となす角度が５０°以上６５°以下であることが好ましい。
　以上に述べた基板ないし薄膜付き基板を用いた半導体装置は、当該基板を安定に吸着させた状態でパターニングを行なうことにより形成されたものである。したがって、露光ムラなどの不具合が排除された高品質の半導体装置を提供することができる。
　本発明に係る半導体装置の製造方法は、主表面の直径が２インチ以上の炭化珪素からなる基板を準備する工程と、基板の一方の主表面上に、炭化珪素の薄膜を形成する工程と、上記薄膜の基板と対向しない主表面上に、炭化珪素以外の薄膜を形成する工程とを備える、半導体装置の製造方法である。基板を準備する工程においては、主表面におけるbowの値が－４０μｍ以上０μｍ以下、主表面におけるwarpの値が０μｍ以上４０μｍ以下となるように基板を準備する。炭化珪素の薄膜を形成する工程においては、基板の主表面におけるbowの値が－４０μｍ以上０μｍ以下、基板の主表面におけるwarpの値が０μｍ以上４０μｍ以下となるように炭化珪素の薄膜を形成する。炭化珪素以外の薄膜を形成する工程においては、基板の主表面におけるbowの値が０μｍ以上１５０μｍ以下、基板の主表面におけるwarpの値が０μｍ以上１５０μｍ以下となるように炭化珪素以外の薄膜を形成する。
　半導体装置を製造する際に、炭化珪素からなる基板の状態での主表面におけるbowおよびwarpの値、当該基板の一方の主表面上に炭化珪素の薄膜を形成した状態における当該基板の主表面のbowおよびwarpの値を上述した範囲内とすれば、さらに炭化珪素以外の薄膜を形成した当該基板の主表面のbowおよびwarpの値を上記の範囲内とすることができる。このとき、当該基板は適度に上に凸の方向に湾曲されている。このように、炭化珪素以外の薄膜を形成した当該基板の主表面を適度に上に凸の方向に湾曲させておけば、上記薄膜を形成する工程に続くフォトリソグラフィ工程において、当該基板を安定に吸着させることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生を抑制することができる。
　上記基板を準備する工程においては、基板の主表面のうち一方の主表面の表面粗さＲａの値が１ｎｍ以下、上記一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下となるように基板を準備することが好ましい。
　以上に述べた炭化珪素以外の薄膜としては金属の薄膜または絶縁膜を形成することが好ましい。これらの金属の薄膜や絶縁膜は、当該炭化珪素からなる基板の一方の主表面上に形成する半導体装置を構成する電極や絶縁膜などの構成要素として、当該基板の主表面上に形成されるものである。特に上記金属はタングステンであり、上記絶縁膜はシリコン酸化膜であることが好ましい。
　本発明によれば、基板の湾曲による半導体装置の加工精度の劣化を抑制する基板、薄膜付き基板および上記基板を用いて形成された半導体装置、さらに上記半導体装置の製造方法を提供することができる。
（Ａ）本発明の実施の形態に係る基板の概略断面図である。（Ｂ）図１（Ａ）に示す基板の主表面における３点焦平面および中心部を模式的に説明する概略図である。（Ｃ）図１（Ａ）に示す基板の主表面におけるwarpの値やbowの値、soriの値を模式的に説明する概略断面図である。 本発明の実施の形態に係る基板の一方の主表面上に炭化珪素からなる薄膜を形成した薄膜付き基板の概略断面図である。 図２の基板の一方の主表面上に炭化珪素以外の材質からなる薄膜を形成した薄膜付き基板の概略断面図である。 上に凸に湾曲した基板に吸着力を加えた態様を示す概略断面図である。 下に凸に湾曲した基板に吸着力を加えた態様を示す概略断面図である。 本発明の実施の形態に係る基板のTTVを説明する概略断面図である。 本発明の実施の形態に係る基板の結晶面の方向を説明する結晶構造の概略図である。 本発明の実施の形態に係る基板を用いた半導体装置を製造する方法を示すフローチャートである。 両面加工装置の概略図である。 ＣＭＰ加工装置の概略図である。 本発明の実施の形態に係る基板を用いて形成した横型ＪＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したＲＥＳＵＲＦ横型ＪＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成した縦型ＪＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成した横型ＭＥＳＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成した縦型ＭＥＳＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成した横型ＭＯＳＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したＤＭＯＳの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したＵＭＯＳの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したショットキーダイオードの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したｐｉｎキーダイオードの構造を示す概略断面図である。
　以下、図面を参照しながら、本発明の各実施の形態について説明する。なお、各実施の形態において、同一の機能を果たす要素には同一の参照符号を付し、その説明は、特に必要がなければ繰り返さない。
　図１（Ａ）を参照して、本発明の実施の形態に係る基板１は、主表面１ａおよび主表面１ｂの直径が２インチ以上である、炭化珪素からなる基板である。また、主表面１ａ、１ｂにおけるbowの値が－４０μｍ以上－５μｍ以下、主表面１ａ、１ｂにおけるwarpの値が５μｍ以上４０μｍ以下である。なお、以下においては主表面１ａの存在する側を上側とし、主表面１ａ上に薄膜や半導体装置を形成するものとする。bowの値が負の値であるため、図１（Ａ）に示すように基板１は下に凸の形状を有している。
　炭化珪素からなる基板１は、たとえば半導体装置を形成する際に、主表面１ａ上に図２に示すように、たとえば炭化珪素からなる薄膜（炭化珪素薄膜４）をエピタキシャル成長により形成することにより、薄膜付き基板２を形成する。また、上記炭化珪素薄膜４の、基板１と対向しない主表面４ａ上に図３に示すように炭化珪素以外の薄膜（炭化珪素外薄膜５）を形成することにより、薄膜付き基板３を形成する。これらの炭化珪素薄膜４や炭化珪素外薄膜５の組み合わせやパターニングにより、半導体装置が形成される。
　ここで、図１および図２に示すように、基板１に炭化珪素薄膜４をエピタキシャル成長により形成する工程においては、その前後において基板１の主表面１ａ、１ｂのbowやwarpの値に大きな変化はない。これは、炭化珪素からなる基板１の主表面１ａ上に炭化珪素薄膜４を成長させるため、基板１と炭化珪素薄膜４との材質が同一であり、両者の熱膨張係数や、両者を構成する結晶構造の格子定数の差が小さいためである。
　しかし図１、図２と図３との対比によりわかるように、炭化珪素薄膜の主表面４ａ上に炭化珪素外薄膜５を形成する工程において、それまで下に凸の方向に湾曲していた基板１が、上に凸の方向に湾曲するよう変形する。これは炭化珪素外薄膜５を形成する工程において、炭化珪素薄膜４の主表面上に炭化珪素とは異なる材質からなる薄膜を形成するため、炭化珪素薄膜４と炭化珪素外薄膜５との熱膨張係数の差や、両者を構成する結晶構造の格子定数の差異に起因する引張応力が発生するためである。
　炭化珪素外薄膜５は、たとえば半導体装置を構成する電極や絶縁膜を形成するための金属や絶縁体材料の薄膜から形成される。炭化珪素外薄膜５を半導体装置を構成する構成要素としての所望の形状をなすようにパターニングすることにより、所望の半導体装置を形成する。このため、炭化珪素外薄膜５を形成した後、たとえばフォトリソグラフィ技術を用いて当該炭化珪素外薄膜５をパターニングする際、炭化珪素外薄膜５の主表面５ａの上方からたとえば真空チャックにより当該薄膜付き基板３を吸着する。
　ここで、たとえば図４に示すように上に凸に湾曲した基板１に対して、たとえば真空チャックによる吸着力６を加えた場合と、図５に示すように下に凸に湾曲した基板１の上方から、同様に吸着力７を加えた場合とを考える。なお、図４および図５においては図面を簡略化するため、薄膜が形成されていない基板１を示している。
　たとえば図４に示すように上に凸に湾曲した基板１の上方から吸着力６を加える場合、真空チャックの吸着力は基板１の主表面に関する中央部に最初に到達し、基板１の中央部の凸形状を補正し、平坦化させるように作用する。このとき、基板１の下方は基板１の外縁部により全周で支えられている。また、凸形状の中心部の１点のみに吸着力６を加えればよいため、基板１に吸着力６を加えても傾いたり位置がずれるなどの不安定な動作をすることなく、１箇所に固定された状態を保ったまま容易に吸着力６を受けることができる。
　これに対して、たとえば図５に示すように下に凸に湾曲した基板１の上方から吸着力７を加える場合、図５に示す左方と右方との両方の吸着力７が同時に同様に基板１に加われば、基板１の凹形状を補正し、平坦化させるように作用する。しかしたとえば基板１の湾曲状態が非対称であれば、たとえば図５に示す左方の吸着力７が右方の吸着力７よりも先に基板１に加わり始めれば、左方の吸着力７により基板１は左方が下に、右方が上に移動するように傾く。すなわち基板１の外縁部の全周に対してほぼ均一に吸着しない限り、基板１を傾いたり位置がずれないように安定に固定することは困難である。したがって、下に凸に湾曲した基板１の上方から吸着力７を加えることにより基板１の湾曲を補正することは困難である。以上より、フォトリソグラフィ工程を行なう基板、すなわち炭化珪素薄膜４および炭化珪素外薄膜５が形成された薄膜付き基板３は、下に凸に湾曲しているよりも、上に凸に湾曲していることが好ましい。
　ただし、上記薄膜付き基板３の上に凸に湾曲している程度が大きすぎると、図４に示す吸着力６を用いても薄膜付き基板３の湾曲を補正することが困難となる。このため薄膜付き基板３が上に凸に湾曲する程度には許容範囲が存在し、当該許容範囲内で上に凸に湾曲していることが好ましい。したがって、炭化珪素薄膜４および炭化珪素外薄膜５を形成した薄膜付き基板３が、上述したように適度に上に凸に湾曲した状態とするためには、薄膜を形成する前の、図１に示す基板１が適度な範囲内で下に凸に湾曲していることが好ましい。そこで、主表面１ａ、１ｂの直径が２インチ以上である基板１において、上述したように主表面１ａ、１ｂのbowの値が－４０μｍ以上－５μｍ以下、warpの値が５μｍ以上４０μｍ以下であることが好ましい。このようにすれば、当該基板１に対して炭化珪素薄膜４および炭化珪素外薄膜５を形成した薄膜付き基板３の湾曲の程度を、上述したように適度に上に凸に湾曲させることができる。
　以上より、図２に示す、基板１と、基板１の主表面１ａ上に形成された炭化珪素薄膜４とを備える薄膜付き基板２においても、基板１と同様に適度な範囲内で下に凸に湾曲していることが好ましい。具体的には、薄膜付き基板２の基板１は、主表面１ａにおけるbowの値が－４０μｍ以上０μｍ以下、主表面１ａにおけるwarpの値が０μｍ以上４０μｍ以下であることが好ましい。上述したように、基板１の主表面１ａ上に炭化珪素薄膜４を形成する工程においては、基板１の湾曲の方向が大きく変化するなどの変形は起こらない。このため、薄膜付き基板２の基板１の主表面１ａのbowやwarpの許容範囲は、図１に示す基板１の主表面１ａのbowやwarpの許容範囲と近似している。しかし、炭化珪素薄膜４を形成するたとえばエピタキシャル成長を行なう過程において、わずかな変形が起こる可能性がある。このため、基板１に比べwarpの値が小さい範囲においても許容される。以上より、薄膜付き基板２のbowやwarpの値の許容範囲は、基板１における当該許容範囲と若干異なる。
　薄膜付き基板２を構成する炭化珪素薄膜４の主表面４ａ上にさらに炭化珪素外薄膜５が形成された薄膜付き基板３については、基板１の主表面１ａにおけるbowの値が０μｍ以上１５０μｍ以下、主表面１ａにおけるwarpの値が０μｍ以上１５０μｍ以下であることが好ましい。bowの値が正であることから、図３に示すように（上述したように）薄膜付き基板３は上に凸の形状であることが好ましいといえる。薄膜付き基板３は上に凸の形状であることが好ましいが、薄膜付き基板３に対して真空チャックによる吸着力を加えてフォトリソグラフィ工程を行なうため、薄膜付き基板３の湾曲の度合いは極力小さいことが好ましい。具体的には、薄膜付き基板３を構成する基板１の主表面１ａにおけるbowの値が０μｍ以上１００μｍ以下、warpの値が０μｍ以上１００μｍ以下であることがさらに好ましい。なお、完全な平坦、すなわちbowやwarpの値が０μｍであることがさらに好ましい。
　また、以上に述べた基板１の主表面１ａの湾曲の程度を示すwarpについては、たとえば主表面１ａの曲率が同じでも、基板１の直径が異なれば変化する。したがって、たとえば直径の大きい基板１を用いる場合においては、warpの値を小さくするため、主表面１ａの曲率がより小さいことが好ましい。
　以上に述べた図１に示す基板１、図２に示す薄膜付き基板２の基板１、図３に示す薄膜付き基板３の基板１は、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。なお、基板１のうち、薄膜を形成する主表面１ａの表面粗さＲａの値が１ｎｍ以下、薄膜を形成しない主表面１ｂの表面粗さＲａの値が１００ｎｍ以下であることがより好ましい。
　上述したように、炭化珪素からなる基板１に対して炭化珪素薄膜４を形成する際には、基板１と同一材質の薄膜を形成するため、基板１の湾曲に関する変形は小さい。しかし、炭化珪素薄膜４を形成する工程においても加熱雰囲気中に当該基板１を載置するため、熱応力に起因する変形が発生することがある。具体的にはたとえば図１に示す、薄膜が形成されない基板１が下に凸の形状となるよう湾曲していたとしても、炭化珪素薄膜４が形成された薄膜付き基板２が上に凸の形状となるよう変形する場合がある。この状態でさらに炭化珪素外薄膜５を形成することにより薄膜付き基板３を形成すれば、上述した引張応力により、元々上に凸の形状をなす基板１がさらに大きく上に凸の形状となるよう変形する。このため薄膜付き基板３のwarpやbowの値が許容範囲外となる可能性がある。
　以上の現象を抑制するためには、上述したように、基板１の主表面１ａ、１ｂの表面粗さＲａを所望の範囲内となるよう制御することが好ましい。このようにすれば、基板１の主表面１ａ、１ｂにおける結晶性がほぼ同等に良好であるため、加熱による結晶格子の再配列等を抑制することができる。その結果、薄膜を形成する工程の前後における基板１の主表面１ａ、１ｂにおける湾曲の程度や方向の大きな変化を抑制することができる。
　ところで、図１（Ｃ）に示すwarpは、３点焦平面高さ１２を基準として、３点焦平面高さ１２と基板１の主表面１ａの最高点１３との高さの差と、３点焦平面高さ１２と基板１の主表面１ａの最低点１４との高さの差との和と定義している。また図１（Ｃ）に示すsoriの値は、最小二乗面高さ１６を基準として、最小二乗面高さ１６と基板１の主表面１ａの最高点１３との高さの差と、最小二乗面高さ１６と基板１の主表面１ａの最低点１４との高さの差との和と定義している。したがって図１（Ｃ）に示すように、図１に示す基板１や図２、図３における基板１の主表面１ａにおいて、warpとsoriとの値は等しくなることが多い。このためwarpだけでなく、soriも基板１の湾曲を管理する数値として使用できる。
　ここで基板１のTTV（Total　Thickness　Variation）について考察する。まずたとえば基板１の主表面１ａと主表面１ｂとの距離である厚みに着目する。ここで基板１の一方の主表面（たとえば図６において主表面１ｂ）を完全に平坦な表面であると仮定する。このとき、基板１の各領域における厚みに等しくなるように、主表面１ｂに対向する主表面１ａの各領域における位置を決定した、図６に示す基板１を考える。この図６に示す基板１の厚みが最大の領域における厚みＴ１と厚みが最小の領域における厚みＴ２との差は、当該基板１の厚みのばらつきを表わす。この厚みのばらつきをTTVと定義する。本発明に係る図１の基板１、図２、図３における基板１は、図６に示す主表面１ａにおけるTTVの値が５μｍ以下であることが好ましい。このようにすれば、より均一に近い厚み分布を有する基板１とすることができる。均一に近い厚み分布を有する基板１は、主表面１ａと主表面１ｂとの形状や凹凸の程度が近似する。したがって、たとえば炭化珪素薄膜４や炭化珪素外薄膜５を形成する際に、基板１の主表面１ａと主表面１ｂとの湾曲の状態や表面の形状などが大きく異なるという現象の発生を抑制することができる。より具体的には、たとえば基板１の主表面１ａが上に凸に湾曲しているのに対し、主表面１ｂが下に凸に湾曲しているといった現象の発生を抑制することができる。このことから、図１における基板１や、図２、図３における基板１の湾曲の状態の制御を容易にすることができる。したがって、当該基板１に対して炭化珪素薄膜４および炭化珪素外薄膜５を形成した薄膜付き基板３の湾曲の程度を、上述したように適度に上に凸に湾曲させる制御を容易に行なうことができる。
　以上に述べた図１、図２、図３における基板１の主表面１ａ、１ｂは、Ｃ面となす角度が５０°以上６５°以下であることが好ましい。ここでＣ面とは、図７に示す炭化珪素の結晶構造を示す六方晶１０の上下方向の水平面を示す（０００１）面８のことである。図７に示す結晶面９は、（０００１）面８となす角度αが５０°以上６５°以下であるとする。このとき、当該結晶面９が、上述した基板１の主表面１ａ、１ｂの面方向に等しいことが好ましい。このようにすれば、高いチャネル移動度を有する絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）を得ることができる。
　次に、以上に述べた基板１を用いた半導体装置の製造方法について説明する。図８のフローチャートに示すように、本発明の実施の形態に係る半導体装置の製造方法は、基板を準備する工程（Ｓ１０）と炭化珪素の薄膜を形成する工程（Ｓ２０）と炭化珪素以外の薄膜を形成する工程（Ｓ３０）と、半導体装置を形成する後工程（Ｓ４０）とを備える。
　基板を準備する工程（Ｓ１０）においては、図１（Ａ）に示すような、主表面１ａ、１ｂの直径が２インチ以上である、炭化珪素からなる基板１を準備する。ここで、当該基板１の主表面１ａ、１ｂにおけるbowの値が－４０μｍ以上０μｍ以下、主表面１ａ、１ｂにおけるwarpの値が０μｍ以上４０μｍ以下となるように基板１を準備することが好ましい。
　基板１を形成するためには、まずたとえば昇華再結晶法や高温ＣＶＤ法などを用いて炭化珪素からなるインゴットを作製する。ここでインゴットの主表面の直径を、形成したい基板１の主表面の直径よりも大きくすることが好ましい。なお、上記したインゴットの主表面とは、インゴットから基板１を形成する際に基板１の主表面となる方向の面であり、たとえば炭化珪素の結晶構造を示す六方晶のＣ面（（０００１）面）となす角度が５０°以上６５°以下である方向の面である。その後、インゴットの主表面における外周部分を研削して除去することにより、インゴットの主表面が基板１の所望の直径を有するものとする処理を行なう。
　また、基板１に形成する半導体装置における高歩留まりを勘案した場合、使用する炭化珪素からなる基板１としては、マイクロパイプ密度が１ｃｍ－２以下、転位（螺旋転位、刃状転位、基底面転位）密度が１０３ｃｍ－２以下、積層欠陥密度が０．１ｃｍ－１以下であることが好ましい。このため、インゴットについても上記の条件を満たすものを作製することが好ましい。
　また、結晶軸の方向を表わすためのオリフラを形成する。なお、上述したようにたとえばインゴットの主表面がＣ面に対して一定の角度（オフ角）を有する面である場合には、互いに交差する２つのオリフラのうち一方のオリフラ（第１オリフラ）はオフ方向（オフ角の方向）に略平行な方向であり、他方のオリフラ（第２オリフラ）はオフ方向に略垂直な方向とすることが好ましい。
　続いてたとえばワイヤソーを用いて、インゴットを主表面に沿った方向に、一定の厚みごとにスライスすることにより、基板１の形状を形成する。このような処理を行なえば、インゴットの主表面と基板１の主表面との方向を略一致させることができる。基板１は半導体装置を作製するための基板であるため、上記厚みを３００μｍ以上５００μｍ以下とすることが好ましい。なお、上記第２オリフラに沿った方向にスライス用のワイヤを宛がうことにより、当該基板１の湾曲を小さくすることができる。すなわち、最終的に形成される基板１のbowやwarpなどの値を上述した範囲内の値とすることができる。以上の手順により形成された基板１の外縁部を面取りすることにより、外縁部の角落としを行なう。
　そして基板１の主表面１ａ、１ｂに対して研磨工程を行なう。この研磨工程は、両面研削、両面ラッピング、両面機械研磨、ＣＭＰ研磨から構成される。なお、主表面１ａ、１ｂの表面粗さＲａの値やbow、warpなどの値が所望の値を満たしている場合には、上記研磨工程はその一部を省略してもよい。
　まず両面研削において、基板１の形状を整え、bowやwarpなどの値を整える処理を行なう。両面研削は、図９に示す両面加工装置９０を用いて行なう。両面加工装置９０は下部に配置された加工を行なう基板１をセットする下部定盤９７と、下部定盤９７の上部に載置されたウェハキャリア９９とを備えている。下部定盤９７とウェハキャリア９９との上部には上部定盤９６を備えている。上部定盤９６は定盤土台９５に固定されている。
　定盤土台９５と上部定盤９６とは図９中の上下方向の矢印に示すように上下方向に移動可能である。定盤土台９５と上部定盤９６とがウェハキャリア９９に接するように降下し、荷重を加えることにより基板１に対して上側から下側への加重が加えられた状態で図９中に回転矢印で示すように、回転軸９３を中心に回転する。すなわち上部定盤９６とウェハキャリア９９とが互いに逆方向に回転する。このようにすれば、ウェハキャリア９９にセットされた基板１の両方の主表面１ａ、１ｂが研磨される。したがって、上部定盤９６の、基板１（主表面１ａ）と対向する主表面上、および下部定盤９７の、基板１（主表面１ｂ）と対向する主表面上には主表面１ａ、１ｂを研磨するための研磨材を含むことが好ましい。
　たとえば上部定盤９６および下部定盤９７は鉄、銅などの金属材料や、研削砥石やセラミック材料に砥粒を埋め込んだものにより形成されていることが好ましい。上部定盤９６が鉄、銅などの金属材料で形成されている場合は、当該上部定盤９６の、基板１（主表面１ａ）と対向する主表面上には研磨材入りの研磨液を塗布することが好ましい。このようにすれば、上部定盤９６が降下した状態での回転により、ウェハキャリア９９に設置された基板１の主表面１ａ、１ｂを研磨することができる。
　上部定盤９６および下部定盤９７がセラミック材料に砥粒を埋め込んだものより形成されている場合は、当該セラミック材料の内部に適当な研磨材が埋め込まれている。このため、当該上部定盤９６が降下した状態で回転すれば、上部定盤９６および下部定盤９７に埋め込まれた研磨材によりウェハキャリア９９に設置された基板１の主表面１ａ（１ｂ）を研磨（両面研削）することができる。なお、両面研削においては、上記研磨材の粒径は３０μｍ以上２００μｍ以下であることが好ましい。
　次に両面ラッピングについて説明する。上述した両面研削が基板１の主表面１ａ、１ｂの湾曲などの形状を調整する処理が主であるのに対し、両面ラッピングは上記両面研削よりも基板１の主表面１ａ、１ｂの表面粗さを小さくする研磨処理が主である。両面ラッピングは主表面１ａ、１ｂの表面粗さを小さくする研磨処理の中では粗い研磨処理である。
　両面ラッピングにおいては両面研削よりも粒径の小さい研磨材を用いることが好ましい。したがって、金属の材料（特に銅、鉄、スズ）からなる上部定盤９６および下部定盤９７を用いて、上部定盤９６の、基板１と対向する表面上に研磨材を塗布することが好ましい。ここで塗布する研磨材としては、粒径が３μｍ以上１０μｍ以下のものを用いることが好ましい。なお、両面ラッピングにおいても上述した両面加工装置９０を用いて処理を行なうことができ、研磨材や上部定盤９６（下部定盤９７）が異なることを除いて処理の方法は両面研削と同様である。
　次に両面機械研磨について説明する。両面機械研磨は両面ラッピングよりもさらに表面粗さＲａを小さくするための、仕上げ前の研磨である。両面機械研磨を行なう際の上部定盤９６（下部定盤９７）は金属の材料（特に銅、スズ）や、不織布からなる研磨パッドや、樹脂材料にて形成されていることが好ましい。これらの材料にて形成された上部定盤９６（下部定盤９７）の、基板１と対向する表面上に研磨材を塗布することが好ましい。ここで塗布する研磨材としては、粒径が０．５μｍ以上３μｍ以下のものを用いることが好ましい。なお、両面機械研磨においても上述した両面加工装置９０を用いて処理を行なうことができ、研磨材や上部定盤９６（下部定盤９７）が異なることを除いて処理の方法は両面研削や両面ラッピングと同様である。
　そして半導体装置を形成するために基板１の一方の主表面１ａのみに対して仕上げ研磨を行なうためにＣＭＰ研磨を行なう。ＣＭＰ研磨は図１０に示すＣＭＰ加工装置８０を用いて処理を行なう。図１０に示すように、たとえば不織布からなる研磨パッドや樹脂材料にて形成された研磨台８７の一方の主表面上に研磨液８９を塗布（滴下）する。研磨液８９としてはたとえばコロイダルシリカを主成分とした研磨液を用いることが好ましい。そして基板１を、主表面１ａが研磨台８７と対向するようにワーク８５に貼り付ける。次に基板１を貼り付けたワーク８５を研磨台８７に載置する。
　この状態で図１０に回転矢印で示すように、ワーク８５および研磨台８７を回転させる。このようにすれば、基板１の研磨台８７と対向する主表面１ａ（１ｂ）が研磨される。以上の各処理により、基板１の主表面のうち、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下となるように加工を行なうことが好ましい。なお、基板１のうち、薄膜を形成する主表面１ａの表面粗さＲａの値を１ｎｍ以下、薄膜を形成しない主表面１ｂの表面粗さＲａの値を１００ｎｍ以下とすることがより好ましい。そして基板１に対して有機洗浄およびＲＣＡ洗浄を行なう。以上の手順により、所望の湾曲の程度や表面粗さを有する基板１を形成することができる。
　次に、図８に示す炭化珪素の薄膜を形成する工程（Ｓ２０）においては、たとえばＣＶＤエピタキシャル成長法により、炭化珪素からなる基板１の主表面１ａ上に、炭化珪素の薄膜（エピタキシャル層）を形成する。このようにして、図２に示すように、基板１の主表面１ａ上に炭化珪素薄膜４が形成された薄膜付き基板２を形成する。ここで炭化珪素の薄膜を形成するためのキャリアガスとしては水素ガス、材料ガスとしてはシラン（ＳｉＨ４）ガス、プロパン（Ｃ３Ｈ８）ガスを用いる。なお、炭化珪素薄膜４にｎ型ドーパントを不純物として含ませる場合は、たとえば窒素（Ｎ２）ガスを同時に導入し、炭化珪素薄膜４にｐ型ドーパントを不純物として含ませる場合には、たとえばトリメチルアルミ（ＴＭＡ）を導入することが好ましい。また、上記のガスを用いた場合において、薄膜付き基板２における基板１のbowやwarpなどの値を上述した範囲内となるよう制御する場合は、エピタキシャル成長を行なう際の成長炉の温度を１４００℃以上１８００℃以下として３０分以上３００分以下の時間加熱するなどの条件を用いることが好ましい。
　なお、炭化珪素の薄膜を形成する工程（Ｓ２０）において、基板１を載置する部材としてカーボンを主成分とする部材にて形成されたものを用いることが好ましい。ただし、当該部材の表面のうち基板１を載置する領域、すなわち基板１の主表面１ｂが接触する領域においては、たとえば炭化タンタル（ＴａＣ）など炭化珪素以外の材質からなる薄膜がコーティングされていることが好ましい。このようにすれば、基板１の主表面１ｂ（炭化珪素薄膜４を形成しない主表面）上に炭化珪素が付着することを抑制することができる。さらに、主表面１ｂの表面上に付着した炭化珪素が加熱により昇華した際に、熱応力により基板１が湾曲などの変形を起こすことを抑制することができる。
　次に実施する炭化珪素以外の薄膜を形成する工程（Ｓ３０）は、半導体装置を構成する電極や絶縁体などを形成するための金属の薄膜や絶縁膜などを図３に示す薄膜付き基板３の炭化珪素外薄膜５として形成する工程である。炭化珪素外薄膜５としてはたとえば、半導体装置を構成する不純物層あるいは領域を形成する際に行なうイオン注入を阻止したい領域に対して形成するイオン注入阻止膜が考えられる。たとえば金属膜としてタングステンやアルミニウムの薄膜、絶縁膜としてはシリコン酸化膜（ＳｉＯ２）を形成することが好ましい。また、形成する半導体装置の配線材料としてアルミニウム、シリコン添加を含むアルミニウム、銅、多結晶シリコン、ニッケル、チタンの薄膜を形成してもよい。これらの薄膜を、たとえば蒸着法やスパッタ法などを用いて形成することが好ましい。
　半導体装置のゲート絶縁膜や層間絶縁膜、また半導体装置の表面を保護するパッシベーション膜としてはシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸窒化膜（ＳｉＯＮ）などを形成することができる。これらの絶縁膜は、たとえば熱酸化法やＣＶＤ法を用いて形成することが好ましい。
　以上に述べた炭化珪素外薄膜５としての各種薄膜を、形成した後の薄膜付き基板の主表面における基板１のbowやwarpなどの値が上述した範囲内、すなわちいずれも０μｍ以上１５０μｍ以下となるよう、加熱温度や加熱時間などを制御しながら形成することが好ましい。
　図８に示す半導体装置を形成する後工程（Ｓ４０）は、以上により形成された炭化珪素外薄膜５に対してフォトリソグラフィ工程を行ない、所望のパターンを有する半導体装置を形成する工程である。フォトリソグラフィ工程にはレジストを用いて、露光装置を用いて所望のパターンを、その外縁部に露光ムラなどの不具合が生じないように形成することが好ましい。
　以上に述べた基板１や薄膜付き基板２、３を用いれば、上記半導体装置の製造方法に基づき加工を行なうことにより、露光ムラなどの不具合が存在しない、高品質なパターンを備える半導体装置を形成することができる。したがって、当該半導体装置における電流－電圧特性などの電気特性を安定したものとすることができる。
　以下に実施例として、本発明の実施の形態に係る基板（薄膜付き基板）や、半導体装置の製造方法を用いて形成した各種半導体装置について説明する。
　図１１に示す横型ＪＦＥＴ１００は、ｐ－型ＳｉＣ基板１０３と、ｎ－型ＳｉＣエピ層１０２とを備えている。ｎ－型ＳｉＣエピ層１０２の、ｐ－型ＳｉＣ基板１０３と対向しない側（図１１における上側）の主表面から一定の深さの領域に、ｎ＋型ソース不純物領域１１１とｐ＋型ゲート不純物領域１１３と、ｎ＋型ドレイン不純物領域１１４とを含んでいる。ｐ＋型ゲート不純物領域１１３の周囲にはｐ型ゲート不純物領域１１２を有している。ｎ＋型ソース不純物領域１１１、ｐ＋型ゲート不純物領域１１３、ｎ＋型ドレイン不純物領域１１４の上側の主表面上にそれぞれソース電極１２１、ゲート電極１２２、ドレイン電極１２４が形成されている。ソース電極１２１とゲート電極１２２との間、およびゲート電極１２２とドレイン電極１２４との間には層間絶縁膜１０６が配置されている。これはデバイス表面を保護するために形成されるものである。ｐ－型ＳｉＣ基板１０３の、ｎ－型ＳｉＣエピ層１０２と対向しない側（図１１における下側）の主表面上には基板裏面電極１２７が配置されている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
　たとえばｐ－型ＳｉＣ基板１０３はｐ型の炭化珪素から形成される。ｐ－型とはｐ型の不純物濃度が低く、高抵抗で半絶縁性を有することを意味する。具体的にはｐ－型ＳｉＣ基板１０３は厚みが３００μｍ以上４００μｍ以下で、ホウ素原子の不純物濃度が１×１０１５ｃｍ－３である炭化珪素基板からなる。またｎ－型ＳｉＣエピ層１０２はｎ型の不純物濃度が低いエピタキシャル層により形成されている。具体的にはｎ－型ＳｉＣエピ層１０２は厚みが１μｍ程度で、窒素原子の不純物濃度が１×１０１６ｃｍ－３である炭化珪素エピタキシャル層からなる。またｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４はｎ型イオン注入層により形成されており、ｐ＋型ゲート不純物領域１１３およびｐ型ゲート不純物領域１１２はｐ型イオン注入層により形成されている。ｎ＋型とはｎ型の不純物濃度が高いことを意味し、ｐ＋型とはｐ型の不純物濃度が高いことを意味する。具体的にはｎ＋型ソース不純物領域１１１は窒素原子を１×１０１９ｃｍ－３程度含む、厚みが０．４μｍ程度のｎ型層である。ｐ＋型ゲート不純物領域１１３はアルミニウム原子を１×１０１９ｃｍ－３程度含む、厚みが０．４μｍ程度のｐ型層である。またｐ＋型ゲート不純物領域１１３の周囲のｐ型ゲート不純物領域１１２はｐ＋型ゲート不純物領域１１３よりも不純物濃度が低く、ｎ－型ＳｉＣエピ層１０２やｐ－型ＳｉＣ基板１０３よりも不純物濃度が高い。たとえばアルミニウム原子またはホウ素原子の不純物濃度を１×１０１８ｃｍ－３程度含む、厚みが０．５μｍ程度のｐ型層である。
　上記のように領域によって不純物濃度が異なるのは、横型ＪＦＥＴ１００の要求特性に合わせるためである。たとえばソース電極１２１などの電極に接続されるｎ＋型ソース不純物領域１１１などは、電極と当該不純物領域との接触部の電気抵抗を下げることによりオーミック接合を形成するため、不純物濃度を高くしている。また、ｐ＋型ゲート不純物領域１１３の周囲のｐ型ゲート不純物領域１１２や、ｐ－型ＳｉＣ基板１０３などは、ゲート電極１２２と基板裏面電極１２７との間の電圧により形成される空乏層の厚みを所望の厚みとなるよう制御するために、不純物濃度を低くしている。
　ここで横型ＪＦＥＴ１００の動作について説明する。横型ＪＦＥＴ１００は、ゲート電極１２２への電圧印加により、ｐ型ゲート不純物領域１１２（ｐ＋型ゲート不純物領域１１３）とｎ－型ＳｉＣエピ層１０２とがなすｐｎ接合における空乏層の厚みを調整して、ソース電極１２１からドレイン電極１２４へ流れる電流の大きさを制御する半導体装置である。
　たとえばゲート電極１２２に正の電圧を加える。この場合、ｐ型ゲート不純物領域１１２のｐ型領域と、図１１に示すｐ型ゲート不純物領域１１２の下側に存在するｎ－型ＳｉＣエピ層１０２のｎ型領域とがなすｐｎ接合において空乏層は発生しない。したがって図１１に示すようにｐ型ゲート不純物領域１１２の下側には、電子が通ることができるｎ－型ＳｉＣエピ層１０２の領域が存在することになる。
　ところが、逆にたとえばゲート電極１２２に負の電圧を加える。この場合、ｐ型ゲート不純物領域１１２のｐ型領域と、図１１に示すｐ型ゲート不純物領域１１２の下側に存在するｎ－型ＳｉＣエピ層１０２のｎ型領域とがなすｐｎ接合において空乏層が発生する。この空乏層がｐ型ゲート不純物領域１１２の下側のｎ－型ＳｉＣエピ層１０２において、ｐ－型ＳｉＣ基板１０３との境界面にまで達すると、当該領域においてソース電極１２１からドレイン電極１２４への電子の流れが妨げられる。したがって、ソース電極１２１からドレイン電極１２４へ流れる電子をドレイン電流として出力することができなくなる。
　このように横型ＪＦＥＴ１００は、ゲート電極１２２への電圧印加を変更させることで、特にｐ型ゲート不純物領域１１２の下側のｎ－型ＳｉＣエピ層１０２における空乏層の厚みを制御することにより、ソース電極１２１からドレイン電極１２４へ流れる電流を制御することができる。
　次に横型ＪＦＥＴ１００の製造方法について説明する。横型ＪＦＥＴ１００を形成する際には上述した図８のフローチャートに示す製造方法に従うことが好ましい。
　まず図８に示す基板を準備する工程（Ｓ１０）において、ｐ－型ＳｉＣ基板１０３を準備する。具体的には、たとえば上述した図１に示す基板１や図２に示す薄膜付き基板２の基板１と同様に、炭化珪素からなり、たとえば１×１０１５ｃｍ－３程度のホウ素の不純物を含む、Ｃ面（（０００１）面）となす角度が５０°以上６５°以下である方向に主表面を有するｐ－型ＳｉＣ基板１０３を準備する。これを厚みが３００μｍ以上４００μｍ以下となるようにスライスする加工を行なう。スライスする加工にはたとえばワイヤソーを用いる。なお、スライスする加工に先立ち、ｐ－型ＳｉＣ基板１０３に対してオリフラを形成しておくことが好ましい。また、スライスしたｐ－型ＳｉＣ基板１０３の外縁部を面落とししておくことが好ましい。
　続いて、ｐ－型ＳｉＣ基板１０３の一方の主表面および、一方の主表面に対向する他方の主表面のそれぞれに対して研磨工程を行なう。研磨工程として具体的には上述したように、両面研削、両面ラッピング、両面機械研磨、ＣＭＰ研磨を行なう。その結果、一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値が－４０μｍ以上－５μｍ以下、当該両主表面におけるwarpの値が５μｍ以上４０μｍ以下であるｐ－型ＳｉＣ基板１０３を準備する。また、当該ｐ－型ＳｉＣ基板１０３の一方の主表面の表面粗さＲａの値を１ｎｍ以下、他方の主表面の表面粗さＲａの値を１００ｎｍ以下とする。
　続いて図８に示す炭化珪素の薄膜を形成する工程（Ｓ２０）において、ｐ－型ＳｉＣ基板１０３の一方の主表面（図１１における上側の主表面）上に、ＣＶＤエピタキシャル成長法により、炭化珪素からなるエピタキシャル層であるｎ－型ＳｉＣエピ層１０２を形成する。ここで、ｎ－型ＳｉＣエピ層１０２を形成するためにたとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用いる。また、ｎ－型ＳｉＣエピ層１０２をｎ型の炭化珪素とする場合には、ｎ型不純物源として窒素ガスを用いる。ｎ－型ＳｉＣエピ層１０２をｎ型の代わりにｐ型の炭化珪素とする場合には、ｐ型不純物源としてたとえばトリメチルアルミ（ＴＭＡ）を導入する。ここで、ｎ－型ＳｉＣエピ層１０２の内部における不純物濃度が１×１０１６ｃｍ－３程度となるように上記ガスを導入することが好ましい。
　なお、このとき、エピタキシャル成長を行なう際の成長炉の温度を１４００℃以上１８００℃以下として３０分以上３００分以下の時間加熱する。このようにして、ｎ－型ＳｉＣエピ層１０２が形成されたｐ－型ＳｉＣ基板１０３の一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値が－４０μｍ以上０μｍ以下、当該両主表面におけるwarpの値が０μｍ以上４０μｍ以下となるように処理を行なう。
　以下、横型ＪＦＥＴ１００を形成するために、炭化珪素以外の薄膜を形成する工程（Ｓ３０）として、金属の薄膜などを形成する。具体的にはまず、ｎ－型ＳｉＣエピ層１０２の、ｐ－型ＳｉＣ基板１０３と対向する主表面と反対側の主表面上に、イオン注入法により、ｎ型層であるｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４を形成する。より具体的には、ｎ－型ＳｉＣエピ層１０２の、ｐ－型ＳｉＣ基板１０３と対向する主表面と反対側の主表面上に、たとえばＣＶＤ法により注入保護膜を厚み０．５μｍ程度形成する。ここで形成する注入保護膜は、たとえばシリコン酸化膜またはシリコン窒化膜であることが好ましい。そして当該注入保護膜の主表面上に、さらに一定厚みのレジストを塗布する。ここでフォトリソグラフィ技術を用いて、イオン注入を行ないたい領域におけるレジストを除去する。次にたとえば反応性イオンエッチング法（ＲＩＥ法）を用いて、レジストを除去した領域における注入保護膜を除去する。レジストをすべて除去した後、注入保護膜を除去した領域に対して、ｎ－型ＳｉＣエピ層１０２の内部にイオン注入を行なうことにより、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４を形成する。これらはｎ型層であるため、たとえば窒素（Ｎ）やリン（Ｐ）などのｎ型不純物のイオンをイオン注入することが好ましい。このとき、当該ｎ型不純物のイオンを数百ｋＶの電圧で加速することにより、ｎ－型ＳｉＣエピ層１０２の内部に注入する。このとき、ｎ－型ＳｉＣエピ層１０２やｐ－型ＳｉＣ基板１０３が注入されるイオンにより損傷を受けることを抑制するため、ｎ－型ＳｉＣエピ層１０２やｐ－型ＳｉＣ基板１０３を３００℃程度に加熱した上でイオン注入を行なうことが好ましい。
　また、イオン注入の代わりに、ｎ型エピタキシャル層を埋め込み成長させることにより、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４を形成してもよい。上記と同様にイオン注入を行なうことにより、ｐ型層であるｐ型ゲート不純物領域１１２およびｐ＋型ゲート不純物領域１１３を形成することができる。このときたとえばアルミニウム（Ａｌ）やホウ素（Ｂ）などをイオン注入することが好ましい。なお、ｎ＋型ソース不純物領域１１１、ｐ＋型ゲート不純物領域１１３やｎ＋型ドレイン不純物領域１１４における不純物濃度は１×１０１９ｃｍ－３程度とし、ｐ型ゲート不純物領域１１２における不純物濃度は１×１０１８ｃｍ－３程度とすることが好ましい。
　上述のように形成されたｎ＋型ソース不純物領域１１１、ｐ型ゲート不純物領域１１２、ｐ＋型ゲート不純物領域１１３およびｎ＋型ドレイン不純物領域１１４の内部の不純物を活性化させるため、アニール処理を行なうことが好ましい。上記の各不純物領域が形成されたｐ－型ＳｉＣ基板１０３とｎ－型ＳｉＣエピ層１０２とからなる系に対して、たとえばアルゴン（Ａｒ）雰囲気中やネオン（Ｎｅ）雰囲気中にて熱処理を行なうことが好ましい。また、真空中にて熱処理を行なってもよい。
　そして、ｎ－型ＳｉＣエピ層１０２の、ｐ－型ＳｉＣ基板１０３と対向する主表面と反対側の主表面上に、ＣＶＤ法や熱酸化法により層間絶縁膜１０６を厚み０．５μｍ程度形成する。ここで、形成する層間絶縁膜１０６は、たとえばシリコン酸化膜またはシリコン窒化膜であることが好ましい。そして、当該層間絶縁膜１０６の主表面上に、さらに一定厚みのレジストを塗布する。ここで、フォトリソグラフィ技術を用いて、オーミック電極を形成したい領域におけるレジストを除去する。次に、レジスト除去した領域における層間絶縁膜１０６をたとえばＲＩＥ法により除去する。そして、レジストを全て除去した後、金属の薄膜を形成する。この金属の薄膜は、ソース電極１２１、ゲート電極１２２、ドレイン電極１２４を形成するための薄膜である。したがって、ｎ＋型ソース不純物領域１１１、ｐ＋型ゲート不純物領域１１３およびｎ＋型ドレイン不純物領域１１４に対してオーミック接合することが可能な金属材料を用いることが好ましい。たとえばニッケル珪素（ＮｉＳｉ）の薄膜を形成してもよい。ここではたとえば蒸着法やスパッタ法を用いて当該金属の薄膜を形成することが好ましい。このとき、ｐ－型ＳｉＣ基板１０３の一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値が０μｍ以上１５０μｍ以下、当該両主表面におけるwarpの値が０μｍ以上１５０μｍ以下となるように処理を行なうことが好ましい。またｐ－型ＳｉＣ基板１０３の、ｎ－型ＳｉＣエピ層１０２が形成されている主表面と反対側の主表面（図１１における下側）には基板裏面電極１２７を、たとえばニッケル珪素の薄膜により形成する。
　以上において炭化珪素以外の薄膜を形成する工程（Ｓ３０）が完了したところで、半導体装置を形成する後工程（Ｓ４０）を行なう。ここでは具体的には、先の工程（Ｓ３０）にて形成した金属の薄膜に対してフォトリソグラフィ技術を行なうことにより、図１１に示すソース電極１２１、ゲート電極１２２、ドレイン電極１２４を形成する工程である。このとき、上述したようにｐ－型ＳｉＣ基板１０３の一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値が０μｍ以上１５０μｍ以下、当該両主表面におけるwarpの値が０μｍ以上１５０μｍ以下となっていれば、形成するソース電極１２１などのパターンにおける露光ムラなどの発生を抑制することができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する横型ＪＦＥＴ１００を形成することができる。したがって、当該横型ＪＦＥＴ１００における電流－電圧特性などの電気特性（電流－電圧特性）を安定したものとすることができる。
　図１２に示すＲＥＳＵＲＦ横型ＪＦＥＴ１１０は、ｎ＋型ＳｉＣ基板１０１と、ｐ－型ＳｉＣエピ層１０４と、ｎ－型ＳｉＣエピ層１０２と表面ｐ型エピ層１０５との積層構造を備えている。表面ｐ型エピ層１０５およびｎ－型ＳｉＣエピ層１０２の、ｐ－型ＳｉＣエピ層１０４と対向しない側（図１２における上側）の主表面から一定の深さの領域に、ｎ＋型ソース不純物領域１１１とｐ＋型ゲート不純物領域１１３と、ｎ＋型ドレイン不純物領域１１４とｐ＋型埋め込み接続不純物領域１１５とを含んでいる。ｎ＋型ソース不純物領域１１１およびｐ＋型埋め込み接続不純物領域１１５、ｐ＋型ゲート不純物領域１１３、ｎ＋型ドレイン不純物領域１１４の上側の主表面上にそれぞれソース電極１２１、ゲート電極１２２、ドレイン電極１２４が形成されている。ソース電極１２１とゲート電極１２２との間、およびゲート電極１２２とドレイン電極１２４との間には層間絶縁膜１０６が配置されている。ｎ＋型ＳｉＣ基板１０１の、ｐ－型ＳｉＣエピ層１０４と対向しない側（図１２における下側）の主表面上には基板裏面電極１２７が配置されている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
　ｎ＋型ＳｉＣ基板１０１は厚みが３００μｍ以上４００μｍ以下で、窒素原子の不純物濃度が１×１０１９ｃｍ－３である、低抵抗の炭化珪素基板からなる。またｐ－型ＳｉＣエピ層１０４は厚みが５μｍ程度で、アルミニウムまたはホウ素の原子を１×１０１７ｃｍ－３程度、不純物として加えた層である。ｎ－型ＳｉＣエピ層１０２は、１×１０１７ｃｍ－３程度の窒素原子の不純物を含む、厚みが１μｍ程度の層である。表面ｐ型エピ層１０５は厚みが０．２μｍ程度で、アルミニウムまたはホウ素の原子を１×１０１７ｃｍ－３程度、不純物として加えた層である。またｎ＋型ソース不純物領域１１１やｎ＋型ドレイン不純物領域１１４は窒素原子を１×１０１９ｃｍ－３程度含む、厚みが０．４μｍ程度のｎ型層である。ｐ＋型ゲート不純物領域１１３はアルミニウム原子を１×１０１９ｃｍ－３程度含む、厚みが０．４μｍ程度のｐ型層である。ｐ＋型埋め込み接続不純物領域１１５は表面ｐ型エピ層１０５の主表面（最上面）からｎ－型ＳｉＣエピ層１０２の最下面にわたる領域に形成されているため、厚みは１．２μｍ程度であり、ｐ＋型ゲート不純物領域１１３と同じくアルミニウム原子を１×１０１９ｃｍ－３程度含むｐ型層である。このｐ＋型埋め込み接続不純物領域１１５は、ソース電極１２１とｐ－型ＳｉＣエピ層１０４とを電気的に接続することにより、ｐ－型ＳｉＣエピ層１０４における電位をソース電極１２１で制御することを可能にするものである。
　ここでＲＥＳＵＲＦ横型ＪＦＥＴ１１０の動作について説明する。ＲＥＳＵＲＦ横型ＪＦＥＴ１１０においても横型ＪＦＥＴ１００と同様に、ソース電極１２１から電子がｎ＋型ソース不純物領域１１１に供給され、その電子はｐ型ゲート不純物領域１１２の下側のｎ－型ＳｉＣエピ層１０２を通り、ｎ＋型ドレイン不純物領域１１４からドレイン電極１２４へ流れる。このようにしてソース電極１２１からドレイン電極１２４へ流れる電子をドレイン電流として出力することができる。
　ＲＥＳＵＲＦ横型ＪＦＥＴ１１０は、ゲート電極１２２とソース電極１２１との間の電圧印加を変更させることにより、ｐ＋型ゲート不純物領域１１３とその下側のｎ－型ＳｉＣエピ層１０２とのｐｎ接合における空乏層の厚みを調整する。たとえばゲート電極１２２に負の電圧を加え、ソース電極１２１に正の電圧を加える。この場合、表面ｐ型層１０５とｎ－型ＳｉＣエピ層１０２との間に空乏層が発生する。このため、ソース電極１２１とドレイン電極１２４との間に、ソース電極１２１からドレイン電極１２４へ電子が流れるように電圧を印加したとしても、当該空乏層の存在により、ソース電極１２１とドレイン電極１２４との間に流れる電流を出力することができなくなる。このようにして、ソース電極１２１とドレイン電極１２４との間の電流の大きさを制御する。
　ＲＥＳＵＲＦ横型ＪＦＥＴ１１０では、ゲート電極１２２とドレイン電極１２４との間の電界がほぼ一定となり、耐圧はゲート電極１２２（ソース電極１２１）とドレイン電極１２４との間の距離に依存する。これに対して横型ＪＦＥＴ１００では、ドレイン電極１２４に近い領域ほど電界が小さくなる。このため、同じゲート電極１２２（ソース電極１２１）－ドレイン電極１２４間の距離で比較した場合、ＲＥＳＵＲＦ横型ＪＦＥＴ１１０の方が横型ＪＦＥＴ１００よりも耐圧が高くなる。
　次にＲＥＳＵＲＦ横型ＪＦＥＴ１１０の製造方法について説明する。ＲＥＳＵＲＦ横型ＪＦＥＴ１１０を形成する際には上述した図８のフローチャートに示す製造方法に従うことが好ましい。
　図８に示す基板を準備する工程（Ｓ１０）において、ｎ＋型ＳｉＣ基板１０１を準備する。具体的には、たとえば上述した図１に示す基板１や図２に示す薄膜付き基板２の基板１と同様に、炭化珪素からなり、たとえば１×１０１９ｃｍ－３程度の窒素の不純物を含む、Ｃ面（（０００１）面）となす角度が５０°以上６５°以下である方向に主表面を有するｎ＋型ＳｉＣ基板１０１を準備する。これに対して上述した横型ＪＦＥＴ１００のｐ－型ＳｉＣ基板１０３と同様にスライス、研磨工程を行なうことによりｎ＋型ＳｉＣ基板１０１を準備する。ここで、一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値や、当該両主表面におけるwarpの値、さらに一方の主表面の表面粗さＲａの値を横型ＪＦＥＴ１００と同様にすることが好ましい。
　続いて図８に示す炭化珪素の薄膜を形成する工程（Ｓ２０）において、ｎ＋型ＳｉＣ基板１０１の一方の主表面（図１２における上側の主表面）上に、ＣＶＤ法により、ｐ－型ＳｉＣエピ層１０４、ｎ－型ＳｉＣエピ層１０２、表面ｐ型エピ層１０５を順に形成する。これらはＳｉＣからなる層であるため、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用いる。ここでｐ型の層を形成する際にはｐ型不純物源としてたとえばトリメチルアルミ（ＴＭＡ）やホウ素ガスを用いることが好ましい。またｎ型の層を形成する際には、ｎ型不純物源として窒素ガスを用いることが好ましい。
　以下、ＲＥＳＵＲＦ横型ＪＦＥＴ１１０を形成するために、炭化珪素以外の薄膜を形成する工程（Ｓ３０）として、金属の薄膜などを形成する。横型ＪＦＥＴ１００における各不純物領域と同様の手順により、注入保護膜を形成した上で、イオン注入法によりｎ型注入層であるｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４を形成する。さらにｐ＋型ゲート不純物領域１１３およびｐ＋型埋め込み接続不純物領域１１５を形成した上で、金属の薄膜としての、ソース電極１２１、ゲート電極１２２、ドレイン電極１２４、および基板裏面電極１２７を形成する。また、半導体装置を形成する工程（Ｓ４０）において、横型ＪＦＥＴ１００と同様の手順により、フォトリソグラフィ技術などを用いる。このようにして図１２に示すＲＥＳＵＲＦ横型ＪＦＥＴ１１０を形成することができる。
　以上の手順により形成したＲＥＳＵＲＦ横型ＪＦＥＴ１１０は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有するＲＥＳＵＲＦ横型ＪＦＥＴ１１０を形成することができる。したがって、当該ＲＥＳＵＲＦ横型ＪＦＥＴ１１０における電流－電圧特性などの電気特性を安定したものとすることができる。
　本実施例２については以上に述べた各点においてのみ、本実施例１と異なる。すなわち本実施例２について、上述しなかった構成や条件、手順や効果などは、全て本実施例１に順ずる。
　図１３に示す縦型ＪＦＥＴ１２０は、ｎ＋型ＳｉＣ基板１０１と、ｎ－型ＳｉＣエピ層１０２とを備えている。ｎ－型ＳｉＣエピ層１０２の一部の領域には１対のｐ型ゲート不純物領域１１２を含んでいる。ｐ型ゲート不純物領域１１２の内部に１対のｐ＋型ゲート不純物領域１１３、ｐ＋型ゲート不純物領域１１３の上部に１対のゲート電極１２２を備えている。１対のｐ型ゲート不純物領域１１２に挟まれた領域にはｎ＋型ソース不純物領域１１１が配置されている。ｎ＋型ソース不純物領域１１１の上部にはソース電極１２１が配置されている。ドレイン電極１２４はｎ＋型ＳｉＣ基板１０１の、ｎ－型ＳｉＣエピ層１０２と対向する主表面と反対側の主表面上（図１３における下側）に備えられている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
　ｎ＋型ＳｉＣ基板１０１は厚みが３００μｍ以上４００μｍ以下で、窒素原子の不純物濃度が１×１０１９ｃｍ－３である、低抵抗の炭化珪素基板からなる。ｎ－型ＳｉＣエピ層１０２は、５×１０１５ｃｍ－３程度の窒素原子の不純物を含む、厚みが１０μｍ程度の層である。ｐ＋型ゲート不純物領域１１３はアルミニウム原子を１×１０１９ｃｍ－３程度含む、厚みが０．４μｍ程度のｐ型層である。またｐ型ゲート不純物領域１１２はたとえばアルミニウム原子またはホウ素原子の不純物濃度を１×１０１８ｃｍ－３程度含む、厚みが１．５μｍ程度のｐ型層である。
　ここで縦型ＪＦＥＴ１２０の動作について説明する。縦型ＪＦＥＴ１２０は、ゲート電極１２２への電圧印加により、ｐ型ゲート不純物領域１１２とｎ－型ＳｉＣエピ層１０２とがなすｐｎ接合を制御する。
　いま、ゲート電極１２２に、ソースに対して正の電圧を印加する場合を考える。ゲート電極１２２に加えた正の電圧により、ゲート電極１２２に電気的に接続されたｐ型ゲート不純物領域１１２と、ｎ－型ＳｉＣエピ層１０２との間で空乏層は形成されない。このため、この状態で、ドレイン電極１２４に、ソースに対して正の電圧を印加すれば、ソース電極１２１から電子がｎ＋型ソース不純物領域１１１、ｎ－型ＳｉＣエピ層１０２、ｎ＋型ＳｉＣ基板１０１を通ってドレイン電極１２４に到達する。このようにしてソース電極１２１からドレイン電極１２４へ流れる電子をドレイン電流として出力することができる。
　しかしたとえばゲート電極１２２に、ソースに対して負の電圧を印加した場合、ｐ型ゲート不純物領域１１２と、ｎ－型ＳｉＣエピ層１０２との間にｐｎ接合の空乏層が形成される。図１３における左側のｐ型ゲート不純物領域１１２とｎ－型ＳｉＣエピ層１０２との間に形成される空乏層と、右側のｐ型ゲート不純物領域１１２とｎ－型ＳｉＣエピ層１０２との間に形成される空乏層とが、図１３におけるｎ＋型ソース不純物領域１１１の下側の領域において結合し一体となる。するとソース電極１２１からドレイン電極１２４への電子の流れが妨げられ、ソース電極１２１からドレイン電極１２４への電流を流すことが困難となる。以上の原理により縦型ＪＦＥＴ１２０において、電極に加える電圧の極性に応じて電流の大きさを制御することができる。
　縦型ＪＦＥＴ１２０の製造方法は、基本的に上述した横型ＪＦＥＴ１００の製造方法に順ずる。形成した縦型ＪＦＥＴ１２０は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する縦型ＪＦＥＴ１２０を形成することができる。また、１対のｐ型ゲート不純物領域１１２同士が重なり合うことによる不具合の発生を抑制することもできる。したがって、当該縦型ＪＦＥＴ１２０における電流－電圧特性などの電気特性を安定したものとすることができる。
　本実施例３については以上に述べた各点においてのみ、本実施例１と異なる。すなわち本実施例３について、上述しなかった構成や条件、手順や効果などは、全て本実施例１に順ずる。
　図１４に示す横型ＭＥＳＦＥＴ２００は、図１１に示す横型ＪＦＥＴ１００と基本的に同様の態様を備えている。ただし、横型ＭＥＳＦＥＴ２００には、ｐ型ゲート不純物領域１１２およびｐ＋型ゲート不純物領域１１３が備えられていない。また、ｎ－型ＳｉＣエピ層１０２は１×１０１７ｃｍ－３程度の窒素原子の不純物を含む、厚みが１μｍ程度の層である。以上の点においてのみ、横型ＭＥＳＦＥＴ２００は横型ＪＦＥＴ１００と異なる。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
　ここで横型ＭＥＳＦＥＴ２００の動作について説明する。ここでたとえば、ｎ－型ＳｉＣエピ層１０２よりも仕事関数の大きい金属材料からなるゲート電極１２２が、ｎ－型ＳｉＣエピ層１０２の上部に形成されているとする。
　このとき、ゲート電極１２２とｎ－型ＳｉＣエピ層１０２との接合部分にはショットキー障壁が形成されている。ショットキー障壁は電子の流れを妨げる空乏層と同様の機能を有する領域である。このため、ショットキー障壁が形成された状態においてソース電極１２１とドレイン電極１２４との間に電位差を印加しても、ｎ＋型ソース不純物領域１１１に供給された電子はｎ＋型ソース不純物領域１１１とｎ＋型ドレイン不純物領域１１４とに挟まれた領域において流れを妨げられる。すなわち、ｎ＋型ソース不純物領域１１１からｎ＋型ドレイン不純物領域１１４へ電子を流すことは困難である。
　この状況は、たとえばゲート電極１２２に対して負の電圧を印加した際にさらに顕著になる。このとき、上記ショットキー障壁が高くなり、ｎ－型ＳｉＣエピ層１０２内の空乏層がさらに広がる。したがって、ｎ＋型ソース不純物領域１１１からｎ＋型ドレイン不純物領域１１４への電子の流れはさらに妨げられる。
　一方、たとえばゲート電極１２２に対して正の電圧を印加すれば、当該ショットキー障壁が低くなる。その結果、ｎ－型ＳｉＣエピ層１０２の、ゲート電極１２２との接合面近傍には空乏層が形成されない。この状況でソース電極１２１とドレイン電極１２４との間に電位差を印加すれば、ｎ＋型ソース不純物領域１１１に供給された電子はｎ＋型ドレイン不純物領域１１４からドレイン電極１２４に到達する。すなわちソース電極１２１とドレイン電極１２４との間に電流を流すことができる。以上の原理により横型ＭＥＳＦＥＴ２００は、ゲート電極１２２に加える電圧に応じて電流を制御することができる。
　上述したたとえば横型ＪＦＥＴ１００の場合は、ｐｎ接合により形成される空乏層を制御する。ここで形成される空乏層は、ｐ型領域とｎ型領域との両方に形成される。これに対して、横型ＭＥＳＦＥＴ２００の場合は、ｎ－型ＳｉＣエピ層１０２の内部にのみ空乏層が形成され、ｎ－型ＳｉＣエピ層１０２に接合されるゲート電極１２２の内部には空乏層は形成されない。したがって、横型ＭＥＳＦＥＴ２００における空乏層の厚みは横型ＪＦＥＴ１００における空乏層の厚みよりも薄い。したがって、横型ＭＥＳＦＥＴ２００においては横型ＪＦＥＴ１００に比べて、電圧の印加により空乏層を形成または消滅するための応答時間を短くすることができる。
　上述したようにゲート電極１２２とｎ－型ＳｉＣエピ層１０２との接合部分にはショットキー障壁が形成されている。したがって上述した横型ＪＦＥＴ１００などと異なり、横型ＭＥＳＦＥＴ２００においては、ゲート電極１２２を構成する材料として、これが接合されるｎ－型ＳｉＣエピ層１０２と、電圧を印加しない状態においてショットキー接合することが可能な金属材料を用いることが好ましい。ＳｉＣとショットキー接合することが可能な金属材料としてたとえばＴｉ（チタン）とＮｉ（ニッケル）、Ａｕ（金）との合金を用いることが好ましい。ただしソース電極１２１、ドレイン電極１２４については上述した横型ＪＦＥＴ１００などと同様に、接合されるＳｉＣの層とオーミック接合することが可能な金属材料を用いることが好ましい。
　横型ＭＥＳＦＥＴ２００は、ｐ型ゲート不純物領域１１２およびｐ＋型ゲート不純物領域１１３を備えない点や、一部の領域の不純物濃度を除けば、上述した横型ＪＦＥＴ１００と同様の態様を有している。したがって横型ＭＥＳＦＥＴ２００の製造方法は、基本的に横型ＪＦＥＴ１００の製造方法に順ずる。
　以上の手順により形成した横型ＭＥＳＦＥＴ２００は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｐ－型ＳｉＣ基板１０３を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する横型ＭＥＳＦＥＴ２００を形成することができる。したがって、当該横型ＭＥＳＦＥＴ２００における電流－電圧特性などの電気特性を安定したものとすることができる。
　本実施例４については以上に述べた各点においてのみ、本実施例１と異なる。すなわち本実施例４について、上述しなかった構成や条件、手順や効果などは、全て本実施例１に順ずる。
　図１５に示す縦型ＭＥＳＦＥＴ２１０は、図１３に示す縦型ＪＦＥＴ１２０と基本的に同様の態様を備えている。ただし、縦型ＭＥＳＦＥＴ２１０には、ｐ型ゲート不純物領域１１２およびｐ＋型ゲート不純物領域１１３が備えられておらず、ゲート電極１２２がトレンチ埋め込みされた構造を有している。この点についてのみ、縦型ＭＥＳＦＥＴ２１０は縦型ＪＦＥＴ１２０と異なる。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
　ここで縦型ＭＥＳＦＥＴ２１０の動作について説明する。ここでたとえば、ｎ－型ＳｉＣエピ層１０２よりも仕事関数の大きい金属材料からなるゲート電極１２２が、ｎ－型ＳｉＣエピ層１０２の上部に埋め込まれるように形成されているとする。するとたとえば上述した横型ＭＥＳＦＥＴ２００と同様に、ｎ－型ＳｉＣエピ層１０２の、ゲート電極１２２との接合面近傍においてショットキー障壁が形成されている。ショットキー障壁はゲート電極１２２とｎ－型ＳｉＣエピ層１０２との接合面近傍においてｎ－型ＳｉＣエピ層１０２に形成される空乏層である。このショットキー障壁による空乏層をｎ－型ＳｉＣエピ層１０２内部の深い領域に形成させるために、ゲート電極１２２をｎ－型ＳｉＣエピ層１０２の内部に埋め込む構成としている。
　図１５における左側のゲート電極１２２とｎ－型ＳｉＣエピ層１０２との間に形成される空乏層（ショットキー障壁）と、右側のゲート電極１２２とｎ－型ＳｉＣエピ層１０２との間に形成される空乏層とが、図１５におけるｎ＋型ソース不純物領域１１１の下側の領域において結合し一体となる。するとソース電極１２１からドレイン電極１２４への電子の流れが妨げられ、ソース電極１２１からドレイン電極１２４への電流を流すことが困難となる。
　そこで、ゲート電極１２２に対して、ソースに対して正の電圧を加える。このようにすれば、上記ショットキー障壁の高さが低くなる。ここでさらに正の電圧を増大すれば、空乏層（ショットキー障壁）が消滅する。このため、ソース電極１２１とドレイン電極１２４との間の電圧に応じて、ソース電極１２１からドレイン電極１２４への電流を流すことができる。
　以上のように縦型ＭＥＳＦＥＴ２１０においても、ゲート電極１２２に加える電圧に応じてｎ－型ＳｉＣエピ層１０２との接合領域を制御することにより、電流の大きさを制御することができる。
　縦型ＭＥＳＦＥＴ２１０の製造方法は、基本的に縦型ＪＦＥＴ１２０の製造方法に順ずる。なお、トレンチ埋め込みされたゲート電極１２２を形成する際には、たとえばＲＩＥ法により当該領域におけるｎ－型ＳｉＣエピ層１０２をエッチング除去する。その上で、真空蒸着法など金属の薄膜を形成する従来周知の任意の方法により、ゲート電極１２２を形成することができる。
　また縦型ＭＥＳＦＥＴ２１０においても、ゲート電極１２２とｎ－型ＳｉＣエピ層１０２との接合部分にはショットキー障壁が形成されている。したがって縦型ＭＥＳＦＥＴ２１０においては、ゲート電極１２２を構成する材料として、これが接合されるｎ－型ＳｉＣエピ層１０２と、電圧を印加しない状態においてショットキー接合することが可能な金属材料を用いることが好ましい。ただしソース電極１２１、ドレイン電極１２４については上述した横型ＪＦＥＴ１００などと同様に、接合されるＳｉＣの層とオーミック接合することが可能な金属材料を用いることが好ましい。
　以上の手順により形成した縦型ＭＥＳＦＥＴ２１０は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となる基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する縦型ＭＥＳＦＥＴ２１０を形成することができる。したがって、当該縦型ＭＥＳＦＥＴ２１０における電流－電圧特性などの電気特性を安定したものとすることができる。
　本実施例５については以上に述べた各点においてのみ、本実施例３と異なる。すなわち本実施例５について、上述しなかった構成や条件、手順や効果などは、全て本実施例３に順ずる。
　図１６に示す横型ＭＯＳＦＥＴ３００は、図１４に示す横型ＭＥＳＦＥＴ２００と基本的に同様の態様を備えている。ただし、横型ＭＯＳＦＥＴ３００には、ｎ－型ＳｉＣエピ層１０２の上側の主表面から一定の深さの領域にｐ型ウェル領域１１７が形成されている。ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４はｐ型ウェル領域１１７の内部に形成されている。また、ｐ型ウェル領域１１７の主表面上において、ｎ＋型ソース不純物領域１１１とｎ＋型ドレイン不純物領域１１４とを跨ぐようにゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７は、ゲート電極１２２とｐ型ウェル領域１１７とに挟まれている。また、横型ＭＯＳＦＥＴ３００には基板裏面電極１２７が備えられていない。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
　以上の点においてのみ、横型ＭＯＳＦＥＴ３００は横型ＭＥＳＦＥＴ２００と異なる。なお、ゲート絶縁膜１０７は厚みがたとえば４０ｎｍ程度であり、シリコン酸化膜（ＳｉＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）、窒化シリコン（Ｓｉ３Ｎ４）やシリコン酸窒化物（ＳｉＯＮ）などの薄膜で形成されることが好ましい。またｐ型ウェル領域１１７は、厚みが１．５μｍ程度であり、アルミニウムを不純物として１×１０１６ｃｍ－３程度含むことが好ましい。さらに横型ＭＯＳＦＥＴ３００においてゲート電極１２２としては、減圧ＣＶＤ法（ＬＰＣＶＤ法）により形成したポリシリコンの薄膜を用いることが好ましい。
　ここで横型ＭＯＳＦＥＴ３００の動作について説明する。たとえばゲート電極１２２に対して電圧を印加しない状態でソース電極１２１とドレイン電極１２４との間に、ソース電極１２１からドレイン電極１２４に電子が流れるように電位差を印加する。このとき、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４がｎ型、ｐ型ウェル領域１１７がｐ型であるため、ｎ＋型ソース不純物領域１１１とｐ型ウェル領域１１７との間、あるいはｐ型ウェル領域１１７とｎ＋型ドレイン不純物領域１１４とのいずれかにおいて空乏層が形成される。したがって、ソース電極１２１とドレイン電極１２４との間にスムーズに電流を流すことは困難である。ゲート電極１２２に対して負の電圧を加えた場合においては、上記空乏層がさらに広くなるため、ソース電極１２１とドレイン電極１２４との間に電流を流すことはさらに困難となる。
　そこで、ゲート電極１２２に対して正の電圧を加える。すると、ｐ型ウェル領域１１７の、ゲート絶縁膜１０７と接合する接合面近傍において反転層が形成される。すると、ｎ＋型ソース不純物領域１１１からｎ＋型ドレイン不純物領域１１４にかけての領域には空乏層が形成されないことになる。
　ここでたとえばソース電極１２１に対して負の電圧を、ドレイン電極１２４に対してはソース電極１２１よりも高く、ゲート電極１２２よりも低い電圧を加える。するとソース電極１２１からｎ＋型ソース不純物領域１１１へ供給された電子が、ｎ＋型ソース不純物領域１１１とｎ＋型ドレイン不純物領域１１４との間の反転層を通ってｎ＋型ドレイン不純物領域１１４に達し、ドレイン電極１２４へ到達する。したがって、ソース電極１２１とドレイン電極１２４との間に電流をスムーズに流すことが可能となる。
　以上に示すように、横型ＭＯＳＦＥＴ３００においては、ゲート電極１２２への電圧印加を変更させることでｐ型ウェル領域１１７におけるゲート絶縁膜１０７との接合面近傍の状態を制御する。このようにして、ソース電極１２１からドレイン電極１２４へ流れる電流を制御することができる。ｐ型ウェル領域１１７は、ｎ＋型ソース不純物領域１１１に供給された電子がたとえばｎ－型ＳｉＣエピ層１０２またはｎ＋型ＳｉＣ基板１０１の方へ流入することを抑制するために備えられている。ｐ型ウェル領域１１７の存在により、上記のように電子が迂回して流入することを抑制することができる。したがって、ゲート電極１２２に印加する電圧による、ソース電極１２１からドレイン電極１２４への電流値の制御をより精密に行なうことができる。
　次に、横型ＭＯＳＦＥＴ３００の製造方法について説明する。横型ＭＯＳＦＥＴ３００の製造方法においては、上述した各半導体装置の製造方法に存在しない、ｐ型ウェル領域１１７およびゲート絶縁膜１０７を形成する工程が存在する。ｐ型ウェル領域１１７については、上述した各種不純物領域と同様に、たとえばイオン注入法を用いて形成することができる。そこでここでは炭化珪素以外の薄膜を形成する工程（Ｓ３０）における、ゲート絶縁膜１０７の形成工程について説明する。
　ゲート絶縁膜１０７は、上述したようにｐ型ウェル領域１１７の接合面近傍において電界効果による反転層の形成などの動作をさせるために、金属の薄膜であるゲート電極１２２と半導体であるｐ型ウェル領域１１７との間に配置する絶縁体の薄膜である。このゲート絶縁膜１０７を形成する工程を、ｐ型ウェル領域１１７とｎ＋型ソース不純物領域１１１、ｎ＋型ドレイン不純物領域１１４を形成した後に行なうことが好ましい。また、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４の一部をも覆うように、ゲート絶縁膜１０７を形成することが好ましい。このようにすれば、たとえばｐ型ウェル領域１１７の、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４に挟まれた領域の接合面近傍において反転層を容易に形成することができる。
　たとえばゲート絶縁膜１０７としてシリコン酸化膜を形成する場合は、加熱炉の内部に酸素を供給しながら当該ｎ＋型ＳｉＣ基板１０１とｎ－型ＳｉＣエピ層１０２とからなる系を加熱処理する、熱酸化法を用いることが好ましい。この場合、たとえば１１５０℃程度の温度で９０分間加熱することにより、当該ゲート絶縁膜１０７としてのシリコン酸化膜を形成することができる。なお、熱酸化法の代わりにたとえばＣＶＤ法を用いて当該ゲート絶縁膜１０７を形成してもよい。
　以上の手順により形成した横型ＭＯＳＦＥＴ３００は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する横型ＭＯＳＦＥＴ３００を形成することができる。したがって、当該横型ＭＯＳＦＥＴ３００における電流－電圧特性などの電気特性を安定したものとすることができる。
　本実施例６については以上に述べた各点においてのみ、本実施例４と異なる。すなわち本実施例６について、上述しなかった構成や条件、手順や効果などは、全て本実施例４に順ずる。
　図１７に示すＤＭＯＳ４００は縦型ＭＯＳＦＥＴの一種である。上述の図１６の横型ＭＯＳＦＥＴ３００がソース電極１２１からドレイン電極１２４に、ゲート絶縁膜１０７に沿った図の左右方向に電子が流れる。これに対して図１７のＤＭＯＳ４００は、ソース電極１２１からｎ－型ＳｉＣエピ層１０２のゲート絶縁膜１０７と対向する領域（図１７の上部）に電子が流れた後、転向してドレイン電極１２４に向かう。このようにしてソース電極１２１とドレイン電極１２４との間に電流が流れる構成をなしている。
　具体的には図１７に示すように、左右１対に存在する一体のソース電極１２１からｎ－型ＳｉＣエピ層１０２と電気的に接続する領域にｐ型ウェル領域１１７を備えている。ｐ型ウェル領域１１７の内部にはｎ＋型ソース不純物領域１１１とｐ＋型ウェルコンタクト不純物領域１１６とを備えている。ソース電極１２１はｎ＋型ソース不純物領域１１１とｐ＋型ウェルコンタクト不純物領域１１６との両方を覆うように接続されている。ソース電極１２１からの電子をドレイン電極１２４へ向けて、図の上下方向に流すため、ドレイン電極１２４はたとえば縦型ＭＥＳＦＥＴ２１０と同様の位置に配置されている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
　以上の点においてのみ、ＤＭＯＳ４００は横型ＭＯＳＦＥＴ３００と異なる。なおｐ型ウェル領域１１７は、たとえば上述した横型ＭＯＳＦＥＴ３００と同様に、厚みが１．５μｍ程度であり、アルミニウムを不純物として１×１０１６ｃｍ－３程度含むことが好ましい。ｐ＋型ウェルコンタクト不純物領域１１６は、アルミニウムを不純物として１×１０１９ｃｍ－３程度含み、厚みが０．４μｍ程度であることが好ましい。
　ここでＤＭＯＳ４００の動作について説明する。ＤＭＯＳ４００は、ゲート電極１２２に対して電圧を印加しない状態であれば、ｎ＋型ソース不純物領域１１１がｎ型、ｐ型ウェル領域１１７がｐ型、ｎ－型ＳｉＣエピ層１０２がｎ型であるため、ｎ＋型ソース不純物領域１１１とｐ型ウェル領域１１７との間、あるいはｐ型ウェル領域１１７とｎ－型ＳｉＣエピ層１０２との間のいずれかにおいて、ソース電極１２１からドレイン電極１２４への導通を阻害する。ゲート電極１２２に対して負の電圧を加えた場合においては、ゲート電極１２２の下部のゲート絶縁膜１０７に覆われたｐ型ウェル領域１１７において、多数キャリアの正孔による蓄積層が形成される。このため、電流を流すことがさらに困難となる。
　しかしゲート電極１２２に対して正の電圧を加えると、ゲート電極１２２の下部のゲート絶縁膜１０７に覆われたｐ型ウェル領域１１７において電子による反転層が形成される。このため、ｎ＋型ソース不純物領域１１１からドレイン電極１２４にかけての領域には空乏層が形成されなくなる。したがってソース電極１２１とドレイン電極１２４との間の電位差に応じて、両電極間に電流を流すことが可能になる。
　なお、ｐ＋型ウェルコンタクト不純物領域１１６は、ソース電極１２１とｐ型ウェル領域１１７とを電気的に接続することにより、ｐ型ウェル領域１１７における電位を固定する役割を有する。ｐ型ウェル領域１１７は上述したように不純物濃度が１×１０１６ｃｍ－３と低い。このため、ｐ型ウェル領域１１７とソース電極１２１とを直接接合することにより両者を電気的に接続することが困難である。そこでＤＭＯＳ４００においては、ｐ型ウェル領域１１７と同じｐ型の注入層からなり、ｐ型ウェル領域１１７よりも不純物濃度の高いｐ＋型ウェルコンタクト不純物領域１１６を、ソース電極１２１と接合するように配置している。このようにすれば、ｐ＋型ウェルコンタクト不純物領域１１６を介してソース電極１２１とｐ型ウェル領域１１７とを電気的に接続することが可能となる。したがってｐ型ウェル領域１１７の電位をソース電極１２１の電位により制御することができる。このようにすれば、たとえばｐ型ウェル領域１１７に反転層が形成されず、ソース電極１２１とドレイン電極１２４との間に電流が流れない状態における耐圧を容易に制御することができる。
　次に、ＤＭＯＳ４００の製造方法について説明する。ＤＭＯＳ４００の製造方法においては、上述した各半導体装置の製造方法に存在しない、ｐ＋型ウェルコンタクト不純物領域１１６を形成する工程が存在する。ｐ＋型ウェルコンタクト不純物領域１１６は、たとえばｎ＋型ソース不純物領域１１１と同様に、図１７に示すように、ｎ－型ＳｉＣエピ層１０２の上側の主表面から一定の深さの領域に対して、イオン注入法を用いて形成する。たとえば上記のｐ型層であるｐ型ゲート不純物領域１１２と同様に、たとえばアルミニウム（Ａｌ）やホウ素（Ｂ）などを不純物として、１×１０１９ｃｍ－３程度の濃度となるようイオン注入を行なうことが好ましい。また、イオン注入を行なった後には、当該不純物を活性化させるため、アニール処理を行なうことが好ましい。
　図１７に示すように、ゲート絶縁膜１０７は、ｐ型ウェル領域１１７の一部およびｎ－型ＳｉＣエピ層１０２、そしてｎ＋型ソース不純物領域１１１の一部を覆うように形成することが好ましい。このようにすれば、たとえばゲート電極１２２に正の電圧を印加した際にｐ型ウェル領域１１７の接合面近傍における反転層の形成を確実に行なうことができる。
　以上の手順により形成したＤＭＯＳ４００は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有するＤＭＯＳ４００を形成することができる。１対のｐ型ウェル領域１１７同士や、間隔の狭いｐ＋型ウェルコンタクト不純物領域１１６とｎ＋型ソース不純物領域１１１などが重なり合うことにより、ソース電極１２１とドレイン電極１２４とを上下方向に連続する電流の通り道が遮断されるなどの不具合の発生を抑制することもできる。したがって、当該ＤＭＯＳ４００における電流－電圧特性などの電気特性を安定したものとすることができる。
　本実施例７については以上に述べた各点においてのみ、本実施例６と異なる。すなわち本実施例７について、上述しなかった構成や条件、手順や効果などは、全て本実施例６に順ずる。
　図１８に示すＵＭＯＳ４１０は、図１７に示すＤＭＯＳ４００と基本的に同様の態様を備えている。ただし、ＵＭＯＳ４１０においては、ゲート絶縁膜１０７がｐ型ウェル領域１１７のゲート電極１２２側（内側）の上下方向に伸びる側面および、ゲート電極１２２の最下部の左右方向に伸びる底面を覆うように形成されている。以上の点においてのみ、ＵＭＯＳ４１０はＤＭＯＳ４００と異なる。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
　ここでＵＭＯＳ４１０の動作について説明する。ＤＭＯＳ４００と同様に、ゲート絶縁膜１０７に沿ったｐ型ウェル領域１１７の側面（接合面近傍）において、ゲート電極１２２への電圧印加に応じて電子の反転層を形成することができる。すると、ソース電極１２１とドレイン電極１２４との電位差に応じて、ｎ＋型ソース不純物領域１１１、ｐ型ウェル領域１１７の反転層、ｎ－型ＳｉＣエピ層１０２、ｎ＋型ＳｉＣ基板１０１を経由した電流を、上記両電極間に印加することが可能となる。このときのソース電極１２１とドレイン電極１２４との間の電流は、ゲート絶縁膜１０７に沿うように流れることになる。
　ＵＭＯＳ４１０の製造方法としては、図８に示す炭化珪素の薄膜を形成する工程（Ｓ２０）においてｎ－型ＳｉＣエピ層１０２を形成し、ｐ型ウェル領域１１７やｐ＋型ウェルコンタクト不純物領域１１６、ｎ＋型ソース不純物領域１１１を形成した後、図１８に示す形状のゲート絶縁膜１０７を形成するための溝形状を形成する。上記溝はたとえば反応性イオンエッチング法（ＲＩＥ法）を用いることにより形成することができる。なお、ｐ型ウェル領域１１７の側面における反転層の形成による、ソース電極１２１とドレイン電極１２４との導通を確実に行なうため、上記溝の上下方向の深さは、ｐ型ウェル領域１１７の深さよりも深いことが好ましい。そして上記方法により形成された溝の表面上に、横型ＭＯＳＦＥＴ３００などと同様に、たとえば熱酸化法を用いて、ゲート絶縁膜１０７を形成する。
　以上の手順により形成したＵＭＯＳ４１０は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有するＵＭＯＳ４１０を形成することができる。間隔の狭いｐ＋型ウェルコンタクト不純物領域１１６とｎ＋型ソース不純物領域１１１などが重なり合うことにより、ソース電極１２１とドレイン電極１２４とを上下方向に連続する電流の通り道が遮断されるなどの不具合の発生を抑制することもできる。したがって、当該ＵＭＯＳ４１０における電流－電圧特性などの電気特性を安定したものとすることができる。
　本実施例８については以上に述べた各点においてのみ、本実施例７と異なる。すなわち本実施例８について、上述しなかった構成や条件、手順や効果などは、全て本実施例７に順ずる。
　図１９に示すショットキーダイオード５００は、ｎ＋型ＳｉＣ基板１０１の主表面上にｎ－型ＳｉＣエピ層１０２を形成した薄膜付き基板の、一方の主表面上にアノード電極１２５を、他方の主表面上にカソード電極１２６を配置した構成である。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。ただしｐ型とｎ型とを逆にした場合、アノード電極１２５とカソード電極１２６との配置される箇所が図１９の場合と入れ替わる。
　ｎ＋型ＳｉＣ基板１０１は、厚みが３００μｍ以上４００μｍ以下で、窒素原子の不純物濃度が１×１０１９ｃｍ－３である、低抵抗の炭化珪素基板からなる。ｎ－型ＳｉＣエピ層１０２は、５×１０１５ｃｍ－３程度の窒素原子の不純物を含む、厚みが１０μｍ程度の層である。またアノード電極１２５は、当該電極に電圧を印加しない状態においてｎ－型ＳｉＣエピ層１０２とショットキー接合を構成することができる金属材料から構成される。カソード電極１２６は、ｎ＋型ＳｉＣ基板１０１とオーミック接合を構成することができる金属材料から構成される。
　ここでショットキーダイオード５００の動作について説明する。ショットキーダイオード５００におけるアノード電極１２５は、たとえば上述した横型ＭＥＳＦＥＴ２００におけるゲート電極１２２と同様の効果を有する。すなわち、アノード電極１２５とｎ－型ＳｉＣエピ層１０２との接合部分にはショットキー障壁が形成されている。したがってたとえばアノード電極１２５に対して電圧を印加しなかったり、負の電圧を印加したりした場合には、上記ショットキー障壁によりｎ－型ＳｉＣエピ層１０２の内部に広がる空乏層の存在により、アノード電極１２５とカソード電極１２６との間に電位差を与えても両電極の間に電流を流すことは困難となる。
　一方、たとえばアノード電極１２５に対して正の電圧を印加すれば、当該電圧の大きさに応じてショットキー障壁が消滅し、ｎ－型ＳｉＣエピ層１０２中の空乏層も消失する。このときアノード電極１２５とカソード電極１２６との間に電位差を与えれば当該両電極の間に電流を流すことができる。以上の原理により、ショットキーダイオード５００には整流性を備えることができる。
　なお、ショットキーダイオード５００は、上述した各半導体装置の製造方法において炭化珪素以外の薄膜を形成する工程（Ｓ３０）や半導体装置を形成する後工程（Ｓ４０）として説明した金属薄膜の形成やフォトリソグラフィ技術を用いて形成することができる。
　以上の手順により形成したショットキーダイオード５００は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、当該ショットキーダイオード５００における電流－電圧特性などの電気特性を安定したものとすることができる。
　図２０に示すｐｉｎダイオード５１０は、図１９に示すショットキーダイオード５００の、ｎ－型ＳｉＣエピ層１０２の主表面から一定の深さの領域において、ｎ－型ＳｉＣエピ層１０２と逆の型（たとえばｎ－型ＳｉＣエピ層１０２がｎ型であればｐ型）であるｐ＋型層１１８を備えている。そしてアノード電極１２５、カソード電極１２６ともに、電圧を印加しない状態で接合するＳｉＣの層とオーミック接合されている。
　以上の点についてのみ、ｐｉｎダイオード５１０はショットキーダイオード５００と異なる。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。ただしｐ型とｎ型とを逆にした場合、アノード電極１２５とカソード電極１２６との配置される箇所が図２０の場合と入れ替わる。
　ｐ＋型層１１８は、たとえば上述したｐ＋型ゲート不純物領域１１３などと同様に、アルミニウムを不純物として１×１０１９ｃｍ－３程度と高純度に含む、厚みが１．５μｍ程度の注入層であることが好ましい。
　次に、上記ｐｉｎダイオード５１０の動作について説明する。ｐｉｎダイオード５１０は、通常の状態では、ｐ＋型層１１８とｎ＋型ＳｉＣ基板１０１とに挟まれたｎ－型ＳｉＣエピ層１０２において、不純物の濃度が低く絶縁体に近い状態であるため、両電極間に電流は流れない。またアノード電極１２５に負の電圧を印加し、カソード電極１２６に正の電圧を印加しても、ｐ＋型注入層１１８とｎ－型ＳｉＣエピ層１０２との接合面近傍において空乏層が広くなり、両電極の間に電流はさらに流れにくくなる。
　しかし、たとえばアノード電極１２５に正の電圧を印加し、カソード電極１２６に負の電圧を印加すれば、ｐ＋型注入層１１８とｎ－型ＳｉＣエピ層１０２との空乏層が消滅する。すると、上記両者の間でキャリアの移動が可能となるため、アノード電極１２５とカソード電極１２６との間に電流を流すことが可能となる。
　ｐｉｎダイオード５１０の製造方法としては、ｐ＋型注入層１１８を形成する必要がある。これは図２０に示すように、ｎ－型ＳｉＣエピ層１０２の上側の主表面から一定の深さの領域に対して、イオン注入法を用いて形成する。たとえばＡｌやＢ（ホウ素）などを不純物として１×１０１９ｃｍ－３程度の濃度となるようにイオン注入することが好ましい。
　以上の手順により形成したｐｉｎダイオード５１０は、ｎ－型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、当該ｐｉｎダイオード５１０における電流－電圧特性などの電気特性を安定したものとすることができる。
　本実施例１０については以上に述べた各点においてのみ、本実施例９と異なる。すなわち本実施例１０について、上述しなかった構成や条件、手順や効果などは、全て本実施例９に順ずる。
　以上のように本発明の実施の形態および各実施例について説明を行なったが、今回開示した実施の形態および各実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明は、半導体装置を構成するパターンの品質を向上する技術として、特に優れている。
　１，１０１　基板、１ａ，１ｂ，４ａ，５ａ　主表面、２，３　薄膜付き基板、４，１０２　炭化珪素薄膜、５　炭化珪素外薄膜、６，７　吸着力、８　（０００１）面、９　結晶面、１０　六方晶、１１　３点焦平面、１２　３点焦平面高さ、１３　最高点、１４　最低点、１５　中心部、１６　最小二乗面高さ、８０　ＣＭＰ加工装置、８５　ワーク、８７　研磨台、８９　研磨液、９０　両面加工装置、９３　回転軸、９５　定盤土台、９６　上部定盤、９７　下部定盤、９９　ウェハキャリア、１００　横型ＪＦＥＴ、１０１　ｎ＋型ＳｉＣ基板、１０２　ｎ－型ＳｉＣエピ層、１０３　ｐ－型ＳｉＣ基板、１０４　ｐ－型ＳｉＣエピ層、１０５　表面ｐ型層、１０６　層間絶縁膜、１０７　ゲート絶縁膜、１１０　ＲＥＳＵＲＦ横型ＪＦＥＴ、１１１　ｎ＋型ソース不純物領域、１１２　ｐ型ゲート不純物領域、１１３　ｐ＋型ゲート不純物領域、１１４　ｎ＋型ドレイン不純物領域、１１５　ｐ＋型埋め込み接続不純物領域、１１６　ｐ＋型ウェルコンタクト不純物領域、１１７　ｐ型ウェル領域、１１８　ｐ＋型注入層、１２０　縦型ＪＦＥＴ、１２１　ソース電極、１２２　ゲート電極、１２４　ドレイン電極、１２５　アノード電極、１２６　カソード電極、１２７　基板裏面電極、２００　横型ＭＥＳＦＥＴ、２１０　縦型ＭＥＳＦＥＴ、３００　横型ＭＯＳＦＥＴ、４００　ＤＭＯＳ、４１０　ＵＭＯＳ、５００　ショットキーダイオード、５１０　ｐｉｎダイオード。

Claims (21)

  1. 　主表面（１ａ、１ｂ）の直径が２インチ以上であり、前記主表面（１ａ、１ｂ）におけるbowの値が－４０μｍ以上－５μｍ以下、前記主表面におけるwarpの値が５μｍ以上４０μｍ以下である、炭化珪素からなる基板。
  2. 　前記基板（１、１０１、１０３）の、一方の主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、前記一方の主表面に対向する他方の主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下である、請求の範囲第１項に記載の基板。
  3. 　前記主表面（１ａ、１ｂ）におけるTTVの値が５μｍ以下である、請求の範囲第１項に記載の基板。
  4. 　前記主表面（１ａ、１ｂ）がＣ面となす角度が５０°以上６５°以下である、請求の範囲第１項に記載の基板。
  5. 　請求の範囲第１項に記載の基板（１、１０１、１０３）を用いた半導体装置。
  6. 　主表面（１ａ、１ｂ）の直径が２インチ以上の炭化珪素からなる基板（１）と、
    　一方の前記主表面（１ａ）上に形成された炭化珪素の薄膜（４）とを備える薄膜付き基板（２、３）であって、
    　前記主表面（１ａ、１ｂ）におけるbowの値が－４０μｍ以上０μｍ以下、前記主表面（１ａ、１ｂ）におけるwarpの値が０μｍ以上４０μｍ以下である薄膜付き基板。
  7. 　前記基板（１）の、一方の主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、前記一方の主表面に対向する他方の主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下である、請求の範囲第６項に記載の薄膜付き基板。
  8. 　前記主表面（１ａ、１ｂ）におけるTTVの値が５μｍ以下である、請求の範囲第６項に記載の薄膜付き基板。
  9. 　前記主表面（１ａ、１ｂ）がＣ面となす角度が５０°以上６５°以下である、請求の範囲第６項に記載の薄膜付き基板。
  10. 　請求の範囲第６項に記載の薄膜付き基板（２、３）を用いた半導体装置。
  11. 　主表面（１ａ、１ｂ）の直径が２インチ以上の炭化珪素からなる基板（１）と、
    　一方の前記主表面上に形成された炭化珪素の薄膜（４）と、
    　前記炭化珪素の薄膜の前記基板と対向しない主表面上に形成された炭化珪素以外の薄膜（５）とを備える薄膜付き基板（３）であって、
    　前記主表面（１ａ、１ｂ）におけるbowの値が０μｍ以上１５０μｍ以下、前記主表面（１ａ、１ｂ）におけるwarpの値が０μｍ以上１５０μｍ以下である薄膜付き基板。
  12. 　前記主表面（１ａ、１ｂ）におけるbowの値が０μｍ以上１００μｍ以下、warpの値が０μｍ以上１００μｍ以下である、請求の範囲第１１項に記載の薄膜付き基板。
  13. 　前記基板（１）の、一方の主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、前記一方の主表面に対向する他方の主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下である、請求の範囲第１１項に記載の薄膜付き基板。
  14. 　前記主表面（１ａ、１ｂ）におけるTTVの値が５μｍ以下である、請求の範囲第１１項に記載の薄膜付き基板。
  15. 　前記主表面（１ａ、１ｂ）がＣ面となす角度が５０°以上６５°以下である、請求の範囲第１１項に記載の薄膜付き基板。
  16. 　請求の範囲第１１項に記載の薄膜付き基板（３）を用いた半導体装置。
  17. 　主表面（１ａ、１ｂ）の直径が２インチ以上の炭化珪素からなる基板（１）を準備する工程と、
    　前記基板（１）の一方の前記主表面上に、炭化珪素の薄膜（４）を形成する工程と、
    　前記薄膜（４）の前記基板（１）と対向しない主表面上に、炭化珪素以外の薄膜（５）を形成する工程とを備える、半導体装置の製造方法であって、
    　前記基板を準備する工程においては、前記主表面（１ａ、１ｂ）におけるbowの値が－４０μｍ以上０μｍ以下、前記主表面（１ａ、１ｂ）におけるwarpの値が０μｍ以上４０μｍ以下となるように前記基板を準備し、
    　前記炭化珪素の薄膜（４）を形成する工程においては、前記主表面におけるbowの値が－４０μｍ以上０μｍ以下、前記主表面におけるwarpの値が０μｍ以上４０μｍ以下となるように前記炭化珪素の薄膜（４９）を形成し、
    　前記炭化珪素以外の薄膜（５）を形成する工程においては、前記主表面におけるbowの値が０μｍ以上１５０μｍ以下、前記主表面におけるwarpの値が０μｍ以上１５０μｍ以下となるように前記炭化珪素以外の薄膜（５）を形成する、半導体装置の製造方法。
  18. 　前記基板（１）を準備する工程においては、前記主表面のうち一方の主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、前記一方の主表面に対向する他方の主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下となるように前記基板を準備する、請求の範囲第１７項に記載の半導体装置の製造方法。
  19. 　前記炭化珪素以外の薄膜（５）を形成する工程においては、前記炭化珪素以外の薄膜（５）として金属の薄膜または絶縁膜を形成する、請求の範囲第１７項に記載の半導体装置の製造方法。
  20. 　前記金属はタングステンである、請求の範囲第１９項に記載の半導体装置の製造方法。
  21. 　前記絶縁膜はシリコン酸化膜である、請求の範囲第１９項に記載の半導体装置の製造方法。
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