CN102257190B - 衬底、具有薄膜的衬底、半导体器件和半导体器件的制造方法 - Google Patents

衬底、具有薄膜的衬底、半导体器件和半导体器件的制造方法 Download PDF

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Abstract

提供了一种衬底、具有薄膜的衬底、用上述衬底形成的半导体器件以及制造所述半导体器件的方法，其中所述衬底实现了抑制由于衬底的弯曲而造成半导体器件加工精度的劣化。在衬底(1)中，主表面(1a)的直径为2英寸或更大，主表面(1a)弯曲度值为-40μm至-5μm，并且主表面(1a)的翘曲度值为5μm至40μm。优选衬底(1)的主表面(1a)的表面粗糙程度(Ra)的值为1nm或更小，并且优选主表面(1b)的表面粗糙程度(Ra)的值为100nm或更小。

Description

衬底、具有薄膜的衬底、半导体器件和半导体器件的制造方法
技术领域
本发明涉及一种衬底、具有薄膜的衬底、半导体器件和半导体器件的制造方法，并且更具体而言，涉及一种实现抑制由于衬底的弯曲而造成半导体器件的加工精度劣化的衬底，形成有该衬底的具有薄膜的衬底和半导体器件以及制造上述半导体器件的方法。
背景技术
例如，通常使用通过在由半导体构成的衬底(半导体衬底)的一个主表面上形成薄膜堆叠结构来形成半导体器件的技术。注意，这里的主表面指表面中的最大的、主要的表面，并且尤其在是衬底的情况下，其指上面要形成半导体器件的表面。
为了提高要形成的半导体器件的加工精度，优选，衬底的主表面是平坦的并且以较小程度弯曲。如果衬底的主表面是平坦的，那么就可以增强要形成的半导体器件的尺寸精度和图案的形成精度。例如，下面示出的专利文献1公开了一种碳化硅的单晶衬底，其中减小主表面处的弯曲。
现有技术文献
专利文献
专利文献1：美国专利No.7,422,634B2
发明内容
本发明要解决的问题
在形成半导体器件时，通常，首先在半导体衬底的一个主表面上形成由半导体材料制成的外延层。然后，在外延层的一个主表面上，也就是，与面对衬底的主表面相反的主表面上，形成用于形成半导体器件的金属薄膜或绝缘膜。然后，例如，通过利用光刻技术，以期望的形状对形成的薄膜进行构图。
在进行光刻工艺时，使用诸如步进机的曝光设备，并且通过半导体衬底的背表面的真空吸盘来吸附衬底。这里，如果形成有薄膜的衬底在沿着主表面的方向上被弯曲，那么在沿着弯曲主表面的方向上变得难以均匀地吸附衬底。如果在衬底没有被均匀吸附而是处于不稳定状态时进行光刻工艺，那么就不能通过稳定地构图而在一个位置处形成用于形成半导体器件的薄膜图案的边缘部分，并且会造成具有特定宽度的曝光变化的图案。形成这种具有曝光变化的图案会影响要被形成的半导体器件的电特性等。因此，在具有其上形成薄膜的衬底中，优选，在沿着主表面的方向上弯曲较小，并且主表面是平坦的。
同样，虽然半导体衬底的主表面不具有外延层或形成的薄膜是平坦的也很重要，但是在半导体衬底的主表面上形成外延层或形成半导体器件的薄膜层时，优选，衬底主表面的弯曲较小并且主表面是平坦的。可替选地，优选形状允许校正衬底的弯曲，使得真空吸盘的吸附力可以充分均匀地施加到衬底。虽然专利文献1公开了单晶碳化硅衬底的主表面较少弯曲，但是其未能公开其中主表面上形成外延层或薄膜的衬底的弯曲。
例如，即使在专利文献1中公开的衬底在主表面上没有形成外延层或薄膜时具有弯曲度低的平坦主表面情况下，在衬底的主表面上形成外延层或薄膜时，在沿着主表面方向上的弯曲会变得更大。这是因为在形成外延层或薄膜的过程中，由于施加到衬底的热或应力的影响，衬底会在沿着主表面方向上弯曲。由此，不清楚专利文献1中公开的衬底是否具有光刻要求的平整度。
本发明考虑到上述问题，且本发明的目的是提供一种衬底、具有薄膜的衬底、用上述衬底形成的半导体器件以及制造上述半导体器件的方法，所述衬底实现了抑制由于衬底的弯曲而造成半导体器件的加工精度的劣化。
解决上述问题的方式
这里，将描述用于说明衬底的主表面处弯曲度的术语。图1(A)是根据本发明的实施例的衬底的横截面示意图。图1(B)是示意性示出图1(A)中示出的衬底的主表面中的三点焦平面和中心部分的示意图。图1(C)是示意性示出图1(A)中示出的衬底的主表面上的翘曲度值、弯曲度值和弯度值的横截面示意图。注意，图1(C)仅画出图1(A)中示出的衬底的一个主表面1a。
翘曲度代表下面的尺度。首先，将没有夹紧的衬底1的主表面1a上图1(B)中示出的三个点(三点焦平面11)处的高度(图1(A)中的横截面图中示出的垂直方向上的高度)的平均值被限定为参考高度(三点焦平面高度12)。注意，三点焦平面存在于主表面1a的靠近外边缘的区域中。此时，图1(C)中所示的具有最大高度的最高点13和最低点14之间的距离的总值被限定为翘曲度。表示距离的翘曲度值总是取正值。虽然三点焦平面高度12被布置在比图1(C)中的实际低的部分处，但是这么做是为了便于为解释说明而示出的视图。
另外，弯曲度代表在图1(B)中示出的主表面1a的中心部分15处表示相对于三点焦平面高度12的平均值的坐标的中心部分15的主表面1a上高度的坐标的值。这里，图1(A)中的上侧假定为正坐标。因此，根据主表面1a的弯曲方向，弯曲度的值可以取任意的正值和负值。例如，如图1(C)中所示，在中心部分15处，横截面图中向下凸起形状的主表面1a(衬底1)，相对于三点焦平面11的高度，主表面1a上的高度降低。因此，当主表面处于向下凸起的形状时，弯曲度的值是负值。相反，当主表面1a(衬底1)处于向上凸起的形状时，弯曲度的值是正值。
在图1(A)中的横截面图中示出的衬底1的主表面1a的最小平方面假定为参考高度(最小平面高度16)的实例中，弯度表示主表面1中指示的最高点13和最低点14之间的距离的总值。由于弯度也表示距离，所以其值总是正的，像翘曲度的情况一样。
参考上文，根据本发明一方面的衬底是由碳化硅构成的、具有2英寸或更大直径的主表面、主表面处弯曲度的值不小于-40μm且不大于-5μm并且主表面处的翘曲度的值不小于5μm且不大于40μm的衬底。
在由碳化硅构成的衬底或具有薄膜的衬底的一个主表面上，形成由除了碳化硅之外的诸如金属或绝缘膜的材料而制成的薄膜中，拉伸应力施加到该衬底(或具有薄膜的衬底)，在具有薄膜的衬底中，例如由碳化硅构成的外延层(薄膜)形成在由碳化硅构成的衬底的一个主表面上。作为施加拉伸应力的结果，在薄膜形成侧上的主表面假定为上侧的情况下，在横截面上观察衬底(或具有薄膜的衬底)时衬底变形为在向上凸起的方向上弯曲。为了在作为后工艺的光刻工艺中以稳定的方式吸附衬底，优选衬底在向上凸起的方向上适度弯曲。
因此，在衬底(或具有薄膜的衬底)上形成由除了碳化硅之外的材料制成的薄膜中，在衬底不具有在其上形成薄膜的阶段中，这是在形成由除了碳化硅之外的材料制成的薄膜之前的步骤，优选衬底在向下凸起的方向上适度弯曲。由此，在衬底(或具有薄膜的衬底)上形成由除了碳化硅之外的材料制成的薄膜时，通过在向上凸起方向上适度弯曲衬底，可以抑制衬底在向上凸起方向上过度弯曲。所以，在衬底不具有在其上形成薄膜的阶段中，衬底在向下凸起方向上弯曲的最佳值的范围优选在由上面的弯曲度或翘曲度表示的范围内。另外，校正由于吸附力而使衬底在向下凸起方向上的弯曲比校正衬底在向上凸起方向上的弯曲更困难。因此，作为在形成由除了碳化硅之外的材料制成的薄膜之前进行光刻工艺的情况的预防措施，也存在最佳值。
通过这样做，由碳化硅形成的外延层或由金属的薄膜或绝缘膜形成在该衬底的一个主表面上的、具有薄膜的衬底的弯曲度或翘曲度的值，可以设定为实现在向上凸起方向上适度弯曲的值，这允许使衬底在执行作为后工艺的光刻工艺中以稳定的方式吸附。因此，可以抑制在形成的图案中出现曝光变化这样的缺陷。
在上述衬底中，优选，一个主表面的表面粗糙程度Ra的值不大于1nm，并且与一个主表面相对的另一主表面的表面粗糙程度Ra的值不大于100nm。
如果具有的弯曲度或翘曲度在上述范围中的衬底的主表面的表面粗糙程度Ra的值小，那么其中在上述衬底的一个主表面上形成薄膜的、具有薄膜的衬底的弯曲度或翘曲度的值可以更可靠地设定为实现在向上凸起方向上适度弯曲的值，这允许使衬底在执行作为后工艺的光刻工艺中以稳定的方式吸附。因此，可以更可靠地抑制在形成的图案中出现曝光变化这样的缺陷。
在上述衬底中，优选，主表面处的TTV的值不大于5μm。如将在后面描述的，TTV是指示每个区域中衬底厚度变化(偏差)的值。也就是说，通过使TTV值更小，可以实现具有厚度分布更接近均匀的衬底。如果在具有厚度分布接近均匀的衬底中，主表面处弯曲度或翘曲度的值在上述范围内，那么可以以更可靠地方式吸附衬底。
在上述衬底中，优选，主表面和C面之间的角度不小于50°且不大于65°。由此，获得了具有高沟道迁移率的绝缘栅晶体管(MOSFET、MISFET)。
根据本发明另一方面的衬底是具有薄膜的衬底，其包括由碳化硅构成且具有2英寸或更大直径的主表面的衬底以及由碳化硅制成的且形成在上述衬底的一个主表面上的薄膜。它是具有薄膜的衬底，其中在上述主表面处弯曲度的值不小于-40μm且不大于0μm，并且上述主表面处翘曲度的值不小于0μm且不大于40μm。
如上所述，如果在衬底的一个主表面上形成由除了碳化硅之外的材料制成的薄膜，那么在薄膜形成侧上的主表面假定为上侧的情况下，衬底会变形成在向上凸起的方向上弯曲。因此，在具有在其上形成的、包括碳化硅的薄膜的薄膜的衬底中，这是在形成由除了碳化硅之外的材料制成的薄膜步骤之前的阶段，衬底的主表面优选在向下凸起的方向上适度弯曲。为此，在具有薄膜的衬底处于碳化硅的薄膜形成在其上且由除了碳化硅之外的材料制成的薄膜不形成在其上的阶段中，在向下凸起方向上衬底的弯曲的最佳值的范围优选在上述由弯曲度或翘曲度表示的范围内。
在薄膜的一个主表面上形成金属的薄膜或绝缘膜的、具有薄膜的衬底的弯曲度或翘曲度的值，可以设定为实现在向上凸起方向上适度弯曲的值，这允许使衬底在执行作为后工艺的光刻工艺中以稳定的方式吸附。因此，可以抑制在形成的图案中出现曝光变化这样的缺陷。
同样在上述具有薄膜的衬底中，如同上面没有形成薄膜的衬底一样，优选，衬底的一个主表面的表面粗糙程度Ra的值不大于1nm，且与一个主表面相对的另一主表面的表面粗糙程度Ra的值不大于100nm。
根据本发明的又一方面的衬底是具有薄膜的衬底，其包括由碳化硅构成的并且具有直径为2英寸或更大的主表面的衬底；由碳化硅构成的并且形成在上述的一个主表面上的薄膜，以及由除了碳化硅之外的材料构成的并且形成在由上述的碳化硅构成的薄膜的主表面上的薄膜，该薄膜与衬底不相对。上述的主表面上弯曲度的值不小于0μm且不大于150μm，且上述的主表面处翘曲度的值不小于0μm且不大于150μm。
如上所述，为了实现作为形成薄膜的步骤的后工艺的光刻工艺中衬底的稳定吸附力，优选衬底在向上凸起的方向上适度弯曲。在向上凸起方向上适度弯曲的衬底中的弯曲度或翘曲度的值在上述值的范围内。如果弯曲度或翘曲度的值在上述的范围内，则在执行作为后工艺的光刻工艺时可以以稳定的方式吸附衬底。因此，可以抑制在形成的图案中出现曝光变化这样的缺陷。
在上述的具有薄膜的衬底中，进一步优选地，主表面处弯曲度的值不小于0μm且不大于100μm，且翘曲度的值不小于0μm且不大于100μm。这里，在执行作为后工艺的光刻工艺中可以以更稳定的方式吸附衬底。因此，可以更可靠地抑制在形成的图案中出现曝光变化这样的缺陷。
还在上述具有薄膜的衬底中，优选，衬底的一个主表面的表面粗糙度Ra的值不大于1nm且与一个主表面相对的另一个主表面的表面粗糙程度Ra的值不大于100nm，与上面没有形成薄膜的衬底一样。
还在上述的具有薄膜的衬底中，优选，衬底的主表面处TTV的值不大于5μm。另外，优选，衬底的主表面和C面之间的角度不小于50°且不大于65°。
在以稳定的方式吸附衬底时，通过进行构图来形成上述的包括衬底或具有薄膜的衬底的半导体器件。因此，可以提供没有曝光变化这种缺陷的高质量半导体器件。
根据本发明的半导体器件的制造方法是一种制造半导体器件的方法，包括步骤：准备由碳化硅构成的且具有直径为2英寸或更大的主表面的衬底；在衬底的一个主表面上形成由碳化硅构成的薄膜；以及在上述的薄膜的主表面上形成由除了碳化硅之外的材料构成的薄膜，该薄膜与衬底不相对。在准备衬底的步骤中，准备衬底使得主表面处弯曲度的值不小于-40μm且不大于0μm，且主表面处翘曲度的值不小于0μm且不大于40μm。在形成由碳化硅构成的薄膜的步骤中，由碳化硅构成的薄膜被形成为使得衬底的主表面处弯曲度的值不小于-40μm且不大于0μm，且衬底的主表面处翘曲度的值不小于0μm且不大于40μm。在形成由除了碳化硅之外的材料构成的薄膜的步骤中，由除了碳化硅之外的材料构成的薄膜被形成为使得衬底的主表面处弯曲度的值不小于0μm且不大于150μm，且衬底的主表面处翘曲度的值不小于0μm且不大于150μm。
通过将在制造半导体器件时通过将由碳化硅构成的衬底的状态下的主表面处的各个弯曲度和翘曲度的值以及在由碳化硅制成的薄膜形成在衬底的一个主表面上的状态下衬底的主表面处的各个弯曲度和翘曲度的值设置在上述的范围内，可以将其中进一步形成由除了碳化硅之外的材料制成的薄膜的、在衬底的主表面处各弯曲度和翘曲度的值能够设置在上述范围内。这里，衬底在向上凸起的方向上适度弯曲。通过如此在向上凸起的方向上适度弯曲其中形成由除了碳化硅之外的材料制成的薄膜的衬底的主表面，在跟着形成上述薄膜的步骤的光刻工艺中，可以以稳定的方式吸附衬底。因此，可以抑制在形成的图案中出现曝光变化这样的缺陷。
在上述准备衬底的步骤中，优选，准备衬底使得衬底的主表面的一个主表面的表面粗糙程度Ra的值不大于1nm且与上述一个主表面相对的另一个主表面的表面粗糙程度Ra的值不大于100nm。
优选，金属的薄膜或绝缘膜形成为由除了上述的碳化硅之外的材料构成的薄膜。这些金属的薄膜和绝缘膜形成在衬底的主表面上作为诸如电极和形成由碳化硅构成的衬底的一个主表面上形成的半导体器件的绝缘膜的组件。尤其是，优选，上述金属是钨且上述绝缘膜是氧化硅膜。
发明效果
根据本发明，可以提供一种衬底、具有薄膜的衬底、用上述衬底形成的半导体器件以及制造上述半导体器件的方法，其中所述衬底实现了抑制由于衬底的弯曲造成半导体器件的加工精度的劣化。
附图说明
图1(A)是根据本发明实施例的衬底的横截面示意图，图1(B)是示意性示出图1(A)中示出的衬底的主表面中的三点焦平面和中心部分的示意图，以及图1(C)是示意性示出图1(A)中示出的衬底的主表面上的翘曲度值、弯曲度值和弯度值的横截面示意图。
图2是具有薄膜的衬底的横截面示意图，其中由碳化硅构成的薄膜被形成在根据本发明实施例的衬底的一个主表面上。
图3是具有薄膜的衬底的横截面示意图，其中由除了碳化硅之外的材料构成的薄膜形成在图2中的衬底的一个主表面上。
图4是示出其中吸附力施加到向上凸起弯曲的衬底的方式的横截面示意图。
图5是示出其中吸附力施加到向下凸起弯曲的衬底的方式的横截面示意图。
图6是示出根据本发明实施例的衬底的TTV的横截面示意图。
图7是示出根据本发明实施例的衬底的晶面方向的晶体结构的示意图。
图8是示出包括根据本发明实施例的衬底的半导体器件的制造方法的流程图。
图9是两面加工设备的示意图。
图10是CMP加工设备的示意图。
图11是示出用根据本发明实施例的衬底形成的横向JFET的结构的横截面示意图。
图12是示出用根据本发明实施例的衬底形成的RESURF横向JFET的结构的横截面示意图。
图13是示出用根据本发明实施例的衬底形成的垂直JFET的结构的横截面示意图。
图14是示出用根据本发明实施例的衬底形成的横向MESFET的结构的横截面示意图。
图15是示出用根据本发明实施例的衬底形成的垂直MESFET的结构的横截面示意图。
图16是示出用根据本发明实施例的衬底形成的横向MOSFET的结构的横截面示意图。
图17是示出用根据本发明实施例的衬底形成的DMOS的结构的横截面示意图。
图18是示出用根据本发明实施例的衬底形成的UMOS的结构的横截面示意图。
图19是示出用根据本发明实施例的衬底形成的肖特基二极管的结构的横截面示意图。
图20是示出用根据本发明实施例的衬底形成的pin二极管的结构的横截面示意图。
具体实施方式
在下文中，将参考附图来描述本发明的每个实施例。在每个实施例中，具有相同功能的元件分配相同的附图标记，并将不再重复它们的描述，除非有特别要求。
参考图1(A)，根据本发明实施例的衬底1是由碳化硅制成的并且具有主表面1a和主表面1b的衬底，所述主表面1a和主表面1b中的每个具有2英寸或更大的直径。另外，主表面1a、1b处弯曲度的值不小于-40um且不大于-5um，并且主表面1a、1b处翘曲度的值不小于5μm且不大于40μm。在下文中，存在主表面1a的侧被假定为上侧，且薄膜或半导体器件形成在主表面1a上。由于弯曲度的值是负值，所以衬底1具有向下凸起的形状，如图1(A)所示，
例如，在形成半导体器件中，在如图2所示的主表面1a上通过外延生长形成例如由碳化硅构成的薄膜(碳化硅薄膜4)，由碳化硅构成的衬底1形成具有薄膜的衬底2。另外，如图3所示，通过在不与衬底1相对的上述碳化硅薄膜4的主表面4a上，形成由除了碳化硅之外的材料构成的薄膜(非碳化硅薄膜5)，来形成具有薄膜的衬底3。通过组合这些碳化硅薄膜4和非碳化硅薄膜5或构图，来形成半导体器件。
这里，如图1和2所示，在通过外延生长在衬底1上形成碳化硅薄膜4的步骤中，在该步骤前和步骤后，衬底1的主表面1a、1b处弯曲度或翘曲度的值没有明显变化。这是因为碳化硅薄膜4生长在由碳化硅构成的衬底1的主表面1a上，也就是说，衬底1和碳化硅薄膜4是用相同的材料制成的，并因此，形成它们两个的晶体结构中热膨胀系数或晶格常数的差异小。
然而，通过图1、2和3之间的比较可以看出，已经在向下凸起方向上弯曲的衬底1，在碳化硅薄膜的主表面4a上形成非碳化硅薄膜5的步骤中，变形为在向上凸起的方向上弯曲。这是因为在形成非碳化硅薄膜5的步骤中，由与碳化硅不同的材料制成的薄膜被形成在碳化硅薄膜4的主表面上，并因此产生由碳化硅薄膜4和非碳化硅薄膜5之间的热膨胀系数差或形成它们两个的晶体结构的晶格常数差而造成的拉伸应力。
例如，由金属的薄膜或绝缘材料形成非碳化硅薄膜5，用于形成电极或绝缘膜，所述电极或绝缘膜用于形成半导体器件。通过构图非碳化硅薄膜5，以便形成期望的形状，作为形成半导体器件的组件，来形成期望的半导体器件。为此，在形成非碳化硅薄膜5之后，例如，在利用光刻技术对非碳化硅薄膜5进行构图中，例如通过真空吸盘，从非碳化硅薄膜5的主表面5a上方吸附具有薄膜的衬底3。
这里，例如，在考虑到吸附力6例如通过真空吸盘施加到如图4所示的向上凸起弯曲的衬底1的情况和吸附力7从如图5所示的向下凸起弯曲的衬底1的上方相似地施加的情况。注意，为了简单说明，在图4和5中示出不具有形成的薄膜的衬底1。
例如，在吸附力6从向上凸起弯曲的衬底1上方施加的情况下，如图4所示，通过真空吸盘的吸附力首先达到衬底1主表面的中心部分并且用作校正和使衬底1的中心部分的凸起形状变平。这里，衬底1的下部通过衬底1的外边缘部分被支撑在整个圆周的周围。另外，由于仅需要将吸附力6单独施加到凸起形状的中心部分的一点上，所以在吸附力6施加到衬底1的情况下，在保持固定在一个位置的状态下，吸附力6可以很容易接受而没有像倾斜或位置位移这样的不稳定操作。
相反，例如，在吸附力7从如图5所示的向下凸起弯曲的衬底1的上方施加的情况下，如果图5所示的左边和右边的吸附力7同时且同样施加到衬底1上，其用作校正和使衬底1的凸起形状变平。然而，例如，如果衬底1的弯曲状态是不对称的，也就是说，例如，如果图5中示出的左边上的吸附力7在右边上的吸附力7施加之前施加到衬底1，那么衬底1会通过左吸附力7以左侧向下移动而右侧向上移动的方式倾斜。也就是说，除非在衬底1的外边缘部分的整个圆周周围实现充分均匀的吸附，否则难以以稳定的方式固定衬底1，使其不倾斜或不经历位置位移。因此，通过从向下凸起弯曲的衬底1上方施加吸附力7，很难校正衬底1的弯曲。综上所述，经受光刻工艺的衬底，也就是说，其中形成碳化硅薄膜4和非碳化硅薄膜5的具有薄膜的衬底3，优选向上凸起弯曲，而不是向下凸起弯曲。
如果上述具有薄膜的衬底3向上凸起弯曲的程度过大，即使用图4所示的吸附力6，也很难校正具有薄膜的衬底3的弯曲。因此，存在具有薄膜的衬底3的向上凸起弯曲度的容许范围，并且具有薄膜的衬底3优选在该容许范围内向上凸起弯曲。由此，为了使其上形成了碳化硅薄膜4和非碳化硅薄膜5的、具有薄膜的衬底3处于如上所述的向上凸起适度弯曲的状态，在形成薄膜之前图1所示的衬底1优选在适度范围内向下凸起弯曲。这里，在具有2英寸或更大直径的主表面1a、1b的衬底1中，优选，如上所述，主表面1a、1b上的弯曲度的值不小于-40μm且不大于-5μm，并且翘曲度的值不小于5μm且不大于40μm。通过这样做，通过在衬底1上形成碳化硅薄膜4和非碳化硅薄膜5而获得的具有薄膜的衬底3，可以如上所述适度地向上凸起弯曲。
如上所述，包括衬底1和形成在图2所示的衬底1的主表面1a上的碳化硅薄膜4的具有薄膜的衬底2，也优选在适度范围内向下凸起弯曲，如同衬底1的情况一样。具体地，用于具有薄膜的衬底2的衬底1优选主表面1a处弯曲度的值不小于-40μm且不大于0μm，且主表面1a处翘曲度的值不小于0μm且不大于40μm。如上所述，在衬底1的主表面1a上形成碳化硅薄膜4的步骤中，不会产生如在衬底1的弯曲方向上显著变化这样的形变。因此，用于具有薄膜的衬底2的衬底1的主表面1a处弯曲度或翘曲度的容许范围接近于图1中示出的衬底1主表面1a处的弯曲度或翘曲度的容许范围。然而，例如，在用于形成碳化硅薄膜4的外延生长的过程中，会产生轻微变形。因此，还容许翘曲度的值比衬底1的值小。由上文所述，具有薄膜的衬底2的弯曲度或翘曲度的值的容许范围与衬底1的容许范围略微不同。
对于具有薄膜的衬底3，其中非碳化硅薄膜5进一步形成在形成具有薄膜的衬底2的碳化硅薄膜4的主表面4a上，优选，衬底1的主表面1a处弯曲度的值不小于0μm且不大于150μm，并且主表面1a处翘曲度的值不小于0μm且不大于150μm。由于弯曲度的值是正的，所以可以说如图3所示的(如上所述的)具有薄膜的衬底3优选为向上凸起形状。虽然具有薄膜的衬底3优选为向上凸起形状，但是具有薄膜的衬底3的弯曲度优选尽可能的低，因为具有薄膜的衬底3通过施加由真空吸盘产生的吸附力而受到光刻处理。具体地，进一步优选，形成具有薄膜的衬底3的衬底1的主表面1a处的弯曲度的值不小于0μm且不大于100μm，并且翘曲度的值不小于0μm且不大于100μm。注意，进一步优选完全平坦的状态，也就是，弯曲度或翘曲度的值为0μm。
其间，如果衬底1的直径不同，例如，尽管主表面1a的曲率是相同的，那么如上所述的表示衬底1的主表面1a的弯曲程度的翘曲度是不同的。因此，例如，在使用具有更大直径的衬底1的情况下，为了使翘曲度的值更小，主表面1a的曲率优选更小。
上述图1中示出的衬底1、图2中示出的用于具有薄膜的衬底2的衬底1和图3中示出的用于具有薄膜的衬底3的衬底1，优选一个主表面的表面粗糙程度Ra的值不大于1nm，且与这一主表面相对的另一主表面的表面粗糙程度Ra的值不大于100nm。注意，在衬底1中，进一步优选，上面要形成薄膜的主表面1a的表面粗糙程度Ra的值不大于1nm，且上面没有要形成薄膜的主表面1b的表面粗糙程度Ra的值不大于100nm。
如上所述，由于在由碳化硅构成的衬底1上形成碳化硅薄膜4中，形成由与衬底1的材料相同的材料制成的薄膜，所以与衬底1弯曲相关的形变小。然而，在形成碳化硅薄膜4的步骤中，衬底1还被放置在加热环境中，并因此会产生由于热应力造成的形变。具体地，例如，即使图1中示出的上面没有形成薄膜的衬底1弯曲成向下凸起形状，具有被形成的碳化硅薄膜4的、具有薄膜的衬底2也会形变成向上凸起形状。如果在这种情况下通过进一步形成非碳化硅薄膜5来形成具有薄膜的衬底3，最初处于向上凸起形状的衬底1由于上述的拉伸应力而形变为进一步向上凸起的形状。然后，具有薄膜的衬底3的翘曲度或弯曲度的值会超出容许范围。
为了抑制上述现象，衬底1的主表面1a、1b的表面粗糙程度Ra优选被控制在期望的范围内，如上所述。通过这样做，由于衬底1的主表面1a、1b处的结晶度基本同样良好，所以可以抑制由于加热造成的晶格的重组等。从而，可以抑制在形成薄膜步骤之前和之后衬底1的主表面1a、1b的弯曲程度或方向的显著变化。
这里，在三点焦平面高度12作为参考的情况下，图1(C)中示出的翘曲度限定为三点焦平面高度12和衬底1的主表面1a的最高点13之间的高度差和三点焦平面高度12和衬底1的主表面1a的最低点14之间的高度差的和。另外，在最小平方面高度16作为参考的情况下，图1(C)中示出的弯度的值限定为最小平方面高度16和衬底1的主表面1a的最高点13之间的高度差和最小平方面高度16和衬底1的主表面1a的最低点14之间的高度差的和。因此，如图1(C)所示，在很多情况下，在图1中示出的衬底1或图2和图3中的衬底1的主表面1a处，翘曲度和弯度的值彼此相等。由此，不仅翘曲度而且弯度也可以用作用于控制衬底1的弯曲的数值。
现在将考虑衬底1的TTV(总厚度变化)。首先，例如，注意厚度，其是衬底1的主表面1a和主表面1b之间的距离。这里，假设衬底1的一个主表面(例如，图6中的主表面1b)是十分平坦的表面。这里，考虑了图6中示出的衬底1，其中确定了与主表面1b相对的主表面1a的每个区域中的位置，以对应于衬底1每个区域的厚度。图6中示出的衬底1的厚度最大区域中的厚度T1和厚度最小区域中的厚度T2之间的差表示衬底1的厚度变化。该厚度差限定为TTV。根据本发明，图1中的衬底1和图2和3中的衬底1，优选具有不大于5μm的图6所示的主表面1a处的TTV的值。由此，可以获得具有更接近均匀的厚度分布的衬底1。在具有的厚度分布接近均匀的衬底1中，主表面1a和主表面1b之间的形状和不规则性程度相似。因此，例如，在形成碳化硅薄膜4或非碳化硅薄膜5中，可以抑制在衬底1的主表面1a和主表面1b之间产生弯曲状态、表面形状等显著不同的现象。更优选地，例如，可以抑制衬底1的主表面1a向上凸起弯曲而主表面1b向下凸起弯曲的现象产生。由此，可以方便地控制图1中的衬底1或图2和3中的衬底1的弯曲状态。因此，可以很容易地控制通过在衬底1上形成碳化硅薄膜4和非碳化硅薄膜5获得的具有薄膜的衬底3的弯曲程度，使得衬底如上所述向上凸起适度弯曲。
上述图1、2和3中的衬底1的主表面1a、1b和C面之间的角度优选不小于50°且不大于65°。这里，C面指(0001)面8，表示关于六方晶体10的垂直方向的水平面，六方晶体10显示出图7中示出的碳化硅的晶体结构。图7中示出的晶面9和(0001)面8之间的角度α假定为50°或更大且65°或更小。这里，晶面9优选等于上述的衬底1的主表面1a、1b的面方向。由此，获得了具有高沟道迁移率的绝缘栅晶体管(MOSFET、MISFET)。
现在将描述包括上述衬底1的半导体器件的制造方法。如图8中的流程图所示，根据本发明实施例的半导体器件的制造方法包括：准备衬底的步骤(S10)、形成由碳化硅构成的薄膜的步骤(S20)、形成由除了碳化硅之外的材料构成的薄膜的步骤(S30)、以及形成半导体器件的后续步骤(S40)。
在准备衬底的步骤(S10)中，准备图1(A)中所示的由碳化硅构成的具有2英寸或更大直径的主表面1a、1b的衬底1。这里，优选准备衬底1，使得衬底1的主表面1a、1b上弯曲度的值不小于-40μm且不大于0μm，并且主表面1a、1b上翘曲度的值不小于0μm且不大于40μm。
为了形成衬底1，首先，例如，利用升华-再结晶方法或高温CVD方法，来制造由碳化硅构成的晶锭。这里，晶锭的主表面优选直径大于要期望形成的衬底1的主表面的直径。应该注意，上文提到的晶锭的主表面指由晶锭形成衬底1中在衬底1的主表面方向上延伸的面，并且指在与展现碳化硅的晶体结构的六方晶体的C面((0001)面)的角度不小于50°且不大于65°的方向上延伸的面。其后，通过研磨掉晶锭的主表面的外圆周部分，对晶锭的主表面进行处理，以便具有衬底1的期望的直径。
另外，考虑到在衬底1上形成的半导体器件的高成品率，要被使用的由碳化硅构成的衬底1优选具有不大于1cm-2的微管密度、不大于103cm-2的位错(螺旋位错、刃型位错、基面位错)密度和不大于0.1cm-1的堆叠缺陷密度。因此，优选制造满足上述条件的晶锭。
此外，形成表示结晶轴方向的取向平面。如上所述，例如，如果晶锭的主表面是相对于C面具有特定角度(偏离角)的面，优选地，两个彼此相交的取向平面中的一个取向平面(第一取向平面)在与偏离方向(偏离角的方向)基本平行的方向上延伸，并且另一个取向平面(第二取向平面)在与偏离方向基本垂直的方向上延伸。
接下来，形成衬底1的形状，例如，通过利用线锯在沿着主表面的方向上以特定厚度来切片该晶锭。通过进行这种加工，晶锭的主表面可以基本与衬底1的主表面的方向相匹配。由于衬底1是用于制造半导体器件的衬底，所以上述厚度优选不小于300μm且不大于500m。应该注意，通过应用线沿着上述第二取向平面的方向上切片，可以减小衬底1的弯曲。也就是说，要最终形成的衬底的弯曲度、翘曲度等的值可以设定为在上述范围内的值。通过使在上述工序中形成的衬底1的外边缘部分成斜角，去除外边缘部分的角落。
然后，对衬底1的主表面1a、1b进行抛光步骤。该抛光步骤由两面研磨、两面精磨、两面机械抛光和CMP抛光组成。注意，如果主表面1a、1b的表面粗糙程度Ra的值或弯曲度、翘曲度等的值满足期望值，那么上述抛光步骤可以部分地省略。
首先，在两面研磨中，处理成形的衬底1以及调节弯曲度、翘曲度等的值被执行。通过利用图9中示出的两面加工设备90，进行两面研磨。两面加工设备90包括布置在下部中的下表面板97，在下表面板97上要被设置要加工的衬底1，并且晶片载体99放置在下表面板97上。上表面板96提供在下表面板97和晶片载体99上方。上表面板96固定到表面板基部95上。
如图9中的垂直箭头所示，表面板基部95和上表面板96是在垂直方向上可移动的。当表面板基部95和上表面板96下降成与晶片载体99接触并在其上施加负载时，如图9中指示旋转的箭头所示，围绕着旋转轴93进行旋转，同时负载从上向下施加到衬底1。也就是说，上表面板96和晶片载体99以彼此相反的方向旋转。通过这样做，抛光了设定在晶片载体99上的衬底1的两个主表面1a和1b。因此，与衬底1(主表面1a)相对的上表面板96的主表面和与衬底1(主表面1b)相对的下表面板97的主表面，优选包含用于抛光主表面1a、1b的磨料。
例如，上表面板96和下表面板97优选由诸如铁或铜的金属材料、磨石或嵌入有磨料颗粒的陶瓷材料形成。在上表面板96由诸如铁或铜的金属材料形成的实例中，含有磨料的抛光液体优选施加到与衬底1(主表面1a)相对的上表面板96的主表面上。通过这样做，通过旋转，同时降低上表面板96，可以抛光安装在晶片载体99上的衬底1的主表面1a和1b。
在由嵌入有磨料颗粒的陶瓷材料形成上表面板96和下表面板97的实例中，适当的磨料嵌入在陶瓷材料中。因此，当进行旋转并降低上表面板96时，嵌入在上表面板96和下表面板97中的磨料会抛光在晶片载体99上安装的衬底1的主表面1a(1b)(实现两面研磨)。注意，在两面研磨中，上述磨料的颗粒尺寸优选不小于30μm且不大于200μm。
现在将描述两面精磨。上述两面研磨主要目的在于调整形状的处理，诸如衬底1的主表面1a、1b的弯曲，而与上述两面研磨相比，两面精磨的主要目的在于用于降低衬底1的主表面1a、1b的表面粗糙程度的抛光处理。两面精磨指用于降低主表面1a、1b的表面粗糙程度的抛光处理之中的粗抛光处理。
在两面精磨中，优选使用颗粒尺寸比两面研磨中更小的磨料。因此，利用由金属材料(具体地，铜、铁或锡)制成的上表面板96和下表面板97，磨料优选施加到与衬底1相对的上表面板96的表面上。这里，优选使用具有的颗粒尺寸不小于3μm且不大于10μm的磨料作为要施加的磨料。注意，上述的两面加工设备90也可以用于两面精磨处理，并且处理方法除了磨料或上表面板96(下表面板97)中的差异之外，与两面研磨相同。
现在将描述两面机械抛光。两面机械抛光指为了与两面精磨相比进一步降低表面粗糙程度Ra，磨光之前的抛光。在进行两面机械抛光中上表面板96(下表面板97)优选由金属材料(具体地，铜或锡)、由无纺织布制成的抛光垫或树脂材料来形成。磨料优选应用到由这种材料形成的上表面板96(下表面板97)的表面上，其是与衬底1相对的表面。这里，优选使用具有的颗粒尺寸不小于0.5μm且不大于3μm的磨料作为要采用的磨料。注意，上述的两面加工设备90也可以用于两面机械抛光处理，并且处理方法除了磨料或上表面板96(下表面板97)中的差异之外，与两面研磨或两面精磨中的相同。
然后，为了仅对衬底1的一个主表面1a进行最终抛光，以形成半导体器件，进行CMP抛光。CMP抛光处理是通过利用图10所示的CMP加工设备80进行的。如图10所示，抛光液89施加(滴落)在抛光基部87的一个主表面上，例如，抛光基部87由无纺织布制成的抛光垫或树脂材料形成。例如，优选使用主要由硅胶构成的抛光液，作为抛光液89。然后，将衬底1结合到工件85，使得主表面1a与抛光基部87相对。然后，将结合到衬底1的工件85放置在抛光基部87上。
在这种情况下，工件85和抛光基部87转动，如图10中指示旋转的箭头所示。因而，抛光了与抛光基部87相对的衬底1的主表面1a(1b)。通过上述每个处理，优选进行加工，使得衬底1的主表面中的一个主表面的表面粗糙程度Ra的值不大于1nm，且与这一主表面相对的另一主表面的表面粗糙程度Ra的值不大于100nm。注意，进一步优选，在其上要形成薄膜的衬底1的主表面1a的表面粗糙程度Ra的值不大于1nm，并且在其上不形成薄膜的主表面1b的表面粗糙程度Ra的值不大于100nm。然后，对衬底1进行有机清洗或RCA清洗。通过上述工序，可以形成具有期望的弯曲程度或表面粗糙程度的衬底1。
然后，在图8所示的形成由碳化硅制成的薄膜的步骤中(S20)，例如，通过CVD外延生长方法，在由碳化硅构成的衬底1的主表面1a上形成由碳化硅构成的薄膜(外延层)。由此，如图2所示，形成了具有薄膜的衬底2，其中碳化硅薄膜4形成在衬底1的主表面1a上。这里，使用氢气作为用于形成碳化硅薄膜的载气，并使用硅烷(SiH4)气体或丙烷(C3H8)气体作为源气体。注意，优选，例如如果在碳化硅薄膜4中要包含n型掺杂剂作为杂质，同时引入氮气(N2)；并且例如如果在碳化硅薄膜4中要包含p型掺杂剂作为杂质，引入三甲基铝(TMA)。另外，在利用上述气体，用于具有薄膜的衬底2的衬底1的弯曲度、翘曲度等的值被控制在上述范围内的实例中，优选使用这种条件，如：生长炉的温度不低于1400℃且不高于1800℃，并且外延生长中加热时间段不短于30分钟且不长于300分钟。
在形成由碳化硅构成的薄膜的步骤(S20)中，优选使用主要由碳构成的构件形成的构件，作为载送衬底1的构件。然而，用于载送衬底1的构件的表面区域，也就是，与衬底1的主表面1b接触的区域，优选利用由除了碳化硅之外的材料制成的薄膜覆盖，诸如碳化钽(TaC)。由此，可以抑制衬底1的主表面1b(没有形成碳化硅薄膜4的主表面)上碳化硅的粘附。另外，可以抑制衬底1产生形变，诸如由于加热而造成粘附在主表面1b的表面上的碳化硅升华时的热应力所导致的弯曲。
接下来，要进行的形成由除了碳化硅之外的材料构成的薄膜的步骤(S30)涉及形成用于形成半导体器件的电极、绝缘体等的金属、绝缘膜等的薄膜作为图3所示的具有薄膜的衬底3上的非碳化硅薄膜5的步骤。非碳化硅薄膜5的实例包括对于在形成杂质层中进行离子注入的区域或期望防止形成半导体器件的区域而形成的离子注入防止膜。例如，优选，形成钨或铝的薄膜作为金属膜，以及形成氧化硅膜(SiO2)作为绝缘膜。另外，可以形成铝、加入硅的铝、铜、多晶硅、镍或钛的薄膜，作为要形成半导体器件的互连材料。例如，优选利用气相沉积方法或溅射方法来形成这种薄膜。
可以形成氧化硅膜(SiO2)、氮化硅膜(Si3N4)、氮氧化硅膜(SiON)等，作为半导体器件的栅绝缘膜或层间绝缘膜，或作为用于保护半导体器件的表面的钝化膜。例如，优选利用热氧化方法或CVD方法，来形成这种绝缘膜。
在控制加热温度、加热时间段等的同时，优选地形成用作上述非碳化硅薄膜5的各种薄膜，使得在形成各种薄膜之后具有薄膜的衬底的主表面处的衬底1的弯曲度、翘曲度等的值在上述范围内，也就是，不小于0μm且不大于150μm。
图8中示出的形成半导体器件的后续步骤(S40)指通过使上述形成的非碳化硅薄膜5受到光刻工艺来形成具有期望图案的半导体器件的步骤。在光刻工艺中，通过使用抗蚀剂和曝光设备来优选地形成期望的图案，使得在其外边缘部分中不会造成像曝光变化这样的缺陷。
利用上述的衬底1或具有薄膜的衬底2、3，通过进行基于上述制造半导体器件的方法的工艺，可以形成包括没有像曝光变化这样的缺陷的高质量图案的半导体器件。因此，在该半导体器件中的诸如电流-电压特性的电特性能够是稳定的。
实例1
在下文中，作为实例，将描述利用这种衬底(具有薄膜的衬底)形成的各种半导体器件和根据本发明的实施例的半导体器件的制造方法。
图11中示出的横向JFET 100包括p-型SiC衬底103和n-型SiC外延层102。n+型源极杂质区111、p+型栅极杂质区113和n+型漏极杂质区114，在不与p-型SiC衬底103相对侧上(图11中的上侧)，被包括在离n-型SiC外延层102的主表面特定深度的区域中。在p+型栅极杂质区113周围存在p型栅极杂质区112。源电极121、栅电极122和漏电极124分别形成在n+型源极杂质区111、p+型栅极杂质区113和n+型漏极杂质区114的主表面上。层间绝缘膜106布置在源电极电极121和栅电极122之间以及栅电极122和漏电极124之间。层间绝缘膜被形成以便保护器件表面。在不与n-型SiC外延层102相对侧(图11中的下侧)上，衬底背电极127布置在p-型SiC衬底103的主表面上。注意，上述的每个组件的p型和n型都可以对换。
例如，p-型SiC衬底103由p型碳化硅形成。p-型表示低浓度p型杂质、高电阻和半绝缘性质。具体地，p-型SiC衬底103由具有的厚度不小于300μm且不大于400μm并且硼原子的杂质浓度为1×1015cm-3的碳化硅衬底制成。另外，n-型SiC外延层102由n型杂质浓度低的外延层形成。具体地，n-型SiC外延层102由具有的厚度大约为1μm且氮原子的杂质浓度为1×1016cm-3的碳化硅外延层形成。此外，n+型源极杂质区111和n+型漏极杂质区114中的每个由n型离子注入层来形成，并且p+型栅极杂质区113和p型栅极杂质区112中的每个由p型离子注入层形成。n+型表示高浓度n型杂质，p+型表示高浓度p型杂质。具体地，n+型源极杂质区111是包含大约1×1019cm-3的氮原子且具有大约0.4μm厚度的n型层。p+型栅极杂质区113是包含大约1×1019cm-3的铝原子且具有大约0.4μm厚度的p型层。此外，p+型栅极杂质区113周围的p型栅极杂质区112的杂质浓度比p+型栅极杂质区113低，且杂质浓度比n-型SiC外延层102或p-型SiC衬底103高。例如，其是以大约1×1018cm-3的杂质浓度包含铝原子或硼原子且具有的厚度大约为0.5μm的p型层。
为了适应于横向JFET 100要求的特性，针对上述每个区域的杂质浓度是不同的。例如，为了在电极和杂质区之间的接触部分处，通过降低电气电阻来形成欧姆接触，连接到诸如源电极121的电极的n+型源极杂质区111等的杂质浓度高。其间，为了将基于栅电极122和衬底背电极127上的电压而形成的耗尽层的厚度控制为期望的厚度，p+型栅极杂质区113周围的p型栅极杂质区112、p-型SiC衬底103等的杂质浓度低。
这里，将描述横向JFET 100的操作。横向JFET 100是一种半导体器件，其通过向栅电极122施加电压调节由p型栅极杂质区112(p+型栅极杂质区113)和n-型SiC外延层102形成的pn结上的耗尽层的厚度，来控制从源电极121向漏电极124流动的电流量值。
例如，正电压施加到栅电极122。在这种情况下，在由p型栅极杂质区112的p型区和存在于图11所示的p型栅极杂质区112下方的n-型SiC外延层102中的n型区形成的pn结处，没有产生耗尽层。因此，如图11所示，在p型栅极杂质区112下方存在可以通过电子的n-型SiC外延层102的区域。
相反，例如，负电压施加到栅电极122。在这种情况下，在由p型栅极杂质区112中的p型区和存在于图11所示的p型栅极杂质区112下方的n-型SiC外延层102中的n型区而形成的pn结处，产生耗尽层。当该耗尽层达到与p型栅极杂质区112下方的n-型SiC外延层102中的p-型SiC衬底103的界面时，从源电极121向漏电极124的电子流动在那个区域中被阻挡。因此，从源电极121流到漏电极124的电子不能输出为漏极电流。
由此，横向JFET 100可以具体通过改变对栅电极122施加的电压以控制p型栅极杂质区112下方的n-型SiC外延层102中耗尽层的厚度，来控制从源电极121向漏电极124流动的电流。
现在将描述横向JFET 100的制造方法。在形成横向JFET 100时，优选遵循上述图8中的流程图中所示的制造方法。
首先，在图8中所示的准备衬底(S10)的步骤中，准备p-型SiC衬底103。具体地，准备由碳化硅构成的p-型SiC衬底103，例如其包含大约1×1015cm-3的硼杂质，并且在相对于C面((0001)面)的角度不小于50°且不大于65°的方向上具有主表面，例如与上述的图1中示出的衬底1或用于图2中示出的具有薄膜的衬底2的衬底1相似。执行以厚度不小于300μm且不大于400μm对p-型SiC衬底进行切片的加工。例如，对于用于切片的加工使用线锯。注意，在用于切片的加工之前，取向平面优选形成在p-型SiC衬底103中。另外，优选去除切片了的p-型SiC衬底103的外边缘部分。
接着，对p-型SiC衬底103的一个主表面以及与一主表面相对的另一主表面进行抛光步骤。具体地，如上所述，进行两面研磨、两面精磨、两面机械抛光和CMP抛光，作为抛光步骤。从而，准备p-型SiC衬底103，其中一个主表面以及与一主表面相对的另一主表面处弯曲度的值不小于-40μm且不大于-5μm，并且两个主表面处翘曲度的值不小于5μm且不大于40μm。另外，p-型SiC衬底103的一个主表面的表面粗糙程度Ra的值被设定为1nm或以下，并且另一主表面的表面粗糙程度Ra的值被设定为100nm或以下。
接着，在图8中示出的形成由碳化硅构成的薄膜的步骤(S20)中，用CVD外延生长方法，在p-型SiC衬底103的一个主表面(图11中的上主表面)上，形成作为由碳化硅构成的外延层的n-型SiC外延层102。这里，为了形成n-型SiC外延层102，例如，采用硅烷(SiH4)气体和丙烷(C3H8)气体作为源气体。可替选地，在n-型SiC外延层102由n型碳化硅构成的情况下，采用氮气体作为n型杂质源。在n-型SiC外延层102代替n型杂质由p型碳化硅构成的情况下，例如，引入三甲基铝(TMA)作为p型杂质的源。这里，优选引入上述气体，使得n-型SiC外延层102中的杂质浓度为大约1×1016cm-3。
这里，将生长炉中的温度设定为1400℃或更大且1800℃或以下，并且在外延生长中进行不短于30分钟且不长于300分钟时间段的加热。由此进行处理，使得在p-型SiC衬底103的、其上形成有n-型SiC外延层102的一个主表面以及与一个主表面相对的另一个主表面处弯曲度的值不小于-40μm且不大于0μm，并且两个主表面处翘曲度的值不小于0μm且不大于40μm。
在下文，为了形成横向JFET 100，在形成由除了碳化硅之外的材料构成的薄膜的步骤中，形成金属的薄膜等。具体地，首先，在n-型SiC外延层102的主表面中，在与面向p-型SiC衬底103的主表面相对侧上，利用离子注入法来形成作为n型层的n+型源极杂质区111和n+型漏极杂质区114。更具体地，在n-型SiC外延层102的主表面上，在与面向p-型SiC衬底103的主表面相对侧上，例如，利用CVD法，诸如保护膜被形成为大约0.5μm的厚度。优选，这里形成的注入保护膜例如为氧化硅膜或氮化硅膜。然后，将具有特定厚度的抗蚀剂进一步涂覆到注入保护膜的主表面上。这里，使用光刻技术以从将要注入离子的区域去除抗蚀剂。然后，例如用反应性离子蚀刻法(RIE法)，在从其去除了抗蚀剂的区域中的注入保护膜被除去。在完全去除了抗蚀剂之后，将离子注入到在从其去除了注入保护膜的区域中的n-型SiC外延层102中，以由此形成n+型源极杂质区111和n+型漏极杂质区114。由于这些是n型层，所以优选注入诸如氮(N)或磷(P)的n型杂质的离子。这里，n型杂质的离子通过几百kV的电压被加速且被注入到n-型SiC外延层102中。这里，为了抑制由注入的离子而导致的n-型SiC外延层102或p-型SiC衬底103的损伤，优选在将n-型SiC外延层102或p-型SiC衬底103加热到大约300℃之后注入离子。
可替选地，代替离子注入，可以通过嵌入并生长n型外延层来形成n+型源极杂质区111和n+型漏极杂质区114。通过如上注入离子，可以形成作为p型层的p型栅极杂质区112和p+型栅极杂质区113。这里，例如，优选注入铝(Al)、硼(B)等的离子。注意，优选，将n+型源极杂质区111、p+型栅极杂质区113或n+型漏极杂质区114中的杂质浓度设定为大约1×1019cm-3以及将p型栅极杂质区112中的杂质浓度设定为大约1×1018cm-3。
为了激活如上所述形成的n+型源极杂质区111、p型栅极杂质区112、p+型栅极杂质区113和n+型漏极杂质区114中的杂质，优选进行退火处理。例如，在氩(Ar)气氛或氖(Ne)气氛中，优选对包括具有上述每个杂质区形成于其中的p-型SiC衬底103和n-型SiC外延层102的系统进行热处理。可替选地，可以在真空中进行热处理。
然后，在与面向p-型SiC衬底103的主表面相反侧上，在n-型SiC外延层102的主表面上，利用CVD法或热氧化法，来形成厚度为大约0.5μm的层间绝缘膜106。这里，优选，将要形成的层间绝缘膜106例如为氧化硅膜或氮化硅膜。然后，将具有特定厚度的抗蚀剂进一步涂覆到层间绝缘膜106的主表面上。这里，使用光刻技术以从期望形成欧姆电极的区域去除抗蚀剂。然后，例如，利用RIE法，去除已去除了抗蚀剂的区域中的层间绝缘膜106。在完成去除抗蚀剂之后，形成金属的薄膜。该金属的薄膜是用于形成源电极121、栅电极122和漏电极124的薄膜。因此，优选使用允许与n+型源极杂质区111、p+型栅极杂质区113和n+型漏极杂质区114欧姆接触的金属材料。例如，可以形成硅化镍(NiSi)的薄膜。这里，例如，优选利用气相沉积法或溅射法，来形成金属的薄膜。这里，优选进行处理，使得在p-型SiC衬底103的一个主表面以及与一个主表面相对的另一个主表面处弯曲度的值不小于0μm且不大于150μm，并且两个主表面处翘曲度的值不小于0μm且不大于150μm。另外，例如，在与形成n-型SiC外延层102的主表面相反侧上(图11中的下侧)，在p-型SiC衬底103的主表面上，由硅化镍的薄膜形成衬底背电极127。
在上面完成了形成由除了碳化硅之外的材料构成的薄膜的步骤(S30)之后，进行形成半导体器件的后续步骤(S40)。这里，具体地，对前一步骤(S30)中形成的金属的薄膜进行光刻技术，以由此形成图11中所示的源电极121、栅电极122和漏电极124。这里，如果如上所述的在p-型SiC衬底103的一个主表面以及与一个主表面相对的另一个主表面处弯曲度的值不小于0μm且不大于150μm并且两个主表面处翘曲度的值不小于0μm且不大于150μm，则可以抑制要被形成的源电极121的图案等中出现曝光变化等。因此，可以抑制在相邻图案(源电极121和栅电极122等)之间重叠的这种缺陷，并且可以形成具有根据设计值的尺寸的横向JFET 100。因此，横向JFET 100中的诸如电流-电压特性的电特性(电流-电压特性)可以是稳定的。
实例2
图12中所示的RESURF横向JFET 110包括n+型SiC衬底101、p-型SiC外延层104、n-型SiC外延层102和表面p型外延层105的堆叠结构。n+型源极杂质区111、p+型栅极杂质区113、n+型漏极杂质区114和p+型嵌入-连接杂质区115被包括在不与p-型SiC外延层104相对侧上的、离表面p型外延层105和n-型SiC外延层102的主表面的特定深度的区域中(图12中的上侧)。源电极121、栅电极122和漏电极124分别形成在n+型源极杂质区111和p+型嵌入-连接杂质区115、p+型栅极杂质区113和n+型漏极杂质区114的主表面上。层间绝缘膜106布置在源电极121和栅电极122之间以及栅电极122和漏电极124之间。衬底背电极127布置在不与p-型SiC外延层104相对侧上(图12中的下侧)的n+型SiC衬底101的主表面上。注意，上述的每个组件的p型和n型可以对换。
n+型SiC衬底101由低电阻的碳化硅衬底形成，具有不小于300μm且不大于400μm的厚度，以及氮原子的杂质浓度为1×1019cm-3。另外，p-型SiC外延层104是具有大约5μm厚的层，添加的铝或硼原子作为大约1×1017cm-3的杂质。n-型SiC外延层102是含有氮原子的杂质为大约1×1017cm-3且具有大约1μm厚度的层。表面p型外延层105是具有大约0.2μm厚度的层，添加的铝或硼原子作为大约1×1017cm-3的杂质。另外，n+型源极杂质区111或n+型漏极杂质区114是含有大约1×1019cm-3的氮原子且具有大约0.41μm厚度的n型层。p+型栅极杂质区113是含有大约1×1019cm-3的铝原子且具有大约0.4μm厚度的p型层。由于p+型嵌入-连接杂质区115形成在从表面p型外延层105的主表面(最上表面)延伸到n-型SiC外延层102的最下表面的区域中，所以它是具有大约1.2μm的厚度且包含大约1×1019cm-3的铝原子的p型层，如在P+型栅极杂质区113中一样。通过使源电极121和p-型SiC外延层104相互电连接，该p+型嵌入-连接杂质区115允许利用源电极121来控制p-型SiC外延层104的电位。
现在将描述RESURF横向JFET 110的操作。同样在RESURF横向JFET 110中，如在横向JFET 100中一样，电子从源电极121提供给n+型源极杂质区111，并且电子在p+型栅极杂质区113下方经过n-型SiC外延层102从n+型漏极杂质区114流动到漏电极124。由此，从源电极121流动到漏电极124的电子可以输出为漏极电流。
在RESURF横向JFET 110中，通过改变施加到栅电极122和源电极121上的电压来调节p+型栅极杂质区113和n-型SiC外延层102之间的pn结处的耗尽层的厚度。例如，将负电压施加到栅电极122以及将正电压施加到源电极121。在这种情况下，在表面p型外延层105和n-型SiC外延层102之间产生了耗尽层。因此，即使在源电极121和漏电极124上施加电压使得电子从源电极121流动到漏电极124，由于存在耗尽层也不能输出在源电极121和漏电极124之间流动的电流。由此，控制源电极121和漏电极124之间的电流的量值。
在RESURF横向JFET 110中，栅电极122和漏电极124之间的电场基本恒定，且耐受电压取决于栅电极122(源电极121)和漏电极124之间的距离。相比之下，在横向JFET 100中，在靠近漏电极124的区域中电场较弱。因此，当基于同一栅电极122(源电极121)和漏电极124之间的距离将RESURF横向JFET 110与横向JFET 100进行比较时，RESURF横向JFET 110的耐受电压比横向JFET 100的耐受电压高。
现在将描述RESURF横向JFET 110的制造方法。在形成RESURF横向JFET 110中，优选遵循上述的图8中的流程图中所示的制造方法。
在图8中所示的准备衬底的步骤(S10)中，准备n+型SiC衬底101。具体地，准备由碳化硅构成的、含有例如大约1×1019cm-3的氮杂质且具有相对于C面((0001)面)的角度不小于50°且不大于65°的这样的方向上的主表面的n+型SiC衬底101，例如，与上述的图1所示的衬底1或图2所示的用于具有薄膜2的衬底的衬底1类似。如与上述的横向JFET 100的p-型SiC衬底103的情形一样，通过对该n+型SiC衬底101进行切片和抛光步骤，来准备n+型SiC衬底101。这里，一个主表面以及与一个主表面相对的另一个主表面处弯曲度的值、两个主表面处翘曲度的值以及进一步的一个主表面的表面粗糙度Ra的值被优选设定为与横向JFET 100类似。
接着，在图8所示的形成由碳化硅构成的薄膜的步骤(S20)中，在n+型SiC衬底101的一个主表面(图12中的上主表面)上，利用CVD法来连续形成p-型SiC外延层104、n-型SiC外延层102和表面p型外延层105。由于这些是由SiC构成的层，所以例如采用硅烷(SiH4)气体和丙烷(C3H8)气体作为源气体。这里，在形成p型层中，例如，优选采用三甲基铝(TMA)或硼气体作为p型杂质的源。另外，在形成n型层中，优选采用氮气体作为n型杂质的源。
在下文中，为了形成RESURF横向JFET 110，在形成由除了碳化硅之外的材料构成的薄膜的步骤(S30)中形成金属的薄膜等。以与横向JFET 100中的每个杂质区类似的工序中形成注入保护膜，然后利用离子注入法来形成作为n型注入层的n+型源极杂质区111和n+型漏极杂质区114。另外，形成p+型栅极杂质区113和p+型嵌入-连接杂质区115，然后形成作为金属薄膜的源电极121、栅电极122、漏电极124和衬底背电极127。此外，在形成半导体器件的步骤(S40)中，以与横向JFET 100类似的工序中采用光刻技术等。由此，可以形成图12中所示的RESURF横向JFET 110。
在上述工序中形成的RESURF横向JFET 110包括n+型SiC衬底101，其中在形成n-型SiC外延层102或其他薄膜时的弯曲，例如，弯曲度或翘曲度的值，不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化以及可以获得具有高质量边缘部分的图案。因此，可以抑制相邻图案(源电极121和栅电极122等)之间重叠的这种缺陷以及可以形成具有根据设计值的尺寸的RESURF横向JFET 110。因此，RESURF横向JFET 110中诸如电流-电压特性的电特性可以是稳定的。
本实例2与本实例1不同之处仅在于上述的每一点。也就是说，在上文没有描述的结构或条件、工序、效果等方面，本实例2与本实例1完全一致。
实例3
图13中所示的垂直JFET 120包括n+型SiC衬底101和n-型SiC外延层102。n-型SiC外延层102的部分区域包括一对p型栅极杂质区112。在p型栅极杂质区112中，分别提供了一对p+型栅极杂质区113，以及在p+型栅极杂质区113上，分别提供了一对栅电极122。在位于该对p型栅极杂质区112之间的区域中，布置n+型源极杂质区111。在n+型源极杂质区111上布置源电极121。在与n-型SiC外延层102相对的主表面相反侧上，在n+型SiC衬底101的主表面上，提供漏电极124(图13中的下侧)。注意上述每个组件的p型和n型都可以对换。
n+型SiC衬底101由低电阻的碳化硅衬底来形成，具有不小于300μm且不大于400μm的厚度，以及氮原子的杂质浓度为1×1019cm-3。n-型SiC外延层102是含有氮原子的杂质为大约5×1015cm-3且具有大约10μm厚的层。p+型栅极杂质区113是含有大约1×1019cm-3的铝原子且具有大约0.4μm厚的p型层。此外，p型栅极杂质区112是含有例如浓度为大约1×1018cm-3的作为杂质的铝原子或硼原子且具有大约1.5μm厚的p型层。
现在将描述垂直JFET 120的操作。垂直JFET 120通过向栅电极122施加电压来控制由p型栅极杂质区112和n-型SiC外延层102形成的pn结。
现在考虑将相对于源极为正的电压施加到栅电极122的情形。当将正电压施加到栅电极122时，在电连接至栅电极122的p型栅极杂质区112和n-型SiC外延层102之间没有形成耗尽层。因此，如果在该情形下将相对于源极为正的电压施加到漏电极124时，电子会从源电极121流过n+型源极杂质区111、n-型SiC外延层102和n+型SiC衬底101并且到达漏电极124。由此，可以输出从源电极121流动到漏电极124的电子作为漏极电流。
然而，例如，如果将相对于源极为负的电压施加到栅电极122时，则在p型栅极杂质区112和n-型SiC外延层102之间形成pn结处的耗尽层。在图13的左侧上的p型栅极杂质区112和n-型SiC外延层102之间形成的耗尽层以及在右侧上的p型栅极杂质区112和n-型SiC外延层102之间形成的耗尽层在图13中的n+型源极杂质区111下方的区域中被相互耦合和一体化。然后，阻挡了电子从源电极121流动到漏电极124，并且变得难以将电流从源电极121供给到漏电极124。基于上述原理，在垂直JFET 120中，可以根据将要施加到电极的电压的极性来控制电流的量值。
垂直JFET 120的制造方法与上述的横向JFET 100的制造方法基本一致。形成的垂直JFET 120包括n+型SiC衬底101，其中在形成n-型SiC外延层102或其他薄膜时的弯曲，例如，弯曲度或翘曲度的值，不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化以及可以获得具有高质量边缘部分的图案。因此，可以抑制相邻图案(源电极121和栅电极122等)之间重叠的这种缺陷以及可以形成具有根据设计值的尺寸的垂直JFET 120。另外，还可以抑制由于该对p型栅极杂质区112的重叠引起的缺陷的出现。因此，垂直JFET 120中的诸如电流-电压特性的电特性可以是稳定的。
本实例3与本实例1不同之处仅在于上述的每一点。也就是说，在上文没有描述的结构或条件、工序、效果等方面，本实例3与本实例1完全一致。
实例4
图14中示出的横向MESFET 200包括与图11中示出的横向JFET100基本相同的结构。然而，横向MESFET 200不包括p型栅极杂质区112和p+型栅极杂质区113。另外，n-型SiC外延层102是包含大约1×1017cm-3的氮原子杂质且具有大约1μm厚度的层。横向MESFET 200仅在上面这一点上与横向JFET 100不同。注意，上述每个组件的p型和n型可以全部对换。
现在将描述横向MEFET 200的操作。这里，例如，假设在n-型SiC外延层102上形成功函数比n-型SiC外延层102大的、由金属材料制成的栅电极122。
这里，肖特基势垒形成在栅电极122和n-型SiC外延层102之间的结处。肖特基势垒是功能与阻挡电子流动的耗尽层相似的区域。因此，在形成肖特基势垒时，即使电位差施加到源电极121和漏电极124上，施加到n+型源极杂质区111的电子也被防止流过位于n+型源极杂质区111和n+型漏极杂质区114之间的区域。换句话说，难以从n+型源极杂质区111向n+型漏极杂质区114提供电子。
例如，当负电压施加到栅电极122时，这种情况变得更加显著。这里，上述肖特基势垒变高，并且n-型SiC外延层102内的耗尽层进一步扩大。因此，进一步阻挡从n+型源极杂质区111向n+型漏极杂质区114的电子流动。
其间，例如，当正电压施加到栅电极122时，降低肖特基势垒。从而，在n-型SiC外延层102和栅电极122之间的结表面附近，没有形成耗尽层。如果在这种情况下电位差施加到源电极121和漏电极124上，施加到n+型源极杂质区111的电子通过n+型漏极杂质区114达到漏电极124。也就是说，电流可以在源电极121和漏电极124之间流动。基于上述原理，在横向MESFET 200中，依据施加到栅电极122的电压，可以控制电流。
例如，在上述横向JFET 100的情况下，控制由pn结形成的耗尽层。这里形成的耗尽层被形成在p型区和n型区这两者中。相反，在横向MESFET 200的情况下，耗尽层仅形成在n-型SiC外延层102中，以及在与n-型SiC外延层102相接合的栅电极122中没有形成耗尽层。因此，横向MESFET 200中的耗尽层的厚度比横向JFET 100中的耗尽层小。因此，在横向MESFET 200中，通过施加电压形成或消除耗尽层的相应时间比横向JFET 100更短。
如上所述，肖特基势垒形成在栅电极122和n-型SiC外延层102之间的结处。因此，与上述的横向JFET 100等不同，在横向MESFET200中，优选使用在不施加电压时能够建立与n-型SiC外延层102接触的肖特基的金属材料，作为形成栅电极122的材料。例如，优选使用Ti(钛)、Ni(镍)和Au(金)的合金作为能够建立与SiC接触的肖特基的金属材料。然而，对于源电极121和漏电极124，与上述横向JFET100等一样，优选使用能够与要被接合的SiC层建立欧姆接触的金属材料。
除了缺少p型栅极杂质区112和p+型栅极杂质区113或部分区域中的杂质浓度之外，横向MESFET 200具有与上述横向JFET 100相同的结构。因此，制造横向MESFET 200的方法与制造横向JFET 100的方法基本相同。
在上述工序中形成的横向MESFET 200包括p-型SiC衬底103，其中形成n-型SiC外延层102或其他薄膜时的弯曲，例如，弯曲度或翘曲度，不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化，并且可以获得具有高质量边缘部分的图案。因此，可以抑制如相邻图案(源电极121和栅电极122等)之间重叠这样的缺点，并且可以形成具有依据设计值的尺寸的横向MESFET200。因此，在横向MESFET 200中的诸如电流-电压特性的电特性可以是稳定的。
本实例4与本实例1的不同仅在于上述每个点。也就是说，在上面没有描述的结构或条件、工序、效果等方面，本实例4与本实例1完全一致。
实例5
图15中示出的垂直MESFET 210包括与图13中示出的垂直JFET120基本相同的结构。然而，垂直MESFET 210不包括p型栅极杂质区112和p+型栅极杂质区113，但是其具有栅电极122嵌入在沟槽中的结构。垂直MESFET 210与垂直JFET 120仅在这一点上不同。注意，上述每个组件的p型和n型可以全部对换。
现在将描述垂直MESFET 210的操作。这里，例如，假设功函数比n-型SiC外延层102大的、由金属材料制成的栅电极122被形成为嵌入在n型SiC层102的上部中。然后，例如，如同上述的垂直MESFET200一样，在n-型SiC外延层102和栅电极122之间的结表面附近形成肖特基势垒。肖特基势垒是形成在栅电极122和n-型SiC外延层102之间的结表面附近的n-型SiC外延层102中的耗尽层。为了形成在n-型SiC外延层102内的深区域中导致该肖特基势垒的该耗尽层，结构是使得栅电极122嵌入在n-型SiC外延层102中。
形成在图15左边上的栅电极122和n-型SiC外延层102之间的耗尽层(肖特基势垒)以及形成在右边上的栅电极122和n-型SiC外延层102之间的耗尽层在图15中的n+型源极杂质区111下方的区域中彼此耦合并一体化。然后，阻挡从源电极121向漏电极124的电子流动，变得难以从源电极121向漏电极124馈送电流。
然后，相对于源极为正的电压施加到栅电极122。由此，降低上述肖特基势垒的高度。这里，如果正电压进一步增加，则耗尽层(肖特基势垒)消失。因此，根据源电极121和漏电极124上的电压，电流可以从源电极121流到漏电极124。
如上所述，也在垂直MESFET 210中，根据施加到栅电极122的电压，通过控制与n-型SiC外延层102的结区域，可以控制电流的量值。
制造垂直MESFET 210的方法与制造垂直JFET 120的方法基本一致。在形成嵌入沟槽中的栅电极122中，例如，用RIE方法，蚀刻掉在该区域中的n-型SiC外延层102。然后，利用诸如真空气相沉积方法的用于形成金属薄膜的任何常规已知方法，来形成栅电极122。
另外，也在垂直MESFET 210中，肖特基势垒形成在栅电极122和n-型SiC外延层102之间的结处。因此，在垂直MESFET 210中，在没有施加电压时能够建立与n-型SiC外延层102接触的肖特基的金属材料，优选被用作用于形成栅电极122的材料。然而，对于源电极121和漏电极124，优选使用能够与要接合的SiC层建立欧姆接触的金属材料，像与上述横向JFET 100等的情况一样。
在上述工序中形成的垂直MESFET 210包括衬底101，其中在形成n-型SiC外延层102或其他薄膜时弯曲，例如，弯曲度或翘曲度的值不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化，并且可以获得具有高质量边缘部分的图案。因此，可以抑制如相邻图案(源电极121和栅电极122等)之间重叠这样的缺点，并且可以形成具有根据设计值的尺寸的垂直MESFET 210。因此，在垂直MESFET 210中的诸如电流-电压特性的电特性可以是稳定的。
本实例5与本实例3的不同仅在于上述每个点。也就是说，在上面没有描述的结构或条件、工序、效果等方面，本实例5与本实例3完全一致。
实例6
图16中示出的横向MOSFET 300包括与图14中示出的横向MESFET 200基本相同的结构。然而，横向MOSFET 300具有形成在距离n-型SiC外延层102的上主表面特定深度的区域中的p型阱区117。n+型源极杂质区111和n+型漏极杂质区114形成在p型阱区117内部。另外，栅绝缘膜107布置在p型阱区117的主表面上，横跨n+型源极杂质区111和n+型漏极杂质区114。栅绝缘膜107被夹在栅电极122和p型阱区117之间。另外，横向MOSFET 300不包括衬底背电极127。注意，上述的每个组件的p型和n型全部可以对换。
横向MOSFET 300仅在上述这一点上与横向MESFET 200不同。注意，优选，栅绝缘膜107具有例如大约40nm的厚度，并且由氧化硅膜(SiO2)或由氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)等构成的薄膜来形成。另外，优选，p型阱区117具有大约1.5μm的厚度且包含大约1×1016cm-3的铝作为杂质。此外，在横向MOSFET 300中，优选采用利用低压CVD方法(LPCVD方法)来形成的多晶薄膜作为栅电极122。
现在将描述横向MOSFET 300的操作。例如，当没有电压施加到栅电极122时，电位差施加到源电极121和漏电极124上，使得电子从源电极121流到漏电极124。这里，由于n+型源极杂质区111和n+型漏极杂质区114是n型的，并且p型阱区117是p型的，所以在n+型源极杂质区111和p型阱区117之间或在p型阱区117和n+型漏极杂质区114中的任何一个中形成耗尽层。因此，源电极122和漏电极124之间的电流难以平滑流动。如果负电压施加到栅电极122时，上面的耗尽层进一步扩大，并因此源电极121和漏电极124之间的电流流动变得进一步困难。
这里，正电压施加到栅电极122。然后，在p型阱区117与栅绝缘膜107的结的表面附近形成反型层。然后，没有在从n+型源极杂质区111向n+型漏极杂质区114延伸的区域中形成耗尽层。
这里，例如，负电压施加到源电极121，并且比源电极121的电压高且比栅电极122的电压低的电压施加到漏电极124。然后，从源电极121向n+型源极杂质区111提供的电子通过n+型源极杂质区111和n+型漏极杂质区114之间的反型层，并到达n+型漏极杂质区114和漏电极124。因此，电流可以在源电极121和漏电极124之间平滑流动。
如上所示，在横向MOSFET 300中，通过改变施加到栅电极122的电压，来控制p型阱区117与栅绝缘膜107的结表面附近的状态。由此，可以控制从源电极121向漏电极124流动的电流。例如，为了抑制提供给n+型源极杂质区111的电子流入到n-型SiC外延层102或n+型SiC衬底，提供p型阱区117。由于存在p型阱区117，所以可以抑制如上所述的电子迂回或流入。因此，通过施加到栅电极122的电压，可以更精确地控制从源电极121向漏电极124的电流值。
现在，将描述制造横向MOSFET 300的方法。在横向MOSFET 300的制造方法中，存在形成p型阱区117和栅绝缘膜107的步骤，这在上述每个半导体器件的制造方法中是不存在的。例如，可以使用离子注入方法，形成p型阱区117，如与上述各种杂质区域中的情形一样。这里，将描述在形成由除了碳化硅之外的材料构成的薄膜的步骤中形成栅绝缘膜107的步骤。
如上所述，对于这种由于上述p型阱区117的结表面附近的电场效应而形成反型层的操作，栅绝缘膜107是由绝缘体制成的薄膜，被布置在作为金属薄膜的栅电极122和作为半导体的p型阱区117之间。形成该栅绝缘膜107的步骤，优选在形成p型阱区117、n+型源极杂质区111和n+型漏极杂质区114之后进行。另外，栅绝缘膜107被优选地形成为还覆盖n+型漏极杂质区114和n+型源极杂质区111的一部分。由此，例如，在位于n+型源极杂质区111和n+型漏极杂质区114之间的p型阱区117的区域中的结表面附近，可以容易地形成反型层。
例如，在形成氧化硅膜作为栅绝缘膜107中，优选使用热氧化方法，其中在向加热炉内部提供氧时，对包括n+型SiC衬底101和n-型SiC外延层102的系统进行热处理。在这种情况下，例如，通过在大约1150℃左右的温度下加热90分钟，可以形成氧化硅膜，以用作栅绝缘膜107。注意，例如，也可以通过使用CVD方法代替热氧化方法，来形成栅绝缘膜107。
在上述工序中形成的横向MOSFET 300包括n+型SiC衬底101，其中在形成n-型SiC外延层102或其他薄膜时弯曲，例如，弯曲度或翘曲度的值不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化，并且可以获得具有高质量边缘部分的图案。因此，可以抑制如相邻图案(源电极121和栅电极122等)之间重叠这样的缺点，并且可以形成具有根据设计值的尺寸的横向MOSFET300。因此，在横向MOSFET 300中的诸如电流-电压特性的电特性可以是稳定的。
本实例6与本实例4的不同仅在于上述每个点。也就是说，在上面没有描述的结构或条件、工序、效果等方面，本实例6与本实例4完全一致。
实例7
图17中示出的DMOS 400表示一种垂直MOSFET。在上述图16中的横向MOSFET 300中，电子沿着栅绝缘膜107，在图中的水平方向上，从源电极121流到漏电极124。相反，在图11中的DMOS中，电子从源电极121流入到与栅绝缘膜107相对的n-型SiC外延层102(图17中的上部)，之后电子被转向朝着漏电极124流动。由此，DMOS被构造成使得电流在源电极121和漏电极124之间流动。
具体地，如图17所示，从在与n-型SiC外延层102的左边和右边上成对存在的一对源电极121电连接到n-型SiC外延层102的区域中，分别提供p型阱区117。p型阱区117包含n+型源极杂质区111和p+型阱接触杂质区116。源电极121被连接成覆盖n+型源极杂质区111和p+型阱接触杂质区116这两者。为了使电子在图中的垂直方向上从源电极121流到漏电极124，漏电极124被布置在例如与垂直MESFET210中的漏电极相同的位置处。注意，上述每个组件的p型和n型可以完全对换。
DMOS 400仅在上述点上与横向MOSFET 300不同。注意，优选，p型阱区117具有大约1.5μm的厚度，并且含有大约1×1016cm-3的铝作为杂质，例如，如与上述横向MOSFET 300中一样。优选，p+型阱接触杂质区116包含大约1×1019cm-3的铝作为杂质，并且具有大约0.4μm的厚度。
现在将描述DMOS 400的操作。如果没有电压施加到栅电极122，在DMOS 400中，在n+型源极杂质区111和p型阱区117之间或在p型阱区117和n-型SiC外延层102之间，防止从源电极121到漏电极124的传导，因为n+型源极杂质区111是n型的，p型阱区117是p型的，并且n-型SiC外延层102是n型的。如果负电压施加到栅电极122，则由多数载流子的空穴引起的存储层被形成在用栅电极122下方的、栅绝缘膜107覆盖的p型阱区117中。因此，电流流动变得更困难。
然而，如果正电压施加到栅电极122，由电子造成的反型层被形成在用栅电极122下方的、栅绝缘膜107覆盖的p型阱区117中。因此，在从n+型源极杂质区111向漏电极124延伸的区域中没有形成耗尽层。因此，根据这些电极之间的电位差，电流能够在源电极121和漏电极124之间流动。
注意，通过彼此电连接源电极121和p型阱区117，p+型阱接触杂质区116具有固定p型阱区117处的电位的作用。如上所述，p型阱区117中的杂质浓度为1×1016cm-3那么低。因此，难以通过直接接合p型阱区117和源电极121来使它们彼此电连接。因此，在DMOS 400中，布置由类型与p型阱区117相同的p型注入层制成的且杂质浓度比p型阱区117更高的p+型阱接触杂质区116，以便与源电极121连接。由此，通过p+型阱接触杂质区116，可以使源电极121和p型阱区117彼此电连接。因此，基于源电极121的电位，可以控制p型阱区117的电位。由此，在p型阱区117中没有形成反型层且电流没有在源电极121和漏电极124之间流动的情况下，可以容易地控制耐受电压。
现在将描述DMOS 400的制造方法。在DMOS 400的制造方法中，存在形成p+型阱接触杂质区116的步骤，这是在上述每个半导体器件制造方法中不存在的。如图17所示，p+型阱接触杂质区116用离子注入方法被形成在离n-型SiC外延层102的上主表面特定深度的区域中，如与n+型源极杂质区111的情形一样。例如，如与上述作为p型层的p型栅极杂质区112的情形中一样，例如，通过利用铝(Al)、硼(B)等作为杂质，优选将离子注入到大约1×1019cm-3的浓度。另外，在离子注入之后，为了激活杂质，优选进行退火处理。
如图17所示，优选形成栅绝缘膜107以覆盖一部分p型阱区117和一部分n-型SiC外延层102和n+型源极杂质区111。因此，例如，当将正电压施加到栅电极122时，可以在p型阱区117的结表面的附近可靠地形成反型层。
在上述工序中形成的DMOS 400包括n+型SiC衬底101，其中在形成n-型SiC外延层102或其他薄膜时弯曲，例如，弯曲度或翘曲度的值不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化，并且可以获得具有高质量边缘部分的图案。因此，可以抑制如相邻图案(源电极121和栅电极122等)之间重叠这样的缺点，并且可以形成具有根据设计值的尺寸的DMOS 400。还可以抑制产生由于一对p型阱区117的重叠或间隔窄的p+型阱接触杂质区116和n+型源极杂质区111的重叠等而造成的通过源电极121和漏电极124的电流的垂直连续通路切断这样的缺陷。因此，在DMOS 400中的诸如电流-电压特性的电特性是稳定的。
本实例7与本实例6的不同仅在于上述每个点。也就是说，在上面没有描述的结构或条件、工序、效果等方面，本实例7与本实例6完全一致。
实例8
图18中示出的UMOS 410包括与图17中示出的DMOS 400的结构基本相同的结构。然而，在UMOS 410中，栅绝缘膜107被形成为覆盖在垂直方向上沿着栅电极122侧(内侧)延伸的p型阱区117的侧表面以及在其最底部中在水平方向上延伸的栅电极122的底表面。UMOS 410仅上述这一点与DMOS 400不同。注意，上述每个组件的p型和n型可以完全对换。
现在将描述UMOS 410的操作。如同DMOS 400中一样，沿着栅绝缘膜107在p型阱区117的侧表面(在结表面附近)上，根据施加到栅电极122的电压，能够形成由于电子而造成的反型层。然后，根据源电极121和漏电极124之间的电位差，在上述这些电极上，可以施加穿过n+型源极杂质区111、p型阱区117中的反型层、n-型SiC外延层102和n+型SiC衬底101的电流。此时，源电极121和漏电极124之间的电流沿着栅绝缘膜107流动。
在UMOS 410的制造方法中，在图8所示的形成由碳化硅构成的薄膜的步骤(S20)中，在n-型SiC外延层102被形成并且p型阱区117以及p+型阱接触杂质区116和n+型源极杂质区111被形成之后，用于形成图18所示形状的栅绝缘膜107的沟槽形状被形成。例如，可以用反应离子蚀刻方法(RIE方法)来形成上述沟槽。注意，为了确保源电极121和漏电极124之间的传导，作为沿着p型阱区117的侧表面形成反型层的结果，上述沟槽在垂直方向上的深度优选大于p型阱区117的深度。然后，例如，用热氧化方法，在用上述方法形成的沟槽的表面上形成栅绝缘膜107，如同横向MOSFET 300等一样。
在上述工序中形成的UMOS 410包括n+型SiC衬底101，其中在形成n-型SiC外延层102或其他薄膜时弯曲，例如，弯曲度或翘曲度的值不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化，并且可以获得具有高质量边缘部分的图案。因此，可以抑制如相邻图案(源电极121和栅电极122等)之间重叠这样的缺点，并且可以形成具有根据设计值的尺寸的UMOS 410。还可以抑制产生由于间隔窄的p+型阱接触杂质区116和n+型源极杂质区111的重叠等而造成的通过源电极121和漏电极124的电流的垂直连续通路切断这样的缺陷。因此，在UMOS 410中的诸如电流-电压特性的电特性是稳定的。
本实例8与本实例7的不同仅在于上述每个点。也就是说，在上面没有描述的结构或条件、工序、效果等方面，本实例8与本实例7完全一致。
实例9
图19示出的肖特基二极管500被构造成使得阳极电极125布置在具有薄膜的衬底的一个主表面上，其中n-型SiC外延层102形成在n+型SiC衬底101的主表面上，并且阴极电极126形成在其另一主表面上。注意，上述每个组件的p型和n型可以完全对换。如果p型和n型对换，则与图19中的实例相比，布置阳极电极125和阴极电极126的位置被互换。
n+型SiC衬底101由低电阻的碳化硅衬底形成，具有不小于300μm且不大于400μm的厚度和1×1019cm-3的氮原子的杂质浓度。n-型SiC外延层102是包含大约5×1015cm-3的氮原子的杂质的层，且具有大约10μm的厚度。另外，阳极电极125由在没有向电极施加电压时能够与n-型SiC外延层102建立肖特基的金属材料制成。阴极电极126由能够与n+型SiC衬底101建立欧姆接触的金属材料制成。
现在将描述肖特基二极管500的操作。肖特基二极管500中的阳极电极125，例如，具有与上述横向MESFET 200中的栅电极的效果相同的效果。也就是说，肖特基势垒形成在阳极电极125和n-型SiC外延层102之间的结中。因此，例如，如果电压没有施加到阳极电极125或者负电压施加到其上，因为由于上述肖特基势垒而存在n-型SiC外延层102内延伸的耗尽层，所以即使在阳极电极125和阴极电极126上提供电位差，阳极电极125和阴极电极126之间的电流流动也变得困难。
其间，例如，如果正电压施加到阳极电极125，根据电压的量值，肖特基势垒消失，并且n-型SiC外延层102中的耗尽层也消失了。这里，通过在阳极电极125和阴极电极126上施加电位差，电流可以在这些电极之间流动。基于上述原理，肖特基二极管500可以具有整流特性。
注意，通过形成金属薄膜或通过利用光刻技术，可以形成肖特基二极管500，如上述每个半导体器件制造方法中的、形成由除了碳化硅之外的材料构成的薄膜的步骤(S30)或形成半导体器件的后续步骤(S40)所描述的。
在上述工序中形成的肖特基二极管包括n+型SiC衬底101，其中在形成n-型SiC外延层102或其他薄膜时弯曲，例如，弯曲度或翘曲度的值不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化，并且可以获得具有高质量边缘部分的图案。因此，在肖特基二极管500中的诸如电流-电压特性的电特性是稳定的。
实例10
图20中所示的pin二极管510包括在离n-型SiC外延层102的主表面特定深度处，类型与图19中所示的肖特基二极管500的区域中的n-型SiC外延层102相反的p+型层118(例如，如果n-型SiC外延层102为n型，则其为p型)。然后，在没有施加电压时使阳极电极125和阴极电极126都与要被接合的SiC层建立欧姆接触。
pin二极管510与肖特基二极管500不同之处仅在于上述那一点。注意，上述的每个组件的p型和n型完全可以对换。如果对换p型和n型，则与图20中的实例相比较，布置了阳极电极125和阴极电极126的位置被对换。
优选p+型层118为含有作为杂质的大约1×1019cm-3高纯度的铝且具有大约1.5μm厚度的注入层，例如，与上述的p+型栅极杂质区113等类似。
现在将描述上述的pin二极管510的操作。在正常状态下，pin二极管510处于接近绝缘体的状态，这是因为位于p+型层118和n+型SiC衬底101之间的n-型SiC外延层102中的杂质浓度低。因此，没有电流在电极之间流动。另外，即使将负电压施加到阳极电极125并且将正电压施加到阴极电极126，耗尽层也在p+型注入层118和n-型SiC外延层102之间的结表面附近扩展，并因此电流更不太可能在这些电极之间流动。
例如，如果将正电压施加到阳极电极125并且将负电压施加到阴极电极126，p+型注入层118和n-型SiC外延层102中的耗尽层消失。然后，允许载流子在这之间迁移，且因此电流可以在阳极电极125和阴极电极126之间流动。
在pin二极管510的制造方法中，应该形成p+型注入层118。如图20所示，利用将离子注入到离n-型SiC外延层102的上主表面特定深度处的区域中的方法，来形成p+型注入层118。例如，通过利用例如Al或B(硼)作为杂质，优选将离子注入成大约1×1019cm-3的浓度。
在上述工序中形成的pin二极管510包括n+型SiC衬底101，其中在形成n-型SiC外延层102或其他薄膜时弯曲，例如，弯曲度或翘曲度的值，不小于0μm且不大于150μm。因此，可以抑制在每个形成的图案中出现曝光变化，并且可以获得具有高质量边缘部分的图案。因此，在pin二极管510中的诸如电流-电压特性的电特性可以是稳定的。
本实例10与本实例9的不同仅在于上述每个点。也就是说，在上面没有描述的结构或条件、工序、效果等方面，本实例10与本实例9完全一致。
尽管上面已经描述了根据本发明的实施例和每个实例，但应该明白，这里公开的实施例和每个实例是示例性的且在每个方面是非限制性的。本发明的范围是由权利要求项来限定，且指的是包括在权利要求项的范围内的修改以及与其等效的意义。
工业实用性
作为用于提高形成半导体器件的图案质量的技术，本发明尤其是优良的。
附图标记的说明
1、101衬底；1a、1b、4a、5a主表面；2、3具有薄膜的衬底；4、102碳化硅薄膜；5非碳化硅薄膜；6、7吸附力；8(0001)面；9晶面；10六方晶体；11三点焦平面；12三点焦平面高度；13最高点；14最低点；15中心部分；16最小平方面高度16；80CMP加工设备；85工件；87用于抛光的基部；89抛光液；90两面加工设备；93旋转轴；95表面板基部；96上表面板；97下表面板；99晶片载体；100横向JFET；101n+型SiC衬底；102n-型SiC外延层；103p-型SiC衬底；104p-型SiC外延层；105表面p型层；106层间绝缘膜；107栅绝缘膜；110 RESURF横向JFET；111n+型源极杂质区；112p型栅极杂质区；113p+型栅极杂质区；114n+型漏极杂质区；115p+型嵌入-连接杂质区；116p+型阱接触杂质区；117p型阱区；118p+型注入层；120垂直JFET；121源电极；122栅电极；124漏电极；125阳极电极；126阴极电极；127衬底背电极；200横向MESFET；210垂直MESFET；300横向MOSFET；400DMOS；410UMOS；500肖特基二极管；和510pin二极管。

Claims (16)

1.一种具有薄膜的衬底（2、3），其包括：
碳化硅衬底（1），该碳化硅衬底（1）由碳化硅构成并且具有直径为2英寸或更大的主表面（1a、1b）；以及
薄膜（4），所述薄膜（4）由碳化硅构成并且形成在一个所述主表面（1a）上，并且
所述主表面（1a、1b）的弯曲度的值不小于-40μm且不大0μm，并且所述主表面（1a、1b）的翘曲度的值不小于0μm且不大于40μm。
2.根据权利要求1所述的具有薄膜的衬底，其中，
所述碳化硅衬底（1）的一个主表面（1a）的表面粗糙度Ra的值不大于1nm，并且相对于所述一个主表面相反的另一个主表面（1b）的表面粗糙度Ra的值不大于100nm。
3.根据权利要求1所述的具有薄膜的衬底，其中，
所述主表面（1a、1b）的TTV的值不大于5μm。
4.根据权利要求1所述的具有薄膜的衬底，其中，
所述主表面（1a、1b）和C面之间的角度不小于50°且不大于65°。
5.一种半导体器件，其包括根据权利要求1所述的具有薄膜的衬底（2、3）。
6.一种具有薄膜的衬底（3），其包括：
碳化硅衬底（1），该碳化硅衬底（1）由碳化硅构成，并且具有直径为2英寸或更大的主表面（1a、1b）；
薄膜（4），所述薄膜（4）由碳化硅构成，并且形成在一个所述主表面上；以及
薄膜（5），所述薄膜（5）由除了碳化硅之外的材料构成，并且形成在由碳化硅构成的所述薄膜的不与所述碳化硅衬底相对的主表面上，并且
所述主表面（1a、1b）的弯曲度的值不小于0μm且不大于150μm，且所述主表面（1a、1b）的翘曲度的值不小于0μm且不大于150μm。
7.根据权利要求6所述的具有薄膜的衬底，其中，
所述主表面（1a、1b）的弯曲度的值不小于0μm且不大于100μm，并且翘曲度的值不小于0μm且不大于100μm。
8.根据权利要求6所述的具有薄膜的衬底，其中，
所述碳化硅衬底（1）的一个主表面（1a）的表面粗糙度Ra的值不大于1nm，并且相对于所述一个主表面相反的另一个主表面（1b）的表面粗糙度Ra的值不大于100nm。
9.根据权利要求6所述的具有薄膜的衬底，其中，
所述主表面（1a、1b）的TTV的值不大于5μm。
10.根据权利要求6所述的具有薄膜的衬底，其中，
所述主表面（1a、1b）和C面之间的角度不小于50°且不大于65°。
11.一种半导体器件，其包括根据权利要求6所述的具有薄膜的衬底（3）。
12.一种制造半导体器件的方法，其包括以下步骤：
准备由碳化硅构成且具有直径为2英寸或更大的主表面的碳化硅衬底（1）；
在所述碳化硅衬底（1）的一个所述主表面上形成由碳化硅构成的薄膜（4）；以及
在所述薄膜（4）的不与所述碳化硅衬底（1）相对的主表面上形成由除了碳化硅之外的材料构成的薄膜（5），
在准备碳化硅衬底的所述步骤中，准备所述碳化硅衬底以使得所述主表面（1a、1b）的弯曲度的值不小于-40μm且不大于0μm，并且所述主表面（1a、1b）的翘曲度的值不小于0μm且不大于40μm，
在形成由碳化硅构成的薄膜（4）的所述步骤中，形成由碳化硅构成的所述薄膜（4）以使得所述主表面的弯曲度的值不小于-40μm且不大于0μm，并且所述主表面的翘曲度的值不小于0μm且不大于40μm，以及
在形成由除了碳化硅之外的材料构成的薄膜（5）的所述步骤中，形成由除了碳化硅之外的材料构成的薄膜（5），使得所述主表面的弯曲度的值不小于0μm且不大于150μm，且所述主表面的翘曲度的值不小于0μm且不大于150μm。
13.根据权利要求12所述的制造半导体器件的方法，其中，
在准备碳化硅衬底（1）的所述步骤中，准备所述碳化硅衬底以使得所述主表面的一个主表面（1a）的表面粗糙度Ra的值不大于1nm，并且相对于所述一个主表面相反的另一个主表面（1b）的表面粗糙度Ra的值不大于100nm。
14.根据权利要求12所述的制造半导体器件的方法，其中，
在形成由除了碳化硅之外的材料构成的薄膜（5）的所述步骤中，形成绝缘膜或金属的薄膜作为由除了碳化硅之外的材料构成的所述薄膜（5）。
15.根据权利要求14所述的制造半导体器件的方法，其中，
所述金属是钨。
16.根据权利要求14所述的制造半导体器件的方法，其中，
所述绝缘膜是氧化硅膜。
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