KR102400898B1 - 반도체용 기판 및 그의 제조 방법 - Google Patents

반도체용 기판 및 그의 제조 방법 Download PDF

Info

Publication number
KR102400898B1
KR102400898B1 KR1020180083766A KR20180083766A KR102400898B1 KR 102400898 B1 KR102400898 B1 KR 102400898B1 KR 1020180083766 A KR1020180083766 A KR 1020180083766A KR 20180083766 A KR20180083766 A KR 20180083766A KR 102400898 B1 KR102400898 B1 KR 102400898B1
Authority
KR
South Korea
Prior art keywords
substrate
transfer
sori
lap
shape
Prior art date
Application number
KR1020180083766A
Other languages
English (en)
Other versions
KR20200009420A (ko
Inventor
슈헤이 우에다
마사키 다케우치
다이유 오카후지
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Priority to KR1020180083766A priority Critical patent/KR102400898B1/ko
Publication of KR20200009420A publication Critical patent/KR20200009420A/ko
Priority to KR1020220022987A priority patent/KR102444692B1/ko
Application granted granted Critical
Publication of KR102400898B1 publication Critical patent/KR102400898B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer

Abstract

본 발명은 성막이나 고온 가열 처리를 행한 경우에도, 변형이 없거나 또는 변형이 적은 반도체용 기판 및 그의 제조 방법을 제공하는 것이다.
볼록 형상의 SORI를 갖는 한쪽의 면과, 이 SORI와 동일 정도의 오목 형상의 SORI를 갖는 다른쪽의 면을 구비하고, 또한 두께 변동이 3㎛ 이하인 반도체용 기판.

Description

반도체용 기판 및 그의 제조 방법{SUBSTRATE FOR SEMICONDUCTOR AND MAKING METHOD}
본 발명은, 반도체용 기판 및 그의 제조 방법에 관한 것이다.
반도체 집적 회로(LSI: Large Scale Integration)나 TFT-LCD(Thin Film Transistor-Liquid Crystal Display)에 있어서는, 미세화, 고속 동작의 요구가 높아지고 있으며, 반도체용 기판 상에 제작되는 막은 보다 치밀해지고 있다.
폴리실리콘 TFT용의 기판은 그의 평탄성이 손상되면, 액정 표시 장치 제조 공정에 있어서 유리 웨이퍼를 척하는 경우나 로봇 반송하는 경우에, 흡착되지 않거나 또는 파지할 수 없다는 등의 문제가 발생하거나, 폴리실리콘 TFT를 형성하는 과정의 미세한 패턴을 실시하는 포토리소그래피 공정에 있어서, 패턴의 중첩이 나빠지거나 한다는 등의 문제가 발생한다.
또한, 액정 패널에서는 2매의 투명 유리체끼리의 평탄도가 맞지 않으면, 그 안에 끼워지는 액정의 막 두께도 균일해지기 어렵고, 색 불균일 등이 발생하여 품질상의 문제도 발생한다.
또한, 폴리실리콘 박막을 사용하여 TFT-LCD를 제조하는 경우, 처리 온도가 1000℃ 이상에 달하기 때문에, 기판이 점성 변형을 일으켜 휨 변형이 발생한다.
이들 문제를 해결하기 위해, 예를 들어 특허문헌 1에서는, 수산기 농도 및 염소 농도의 함유량을 억제함으로써, 내열성이 우수하고, 또한 고순도인 석영 유리 재료를 포함하는 능동 소자 기판을 제공하는 방법이 제안되어 있다.
또한, 특허문헌 2에서는, 기판의 표리면에 질화규소막을 형성함으로써, 질화규소막의 응력이 기판의 표리면에서 상쇄되어, 기판의 휨을 발생시키지 않는 방법이 제안되어 있다
또한, 특허문헌 3에서는, 불소 농도를 일정 범위 내로 하고, 또한 알칼리 금속 산화물을 실질적으로 함유하지 않는 석영 유리를 사용함으로써 가상 온도에 의한 밀도 변화를 작게 하여, 고온 처리 전후의 치수 안정성이 우수한 폴리실리콘 TFT식 LCD용 석영 유리 기판을 얻는 방법이 개시되어 있다.
일본 특허 공개 평6-11705호 공보 일본 특허 공개 평11-121760호 공보 일본 특허 공개 제2005-215319호 공보
그러나, 특허문헌 1의 방법에서는, 석영 유리 재료의 평탄성을 향상시켰다고 해도, 그 후의 폴리실리콘 박막의 막 응력에 의한 변형을 억제할 수는 없다.
또한, 특허문헌 2의 방법에서는, 기판의 표리면에 동일한 막을 구성하지 않는 한, 휨의 발생을 해소할 수 없지만, TFT측 및 컬러 필터측의 양면이 동일한 막으로 구성되는 것은 일반적이지 않기 때문에, 이 방법으로도 변형을 억제하는 것은 어렵다.
또한, 특허문헌 3의 방법에서도, 고온 처리 전후의 치수 안정성은 우수하지만, 막 응력에 의한 변형을 억제할 수 있는 것은 아니다.
본 발명은 상기 사정을 감안하여 이루어진 것이며, 성막이나 고온 가열 처리를 행한 경우에도, 변형이 없거나 또는 변형이 적은 반도체용 기판 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은 상기 목적을 달성하기 위해 예의 검토한 결과, 반도체용 기판의 제조에 있어서 통상 사용되는 양면 랩 장치, 편면 랩 장치, 양면 연마 장치 또는 편면 연마 장치와 같은 제조 장치를 사용하여, 저비용이며 재현성이 양호하고, SORI나 BOW가 임의로 컨트롤 되고, 또한 두께 변동이 적은 반도체용 기판을 제조 할 수 있다는 것, 보다 구체적으로는, 상기 장치에 의해 막 응력이나 고온 가열 처리에 의해 반도체용 기판이 변형되는 것을 전제로 하며, 미리 이들의 변형량을 고려하여 의도적으로 이들의 변형과 반대 방향으로 휜 형상의 기판을 제작함으로써, 성막이나 고온 가열 처리를 행한 경우에도, 변형이 없거나 또는 변형이 적은 반도체용 기판이 얻어진다는 것을 알아내어, 본 발명을 완성하였다.
즉, 본 발명은,
1. 볼록 형상의 SORI를 갖는 한쪽의 면과, 상기 SORI와 동일 정도의 오목 형상의 SORI를 갖는 다른쪽의 면을 구비하고, 또한 두께 변동이 3㎛ 이하인 것을 특징으로 하는 반도체용 기판,
2. 상기 각 면의 SORI가 50 내지 600㎛인 1의 반도체용 기판,
3. 상기 볼록 형상의 SORI를 갖는 한쪽의 면의 BOW가 +25 내지 +300인 1 또는 2의 반도체용 기판,
4. 상기 오목 형상의 SORI를 갖는 다른쪽의 면의 BOW가 -25 내지 -300인 1 내지 3 중 어느 하나의 반도체용 기판,
5. 두께가 0.5 내지 3mm인 1 내지 4 중 어느 하나의 반도체용 기판,
6. 상기 반도체용 기판의 형상이, 평면으로 보아 직경 100 내지 450mm의 원 형상 또는 대각 길이 100 내지 450mm의 직사각 형상인 1 내지 5 중 어느 하나의 반도체용 기판,
7. 합성 석영 유리제인 1 내지 6 중 어느 하나의 반도체용 기판,
8. 폴리실리콘 TFT용 기판인 1 내지 7 중 어느 하나의 반도체용 기판,
9. 표면 및 이면을 갖고, 이들 표리면의 중심점을 연결한 중심선 상의 중간점을 통과하고, 상기 중심선과 직교하는 면에 대하여 상기 표면 및 이면이 대칭으로 마주보는 SORI와 두께 변동을 갖는 전사용 원반을 준비하는 준비 공정과, 상기 전사용 원반을 끼워 넣도록 하여 2매의 원료 기판을 양면 랩 장치에 설치하고, 상기 각 원료 기판에 있어서의 상기 전사용 원반과 접하지 않는 면을 가공하여 상기 전사용 원반의 형상이 각각 편면에 전사된 2매의 전사 기판을 제작하는 전사 공정과, 상기 전사 기판의 양면을 랩함으로써, 또는 상기 전사 기판에 있어서의 상기 전사 공정에서 상기 전사용 원반의 형상이 전사되지 않은 면만을 랩함으로써 랩 가공 기판을 제작하는 랩 공정과, 상기 랩 가공 기판의 양면 또는 편면을 연마하는 것을 특징으로 하는 반도체용 기판의 제조 방법,
10. 표면 및 이면을 갖고, 이들 표리면의 중심점을 연결한 중심선 상의 중간점을 통과하고, 상기 중심선과 직교하는 면에 대하여 상기 표리면 중 어느 한쪽의 면이 평행하며, 또한 상기 표리면 중 원료 기판과 접하는 다른쪽의 면이, 상기 중심선에 대하여 직교함과 함께 상기 중심선에 대하여 대칭인 전사용 원반을 준비하는 준비 공정과, 상기 전사용 원반의 상기 다른쪽의 면과 접하도록 하여 원료 기판을 편면 랩 장치에 설치하고, 상기 원료 기판에 있어서의 상기 전사용 원반과 접하지 않는 면을 가공하여 상기 전사용 원반의 형상이 편면에 전사된 전사 기판을 제작하는 전사 공정과, 상기 전사 기판의 양면을 랩함으로써, 또는 상기 전사 기판에 있어서의 상기 전사 공정에서 상기 전사용 원반의 형상이 전사되지 않은 면만을 랩함으로써 랩 가공 기판을 제작하는 랩 공정과, 상기 랩 가공 기판의 양면 또는 편면을 연마하는 것을 특징으로 하는 반도체용 기판의 제조 방법
을 제공한다.
본 발명에 따르면, 막 응력이나 고온 가열 처리에 의한 반도체용 기판의 변형을 미리 고려한 소정의 SORI 및 두께 변동을 갖는 반도체용 기판을 제공할 수 있다. 이로 인해, 그 후에 성막이나 고온 가열 처리를 행한 경우에도, 원하는 형상의 반도체용 기판이 얻어진다.
또한, 본 발명의 반도체용 기판은, 반도체용 기판의 제조에 있어서 통상 사용되는 양면 랩 장치나 편면 랩 장치, 또는 양면 연마 장치나 편면 연마 장치를 사용하여 저비용으로 재현성 양호하게 제조할 수 있다.
도 1은 본 발명의 반도체용 기판의 SORI의 양태를 나타내며, (A)는 중심 대칭으로 볼록 형상으로 휜 상태를 나타내고, (B)는 볼록 형상의 정점이 중심으로부터 Y축 방향으로 어긋난 볼록 형상으로 휜 상태를 나타내고, (C)는 선 대칭인 볼록 형상으로 휜 상태를 나타낸다. 또한, 면상 내부의 곡선은 높이를 나타내는 등고선을 나타낸다.
도 2는 본 발명의 반도체용 기판의 SORI의 설명도이며, S는 최소 제곱 평면을 나타내고, a는 면(S)과 반도체용 기판(A)의 표면의 거리의 최솟값을, b는 면(S)과 반도체용 기판(A)의 표면의 거리의 최댓값을 나타낸다.
도 3은 본 발명의 반도체용 기판의 BOW의 설명도이며, e는 표리 중간면을 나타내고, S2는 e로부터 얻어지는 기준면을 나타내고, f는 기판 중심선을 나타내고, f와 교차하는 S2와 e의 거리에 있어서 S2보다 e가 상측이면 +d, S2보다 하측이면 -d와 같이 부호를 d에 붙인 것이 BOW라 정의된다.
도 4는 본 발명의 반도체용 기판의 두께 변동 c를 도시하는 도면이다.
도 5는 본 발명의 제1 실시 형태에 관한 양면 랩 장치를 사용한 전사 공정을 도시하는 개략도이다.
도 6은 제1 실시 형태에서 사용되는 중심 대칭인 SORI를 갖는 전사용 원반을 도시하는 측면도이다.
도 7은 제1 실시 형태에 관한 양면 랩 장치를 사용한 랩 공정을 도시하는 개략도이다.
도 8은 본 발명의 제2 실시 형태에 관한 편면 랩 장치를 사용한 전사 공정을 도시하는 개략도이다.
도 9는 제2 실시 형태에서 사용되는 중심 대칭인 SORI를 갖는 전사용 원반을 도시하는 측면도이다.
도 10은 제2 실시 형태에 관한 편면 랩 장치를 사용한 랩 공정을 도시하는 개략도이다.
도 11은 제1 실시 형태의 변형예에 관한, 중심 대칭이 아닌 SORI를 갖는 전사용 원반을 도시하는 측면도이다.
도 12는 제2 실시 형태의 변형예에 관한, 중심 대칭이 아닌 SORI를 갖는 전사용 원반을 도시하는 측면도이다.
도 13은 제1 실시 형태의 다른 변형예에 관한 전사용 원반을 도시하는 상면도 및 측면도이다.
이하, 본 발명에 대하여 구체적으로 설명한다.
본 발명에 관한 반도체용 기판은, 볼록 형상의 SORI를 갖는 한쪽의 면과, 이 SORI와 동일 정도의 오목 형상의 SORI를 갖는 다른쪽의 면을 구비하고, 또한 두께 변동이 3㎛ 이하인 것을 특징으로 한다.
이와 같이, 성막이나 고온 가열 처리를 행한 후에 발생하는 변형과 반대 방향으로 휜 형상의 반도체용 기판을 성막이나 고온 가열 처리 전에 의도적으로 제조함으로써, 디바이스가 만들어 넣어진 단계나, 조립의 단계에 있어서 원하는 형상의 반도체용 기판을 얻을 수 있게 된다. 구체적으로는, 성막이나 고온 가열 공정에 의해 볼록하게 변화되는 경우에는 동일 정도 오목하게, 오목하게 변화되는 경우에는 동일 정도 볼록하게 미리 휜 형상의 반도체용 기판을 제조한다.
본 발명의 반도체용 기판에 있어서의 SORI는, 최종적으로 얻어지는 반도체용 기판을 원하는 형상으로 할 수 있는 것이면 특별히 한정되는 것은 아니지만, 핸들링의 관점에서, 바람직하게는 50 내지 600㎛, 보다 바람직하게는 100 내지 400㎛, 한층 더 바람직하게는 100 내지 200㎛이다.
본 발명에 있어서의 SORI의 형태로서는 특별히 한정되는 것은 아니며, 예를 들어 성막이나 고온 가열 공정에 의해, 반도체용 기판이 중심 대칭으로 볼록 형상으로 변형되는 경우에는, 중심 대칭인 오목 형상의 반도체용 기판을 제조하면 되고(도 1의 (A) 참조), 반도체용 기판이 볼록 형상이며 정점의 중심이 Y축 방향으로 어긋난 볼록 형상으로 변형되는 경우에는, 그의 어긋남에 맞춘 오목 형상의 반도체용 기판을 제조하면 되고(도 1의 (B) 참조), 반도체용 기판이 중심을 통과하는 선에 대하여 선 대칭인 볼록 형상으로 변형되는 경우에는, 선 대칭인 오목 형상의 반도체용 기판을 제조하면 된다(도 1의 (C) 참조).
여기서, 본 발명에 있어서의 SORI는, 도 2에 도시된 바와 같이 최소 제곱 평면(S)과 반도체용 기판(A)의 표면과의 거리의 최솟값(절댓값)(a)과, 최솟값(절댓값)(b)과의 합(SORI=|a|+|b|)을 말한다.
또한, 기판 표면이 광을 충분히 반사하여, 장치 레퍼런스면과의 간섭 줄무늬가 얻어지는 경우, 광간섭식 플랫네스 테스터를 사용하여 SORI를 측정할 수 있다. 반대로, 기판 표면이 조면이며 간섭 줄무늬가 얻어지지 않는 경우, 기판 표리를 끼워넣도록 레이저 변위계를 주사하여 SORI를 구할 수 있다.
한편, 본 발명의 반도체용 기판에 있어서, 두께 변동(TTV)은 노광시의 포커싱을 용이하게 하고, 패턴 굵기를 일정하게 하는 것을 고려하여 3㎛ 이하, 바람직하게는 2㎛ 이하, 보다 바람직하게는 1㎛ 이하이다.
여기서, 두께 변동이란, 도 4에 도시된 바와 같이 기판(A)의 면내에서 가장 두꺼운 부분의 두께로부터 가장 얇은 부분의 두께를 뺀 값(C)을 의미한다. 또한, 두께 변동은 SORI와 마찬가지로 하여, 광간섭식 플랫네스 테스터나 레이저 변위계를 사용하여 측정할 수 있다.
또한, 본 발명의 반도체용 기판은, 상기 볼록 형상의 SORI를 갖는 한쪽의 면의 BOW가 +25 내지 +300인 것이 바람직하고, 또한 상기 오목 형상의 SORI를 갖는 다른쪽의 면의 BOW가 -25 내지 -300인 것이 바람직하다.
본 발명에 있어서, BOW는 기판 표면의 중심과 표면 기준으로서 얻어진 최소 제곱 평균면의 높이의 차를 수치화하여, 기준면보다 상측에 있는 경우에는 + 부호를, 하측에 있는 경우에는 - 부호를 붙이는 것으로 정의한다. 이에 의해, 적어도 기판 중앙에 있어서 기판의 형상이 볼록인지 오목인지를 판단할 수 있다.
SORI가 볼록 형상인 경우에는, 그의 한쪽의 면의 BOW가 바람직하게는 +25 내지 +300, 보다 바람직하게는 +25 내지 +200, 한층 더 바람직하게는 +25 내지 +100이며, 다른쪽의 면의 BOW가 바람직하게는 -25 내지 -300, 보다 바람직하게는 -25 내지 -200, 한층 더 바람직하게는 -25 내지 -100이다.
한편, SORI가 오목 형상인 경우에는, 그의 한쪽의 면의 BOW가 바람직하게는 -25 내지 -300, 보다 바람직하게는 -50 내지 -200, 한층 더 바람직하게는 -50 내지 -100이며, 다른쪽의 면의 BOW가 바람직하게는 +25 내지 +300, 보다 바람직하게는 +50 내지 +200, 한층 더 바람직하게는 +50 내지 +100이다.
이와 같이, 상술한 소정의 SORI에 더하여, BOW와 같이 기판 중앙의 높이를 규정함으로써, 볼록과 오목을 수치로서 보다 명확히 할 수 있으며, 원하는 형상의 반도체용 기판을 얻을 수 있게 된다.
여기서, 본 발명에 있어서의 BOW는, 도 3에 도시된 바와 같이 표리 중간면(e)으로부터 얻어지는 기준면(S2)과, 이것과 직교하는 기판 중심선(f)과의 교점과 표리 중간면(e)과의 거리(d)에 있어서, 기준면(S2)보다 표리 중간면(e)이 상측이면 플러스, 기준면(S2)보다 표리 중간면(e)이 하측이면 마이너스와 같이 절댓값(d)에 부호를 붙인 것이 BOW라 정의된다.
또한, 기판 표면이 광을 충분히 반사하여, 장치 레퍼런스면과의 간섭 줄무늬가 얻어지는 경우, 광간섭식 플랫네스 테스터를 사용하여 BOW를 측정할 수 있다. 반대로, 기판 표면이 조면이고 간섭 줄무늬가 얻어지지 않는 경우, 기판 표리 사이에 끼우듯이 레이저 변위계를 주사하여 BOW를 구할 수 있다.
또한, 반도체용 기판의 두께는 특별히 제한되는 것은 아니지만, 기판의 핸들링이나 노광 장치의 투입 가능 두께의 관점에서 바람직하게는 0.5 내지 3.0mm, 보다 바람직하게는 0.6 내지 1.2mm이다.
본 발명에 있어서, 반도체용 기판의 형상은 특별히 한정되는 것은 아니며, 평면으로 보아 원 형상이나 직사각 형상 등의 일반적인 형상을 채용할 수 있다. 또한, 그러한 직경 또는 대각 길이는 특별히 제한되는 것은 아니지만, 바람직하게는 100 내지 450mm, 보다 바람직하게는 200 내지 300mm이다.
본 발명의 반도체용 기판의 재질은 특별히 제한되는 것은 아니며, 유리 소재, 세라믹 소재 등 종래 공지된 재질인 것을 채용할 수 있지만, 투과형의 폴리실리콘 TFT용의 기판은 광을 통과시킬 필요가 있다는 점에서 합성 석영 유리 기판이 바람직하고, 반사형의 TFT인 경우에는 폴리실리콘 기판이 바람직하다.
상술한 SORI 및 BOW를 갖는 본 발명의 반도체용 기판의 제조 방법으로서는, 슬라이스 공정, 랩 공정, 연마 공정 중 어느 공정에 있어서, 원하는 형상으로 하는 방법이 생각된다.
그러나, 슬라이스 공정에 있어서는, 일반적인 와이어 쏘오에 의한 절단의 경우, 연마 재료를 포함하는 슬러리를 직선적으로 뻗은 와이어에 걸면서 잉곳이 절단되기 때문에, 얻어지는 반도체용 기판은 수평 방향, 즉 와이어 방향에서는 와이어에 따라 직선적이게 된다. 한편, 반도체용 기판 표면 상의 와이어 방향과 직행하는 수직인 방향에서는, 잉곳을 하강 또는 상승시키는 방법이 채용되지만, 이 방향은 재현성 양호하게 직선적으로 이동시키는 기구의 것이기 때문에, 곡선적으로 이동하여 SORI 및 BOW를 임의로 컨트롤하는 것은 어렵다.
또한, 반도체용 기판은 직경에 대하여 두께가 비교적 얇기 때문에, 랩 공정이나 연마 공정에서의 원하는 SORI 형상을 만들어 넣는 원동력이 되는 기판의 반복 응력이 적다. 따라서, 랩 가공이 진행되어도 SORI 및 BOW가 유지된 상태가 되기 때문에, 표면의 SORI를 볼록 형상, 즉 BOW 플러스로, 이면의 SORI를 오목 형상, 즉 BOW 마이너스로 하는 등, 자유자재로 기판 형상을 컨트롤하는 것은 어렵다.
그래서, 본 발명에서는, 전사용 원반을 사용하여 랩 공정에 있어서 원하는 SORI 및 BOW 형상을 갖는 반도체 기판을 제조한다. 본 발명에서 사용되는 전사용 원반은, 전사 공정에 있어서 사용되는 랩 장치의 종류나, 목적으로 하는 반도체용 기판의 형상에 따라 그의 형상이 상이하다.
예를 들어, 양면 랩 장치를 사용하는 경우, 중심 대칭인 SORI 형상의 반도체용 기판은 표면 및 이면을 갖고, 이들 표리면의 중심점을 연결한 중심선 상의 중간점을 통과하고, 중심선과 직교하는 면에 대하여 표면 및 이면이 대칭으로 마주보는 SORI와 두께 변동을 갖는 전사용 원반을 준비하는 준비 공정과, 준비한 전사용 원반을 사이에 끼워 넣도록 하여 2매의 원료 기판을 양면 랩 장치에 설치하고, 각 원료 기판에 있어서의 전사용 원반과 접하지 않는 면을 가공하여 전사용 원반의 형상이 각각 편면에 전사된 2매의 전사 기판을 제작하는 전사 공정과, 이 전사 공정에서 얻어진 전사 기판의 양면을 랩하거나, 또는 전사 기판에 있어서의 전사용 원반의 형상이 전사되지 않은 면만을 랩하여 가공 기판을 제작하는 랩 공정과, 랩 가공 기판의 양면 또는 편면을 연마함으로써 제조할 수있다.
또한, 편면 랩 장치를 사용하는 경우, 중심 대칭인 SORI 형상의 반도체 용 기판은 표면 및 이면을 갖고, 이들 표리면의 중심점을 연결한 중심선 상의 중간점을 통과하고, 중심선과 직교하는 면에 대하여 표리면 중 어느 한쪽의 면이 평행하며, 또한 표리면 중 원료 기판과 접하는 다른쪽의 면이, 중심선에 대하여 직교함과 함께 중심선에 대하여 대칭인 전사용 원반을 준비하는 준비 공정과, 준비한 전사용 원반의 다른쪽의 면과 접하도록 하여 원료 기판을 편면 랩 장치에 설치하고, 원료 기판에 있어서의 전사용 원반과 접하지 않는 면을 가공하여 전사용 원반의 형상이 편면에 전사된 전사 기판을 제작하는 전사 공정과, 전사 기판의 양면을 랩하거나, 또는 전사 기판에 있어서의 전사용 원반의 형상이 전사되지 않은 면만을 랩하여 랩 가공 기판을 제작하는 랩 공정과, 랩 가공 기판의 양면 또는 편면을 연마함으로써 제조할 수 있다.
본 발명에서 사용하는 양면 랩 장치 및 편면 랩 장치는 특별히 제한되지 않으며, 공지된 장치로부터 적절히 선택하여 사용할 수 있다.
전사 공정에서의 양면 랩 장치 및 편면 랩 장치의 회전수는 모두 5 내지 50rpm이 바람직하고, 하중은 10 내지 200g/cm2가 바람직하고, 양면 랩 장치에 있어서는 단위 시간당의 취하는 값이 양면 모두 거의 동일한 것이 바람직하다.
전사용 원반의 재질은 특별히 한정되는 것은 아니며, 알루미나 세라믹, 금속, 수지 등을 채용할 수 있지만, 변형이나 파손의 관점에서 알루미나 세라믹이 바람직하다.
또한, 연마제로서는, 평균 입경이 바람직하게는 5 내지 20㎛인 알루미나계의 연마 재료를 사용하여, 물로 20 내지 60질량％ 분산시킨 것을 사용하는 것 이외에, 탄화규소계나 인공 다이아 등도 사용할 수 있다.
전사 공정에서는 양면 랩 장치를 사용하는 경우, 상술한 바와 같이 전사용 원반을 끼워 넣도록 하여 2매의 원료 기판을 캐리어에 내봉하고, 각각 양면 랩 장치의 하측 랩 정반 및 상측 랩 정반에 설치하여 가공한다.
통상, 양면 랩 장치는 원료 기판의 두께 1매분에 맞추어 캐리어의 두께를 조정하지만, 본 발명의 경우에는, 원료 기판 2매와 전사용 원반의 두께분을 고려하여, 캐리어의 두께를 두껍게 설정하는 것이 바람직하다. 그 밖에는, 통상의 랩 가공과 특별한 변함없이 가공할 수 있다.
이 단계에서는, 2매의 원료 기판 각각의 편면측을 동시에 가공하게 되기 때문에, 하측 랩 정반 및 상측 랩 정반과 접촉하는 편면측에만 전사용 원반의 형상이 전사되는 한편, 전사용 원반에 접한 면은 가공되지 않기 때문에 변화되지 않는다.
전사용 원반의 중앙은 외주보다 두껍기 때문에, 전사 공정의 초기는 원료 기판과 랩 정반의 가공압은 원료 기판의 중심에 집중된다. 이때, 원료 기판은 얇고 반발력이 적기 때문에, 원료 기판의 중심으로부터 절삭이 선택적으로 진행된다. 절삭이 진행되어, 원료 기판의 외주까지 가공이 미치면, 최종적으로는 전사용 원반과 접촉하지 않은 원료 기판 반대측의 면(즉, 랩 정반과 접하고 있는 면)에 전사용 원반의 형상이 전사된다.
전사용 원반의 외주부가 중심부보다 얇은 경우, 이 외주부와 중심부의 두께의 차에 따라, 전사 공정에서 얻어지는 원료 기판의 외주부는 중심부보다 두꺼워진다. 반대로, 전사용 원반의 외주부가 중심부보다 두꺼운 경우, 이 외주부와 중심부의 두께의 차에 따라, 전사 공정에서 얻어지는 원료 기판의 외주부는 중심부보다 얇아진다. 이와 같이 전사용 원반의 형상에 따라, 전사되는 형상을 창생할 수 있다.
한편, 전사 공정에 있어서 편면 랩 장치를 사용하는 경우, 원료 기판과 편면 랩 장치의 톱 플레이트 사이에, 평탄한 면을 톱 플레이트측을 향하도록 전사용 원반을 설치하고, 또한 원료 기판과 전사용 원반이 가로 방향으로 탈락하지 않도록 캐리어를 톱 플레이트에 고정한 후 원료 기판을 가공한다. 원료 기판은, 편면 랩 장치의 하측 랩 정반에 의해 가공이 진행되고, 가공이 진행됨에 따라, 전사용 원반의 형상이 원료 기판의 하측 랩 정반측에 접촉한 면에만 전사된다.
이상의 전사 공정을 거친 전사 기판에 대하여, 양면 랩 장치 또는 편면 랩 장치를 사용하여 랩 가공을 행한다. 양면 랩 장치 및 편면 랩 장치의 회전수는 모두 5 내지 50rpm이 바람직하고, 하중은 10 내지 200g/cm2가 바람직하다.
양면 랩 장치를 사용하는 경우, 평탄한 면을 양면 랩 장치의 상측 랩 정반측을 향하도록 전사 기판을 설치하고, 기판 탈락 방지를 위해 캐리어를 설치하여, 통상의 랩 가공을 행한다. 이에 의해, 상측면은 볼록 형상으로 하측면은 오목 형상으로 랩 가공된 랩 가공 기판이 얻어진다. 랩 가공 기판의 SORI의 값은, 랩 가공전의 SORI의 값의 약 절반 정도가 되지만, 감소 정도는 전사 기판의 직경과 두께에도 의존한다.
표리면의 형상이 만들어 넣어지는 원리는, 초기 형상으로 이미 존재하는 두께 변동에 의해, 양면에 있어서 면내 가공 압력차가 가공 초기부터 발생하고, 이에 의해 절삭되는 부위가 선택적으로, 또한 경시적으로 변화된다. 따라서, 기판 면내의 가공 압력 분포도 이에 따라 변화되어 가공이 진행된다. 결과적으로, 전사 기판의 반복력, 즉 전사 기판의 직경과 두께에도 의존하면서, 원래의 랩 공정 전의 기판 형상이 반감하면서, 양면의 형상에 반영된다.
편면 랩 장치를 사용하는 경우, 그의 하측 랩 정반과 톱 플레이트 사이에 하측 랩 정반측에 평탄한 면을 향하도록 전사 기판을 설치하고, 전사 기판이 가로 방향으로 탈락하지 않도록 캐리어를 설치하여 랩 가공한다. 이 경우, 전사되지 않은 면만을 랩 가공하기 때문에, 원래의 전사용 원반의 전사측 표면의 SORI와 얻어진 랩 가공 기판의 SORI는 동등해진다.
상기 랩 가공 공정에서 얻어진 랩 가공 기판은, 경면화를 위해, 필요에 따라 더욱 양면 또는 편면을 연마하는 연마 공정을 행한다.
연마 공정에서는, 양면 연마 장치 또는 편면 연마 장치를 사용할 수 있다. 경면화하는 면은, 볼록 형상의 SORI 및 BOW 플러스를 갖는 면 또는 오목 형상의 SORI 및 BOW 마이너스를 갖는 면 중 어느 면이어도 된다.
이와 같이 하여 최종적으로, 도 1에 도시된 바와 같은 원하는 형상(SORI 및 BOW)을 갖는 각종 반도체용 기판을 제작할 수 있다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다.
도 5에는, 본 발명의 제1 실시 형태에 관한 양면 랩 장치(1)를 사용한 전사 공정의 실시 양태가 도시되어 있다.
이 실시 형태에서는, 도 5에 도시된 바와 같이 2매의 원료 기판(11, 11)에, 전사용 원반(10)을 끼워 넣도록 하여 캐리어(12)에 내봉된 상태에서, 각각 양면 랩 장치(1)의 하측 랩 정반(13) 및 상측 랩 정반(14)에 설치되어 있다.
이 실시 형태에서 사용되는 전사용 원반(10)은, 도 6에 도시된 바와 같이 전사용 원반(10)의 표면(100)의 중심점(100A)과 이면(110)의 중심점(110A)을 통과하는 중심선(L1)에 있어서의, 각 중심점(100A, 110A)의 중간점(M1)을 통과하고, 또한 중심선(L1)에 대하여 직교하는 가상면(S1)에 대하여, 표면(100) 및 이면(110)이 대칭으로 마주보는 볼록 형상의 SORI와 두께 변동을 갖고, 중심선(L1)에 대하여 대칭인 표리면 형상을 갖고 있다.
또한, 본 실시 형태에서 사용되는 원료 기판(11)은, 와이어 쏘오를 사용하여 합성 석영 유리제 잉곳을 슬라이스하고, 모따기 가공을 행하여, 표리면의 쏘오 마크를 양면 랩 장치에 의해 제거하여 제작되며, 직경 100mm, 두께 630㎛, 표리면의 SORI가 각각 6㎛ 및 표리면의 BOW가 각각 +3㎛, -3㎛, 두께 변동이 1㎛인 원판상인 것이다.
상기와 같이 2매의 원료 기판(11)을 설치한 상태에서, 양면 랩 장치(1)의 회전수 20rpm, 하중 100g/cm2로, 각 원료 기판(11)의 편면측을 동시에 가공하여, 편면측에 전사용 원반(10)의 형상이 전사된 전사 기판이 얻어진다.
이어서, 도 7에 도시된 바와 같이, 편면측에 전사용 원반(10)의 형상이 전사된 전사 기판(11A)의 1매를, 평탄면을 양면 랩 장치(1)의 상측 랩 정반(14)측을 향하도록 캐리어(12)에 내봉하여 설치하고, 회전수 20rpm, 하중 100g/cm2로 양면 랩 가공을 행하여, 전사 공정에서 전사되지 않은 면에 대해서도 전사용 원반(10)의 형상을 전사함으로써, 상측면은 볼록 형상으로 하측면은 오목 형상으로 랩 가공된 랩 가공 기판이 얻어진다.
얻어진 랩 가공 기판에 대하여, 양면 연마 장치(도시 생략)로 양면을 경면화함으로써, 도 1의 (A)에 도시한 바와 같은 중심 대칭인 SORI를 갖는 합성 석영 유리 기판이 얻어진다. 구체적으로는, 표면의 SORI가 50㎛인 볼록 형상이며, BOW가 +25㎛이고, 이면의 SORI가 50㎛인 오목 형상이며, BOW가 -25㎛이고, 면내 두께 변동이 1㎛, 또한 두께 500㎛인 양면이 경면인 합성 석영 유리 기판이 얻어진다.
도 8에는, 본 발명의 제2 실시 형태에 관한 편면 랩 장치(2)를 사용한 전사 공정의 실시 양태가 도시되어 있다. 또한, 제2 실시 형태에서는, 상기 제1 실시 형태와 동일한 부재에 대해서는 동일 부호를 붙인다.
이 실시 형태에서 사용되는 전사용 원반(20)은, 도 9에 도시된 바와 같이 전사용 원반(20)의 표면(200)의 중심점(200A)과 이면(210)의 중심점(210A)을 통과하는 중심선(L2)에 있어서의, 각 중심점(200A, 210A)의 중간점(M2)을 통과하고, 또한 중심선(L2)에 대하여 직교하는 가상면(S2)에 대하여, 표면(200)이 평행(평탄면)이며, 이면(210)이 중심선(L2)에 대하여 직교함과 함께, 중심선(L2)에 대하여 대칭인 볼록 형상에 따른 형상을 갖고 있다.
또한, 본 실시 형태에서 사용되는 원료 기판(21)은, 제1 실시 형태와 마찬가지의 방법으로 제작된 직경 200mm, 두께 855㎛, 표리면측의 SORI가 각각 6㎛, 두께 변동이 1㎛인 원판상의 합성 석영 유리 기판이다.
도 8에 도시된 바와 같이, 전사용 원반(20)의 평탄한 면을 톱 플레이트(25)측을 향하도록 배치하고, 또한, 전사용 원반(20)에 있어서 볼록 형상에 따른 면과 접하도록 하여 원료 기판(21)을 편면 랩 장치(2)에 설치하고, 이들을 캐리어(12)에 내봉한 상태에서, 회전수 20rpm, 하중 100g/cm2로 원료 기판(21)에 있어서의 전사용 원반(20)과 접하지 않는 면만을 하측 랩 정반(13)으로 가공함으로써, 편면측에 전사용 원반(20)의 형상이 전사된 전사 기판이 얻어진다.
이어서, 도 10에 도시된 바와 같이, 편면 랩 장치(2)의 하측 랩 정반(13)과 톱 플레이트(25) 사이에, 편면측에 전사용 원반(20)의 형상이 전사된 전사 기판(21A)을, 전사용 원반(20)의 형상이 전사된 면을 톱 플레이트(25)측을 향한 상태에서 캐리어(12)에 내봉하여 설치하고, 회전수 20rpm, 하중 100g/cm2로 편면 랩 가공을 행하여, 전사 공정에서 전사되지 않은 면에 대해서도 전사용 원반(20)의 형상을 전사함으로써, 상측면은 오목 형상으로 하측면은 볼록 형상으로 랩 가공된 랩 가공 기판이 얻어진다.
얻어진 랩 가공 기판에 대하여, 제1 실시 형태와 마찬가지로 양면을 경면화함으로써, 도 1의 (A)에 도시한 바와 같은 중심 대칭인 SORI를 갖는 합성 석영 유리 기판이 얻어진다. 구체적으로는, 표면이 SORI 100㎛인 볼록 형상 및 BOW가 +50㎛이며, 이면이 SORI 110㎛인 오목 형상 및 BOW가 -50㎛이며, 면내 두께 변동이 1㎛, 또한 두께 725㎛인 양면이 경면인 합성 석영 유리 기판이 얻어진다.
또한, 본 발명의 반도체용 기판의 제조 방법에 사용되는 전사용 원반의 형상, 두께 및 SORI, 원료 기판의 형상 및 재질, 및 각 가공의 구체적 조건 등에 대해서는, 상기 각 실시 형태로 한정되는 것은 아니며, 본 발명의 목적, 효과를 달성할 수 있는 범위에서의 변경이나 개량은 본 발명에 포함된다.
예를 들어, 양면 랩 장치를 사용하여 중심 대칭이 아닌 SORI를 갖는 반도체 기판을 제조하는 경우, 상기 제1 실시 형태에 있어서, 도 11에 도시된 바와 같은 전사용 원반(30)을 사용하면 된다.
이 전사용 원반(30)은, 표면(300)의 정점(300A)과 이면(310)의 정점(310A)을 통과하는 직선(L3)에 있어서의, 상기 각 정점(300A, 310A)의 중간점(M3)을 통과하고, 또한 직선(L3)과 직교하는 가상면(S3)에 대하여, 표면(300) 및 이면(310)이 대칭으로 마주보는 볼록 형상의 SORI를 갖고 있다.
이 전사용 원반(30)을 사용하여, 제1 실시 형태와 마찬가지로 전사 가공, 랩 가공, 연마 가공 등을 행함으로써, 도 1의 (B)에 도시한 바와 같은 볼록 형상의 정점이 중심으로부터 Y축 방향으로 어긋난 볼록 형상이며, BOW가 플러스로 휜 반도체 기판을 얻을 수 있다.
또한, 편면 랩 장치를 사용하여 중심 대칭이 아닌 SORI를 갖는 반도체 기판을 제조하는 경우, 상기 제2 실시 형태에 있어서, 도 12에 도시한 바와 같은 전사용 원반(40)을 사용하면 된다.
이 전사용 원반(40)은 이면(410)의 정점(410A)과, 이에 마주보는 표면(400) 상의 부분점(400A)을 통과하는 직선(L4)에 있어서의, 상기 정점(410A)과 부분점(400)의 중간점(M4)을 통과하고, 또한 직선(L4)과 직교하는 가상면(S4)에 대하여 표면(400)이 평행(평탄면)이며, 이면(410)이 볼록 형상인 SORI를 갖고 있다.
이 전사용 원반(40)을 사용하여, 제2 실시 형태와 마찬가지로 전사 가공, 랩 가공, 연마 가공 등을 행함으로써, 도 1의 (B)에 도시한 바와 같은 볼록 형상의 정점이 중심으로부터 Y축 방향으로 어긋난 볼록 형상이며, BOW가 플러스로 휜 반도체 기판을 얻을 수 있다.
또한, 상기 제1 실시 형태에 있어서, 도 13에 도시한 바와 같은 전사용 원반의 표면 상에 직행하는 XY축을 설치했을 때에, X 방향 및 Y 방향의 단면으로부터 본 두께 형상이, X 방향 및 Y 방향에서 중앙으로부터 외주를 향해 경사가 상이한 전사용 원반의 표면 상의 중심을 관통하는 선(도 13에서는 Y축)에 대하여 선 대칭인 두께 변동을 갖는 전사용 원반을 사용한 경우, 도 1의 (C)에 도시한 바와 같은 반도체용 기판이 얻어진다. 또한, 도 13에서의 기판 내측의 곡선은 두께의 등고선을 나타내고 있다.
[실시예]
이하, 실시예 및 비교예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 하기의 실시예로 한정되는 것은 아니다.
[실시예 1]
전사용 원반으로서, 도 6에 도시한 바와 같은 형상인 것을 준비하였다. 구체적으로는, 표리면의 SORI가 모두 동일한 볼록 형상의 110㎛이며, 표리면의 중심점을 연결하는 중심선 상의 중간점을 통과하고, 중심선과 직교하는 면에 대하여 표리면이 대칭으로 마주보고 있으며, 또한 두께 변동이 220㎛인 중앙의 두께 3mm, 직경 100mm의 알루미나 세라믹제 전사용 원반을 준비하였다.
또한, 도요 에이텍(주)제 와이어 쏘오 E450E-12를 사용하여 합성 석영 유리제 잉곳을 슬라이스하고, 모따기 가공을 행하여, 표리면의 쏘오 마크를 양면 랩 장치에 의해 제거하고, 직경 100mm, 두께 630㎛, 표리면의 SORI가 각각 6㎛, 두께 변동이 1㎛인 원료 기판을 준비하였다.
상기 전사용 원반을 끼워 넣도록 하여 원료 기판 2매를 양면 랩 장치의 하측 랩 정반 및 상측 랩 정반에 각각 설치하여, 번호가 #1000인 알루미나를 주성분으로 한 랩재를 사용하여, 회전수 20rpm, 하중 100g/cm2로 각 원료 기판의 편면측을 동시에 가공하여, 편면측에 전사용 원반의 형상이 전사된 전사 기판을 2매 얻었다. 얻어진 전사 기판의 형상은, 모두 편면이 오목 형상으로 110㎛ 휘어져 있었다.
얻어진 전사 기판의 1매를 양면 랩 장치에 설치하여, 상기 전사 공정과 동일한 랩재를 사용하여 회전수 20rpm, 하중 100g/cm2로 양면 랩 가공을 행하고, 이전 전사 공정에서 전사되지 않은 면에 대해서도 전사용 원반의 형상을 전사하였다. 그리고, 표면이 SORI 50㎛의 볼록 형상 및 BOW가 +25㎛이며, 이면이 SORI 50㎛의 오목 형상 및 BOW가 -25㎛인 랩 가공 기판을 얻었다.
또한, 얻어진 랩 가공 기판의 양면을 연마하는 공정으로서, 양면 장치로 양면을 경면화하고, 표면이 SORI 50㎛의 볼록 형상 및 BOW가 +25㎛이며, 이면이 SORI 50㎛의 오목 형상 및 BOW가 +25㎛이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 500㎛인 양면이 경면인 합성 석영 유리 기판을 얻었다.
이어서, 얻어진 합성 석영 유리 기판의 표면에 실란 가스를 공급하고, 아몰퍼스 실리콘막을 형성한 후, 어닐 처리를 하고, 폴리실리콘막을 형성한 바, 성막한 면이 SORI 122㎛의 볼록 형상으로, 다른쪽의 면이 SORI 122㎛의 오목 형상으로 변화되었다.
그 후, 1050℃의 열 처리를 1시간 더 행한 바, 성막한 면이 SORI 4㎛의 볼록 형상으로, 다른쪽의 면이 SORI 4㎛의 오목 형상으로 변화되고, 면내 두께 변동(TTV)이 1㎛이고, 거의 평탄한 SORI를 갖는 폴리실리콘 TFT용 합성 석영 유리 기판이 얻어졌다.
[실시예 2]
양면 랩 장치를 사용하여, 실시예 1과 마찬가지의 방법으로 전사 공정을 행한 후, 얻어진 전사 기판을, 전사용 원반의 형상이 전사된 면을 편면 랩 장치의 톱 플레이트측을 향하도록 설치하고, 회전수 20rpm, 하중 100g/cm2로 편면 랩 가공을 행하여, 랩 가공 기판을 얻었다.
또한, 얻어진 랩 가공 기판의 양면을 실시예 1과 마찬가지의 방법으로 연마하고, 표면이 SORI 110㎛의 볼록 형상 및 BOW가 +55㎛이며, 이면이 SORI 110㎛의 오목 형상 및 BOW가 -55㎛이며, 면내 두께 변동(TTV)이 1㎛, 두께가 500㎛인 양면이 경면인 합성 석영 유리 기판을 얻었다.
이어서, 얻어진 합성 석영 유리 기판에 실시예 1과 마찬가지의 방법으로 폴리실리콘막을 형성한 바, 성막한 면이 SORI 122㎛의 볼록 형상으로, 다른쪽의 면이 SORI 122㎛의 오목 형상으로 변화되었다.
그 후, 1050℃의 열 처리를 1시간 더 행한 바, 성막한 면이 SORI 4㎛의 볼록 형상으로, 다른쪽의 면이 SORI 4㎛의 오목 형상으로 변화되고, 면내 두께 변동(TTV)이 1㎛이고, 거의 평탄한 SORI를 갖는 폴리실리콘 TFT용 합성 석영 유리 기판이 얻어졌다.
[실시예 3]
전사용 원반으로서, 도 9에 도시한 바와 같은 형상인 것을 준비하였다. 구체적으로는, 표리면 중 한쪽의 면이 평탄하며, 또한 다른쪽의 면이 표리면의 중심을 연결하는 중심선에 대하여 직교함과 함께, 중심선에 대하여 대칭으로 볼록 형상으로 110㎛ 휜 형상이며, 또한 면내 두께 변동(TTV)이 110㎛인, 중앙의 두께 2mm, 직경 200mm인 알루미나 세라믹제 전사용 원반을 준비하였다.
원료 기판으로서는, 실시예 1과 마찬가지의 방법으로 직경 200mm, 두께 855㎛, 표리면측의 SORI가 각각 6㎛, 두께 변동이 1㎛인 합성 석영 유리 기판을 준비하였다.
이 원료 기판과 편면 랩 장치의 톱 플레이트 사이에, 평탄한 면을 톱 플레이트측을 향하도록 상기 전사용 원반을 설치하고, 번호가 #1000인 알루미나를 주성분으로 한 랩재를 사용하여, 회전수 20rpm, 하중 100g/cm2로 원료 기판의 편면측을 가공하여, 편면측에 전사용 원반의 형상이 전사된 전사 기판을 얻었다. 얻어진 전사 기판의 형상은 편면이 평탄하며, 다른쪽의 면은 오목 형상으로 110㎛ 휘어져 있었다.
이어서, 편면 랩 장치의 하측 랩 정반과 톱 플레이트 사이에, 전사된 면을 편면 랩 장치의 톱 플레이트측을 향하도록 전사 기판을 설치하여, 상기 전사 공정과 동일한 랩재를 사용하여 회전수 20rpm, 하중 100g/cm2로 편면 랩 가공을 행하여, 랩 가공 기판을 얻었다. 얻어진 랩 가공 기판은, 표면이 SORI 110㎛의 볼록 형상이며, 이면이 SORI 110㎛의 오목 형상인 랩 가공 기판을 얻었다.
또한, 편면 연마 장치로 볼록측의 편면을 경면화하고, 표면이 SORI 110㎛의 볼록 형상 및 BOW가 +55㎛이며, 이면이 SORI 110㎛의 오목 형상 및 BOW가 -55㎛이며, 면내 두께 변동(TTV)이 1㎛이고, 두께 725㎛인 합성 석영 유리 기판을 얻었다.
얻어진 합성 석영 유리 기판에 실시예 1과 마찬가지의 방법으로 폴리실리콘막을 형성한 바, 성막한 면이 SORI 122㎛의 볼록 형상으로, 다른쪽의 면이 SORI 122㎛의 오목 형상으로 변화되었다.
그 후, 1050℃의 열 처리를 1시간 더 행한 바, 성막한 면이 SORI 4㎛인 볼록 형상으로, 다른쪽의 면이 SORI 4㎛인 오목 형상으로 변화되고, 면내 두께 변동(TTV)이 1㎛이고, 거의 평탄한 SORI를 갖는 폴리실리콘 TFT용 합성 석영 유리 기판이 얻어졌다.
[실시예 4]
실시예 3과 마찬가지의 방법으로 전사 공정을 행하여 얻어진 전사 기판을, 실시예 1과 마찬가지의 방법으로 양면을 랩 가공하여, 표면이 SORI 50㎛의 볼록 형상이며, 이면이 SORI 50㎛의 오목 형상인 랩 가공 기판을 얻었다.
또한, 실시예 1과 마찬가지의 방법으로 양면을 연마하고, 표면이 SORI 50㎛의 볼록 형상 및 BOW가 +25㎛이며, 이면이 SORI 50㎛의 오목 형상 및 BOW가 -25㎛이며, 두께 변동이 1㎛이고, 두께가 725㎛인 양면이 경면인 합성 석영 유리 기판을 얻었다.
얻어진 합성 석영 유리 기판에 실시예 1과 마찬가지의 방법으로 폴리실리콘막을 형성한 바, 성막한 면이 SORI 122㎛의 볼록 형상으로, 다른쪽의 면이 SORI 122㎛의 오목 형상으로 변화되었다.
그 후, 1050℃의 열 처리를 1시간 더 행한 바, 성막한 면이 SORI 4㎛의 볼록 형상으로, 다른쪽의 면이 SORI 4㎛의 오목 형상으로 변화되고, 면내 두께 변동(TTV)이 1㎛이고, 거의 평탄한 SORI를 갖는 폴리실리콘 TFT용 합성 석영 유리 기판이 얻어졌다.
[실시예 5]
전사용 원반으로서, 도 11에 도시된 바와 같은 형상인 것을 준비하였다. 구체적으로는, 표리면의 형상이 서로 대칭인 볼록 형상이며, 그들의 SORI가 110㎛이고, 또한 면내 두께 변동(TTV)이 220㎛이고, 표리면의 중심점으로부터 30mm 어긋난 곳이 가장 두껍고, 그 부분의 두께가 3000㎛이며, 직경 100mm인 알루미나 세라믹제 전사용 원반을 준비하였다.
원료 기판으로서는, 실시예 1과 마찬가지의 방법으로 직경 100mm, 두께 630㎛, 표리면의 SORI가 각각 6㎛, 면내 두께 변동(TTV)이 1㎛인 합성 석영 유리 기판을 준비하였다.
실시예 1과 마찬가지의 방법으로 양면 랩 장치에 의해 2매의 원료 기판의 편면측을 동시에 가공하여, 편면측에 전사용 원반의 형상이 전사된 전사 기판을 얻었다. 얻어진 전사 기판의 형상은, 모두 편면이 오목 형상으로 110㎛ 휘어져 있었다. 또한, 오목 형상의 가장 얇은 부분은 중심으로부터 30mm 어긋나 있었다.
얻어진 전사 기판을 양면 랩 장치에 설치하고, 실시예 1과 마찬가지의 방법으로 양면 랩 가공을 행하고, 이전 전사 공정에서 전사되지 않은 면에 대해서도 전사용 원반의 형상을 전사하여, 표면이 SORI 50㎛의 볼록 형상이며, 이면이 SORI 50㎛의 오목 형상인 랩 가공 기판을 얻었다.
또한, 얻어진 랩 가공 기판의 볼록 형상측의 면을 편면 연마 장치로 경면화하고, 경면이 SORI 50㎛의 볼록 형상 및 BOW가 +20㎛이며, 조면이 SORI 50㎛의 오목 형상 및 BOW가 -20㎛이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 500㎛인 합성 석영 유리 기판을 얻었다.
이어서, 얻어진 합성 석영 유리 기판의 표면에 실시예 1과 마찬가지의 방법으로 폴리실리콘막을 형성한 바, 성막한 면이 SORI 122㎛의 볼록 형상으로, 다른쪽의 면이 SORI 122㎛의 오목 형상으로 변화되었다.
그 후, 1100℃의 열 처리를 2시간 더 행한 바, 성막한 면이 SORI 4㎛의 볼록 형상으로, 다른쪽의 면이 SORI 4㎛의 오목 형상으로 변화되고, 두께 변동이 1㎛이고, 거의 평탄한 SORI를 갖는 폴리실리콘 TFT용 합성 석영 유리 기판이 얻어졌다.
[실시예 6]
실시예 5와 마찬가지로, 표리면 중 한쪽의 면이 평탄하며, 또한 다른쪽의 면이 볼록 형상으로 110㎛ 휜 형상이고, 또한 면내 두께 변동(TTV)이 220㎛이고, 표리면의 중심점으로부터 30mm 어긋난 곳이 가장 두껍고, 그 부분의 두께가 3000㎛이고, 직경 100mm인 알루미나 세라믹제 전사용 원반을 준비하였다.
원료 기판으로서는, 실시예 5와 동일한 것을 준비하였다.
실시예 3과 마찬가지의 방법으로 편면 랩 장치에 의해 원료 기판의 편면측을 가공하여, 편면측에 전사용 원반의 형상이 전사된 전사 기판을 얻었다. 얻어진 전사 기판의 형상은 편면이 평탄하며, 다른쪽의 면은 오목 형상으로 110㎛ 휘어져 있었다. 또한, 오목 형상의 가장 얇은 부분은 중심으로부터 30mm 어긋나 있었다.
얻어진 전사 기판을 편면 랩 장치에 설치하고, 실시예 2와 마찬가지의 방법으로 편면 랩 가공을 행하여, 전사 공정에서 전사되지 않은 전사 기판의 반대측의 면에 대해서도 전사용 원반의 형상을 전사하여, 표면이 SORI 110㎛의 볼록 형상이며, 이면이 SORI 110㎛의 오목 형상인 랩 가공 기판을 얻었다.
얻어진 랩 가공 기판의 볼록 형상측의 면을 편면 연마 장치로 경면화하고, 경면이 SORI 110㎛의 볼록 형상 및 BOW가 +50㎛이며, 조면이 SORI 110㎛의 오목 형상 및 BOW가 -50㎛이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 500㎛인 합성 석영 유리 기판을 얻었다.
이어서, 얻어진 합성 석영 유리 기판의 표면에 실시예 1과 마찬가지의 방법으로 폴리실리콘막을 형성한 바, 성막한 면이 SORI 122㎛의 볼록 형상으로, 다른쪽의 면이 SORI 122㎛의 오목 형상으로 변화되었다.
그 후, 1100℃의 열 처리를 2시간 더 행한 바, 성막한 면이 SORI 4㎛의 볼록 형상으로, 다른쪽의 면이 SORI 4㎛의 오목 형상으로 변화되고, 면내 두께 변동이 1㎛이고, 거의 평탄한 SORI를 갖는 폴리실리콘 TFT용 합성 석영 유리 기판이 얻어졌다.
[비교예 1]
전사용 원반으로서 표리면의 SORI가 110㎛이며, 편면이 볼록 형상이고, 다른쪽의 면이 오목 형상이며, 두께가 2mm이고, 두께 변동이 2㎛로 일정한, 직경 100mm의 알루미나 세라믹제 전사용 원반을 준비하고, 원료 기판으로서 실시예 1과 동일한 것을 준비하였다.
양면 랩 장치를 사용하여, 실시예 1과 마찬가지의 방법으로 원료 기판을 전사 가공하여, 표리면의 SORI가 1㎛인 전사 기판을 얻었다.
또한, 얻어진 전사 기판을 양면 연마 장치로 양면 경면화하고, 표리면의 SORI가 1㎛ 및 표면의 BOW가 +0.5㎛, 이면의 BOW가 -0.5㎛이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 500㎛인 양면이 경면인 합성 석영 유리 기판을 얻었다.
얻어진 합성 석영 유리 기판에 실시예 1과 마찬가지로 하여 폴리실리콘막을 형성한 바, 성막한 면이 SORI 120㎛의 볼록 형상으로, 다른쪽의 면이 SORI 120㎛의 오목 형상으로 변화되었다.
그 후, 1050℃의 열 처리를 1시간 더 행한 바, 면내 두께 변동(TTV)은 1㎛인채, 성막한 면이 SORI 60㎛의 볼록 형상으로, 다른쪽의 면이 SORI 61㎛의 오목 형상으로 변화되어, 원하는 평탄한 SORI가 얻어지지 않았다.
[비교예 2]
전사용 원반으로서 표리면의 SORI가 110㎛이며, 편면이 볼록 형상이고, 다른쪽의 면이 오목 형상이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 2mm이고, 직경 200mm인 알루미나 세라믹제 전사용 원반을 준비하고, 원료 기판으로서는 실시예 4와 동일한 것을 준비하였다.
실시예 4와 마찬가지의 방법으로 편면 랩 장치를 사용하여 원료 기판에 전사 공정을 행한 후, 얻어진 전사 기판을 양면 랩 장치로 회전수 20rpm, 하중 100g/cm2로 랩 가공하여, 표리면의 SORI가 1㎛인 랩 가공 기판이 얻어졌다.
또한, 얻어진 랩 가공 기판의 양면 연마를 행하고, 표리면의 SORI가 1㎛ 및 표면의 BOW가 +0.5㎛, 이면의 BOW가 -0.5㎛이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 725㎛인 합성 석영 유리 기판을 얻었다.
얻어진 합성 석영 유리 기판에 실시예 1과 마찬가지로 하여 폴리실리콘막을 형성한 바, 면내 두께 변동(TTV)은 1㎛인 채, 성막한 면이 SORI 120㎛의 볼록 형상으로, 다른쪽의 면이 SORI 120㎛의 오목 형상으로 변화되었다.
그 후, 1050℃의 열 처리를 1시간 더 행한 바, 면내 두께 변동(TTV)은 1㎛인 채, 성막한 면이 SORI 60㎛의 볼록 형상으로, 다른쪽의 면이 SORI 61㎛의 오목 형상으로 변화되어, 원하는 평탄한 SORI가 얻어지지 않았다.
[비교예 3]
전사용 원반으로서 표리면의 SORI가 110㎛이며, 편면이 볼록 형상이고, 다른쪽의 면이 오목 형상이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 2mm이고, 직경 110mm인 알루미나 세라믹제 전사용 원반을 준비하고, 원료 기판으로서 실시예 2와 동일한 것을 준비하였다.
실시예 2와 마찬가지의 방법으로 양면 랩 장치를 사용하여 원료 기판에 전사 공정을 행한 후, 전사용 원반의 형상이 전사되지 않은 평탄한 면을 편면 랩 장치의 톱 플레이트측을 향하도록 전사 기판을 설치하여, 실시예 2와 마찬가지의 조건으로 랩 가공을 행하여, 표면의 SORI가 1㎛인 랩 가공 기판을 얻었다.
또한, 편면 연마 장치에서 얻어진 랩 가공 기판의 편면을 경면화하고, 표면의 SORI가 1㎛ 및 표면의 BOW가 +0.5㎛, 이면의 BOW가 -0.5㎛이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 500㎛인 합성 석영 유리 기판을 얻었다.
얻어진 합성 석영 유리 기판에 실시예 1과 마찬가지의 방법으로 폴리실리콘막을 형성한 바, 성막한 면이 SORI 120㎛의 볼록 형상으로, 다른쪽의 면이 SORI 120㎛의 오목 형상으로 변화되었다.
그 후, 1050℃의 열 처리를 1시간 더 행한 바, 면내 두께 변동(TTV)은 1㎛인 채, 성막한 면이 SORI 60㎛의 볼록 형상으로, 다른쪽의 면이 SORI 61㎛의 오목 형상으로 변화되어, 원하는 평탄한 SORI가 얻어지지 않았다.
[비교예 4]
전사용 원반으로서 표리면의 SORI가 110㎛이며, 편면이 볼록 형상, 다른쪽의 면이 오목 형상이고, 면내 두께 변동(TTV)이 1㎛이고, 두께가 2mm이고, 직경 200mm인 알루미나 세라믹제 전사용 원반을 준비하고, 원료 기판으로서 실시예 4와 동일한 것을 준비하였다.
실시예 4와 마찬가지의 방법으로 편면 랩 장치를 사용하여 원료 기판의 전사 공정을 행한 후, 전사용 원반의 형상이 전사되지 않은 평탄한 면을 편면 랩 장치의 톱 플레이트측을 향하도록 전사 기판을 설치하여, 실시예 2와 마찬가지의 조건으로 랩 가공을 행하여, 표면의 SORI가 1㎛인 랩 가공 기판을 얻었다.
또한, 편면 연마 장치에서 얻어진 랩 가공 기판의 편면을 경면화하여, 표면의 SORI가 1㎛ 및 표면의 BOW가 +0.5㎛, 이면의 BOW가 -0.5㎛이며, 면내 두께 변동(TTV)이 1㎛이고, 두께가 725㎛인 합성 석영 유리 기판을 얻었다.
얻어진 합성 석영 유리 기판에 실시예 1과 마찬가지로 하여 폴리실리콘막을 형성한 바, 성막한 면이 SORI 120㎛의 볼록 형상으로, 다른쪽의 면이 SORI 120㎛의 오목 형상으로 변화되었다.
그 후, 1050℃의 열 처리를 1시간 더 행한 바, 두께 변동은 1㎛인 채, 성막한 면이 SORI 60㎛의 볼록 형상으로, 다른쪽의 면이 SORI 61㎛의 오목 형상으로 변화되어, 원하는 평탄한 SORI가 얻어지지 않았다.
상기 각 실시예 및 비교예의 정리를 표 1에 나타낸다.
Figure 112018071215010-pat00001
Figure 112018071215010-pat00002
A: 반도체용 기판
1: 양면 랩 장치
2: 편면 랩 장치
10, 20, 30, 40: 전사용 원반
11A, 21A: 전사 기판
100, 200, 300, 400: 전사용 원반의 표면
110, 210, 310, 410: 전사용 원반의 이면
100A, 110A, 200A, 210A: 중심점
L1, L2: 중심선
S1, S2, S3, S4: 가상면(중심선과 직교하는 면)
11, 21: 원료 기판

Claims (10)

  1. 표면 및 이면을 갖고, 이들 표리면의 중심점을 연결한 중심선 상의 중간점을 통과하고, 상기 중심선과 직교하는 면에 대하여 상기 표면 및 이면이 대칭으로 마주보는 SORI와 두께 변동을 갖는 전사용 원반을 준비하는 준비 공정과,
    상기 전사용 원반을 끼워 넣도록 하여 2매의 원료 기판을 양면 랩 장치에 설치하고, 상기 2매의 원료 기판 각각에 있어서의 상기 전사용 원반과 접하지 않는 면을 가공하여 상기 전사용 원반의 형상이 각각 편면에 전사된 2매의 전사 기판을 제작하는 전사 공정과,
    상기 전사 기판의 양면을 랩함으로써, 또는 상기 전사 기판에 있어서의 상기 전사 공정에서 상기 전사용 원반의 형상이 전사되지 않은 면만을 랩함으로써 랩 가공 기판을 제작하는 랩 공정과,
    상기 랩 가공 기판의 양면 또는 편면을 연마하는 것을 특징으로 하는 반도체용 기판의 제조 방법.
  2. 표면 및 이면을 갖고, 이들 표리면의 중심점을 연결한 중심선 상의 중간점을 통과하고, 상기 중심선과 직교하는 면에 대하여 상기 표리면 중 어느 한쪽의 면이 평행하며, 또한 상기 표리면 중 원료 기판과 접하는 다른쪽의 면이, 상기 중심선에 대하여 직교함과 함께 상기 중심선에 대하여 대칭인 전사용 원반을 준비하는 준비 공정과,
    상기 전사용 원반의 상기 다른쪽의 면과 접하도록 하여 원료 기판을 편면 랩 장치에 설치하고, 상기 원료 기판에 있어서의 상기 전사용 원반과 접하지 않는 면을 가공하여 상기 전사용 원반의 형상이 편면에 전사된 전사 기판을 제작하는 전사 공정과,
    상기 전사 기판의 양면을 랩함으로써, 또는 상기 전사 기판에 있어서의 상기 전사 공정에서 상기 전사용 원반의 형상이 전사되지 않은 면만을 랩함으로써 랩 가공 기판을 제작하는 랩 공정과,
    상기 랩 가공 기판의 양면 또는 편면을 연마하는 것을 특징으로 하는 반도체용 기판의 제조 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
KR1020180083766A 2018-07-19 2018-07-19 반도체용 기판 및 그의 제조 방법 KR102400898B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180083766A KR102400898B1 (ko) 2018-07-19 2018-07-19 반도체용 기판 및 그의 제조 방법
KR1020220022987A KR102444692B1 (ko) 2018-07-19 2022-02-22 반도체용 기판 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180083766A KR102400898B1 (ko) 2018-07-19 2018-07-19 반도체용 기판 및 그의 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220022987A Division KR102444692B1 (ko) 2018-07-19 2022-02-22 반도체용 기판 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20200009420A KR20200009420A (ko) 2020-01-30
KR102400898B1 true KR102400898B1 (ko) 2022-05-23

Family

ID=69321590

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020180083766A KR102400898B1 (ko) 2018-07-19 2018-07-19 반도체용 기판 및 그의 제조 방법
KR1020220022987A KR102444692B1 (ko) 2018-07-19 2022-02-22 반도체용 기판 및 그의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020220022987A KR102444692B1 (ko) 2018-07-19 2022-02-22 반도체용 기판 및 그의 제조 방법

Country Status (1)

Country Link
KR (2) KR102400898B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010119792A1 (ja) * 2009-04-15 2010-10-21 住友電気工業株式会社 基板、薄膜付き基板、半導体装置、および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0611705A (ja) 1992-01-31 1994-01-21 Sony Corp 能動素子基板
JP4183786B2 (ja) 1997-10-17 2008-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2005215319A (ja) 2004-01-29 2005-08-11 Toyota Gakuen ポリシリコンｔｆｔ式ｌｃｄ用石英ガラス基板
JP2008151916A (ja) * 2006-12-15 2008-07-03 Shin Etsu Chem Co Ltd 大型フォトマスク基板のリサイクル方法
JP5858623B2 (ja) * 2011-02-10 2016-02-10 信越化学工業株式会社 金型用基板
JP5712906B2 (ja) * 2011-11-15 2015-05-07 信越化学工業株式会社 基板の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010119792A1 (ja) * 2009-04-15 2010-10-21 住友電気工業株式会社 基板、薄膜付き基板、半導体装置、および半導体装置の製造方法

Also Published As

Publication number Publication date
KR20220030233A (ko) 2022-03-10
KR102444692B1 (ko) 2022-09-20
KR20200009420A (ko) 2020-01-30

Similar Documents

Publication Publication Date Title
JP5664471B2 (ja) 半導体用合成石英ガラス基板の製造方法
US6413682B1 (en) Synthetic quartz glass substrate for photomask and making method
US9748089B2 (en) Method for producing mirror-polished wafer
KR101048910B1 (ko) 레티클용 기판 및 그 제조방법과, 마스크 블랭크 및 그제조방법
KR20030080190A (ko) 대형 기판 및 그 제조 방법
CN110088058B (zh) 玻璃板及玻璃板的制造方法
KR102400898B1 (ko) 반도체용 기판 및 그의 제조 방법
WO2021235067A1 (ja) 基板ウェーハの製造方法、及び基板ウェーハ
JP7035777B2 (ja) 半導体用基板およびその製造方法
JP2012129416A (ja) 半導体ウェーハ及びその製造方法
CA1213076A (en) Wafer shape and method of making same
CN108987413B (zh) 半导体用基板及其制造方法
TWI744539B (zh) 半導體用基板及其製造方法
KR20180111597A (ko) 무알칼리 유리 기판
JP2004022677A (ja) 半導体ウエーハ
JP2017103309A (ja) インプリントモールド用ガラス板、およびインプリントモールド用ガラス板の製造方法
CN111246971B (zh) 圆盘状玻璃基板的制造方法、薄板玻璃基板的制造方法、导光板的制造方法和圆盘状玻璃基板
JP2003186180A (ja) ペリクルフレームの製造方法およびペリクル
US10222689B2 (en) Mask blank
CN111741936A (zh) 层叠体和层叠体的制造方法
JP2020003547A (ja) フォトマスク用基板およびその製造方法
JP7397844B2 (ja) 円盤状ガラス基板の製造方法、薄板ガラス基板の製造方法、導光板の製造方法及び円盤状ガラス基板
KR100809825B1 (ko) 합성 석영 유리 기판
US20210094865A1 (en) Methods of forming glass-polymer stacks for holographic optical structure
JPH08254625A (ja) 光導波路用薄膜の製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant