JPWO2010119792A1 - 基板、薄膜付き基板、半導体装置、および半導体装置の製造方法 - Google Patents

基板、薄膜付き基板、半導体装置、および半導体装置の製造方法 Download PDF

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Abstract

基板の湾曲による半導体装置の加工精度の劣化を抑制する基板、薄膜付き基板および上記基板を用いて形成された半導体装置、さらに上記半導体装置の製造方法が得られる。本発明における基板（１）は、主表面（１ａ）の直径が２インチ以上であり、主表面（１ａ）におけるbowの値が−４０μｍ以上−５μｍ以下、主表面（１ａ）におけるwarpの値が５μｍ以上４０μｍ以下である。基板（１）の、主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。

Description

本発明は、基板、薄膜付き基板、半導体装置、および半導体装置の製造方法に関するものであり、より特定的には、基板の湾曲による半導体装置の加工精度の劣化を抑制する基板、薄膜付き基板および上記基板を用いて形成された半導体装置、さらに上記半導体装置の製造方法に関するものである。
たとえば半導体からなる基板（半導体基板）の一方の主表面上に薄膜の積層構造を形成することにより、半導体装置を形成する技術が一般的に行なわれている。なお、ここで主表面とは表面のうちもっとも大きい主要な面をいい、特に基板の場合は半導体装置が形成される面のことをいう。
形成する半導体装置の加工精度を向上するためには、基板の主表面の湾曲が少なく、平坦であることが好ましい。基板の主表面が平坦であれば、形成する半導体装置のパターンの寸法精度や形状精度を高めることができる。たとえば以下に示す特許文献１には、主表面における湾曲を低減させた炭化珪素の単結晶基板が開示されている。
米国特許第ＵＳ ７，４２２，６３４ Ｂ２号明細書
半導体装置を形成する際には通常、まず半導体基板の一方の主表面上に半導体材料からなるエピタキシャル層を形成する。そして当該エピタキシャル層の一方の主表面上、すなわち基板と対向する主表面と反対側の主表面上に、半導体装置を構成する金属や絶縁膜の薄膜を形成する。そして、たとえばフォトリソグラフィ技術を用いて、形成した薄膜を所望の形状となるようにパターニングする。
フォトリソグラフィ工程を行なう際には、たとえばステッパなどの露光装置を用いるが、半導体基板の裏面を真空チャックすることにより当該基板を吸着する。このとき当該薄膜が形成された基板が主表面に沿った方向に関して湾曲していれば、当該基板を湾曲した主表面に沿った方向に関して均一に吸着することが困難となる。均一に吸着されず不安定な状態でフォトリソグラフィ工程を行なえば、パターニングによる、半導体装置を形成する薄膜のパターンのエッジ部の形成が一箇所に定まらず、ある幅をもった露光ムラを有するパターンとなる可能性がある。このような露光ムラを有するパターンが形成されれば、形成される半導体装置の電気特性などに影響を及ぼす可能性がある。したがって、当該薄膜が形成された基板に関して主表面に沿った方向の湾曲が少なく、主表面が平坦であることが好ましい。
すなわち、エピタキシャル層や薄膜が形成されていない半導体基板の主表面が平坦であることも重要であるが、半導体基板の主表面上にエピタキシャル層や、半導体装置を形成する薄膜が形成された状態において、当該基板の主表面の湾曲が少なく、主表面が平坦であることが好ましい。あるいは、真空チャックによる吸着力を基板に対してほぼ均一に加えられるよう、基板の湾曲を補正することが可能な形状であることが好ましい。ところが特許文献１においては、主表面の湾曲が少ない炭化珪素の単結晶基板について開示されているものの、主表面上にエピタキシャル層や薄膜が形成された基板の湾曲については開示されていない。
たとえば特許文献１に開示される基板が、主表面上にエピタキシャル層や薄膜が形成されていない状態において湾曲の程度が少なく、平坦な主表面を有していたとしても、当該基板の主表面上にエピタキシャル層や薄膜が形成された状態において、主表面に沿った方向の湾曲が大きくなる可能性がある。これは、エピタキシャル層や薄膜を形成する過程で当該基板に加わる熱や応力の影響により、当該基板が主表面に沿った方向に湾曲することがあるためである。このことから、特許文献１に開示される基板が、フォトリソグラフィを行なう際に必要な平坦度を有するものであるかについては明らかにされていない。
本発明は、以上の問題に鑑みなされたものであり、その目的は、基板の湾曲による半導体装置の加工精度の劣化を抑制する基板、薄膜付き基板および上記基板を用いて形成された半導体装置、さらに上記半導体装置の製造方法を提供することである。
ここで基板の主表面における湾曲の度合いを表現する用語について説明する。図１（Ａ）は本発明の実施の形態に係る基板の概略断面図である。図１（Ｂ）は、図１（Ａ）に示す基板の主表面における３点焦平面および中心部を模式的に説明する概略図である。図１（Ｃ）は、図１（Ａ）に示す基板の主表面におけるwarpの値やbowの値、soriの値を模式的に説明する概略断面図である。なお、図１（Ｃ）においては図１（Ａ）に示す基板の一方の主表面１ａのみを描写している。
warpとは以下の寸法を示す。まずクランプされていない基板１の主表面１ａ上の、図１（Ｂ）に示す３点（３点焦平面１１）の高さ（図１（Ａ）の断面図に示す上下方向の高さ）の平均値を基準の高さ（３点焦平面高さ１２）とする。なお、３点焦平面は、主表面１ａ上の外縁に近い領域に存在する。このときの図１（Ｃ）に示す最高の高さを有する最高点１３と最低点１４との距離の合計値をwarpと定義する。距離を表わすwarpの値は常に正となる。なお、図１（Ｃ）においては３点焦平面高さ１２が実際より低い箇所に配置されているが、これは説明上図面を見やすくするためである。
またbowとは、図１（Ｂ）に示す主表面１ａの中心部１５における、３点焦平面高さ１２の平均値の座標に対する中心部１５の主表面１ａ上の高さの座標を示す値である。なお、ここでは図１（Ａ）における上側を正の座標と考える。したがってbowの値は、主表面１ａの湾曲の方向に応じて正負いずれの値もとりうる。たとえば図１（Ｃ）に示すように、断面図において下に凸の形状を有する主表面１ａ（基板１）は、中心部１５において３点焦平面１１の高さに対して主表面１ａ上の高さが低い。このため、下に凸の形状である場合、bowの値は負となる。逆に主表面１ａ（基板１）が上に凸の形状である場合、bowの値は正となる。
soriとは、図１（Ａ）の断面図に示す基板１の主表面１ａの最小二乗面を基準の高さ（最小二乗面高さ１６）とした場合の、主表面１ａに示す最高点１３と最低点１４との距離の合計値を表わす。soriも距離を表わすため、その値はwarpと同様、常に正となる。
以上を参考にして、本発明の一の局面に係る基板は、主表面の直径が２インチ以上であり、主表面におけるbowの値が−４０μｍ以上−５μｍ以下、主表面におけるwarpの値が５μｍ以上４０μｍ以下である、炭化珪素からなる基板である。
炭化珪素からなる基板、または炭化珪素からなる基板の一方の主表面上にたとえば炭化珪素からなるエピタキシャル層（薄膜）を形成した薄膜付き基板の一方の主表面上に、炭化珪素以外のたとえば金属や絶縁膜の薄膜を形成する際には、当該基板（または薄膜付き基板）に引張応力が働く。この引張応力の作用により、薄膜を形成する側の主表面を上側として、当該基板（または薄膜付き基板）を断面で見た場合に、当該基板は上に凸の方向に湾曲するよう変形する。後工程であるフォトリソグラフィ工程において、当該基板を安定に吸着させるためには、当該基板が適度に上に凸の方向に湾曲していることが好ましい。
したがって、当該基板（または薄膜付き基板）に炭化珪素以外の薄膜を形成する場合には、当該炭化珪素以外の薄膜を形成する前工程である、薄膜が形成されていない基板の段階において当該基板は適度に下に凸の方向に湾曲していることが好ましい。このようにすれば、当該基板（または薄膜付き基板）に対して炭化珪素以外の薄膜を形成した際に、当該基板を適度に上に凸の方向に湾曲させることにより、当該基板が過度に上に凸の方向に湾曲することを抑制することができる。そのために、当該薄膜が形成されていない基板の段階において当該基板が下に凸の方向に湾曲すべき最適な値の範囲を上記のbowやwarpで示す範囲内とすることが好ましい。また、下に凸の形状は上に凸の形状と比較して吸着力による基板湾曲の補正が困難である。このため、炭化珪素以外の薄膜を形成する前にフォトリソグラフィ工程がある場合に備えて最適な値は存在するという側面もある。
このようにすれば、当該基板の一方の主表面上に炭化珪素のエピタキシャル層や金属や絶縁膜の薄膜が形成された薄膜付き基板のbowやwarpの値を、後工程であるフォトリソグラフィ工程を行なう際に当該基板を安定に吸着させることが可能な、適度に上に凸の方向に湾曲した値とすることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生を抑制することができる。
上記基板においては、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。
上記範囲のbowやwarpの値を有する基板の主表面の表面粗さＲａの値が小さければ、上記基板の一方の主表面上に薄膜が形成された薄膜付き基板のbowやwarpの値を、より確実に、後工程であるフォトリソグラフィ工程を行なう際に当該基板を安定に吸着させることが可能な、適度に上に凸の方向に湾曲した値とすることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生をより確実に抑制することができる。
上記基板においては、主表面におけるTTVの値が５μｍ以下であることが好ましい。後述するようにTTVとは、基板の各領域における厚みのばらつき（偏差）を示す値である。すなわちTTVの値を小さくすれば、より均一に近い厚み分布を有する基板とすることができる。均一に近い厚み分布を有する基板に関して、主表面におけるbowやwarpの値が上述した範囲内であれば、より安定に当該基板を吸着させることができる。
上記基板においては、主表面がＣ面となす角度が５０°以上６５°以下であることが好ましい。このようにすれば、高いチャネル移動度を有する絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）が得られる。
本発明の別の局面に係る基板は、主表面の直径が２インチ以上の炭化珪素からなる基板と、上記基板の一方の主表面上に形成された炭化珪素の薄膜とを備える薄膜付き基板である。上記主表面におけるbowの値が−４０μｍ以上０μｍ以下、上記主表面におけるwarpの値が０μｍ以上４０μｍ以下である薄膜付き基板である。
上述したように、基板の一方の主表面上に炭化珪素以外の薄膜を形成すれば、薄膜を形成する側の主表面を上側として、当該基板は上に凸の方向に湾曲するよう変形する。したがって、炭化珪素以外の薄膜を形成する工程の前工程の段階である、炭化珪素の薄膜を形成した薄膜付き基板において、当該基板の主表面が適度に下に凸の方向に湾曲していることが好ましい。そのために、炭化珪素以外の薄膜が形成されていない、炭化珪素の薄膜が形成された薄膜付き基板の段階において、当該基板が下に凸の方向に湾曲すべき最適な値の範囲を上記のbowやwarpで示す範囲内とすることが好ましい。
当該薄膜の一方の主表面上に金属や絶縁膜の薄膜が形成された薄膜付き基板のbowやwarpの値を、後工程であるフォトリソグラフィ工程を行なう際に当該基板を安定に吸着させることが可能な、適度に上に凸の方向に湾曲した値とすることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生を抑制することができる。
上記薄膜付き基板においても、薄膜が形成されていない基板と同様に、基板の、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。
さらに本発明の他の局面に係る基板は、主表面の直径が２インチ以上の炭化珪素からなる基板と、一方の上記主表面上に形成された炭化珪素の薄膜と、上記炭化珪素の薄膜の基板と対向しない主表面上に形成された炭化珪素以外の薄膜とを備える薄膜付き基板である。上記主表面におけるbowの値が０μｍ以上１５０μｍ以下、上記主表面におけるwarpの値が０μｍ以上１５０μｍ以下である。
上述したように、薄膜を形成する工程の後工程であるフォトリソグラフィ工程において、当該基板を安定に吸着させるためには、当該基板が適度に上に凸の方向に湾曲していることが好ましい。適度に上に凸の方向に湾曲された基板におけるbowやwarpの値の範囲が、上記の値の範囲である。bowやwarpの値が上記の範囲内であれば、後工程であるフォトリソグラフィ工程を行なう際に当該基板を安定に吸着させることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生を抑制することができる。
上述した薄膜付き基板においては、主表面におけるbowの値が０μｍ以上１００μｍ以下、warpの値が０μｍ以上１００μｍ以下であることがさらに好ましい。この場合、後工程であるフォトリソグラフィ工程を行なう際に当該基板をさらに安定に吸着させることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生をより確実に抑制することができる。
上記薄膜付き基板においても、薄膜が形成されていない基板と同様に、基板の、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。
以上に述べた薄膜付き基板についても、基板の主表面におけるTTVの値が５μｍ以下であることが好ましい。また、基板の主表面がＣ面となす角度が５０°以上６５°以下であることが好ましい。
以上に述べた基板ないし薄膜付き基板を用いた半導体装置は、当該基板を安定に吸着させた状態でパターニングを行なうことにより形成されたものである。したがって、露光ムラなどの不具合が排除された高品質の半導体装置を提供することができる。
本発明に係る半導体装置の製造方法は、主表面の直径が２インチ以上の炭化珪素からなる基板を準備する工程と、基板の一方の主表面上に、炭化珪素の薄膜を形成する工程と、上記薄膜の基板と対向しない主表面上に、炭化珪素以外の薄膜を形成する工程とを備える、半導体装置の製造方法である。基板を準備する工程においては、主表面におけるbowの値が−４０μｍ以上０μｍ以下、主表面におけるwarpの値が０μｍ以上４０μｍ以下となるように基板を準備する。炭化珪素の薄膜を形成する工程においては、基板の主表面におけるbowの値が−４０μｍ以上０μｍ以下、基板の主表面におけるwarpの値が０μｍ以上４０μｍ以下となるように炭化珪素の薄膜を形成する。炭化珪素以外の薄膜を形成する工程においては、基板の主表面におけるbowの値が０μｍ以上１５０μｍ以下、基板の主表面におけるwarpの値が０μｍ以上１５０μｍ以下となるように炭化珪素以外の薄膜を形成する。
半導体装置を製造する際に、炭化珪素からなる基板の状態での主表面におけるbowおよびwarpの値、当該基板の一方の主表面上に炭化珪素の薄膜を形成した状態における当該基板の主表面のbowおよびwarpの値を上述した範囲内とすれば、さらに炭化珪素以外の薄膜を形成した当該基板の主表面のbowおよびwarpの値を上記の範囲内とすることができる。このとき、当該基板は適度に上に凸の方向に湾曲されている。このように、炭化珪素以外の薄膜を形成した当該基板の主表面を適度に上に凸の方向に湾曲させておけば、上記薄膜を形成する工程に続くフォトリソグラフィ工程において、当該基板を安定に吸着させることができる。したがって、形成されるパターンにおける露光ムラなどの不具合の発生を抑制することができる。
上記基板を準備する工程においては、基板の主表面のうち一方の主表面の表面粗さＲａの値が１ｎｍ以下、上記一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下となるように基板を準備することが好ましい。
以上に述べた炭化珪素以外の薄膜としては金属の薄膜または絶縁膜を形成することが好ましい。これらの金属の薄膜や絶縁膜は、当該炭化珪素からなる基板の一方の主表面上に形成する半導体装置を構成する電極や絶縁膜などの構成要素として、当該基板の主表面上に形成されるものである。特に上記金属はタングステンであり、上記絶縁膜はシリコン酸化膜であることが好ましい。
本発明によれば、基板の湾曲による半導体装置の加工精度の劣化を抑制する基板、薄膜付き基板および上記基板を用いて形成された半導体装置、さらに上記半導体装置の製造方法を提供することができる。
（Ａ）本発明の実施の形態に係る基板の概略断面図である。（Ｂ）図１（Ａ）に示す基板の主表面における３点焦平面および中心部を模式的に説明する概略図である。（Ｃ）図１（Ａ）に示す基板の主表面におけるwarpの値やbowの値、soriの値を模式的に説明する概略断面図である。 本発明の実施の形態に係る基板の一方の主表面上に炭化珪素からなる薄膜を形成した薄膜付き基板の概略断面図である。 図２の基板の一方の主表面上に炭化珪素以外の材質からなる薄膜を形成した薄膜付き基板の概略断面図である。 上に凸に湾曲した基板に吸着力を加えた態様を示す概略断面図である。 下に凸に湾曲した基板に吸着力を加えた態様を示す概略断面図である。 本発明の実施の形態に係る基板のTTVを説明する概略断面図である。 本発明の実施の形態に係る基板の結晶面の方向を説明する結晶構造の概略図である。 本発明の実施の形態に係る基板を用いた半導体装置を製造する方法を示すフローチャートである。 両面加工装置の概略図である。 ＣＭＰ加工装置の概略図である。 本発明の実施の形態に係る基板を用いて形成した横型ＪＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したＲＥＳＵＲＦ横型ＪＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成した縦型ＪＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成した横型ＭＥＳＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成した縦型ＭＥＳＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成した横型ＭＯＳＦＥＴの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したＤＭＯＳの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したＵＭＯＳの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したショットキーダイオードの構造を示す概略断面図である。 本発明の実施の形態に係る基板を用いて形成したｐｉｎキーダイオードの構造を示す概略断面図である。
以下、図面を参照しながら、本発明の各実施の形態について説明する。なお、各実施の形態において、同一の機能を果たす要素には同一の参照符号を付し、その説明は、特に必要がなければ繰り返さない。
図１（Ａ）を参照して、本発明の実施の形態に係る基板１は、主表面１ａおよび主表面１ｂの直径が２インチ以上である、炭化珪素からなる基板である。また、主表面１ａ、１ｂにおけるbowの値が−４０μｍ以上−５μｍ以下、主表面１ａ、１ｂにおけるwarpの値が５μｍ以上４０μｍ以下である。なお、以下においては主表面１ａの存在する側を上側とし、主表面１ａ上に薄膜や半導体装置を形成するものとする。bowの値が負の値であるため、図１（Ａ）に示すように基板１は下に凸の形状を有している。
炭化珪素からなる基板１は、たとえば半導体装置を形成する際に、主表面１ａ上に図２に示すように、たとえば炭化珪素からなる薄膜（炭化珪素薄膜４）をエピタキシャル成長により形成することにより、薄膜付き基板２を形成する。また、上記炭化珪素薄膜４の、基板１と対向しない主表面４ａ上に図３に示すように炭化珪素以外の薄膜（炭化珪素外薄膜５）を形成することにより、薄膜付き基板３を形成する。これらの炭化珪素薄膜４や炭化珪素外薄膜５の組み合わせやパターニングにより、半導体装置が形成される。
ここで、図１および図２に示すように、基板１に炭化珪素薄膜４をエピタキシャル成長により形成する工程においては、その前後において基板１の主表面１ａ、１ｂのbowやwarpの値に大きな変化はない。これは、炭化珪素からなる基板１の主表面１ａ上に炭化珪素薄膜４を成長させるため、基板１と炭化珪素薄膜４との材質が同一であり、両者の熱膨張係数や、両者を構成する結晶構造の格子定数の差が小さいためである。
しかし図１、図２と図３との対比によりわかるように、炭化珪素薄膜の主表面４ａ上に炭化珪素外薄膜５を形成する工程において、それまで下に凸の方向に湾曲していた基板１が、上に凸の方向に湾曲するよう変形する。これは炭化珪素外薄膜５を形成する工程において、炭化珪素薄膜４の主表面上に炭化珪素とは異なる材質からなる薄膜を形成するため、炭化珪素薄膜４と炭化珪素外薄膜５との熱膨張係数の差や、両者を構成する結晶構造の格子定数の差異に起因する引張応力が発生するためである。
炭化珪素外薄膜５は、たとえば半導体装置を構成する電極や絶縁膜を形成するための金属や絶縁体材料の薄膜から形成される。炭化珪素外薄膜５を半導体装置を構成する構成要素としての所望の形状をなすようにパターニングすることにより、所望の半導体装置を形成する。このため、炭化珪素外薄膜５を形成した後、たとえばフォトリソグラフィ技術を用いて当該炭化珪素外薄膜５をパターニングする際、炭化珪素外薄膜５の主表面５ａの上方からたとえば真空チャックにより当該薄膜付き基板３を吸着する。
ここで、たとえば図４に示すように上に凸に湾曲した基板１に対して、たとえば真空チャックによる吸着力６を加えた場合と、図５に示すように下に凸に湾曲した基板１の上方から、同様に吸着力７を加えた場合とを考える。なお、図４および図５においては図面を簡略化するため、薄膜が形成されていない基板１を示している。
たとえば図４に示すように上に凸に湾曲した基板１の上方から吸着力６を加える場合、真空チャックの吸着力は基板１の主表面に関する中央部に最初に到達し、基板１の中央部の凸形状を補正し、平坦化させるように作用する。このとき、基板１の下方は基板１の外縁部により全周で支えられている。また、凸形状の中心部の１点のみに吸着力６を加えればよいため、基板１に吸着力６を加えても傾いたり位置がずれるなどの不安定な動作をすることなく、１箇所に固定された状態を保ったまま容易に吸着力６を受けることができる。
これに対して、たとえば図５に示すように下に凸に湾曲した基板１の上方から吸着力７を加える場合、図５に示す左方と右方との両方の吸着力７が同時に同様に基板１に加われば、基板１の凹形状を補正し、平坦化させるように作用する。しかしたとえば基板１の湾曲状態が非対称であれば、たとえば図５に示す左方の吸着力７が右方の吸着力７よりも先に基板１に加わり始めれば、左方の吸着力７により基板１は左方が下に、右方が上に移動するように傾く。すなわち基板１の外縁部の全周に対してほぼ均一に吸着しない限り、基板１を傾いたり位置がずれないように安定に固定することは困難である。したがって、下に凸に湾曲した基板１の上方から吸着力７を加えることにより基板１の湾曲を補正することは困難である。以上より、フォトリソグラフィ工程を行なう基板、すなわち炭化珪素薄膜４および炭化珪素外薄膜５が形成された薄膜付き基板３は、下に凸に湾曲しているよりも、上に凸に湾曲していることが好ましい。
ただし、上記薄膜付き基板３の上に凸に湾曲している程度が大きすぎると、図４に示す吸着力６を用いても薄膜付き基板３の湾曲を補正することが困難となる。このため薄膜付き基板３が上に凸に湾曲する程度には許容範囲が存在し、当該許容範囲内で上に凸に湾曲していることが好ましい。したがって、炭化珪素薄膜４および炭化珪素外薄膜５を形成した薄膜付き基板３が、上述したように適度に上に凸に湾曲した状態とするためには、薄膜を形成する前の、図１に示す基板１が適度な範囲内で下に凸に湾曲していることが好ましい。そこで、主表面１ａ、１ｂの直径が２インチ以上である基板１において、上述したように主表面１ａ、１ｂのbowの値が−４０μｍ以上−５μｍ以下、warpの値が５μｍ以上４０μｍ以下であることが好ましい。このようにすれば、当該基板１に対して炭化珪素薄膜４および炭化珪素外薄膜５を形成した薄膜付き基板３の湾曲の程度を、上述したように適度に上に凸に湾曲させることができる。
以上より、図２に示す、基板１と、基板１の主表面１ａ上に形成された炭化珪素薄膜４とを備える薄膜付き基板２においても、基板１と同様に適度な範囲内で下に凸に湾曲していることが好ましい。具体的には、薄膜付き基板２の基板１は、主表面１ａにおけるbowの値が−４０μｍ以上０μｍ以下、主表面１ａにおけるwarpの値が０μｍ以上４０μｍ以下であることが好ましい。上述したように、基板１の主表面１ａ上に炭化珪素薄膜４を形成する工程においては、基板１の湾曲の方向が大きく変化するなどの変形は起こらない。このため、薄膜付き基板２の基板１の主表面１ａのbowやwarpの許容範囲は、図１に示す基板１の主表面１ａのbowやwarpの許容範囲と近似している。しかし、炭化珪素薄膜４を形成するたとえばエピタキシャル成長を行なう過程において、わずかな変形が起こる可能性がある。このため、基板１に比べwarpの値が小さい範囲においても許容される。以上より、薄膜付き基板２のbowやwarpの値の許容範囲は、基板１における当該許容範囲と若干異なる。
薄膜付き基板２を構成する炭化珪素薄膜４の主表面４ａ上にさらに炭化珪素外薄膜５が形成された薄膜付き基板３については、基板１の主表面１ａにおけるbowの値が０μｍ以上１５０μｍ以下、主表面１ａにおけるwarpの値が０μｍ以上１５０μｍ以下であることが好ましい。bowの値が正であることから、図３に示すように（上述したように）薄膜付き基板３は上に凸の形状であることが好ましいといえる。薄膜付き基板３は上に凸の形状であることが好ましいが、薄膜付き基板３に対して真空チャックによる吸着力を加えてフォトリソグラフィ工程を行なうため、薄膜付き基板３の湾曲の度合いは極力小さいことが好ましい。具体的には、薄膜付き基板３を構成する基板１の主表面１ａにおけるbowの値が０μｍ以上１００μｍ以下、warpの値が０μｍ以上１００μｍ以下であることがさらに好ましい。なお、完全な平坦、すなわちbowやwarpの値が０μｍであることがさらに好ましい。
また、以上に述べた基板１の主表面１ａの湾曲の程度を示すwarpについては、たとえば主表面１ａの曲率が同じでも、基板１の直径が異なれば変化する。したがって、たとえば直径の大きい基板１を用いる場合においては、warpの値を小さくするため、主表面１ａの曲率がより小さいことが好ましい。
以上に述べた図１に示す基板１、図２に示す薄膜付き基板２の基板１、図３に示す薄膜付き基板３の基板１は、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下であることが好ましい。なお、基板１のうち、薄膜を形成する主表面１ａの表面粗さＲａの値が１ｎｍ以下、薄膜を形成しない主表面１ｂの表面粗さＲａの値が１００ｎｍ以下であることがより好ましい。
上述したように、炭化珪素からなる基板１に対して炭化珪素薄膜４を形成する際には、基板１と同一材質の薄膜を形成するため、基板１の湾曲に関する変形は小さい。しかし、炭化珪素薄膜４を形成する工程においても加熱雰囲気中に当該基板１を載置するため、熱応力に起因する変形が発生することがある。具体的にはたとえば図１に示す、薄膜が形成されない基板１が下に凸の形状となるよう湾曲していたとしても、炭化珪素薄膜４が形成された薄膜付き基板２が上に凸の形状となるよう変形する場合がある。この状態でさらに炭化珪素外薄膜５を形成することにより薄膜付き基板３を形成すれば、上述した引張応力により、元々上に凸の形状をなす基板１がさらに大きく上に凸の形状となるよう変形する。このため薄膜付き基板３のwarpやbowの値が許容範囲外となる可能性がある。
以上の現象を抑制するためには、上述したように、基板１の主表面１ａ、１ｂの表面粗さＲａを所望の範囲内となるよう制御することが好ましい。このようにすれば、基板１の主表面１ａ、１ｂにおける結晶性がほぼ同等に良好であるため、加熱による結晶格子の再配列等を抑制することができる。その結果、薄膜を形成する工程の前後における基板１の主表面１ａ、１ｂにおける湾曲の程度や方向の大きな変化を抑制することができる。
ところで、図１（Ｃ）に示すwarpは、３点焦平面高さ１２を基準として、３点焦平面高さ１２と基板１の主表面１ａの最高点１３との高さの差と、３点焦平面高さ１２と基板１の主表面１ａの最低点１４との高さの差との和と定義している。また図１（Ｃ）に示すsoriの値は、最小二乗面高さ１６を基準として、最小二乗面高さ１６と基板１の主表面１ａの最高点１３との高さの差と、最小二乗面高さ１６と基板１の主表面１ａの最低点１４との高さの差との和と定義している。したがって図１（Ｃ）に示すように、図１に示す基板１や図２、図３における基板１の主表面１ａにおいて、warpとsoriとの値は等しくなることが多い。このためwarpだけでなく、soriも基板１の湾曲を管理する数値として使用できる。
ここで基板１のTTV（Total Thickness Variation）について考察する。まずたとえば基板１の主表面１ａと主表面１ｂとの距離である厚みに着目する。ここで基板１の一方の主表面（たとえば図６において主表面１ｂ）を完全に平坦な表面であると仮定する。このとき、基板１の各領域における厚みに等しくなるように、主表面１ｂに対向する主表面１ａの各領域における位置を決定した、図６に示す基板１を考える。この図６に示す基板１の厚みが最大の領域における厚みＴ１と厚みが最小の領域における厚みＴ２との差は、当該基板１の厚みのばらつきを表わす。この厚みのばらつきをTTVと定義する。本発明に係る図１の基板１、図２、図３における基板１は、図６に示す主表面１ａにおけるTTVの値が５μｍ以下であることが好ましい。このようにすれば、より均一に近い厚み分布を有する基板１とすることができる。均一に近い厚み分布を有する基板１は、主表面１ａと主表面１ｂとの形状や凹凸の程度が近似する。したがって、たとえば炭化珪素薄膜４や炭化珪素外薄膜５を形成する際に、基板１の主表面１ａと主表面１ｂとの湾曲の状態や表面の形状などが大きく異なるという現象の発生を抑制することができる。より具体的には、たとえば基板１の主表面１ａが上に凸に湾曲しているのに対し、主表面１ｂが下に凸に湾曲しているといった現象の発生を抑制することができる。このことから、図１における基板１や、図２、図３における基板１の湾曲の状態の制御を容易にすることができる。したがって、当該基板１に対して炭化珪素薄膜４および炭化珪素外薄膜５を形成した薄膜付き基板３の湾曲の程度を、上述したように適度に上に凸に湾曲させる制御を容易に行なうことができる。
以上に述べた図１、図２、図３における基板１の主表面１ａ、１ｂは、Ｃ面となす角度が５０°以上６５°以下であることが好ましい。ここでＣ面とは、図７に示す炭化珪素の結晶構造を示す六方晶１０の上下方向の水平面を示す（０００１）面８のことである。図７に示す結晶面９は、（０００１）面８となす角度αが５０°以上６５°以下であるとする。このとき、当該結晶面９が、上述した基板１の主表面１ａ、１ｂの面方向に等しいことが好ましい。このようにすれば、高いチャネル移動度を有する絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）を得ることができる。
次に、以上に述べた基板１を用いた半導体装置の製造方法について説明する。図８のフローチャートに示すように、本発明の実施の形態に係る半導体装置の製造方法は、基板を準備する工程（Ｓ１０）と炭化珪素の薄膜を形成する工程（Ｓ２０）と炭化珪素以外の薄膜を形成する工程（Ｓ３０）と、半導体装置を形成する後工程（Ｓ４０）とを備える。
基板を準備する工程（Ｓ１０）においては、図１（Ａ）に示すような、主表面１ａ、１ｂの直径が２インチ以上である、炭化珪素からなる基板１を準備する。ここで、当該基板１の主表面１ａ、１ｂにおけるbowの値が−４０μｍ以上０μｍ以下、主表面１ａ、１ｂにおけるwarpの値が０μｍ以上４０μｍ以下となるように基板１を準備することが好ましい。
基板１を形成するためには、まずたとえば昇華再結晶法や高温ＣＶＤ法などを用いて炭化珪素からなるインゴットを作製する。ここでインゴットの主表面の直径を、形成したい基板１の主表面の直径よりも大きくすることが好ましい。なお、上記したインゴットの主表面とは、インゴットから基板１を形成する際に基板１の主表面となる方向の面であり、たとえば炭化珪素の結晶構造を示す六方晶のＣ面（（０００１）面）となす角度が５０°以上６５°以下である方向の面である。その後、インゴットの主表面における外周部分を研削して除去することにより、インゴットの主表面が基板１の所望の直径を有するものとする処理を行なう。
また、基板１に形成する半導体装置における高歩留まりを勘案した場合、使用する炭化珪素からなる基板１としては、マイクロパイプ密度が１ｃｍ−２以下、転位（螺旋転位、刃状転位、基底面転位）密度が１０３ｃｍ−２以下、積層欠陥密度が０．１ｃｍ−１以下であることが好ましい。このため、インゴットについても上記の条件を満たすものを作製することが好ましい。
また、結晶軸の方向を表わすためのオリフラを形成する。なお、上述したようにたとえばインゴットの主表面がＣ面に対して一定の角度（オフ角）を有する面である場合には、互いに交差する２つのオリフラのうち一方のオリフラ（第１オリフラ）はオフ方向（オフ角の方向）に略平行な方向であり、他方のオリフラ（第２オリフラ）はオフ方向に略垂直な方向とすることが好ましい。
続いてたとえばワイヤソーを用いて、インゴットを主表面に沿った方向に、一定の厚みごとにスライスすることにより、基板１の形状を形成する。このような処理を行なえば、インゴットの主表面と基板１の主表面との方向を略一致させることができる。基板１は半導体装置を作製するための基板であるため、上記厚みを３００μｍ以上５００μｍ以下とすることが好ましい。なお、上記第２オリフラに沿った方向にスライス用のワイヤを宛がうことにより、当該基板１の湾曲を小さくすることができる。すなわち、最終的に形成される基板１のbowやwarpなどの値を上述した範囲内の値とすることができる。以上の手順により形成された基板１の外縁部を面取りすることにより、外縁部の角落としを行なう。
そして基板１の主表面１ａ、１ｂに対して研磨工程を行なう。この研磨工程は、両面研削、両面ラッピング、両面機械研磨、ＣＭＰ研磨から構成される。なお、主表面１ａ、１ｂの表面粗さＲａの値やbow、warpなどの値が所望の値を満たしている場合には、上記研磨工程はその一部を省略してもよい。
まず両面研削において、基板１の形状を整え、bowやwarpなどの値を整える処理を行なう。両面研削は、図９に示す両面加工装置９０を用いて行なう。両面加工装置９０は下部に配置された加工を行なう基板１をセットする下部定盤９７と、下部定盤９７の上部に載置されたウェハキャリア９９とを備えている。下部定盤９７とウェハキャリア９９との上部には上部定盤９６を備えている。上部定盤９６は定盤土台９５に固定されている。
定盤土台９５と上部定盤９６とは図９中の上下方向の矢印に示すように上下方向に移動可能である。定盤土台９５と上部定盤９６とがウェハキャリア９９に接するように降下し、荷重を加えることにより基板１に対して上側から下側への加重が加えられた状態で図９中に回転矢印で示すように、回転軸９３を中心に回転する。すなわち上部定盤９６とウェハキャリア９９とが互いに逆方向に回転する。このようにすれば、ウェハキャリア９９にセットされた基板１の両方の主表面１ａ、１ｂが研磨される。したがって、上部定盤９６の、基板１（主表面１ａ）と対向する主表面上、および下部定盤９７の、基板１（主表面１ｂ）と対向する主表面上には主表面１ａ、１ｂを研磨するための研磨材を含むことが好ましい。
たとえば上部定盤９６および下部定盤９７は鉄、銅などの金属材料や、研削砥石やセラミック材料に砥粒を埋め込んだものにより形成されていることが好ましい。上部定盤９６が鉄、銅などの金属材料で形成されている場合は、当該上部定盤９６の、基板１（主表面１ａ）と対向する主表面上には研磨材入りの研磨液を塗布することが好ましい。このようにすれば、上部定盤９６が降下した状態での回転により、ウェハキャリア９９に設置された基板１の主表面１ａ、１ｂを研磨することができる。
上部定盤９６および下部定盤９７がセラミック材料に砥粒を埋め込んだものより形成されている場合は、当該セラミック材料の内部に適当な研磨材が埋め込まれている。このため、当該上部定盤９６が降下した状態で回転すれば、上部定盤９６および下部定盤９７に埋め込まれた研磨材によりウェハキャリア９９に設置された基板１の主表面１ａ（１ｂ）を研磨（両面研削）することができる。なお、両面研削においては、上記研磨材の粒径は３０μｍ以上２００μｍ以下であることが好ましい。
次に両面ラッピングについて説明する。上述した両面研削が基板１の主表面１ａ、１ｂの湾曲などの形状を調整する処理が主であるのに対し、両面ラッピングは上記両面研削よりも基板１の主表面１ａ、１ｂの表面粗さを小さくする研磨処理が主である。両面ラッピングは主表面１ａ、１ｂの表面粗さを小さくする研磨処理の中では粗い研磨処理である。
両面ラッピングにおいては両面研削よりも粒径の小さい研磨材を用いることが好ましい。したがって、金属の材料（特に銅、鉄、スズ）からなる上部定盤９６および下部定盤９７を用いて、上部定盤９６の、基板１と対向する表面上に研磨材を塗布することが好ましい。ここで塗布する研磨材としては、粒径が３μｍ以上１０μｍ以下のものを用いることが好ましい。なお、両面ラッピングにおいても上述した両面加工装置９０を用いて処理を行なうことができ、研磨材や上部定盤９６（下部定盤９７）が異なることを除いて処理の方法は両面研削と同様である。
次に両面機械研磨について説明する。両面機械研磨は両面ラッピングよりもさらに表面粗さＲａを小さくするための、仕上げ前の研磨である。両面機械研磨を行なう際の上部定盤９６（下部定盤９７）は金属の材料（特に銅、スズ）や、不織布からなる研磨パッドや、樹脂材料にて形成されていることが好ましい。これらの材料にて形成された上部定盤９６（下部定盤９７）の、基板１と対向する表面上に研磨材を塗布することが好ましい。ここで塗布する研磨材としては、粒径が０．５μｍ以上３μｍ以下のものを用いることが好ましい。なお、両面機械研磨においても上述した両面加工装置９０を用いて処理を行なうことができ、研磨材や上部定盤９６（下部定盤９７）が異なることを除いて処理の方法は両面研削や両面ラッピングと同様である。
そして半導体装置を形成するために基板１の一方の主表面１ａのみに対して仕上げ研磨を行なうためにＣＭＰ研磨を行なう。ＣＭＰ研磨は図１０に示すＣＭＰ加工装置８０を用いて処理を行なう。図１０に示すように、たとえば不織布からなる研磨パッドや樹脂材料にて形成された研磨台８７の一方の主表面上に研磨液８９を塗布（滴下）する。研磨液８９としてはたとえばコロイダルシリカを主成分とした研磨液を用いることが好ましい。そして基板１を、主表面１ａが研磨台８７と対向するようにワーク８５に貼り付ける。次に基板１を貼り付けたワーク８５を研磨台８７に載置する。
この状態で図１０に回転矢印で示すように、ワーク８５および研磨台８７を回転させる。このようにすれば、基板１の研磨台８７と対向する主表面１ａ（１ｂ）が研磨される。以上の各処理により、基板１の主表面のうち、一方の主表面の表面粗さＲａの値が１ｎｍ以下、一方の主表面に対向する他方の主表面の表面粗さＲａの値が１００ｎｍ以下となるように加工を行なうことが好ましい。なお、基板１のうち、薄膜を形成する主表面１ａの表面粗さＲａの値を１ｎｍ以下、薄膜を形成しない主表面１ｂの表面粗さＲａの値を１００ｎｍ以下とすることがより好ましい。そして基板１に対して有機洗浄およびＲＣＡ洗浄を行なう。以上の手順により、所望の湾曲の程度や表面粗さを有する基板１を形成することができる。
次に、図８に示す炭化珪素の薄膜を形成する工程（Ｓ２０）においては、たとえばＣＶＤエピタキシャル成長法により、炭化珪素からなる基板１の主表面１ａ上に、炭化珪素の薄膜（エピタキシャル層）を形成する。このようにして、図２に示すように、基板１の主表面１ａ上に炭化珪素薄膜４が形成された薄膜付き基板２を形成する。ここで炭化珪素の薄膜を形成するためのキャリアガスとしては水素ガス、材料ガスとしてはシラン（ＳｉＨ４）ガス、プロパン（Ｃ３Ｈ８）ガスを用いる。なお、炭化珪素薄膜４にｎ型ドーパントを不純物として含ませる場合は、たとえば窒素（Ｎ２）ガスを同時に導入し、炭化珪素薄膜４にｐ型ドーパントを不純物として含ませる場合には、たとえばトリメチルアルミ（ＴＭＡ）を導入することが好ましい。また、上記のガスを用いた場合において、薄膜付き基板２における基板１のbowやwarpなどの値を上述した範囲内となるよう制御する場合は、エピタキシャル成長を行なう際の成長炉の温度を１４００℃以上１８００℃以下として３０分以上３００分以下の時間加熱するなどの条件を用いることが好ましい。
なお、炭化珪素の薄膜を形成する工程（Ｓ２０）において、基板１を載置する部材としてカーボンを主成分とする部材にて形成されたものを用いることが好ましい。ただし、当該部材の表面のうち基板１を載置する領域、すなわち基板１の主表面１ｂが接触する領域においては、たとえば炭化タンタル（ＴａＣ）など炭化珪素以外の材質からなる薄膜がコーティングされていることが好ましい。このようにすれば、基板１の主表面１ｂ（炭化珪素薄膜４を形成しない主表面）上に炭化珪素が付着することを抑制することができる。さらに、主表面１ｂの表面上に付着した炭化珪素が加熱により昇華した際に、熱応力により基板１が湾曲などの変形を起こすことを抑制することができる。
次に実施する炭化珪素以外の薄膜を形成する工程（Ｓ３０）は、半導体装置を構成する電極や絶縁体などを形成するための金属の薄膜や絶縁膜などを図３に示す薄膜付き基板３の炭化珪素外薄膜５として形成する工程である。炭化珪素外薄膜５としてはたとえば、半導体装置を構成する不純物層あるいは領域を形成する際に行なうイオン注入を阻止したい領域に対して形成するイオン注入阻止膜が考えられる。たとえば金属膜としてタングステンやアルミニウムの薄膜、絶縁膜としてはシリコン酸化膜（ＳｉＯ２）を形成することが好ましい。また、形成する半導体装置の配線材料としてアルミニウム、シリコン添加を含むアルミニウム、銅、多結晶シリコン、ニッケル、チタンの薄膜を形成してもよい。これらの薄膜を、たとえば蒸着法やスパッタ法などを用いて形成することが好ましい。
半導体装置のゲート絶縁膜や層間絶縁膜、また半導体装置の表面を保護するパッシベーション膜としてはシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸窒化膜（ＳｉＯＮ）などを形成することができる。これらの絶縁膜は、たとえば熱酸化法やＣＶＤ法を用いて形成することが好ましい。
以上に述べた炭化珪素外薄膜５としての各種薄膜を、形成した後の薄膜付き基板の主表面における基板１のbowやwarpなどの値が上述した範囲内、すなわちいずれも０μｍ以上１５０μｍ以下となるよう、加熱温度や加熱時間などを制御しながら形成することが好ましい。
図８に示す半導体装置を形成する後工程（Ｓ４０）は、以上により形成された炭化珪素外薄膜５に対してフォトリソグラフィ工程を行ない、所望のパターンを有する半導体装置を形成する工程である。フォトリソグラフィ工程にはレジストを用いて、露光装置を用いて所望のパターンを、その外縁部に露光ムラなどの不具合が生じないように形成することが好ましい。
以上に述べた基板１や薄膜付き基板２、３を用いれば、上記半導体装置の製造方法に基づき加工を行なうことにより、露光ムラなどの不具合が存在しない、高品質なパターンを備える半導体装置を形成することができる。したがって、当該半導体装置における電流−電圧特性などの電気特性を安定したものとすることができる。
以下に実施例として、本発明の実施の形態に係る基板（薄膜付き基板）や、半導体装置の製造方法を用いて形成した各種半導体装置について説明する。
図１１に示す横型ＪＦＥＴ１００は、ｐ−型ＳｉＣ基板１０３と、ｎ−型ＳｉＣエピ層１０２とを備えている。ｎ−型ＳｉＣエピ層１０２の、ｐ−型ＳｉＣ基板１０３と対向しない側（図１１における上側）の主表面から一定の深さの領域に、ｎ＋型ソース不純物領域１１１とｐ＋型ゲート不純物領域１１３と、ｎ＋型ドレイン不純物領域１１４とを含んでいる。ｐ＋型ゲート不純物領域１１３の周囲にはｐ型ゲート不純物領域１１２を有している。ｎ＋型ソース不純物領域１１１、ｐ＋型ゲート不純物領域１１３、ｎ＋型ドレイン不純物領域１１４の上側の主表面上にそれぞれソース電極１２１、ゲート電極１２２、ドレイン電極１２４が形成されている。ソース電極１２１とゲート電極１２２との間、およびゲート電極１２２とドレイン電極１２４との間には層間絶縁膜１０６が配置されている。これはデバイス表面を保護するために形成されるものである。ｐ−型ＳｉＣ基板１０３の、ｎ−型ＳｉＣエピ層１０２と対向しない側（図１１における下側）の主表面上には基板裏面電極１２７が配置されている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
たとえばｐ−型ＳｉＣ基板１０３はｐ型の炭化珪素から形成される。ｐ−型とはｐ型の不純物濃度が低く、高抵抗で半絶縁性を有することを意味する。具体的にはｐ−型ＳｉＣ基板１０３は厚みが３００μｍ以上４００μｍ以下で、ホウ素原子の不純物濃度が１×１０１５ｃｍ−３である炭化珪素基板からなる。またｎ−型ＳｉＣエピ層１０２はｎ型の不純物濃度が低いエピタキシャル層により形成されている。具体的にはｎ−型ＳｉＣエピ層１０２は厚みが１μｍ程度で、窒素原子の不純物濃度が１×１０１６ｃｍ−３である炭化珪素エピタキシャル層からなる。またｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４はｎ型イオン注入層により形成されており、ｐ＋型ゲート不純物領域１１３およびｐ型ゲート不純物領域１１２はｐ型イオン注入層により形成されている。ｎ＋型とはｎ型の不純物濃度が高いことを意味し、ｐ＋型とはｐ型の不純物濃度が高いことを意味する。具体的にはｎ＋型ソース不純物領域１１１は窒素原子を１×１０１９ｃｍ−３程度含む、厚みが０．４μｍ程度のｎ型層である。ｐ＋型ゲート不純物領域１１３はアルミニウム原子を１×１０１９ｃｍ−３程度含む、厚みが０．４μｍ程度のｐ型層である。またｐ＋型ゲート不純物領域１１３の周囲のｐ型ゲート不純物領域１１２はｐ＋型ゲート不純物領域１１３よりも不純物濃度が低く、ｎ−型ＳｉＣエピ層１０２やｐ−型ＳｉＣ基板１０３よりも不純物濃度が高い。たとえばアルミニウム原子またはホウ素原子の不純物濃度を１×１０１８ｃｍ−３程度含む、厚みが０．５μｍ程度のｐ型層である。
上記のように領域によって不純物濃度が異なるのは、横型ＪＦＥＴ１００の要求特性に合わせるためである。たとえばソース電極１２１などの電極に接続されるｎ＋型ソース不純物領域１１１などは、電極と当該不純物領域との接触部の電気抵抗を下げることによりオーミック接合を形成するため、不純物濃度を高くしている。また、ｐ＋型ゲート不純物領域１１３の周囲のｐ型ゲート不純物領域１１２や、ｐ−型ＳｉＣ基板１０３などは、ゲート電極１２２と基板裏面電極１２７との間の電圧により形成される空乏層の厚みを所望の厚みとなるよう制御するために、不純物濃度を低くしている。
ここで横型ＪＦＥＴ１００の動作について説明する。横型ＪＦＥＴ１００は、ゲート電極１２２への電圧印加により、ｐ型ゲート不純物領域１１２（ｐ＋型ゲート不純物領域１１３）とｎ−型ＳｉＣエピ層１０２とがなすｐｎ接合における空乏層の厚みを調整して、ソース電極１２１からドレイン電極１２４へ流れる電流の大きさを制御する半導体装置である。
たとえばゲート電極１２２に正の電圧を加える。この場合、ｐ型ゲート不純物領域１１２のｐ型領域と、図１１に示すｐ型ゲート不純物領域１１２の下側に存在するｎ−型ＳｉＣエピ層１０２のｎ型領域とがなすｐｎ接合において空乏層は発生しない。したがって図１１に示すようにｐ型ゲート不純物領域１１２の下側には、電子が通ることができるｎ−型ＳｉＣエピ層１０２の領域が存在することになる。
ところが、逆にたとえばゲート電極１２２に負の電圧を加える。この場合、ｐ型ゲート不純物領域１１２のｐ型領域と、図１１に示すｐ型ゲート不純物領域１１２の下側に存在するｎ−型ＳｉＣエピ層１０２のｎ型領域とがなすｐｎ接合において空乏層が発生する。この空乏層がｐ型ゲート不純物領域１１２の下側のｎ−型ＳｉＣエピ層１０２において、ｐ−型ＳｉＣ基板１０３との境界面にまで達すると、当該領域においてソース電極１２１からドレイン電極１２４への電子の流れが妨げられる。したがって、ソース電極１２１からドレイン電極１２４へ流れる電子をドレイン電流として出力することができなくなる。
このように横型ＪＦＥＴ１００は、ゲート電極１２２への電圧印加を変更させることで、特にｐ型ゲート不純物領域１１２の下側のｎ−型ＳｉＣエピ層１０２における空乏層の厚みを制御することにより、ソース電極１２１からドレイン電極１２４へ流れる電流を制御することができる。
次に横型ＪＦＥＴ１００の製造方法について説明する。横型ＪＦＥＴ１００を形成する際には上述した図８のフローチャートに示す製造方法に従うことが好ましい。
まず図８に示す基板を準備する工程（Ｓ１０）において、ｐ−型ＳｉＣ基板１０３を準備する。具体的には、たとえば上述した図１に示す基板１や図２に示す薄膜付き基板２の基板１と同様に、炭化珪素からなり、たとえば１×１０１５ｃｍ−３程度のホウ素の不純物を含む、Ｃ面（（０００１）面）となす角度が５０°以上６５°以下である方向に主表面を有するｐ−型ＳｉＣ基板１０３を準備する。これを厚みが３００μｍ以上４００μｍ以下となるようにスライスする加工を行なう。スライスする加工にはたとえばワイヤソーを用いる。なお、スライスする加工に先立ち、ｐ−型ＳｉＣ基板１０３に対してオリフラを形成しておくことが好ましい。また、スライスしたｐ−型ＳｉＣ基板１０３の外縁部を面落とししておくことが好ましい。
続いて、ｐ−型ＳｉＣ基板１０３の一方の主表面および、一方の主表面に対向する他方の主表面のそれぞれに対して研磨工程を行なう。研磨工程として具体的には上述したように、両面研削、両面ラッピング、両面機械研磨、ＣＭＰ研磨を行なう。その結果、一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値が−４０μｍ以上−５μｍ以下、当該両主表面におけるwarpの値が５μｍ以上４０μｍ以下であるｐ−型ＳｉＣ基板１０３を準備する。また、当該ｐ−型ＳｉＣ基板１０３の一方の主表面の表面粗さＲａの値を１ｎｍ以下、他方の主表面の表面粗さＲａの値を１００ｎｍ以下とする。
続いて図８に示す炭化珪素の薄膜を形成する工程（Ｓ２０）において、ｐ−型ＳｉＣ基板１０３の一方の主表面（図１１における上側の主表面）上に、ＣＶＤエピタキシャル成長法により、炭化珪素からなるエピタキシャル層であるｎ−型ＳｉＣエピ層１０２を形成する。ここで、ｎ−型ＳｉＣエピ層１０２を形成するためにたとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用いる。また、ｎ−型ＳｉＣエピ層１０２をｎ型の炭化珪素とする場合には、ｎ型不純物源として窒素ガスを用いる。ｎ−型ＳｉＣエピ層１０２をｎ型の代わりにｐ型の炭化珪素とする場合には、ｐ型不純物源としてたとえばトリメチルアルミ（ＴＭＡ）を導入する。ここで、ｎ−型ＳｉＣエピ層１０２の内部における不純物濃度が１×１０１６ｃｍ−３程度となるように上記ガスを導入することが好ましい。
なお、このとき、エピタキシャル成長を行なう際の成長炉の温度を１４００℃以上１８００℃以下として３０分以上３００分以下の時間加熱する。このようにして、ｎ−型ＳｉＣエピ層１０２が形成されたｐ−型ＳｉＣ基板１０３の一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値が−４０μｍ以上０μｍ以下、当該両主表面におけるwarpの値が０μｍ以上４０μｍ以下となるように処理を行なう。
以下、横型ＪＦＥＴ１００を形成するために、炭化珪素以外の薄膜を形成する工程（Ｓ３０）として、金属の薄膜などを形成する。具体的にはまず、ｎ−型ＳｉＣエピ層１０２の、ｐ−型ＳｉＣ基板１０３と対向する主表面と反対側の主表面上に、イオン注入法により、ｎ型層であるｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４を形成する。より具体的には、ｎ−型ＳｉＣエピ層１０２の、ｐ−型ＳｉＣ基板１０３と対向する主表面と反対側の主表面上に、たとえばＣＶＤ法により注入保護膜を厚み０．５μｍ程度形成する。ここで形成する注入保護膜は、たとえばシリコン酸化膜またはシリコン窒化膜であることが好ましい。そして当該注入保護膜の主表面上に、さらに一定厚みのレジストを塗布する。ここでフォトリソグラフィ技術を用いて、イオン注入を行ないたい領域におけるレジストを除去する。次にたとえば反応性イオンエッチング法（ＲＩＥ法）を用いて、レジストを除去した領域における注入保護膜を除去する。レジストをすべて除去した後、注入保護膜を除去した領域に対して、ｎ−型ＳｉＣエピ層１０２の内部にイオン注入を行なうことにより、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４を形成する。これらはｎ型層であるため、たとえば窒素（Ｎ）やリン（Ｐ）などのｎ型不純物のイオンをイオン注入することが好ましい。このとき、当該ｎ型不純物のイオンを数百ｋＶの電圧で加速することにより、ｎ−型ＳｉＣエピ層１０２の内部に注入する。このとき、ｎ−型ＳｉＣエピ層１０２やｐ−型ＳｉＣ基板１０３が注入されるイオンにより損傷を受けることを抑制するため、ｎ−型ＳｉＣエピ層１０２やｐ−型ＳｉＣ基板１０３を３００℃程度に加熱した上でイオン注入を行なうことが好ましい。
また、イオン注入の代わりに、ｎ型エピタキシャル層を埋め込み成長させることにより、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４を形成してもよい。上記と同様にイオン注入を行なうことにより、ｐ型層であるｐ型ゲート不純物領域１１２およびｐ＋型ゲート不純物領域１１３を形成することができる。このときたとえばアルミニウム（Ａｌ）やホウ素（Ｂ）などをイオン注入することが好ましい。なお、ｎ＋型ソース不純物領域１１１、ｐ＋型ゲート不純物領域１１３やｎ＋型ドレイン不純物領域１１４における不純物濃度は１×１０１９ｃｍ−３程度とし、ｐ型ゲート不純物領域１１２における不純物濃度は１×１０１８ｃｍ−３程度とすることが好ましい。
上述のように形成されたｎ＋型ソース不純物領域１１１、ｐ型ゲート不純物領域１１２、ｐ＋型ゲート不純物領域１１３およびｎ＋型ドレイン不純物領域１１４の内部の不純物を活性化させるため、アニール処理を行なうことが好ましい。上記の各不純物領域が形成されたｐ−型ＳｉＣ基板１０３とｎ−型ＳｉＣエピ層１０２とからなる系に対して、たとえばアルゴン（Ａｒ）雰囲気中やネオン（Ｎｅ）雰囲気中にて熱処理を行なうことが好ましい。また、真空中にて熱処理を行なってもよい。
そして、ｎ−型ＳｉＣエピ層１０２の、ｐ−型ＳｉＣ基板１０３と対向する主表面と反対側の主表面上に、ＣＶＤ法や熱酸化法により層間絶縁膜１０６を厚み０．５μｍ程度形成する。ここで、形成する層間絶縁膜１０６は、たとえばシリコン酸化膜またはシリコン窒化膜であることが好ましい。そして、当該層間絶縁膜１０６の主表面上に、さらに一定厚みのレジストを塗布する。ここで、フォトリソグラフィ技術を用いて、オーミック電極を形成したい領域におけるレジストを除去する。次に、レジスト除去した領域における層間絶縁膜１０６をたとえばＲＩＥ法により除去する。そして、レジストを全て除去した後、金属の薄膜を形成する。この金属の薄膜は、ソース電極１２１、ゲート電極１２２、ドレイン電極１２４を形成するための薄膜である。したがって、ｎ＋型ソース不純物領域１１１、ｐ＋型ゲート不純物領域１１３およびｎ＋型ドレイン不純物領域１１４に対してオーミック接合することが可能な金属材料を用いることが好ましい。たとえばニッケル珪素（ＮｉＳｉ）の薄膜を形成してもよい。ここではたとえば蒸着法やスパッタ法を用いて当該金属の薄膜を形成することが好ましい。このとき、ｐ−型ＳｉＣ基板１０３の一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値が０μｍ以上１５０μｍ以下、当該両主表面におけるwarpの値が０μｍ以上１５０μｍ以下となるように処理を行なうことが好ましい。またｐ−型ＳｉＣ基板１０３の、ｎ−型ＳｉＣエピ層１０２が形成されている主表面と反対側の主表面（図１１における下側）には基板裏面電極１２７を、たとえばニッケル珪素の薄膜により形成する。
以上において炭化珪素以外の薄膜を形成する工程（Ｓ３０）が完了したところで、半導体装置を形成する後工程（Ｓ４０）を行なう。ここでは具体的には、先の工程（Ｓ３０）にて形成した金属の薄膜に対してフォトリソグラフィ技術を行なうことにより、図１１に示すソース電極１２１、ゲート電極１２２、ドレイン電極１２４を形成する工程である。このとき、上述したようにｐ−型ＳｉＣ基板１０３の一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値が０μｍ以上１５０μｍ以下、当該両主表面におけるwarpの値が０μｍ以上１５０μｍ以下となっていれば、形成するソース電極１２１などのパターンにおける露光ムラなどの発生を抑制することができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する横型ＪＦＥＴ１００を形成することができる。したがって、当該横型ＪＦＥＴ１００における電流−電圧特性などの電気特性（電流−電圧特性）を安定したものとすることができる。
図１２に示すＲＥＳＵＲＦ横型ＪＦＥＴ１１０は、ｎ＋型ＳｉＣ基板１０１と、ｐ−型ＳｉＣエピ層１０４と、ｎ−型ＳｉＣエピ層１０２と表面ｐ型エピ層１０５との積層構造を備えている。表面ｐ型エピ層１０５およびｎ−型ＳｉＣエピ層１０２の、ｐ−型ＳｉＣエピ層１０４と対向しない側（図１２における上側）の主表面から一定の深さの領域に、ｎ＋型ソース不純物領域１１１とｐ＋型ゲート不純物領域１１３と、ｎ＋型ドレイン不純物領域１１４とｐ＋型埋め込み接続不純物領域１１５とを含んでいる。ｎ＋型ソース不純物領域１１１およびｐ＋型埋め込み接続不純物領域１１５、ｐ＋型ゲート不純物領域１１３、ｎ＋型ドレイン不純物領域１１４の上側の主表面上にそれぞれソース電極１２１、ゲート電極１２２、ドレイン電極１２４が形成されている。ソース電極１２１とゲート電極１２２との間、およびゲート電極１２２とドレイン電極１２４との間には層間絶縁膜１０６が配置されている。ｎ＋型ＳｉＣ基板１０１の、ｐ−型ＳｉＣエピ層１０４と対向しない側（図１２における下側）の主表面上には基板裏面電極１２７が配置されている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
ｎ＋型ＳｉＣ基板１０１は厚みが３００μｍ以上４００μｍ以下で、窒素原子の不純物濃度が１×１０１９ｃｍ−３である、低抵抗の炭化珪素基板からなる。またｐ−型ＳｉＣエピ層１０４は厚みが５μｍ程度で、アルミニウムまたはホウ素の原子を１×１０１７ｃｍ−３程度、不純物として加えた層である。ｎ−型ＳｉＣエピ層１０２は、１×１０１７ｃｍ−３程度の窒素原子の不純物を含む、厚みが１μｍ程度の層である。表面ｐ型エピ層１０５は厚みが０．２μｍ程度で、アルミニウムまたはホウ素の原子を１×１０１７ｃｍ−３程度、不純物として加えた層である。またｎ＋型ソース不純物領域１１１やｎ＋型ドレイン不純物領域１１４は窒素原子を１×１０１９ｃｍ−３程度含む、厚みが０．４μｍ程度のｎ型層である。ｐ＋型ゲート不純物領域１１３はアルミニウム原子を１×１０１９ｃｍ−３程度含む、厚みが０．４μｍ程度のｐ型層である。ｐ＋型埋め込み接続不純物領域１１５は表面ｐ型エピ層１０５の主表面（最上面）からｎ−型ＳｉＣエピ層１０２の最下面にわたる領域に形成されているため、厚みは１．２μｍ程度であり、ｐ＋型ゲート不純物領域１１３と同じくアルミニウム原子を１×１０１９ｃｍ−３程度含むｐ型層である。このｐ＋型埋め込み接続不純物領域１１５は、ソース電極１２１とｐ−型ＳｉＣエピ層１０４とを電気的に接続することにより、ｐ−型ＳｉＣエピ層１０４における電位をソース電極１２１で制御することを可能にするものである。
ここでＲＥＳＵＲＦ横型ＪＦＥＴ１１０の動作について説明する。ＲＥＳＵＲＦ横型ＪＦＥＴ１１０においても横型ＪＦＥＴ１００と同様に、ソース電極１２１から電子がｎ＋型ソース不純物領域１１１に供給され、その電子はｐ型ゲート不純物領域１１２の下側のｎ−型ＳｉＣエピ層１０２を通り、ｎ＋型ドレイン不純物領域１１４からドレイン電極１２４へ流れる。このようにしてソース電極１２１からドレイン電極１２４へ流れる電子をドレイン電流として出力することができる。
ＲＥＳＵＲＦ横型ＪＦＥＴ１１０は、ゲート電極１２２とソース電極１２１との間の電圧印加を変更させることにより、ｐ＋型ゲート不純物領域１１３とその下側のｎ−型ＳｉＣエピ層１０２とのｐｎ接合における空乏層の厚みを調整する。たとえばゲート電極１２２に負の電圧を加え、ソース電極１２１に正の電圧を加える。この場合、表面ｐ型層１０５とｎ−型ＳｉＣエピ層１０２との間に空乏層が発生する。このため、ソース電極１２１とドレイン電極１２４との間に、ソース電極１２１からドレイン電極１２４へ電子が流れるように電圧を印加したとしても、当該空乏層の存在により、ソース電極１２１とドレイン電極１２４との間に流れる電流を出力することができなくなる。このようにして、ソース電極１２１とドレイン電極１２４との間の電流の大きさを制御する。
ＲＥＳＵＲＦ横型ＪＦＥＴ１１０では、ゲート電極１２２とドレイン電極１２４との間の電界がほぼ一定となり、耐圧はゲート電極１２２（ソース電極１２１）とドレイン電極１２４との間の距離に依存する。これに対して横型ＪＦＥＴ１００では、ドレイン電極１２４に近い領域ほど電界が小さくなる。このため、同じゲート電極１２２（ソース電極１２１）−ドレイン電極１２４間の距離で比較した場合、ＲＥＳＵＲＦ横型ＪＦＥＴ１１０の方が横型ＪＦＥＴ１００よりも耐圧が高くなる。
次にＲＥＳＵＲＦ横型ＪＦＥＴ１１０の製造方法について説明する。ＲＥＳＵＲＦ横型ＪＦＥＴ１１０を形成する際には上述した図８のフローチャートに示す製造方法に従うことが好ましい。
図８に示す基板を準備する工程（Ｓ１０）において、ｎ＋型ＳｉＣ基板１０１を準備する。具体的には、たとえば上述した図１に示す基板１や図２に示す薄膜付き基板２の基板１と同様に、炭化珪素からなり、たとえば１×１０１９ｃｍ−３程度の窒素の不純物を含む、Ｃ面（（０００１）面）となす角度が５０°以上６５°以下である方向に主表面を有するｎ＋型ＳｉＣ基板１０１を準備する。これに対して上述した横型ＪＦＥＴ１００のｐ−型ＳｉＣ基板１０３と同様にスライス、研磨工程を行なうことによりｎ＋型ＳｉＣ基板１０１を準備する。ここで、一方の主表面および、一方の主表面に対向する他方の主表面におけるbowの値や、当該両主表面におけるwarpの値、さらに一方の主表面の表面粗さＲａの値を横型ＪＦＥＴ１００と同様にすることが好ましい。
続いて図８に示す炭化珪素の薄膜を形成する工程（Ｓ２０）において、ｎ＋型ＳｉＣ基板１０１の一方の主表面（図１２における上側の主表面）上に、ＣＶＤ法により、ｐ−型ＳｉＣエピ層１０４、ｎ−型ＳｉＣエピ層１０２、表面ｐ型エピ層１０５を順に形成する。これらはＳｉＣからなる層であるため、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用いる。ここでｐ型の層を形成する際にはｐ型不純物源としてたとえばトリメチルアルミ（ＴＭＡ）やホウ素ガスを用いることが好ましい。またｎ型の層を形成する際には、ｎ型不純物源として窒素ガスを用いることが好ましい。
以下、ＲＥＳＵＲＦ横型ＪＦＥＴ１１０を形成するために、炭化珪素以外の薄膜を形成する工程（Ｓ３０）として、金属の薄膜などを形成する。横型ＪＦＥＴ１００における各不純物領域と同様の手順により、注入保護膜を形成した上で、イオン注入法によりｎ型注入層であるｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４を形成する。さらにｐ＋型ゲート不純物領域１１３およびｐ＋型埋め込み接続不純物領域１１５を形成した上で、金属の薄膜としての、ソース電極１２１、ゲート電極１２２、ドレイン電極１２４、および基板裏面電極１２７を形成する。また、半導体装置を形成する工程（Ｓ４０）において、横型ＪＦＥＴ１００と同様の手順により、フォトリソグラフィ技術などを用いる。このようにして図１２に示すＲＥＳＵＲＦ横型ＪＦＥＴ１１０を形成することができる。
以上の手順により形成したＲＥＳＵＲＦ横型ＪＦＥＴ１１０は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有するＲＥＳＵＲＦ横型ＪＦＥＴ１１０を形成することができる。したがって、当該ＲＥＳＵＲＦ横型ＪＦＥＴ１１０における電流−電圧特性などの電気特性を安定したものとすることができる。
本実施例２については以上に述べた各点においてのみ、本実施例１と異なる。すなわち本実施例２について、上述しなかった構成や条件、手順や効果などは、全て本実施例１に順ずる。
図１３に示す縦型ＪＦＥＴ１２０は、ｎ＋型ＳｉＣ基板１０１と、ｎ−型ＳｉＣエピ層１０２とを備えている。ｎ−型ＳｉＣエピ層１０２の一部の領域には１対のｐ型ゲート不純物領域１１２を含んでいる。ｐ型ゲート不純物領域１１２の内部に１対のｐ＋型ゲート不純物領域１１３、ｐ＋型ゲート不純物領域１１３の上部に１対のゲート電極１２２を備えている。１対のｐ型ゲート不純物領域１１２に挟まれた領域にはｎ＋型ソース不純物領域１１１が配置されている。ｎ＋型ソース不純物領域１１１の上部にはソース電極１２１が配置されている。ドレイン電極１２４はｎ＋型ＳｉＣ基板１０１の、ｎ−型ＳｉＣエピ層１０２と対向する主表面と反対側の主表面上（図１３における下側）に備えられている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
ｎ＋型ＳｉＣ基板１０１は厚みが３００μｍ以上４００μｍ以下で、窒素原子の不純物濃度が１×１０１９ｃｍ−３である、低抵抗の炭化珪素基板からなる。ｎ−型ＳｉＣエピ層１０２は、５×１０１５ｃｍ−３程度の窒素原子の不純物を含む、厚みが１０μｍ程度の層である。ｐ＋型ゲート不純物領域１１３はアルミニウム原子を１×１０１９ｃｍ−３程度含む、厚みが０．４μｍ程度のｐ型層である。またｐ型ゲート不純物領域１１２はたとえばアルミニウム原子またはホウ素原子の不純物濃度を１×１０１８ｃｍ−３程度含む、厚みが１．５μｍ程度のｐ型層である。
ここで縦型ＪＦＥＴ１２０の動作について説明する。縦型ＪＦＥＴ１２０は、ゲート電極１２２への電圧印加により、ｐ型ゲート不純物領域１１２とｎ−型ＳｉＣエピ層１０２とがなすｐｎ接合を制御する。
いま、ゲート電極１２２に、ソースに対して正の電圧を印加する場合を考える。ゲート電極１２２に加えた正の電圧により、ゲート電極１２２に電気的に接続されたｐ型ゲート不純物領域１１２と、ｎ−型ＳｉＣエピ層１０２との間で空乏層は形成されない。このため、この状態で、ドレイン電極１２４に、ソースに対して正の電圧を印加すれば、ソース電極１２１から電子がｎ＋型ソース不純物領域１１１、ｎ−型ＳｉＣエピ層１０２、ｎ＋型ＳｉＣ基板１０１を通ってドレイン電極１２４に到達する。このようにしてソース電極１２１からドレイン電極１２４へ流れる電子をドレイン電流として出力することができる。
しかしたとえばゲート電極１２２に、ソースに対して負の電圧を印加した場合、ｐ型ゲート不純物領域１１２と、ｎ−型ＳｉＣエピ層１０２との間にｐｎ接合の空乏層が形成される。図１３における左側のｐ型ゲート不純物領域１１２とｎ−型ＳｉＣエピ層１０２との間に形成される空乏層と、右側のｐ型ゲート不純物領域１１２とｎ−型ＳｉＣエピ層１０２との間に形成される空乏層とが、図１３におけるｎ＋型ソース不純物領域１１１の下側の領域において結合し一体となる。するとソース電極１２１からドレイン電極１２４への電子の流れが妨げられ、ソース電極１２１からドレイン電極１２４への電流を流すことが困難となる。以上の原理により縦型ＪＦＥＴ１２０において、電極に加える電圧の極性に応じて電流の大きさを制御することができる。
縦型ＪＦＥＴ１２０の製造方法は、基本的に上述した横型ＪＦＥＴ１００の製造方法に順ずる。形成した縦型ＪＦＥＴ１２０は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する縦型ＪＦＥＴ１２０を形成することができる。また、１対のｐ型ゲート不純物領域１１２同士が重なり合うことによる不具合の発生を抑制することもできる。したがって、当該縦型ＪＦＥＴ１２０における電流−電圧特性などの電気特性を安定したものとすることができる。
本実施例３については以上に述べた各点においてのみ、本実施例１と異なる。すなわち本実施例３について、上述しなかった構成や条件、手順や効果などは、全て本実施例１に順ずる。
図１４に示す横型ＭＥＳＦＥＴ２００は、図１１に示す横型ＪＦＥＴ１００と基本的に同様の態様を備えている。ただし、横型ＭＥＳＦＥＴ２００には、ｐ型ゲート不純物領域１１２およびｐ＋型ゲート不純物領域１１３が備えられていない。また、ｎ−型ＳｉＣエピ層１０２は１×１０１７ｃｍ−３程度の窒素原子の不純物を含む、厚みが１μｍ程度の層である。以上の点においてのみ、横型ＭＥＳＦＥＴ２００は横型ＪＦＥＴ１００と異なる。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
ここで横型ＭＥＳＦＥＴ２００の動作について説明する。ここでたとえば、ｎ−型ＳｉＣエピ層１０２よりも仕事関数の大きい金属材料からなるゲート電極１２２が、ｎ−型ＳｉＣエピ層１０２の上部に形成されているとする。
このとき、ゲート電極１２２とｎ−型ＳｉＣエピ層１０２との接合部分にはショットキー障壁が形成されている。ショットキー障壁は電子の流れを妨げる空乏層と同様の機能を有する領域である。このため、ショットキー障壁が形成された状態においてソース電極１２１とドレイン電極１２４との間に電位差を印加しても、ｎ＋型ソース不純物領域１１１に供給された電子はｎ＋型ソース不純物領域１１１とｎ＋型ドレイン不純物領域１１４とに挟まれた領域において流れを妨げられる。すなわち、ｎ＋型ソース不純物領域１１１からｎ＋型ドレイン不純物領域１１４へ電子を流すことは困難である。
この状況は、たとえばゲート電極１２２に対して負の電圧を印加した際にさらに顕著になる。このとき、上記ショットキー障壁が高くなり、ｎ−型ＳｉＣエピ層１０２内の空乏層がさらに広がる。したがって、ｎ＋型ソース不純物領域１１１からｎ＋型ドレイン不純物領域１１４への電子の流れはさらに妨げられる。
一方、たとえばゲート電極１２２に対して正の電圧を印加すれば、当該ショットキー障壁が低くなる。その結果、ｎ−型ＳｉＣエピ層１０２の、ゲート電極１２２との接合面近傍には空乏層が形成されない。この状況でソース電極１２１とドレイン電極１２４との間に電位差を印加すれば、ｎ＋型ソース不純物領域１１１に供給された電子はｎ＋型ドレイン不純物領域１１４からドレイン電極１２４に到達する。すなわちソース電極１２１とドレイン電極１２４との間に電流を流すことができる。以上の原理により横型ＭＥＳＦＥＴ２００は、ゲート電極１２２に加える電圧に応じて電流を制御することができる。
上述したたとえば横型ＪＦＥＴ１００の場合は、ｐｎ接合により形成される空乏層を制御する。ここで形成される空乏層は、ｐ型領域とｎ型領域との両方に形成される。これに対して、横型ＭＥＳＦＥＴ２００の場合は、ｎ−型ＳｉＣエピ層１０２の内部にのみ空乏層が形成され、ｎ−型ＳｉＣエピ層１０２に接合されるゲート電極１２２の内部には空乏層は形成されない。したがって、横型ＭＥＳＦＥＴ２００における空乏層の厚みは横型ＪＦＥＴ１００における空乏層の厚みよりも薄い。したがって、横型ＭＥＳＦＥＴ２００においては横型ＪＦＥＴ１００に比べて、電圧の印加により空乏層を形成または消滅するための応答時間を短くすることができる。
上述したようにゲート電極１２２とｎ−型ＳｉＣエピ層１０２との接合部分にはショットキー障壁が形成されている。したがって上述した横型ＪＦＥＴ１００などと異なり、横型ＭＥＳＦＥＴ２００においては、ゲート電極１２２を構成する材料として、これが接合されるｎ−型ＳｉＣエピ層１０２と、電圧を印加しない状態においてショットキー接合することが可能な金属材料を用いることが好ましい。ＳｉＣとショットキー接合することが可能な金属材料としてたとえばＴｉ（チタン）とＮｉ（ニッケル）、Ａｕ（金）との合金を用いることが好ましい。ただしソース電極１２１、ドレイン電極１２４については上述した横型ＪＦＥＴ１００などと同様に、接合されるＳｉＣの層とオーミック接合することが可能な金属材料を用いることが好ましい。
横型ＭＥＳＦＥＴ２００は、ｐ型ゲート不純物領域１１２およびｐ＋型ゲート不純物領域１１３を備えない点や、一部の領域の不純物濃度を除けば、上述した横型ＪＦＥＴ１００と同様の態様を有している。したがって横型ＭＥＳＦＥＴ２００の製造方法は、基本的に横型ＪＦＥＴ１００の製造方法に順ずる。
以上の手順により形成した横型ＭＥＳＦＥＴ２００は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｐ−型ＳｉＣ基板１０３を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する横型ＭＥＳＦＥＴ２００を形成することができる。したがって、当該横型ＭＥＳＦＥＴ２００における電流−電圧特性などの電気特性を安定したものとすることができる。
本実施例４については以上に述べた各点においてのみ、本実施例１と異なる。すなわち本実施例４について、上述しなかった構成や条件、手順や効果などは、全て本実施例１に順ずる。
図１５に示す縦型ＭＥＳＦＥＴ２１０は、図１３に示す縦型ＪＦＥＴ１２０と基本的に同様の態様を備えている。ただし、縦型ＭＥＳＦＥＴ２１０には、ｐ型ゲート不純物領域１１２およびｐ＋型ゲート不純物領域１１３が備えられておらず、ゲート電極１２２がトレンチ埋め込みされた構造を有している。この点についてのみ、縦型ＭＥＳＦＥＴ２１０は縦型ＪＦＥＴ１２０と異なる。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
ここで縦型ＭＥＳＦＥＴ２１０の動作について説明する。ここでたとえば、ｎ−型ＳｉＣエピ層１０２よりも仕事関数の大きい金属材料からなるゲート電極１２２が、ｎ−型ＳｉＣエピ層１０２の上部に埋め込まれるように形成されているとする。するとたとえば上述した横型ＭＥＳＦＥＴ２００と同様に、ｎ−型ＳｉＣエピ層１０２の、ゲート電極１２２との接合面近傍においてショットキー障壁が形成されている。ショットキー障壁はゲート電極１２２とｎ−型ＳｉＣエピ層１０２との接合面近傍においてｎ−型ＳｉＣエピ層１０２に形成される空乏層である。このショットキー障壁による空乏層をｎ−型ＳｉＣエピ層１０２内部の深い領域に形成させるために、ゲート電極１２２をｎ−型ＳｉＣエピ層１０２の内部に埋め込む構成としている。
図１５における左側のゲート電極１２２とｎ−型ＳｉＣエピ層１０２との間に形成される空乏層（ショットキー障壁）と、右側のゲート電極１２２とｎ−型ＳｉＣエピ層１０２との間に形成される空乏層とが、図１５におけるｎ＋型ソース不純物領域１１１の下側の領域において結合し一体となる。するとソース電極１２１からドレイン電極１２４への電子の流れが妨げられ、ソース電極１２１からドレイン電極１２４への電流を流すことが困難となる。
そこで、ゲート電極１２２に対して、ソースに対して正の電圧を加える。このようにすれば、上記ショットキー障壁の高さが低くなる。ここでさらに正の電圧を増大すれば、空乏層（ショットキー障壁）が消滅する。このため、ソース電極１２１とドレイン電極１２４との間の電圧に応じて、ソース電極１２１からドレイン電極１２４への電流を流すことができる。
以上のように縦型ＭＥＳＦＥＴ２１０においても、ゲート電極１２２に加える電圧に応じてｎ−型ＳｉＣエピ層１０２との接合領域を制御することにより、電流の大きさを制御することができる。
縦型ＭＥＳＦＥＴ２１０の製造方法は、基本的に縦型ＪＦＥＴ１２０の製造方法に順ずる。なお、トレンチ埋め込みされたゲート電極１２２を形成する際には、たとえばＲＩＥ法により当該領域におけるｎ−型ＳｉＣエピ層１０２をエッチング除去する。その上で、真空蒸着法など金属の薄膜を形成する従来周知の任意の方法により、ゲート電極１２２を形成することができる。
また縦型ＭＥＳＦＥＴ２１０においても、ゲート電極１２２とｎ−型ＳｉＣエピ層１０２との接合部分にはショットキー障壁が形成されている。したがって縦型ＭＥＳＦＥＴ２１０においては、ゲート電極１２２を構成する材料として、これが接合されるｎ−型ＳｉＣエピ層１０２と、電圧を印加しない状態においてショットキー接合することが可能な金属材料を用いることが好ましい。ただしソース電極１２１、ドレイン電極１２４については上述した横型ＪＦＥＴ１００などと同様に、接合されるＳｉＣの層とオーミック接合することが可能な金属材料を用いることが好ましい。
以上の手順により形成した縦型ＭＥＳＦＥＴ２１０は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となる基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する縦型ＭＥＳＦＥＴ２１０を形成することができる。したがって、当該縦型ＭＥＳＦＥＴ２１０における電流−電圧特性などの電気特性を安定したものとすることができる。
本実施例５については以上に述べた各点においてのみ、本実施例３と異なる。すなわち本実施例５について、上述しなかった構成や条件、手順や効果などは、全て本実施例３に順ずる。
図１６に示す横型ＭＯＳＦＥＴ３００は、図１４に示す横型ＭＥＳＦＥＴ２００と基本的に同様の態様を備えている。ただし、横型ＭＯＳＦＥＴ３００には、ｎ−型ＳｉＣエピ層１０２の上側の主表面から一定の深さの領域にｐ型ウェル領域１１７が形成されている。ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４はｐ型ウェル領域１１７の内部に形成されている。また、ｐ型ウェル領域１１７の主表面上において、ｎ＋型ソース不純物領域１１１とｎ＋型ドレイン不純物領域１１４とを跨ぐようにゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７は、ゲート電極１２２とｐ型ウェル領域１１７とに挟まれている。また、横型ＭＯＳＦＥＴ３００には基板裏面電極１２７が備えられていない。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
以上の点においてのみ、横型ＭＯＳＦＥＴ３００は横型ＭＥＳＦＥＴ２００と異なる。なお、ゲート絶縁膜１０７は厚みがたとえば４０ｎｍ程度であり、シリコン酸化膜（ＳｉＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）、窒化シリコン（Ｓｉ３Ｎ４）やシリコン酸窒化物（ＳｉＯＮ）などの薄膜で形成されることが好ましい。またｐ型ウェル領域１１７は、厚みが１．５μｍ程度であり、アルミニウムを不純物として１×１０１６ｃｍ−３程度含むことが好ましい。さらに横型ＭＯＳＦＥＴ３００においてゲート電極１２２としては、減圧ＣＶＤ法（ＬＰＣＶＤ法）により形成したポリシリコンの薄膜を用いることが好ましい。
ここで横型ＭＯＳＦＥＴ３００の動作について説明する。たとえばゲート電極１２２に対して電圧を印加しない状態でソース電極１２１とドレイン電極１２４との間に、ソース電極１２１からドレイン電極１２４に電子が流れるように電位差を印加する。このとき、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４がｎ型、ｐ型ウェル領域１１７がｐ型であるため、ｎ＋型ソース不純物領域１１１とｐ型ウェル領域１１７との間、あるいはｐ型ウェル領域１１７とｎ＋型ドレイン不純物領域１１４とのいずれかにおいて空乏層が形成される。したがって、ソース電極１２１とドレイン電極１２４との間にスムーズに電流を流すことは困難である。ゲート電極１２２に対して負の電圧を加えた場合においては、上記空乏層がさらに広くなるため、ソース電極１２１とドレイン電極１２４との間に電流を流すことはさらに困難となる。
そこで、ゲート電極１２２に対して正の電圧を加える。すると、ｐ型ウェル領域１１７の、ゲート絶縁膜１０７と接合する接合面近傍において反転層が形成される。すると、ｎ＋型ソース不純物領域１１１からｎ＋型ドレイン不純物領域１１４にかけての領域には空乏層が形成されないことになる。
ここでたとえばソース電極１２１に対して負の電圧を、ドレイン電極１２４に対してはソース電極１２１よりも高く、ゲート電極１２２よりも低い電圧を加える。するとソース電極１２１からｎ＋型ソース不純物領域１１１へ供給された電子が、ｎ＋型ソース不純物領域１１１とｎ＋型ドレイン不純物領域１１４との間の反転層を通ってｎ＋型ドレイン不純物領域１１４に達し、ドレイン電極１２４へ到達する。したがって、ソース電極１２１とドレイン電極１２４との間に電流をスムーズに流すことが可能となる。
以上に示すように、横型ＭＯＳＦＥＴ３００においては、ゲート電極１２２への電圧印加を変更させることでｐ型ウェル領域１１７におけるゲート絶縁膜１０７との接合面近傍の状態を制御する。このようにして、ソース電極１２１からドレイン電極１２４へ流れる電流を制御することができる。ｐ型ウェル領域１１７は、ｎ＋型ソース不純物領域１１１に供給された電子がたとえばｎ−型ＳｉＣエピ層１０２またはｎ＋型ＳｉＣ基板１０１の方へ流入することを抑制するために備えられている。ｐ型ウェル領域１１７の存在により、上記のように電子が迂回して流入することを抑制することができる。したがって、ゲート電極１２２に印加する電圧による、ソース電極１２１からドレイン電極１２４への電流値の制御をより精密に行なうことができる。
次に、横型ＭＯＳＦＥＴ３００の製造方法について説明する。横型ＭＯＳＦＥＴ３００の製造方法においては、上述した各半導体装置の製造方法に存在しない、ｐ型ウェル領域１１７およびゲート絶縁膜１０７を形成する工程が存在する。ｐ型ウェル領域１１７については、上述した各種不純物領域と同様に、たとえばイオン注入法を用いて形成することができる。そこでここでは炭化珪素以外の薄膜を形成する工程（Ｓ３０）における、ゲート絶縁膜１０７の形成工程について説明する。
ゲート絶縁膜１０７は、上述したようにｐ型ウェル領域１１７の接合面近傍において電界効果による反転層の形成などの動作をさせるために、金属の薄膜であるゲート電極１２２と半導体であるｐ型ウェル領域１１７との間に配置する絶縁体の薄膜である。このゲート絶縁膜１０７を形成する工程を、ｐ型ウェル領域１１７とｎ＋型ソース不純物領域１１１、ｎ＋型ドレイン不純物領域１１４を形成した後に行なうことが好ましい。また、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４の一部をも覆うように、ゲート絶縁膜１０７を形成することが好ましい。このようにすれば、たとえばｐ型ウェル領域１１７の、ｎ＋型ソース不純物領域１１１およびｎ＋型ドレイン不純物領域１１４に挟まれた領域の接合面近傍において反転層を容易に形成することができる。
たとえばゲート絶縁膜１０７としてシリコン酸化膜を形成する場合は、加熱炉の内部に酸素を供給しながら当該ｎ＋型ＳｉＣ基板１０１とｎ−型ＳｉＣエピ層１０２とからなる系を加熱処理する、熱酸化法を用いることが好ましい。この場合、たとえば１１５０℃程度の温度で９０分間加熱することにより、当該ゲート絶縁膜１０７としてのシリコン酸化膜を形成することができる。なお、熱酸化法の代わりにたとえばＣＶＤ法を用いて当該ゲート絶縁膜１０７を形成してもよい。
以上の手順により形成した横型ＭＯＳＦＥＴ３００は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有する横型ＭＯＳＦＥＴ３００を形成することができる。したがって、当該横型ＭＯＳＦＥＴ３００における電流−電圧特性などの電気特性を安定したものとすることができる。
本実施例６については以上に述べた各点においてのみ、本実施例４と異なる。すなわち本実施例６について、上述しなかった構成や条件、手順や効果などは、全て本実施例４に順ずる。
図１７に示すＤＭＯＳ４００は縦型ＭＯＳＦＥＴの一種である。上述の図１６の横型ＭＯＳＦＥＴ３００がソース電極１２１からドレイン電極１２４に、ゲート絶縁膜１０７に沿った図の左右方向に電子が流れる。これに対して図１７のＤＭＯＳ４００は、ソース電極１２１からｎ−型ＳｉＣエピ層１０２のゲート絶縁膜１０７と対向する領域（図１７の上部）に電子が流れた後、転向してドレイン電極１２４に向かう。このようにしてソース電極１２１とドレイン電極１２４との間に電流が流れる構成をなしている。
具体的には図１７に示すように、左右１対に存在する一体のソース電極１２１からｎ−型ＳｉＣエピ層１０２と電気的に接続する領域にｐ型ウェル領域１１７を備えている。ｐ型ウェル領域１１７の内部にはｎ＋型ソース不純物領域１１１とｐ＋型ウェルコンタクト不純物領域１１６とを備えている。ソース電極１２１はｎ＋型ソース不純物領域１１１とｐ＋型ウェルコンタクト不純物領域１１６との両方を覆うように接続されている。ソース電極１２１からの電子をドレイン電極１２４へ向けて、図の上下方向に流すため、ドレイン電極１２４はたとえば縦型ＭＥＳＦＥＴ２１０と同様の位置に配置されている。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
以上の点においてのみ、ＤＭＯＳ４００は横型ＭＯＳＦＥＴ３００と異なる。なおｐ型ウェル領域１１７は、たとえば上述した横型ＭＯＳＦＥＴ３００と同様に、厚みが１．５μｍ程度であり、アルミニウムを不純物として１×１０１６ｃｍ−３程度含むことが好ましい。ｐ＋型ウェルコンタクト不純物領域１１６は、アルミニウムを不純物として１×１０１９ｃｍ−３程度含み、厚みが０．４μｍ程度であることが好ましい。
ここでＤＭＯＳ４００の動作について説明する。ＤＭＯＳ４００は、ゲート電極１２２に対して電圧を印加しない状態であれば、ｎ＋型ソース不純物領域１１１がｎ型、ｐ型ウェル領域１１７がｐ型、ｎ−型ＳｉＣエピ層１０２がｎ型であるため、ｎ＋型ソース不純物領域１１１とｐ型ウェル領域１１７との間、あるいはｐ型ウェル領域１１７とｎ−型ＳｉＣエピ層１０２との間のいずれかにおいて、ソース電極１２１からドレイン電極１２４への導通を阻害する。ゲート電極１２２に対して負の電圧を加えた場合においては、ゲート電極１２２の下部のゲート絶縁膜１０７に覆われたｐ型ウェル領域１１７において、多数キャリアの正孔による蓄積層が形成される。このため、電流を流すことがさらに困難となる。
しかしゲート電極１２２に対して正の電圧を加えると、ゲート電極１２２の下部のゲート絶縁膜１０７に覆われたｐ型ウェル領域１１７において電子による反転層が形成される。このため、ｎ＋型ソース不純物領域１１１からドレイン電極１２４にかけての領域には空乏層が形成されなくなる。したがってソース電極１２１とドレイン電極１２４との間の電位差に応じて、両電極間に電流を流すことが可能になる。
なお、ｐ＋型ウェルコンタクト不純物領域１１６は、ソース電極１２１とｐ型ウェル領域１１７とを電気的に接続することにより、ｐ型ウェル領域１１７における電位を固定する役割を有する。ｐ型ウェル領域１１７は上述したように不純物濃度が１×１０１６ｃｍ−３と低い。このため、ｐ型ウェル領域１１７とソース電極１２１とを直接接合することにより両者を電気的に接続することが困難である。そこでＤＭＯＳ４００においては、ｐ型ウェル領域１１７と同じｐ型の注入層からなり、ｐ型ウェル領域１１７よりも不純物濃度の高いｐ＋型ウェルコンタクト不純物領域１１６を、ソース電極１２１と接合するように配置している。このようにすれば、ｐ＋型ウェルコンタクト不純物領域１１６を介してソース電極１２１とｐ型ウェル領域１１７とを電気的に接続することが可能となる。したがってｐ型ウェル領域１１７の電位をソース電極１２１の電位により制御することができる。このようにすれば、たとえばｐ型ウェル領域１１７に反転層が形成されず、ソース電極１２１とドレイン電極１２４との間に電流が流れない状態における耐圧を容易に制御することができる。
次に、ＤＭＯＳ４００の製造方法について説明する。ＤＭＯＳ４００の製造方法においては、上述した各半導体装置の製造方法に存在しない、ｐ＋型ウェルコンタクト不純物領域１１６を形成する工程が存在する。ｐ＋型ウェルコンタクト不純物領域１１６は、たとえばｎ＋型ソース不純物領域１１１と同様に、図１７に示すように、ｎ−型ＳｉＣエピ層１０２の上側の主表面から一定の深さの領域に対して、イオン注入法を用いて形成する。たとえば上記のｐ型層であるｐ型ゲート不純物領域１１２と同様に、たとえばアルミニウム（Ａｌ）やホウ素（Ｂ）などを不純物として、１×１０１９ｃｍ−３程度の濃度となるようイオン注入を行なうことが好ましい。また、イオン注入を行なった後には、当該不純物を活性化させるため、アニール処理を行なうことが好ましい。
図１７に示すように、ゲート絶縁膜１０７は、ｐ型ウェル領域１１７の一部およびｎ−型ＳｉＣエピ層１０２、そしてｎ＋型ソース不純物領域１１１の一部を覆うように形成することが好ましい。このようにすれば、たとえばゲート電極１２２に正の電圧を印加した際にｐ型ウェル領域１１７の接合面近傍における反転層の形成を確実に行なうことができる。
以上の手順により形成したＤＭＯＳ４００は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有するＤＭＯＳ４００を形成することができる。１対のｐ型ウェル領域１１７同士や、間隔の狭いｐ＋型ウェルコンタクト不純物領域１１６とｎ＋型ソース不純物領域１１１などが重なり合うことにより、ソース電極１２１とドレイン電極１２４とを上下方向に連続する電流の通り道が遮断されるなどの不具合の発生を抑制することもできる。したがって、当該ＤＭＯＳ４００における電流−電圧特性などの電気特性を安定したものとすることができる。
本実施例７については以上に述べた各点においてのみ、本実施例６と異なる。すなわち本実施例７について、上述しなかった構成や条件、手順や効果などは、全て本実施例６に順ずる。
図１８に示すＵＭＯＳ４１０は、図１７に示すＤＭＯＳ４００と基本的に同様の態様を備えている。ただし、ＵＭＯＳ４１０においては、ゲート絶縁膜１０７がｐ型ウェル領域１１７のゲート電極１２２側（内側）の上下方向に伸びる側面および、ゲート電極１２２の最下部の左右方向に伸びる底面を覆うように形成されている。以上の点においてのみ、ＵＭＯＳ４１０はＤＭＯＳ４００と異なる。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。
ここでＵＭＯＳ４１０の動作について説明する。ＤＭＯＳ４００と同様に、ゲート絶縁膜１０７に沿ったｐ型ウェル領域１１７の側面（接合面近傍）において、ゲート電極１２２への電圧印加に応じて電子の反転層を形成することができる。すると、ソース電極１２１とドレイン電極１２４との電位差に応じて、ｎ＋型ソース不純物領域１１１、ｐ型ウェル領域１１７の反転層、ｎ−型ＳｉＣエピ層１０２、ｎ＋型ＳｉＣ基板１０１を経由した電流を、上記両電極間に印加することが可能となる。このときのソース電極１２１とドレイン電極１２４との間の電流は、ゲート絶縁膜１０７に沿うように流れることになる。
ＵＭＯＳ４１０の製造方法としては、図８に示す炭化珪素の薄膜を形成する工程（Ｓ２０）においてｎ−型ＳｉＣエピ層１０２を形成し、ｐ型ウェル領域１１７やｐ＋型ウェルコンタクト不純物領域１１６、ｎ＋型ソース不純物領域１１１を形成した後、図１８に示す形状のゲート絶縁膜１０７を形成するための溝形状を形成する。上記溝はたとえば反応性イオンエッチング法（ＲＩＥ法）を用いることにより形成することができる。なお、ｐ型ウェル領域１１７の側面における反転層の形成による、ソース電極１２１とドレイン電極１２４との導通を確実に行なうため、上記溝の上下方向の深さは、ｐ型ウェル領域１１７の深さよりも深いことが好ましい。そして上記方法により形成された溝の表面上に、横型ＭＯＳＦＥＴ３００などと同様に、たとえば熱酸化法を用いて、ゲート絶縁膜１０７を形成する。
以上の手順により形成したＵＭＯＳ４１０は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、たとえば隣接するパターン同士（ソース電極１２１とゲート電極１２２など）が重なり合うなどの不具合を抑制し、設計値どおりの寸法を有するＵＭＯＳ４１０を形成することができる。間隔の狭いｐ＋型ウェルコンタクト不純物領域１１６とｎ＋型ソース不純物領域１１１などが重なり合うことにより、ソース電極１２１とドレイン電極１２４とを上下方向に連続する電流の通り道が遮断されるなどの不具合の発生を抑制することもできる。したがって、当該ＵＭＯＳ４１０における電流−電圧特性などの電気特性を安定したものとすることができる。
本実施例８については以上に述べた各点においてのみ、本実施例７と異なる。すなわち本実施例８について、上述しなかった構成や条件、手順や効果などは、全て本実施例７に順ずる。
図１９に示すショットキーダイオード５００は、ｎ＋型ＳｉＣ基板１０１の主表面上にｎ−型ＳｉＣエピ層１０２を形成した薄膜付き基板の、一方の主表面上にアノード電極１２５を、他方の主表面上にカソード電極１２６を配置した構成である。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。ただしｐ型とｎ型とを逆にした場合、アノード電極１２５とカソード電極１２６との配置される箇所が図１９の場合と入れ替わる。
ｎ＋型ＳｉＣ基板１０１は、厚みが３００μｍ以上４００μｍ以下で、窒素原子の不純物濃度が１×１０１９ｃｍ−３である、低抵抗の炭化珪素基板からなる。ｎ−型ＳｉＣエピ層１０２は、５×１０１５ｃｍ−３程度の窒素原子の不純物を含む、厚みが１０μｍ程度の層である。またアノード電極１２５は、当該電極に電圧を印加しない状態においてｎ−型ＳｉＣエピ層１０２とショットキー接合を構成することができる金属材料から構成される。カソード電極１２６は、ｎ＋型ＳｉＣ基板１０１とオーミック接合を構成することができる金属材料から構成される。
ここでショットキーダイオード５００の動作について説明する。ショットキーダイオード５００におけるアノード電極１２５は、たとえば上述した横型ＭＥＳＦＥＴ２００におけるゲート電極１２２と同様の効果を有する。すなわち、アノード電極１２５とｎ−型ＳｉＣエピ層１０２との接合部分にはショットキー障壁が形成されている。したがってたとえばアノード電極１２５に対して電圧を印加しなかったり、負の電圧を印加したりした場合には、上記ショットキー障壁によりｎ−型ＳｉＣエピ層１０２の内部に広がる空乏層の存在により、アノード電極１２５とカソード電極１２６との間に電位差を与えても両電極の間に電流を流すことは困難となる。
一方、たとえばアノード電極１２５に対して正の電圧を印加すれば、当該電圧の大きさに応じてショットキー障壁が消滅し、ｎ−型ＳｉＣエピ層１０２中の空乏層も消失する。このときアノード電極１２５とカソード電極１２６との間に電位差を与えれば当該両電極の間に電流を流すことができる。以上の原理により、ショットキーダイオード５００には整流性を備えることができる。
なお、ショットキーダイオード５００は、上述した各半導体装置の製造方法において炭化珪素以外の薄膜を形成する工程（Ｓ３０）や半導体装置を形成する後工程（Ｓ４０）として説明した金属薄膜の形成やフォトリソグラフィ技術を用いて形成することができる。
以上の手順により形成したショットキーダイオード５００は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、当該ショットキーダイオード５００における電流−電圧特性などの電気特性を安定したものとすることができる。
図２０に示すｐｉｎダイオード５１０は、図１９に示すショットキーダイオード５００の、ｎ−型ＳｉＣエピ層１０２の主表面から一定の深さの領域において、ｎ−型ＳｉＣエピ層１０２と逆の型（たとえばｎ−型ＳｉＣエピ層１０２がｎ型であればｐ型）であるｐ＋型層１１８を備えている。そしてアノード電極１２５、カソード電極１２６ともに、電圧を印加しない状態で接合するＳｉＣの層とオーミック接合されている。
以上の点についてのみ、ｐｉｎダイオード５１０はショットキーダイオード５００と異なる。なお、以上に述べた各構成要素のｐ型およびｎ型をすべて逆とした構成としてもよい。ただしｐ型とｎ型とを逆にした場合、アノード電極１２５とカソード電極１２６との配置される箇所が図２０の場合と入れ替わる。
ｐ＋型層１１８は、たとえば上述したｐ＋型ゲート不純物領域１１３などと同様に、アルミニウムを不純物として１×１０１９ｃｍ−３程度と高純度に含む、厚みが１．５μｍ程度の注入層であることが好ましい。
次に、上記ｐｉｎダイオード５１０の動作について説明する。ｐｉｎダイオード５１０は、通常の状態では、ｐ＋型層１１８とｎ＋型ＳｉＣ基板１０１とに挟まれたｎ−型ＳｉＣエピ層１０２において、不純物の濃度が低く絶縁体に近い状態であるため、両電極間に電流は流れない。またアノード電極１２５に負の電圧を印加し、カソード電極１２６に正の電圧を印加しても、ｐ＋型注入層１１８とｎ−型ＳｉＣエピ層１０２との接合面近傍において空乏層が広くなり、両電極の間に電流はさらに流れにくくなる。
しかし、たとえばアノード電極１２５に正の電圧を印加し、カソード電極１２６に負の電圧を印加すれば、ｐ＋型注入層１１８とｎ−型ＳｉＣエピ層１０２との空乏層が消滅する。すると、上記両者の間でキャリアの移動が可能となるため、アノード電極１２５とカソード電極１２６との間に電流を流すことが可能となる。
ｐｉｎダイオード５１０の製造方法としては、ｐ＋型注入層１１８を形成する必要がある。これは図２０に示すように、ｎ−型ＳｉＣエピ層１０２の上側の主表面から一定の深さの領域に対して、イオン注入法を用いて形成する。たとえばＡｌやＢ（ホウ素）などを不純物として１×１０１９ｃｍ−３程度の濃度となるようにイオン注入することが好ましい。
以上の手順により形成したｐｉｎダイオード５１０は、ｎ−型ＳｉＣエピ層１０２やその他の薄膜を形成したときの湾曲、たとえばbowやwarpの値が０μｍ以上１５０μｍ以下となるｎ＋型ＳｉＣ基板１０１を用いている。したがって、形成される各パターンにおける露光ムラの発生を抑制し、高品質なエッジ部を有するパターンとすることができる。したがって、当該ｐｉｎダイオード５１０における電流−電圧特性などの電気特性を安定したものとすることができる。
本実施例１０については以上に述べた各点においてのみ、本実施例９と異なる。すなわち本実施例１０について、上述しなかった構成や条件、手順や効果などは、全て本実施例９に順ずる。
以上のように本発明の実施の形態および各実施例について説明を行なったが、今回開示した実施の形態および各実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、半導体装置を構成するパターンの品質を向上する技術として、特に優れている。
１，１０１ 基板、１ａ，１ｂ，４ａ，５ａ 主表面、２，３ 薄膜付き基板、４，１０２ 炭化珪素薄膜、５ 炭化珪素外薄膜、６，７ 吸着力、８ （０００１）面、９ 結晶面、１０ 六方晶、１１ ３点焦平面、１２ ３点焦平面高さ、１３ 最高点、１４ 最低点、１５ 中心部、１６ 最小二乗面高さ、８０ ＣＭＰ加工装置、８５ ワーク、８７ 研磨台、８９ 研磨液、９０ 両面加工装置、９３ 回転軸、９５ 定盤土台、９６ 上部定盤、９７ 下部定盤、９９ ウェハキャリア、１００ 横型ＪＦＥＴ、１０１ ｎ＋型ＳｉＣ基板、１０２ ｎ−型ＳｉＣエピ層、１０３ ｐ−型ＳｉＣ基板、１０４ ｐ−型ＳｉＣエピ層、１０５ 表面ｐ型層、１０６ 層間絶縁膜、１０７ ゲート絶縁膜、１１０ ＲＥＳＵＲＦ横型ＪＦＥＴ、１１１ ｎ＋型ソース不純物領域、１１２ ｐ型ゲート不純物領域、１１３ ｐ＋型ゲート不純物領域、１１４ ｎ＋型ドレイン不純物領域、１１５ ｐ＋型埋め込み接続不純物領域、１１６ ｐ＋型ウェルコンタクト不純物領域、１１７ ｐ型ウェル領域、１１８ ｐ＋型注入層、１２０ 縦型ＪＦＥＴ、１２１ ソース電極、１２２ ゲート電極、１２４ ドレイン電極、１２５ アノード電極、１２６ カソード電極、１２７ 基板裏面電極、２００ 横型ＭＥＳＦＥＴ、２１０ 縦型ＭＥＳＦＥＴ、３００ 横型ＭＯＳＦＥＴ、４００ ＤＭＯＳ、４１０ ＵＭＯＳ、５００ ショットキーダイオード、５１０ ｐｉｎダイオード。

Claims (21)

  1. 主表面（１ａ、１ｂ）の直径が２インチ以上であり、前記主表面（１ａ、１ｂ）におけるbowの値が−４０μｍ以上−５μｍ以下、前記主表面におけるwarpの値が５μｍ以上４０μｍ以下である、炭化珪素からなる基板。
  2. 前記基板（１、１０１、１０３）の、一方の主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、前記一方の主表面に対向する他方の主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下である、請求の範囲第１項に記載の基板。
  3. 前記主表面（１ａ、１ｂ）におけるTTVの値が５μｍ以下である、請求の範囲第１項に記載の基板。
  4. 前記主表面（１ａ、１ｂ）がＣ面となす角度が５０°以上６５°以下である、請求の範囲第１項に記載の基板。
  5. 請求の範囲第１項に記載の基板（１、１０１、１０３）を用いた半導体装置。
  6. 主表面（１ａ、１ｂ）の直径が２インチ以上の炭化珪素からなる基板（１）と、
    一方の前記主表面（１ａ）上に形成された炭化珪素の薄膜（４）とを備える薄膜付き基板（２、３）であって、
    前記主表面（１ａ、１ｂ）におけるbowの値が−４０μｍ以上０μｍ以下、前記主表面（１ａ、１ｂ）におけるwarpの値が０μｍ以上４０μｍ以下である薄膜付き基板。
  7. 前記基板（１）の、一方の主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、前記一方の主表面に対向する他方の主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下である、請求の範囲第６項に記載の薄膜付き基板。
  8. 前記主表面（１ａ、１ｂ）におけるTTVの値が５μｍ以下である、請求の範囲第６項に記載の薄膜付き基板。
  9. 前記主表面（１ａ、１ｂ）がＣ面となす角度が５０°以上６５°以下である、請求の範囲第６項に記載の薄膜付き基板。
  10. 請求の範囲第６項に記載の薄膜付き基板（２、３）を用いた半導体装置。
  11. 主表面（１ａ、１ｂ）の直径が２インチ以上の炭化珪素からなる基板（１）と、
    一方の前記主表面上に形成された炭化珪素の薄膜（４）と、
    前記炭化珪素の薄膜の前記基板と対向しない主表面上に形成された炭化珪素以外の薄膜（５）とを備える薄膜付き基板（３）であって、
    前記主表面（１ａ、１ｂ）におけるbowの値が０μｍ以上１５０μｍ以下、前記主表面（１ａ、１ｂ）におけるwarpの値が０μｍ以上１５０μｍ以下である薄膜付き基板。
  12. 前記主表面（１ａ、１ｂ）におけるbowの値が０μｍ以上１００μｍ以下、warpの値が０μｍ以上１００μｍ以下である、請求の範囲第１１項に記載の薄膜付き基板。
  13. 前記基板（１）の、一方の主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、前記一方の主表面に対向する他方の主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下である、請求の範囲第１１項に記載の薄膜付き基板。
  14. 前記主表面（１ａ、１ｂ）におけるTTVの値が５μｍ以下である、請求の範囲第１１項に記載の薄膜付き基板。
  15. 前記主表面（１ａ、１ｂ）がＣ面となす角度が５０°以上６５°以下である、請求の範囲第１１項に記載の薄膜付き基板。
  16. 請求の範囲第１１項に記載の薄膜付き基板（３）を用いた半導体装置。
  17. 主表面（１ａ、１ｂ）の直径が２インチ以上の炭化珪素からなる基板（１）を準備する工程と、
    前記基板（１）の一方の前記主表面上に、炭化珪素の薄膜（４）を形成する工程と、
    前記薄膜（４）の前記基板（１）と対向しない主表面上に、炭化珪素以外の薄膜（５）を形成する工程とを備える、半導体装置の製造方法であって、
    前記基板を準備する工程においては、前記主表面（１ａ、１ｂ）におけるbowの値が−４０μｍ以上０μｍ以下、前記主表面（１ａ、１ｂ）におけるwarpの値が０μｍ以上４０μｍ以下となるように前記基板を準備し、
    前記炭化珪素の薄膜（４）を形成する工程においては、前記主表面におけるbowの値が−４０μｍ以上０μｍ以下、前記主表面におけるwarpの値が０μｍ以上４０μｍ以下となるように前記炭化珪素の薄膜（４９）を形成し、
    前記炭化珪素以外の薄膜（５）を形成する工程においては、前記主表面におけるbowの値が０μｍ以上１５０μｍ以下、前記主表面におけるwarpの値が０μｍ以上１５０μｍ以下となるように前記炭化珪素以外の薄膜（５）を形成する、半導体装置の製造方法。
  18. 前記基板（１）を準備する工程においては、前記主表面のうち一方の主表面（１ａ）の表面粗さＲａの値が１ｎｍ以下、前記一方の主表面に対向する他方の主表面（１ｂ）の表面粗さＲａの値が１００ｎｍ以下となるように前記基板を準備する、請求の範囲第１７項に記載の半導体装置の製造方法。
  19. 前記炭化珪素以外の薄膜（５）を形成する工程においては、前記炭化珪素以外の薄膜（５）として金属の薄膜または絶縁膜を形成する、請求の範囲第１７項に記載の半導体装置の製造方法。
  20. 前記金属はタングステンである、請求の範囲第１９項に記載の半導体装置の製造方法。
  21. 前記絶縁膜はシリコン酸化膜である、請求の範囲第１９項に記載の半導体装置の製造方法。
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