JP6808668B2 - 半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法 - Google Patents
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Description
まず、第1の実施形態について、図面を参照して詳細に説明する。第1の実施形態では、六方晶構造を有する炭化珪素(SiC)を半導体材料として用いたバイポーラ型PN接合ダイオード構造の半導体記憶素子10を例に挙げる。
次に、第2の実施形態について、図面を参照して詳細に説明する。上述した第1の実施形態では、1つのメモリセル10Aに1ビットの情報を書き込む場合、すなわち、各メモリセル10AをSLCとして使用する場合を例に挙げて説明したが、各メモリセル10AをMLCやTLC等の多値の情報を格納するメモリセルとして使用することも可能である。そこで第2の実施形態では、各メモリセル10Aを2ビットの情報を格納可能なMLCとして使用する場合について、例を挙げて説明する。ただし、以下で説明するコンセプトと同様のコンセプトに基づくことで、各メモリセル10Aに3ビット以上の情報を格納することも可能である。
次に、第3の実施形態について、図面を参照して詳細に説明する。上述した第2の実施形態では、積層欠陥15の状態として中間の進展状態を作り出すことで、各メモリセル10Aを2ビット以上の情報を格納するメモリセルとして使用する場合について例示した。これに対し、第3の実施形態では、1つのメモリセルを複数の半導体記憶素子で構成し、それぞれの半導体記憶素子が1ビット又は多ビットの情報を格納するように構成することで、各メモリセルを2ビット以上の情報を格納するメモリセルとして使用する場合について、例を挙げて説明する。なお、以下の説明では、説明の明確化のため、それぞれ1ビットを格納する3つの半導体記憶素子を用いてメモリセルが構成されている場合、すなわち、TLCのメモリセルを構成した場合について例を挙げる。
次に、第4の実施形態について、図面を参照して詳細に説明する。4H構造を有する炭化珪素(SiC)などのような六方晶系の化合物半導体に形成された積層欠陥は、光ストレスを与えることで、その存在の有無を確認し、又、進展及び縮小を制御することが可能である。これは、六方晶系の化合物半導体を用いて構成された半導体記憶素子に対しては、光を用いることで、データの書込み、読出し及び消去が可能であることを意味している。そこで第4の実施形態では、上述の実施形態に係る半導体記憶素子10を光学記憶媒体として用いる場合について、例を挙げて説明する。
次に、第5の実施形態について、図面を参照して詳細に説明する。第4の実施形態で説明したように、六方晶系の化合物半導体に形成された積層欠陥は、光によって、その存在の有無を確認し、又、進展及び縮小を制御することが可能である。そこで第5の実施形態では、六方晶系の化合物半導体を用いて構成した光学的に読取り/書込み/消去可能な記録媒体及びその光ディスクドライブについて、例を挙げて説明する。
Claims (20)
- マトリクス状に配列した複数のメモリセルを備える半導体記憶装置であって、
前記複数のメモリセルそれぞれは、
炭化珪素基板と、前記炭化珪素基板の第1面上に設けられた炭化珪素膜とを備える半導体記憶素子と、
前記炭化珪素基板における前記第1面とは反対側の第2面に設けられた下部電極と、
前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極と、
を備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも1つ包含する
半導体記憶装置。 - 前記基底面転位は、前記炭化珪素基板又は前記炭化珪素膜に形成されたクラックから延伸している請求項1に記載の半導体記憶装置。
- 前記複数のメモリセルに対し、行方向に配列する複数のメモリセルを1つのグループとして接続された複数のワード線と、
前記複数のメモリセルに対し、列方向に配列する複数のメモリセルを1つのグループとして接続された複数のビット線と、
前記複数のワード線を選択的に駆動する駆動部と、
前記複数のビット線を選択的に駆動するカラムモジュールと、
前記駆動部及び前記カラムモジュールを制御する制御部と、
を備え、
前記制御部は、前記複数のメモリセルにおける第1メモリセルに対してデータを書き込む場合、前記駆動部と前記カラムモジュールとを制御して前記第1メモリセルに第1電流を流すことで、前記第1メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
請求項1に記載の半導体記憶装置。 - 前記制御部は、前記第1メモリセルに保持された前記データを消去する場合、前記駆動部と前記カラムモジュールとを制御して前記第1メモリセルに前記第1電流とは異なる第2電流を流すことで、前記第1メモリセル内の前記積層欠陥を縮小させる
請求項3に記載の半導体記憶装置。 - 前記制御部は、前記第1メモリセルに保持された前記データを読み出す場合、前記駆動部と前記カラムモジュールとを制御して前記第1メモリセルに前記第1及び第2電流とは異なる第3電流を流し、前記第3電流を流した際の前記第1メモリセルの抵抗値から、前記データを特定する
請求項4に記載の半導体記憶装置。 - 前記複数のメモリセルの温度を検出する温度センサをさらに備え、
前記制御部は、前記温度センサで検出された温度が第1温度である場合、前記第1メモリセルに前記第1電流を流すことで、前記積層欠陥を進展させる
請求項4に記載の半導体記憶装置。 - 前記制御部は、前記温度センサで検出された温度が前記第1温度とは異なる第2温度である場合、前記第1メモリセルに前記第2電流を流すことで、前記積層欠陥を縮小させる
請求項6に記載の半導体記憶装置。 - 前記上部電極には、前記半導体記憶素子に対して光を入出力するためのアパーチャが設けられており、
前記複数のメモリセルにおける第1メモリセルに対してデータを書き込む場合、前記アパーチャを介して前記半導体記憶素子に第1波長の光を入射することで、前記第1メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
請求項1に記載の半導体記憶装置。 - 前記第1メモリセルに保持された前記データを消去する場合、前記アパーチャを介して前記半導体記憶素子に前記第1波長とは異なる第2波長の光を入射することで、前記第1メモリセル内に前記基底面転位を起点とした積層欠陥を縮小させる
請求項8に記載の半導体記憶装置。 - 前記第1メモリセルに保持された前記データを読み出す場合、エレクトロルミネッセンス又はフォトルミネッセンスを利用して前記第1メモリセルに保持された前記データを特定する請求項8に記載の半導体記憶装置。
- それぞれ、炭化珪素基板と、前記炭化珪素基板の第1面上に設けられた炭化珪素膜とを備える半導体記憶素子と、前記炭化珪素基板における前記第1面とは反対側の第2面に設けられた下部電極と、前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極とを備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも1つ包含する複数のメモリセルを備える半導体記憶装置の制御方法であって、
前記複数のメモリセルにおける第1メモリセルに対してデータを書き込む場合、前記第1メモリセルに第1電流を流すことで、前記第1メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
半導体記憶装置の制御方法。 - 前記第1メモリセルに保持された前記データを消去する場合、前記第1メモリセルに前記第1電流とは異なる第2電流を流すことで、前記第1メモリセル内の前記積層欠陥を縮小させる
請求項11に記載の半導体記憶装置の制御方法。 - 前記第1メモリセルに保持された前記データを読み出す場合、前記第1メモリセルに前記第1及び第2電流とは異なる第3電流を流し、前記第3電流を流した際の前記第1メモリセルの抵抗値から、前記データを特定する
請求項12に記載の半導体記憶装置の制御方法。 - それぞれ、炭化珪素基板と、前記炭化珪素基板の第1面上に設けられた炭化珪素膜とを備える半導体記憶素子と、前記炭化珪素基板における前記第1面とは反対側の第2面に設けられた下部電極と、前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極とを備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも1つ包含する複数のメモリセルを備える半導体記憶装置の制御方法であって、
前記上部電極には、前記半導体記憶素子に対して光を入出力するためのアパーチャが設けられており、
前記複数のメモリセルにおける第1メモリセルに対してデータを書き込む場合、前記アパーチャを介して前記半導体記憶素子に第1波長の光を入射することで、前記第1メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
半導体記憶装置の制御方法。 - 前記第1メモリセルに保持された前記データを消去する場合、前記アパーチャを介して前記半導体記憶素子に前記第1波長とは異なる第2波長の光を入射することで、前記第1メモリセル内に前記基底面転位を起点とした積層欠陥を縮小させる
請求項14に記載の半導体記憶装置の制御方法。 - 前記第1メモリセルに保持された前記データを読み出す場合、エレクトロルミネッセンス又はフォトルミネッセンスを利用して前記第1メモリセルに保持された前記データを特定する請求項14に記載の半導体記憶装置の制御方法。
- それぞれ、炭化珪素基板と、前記炭化珪素基板の第1面上に設けられた炭化珪素膜とを備える半導体記憶素子と、前記炭化珪素基板における前記第1面とは反対側の第2面に設けられた下部電極と、前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極とを備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも1つ包含する複数のメモリセルを備える半導体記憶装置を制御するためのプログラムであって、
前記半導体記憶装置は、
前記複数のメモリセルに対し、行方向に配列する複数のメモリセルを1つのグループとして接続された複数のワード線と、
前記複数のメモリセルに対し、列方向に配列する複数のメモリセルを1つのグループとして接続された複数のビット線と、
前記複数のワード線を選択的に駆動する駆動部と、
前記複数のビット線を選択的に駆動するカラムモジュールと、
前記駆動部及び前記カラムモジュールを制御するプロセッサと、
を備え、
前記複数のメモリセルにおける第1メモリセルに対してデータを書き込む場合、前記駆動部と前記カラムモジュールとを制御して前記第1メモリセルに第1電流を流させることで、前記第1メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
ことを前記プロセッサに実行させるためのプログラム。 - 前記第1メモリセルに保持された前記データを消去する場合、前記第1メモリセルに前記第1電流とは異なる第2電流を流すことで、前記第1メモリセル内の前記積層欠陥を縮小させることを前記プロセッサにさらに実行させるための請求項17に記載のプログラム。
- 前記第1メモリセルに保持された前記データを読み出す場合、前記第1メモリセルに前記第1及び第2電流とは異なる第3電流を流し、前記第3電流を流した際の前記第1メモリセルの抵抗値から、前記データを特定することを前記プロセッサにさらに実行させるための請求項18に記載のプログラム。
- マトリクス状に配列した複数のメモリセルを備える半導体記憶装置の製造方法であって、
炭化珪素基板の第1面上に炭化珪素膜を成長させる工程と、
前記炭化珪素基板又は前記炭化珪素膜に前記複数のメモリセルそれぞれにクラックを形成する工程と、
前記炭化珪素基板における前記第1面とは反対側の第2面に下部電極を設ける工程と、
前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に上部電極を設ける工程と、
を備える半導体記憶装置の製造方法。
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