JP6808668B2 - 半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法 Download PDF

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Description

以下の実施形態は、一般的に、半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法に関する。
六方晶系の化合物半導体は、シリコン（Ｓｉ）よりも絶縁破壊電界強度が高く、また、この他にも、熱伝導率、電子移動度、バンドギャップなどにおいて優れた物性値を有する半導体であることから、従来のＳｉ系半導体素子に比べて飛躍的な性能の向上を実現可能な半導体材料として期待されている。
特開２００９−２８９８２２号公報 特表２０１３−５３５８０５号公報 特開２０００−１７４２５５号公報
岡田葵ら，先進パワー半導体分科会，第3回講演会，pp.138-139, 2016 NA Mahadik, et. al., Applied Physics Letters 100 (4), 042102 (2012)
本発明の一つの実施形態は、積層欠陥を情報記憶に利用することが可能な半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法を提供することを目的とする。
実施形態によれば、半導体記憶装置は、マトリクス状に配列した複数のメモリセルを備える半導体記憶装置であって、前記複数のメモリセルそれぞれは、炭化珪素基板と、前記炭化珪素基板の第１面上に設けられた炭化珪素膜とを備える半導体記憶素子と、前記炭化珪素基板における前記第１面とは反対側の第２面に設けられた下部電極と、前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極とを備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも１つ包含する。
図１は、第１の実施形態に係る半導体記憶素子の一例を示す図である。 図２は、図１（ｂ）に対応するすべり面（（０００１）面）の断面図である。 図３は、第１の実施形態に係る半導体記憶装置の概略構成例を示すブロック図である。 図４は、第１の実施形態に係るメモリセルアレイの一例を示す図である。 図５は、第１の実施形態に係るメモリセルアレイの他の一例を示す図である。 図６は、第１の実施形態に係るメモリセルの一例を示す図である。 図７は、第１の実施形態に係る書込み動作の一例を示すフローチャートである。 図８は、第１の実施形態に係る消去動作の一例を示すフローチャートである。 図９は、第１の実施形態に係る読出し動作の一例を示すフローチャートである。 図１０は、第１の実施形態に係るメモリチップの製造方法を示すフローチャートである。 図１１は、第２の実施形態に係るメモリセルをＭＬＣとして使用した場合の積層欠陥の進展の状態を説明するための図である。 図１２は、第３の実施形態に係るメモリセルの概略構成例を示す断面図である。 図１３は、第３の実施形態において３つの半導体記憶素子それぞれの積層欠陥の進展状態と積層欠陥それぞれの進展状態の組合せに対して対応付けた３ビットの情報との対応関係の一例を示す図である。 図１４は、第４の実施形態に係るメモリセルの概略構成例を示す図である。 図１５は、第５の実施形態に係る記録媒体としての光ディスクの一例を示す図である。 図１６は、第５の実施形態に係る光ディスクドライブの一例を示すブロック図である。
以下、添付図面を参照しながら、例示する実施形態にかかる半導体記憶装置、半導体記憶装置の制御方法、そのプログラム及び半導体記憶装置の製造方法を詳細に説明する。
上記したように、六方晶系の化合物半導体が用いられた半導体素子は、半導体材料としてＳｉが用いられた半導体素子に比べ、性能の面での飛躍的な向上を期待することができる。ただし、その一方で、六方晶系の化合物半導体においては、すべり面（主に最密面）において積層欠陥（Stacking Fault）が発生する。例えば、４Ｈ構造を有する炭化珪素（ＳｉＣ）を半導体材料として用いたｐｎダイオードなどのバイポーラ素子では、ｎ型エピタキシャル膜とｐ型エピタキシャル膜との界面付近又はｎ型エピタキシャル膜とｐ型注入層との界面付近が通電時に電子と正孔が再結合する領域となるが、この領域では、通電時に発生する電子と正孔の再結合エネルギーによって基底面転位（ＢＰＤ）から積層欠陥が進展する。
積層欠陥とは、三角形等の形状を有する面状の欠陥である。また、基底面転位とは、ＳｉＣ単結晶の基底面である（０００１）面（Ｓｉ面ともいう）に２本のショックレー型部分転位に分解された状態で存在する転位である。２本のショックレー型部分転位に挟まれた微小領域には、面状の積層欠陥が存在する。このような積層欠陥はショックレー型積層欠陥と呼ばれ、電子と正孔の再結合エネルギーによって部分転位が移動することで積層欠陥の面積が増加すると考えられている。
このような積層欠陥の領域は、電流通電時に高抵抗領域として作用する。そこで以下では、そのような積層欠陥の性質を利用して情報を記憶することを可能にした半導体記憶装置、半導体記憶装置の制御方法及びそのプログラムについて、幾つか例を挙げて説明する。
（第１の実施形態）
まず、第１の実施形態について、図面を参照して詳細に説明する。第１の実施形態では、六方晶構造を有する炭化珪素（ＳｉＣ）を半導体材料として用いたバイポーラ型ＰＮ接合ダイオード構造の半導体記憶素子１０を例に挙げる。
なお、以下の説明において、ＳｉＣ結晶の結晶方位における＜０００１＞方向と垂直な面を（０００１）面といい、＜１１−２０＞方向と垂直な面を（１１−２０）面といい、＜１−１００＞方向と垂直な面を（１−１００）面という。また、（０００１）面はＳｉ面もしくは基底面とも称され、（０００−１）面はＣ面とも称される。
図１は、第１の実施形態に係る半導体記憶素子の一例を示す図である。なお、図１（ａ）は、六方晶構造を有する炭化珪素（ＳｉＣ）の（１−１００）面と平行な面で半導体記憶素子１０を切断した場合の断面図であり、図１（ｂ）は、半導体記憶素子１０を基底面転位を含むすべり面（（０００１）面に相当）で切断した場合の断面図である。
図１に示すように、半導体記憶素子１０は、ＳｉＣ基板１１と、ＳｉＣ基板１１上に形成されたエピタキシャル成長膜１２とを備える。ＳｉＣ基板１１は、例えば、リン（Ｐ）やヒ素（Ａｓ）などのドナーが添加されたＮ＋型の基板であってよい。一方、エピタキシャル成長膜１２は、Ｎ型のウェル層１３と、ホウ素（Ｂ）やアルミニウム（Ａｌ）などのアクセプタが注入されたＰ＋型イオン注入層１４とを含む。Ｐ＋型イオン注入層１４は、例えば後述する上部電極１７等に対するコンタクト層であってよい。
このような構造を備える半導体記憶素子１０には、１つ以上の基底面転位が内包されている。積層欠陥の基となる基底面転位は、ＳｉＣ基板１１に先天的に存在する転位の他、エピタキシャル成長膜１２とＳｉＣ基板１１との界面に特異的に発生させた転位や、素子表面をスクラッチ等することで後天的に発生させた転位等であってもよい。
このような素子構造を備える半導体記憶素子１０に対してあるストレスを与えると、基底面転位を起点として積層欠陥が進展する。例えば、半導体記憶素子１０に対し、ある温度（これを第１温度という）条件の下で所定の閾値電流以上の電流（以下、これを第１電流という）を流すと、図２に示すように、基底面転位を起点として積層欠陥１５が（０００１）面に沿って拡張する。なお、図２は、図１（ｂ）に対応するすべり面（（０００１）面）の断面図である。
図２に示すように、積層欠陥１５が拡張すると、半導体記憶素子１０の抵抗値が増加する。そこで本実施形態では、例えば、図２に例示するような、積層欠陥１５の拡張により半導体記憶素子１０の抵抗値が増加した状態を、半導体記憶素子１０が値‘１’のビットを保持している状態とする。一方、図１（ｂ）に例示するような、積層欠陥１５が拡張していない状態を、半導体記憶素子１０が値‘０’のビットを保持している状態とする。このように、積層欠陥１５の状態に依存して変化する抵抗値にビット値を対応付けておくことで、積層欠陥１５の性質を利用して情報を不揮発に記憶することが可能な半導体記憶装置１００を実現することが可能になる。
また、すべり面（（０００１）面）に沿って拡張した積層欠陥１５は、半導体記憶素子１０に対して上記とは異なるあるストレスを与えると縮小する。例えば、半導体記憶素子１０に対し、ある温度（これを第２温度という）条件の下である閾値電流以下の電流（以下、これを第２電流という）を与えると、積層欠陥１５が縮小し始め、最終的には消滅する。このような、積層欠陥１５が拡張・縮小する性質を利用して情報を記憶する構成とすることで、書換え可能な可変抵抗型の半導体記憶装置１００を実現することが可能である。
なお、半導体記憶素子１０からのデータの読出しでは、積層欠陥１５を拡張も縮小もさせない条件の下で半導体記憶素子１０の抵抗値が測定される。例えば、積層欠陥１５を拡張も縮小もさせない温度（これを第３温度という）条件の下である電流値の電流（以下、これを第３電流という）を半導体記憶素子１０に流し、その際の抵抗値を測定する。そして、測定された抵抗値を予め設定しておいた閾値と比較することで、半導体記憶素子１０に記憶されていたデータ（例えばビット値）が特定される。
なお、上述した、積層欠陥１５を拡張又は縮小させるために与えるストレスや、拡張も縮小もさせないための条件、例えば、第１温度〜第３温度及び第１電流〜第３電流については、非特許文献１等により開示された条件を用いることが可能であるため、個々では詳細な説明を省略する。
図３は、本実施形態に係る半導体記憶装置の概略構成例を示すブロック図である。図３に示すように、半導体記憶装置１００は、メモリチップ１１０と、メモリコントローラ１２０とを備える。メモリコントローラ１２０は、例えばパーソナルコンピュータや携帯電話機等の外部装置に所定のインタフェースを介して接続され、外部装置からメモリチップ１１０へのアクセスを制御する。
メモリチップ１１０は、コマンド処理部１０２、駆動部１０４、メモリセルアレイ１０１、カラムモジュール１０３、及び、温度センサ１０５を備える。コマンド処理部１０２は、例えば、シーケンサやコマンドレジスタやアドレスレジスタ等を含み、メモリコントローラ１２０から入力されたリード命令やライト命令や消去命令に応じた動作を実行する。駆動部１０４は、例えば、ドライバ回路やロウデコーダ（Ｒ／Ｄ）を含み、ロウデコーダで選択したブロックに対して読出し用の電圧を供給する。
カラムモジュール１０３は、たとえばセンスアンプと複数のラッチ回路よりなるデータラッチとを含んで構成される。このカラムモジュール１０３は、ライト動作においては、メモリコントローラ１２０から受信したライトデータをメモリセルアレイ１０１に転送する。また、カラムモジュール１０３は、リード動作においては、メモリセルアレイ１０１から読み出されたデータをセンスし、必要な演算を行う。そして、カラムモジュール１０３は、得られたリードデータをメモリコントローラ１２０に出力する。
温度センサ１０５は、常時、定期的又は必要に応じて、メモリセルアレイ１０１周辺の温度を検出し、検出された温度を示す信号をメモリコントローラ１２０へ出力する。
図４は、本実施形態に係るメモリセルアレイの一例を示す図である。図４に示すように、メモリセルアレイ１０１は、２次元配列する複数のメモリセル１０Ａより構成されている。隣接するメモリセル１０Ａ間は、例えば絶縁膜やトレンチで仕切られることで、互いに電気的に分離されている。ただし、このような構成に限定されず、例えば図５に示すように、個々のメモリセル１０Ａをメサ構造とすることで、隣接するメモリセル１０Ａ間が電気的に分離されてもよい。
図４又は図５に示すように、各メモリセル１０Ａは、複数のワード線ＷＬのいずれかと、複数のビット線ＢＬのいずれかとに、それぞれ接続されている。従って、個々のメモリセル１０Ａは、ワード線ＷＬを識別するアドレスとビット線ＢＬを識別するアドレスとで識別することが可能である。
各メモリセル１０Ａには、図６に例示するように、上述した半導体記憶素子１０を用いることができる。すなわち、本実施形態に係るメモリセル１０Ａは、例えば、ビット線ＢＬと電気的に接続された下部電極１６と、ワード線ＷＬと電気的に接続された上部電極１７との間に、半導体記憶素子１０が設けられた構成を備える。下部電極１６及び上部電極１７は、例えば金属電極であってよい。また、上部電極１７は、例えば図６（ａ）に示すように、エピタキシャル成長膜１２のＰ＋型イオン注入層１４上面を覆っている。なお、図６（ａ）は、メモリセル１０Ａの上視図であり、図６（ｂ）は、メモリセル１０ＡをＳｉＣ結晶の（１−１００）面と平行な面で切断した場合の断面図である。
以上のような構成を備えるメモリチップ１１０では、例えば、ページと呼ばれるデータ単位で、書込み及び読出しが行われ、ブロックと呼ばれるデータ単位で消去が行われる。本実施形態では、同一のワード線に接続される複数のメモリセルをメモリセルグループと呼ぶ。各メモリセルが１ビットを格納するＳＬＣ（Single Level Cell）である場合は、１つのメモリセルグループが１ページに対応する。各メモリセルが、ＭＬＣ（Multiple Level Cell）やＴＬＣ（Triple Level Cell）やＱＬＣ（Quad Level Cell）など、複数のビットを格納する場合は、１つのメモリセルグループが複数ページに対応する。ただし、このようなページ単位又はブロック単位での動作に限定されず、１つ１つのメモリセル１０Ａを動作単位として書込み、読出し又は消去が実行されるなど、種々変形することが可能である。
つづいて、半導体記憶装置１００における書込み動作、消去動作及び読出し動作について、以下に図面を参照して詳細に説明する。なお、以下の説明では、ページ単位で書込み／読出しを行い、ブロック単位で消去が行なわれる場合を例示する。
図７は、本実施形態に係る書込み動作の一例を示すフローチャートである。図７に示すように、本動作では、メモリコントローラ１２０が例えば外部装置からの書込み要求を待機し（ステップＳ１０１のＮＯ）、書込み要求を受け付けると（ステップＳ１０１のＹＥＳ）、例えば不図示のアドレス変換テーブル等を用いることで、書込み要求と共に外部装置から通知された論理アドレスを物理アドレスに変換して、データの書込み先となるページアドレスを特定する（ステップＳ１０２）。なお、特定されたページアドレスは、書込み命令と共に、メモリチップ１１０内のコマンド処理部１０２に入力される。
次に、例えば、書込み命令が入力されたコマンド処理部１０２がメモリチップ１１０内の不図示のヒータやペルチェ素子などの温度調節器を制御することで、メモリチップ１１０の温調を開始する（ステップＳ１０３）。なお、コマンド処理部１０２は、不図示のヒータやペルチェ素子などの温度調節器を制御する代わりに、駆動部１０４を制御してワード線ＷＬに電流を流すことで、メモリチップ１１０を温調してもよい。その後、メモリチップ１１０の温度が第１温度に達するまで待機し（ステップＳ１０４のＮＯ）、第１温度に達すると（ステップＳ１０４のＹＥＳ）、ステップＳ１０２で特定したページアドレスへのデータの書込みを実行する（ステップＳ１０５）。この書込みでは、例えば、書き込む前の状態ではページ内の全てのメモリセル１０Ａがビット値‘０’の状態となっており、ビット値‘１’を書き込むメモリセル１０Ａに積層欠陥１５を拡張させるための第１電流を流し、ビット値‘０’を書き込むメモリセル１０Ａには第１電流を流さないこととする制御が実行される。
その後、例えばコマンド処理部１０２が、メモリチップ１１０の温調を停止する（ステップＳ１０６）。つづいて、例えば、メモリコントローラ１２０は、本動作を終了するか否かを判定し（ステップＳ１０７）、終了する場合（ステップＳ１０７のＹＥＳ）、本動作を終了する。一方、終了しない場合（ステップＳ１０７のＮＯ）、ステップＳ１０１へリターンして、次の書込み要求を待機する。
図８は、本実施形態に係る消去動作の一例を示すフローチャートである。図８に示すように、本動作では、メモリコントローラ１２０が例えばガベージコレクション等の一環としてブロックの消去が発生したか否かを判定し（ステップＳ１１１）、ブロックの消去が発生すると（ステップＳ１１１のＹＥＳ）、消去対象のブロックのアドレスを特定する（ステップＳ１１２）。
次に、例えば、図７のステップＳ１０３と同様に、コマンド処理部１０２がメモリチップ１１０内の不図示のヒータやペルチェ素子などの温度調節器を制御することで、メモリチップ１１０の温調を開始する（ステップＳ１１３）。その後、メモリチップ１１０の温度が第２温度に達するまで待機し（ステップＳ１１４のＮＯ）、第２温度に達すると（ステップＳ１１４のＹＥＳ）、ステップＳ１１２で特定したブロックの消去を実行する（ステップＳ１１５）。この消去では、例えば、ブロック内の全てのメモリセル１０Ａに、積層欠陥１５を縮小させるための第２電流が流される。第２電流は、例えば、第１電流よりも小さい電流値の電流であってよい。
その後、例えばコマンド処理部１０２が、メモリチップ１１０の温調を停止する（ステップＳ１１６）。つづいて、例えば、メモリコントローラ１２０は、本動作を終了するか否かを判定し（ステップＳ１１７）、終了する場合（ステップＳ１１７のＹＥＳ）、本動作を終了する。一方、終了しない場合（ステップＳ１１７のＮＯ）、ステップＳ１１１へリターンして、次の消去動作の発生を待機する。
図９は、本実施形態に係る読出し動作の一例を示すフローチャートである。図９に示すように、本動作では、メモリコントローラ１２０が例えば外部装置からの読出し要求を待機し（ステップＳ１２１のＮＯ）、読出し要求を受け付けると（ステップＳ１２１のＹＥＳ）、例えば不図示のアドレス変換テーブル等を用いることで、読出し要求と共に外部装置から通知された論理アドレスを物理アドレスに変換して、データの読出し先となるページアドレスを特定する（ステップＳ１２２）。なお、特定されたページアドレスは、読出し命令と共に、メモリチップ１１０内のコマンド処理部１０２に入力される。
次に、例えば、図７のステップＳ１０３と同様に、読出し命令が入力されたコマンド処理部１０２がメモリチップ１１０内の不図示のヒータやペルチェ素子などの温度調節器を制御することで、メモリチップ１１０の温調を開始する（ステップＳ１２３）。その後、メモリチップ１１０の温度が第３温度に達するまで待機し（ステップＳ１２４のＮＯ）、第３温度に達すると（ステップＳ１２４のＹＥＳ）、ステップＳ１２２で特定したページアドレスからのデータの読出しを実行する（ステップＳ１２５）。なお、第３温度及び第３電流は、積層欠陥１５が拡張も縮小もしない温度及び電流であればよい。例えば、第３温度は、第１温度と第２温度との間の温度であってよい。また、第３電流は、例えば、第２電流よりも大きく、第１電流よりも小さい電流値の電流であってよい。ただし、第１〜第３温度の大小関係、及び、第１〜第３電流の大小関係は、上述したものに限定されず、目的とする書込み、消去及び読出しの動作がそれぞれ可能な温度及び電流であれば、種々変形することが可能である。
その後、メモリチップ１１０の温調を停止し（ステップＳ１２６）、つづいて、例えば、メモリコントローラ１２０は、ステップＳ１２５で読み出されたリードデータを読出し要求の送信元へ出力する（ステップＳ１２７）。そして、メモリコントローラ１２０は、本動作を終了するか否かを判定し（ステップＳ１２８）、終了する場合（ステップＳ１２８のＹＥＳ）、本動作を終了する。一方、終了しない場合（ステップＳ１２８のＮＯ）、ステップＳ１２１へリターンして、次の読出し要求を待機する。
次に、本実施形態に係るメモリチップ１１０の製造方法について説明する。図１０は、本実施形態に係るメモリチップの製造方法を示すフローチャートである。図１０に示すように、本製造方法では、まず、例えばウエハ状のＳｉＣ基板１１を準備する（ステップＳ１３１）。なお、ウエハ状のＳｉＣ基板１１は、例えばＳｉＣインゴットを所定の厚さでスライスし、表面を研磨することで作製することが可能である。また、ウエハ状のＳｉＣ基板１１には、リン（Ｐ）やヒ素（Ａｓ）などのドナーが添加されているものとする。
次に、ＳｉＣ基板１１における素子形成面を針先のようなものでスクラッチすることで、この素子形成面に基底面転位の基となるクラックを形成する（ステップＳ１３２）。なお、クラックの形成は、スクラッチに限らず、サンドブラストなど、種々の方法を用いることが可能である。また、ステップＳ１３２では、例えば各メモリセル１０Ａに少なくとも１つのクラックが形成されるように、ＳｉＣ基板１１の素子形成面が傷つけられる。
次に、例えばエピタキシャル成長法を用いることで、ＳｉＣ基板１１の素子形成面上にＳｉＣ膜（エピタキシャル成長膜１２）を形成する（ステップＳ１３３）。次に、ステップＳ１３３で形成したエピタキシャル成長膜１２の上層部分にホウ素（Ｂ）やアルミニウム（Ａｌ）などのアクセプタをイオン注入することで、Ｐ＋型イオン注入層１４を形成する（ステップＳ１３４）。なお、エピタキシャル成長膜１２において、アクセプタが注入されていない領域は、Ｎ型のウェル層１３となる。
次に、例えば反応性イオンエッチング（ＲＩＥ）にてエピタキシャル成長膜１２（及びＳｉＣ基板１１）をパターニングすることで、隣接するメモリセル１０Ａ間を電気的に分離する（ステップＳ１３５）。なお、例えばＲＩＥにより形成されたトレンチには、シリコン酸化膜などの絶縁膜が埋められてもよい。
その後、各メモリセル１０Ａに下部電極１６及び上部電極１７を形成した後（ステップＳ１３６）、メモリチップ１１０をダイシング等で個片化する（ステップＳ１３７）。これにより、各メモリセル１０Ａに、基底面転位の基となる少なくとも１つのクラックが形成されたメモリチップ１１０が形成される。
なお、本製造方法では、ウエハ状のＳｉＣ基板１１に基底面転位の基となるクラックを形成する場合を例示したが、これに限定されず、例えばエピタキシャル成長膜１２の表面に基底面転位の基となるクラックを形成するなど、種々変形することが可能である。
以上のように、本実施形態によれば、積層欠陥１５を内包する化合物半導体よりなる半導体記憶素子１０がマトリクス状に配置されてなるメモリセルアレイ１０１内に対し、電気ストレス及び／又は熱ストレスを与えることで積層欠陥１５を進展又は縮小させる。そして、積層欠陥１５の状態に依存して変化する抵抗値にビット値を対応付けておく。これにより、積層欠陥１５の性質を利用して情報を不揮発に記憶することが可能な半導体記憶装置１００を実現することが可能になる。また、積層欠陥１５が拡張・縮小する性質を利用して情報を記憶する構成とすることで、書換え可能な可変抵抗型の半導体記憶装置１００を実現することも可能となる。
なお、本実施形態において、データの書込み又は消去を行なわないときは、メモリチップ１１０に所定方向の応力を印加した状態が維持されてもよい。すなわち、積層欠陥１５の進展はある程度の電流閾値を持っており、この電流閾値を超えない範囲では積層欠陥が進展しないという特徴があるが、例えばＳｉＣ基板１１の結晶方位における＜１１−２０＞方向に圧縮応力又は引張応力を加えた場合、積層欠陥１５が進展するための電流閾値が増加又は減少する。そこで、メモリチップ１１０への書込みを行なわない場合には、積層欠陥１５が進展する際の電流閾値が増加する方向、すなわち、＜１１−２０＞方向に圧縮応力を印加する。これにより、意図しないデータの改竄等から半導体記憶装置１００を保護することが可能となる。
（第２の実施形態）
次に、第２の実施形態について、図面を参照して詳細に説明する。上述した第１の実施形態では、１つのメモリセル１０Ａに１ビットの情報を書き込む場合、すなわち、各メモリセル１０ＡをＳＬＣとして使用する場合を例に挙げて説明したが、各メモリセル１０ＡをＭＬＣやＴＬＣ等の多値の情報を格納するメモリセルとして使用することも可能である。そこで第２の実施形態では、各メモリセル１０Ａを２ビットの情報を格納可能なＭＬＣとして使用する場合について、例を挙げて説明する。ただし、以下で説明するコンセプトと同様のコンセプトに基づくことで、各メモリセル１０Ａに３ビット以上の情報を格納することも可能である。
本実施形態に係る半導体記憶素子及びそれをメモリセルとして使用した半導体記憶装置は、第１の実施形態において説明した半導体記憶素子１０及び半導体記憶装置１００と同様であってよい。ただし、本実施形態では、半導体記憶素子１０における積層欠陥１５の進展の状態が、例えば２ビットの情報に相当する４つの状態のいずれかに制御される。これを、図１１を用いて説明する。
図１１は、本実施形態に係るメモリセルをＭＬＣとして使用した場合の積層欠陥の進展の状態を説明するための図である。なお、図１１（ａ）は、積層欠陥１５を実質的に全く進展させていない状態を示す図であり、図１１（ｂ）は、積層欠陥１５を１／３程度進展させた状態を示す図であり、図１１（ｃ）は、積層欠陥１５を２／３程度進展させた状態を示す図であり、図１１（ｄ）は、積層欠陥１５を実質的に完全に進展させた状態を示す図である。
図１１（ａ）〜図１１（ｄ）に示すように、半導体記憶素子１０に対し、積層欠陥１５を進展させる条件（温度及び第１電流）を与えると、積層欠陥１５は、基底面転位を起点とし、Ｓｉ−ｃｏｒｅ側から進展する。そのため、例えば、半導体記憶素子１０に対して第１電流を流す時間を制御することで、積層欠陥１５を実質的に全く進展させていない状態（図１１（ａ）参照）から積層欠陥１５を実質的に完全に進展させた状態（図１１（ｄ）参照）までの間の中間の状態を作り出すことができる。
そこで本実施形態では、メモリセル１０ＡをＭＬＣとして使用するために、積層欠陥１５を実質的に全く進展させていない状態（図１１（ａ）参照）から積層欠陥１５を実質的に完全に進展させた状態（図１１（ｄ）参照）までの間に、２つの状態（図１１（ｂ）及び図１１（ｃ）参照）を作り出す。そして、合計４つの状態それぞれに対し、２ビットの情報のいずれかを割り当てる。図１１に示す例では、例えば、図１１（ａ）に示す状態にビット値が“００”の情報が割り当てられ、図１１（ｂ）に示す状態にビット値が“０１”の情報が割り当てられ、図１１（ｃ）に示す状態にビット値が“１０”の情報が割り当てられ、図１１（ｄ）に示す状態にビット値が“１１”の情報が割り当てられる。
以上のように、本実施形態によれば、データの書込み時に各メモリセル１０Ａに与える条件を制御することで、積層欠陥１５の複数の進展状態を作り出すことができる。それにより、メモリセル１０Ａに２ビット以上の情報を格納することが可能となる。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第３の実施形態）
次に、第３の実施形態について、図面を参照して詳細に説明する。上述した第２の実施形態では、積層欠陥１５の状態として中間の進展状態を作り出すことで、各メモリセル１０Ａを２ビット以上の情報を格納するメモリセルとして使用する場合について例示した。これに対し、第３の実施形態では、１つのメモリセルを複数の半導体記憶素子で構成し、それぞれの半導体記憶素子が１ビット又は多ビットの情報を格納するように構成することで、各メモリセルを２ビット以上の情報を格納するメモリセルとして使用する場合について、例を挙げて説明する。なお、以下の説明では、説明の明確化のため、それぞれ１ビットを格納する３つの半導体記憶素子を用いてメモリセルが構成されている場合、すなわち、ＴＬＣのメモリセルを構成した場合について例を挙げる。
本実施形態に係る半導体記憶素子及び半導体記憶装置は、上述の実施形態において説明した半導体記憶素子１０及び半導体記憶装置１００と同様であってよい。ただし、本実施形態では、半導体記憶装置１００におけるメモリセルアレイ１０１を構成する各メモリセル１０Ａが、図１２に示すメモリセル１０Ｂに置き換えられる。
図１２は、本実施形態に係るメモリセルの概略構成例を示す断面図である。なお、図１２は、メモリセル１０ＢをＳｉＣ結晶の（１−１００）面と平行な面で切断した場合の断面図である。
図１２に示すように、メモリセル１０Ｂは、第１の実施形態において図１を用いて説明した半導体記憶素子１０とそれぞれ同様の構成を備える半導体記憶素子１０ａ〜１０ｃが３段に重ねられた構成を備える。下段の半導体記憶素子１０ａの下面には、下部電極１６が設けられている。また、各段の最上面であるＰ＋型イオン注入層１４の上面には、半導体記憶素子１０ａ〜１０ｃそれぞれに対する書込み、読出し及び消去を実行するための上部電極１７ａ〜１７ｃが設けられている。
図１３は、３つの半導体記憶素子１０ａ〜１０ｃそれぞれの積層欠陥１５ａ〜１５ｃの進展状態と、積層欠陥１５ａ〜１５ｃそれぞれの進展状態の組合せに対して対応付けた３ビットの情報との対応関係の一例を示す図である。図１３（ａ）〜図１３（ｈ）に示すように、本例では、実質的に全く進展していない積層欠陥１５に対しては、ビット値‘０’を対応付け、実質的に完全に進展している状態の積層欠陥１５に対しては、ビット値‘１’を対応付けている。それにより、本例では、３ビットに相当する“０００”〜“１１１”の計８通りの情報を１つのメモリセル１０Ｂに格納することができる。
以上のように、半導体記憶素子１０ａ〜１０ｃそれぞれを１つのビットに対応付けた構成とすることでも、それぞれ多ビットの情報を記憶することが可能なメモリセルを構成することが可能である。また、このような第３の実施形態の構成に、上述した第２の実施形態の構成を組み合わせること、すなわち、それぞれ多ビットを格納する半導体記憶素子（第２の実施形態）を複数用いて１つのメモリセルを構成することで、各メモリセルをより多値化することが可能となる。それにより、より大容量の半導体記憶装置を実現することが可能となる。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第４の実施形態）
次に、第４の実施形態について、図面を参照して詳細に説明する。４Ｈ構造を有する炭化珪素（ＳｉＣ）などのような六方晶系の化合物半導体に形成された積層欠陥は、光ストレスを与えることで、その存在の有無を確認し、又、進展及び縮小を制御することが可能である。これは、六方晶系の化合物半導体を用いて構成された半導体記憶素子に対しては、光を用いることで、データの書込み、読出し及び消去が可能であることを意味している。そこで第４の実施形態では、上述の実施形態に係る半導体記憶素子１０を光学記憶媒体として用いる場合について、例を挙げて説明する。
本実施形態に係る半導体記憶素子及び半導体記憶装置は、上述の実施形態において説明した半導体記憶素子１０及び半導体記憶装置１００と同様であってよい。ただし、本実施形態では、半導体記憶装置１００におけるメモリセルアレイ１０１を構成する各メモリセル１０Ａ又は１０Ｂが、図１４に示すメモリセル１０Ｃに置き換えられる。
図１４は、第４の実施形態に係るメモリセルの概略構成例を示す図である。なお、図１４（ａ）は、メモリセル１０Ｃの上視図であり、図１４（ｂ）は、メモリセル１０ＣをＳｉＣ結晶の（１−１００）面と平行な面で切断した場合の断面図である。図１４に示すように、本実施形態に係るメモリセル１０Ｃは、例えば、図６に例示したメモリセル１０Ａと同様の構成において、上部電極１７が窓付き上部電極１８に置き換えられている。窓付き上部電極１８には、Ｐ＋型イオン注入層１４を光学的に露出させるアパーチャ１９が形成されている。したがって、アパーチャ１９を介して半導体記憶素子１０に第１波長の光を照射することで、積層欠陥１５を拡張して情報の書込みを行なうことができる。同様に、アパーチャ１９を介して半導体記憶素子１０に第１波長とは異なる第２波長の光を照射することで、積層欠陥１５を縮小して情報の消去を行なうことができる。なお、情報の書込み／消去を行なう際に半導体記憶素子１０に与える光ストレス（第１波長及び第２波長等）については、例えば、上述した非特許文献２に開示された条件等を使用することが可能であるため、ここでは詳細な説明を省略する。
一方、メモリセル１０Ｃからのデータの読出しには、エレクトロルミネッセンス（ＥＬ）による読出し方法と、フォトルミネッセンス（ＰＬ）による読出し方法とのいずれも用いることができる。
エレクトロルミネッセンスによる読出し方法では、読出し対象のメモリセル１０Ｃに対して電界を与えることで、電子及び／又は正孔が注入される。そして、注入された電子又は正孔が積層欠陥１５にトラップされた際に放射される第１光と、積層欠陥１５以外の領域にトラップされた際に放射される第２光とをアパーチャ１９を介して観測し、それぞれの光の波長の相違から、各メモリセル１０Ｃにおける積層欠陥１５の進展状態、すなわち、各メモリセル１０Ｃに保持されているビット値が特定される。
一方、フォトルミネッセンスによる読出し方法では、アパーチャ１９を介して半導体記憶素子１０に所定波長の励起光が照射される。そして、照射された光が積層欠陥１５に吸収された場合にその脱励起の際に放射される光と、ＳｉＣ基板１１又は下部電極１６の表面で反射された励起光とをアパーチャ１９を介して観測し、それぞれの光の波長の相違から、各メモリセル１０Ｃにおける積層欠陥１５の進展状態、すなわち、各メモリセル１０Ｃに保持されているビット値が特定される。
以上のように、本実施形態によれば、積層欠陥１５を内包する化合物半導体よりなる半導体記憶素子１０がマトリクス状に配置されてなるメモリセルアレイ１０１内に対し、光ストレスを与えることで積層欠陥１５を進展又は縮小させる。そして、積層欠陥１５の状態に依存して変化する抵抗値にビット値を対応付けておく。これにより、上述した実施形態と同様に、積層欠陥１５の性質を利用して情報を不揮発に記憶することが可能な半導体記憶装置１００を実現することが可能になる。また、積層欠陥１５が拡張・縮小する性質を利用して情報を記憶する構成とすることで、書換え可能な可変抵抗型の半導体記憶装置１００を実現することも可能となる。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第５の実施形態）
次に、第５の実施形態について、図面を参照して詳細に説明する。第４の実施形態で説明したように、六方晶系の化合物半導体に形成された積層欠陥は、光によって、その存在の有無を確認し、又、進展及び縮小を制御することが可能である。そこで第５の実施形態では、六方晶系の化合物半導体を用いて構成した光学的に読取り／書込み／消去可能な記録媒体及びその光ディスクドライブについて、例を挙げて説明する。
図１５は、本実施形態に係る記録媒体としての光ディスクの一例を示す図である。なお、図１５（ａ）は、光ディスク５０を記録面５１側から見た図であり、図１５（ｂ）は、図１５（ａ）の一部拡大図である。図１５に示すように、光ディスク５０の記録面５１には、例えば、上述した実施形態に係る半導体記憶素子１０が複数設けられている。隣接する半導体記憶素子１０間は、例えば、絶縁膜やトレンチ等によって分離されていてもよいし、分離されていなくでもよい。
図１６は、本実施形態に係る光ディスクドライブの一例を示すブロック図である。図１６に示すように、光ディスクドライブ５００は、制御部５０１と、メモリ部５０２と、ディスク回転機構５０３と、光学ヘッド５０４と、インタフェース（Ｉ／Ｆ）部５０５とを備える。
メモリ部５０２は、例えば、ＲＯＭ（Read Only Memory）等で構成されており、光ディスクドライブ５００を動作させるための種々の情報を格納する。制御部５０１は、Ｉ／Ｆ部５０５を介して外部から受信したコマンドに従い、メモリ部５０２内の情報に基づいて、ディスク回転機構５０３及び光学ヘッド５０４を制御する。
ディスク回転機構５０３は、例えば光ディスク５０を支持する枢軸と、この枢軸を回転させるモータ等を備え、制御部５０１からの制御にしたがって所定の回転速度で光ディス５０を回転させる。
光学ヘッド５０４は、例えば、レーザダイオード、ピックアップレンズ、光センサ等を備え、制御部５０１からの命令に従い、光ディスク５０に対するデータの読出し／書込み／消去を行う。
なお、図１５及び図１６に例示するように、光ディスク５０を円盤状の構成とした場合、記録面５１の半導体記憶素子１０は、例えば、同心円状に配列していてもよい。ただし、このような構成に限定されず、四角形や楕円形など、種々の形状とすることができる。
以上のように、本実施形態によれば、積層欠陥１５が拡張・縮小する性質を利用して情報を不揮発且つ書換え可能に記録する記録媒体及びそのドライブ装置を実現することが可能となる。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０，１０ａ，１０ｂ，１０ｃ…半導体記憶素子、１０Ａ，１０Ｂ，１０Ｃ…メモリセル、１１…ＳｉＣ基板、１２…エピタキシャル成長膜、１３…ウェル層、１４…Ｐ＋型イオン注入層、１５，１５ａ，１５ｂ，１５ｃ…積層欠陥、１６…下部電極、１７，１７ａ，１７ｂ，１７ｃ…上部電極、１８…窓付き上部電極、１９…アパーチャ、５０…光ディスク、５１…記録面、１００…半導体記憶装置、１０１…メモリセルアレイ、１０２…コマンド処理部、１０３…カラムモジュール、１０４…駆動部、１０５…温度センサ、１１０…メモリチップ、１２０…メモリコントローラ、５００…光ディスクドライブ、５０１…制御部、５０２…メモリ部、５０３…ディスク回転機構、５０４…光学ヘッド、５０５…Ｉ／Ｆ部、ＢＬ…ビット線、ＷＬ…ワード線。

Claims (20)

  1. マトリクス状に配列した複数のメモリセルを備える半導体記憶装置であって、
    前記複数のメモリセルそれぞれは、
    炭化珪素基板と、前記炭化珪素基板の第１面上に設けられた炭化珪素膜とを備える半導体記憶素子と、
    前記炭化珪素基板における前記第１面とは反対側の第２面に設けられた下部電極と、
    前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極と、
    を備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも１つ包含する
    半導体記憶装置。
  2. 前記基底面転位は、前記炭化珪素基板又は前記炭化珪素膜に形成されたクラックから延伸している請求項１に記載の半導体記憶装置。
  3. 前記複数のメモリセルに対し、行方向に配列する複数のメモリセルを１つのグループとして接続された複数のワード線と、
    前記複数のメモリセルに対し、列方向に配列する複数のメモリセルを１つのグループとして接続された複数のビット線と、
    前記複数のワード線を選択的に駆動する駆動部と、
    前記複数のビット線を選択的に駆動するカラムモジュールと、
    前記駆動部及び前記カラムモジュールを制御する制御部と、
    を備え、
    前記制御部は、前記複数のメモリセルにおける第１メモリセルに対してデータを書き込む場合、前記駆動部と前記カラムモジュールとを制御して前記第１メモリセルに第１電流を流すことで、前記第１メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
    請求項１に記載の半導体記憶装置。
  4. 前記制御部は、前記第１メモリセルに保持された前記データを消去する場合、前記駆動部と前記カラムモジュールとを制御して前記第１メモリセルに前記第１電流とは異なる第２電流を流すことで、前記第１メモリセル内の前記積層欠陥を縮小させる
    請求項３に記載の半導体記憶装置。
  5. 前記制御部は、前記第１メモリセルに保持された前記データを読み出す場合、前記駆動部と前記カラムモジュールとを制御して前記第１メモリセルに前記第１及び第２電流とは異なる第３電流を流し、前記第３電流を流した際の前記第１メモリセルの抵抗値から、前記データを特定する
    請求項４に記載の半導体記憶装置。
  6. 前記複数のメモリセルの温度を検出する温度センサをさらに備え、
    前記制御部は、前記温度センサで検出された温度が第１温度である場合、前記第１メモリセルに前記第１電流を流すことで、前記積層欠陥を進展させる
    請求項４に記載の半導体記憶装置。
  7. 前記制御部は、前記温度センサで検出された温度が前記第１温度とは異なる第２温度である場合、前記第１メモリセルに前記第２電流を流すことで、前記積層欠陥を縮小させる
    請求項６に記載の半導体記憶装置。
  8. 前記上部電極には、前記半導体記憶素子に対して光を入出力するためのアパーチャが設けられており、
    前記複数のメモリセルにおける第１メモリセルに対してデータを書き込む場合、前記アパーチャを介して前記半導体記憶素子に第１波長の光を入射することで、前記第１メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
    請求項１に記載の半導体記憶装置。
  9. 前記第１メモリセルに保持された前記データを消去する場合、前記アパーチャを介して前記半導体記憶素子に前記第１波長とは異なる第２波長の光を入射することで、前記第１メモリセル内に前記基底面転位を起点とした積層欠陥を縮小させる
    請求項８に記載の半導体記憶装置。
  10. 前記第１メモリセルに保持された前記データを読み出す場合、エレクトロルミネッセンス又はフォトルミネッセンスを利用して前記第１メモリセルに保持された前記データを特定する請求項８に記載の半導体記憶装置。
  11. それぞれ、炭化珪素基板と、前記炭化珪素基板の第１面上に設けられた炭化珪素膜とを備える半導体記憶素子と、前記炭化珪素基板における前記第１面とは反対側の第２面に設けられた下部電極と、前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極とを備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも１つ包含する複数のメモリセルを備える半導体記憶装置の制御方法であって、
    前記複数のメモリセルにおける第１メモリセルに対してデータを書き込む場合、前記第１メモリセルに第１電流を流すことで、前記第１メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
    半導体記憶装置の制御方法。
  12. 前記第１メモリセルに保持された前記データを消去する場合、前記第１メモリセルに前記第１電流とは異なる第２電流を流すことで、前記第１メモリセル内の前記積層欠陥を縮小させる
    請求項１１に記載の半導体記憶装置の制御方法。
  13. 前記第１メモリセルに保持された前記データを読み出す場合、前記第１メモリセルに前記第１及び第２電流とは異なる第３電流を流し、前記第３電流を流した際の前記第１メモリセルの抵抗値から、前記データを特定する
    請求項１２に記載の半導体記憶装置の制御方法。
  14. それぞれ、炭化珪素基板と、前記炭化珪素基板の第１面上に設けられた炭化珪素膜とを備える半導体記憶素子と、前記炭化珪素基板における前記第１面とは反対側の第２面に設けられた下部電極と、前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極とを備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも１つ包含する複数のメモリセルを備える半導体記憶装置の制御方法であって、
    前記上部電極には、前記半導体記憶素子に対して光を入出力するためのアパーチャが設けられており、
    前記複数のメモリセルにおける第１メモリセルに対してデータを書き込む場合、前記アパーチャを介して前記半導体記憶素子に第１波長の光を入射することで、前記第１メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
    半導体記憶装置の制御方法。
  15. 前記第１メモリセルに保持された前記データを消去する場合、前記アパーチャを介して前記半導体記憶素子に前記第１波長とは異なる第２波長の光を入射することで、前記第１メモリセル内に前記基底面転位を起点とした積層欠陥を縮小させる
    請求項１４に記載の半導体記憶装置の制御方法。
  16. 前記第１メモリセルに保持された前記データを読み出す場合、エレクトロルミネッセンス又はフォトルミネッセンスを利用して前記第１メモリセルに保持された前記データを特定する請求項１４に記載の半導体記憶装置の制御方法。
  17. それぞれ、炭化珪素基板と、前記炭化珪素基板の第１面上に設けられた炭化珪素膜とを備える半導体記憶素子と、前記炭化珪素基板における前記第１面とは反対側の第２面に設けられた下部電極と、前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に設けられた上部電極とを備え、前記半導体記憶素子の少なくとも一部に形成された基底面転位を少なくとも１つ包含する複数のメモリセルを備える半導体記憶装置を制御するためのプログラムであって、
    前記半導体記憶装置は、
    前記複数のメモリセルに対し、行方向に配列する複数のメモリセルを１つのグループとして接続された複数のワード線と、
    前記複数のメモリセルに対し、列方向に配列する複数のメモリセルを１つのグループとして接続された複数のビット線と、
    前記複数のワード線を選択的に駆動する駆動部と、
    前記複数のビット線を選択的に駆動するカラムモジュールと、
    前記駆動部及び前記カラムモジュールを制御するプロセッサと、
    を備え、
    前記複数のメモリセルにおける第１メモリセルに対してデータを書き込む場合、前記駆動部と前記カラムモジュールとを制御して前記第１メモリセルに第１電流を流させることで、前記第１メモリセル内に前記基底面転位を起点とした積層欠陥を進展させる
    ことを前記プロセッサに実行させるためのプログラム。
  18. 前記第１メモリセルに保持された前記データを消去する場合、前記第１メモリセルに前記第１電流とは異なる第２電流を流すことで、前記第１メモリセル内の前記積層欠陥を縮小させることを前記プロセッサにさらに実行させるための請求項１７に記載のプログラム。
  19. 前記第１メモリセルに保持された前記データを読み出す場合、前記第１メモリセルに前記第１及び第２電流とは異なる第３電流を流し、前記第３電流を流した際の前記第１メモリセルの抵抗値から、前記データを特定することを前記プロセッサにさらに実行させるための請求項１８に記載のプログラム。
  20. マトリクス状に配列した複数のメモリセルを備える半導体記憶装置の製造方法であって、
    炭化珪素基板の第１面上に炭化珪素膜を成長させる工程と、
    前記炭化珪素基板又は前記炭化珪素膜に前記複数のメモリセルそれぞれにクラックを形成する工程と、
    前記炭化珪素基板における前記第１面とは反対側の第２面に下部電極を設ける工程と、
    前記炭化珪素膜における前記炭化珪素基板と接触する面とは反対側の面の少なくとも一部に上部電極を設ける工程と、
    を備える半導体記憶装置の製造方法。
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