JP6137743B2 - 不揮発性メモリセルのトンネル絶縁体を回復するための構造および方法 - Google Patents

Description

本開示は、一般的には不揮発性メモリに関し、より具体的には、不揮発性メモリセルのトンネル絶縁体の回復に関する。

不揮発性メモリ（ＮＶＭ）は、耐久性と呼ばれるサイクルの数が限られていること、および、データ保持性と呼ばれるＮＶＭがデータを保持することができる時間量が限られていることに起因して、寿命が限られている。データ保持性は主として、ＮＶＭセルのフローティングゲート内の電荷がフローティングゲート内にいかに良好に保持されるかに関係する。ＮＶＭセルの状態が確実に検出されることができないほど多くの電荷がフローティングゲートから漏れ出ている点が存在する。耐久性と同様に、十分なサイクルのプログラミングおよび消去の後、電荷をフローティングゲートに配置するか、またはフローティングゲートから除去することは容易ではない。回復の基本概念は、既存のプロセスを使用して作成されるＮＶＭを改善するために使用されることが潜在的に可能であるため、望ましい。したがって、回復によって為される改善は何であれ、その処理における改善の助けとなる。また、ＮＶＭを実装するための特定のアーキテクチャが、データ保持性および耐久性を改善するために回復技法がどのように使用され得るかに影響を与える可能性がある。

米国特許出願公開第２００２／０１２１６５３号明細書 米国特許出願公開第２０１０／０１６５７４７号明細書

したがって、上記で提起された問題のうちの１つまたは複数を改善するＮＶＭを提供することが必要とされている。

本発明の一側面によれば、メモリセルのアレイであって、該メモリセルの各々は、トンネル絶縁体と、第１の電流電極、第２の電流電極、ならびに前記第１の電流および前記第２の電流電極の間のチャネル領域を含むウェル領域と、フローティングゲートと、該フローティングゲートの上の界面絶縁体と、該界面絶縁体の上の制御ゲートとを含み、前記トンネル絶縁体は前記チャネル領域の上にあり、前記フローティングゲートは前記トンネル絶縁体の上にある、前記メモリセルのアレイと、前記メモリセルに結合されるコントローラとを備える半導体デバイスであって、該コントローラは、前記メモリセルの前記トンネル絶縁体でいつ回復プロセスを実行するかを決定するための、ならびに、前記回復プロセス中に前記メモリセルの前記第１の電流電極に第１の電圧を印加して閉じ込められた電子および正孔を前記トンネル絶縁体から除去するためのロジックを含む、半導体デバイスが提供される。

本発明の第二の側面によれば、方法であって、半導体メモリセルのトンネル絶縁体内に閉じ込められた正孔および電子を低減するために回復プロセスを実行することであって、前記トンネル絶縁体は第１の電流電極および第２の電流電極とフローティングゲートとの間に位置する、前記回復プロセスを実行すること、前記回復プロセスを実行するときに、前記メモリセルの前記第１の電極に回復電圧を印加することであって、該回復電圧は、電子を前記フローティングゲートから前記トンネル絶縁体へと移動するのを回避するのに十分低いと同時に、前記閉じ込められた正孔および電子の少なくともいくつかを除去するのに十分である、前記回復電圧を印加することを含む、方法が提供される。

本発明の第三の側面によれば、半導体デバイスであって、不揮発性メモリセルのアレイと、前記アレイに結合されるコントローラとを備え、該コントローラは、トンネル絶縁体内に閉じ込められた正孔および電子を低減するために回復プロセスを実行するように動作可能なロジックを有して構成され、前記トンネル絶縁体は、前記メモリセル内の電流電極を有するウェル領域およびフローティングゲートの上に位置し、前記回復プロセスは、前記電流電極のうちの１つに対する第１の電圧、ならびに、制御ゲートおよびもう１つの前記電流電極に対する第２の電圧を印加することを含む、半導体デバイスが提供される。

一実施形態による不揮発性メモリ（ＮＶＭ）のブロック図である。 図１のＮＶＭの１つのＮＶＭセルの断面図である。 図２のＮＶＭセルの一部の一連の連続する断面の図である。 指定される消去条件を達成するために必要とされる消去パルス対プログラム／消去サイクルのグラフである。 指定されるプログラム条件を達成するために必要とされるプログラムパルス対プログラム／消去サイクルのグラフである。 プログラム、消去、および回復に関する条件を示す表である。

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

トンネル絶縁体回復は、制御ゲート電圧、ウェル電圧、およびソース電圧よりも高いドレイン電圧を使用して達成される。この手法は、トンネル絶縁体内に閉じ込められた電子をトンネル絶縁体から出して引き込むのに効果的であり、それによって、耐久性およびデータ保持性が改善される。

本明細書において記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであることができる。

本明細書において使用される場合、用語「バス」は、データ、アドレス、制御、またはステータスのような、１つまたは複数のさまざまなタイプの情報を伝送するために使用されることができる複数の信号または導体を指すために使用される。本明細書において論じられる導体は、単一の導体、複数の導体、一方向性導体、または双方向性導体であることに関連して例示または記載され得る。しかしながら、異なる実施形態は導体の実施態様を変更してもよい。たとえば、双方向性導体ではなく別個の一方向性導体が使用されてもよく、その逆であってもよい。さらに、複数の導体が、並列にまたは時分割多重方式で複数の信号を伝送する単一の導体と置き換わってもよい。同様に、複数の信号を搬送する単一の導体は、これらの信号のサブセットを搬送するさまざまな異なる導体に分離されてもよい。それゆえ、信号の伝送には多くの選択肢が存在する。

図１には、ＮＶＭアレイ１２、メモリコントローラ１４、および回復コントローラ１６を有する不揮発性メモリ（ＮＶＭ）１０が示されている。メモリコントローラ１４およびアレイ１２はバスによって接続される。回復コントローラ１６はバスによってメモリコントローラ１４に接続される。メモリコントローラ１４は、バスを使用してデータを入出力し、１つのバスから制御信号を、および、１つのバスからアドレスを受信する。メモリコントローラ１４は、制御、アドレス、およびＩ／Ｏ信号を使用して、ＮＶＭアレイ１２にどのデータが書き込まれ、どのデータがＮＶＭアレイから読み出されるかを制御する。書き込みは一般的にＮＶＭに対するプログラミングと呼ばれ、ＮＶＭ１２がフラッシュメモリである場合は、ＮＶＭセルはプログラミングされるための準備において大きなブロックにおいて消去される。したがって、書き込みデータは消去およびプログラミングの両方を含み、したがって多くの場合、プログラム／消去サイクルとして称される。回復コントローラ１６は、メモリコントローラ１４の動作を監視し、メモリコントローラ１４に、回復動作が実行されるべきときを示す。

図２には、ＮＶＭアレイ１２のメモリセルを表すＮＶＭセル１８が示されている。ＮＶＭセル１８は、制御ゲート２０と、制御ゲート２０の下の界面絶縁体（ｉｎｔｅｒｆａｃｅ ｄｉｅｌｅｃｔｒｉｃ）２２と、界面絶縁体２２の下のフローティングゲート２４と、フローティングゲート２４の下のトンネル絶縁体２６と、トンネル絶縁体２６の下の半導体層３２内のチャネル領域と、フローティングゲート２４の第１の側部と実質的に位置整合される、半導体層３２内のソース２８と、フローティングゲート２４の第２の側部と実質的に位置整合される、半導体層３２内のドレインとを有する、フローティングゲートタイプのＮＶＭセルである。制御ゲート２０も、ソース２８およびドレイン３０に対して実質的に位置整合される。チャネル領域はソース２８とドレイン３０との間にある。半導体層３２は半導体基板内に形成されることができる。半導体層３２の所望の特性を達成する効果的な方法は、ＮＶＭセルの形成において使用するために望ましい導電型および濃度に基板をドーピングすることである。これを達成するための１つの方法は、Ｐ型基板で開始して、Ｐ型基板内にＮ型ウェルを形成し、次いで、Ｎウェル内にＰウェルを形成することであって、それによって、Ｐウェルが基板から絶縁される。したがって、半導体層３２はウェルと称される場合があり、導電型がＰであることが一般的に好ましいため、より具体的にはＰウェル３２と称される場合がある。端子は制御ゲート２０、ソース２８、ドレイン３０、およびＰウェル３２に接続され、それによって、それぞれ、選択される制御ゲート電圧ＶＣＧ、選択されるソース電圧ＶＳ、選択されるドレイン電圧ＶＤ、および選択されるウェル電圧ＶＰＷがそれらに印加されることができる。図３には、プログラム／消去サイクルが実行されるときの、トンネル絶縁体２６のステージ３４、ステージ３６、およびステージ３８が示されている。ステージ３４においては、最小限のプログラム／消去サイクルが実行されており、認識できる電荷トラップはトンネル絶縁体２６内にはない。相当数、たとえば２０，０００のプログラム／消去サイクルが実行された後、ステージ３６において示されているように、電荷トラップが発生しており、これは耐久性およびデータ保持性に影響を及ぼし始めている。回復サイクルが実行された後、図３のステージ３８において示されているように電荷トラップは大幅に減少している。

図４には、ＮＶＭアレイの消去を達成するのに必要な消去パルス数対プログラム／消去サイクルの数ならびに第１の回復、第２の回復、および第３の回復の結果のプロットが示されている。消去が開始すると、サイクルごとのパルスの数は非常にゆるやかに増大し、その後、指数関数的に増大し始める。兆候が示す、約２０，０００サイクルであり得るこの点において、サイクルごとのパルスの数を開始時とほぼ同じレベルにする第１の回復が実行される。点線は、第１の回復がなかった場合にはサイクルごとの消去パルスが増大し続けることを示している。開始時と類似の状況が、第１の回復の後に始まり、サイクルごとの消去パルスがわずかに増大し、その後再び指数関数的に増大し始める。その後、さらにもう約２０，０００サイクルの後に第２の回復が実行される。これは、サイクルごとの消去パルスが第１の回復のタイミングのものとほぼ同じであることを確実にするために、必要に応じて短縮されることができる。その後、第３の回復が実行され、第１の回復および第２の回復と同様の結果になる。

図５には、セルＮＶＭアレイ１２のプログラミングを達成するのに必要なプログラムパルス数対プログラム／消去サイクルの数ならびに第１の回復、第２の回復、および第３の回復の結果のプロットが示されている。プログラミングが開始すると、サイクルごとのパルスの数は非常にゆるやかに増大し、その後、指数関数的に増大し始める。消去と同様に兆候が示す、約２０，０００サイクルであり得るこの点において、サイクルごとのパルスの数を開始時とほぼ同じレベルにする第１の回復が実行される。点線は、第１の回復がなかった場合にはサイクルごとのプログラムパルスが増大し続けることを示している。開始時と類似の状況が、第１の回復の後に始まり、サイクルごとのプログラムパルスがわずかに増大し、その後再び指数関数的に増大し始める。その後、さらにもう約２０，０００サイクルの後に第２の回復が実行される。これは、サイクルごとのプログラムパルスが第１の回復のタイミングのものとほぼ同じであることを確実にするために、必要に応じて短縮されることができる。その後、第３の回復が実行され、第１の回復および第２の回復と同様の結果になる。

図６には、メモリコントローラ１４によって適用される、ソース電圧ＶＳ、ドレイン電圧ＶＤ、制御ゲート電圧ＶＣＧ、およびＰウェル電圧ＶＰＷに対する条件を示す表が示されている。プログラミングパルスについて、ソース電圧ＶＳが接地とされ、ドレイン電圧ＶＤは４．５ボルトにあり、制御ゲート電圧ＶＣＧは９．０ボルトとされ、ウェル電圧ＶＰＷは接地とされる。これによって、ドレインからソースへの電流がもたらされ、ここで、正の制御ゲート電圧が、ホットキャリア注入によって電子をフローティングゲートに引きつける。パルスは所望のプログラミングが達成されるまでこれらの条件において印加される。このような各パルスはプログラム／消去サイクル内のパルスのうちの１つとみなされる。プログラミングおよび消去は制御信号に応答して実行される。消去に関して、ソース２８およびドレイン３０は結合され（ｕｎｉｔｅｄ）、制御ゲート電圧ＶＣＧは負の９．０（−９．０）ボルトとされ、ウェル電圧ＶＰＷは４．２ボルトから９．０ボルトに上げられる。各ステップはプログラム／消去サイクル内のパルスのうちの１つとみなされる。Ｐウェル３２と制御ゲート２０との間で最大１８ボルトの差があることによって、ファウラー−ノルトハイムトンネルによって電子がフローティングゲートからＰウェル３２へと引き込まれる。ソース２８およびドレイン３０は、Ｐウェル３２に印加される正電圧を下回る、この事例においては約８．３ボルトになるＰ／Ｎ接合降下まで自然に下がる。回復コントローラ１６からの信号に応答して行われる回復について、ソース電圧ＶＳ、制御ゲート電圧ＶＣＧ、およびウェル電圧ＶＰＷは接地とされ、ドレイン電圧ＶＤは４．５ボルトとされる。結果として、高い割合の電子がトンネル絶縁体２６から引きこまれ、また正孔がトンネル絶縁体２６から押し出される。事実、回復手順はドレイン３０とＰウェル３２との間の接合における温度上昇を利用する。

多くの場合正孔／電子対の形成によって、プログラミングおよび消去中にトンネル絶縁体において電荷トラップが発生するが、電荷は相当な期間にわたって閉じ込められるものの、フローティングゲート内の電子よりは動きやすい。したがって、電荷トラップによって大部分が達成される所定のしきい値電圧は、電荷トラップによってほとんど影響されずに達成されたしきい値電圧よりも、不都合なほど容易に低減される。このようにして、回復はデータ保持性を改善する。電荷トラップは、電荷をフローティングゲートに容易に配置することができず、フローティングゲートから容易に除去することができないほど重大であり得る。回復ステップによって、電荷はより大きなサイクルカウントで容易にフローティングゲート内に配置され、フローティングゲートから除去されることができ、それによって耐久性が改善される。

回復ステップが実行されるべきときを決定するための代替的な技法は、単純に設定された数のサイクルごとに、その後に回復ステップを実行すること、さらなる回復ステップごとに回復ステップの間のサイクルの数を低減すること、および、サイクルあたりの消去／プログラムパルスが特定のレベルに達したときに回復ステップを実行することを含む。これは、単一のＮＶＭセルもしくは平均、または、所定のパルスカウントを超える１０個のＮＶＭセルのような何らかの小さい設定される数に対するものであり得る。別の可能性は、回復ステップを、時間に基づいて、または時間と上記の基準のうちの１つとの何らかの組み合わせに基づいて実行することである。たとえば、２０，０００サイクルごとに、または６ヶ月以内に２０，０００サイクルが発生しなかった場合には６ヶ月後に回復ステップを実行する。

回復ステップを実行するときであることが検出されたということは、必ずしも、直ちに回復ステップを行う必要があることを意味しない。電源停止（ｐｏｗｅｒ ｄｏｗｎ）が、回復ステップを実行するのに好ましい時間であり得る。このような場合、電力が依然として利用可能であると仮定すると、回復ステップの実行は、デバイスがシャットダウンしたとみなされた後に行われることができる。たとえば、自動車用途では、一般的に車両が停止したとき電力は依然として利用可能であり、したがって、車両が停止したときに回復ステップが実行されることができる。回復ステップ中にＮＶＭ内に情報を一時的に記憶するために利用可能なメモリを有することが必要であり得る。電源停止時に、ランダムアクセスメモリは、アクティブにデータを記憶しているとは予測されず、このような場合、ランダムアクセスメモリは回復ステップ中にＮＶＭデータを記憶するために使用されることができる。

ここまでで、メモリセルのアレイを含む半導体デバイスであって、メモリセルの各々がトンネル絶縁体と、第１の電流電極、第２の電流電極、ならびに第１の電流電極および第２の電流電極の間のチャネル領域を含むウェル領域と、フローティングゲートと、フローティングゲートの上の界面絶縁体と、界面絶縁体の上の制御ゲートとを含み、トンネル絶縁体はチャネル領域の上にあり、フローティングゲートはトンネル絶縁体の上にある、半導体デバイスが提供されたことが認識されるべきである。半導体デバイスは、メモリセルに結合されるコントローラをさらに含み、コントローラは、メモリセルのトンネル絶縁体でいつ回復ステップを実行するかを決定するための、ならびに、回復プロセス中にメモリセルの第１の電流電極に第１の電圧を印加して、閉じ込められた電子および正孔をトンネル絶縁体から除去するためのロジックを含む。半導体デバイスは、回復プロセス中に第２の電流電極および制御ゲートに別の電圧を印加するためのロジックをさらに含むことができる。半導体デバイスは、コントローラが回復プロセス中にウェル領域に別の電圧を印加するためのロジックを含むことをさらに特徴とすることができる。半導体デバイスは、回復ステップが、第１の電流電極とウェル領域との間の接合における温度上昇を利用することをさらに特徴とすることができる。半導体デバイスは、しきい値回数のプログラムおよび消去サイクルの後に回復プロセスを実行するためのロジックをさらに含むことができる。半導体デバイスは、順次低減される回数のプログラムおよび消去サイクルの後に後続の回復プロセスを実行するためのロジックをさらに含むことができる。半導体デバイスは、しきい値回数のパルスがメモリセルを消去するために必要とされた場合に回復プロセスを実行するためのロジックをさらに含むことができる。半導体デバイスは、しきい値回数のパルスがメモリセルをプログラムするために必要とされた時点で回復プロセスを実行するためのロジックをさらに含むことができる。半導体デバイスは、コントローラが、メモリセルが指定回数のプログラム／消去サイクルを超えて動作した後に回復ステップを実行するようにさらに動作可能であることをさらに特徴とすることができる。

方法であって、半導体メモリセルのトンネル絶縁体内に閉じ込められる正孔および電子を低減するために回復プロセスを実行することであって、トンネル絶縁体は第１の電流電極および第２の電流電極とフローティングゲートとの間に位置する、回復プロセスを実行すること、回復プロセスを実行するときに、メモリセルの第１の電極に回復電圧を印加することであって、回復電圧は、電子をフローティングゲートからトンネル絶縁体へと移動するのを回避するのに十分低いと同時に、閉じ込められた正孔および電子の少なくともいくつかを除去するのに十分である、回復電圧を印加することを含む、方法も開示される。方法は、半導体メモリセルの第２の電流電極に第２の電圧を印加することをさらに含むことができる。方法は、回復プロセス中に、半導体メモリセルの第２の電流電極、制御ゲート、およびウェル領域に他の電圧を印加することをさらに含むことができる。方法は、しきい値回数のプログラムおよび消去サイクルの後に回復プロセスを実行することをさらに含むことができる。方法は、順次低減されるしきい値回数のプログラムおよび消去サイクルの後に後続の回復プロセスを実行することをさらに含むことができる。方法は、パルスカウント数が半導体メモリセルの動作の劣化を示す場合に回復プロセスを実行することをさらに含むことができる。方法は、半導体メモリセルの固定動作時間後に回復プロセスを実行することをさらに含むことができる。方法は、回復プロセスが、第１の電流電極とウェル領域との間の接合における温度上昇を利用することをさらに特徴とすることができる。

不揮発性メモリセルのアレイを含む半導体デバイスも開示される。半導体デバイスは、アレイに結合されるコントローラをさらに含み、コントローラは、トンネル絶縁体内に閉じ込められる正孔および電子を低減するために回復プロセスを実行するように動作可能なロジックを有して構成され、トンネル絶縁体は、メモリセル内の電流電極を有するウェル領域およびフローティングゲートの上に位置し、回復プロセスは電流電極のうちの１つに対する第１の電圧、ならびに、制御ゲートおよびもう１つの電流電極に対する第２の電圧を印加することを含む。半導体デバイスは、メモリセルのプログラムまたは消去動作の効率に基づいて回復プロセスをいつ実行するのかを決定するための、コントローラ内のロジックをさらに含むことができる。半導体デバイスは、第１の電圧が、フローティングゲート内の電子がトンネル絶縁体へと移動するようにすることを回避するために十分低いことをさらに特徴とすることができる。

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、効果的な動作を提供すると考えられる特定の電圧が選択の例として提供されたが、同様に他の電圧レベルが効果的な使用のために選択されてもよい。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

１２…アレイ、１６…コントローラ、１８…メモリセル、２０…制御ゲート、２２…界面絶縁体、２４…フローティングゲート、２６…トンネル絶縁体。

Claims (20)

1. 半導体デバイスであって、
   メモリセルのアレイであって、該メモリセルの各々は、トンネル絶縁体と、第１の電流電極、第２の電流電極、ならびに前記第１の電流および前記第２の電流電極の間のチャネル領域を含むウェル領域と、フローティングゲートと、該フローティングゲートの上の界面絶縁体と、該界面絶縁体の上の制御ゲートとを含み、前記トンネル絶縁体は前記チャネル領域の上にあり、前記フローティングゲートは前記トンネル絶縁体の上にある、前記メモリセルのアレイと、
   前記メモリセルに結合されるコントローラと
   を備え、該コントローラは、前記メモリセルの前記トンネル絶縁体でいつ回復プロセスを実行するかを決定するための、ならびに、前記回復プロセス中に前記メモリセルの前記第１の電流電極に第１の電圧を印加して閉じ込められた電子および正孔を前記トンネル絶縁体から除去するためのロジックを含み、
   前記コントローラの前記ロジックは、前記半導体デバイスがシャットダウンしたとみなされた後に前記半導体デバイスを搭載する機器からの電力を用いて前記回復プロセスを実行するように構成されている、半導体デバイス。
2. 前記コントローラは、
   前記回復プロセス中に前記第２の電流電極および制御ゲートに第２の電圧および制御ゲート電圧をそれぞれ印加するためのロジックをさらに含む、請求項１に記載の半導体デバイス。
3. 前記コントローラは、前記回復プロセス中に前記ウェル領域にウェル電圧を印加するためのロジックを含む、請求項１に記載の半導体デバイス。
4. 前記回復プロセスは、
   前記第１の電流電極と前記ウェル領域との間の接合における温度上昇を利用する、請求項１に記載の半導体デバイス。
5. しきい値回数のプログラムおよび消去サイクルの後に前記回復プロセスを実行するためのロジックをさらに備える、請求項１に記載の半導体デバイス。
6. 順次低減される回数のプログラムおよび消去サイクルの後に後続の回復プロセスを実行するためのロジックをさらに備える、請求項５に記載の半導体デバイス。
7. しきい値回数のパルスが前記メモリセルを消去するために必要とされた場合に前記回復プロセスを実行するためのロジックをさらに備える、請求項１に記載の半導体デバイス。
8. しきい値回数のパルスが前記メモリセルをプログラムするために必要とされた時点で前記回復プロセスを実行するためのロジックをさらに備える、請求項１に記載の半導体デバイス。
9. 前記コントローラは、
   前記メモリセルが指定回数のプログラム／消去サイクルを超えて動作した後に前記回復ステップを実行するようにさらに動作可能である、請求項１に記載の半導体デバイス。
10. 方法であって、
    半導体デバイスにおける半導体メモリセルのトンネル絶縁体内に閉じ込められた正孔および電子を低減するために回復プロセスを実行することであって、前記トンネル絶縁体は第１の電流電極および第２の電流電極とフローティングゲートとの間に位置する、前記回復プロセスを実行すること、
    前記回復プロセスを実行するときに、前記メモリセルの前記第１の電極に回復電圧を印加することであって、該回復電圧は、電子を前記フローティングゲートから前記トンネル絶縁体へと移動するのを回避するのに十分低いと同時に、前記閉じ込められた正孔および電子の少なくともいくつかを除去するのに十分である、前記回復電圧を印加すること
    を含み、
    前記回復プロセスは、前記半導体デバイスがシャットダウンしたとみなされた後に前記半導体デバイスを搭載する機器からの電力を用いて実行される、方法。
11. 前記半導体メモリセルの第２の電流電極に第２の電圧を印加することをさらに含む、請求項１０に記載の方法。
12. 前記回復プロセス中に、前記半導体メモリセルの第２の電流電極、制御ゲート、およびウェル領域に第２の電圧、制御ゲート電圧、およびウェル電圧をそれぞれ印加することをさらに含む、請求項１０に記載の方法。
13. しきい値回数のプログラムおよび消去サイクルの後に前記回復プロセスを実行することをさらに含む、請求項１０に記載の方法。
14. 順次低減されるしきい値回数のプログラムおよび消去サイクルの後に後続の回復プロセスを実行することをさらに含む、請求項１３に記載の方法。
15. 前記メモリセルのプログラムまたは消去に必要なパルスのカウント数が前記半導体メモリセルの動作の劣化を示す場合に前記回復プロセスを実行することをさらに含む、請求項１０に記載の方法。
16. 前記半導体メモリセルの固定動作時間後に前記回復プロセスを実行することをさらに含む、請求項１０に記載の方法。
17. 前記回復プロセスは、前記第１の電流電極とウェル領域との間の接合における温度上昇を利用する、請求項１０に記載の方法。
18. 半導体デバイスであって、
    不揮発性メモリセルのアレイと、
    前記アレイに結合されるコントローラと
    を備え、該コントローラは、トンネル絶縁体内に閉じ込められた正孔および電子を低減するために回復プロセスを実行するように動作可能なロジックを有して構成され、前記トンネル絶縁体は、前記メモリセル内の電流電極を有するウェル領域およびフローティングゲートの間に位置し、前記回復プロセスは、前記電流電極のうちの１つに対する第１の電圧、ならびに、制御ゲートおよびもう１つの前記電流電極に対する第２の電圧を印加することを含み、
    前記コントローラの前記ロジックは、前記半導体デバイスがシャットダウンしたとみなされた後に前記半導体デバイスを搭載する機器からの電力を用いて前記回復プロセスを実行するように構成されている、半導体デバイス。
19. 前記メモリセルのプログラムまたは消去動作に必要なパルスのカウント数に基づいて前記回復プロセスをいつ実行するのかを決定するための、前記コントローラ内のロジックをさらに備える、請求項１８に記載の半導体デバイス。
20. 前記第１の電圧は、前記フローティングゲート内の電子が前記トンネル絶縁体へと移動するようにすることを回避するために十分低い、請求項１８に記載の半導体デバイス。