JP2009238279A

JP2009238279A - 不揮発性半導体記憶装置およびその書き込み方法

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Publication number: JP2009238279A
Application number: JP2008081126A
Authority: JP
Inventors: Kazuya Matsuzawa; 澤一也松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-03-26
Filing date: 2008-03-26
Publication date: 2009-10-15
Also published as: US7684251B2; US20090244981A1

Abstract

【課題】書込み効率を向上させることのできる不揮発性半導体記憶装置およびその書込み方法を提供する。
【解決手段】同一列方向の複数の前記不揮発性メモリセルのドレイン領域が共通に接続されるビット線と、同一行方向の複数の前記不揮発性メモリセルのゲート電極が共通に接続されるワード線と、を有し、同一列方向の不揮発性メモリセルのソース領域が共通に接地されるメモリセルアレイと、行アドレス信号に基づいて前記ワード線を選択し、選択されたワード線に電圧を印加するワード線駆動回路と、書き込みデータに基づいて書き込み電圧を生成するとともに、列アドレス信号に基づいて前記ビット線を選択し、選択されたビット線に前記書き込み電圧を印加する書き込み回路と、を備え、書込み動作中において、ドレイン領域と制御ゲートに電圧をそれぞれ所定の電圧を印加した後、制御ゲートに印加する電圧を開放する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置およびその書き込み方法に関し、特にＮＯＲ型フラッシュメモリおよびその書き込み方法に関する。

一般的に、ＮＯＲ型フラッシュメモリは、マトリクス状に配列された複数のメモリセルを有している。各メモリセルは、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたフローティングゲートと、このフローティングゲート上に形成された電極間絶縁膜と、この電極間絶縁膜上に形成された制御ゲートとを備えている。

同一列のメモリセルは、同じ列内の隣接するメモリセルと、ソース領域またはドレイン領域を共有している。そして、同一列のメモリセルのドレイン領域は、ビット線コンタクトを介し、共通のビット線に並列接続されている。また、同一行のメモリセルのそれぞれの制御ゲートは、共通のワード線に接続されている。

このように構成されたＮＯＲ型フラッシュメモリにおいては、各メモリセルの閾値調整（書き込み）は、制御ゲートとドレイン領域とに所定の電圧を印加し、ソース領域と半導体基板とを接地電位とすることで生じるチャネルホットエレクトロンをフローティングゲートに注入することによって行われる。したがって、ＮＯＲ型フラッシュメモリにおいては、ドレイン電圧によってチャネルホットエレクトロンを発生させることが書込み効率に対して重要である。書き込み効率を増大させる技術の一つとして、ドレイン領域にバイポーラトランジスタを形成して、ホットエレクトロンを増大させることが行われている（例えば、非特許文献１参照）。
Liyang Pan, Jun Zhu, Zhihong Liu, Ying Zeng, and Jianzhao Liu,"Novel Self-Convergent Programming Method Using Source-Induced Band-to-Band Hot Electron Injection"，IEEE ELECTRON DEVICE LETTERS, VOL. 23, NO. 11, P. 652, NOVEMBER 2002

しかしながら、ＮＯＲ型フラッシュメモリにおいて、高集積化を実現するために、ゲート電極長を微細化した結果、相対的に拡散層抵抗、コンタクト抵抗などの寄生抵抗が大きくなることによって、チャネル領域に印加される、実効的なドレイン電圧は低下する一方である。その結果、書込み効率が低下するという問題がある。

本発明は、上記事情を考慮してなされたものであって、書込み効率を向上させることのできる不揮発性半導体記憶装置およびその書込み方法を提供することを目的とする。

本発明の第１の態様による不揮発性半導体記憶装置は、
半導体基板に形成された複数の不揮発性メモリセルであって、各不揮発性メモリセルが、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲートと、を有する複数の不揮発性メモリセルと、
同一列方向の複数の前記不揮発性メモリセルのドレイン領域が共通に接続されるビット線と、
同一行方向の複数の前記不揮発性メモリセルのゲート電極が共通に接続されるワード線と、を有し、同一列方向の不揮発性メモリセルのソース領域が共通に接地されるメモリセルアレイと、
行アドレス信号に基づいて前記ワード線を選択し、選択されたワード線に電圧を印加するワード線駆動回路と、
書き込みデータに基づいて書き込み電圧を生成するとともに、列アドレス信号に基づいて前記ビット線を選択し、選択されたビット線に前記書き込み電圧を印加する書き込み回路と、
を備え、
前記ワード線駆動回路は、書き込み動作中に、選択された前記ワード線に所定の電圧を印加した後、選択された前記ワード線に印加する電圧を開放することを特徴とする。

また、本発明の第２の態様による不揮発性半導体記憶装置は、半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲートと、を有し、前記ソース領域が接地される不揮発性メモリセルと、前記不揮発性メモリセルのドレイン領域に接続されるビット線と、前記不揮発性メモリセルのゲート電極に接続されるワード線と、前記ワード線に電圧を印加するワード線駆動回路と、書き込みデータに基づいて書き込み電圧を生成するとともに、前記ビット線に前記書き込み電圧を印加する書き込み回路と、を備え、前記ワード線駆動回路は、書き込み動作中に、前記ワード線に所定の電圧を印加した後、前記ワード線に印加する電圧を開放することを特徴とする。

また、本発明の第３の態様による不揮発性半導体記憶装置の書き込み方法は、半導体基板に形成された複数の不揮発性メモリセルであって、各不揮発性メモリセルが、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲートとを有する複数の不揮発性メモリセルと、
同一列方向の複数の前記不揮発性メモリセルのドレイン領域が共通に接続されるビット線と、
同一行方向の複数の前記不揮発性メモリセルのゲート電極が共通に接続されるワード線と、
を有し、同一列方向の不揮発性メモリセルのソース領域が共通に接地されるメモリセルアレイを備えている不揮発性半導体記憶装置の書き込み方法において、
行アドレス信号に基づいて前記ワード線を選択し、選択されたワード線に電圧を印加するステップと、
書き込みデータに基づいて書き込み電圧を生成するとともに、列アドレス信号に基づいて前記ビット線を選択し、選択されたビット線に前記書き込み電圧を印加するステップと、
書き込み動作中に、選択された前記ワード線に所定の電圧を印加した後、選択された前記ワード線に印加する電圧を開放するステップと、
を備えていることを特徴とする。

本発明によれば、書込み効率を向上させることが可能な不揮発性半導体記憶装置およびその書込み方法を提供することができる。

本発明の実施形態を以下に図面を参照して説明する。

（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置を図１乃至図９を参照して説明する。本実施形態の不揮発性半導体記憶装置は、ＮＯＲ型フラッシュメモリであって、図２に示すように、複数のメモリセルＭＣがマトリクス状に配列されたメモリセルアレイと、書き込み回路２０と、ワード線駆動回路３０と、読み出し回路４０とを備えている。

各メモリセルＭＣは、図１に示すように、例えばシリコンからなる半導体基板２に形成されたソース領域Ｓおよびドレイン領域Ｄと、ソース領域Ｓとドレイン領域Ｄとの間のチャネル領域４となる半導体基板２上に形成されたゲート絶縁膜６と、このゲート絶縁膜６上に形成されたフローティングゲート８と、このフローティングゲート８上に形成された電極間絶縁膜１０と、この電極間絶縁膜１０上に形成された制御ゲート１２とを備えている。

同一列のメモリセルＭＣは、図３に示すように、同じ列内の隣接するメモリセルＭＣと、ソース領域Ｓまたはドレイン領域Ｄを共有している。なお、図３においては、同一列のメモリセルＭＣのみを示している。そして、同一列のメモリセルＭＣのドレイン領域Ｄは、ビット線コンタクト（図示せず）を介し、共通のビット線ＢＬに並列接続されている。また、同一行のメモリセルＭＣのそれぞれの制御ゲート１２が、共通のワード線ＷＬに接続されている。

図３においては、各メモリセルＭＣのソース領域Ｓを介して接地電位が供給される構造のＮＯＲ型フラッシュメモリを示しているが、図４に示すように、同一行のメモリセルＭＣのソース領域Ｓをビット線ＢＬ下のソース線ＳＬで接続し、このソース線ＳＬを介して接地電位が供給される構造であっても良い。

一般的に、このように構成されたＮＯＲ型フラッシュメモリにおいては、各メモリセルＭＣの閾値調整（書き込み）は、行アドレス信号に基づいてワード線駆動回路３０によってワード線ＷＬを選択し、この選択したワード線ＷＬに接続されるメモリセルＭＣの制御ゲート１２に所定の電圧（例えば１０Ｖ）を印加するとともに列アドレス信号に基づいて書き込み回路２０によってビット線ＢＬを選択し、この選択されたビットＢＬに接続されるメモリセルＭＣのドレイン領域Ｄに、書き込みデータに基づいて所定の電圧（例えば５Ｖ）を印加し、ソース領域Ｓと半導体基板２とを接地電位とすることで生じるチャネルホットエレクトロンをフローティングゲートＦＧに注入することによって行われる。各メモリセルＭＣが１つのデータを記憶する場合は、ビット線ＢＬには一定の電圧が印加され、多値データを記憶する場合は、ビット線ＢＬには書き込みデータに応じた電圧が印加される。

この書き込み時におけるホットエレクトロンの温度分布（すなわち運動エネルギー分布）を図５に示す。なお、図５は、後述する本実施形態の書き込み方法と異なり、書き込み動作中は制御ゲートに印加する電圧は所定の電圧に維持されたままとなっている。この図５からわかるように、フローティングゲートに注入される直前のドレイン領域Ｄ付近におけるホットエレクトロンは、１４００Ｋ程度の温度を有している。ＮＯＲ型フラッシュメモリにおいては、ドレイン領域Ｄに印加した電圧によって、ソース領域Ｓから走行してきた電子を過熱し、制御ゲート１２に印加する電圧によってフローティングゲート８にホットエレクトロンを注入することにより書き込みが行われる。すなわち、図６に示すように、ドレイン領域Ｄに印加された電圧によって高エネルギーとなったホットエレクトロンは、ゲート絶縁膜６の障壁を越えるエネルギーを得て、フローティングゲート８に書き込まれる。

本実施形態のＮＯＲ型フラッシュメモリのメモリセルＭＣにおける書き込みの特徴は、書き込み動作中に制御ゲート１２に印加している電圧を開放することである。例えば、書き込みデータに基づいて書き込み回路２０によって、選択されたメモリセルＭＣのドレイン領域Ｄに電圧（例えば、５Ｖ）を印加し、ワード線駆動回路３０によって、選択されたメモリセルＭＣの制御ゲートに所定の電圧（例えば、１０Ｖ）を印加した後、ワード線駆動回路３０によって制御ゲート１２に印加する電圧を開放する。

これに対して、従来の書き込みは、ドレイン領域に５Ｖの電圧を印加し、制御ゲートに１０Ｖの電圧を印加して、チャネル熱電子を発生させて、浮遊ゲートに電子を書き込む。すなわち、従来の書き込みは、制御ゲートに印加する電圧は、１０Ｖのまま維持している。

本実施形態の書き込み動作のように制御ゲート１２の印加電圧Ｖ_ＣＧを途中で開放する場合と、従来の書き込み動作のように制御ゲートの印加電圧Ｖ_ＣＧを一定のまま維持した場合のフローティングゲート８の電位Ｖ_ＦＧのシミュレーション結果を図７に示す。このシミュレーションにおいては、制御ゲート１２への電圧印加の開始とともにドレイン領域Ｄへの電位Ｖ_Ｄを０Ｖから所定の速度で５Ｖまで上昇させている。なお、このシミュレーションに用いたメモリセルのサイズは、ゲート長Ｌが１６０ｎｍ、ゲート幅Ｗが１００ｎｍであった。本実施形態のように制御ゲート１２の印加電圧Ｖ_ＣＧを途中で開放する場合は、実線で表示され、従来のように制御ゲートの印加電圧Ｖ_ＣＧを一定のまま維持した場合は、破線で表示されている。フローティングゲート８への書き込みは、フローティングゲート８にホットエレクトロンが注入されることにより、フローティングゲート８の電位ＶＦＧが低下することからわかる。図７からわかるように、本実施形態のように制御ゲート１２の印加電圧Ｖ_ＣＧを途中で開放する場合のほうが、従来のように制御ゲートの印加電圧Ｖ_ＣＧを一定のまま維持した場合に比べて、低いドレイン電圧で書き込みが開始されている。フローティングゲートの電位Ｖ_ＦＧが早い時刻に低下するほど、書込み効率が高い。したがって、本実施形態のように、制御ゲートの電圧Ｖ_ＣＧを１０Ｖに印加した後、開放する動作方式では、従来のように制御ゲートの電圧Ｖ_ＣＧを１０Ｖに維持する方式よりも、書き込み効率が高いことになる。

次に、本実施形態および従来の書き込み動作中における、半導体基板２中の電子の最大温度の時間応答のシミュレーション結果を図８に示す。実線が本実施形態の書き込み動作中における時間応答を示し、破線が従来の書き込み動作中における時間応答を示す。図８からわかるように、本実施形態の書き込み動作方式の方が、早い時刻で高温になる。これは、図９に示すように、本実施形態の書き込み動作方式のほうが、従来の書き込み動作方式に比べて、チャネル表面の電位がいち早く上昇するためである。すなわち、制御ゲート１２が開放状態になると、チャネル４に対する制御ゲート１２の制御性が低下する。このことは、ドレイン領域Ｄ／ソース領域Ｓ間の短チャネル効果を助長する。短チャネル効果とは、チャネル領域にドレイン電圧の影響が及ぶ現象をいう。ホットエレクトロンは、ソース領域Ｓとチャネル領域４との電位差によって発生する。本実施形態のように、いち早くチャネル４の電位が上昇すれば、電子の温度の上昇も早い時刻で発生するので、書き込み効率が高い。

なお、本実施形態における読み出しは、読み出し回路４０によって選択したワード線ＷＬに読み出し電圧を印加し、ビット線ＢＬに流れる選択したメモリセルの電流と、リファレンスセル（図示せず）を流れる参照電流とを比較することにより、メモリセルＭＣのデータを読み出す。

以上説明したように、本実施形態によれば、書込み効率が高い不揮発性半導体記憶装置およびその書込み方法を提供することができる。

（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置を図１０に示す。本実施形態の不揮発性半導体記憶装置はＮＯＲ型フラッシュメモリであって、図１に示す第１実施形態のＮＯＲ型フラッシュメモリに、基板電流モニタ回路５０を付加した構成を有している。

基板電流モニタ回路５０は、書き込み動作中に下記の式で表される演算を行い、制御ゲート１２の電圧Ｖ_ＦＧが所定値に到達したら、書き込み回路２０と、ワード線駆動回路３０とに制御命令を送り、制御ゲートに印加する電圧の変更または開放を行う。

ここで、Ｑ_ＦＧはフローティングゲート８中の電荷量、Ｃ_ＦＧはフローティングゲート８から見た容量、αはゲート電流の書込み効率、Ｉ_Ｇはゲート電流、ｔは書込み時間、βはゲート電流に対する基板電流の量子効率、Ｉ_ＳＵＢは基板電流である。すなわち、Ｃ_ＦＧ、α、およびβはメモリセルのサイズ等が決まれば定数となるので、基板電流モニタ回路５０は、基板電流Ｉ_ＳＵＢを測定し、積分することにより、制御ゲート１２の電圧Ｖ_ＦＧを得ることができる。

この基板電流モニタ回路５０を用いることにより、フローティングゲート８中の電荷量を得ることができるので、ベリファイ動作を省略することができる。

なお、本実施形態のＮＯＲ型フラッシュメモリの書き込みは、第１実施形態で説明した書き込み方法と全く同じ方法で行う。すなわち、書き込み動作中に制御ゲート１２に印加している電圧を開放する。

本実施形態も第１実施形態と同様に、書込み効率が高い不揮発性半導体記憶装置およびその書込み方法を提供することができる。

（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置の書込み方法を、図１１を参照して説明する。

本実施形態の書き込み方法は、図１０に示す第２実施形態のＮＯＲ型フラッシュメモリにおいて、ワード線駆動回路３０によって制御ゲート１２に印加されている電圧Ｖ_ＣＧを開放していち早く書込み動作を行った後、基板電流モニタ回路５０によってフローティングゲート８の電位Ｖ_ＦＧが所定の値に到達したのを確認し、ワード線駆動回路３０によって制御ゲート１２に再度所定の電圧（例えば、１０Ｖ）を印加するようにしたものである。

図１１に、本実施形態のように、制御ゲート１２の印加電圧Ｖ_ＣＧを途中で開放した後、フローティングゲート８の電位Ｖ_ＦＧが所定の値に到達したのを確認し、制御ゲート１２の電圧を再度印加する場合（一点鎖線で示す）と、第１または第２実施形態のように、制御ゲート１２の印加電圧Ｖ_ＣＧを途中で開放する場合（実線で示す）と、従来のように、制御ゲートの印加電圧Ｖ_ＣＧを一定のまま維持した場合のフローティングゲート８の電位Ｖ_ＦＧのシミュレーション結果を示す。このシミュレーションにおいては、制御ゲート１２への電圧印加の開始とともにドレイン領域Ｄへの電位Ｖ_Ｄを０Ｖから所定の速度で５Ｖまで上昇させている。なお、このシミュレーションに用いたメモリセルのサイズは、ゲート長Ｌが１６０ｎｍ、ゲート幅Ｗが１００ｎｍであった。なお、図１１において、本実施形態の書き込み方法によるフローティングゲート８の電位波形は、制御ゲート１２に印加される電圧Ｖ_ＣＧが、開放後上昇する直前までは、第１実施形態の書き込み方法によるフローティングゲート８の電位波形と同じとなっている。

図１１からわかるように、本実施形態の書き込み方法は、第１実施形態で説明した書き込み方法よりも、フローティングゲート８の電位を更に低下させることが可能となり、フローティングゲート８に注入されるホットエレクトロンの数を増やすことができる。本実施形態の書き込み方法は、例えば多値書込みにおいて書込み効率を向上させるのに有効である。

本実施形態も第２実施形態と同様に、書込み効率が高い不揮発性半導体記憶装置およびその書込み方法を提供することができる。

本発明の第１実施形態による不揮発性半導体記憶装置のメモリセルを示す断面図。第１実施形態による不揮発性半導体記憶装置を示す回路図。一般的なＮＯＲ型フラッシュメモリの第１の例の構成を示す図。一般的なＮＯＲ型フラッシュメモリの第２の例の構成を示す図。従来の書き込み方法によるホットエレクトロンの温度分布を示す図。ＮＯＲ型フラッシュメモリのホットエレクトロンによる書き込みの概念を説明する図。第１実施形態の不揮発性半導体記憶装置における書き込みによるフローティングゲートの電位の変化を示すシミュレーション結果。第１実施形態の不揮発性半導体記憶装置における書き込みによる電子の最大温度の変化を示すシミュレーション結果。第１実施形態の不揮発性半導体記憶装置における書き込みによるチャネル表面電位の変化を示すシミュレーション結果。第２実施形態の不揮発性半導体記憶装置を示す回路図。第２実施形態の不揮発性半導体記憶装置における書き込みによるフローティングゲートの電位の変化を示すシミュレーション結果。

符号の説明

２半導体基板（シリコン基板）
４チャネル
６ゲート絶縁膜
８フローティングゲート
１０電極間絶縁膜
１２制御ゲート
２０書き込み回路
３０ワード線駆動回路
４０読み出し回路
５０基板電流モニタ回路
ＭＣメモリセル
ＢＬビット線
ＷＬワード線
Ｄドレイン領域
Ｓソース領域

Claims

半導体基板に形成された複数の不揮発性メモリセルであって、各不揮発性メモリセルが、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲートと、を有する複数の不揮発性メモリセルと、
同一列方向の複数の前記不揮発性メモリセルのドレイン領域が共通に接続されるビット線と、
同一行方向の複数の前記不揮発性メモリセルのゲート電極が共通に接続されるワード線と、を有し、同一列方向の不揮発性メモリセルのソース領域が共通に接地されるメモリセルアレイと、
行アドレス信号に基づいて前記ワード線を選択し、選択されたワード線に電圧を印加するワード線駆動回路と、
書き込みデータに基づいて書き込み電圧を生成するとともに、列アドレス信号に基づいて前記ビット線を選択し、選択されたビット線に前記書き込み電圧を印加する書き込み回路と、
を備え、
前記ワード線駆動回路は、書き込み動作中に、選択された前記ワード線に所定の電圧を印加した後、選択された前記ワード線に印加する電圧を開放することを特徴とする不揮発性半導体記憶装置。
半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲートと、を有し、前記ソース領域が接地される不揮発性メモリセルと、
前記不揮発性メモリセルのドレイン領域に接続されるビット線と、
前記不揮発性メモリセルのゲート電極に接続されるワード線と、
前記ワード線に電圧を印加するワード線駆動回路と、
書き込みデータに基づいて書き込み電圧を生成するとともに、前記ビット線に前記書き込み電圧を印加する書き込み回路と、
を備え、
前記ワード線駆動回路は、書き込み動作中に、前記ワード線に所定の電圧を印加した後、前記ワード線に印加する電圧を開放することを特徴とする不揮発性半導体記憶装置。
前記半導体基板を流れる基板電流をモニタし、このモニタした基板電流に基づいて、書き込み中におけるメモリセルのフローティングゲートの電位を測定する基板電流モニタ回路を更に備えていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
前記ワード線駆動回路は、書き込み動作中に、前記ワード線に印加する電圧を開放した後、前記基板電流モニタ回路によって測定されたフローティングゲートの電位が所定値に到達した場合に前記制御ゲートに前記所定の電圧を再度印加することを特徴とする請求項３記載の不揮発性半導体記憶装置。
半導体基板に形成された複数の不揮発性メモリセルであって、各不揮発性メモリセルが、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲートとを有する複数の不揮発性メモリセルと、
同一列方向の複数の前記不揮発性メモリセルのドレイン領域が共通に接続されるビット線と、
同一行方向の複数の前記不揮発性メモリセルのゲート電極が共通に接続されるワード線と、
を有し、同一列方向の不揮発性メモリセルのソース領域が共通に接地されるメモリセルアレイを備えている不揮発性半導体記憶装置の書き込み方法において、
行アドレス信号に基づいて前記ワード線を選択し、選択されたワード線に電圧を印加するステップと、
書き込みデータに基づいて書き込み電圧を生成するとともに、列アドレス信号に基づいて前記ビット線を選択し、選択されたビット線に前記書き込み電圧を印加するステップと、
書き込み動作中に、選択された前記ワード線に所定の電圧を印加した後、選択された前記ワード線に印加する電圧を開放するステップと、
を備えていることを特徴とする不揮発性半導体記憶装置の書き込み方法。
前記半導体基板を流れる基板電流をモニタし、このモニタした基板電流に基づいて、書き込み中におけるメモリセルのフローティングゲートの電位を測定するステップを更に備えていることを特徴とする請求項５記載の不揮発性半導体記憶装置の書き込み方法。
書き込み動作中に、選択された前記ワード線に印加する電圧を開放した後、前記フローティングゲートの測定された電位が所定値に到達した場合に前記制御ゲートに前記所定の電圧を再度印加するステップを更に備えていることを特徴とする請求項６記載の不揮発性半導体記憶装置の書き込み方法。