JP5460748B2 - フラッシュeeprom(flasheeprommemory)の消去方法 - Google Patents
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Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
101 p型トリプルウェル
102、202 n型ウェル
103、203 p型基板
104、204 コントロールゲート
105、205 蓄積物質
106、206 金属導線間絶縁材料
107、207 トンネリング誘電層
108、208 ドレイン
109、209 電場隔離領域
110、210 ソース
112、212 ウェル電極
114 高濃度ドーピングn型ブロック
214 高濃度ドーピングp型ブロック
Claims (10)
- フラッシュEEPROMの消去方法であって、
前記フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有し、
前記消去方法は、
F/Nトンネリング期間において、前記ウェル電極と前記第二半導体領域に対し正極性の第一電圧バイアスを印加し、且つ前記コントロールゲート電極に負極性の第二電圧バイアスを印加するステップと、
F/Nトンネリング期間の後のトラップ減少期間において、前記ウェル電極と前記第二半導体領域に対して正極性の第三電圧バイアスを印加し、且つ前記コントロールゲート電極に第一ゼロ電圧バイアスを印加するステップと、
前記トラップ減少期間のあとのトラップアシストトンネリング期間において、前記コントロールゲート電極に対して負極性の第四電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、
を有することを特徴とするフラッシュEEPROMの消去方法。 - 第三ゼロ電圧バイアスを前記コントロールゲート、前記ウェル電極と前記第二半導体領域に対して、所定時間期間において印加するステップを更に有し、前記所定時間期間は、前記第一電圧バイアス及び前記第二電圧バイアスを印加するステップと前記第三電圧バイアス及び前記第一ゼロ電圧バイアスを印加するステップとの間に位置することを特徴とする請求項1記載の消去方法。
- 前記ソースと前記ドレイン領域は、それぞれフローティングを保持する、又は前記ウェル電極と同一の電圧を保持することを特徴とする請求項1記載の消去方法。
- 前記電荷蓄積層の初期状態は電子蓄積状態であることを特徴とする請求項1記載の消去方法。
- 前記電荷蓄積層は、前記第四電圧バイアスと前記第二ゼロ電圧バイアスを印加した後、ホール蓄積状態であることを特徴とする請求項1記載の消去方法。
- フラッシュEEPROMの消去方法であって、前記フラッシュメモリは、相反する伝導型の第二半導体領域中に形成される伝導型の第一半導体領域と、前記相反する伝導型の半導体層からなり且つ前記第一半導体領域中に位置するソースとドレイン領域と、前記伝導型の半導体層からなり且つ前記第一半導体領域に位置するウェル電極と、誘電層により前記第一半導体層と電気的に隔離され且つ電荷保持特性を有する電荷蓄積層と、金属導線間絶縁材料により前記電荷蓄積層と電気的に隔離されたコントロールゲート電極と、を有し、
前記消去方法は、
トラップ減少期間において、前記ウェル電極と前記第二半導体領域に対し負極性の第一電圧バイアスを印加し、且つ前記コントロールゲート電極に対し第一ゼロ電圧バイアスを印加するステップと、
前記トラップ減少期間のあとのトラップアシストトンネリング期間において、前記コントロールゲート電極に対し正極性の第二電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し第二ゼロ電圧バイアスを印加するステップと、
前記トラップアシストトンネリング期間のあとのF/Nトンネリング期間において、前記コントロールゲート電極に正極性の第三電圧バイアスを印加し、且つ前記ウェル電極と前記第二半導体領域に対し負極性の第四電圧バイアスを印加するステップと、
を有することを特徴とするフラッシュEEPROMの消去方法。 - 第三ゼロ電圧バイアスを前記コントロールゲート、前記ウェル電極と前記第二半導体領域に所定時間期間、印加するステップを更に有し、前記時間期間は、前記第二電圧バイアス及び前記第二ゼロ電圧バイアスを印加するステップと前記第三電圧バイアス及び前記第四電圧バイアスを印加するステップとの間に位置することを特徴とする請求項6記載の消去方法。
- 各前記ソースと前記ドレイン領域は、それぞれフローティングを保持する、又は前記ウェル電極と同一の電圧を保持することを特徴とする請求項6記載の消去方法。
- 前記電荷蓄積層の初期状態は、ホール蓄積状態であることを特徴とする請求項6記載の消去方法。
- 前記電荷蓄積層は、前記第二電圧バイアスと前記第二ゼロ電圧バイアスを印加した後、電子蓄積状態であることを特徴とする請求項6記載の消去方法。
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