CN102592675B - 快闪电可抹除唯读存储器装置的抹除方法 - Google Patents
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Abstract
一种快闪电可抹除唯读存储器装置的抹除方法，该方法包含有：在一F/N通道穿隧期间，对井电极与第二半导体区域施加一正极性的第一电压偏压，且对控制栅极电极施加一负极性的第二电压偏压；在F/N通道穿隧期间之后的缺陷减少期间，对井电极与第二半导体区域施加一正极性的第三电压偏压，且对控制栅极电极施加一第一零电压偏压；以及在缺陷减少期间之后的缺陷辅助穿隧期间，对控制栅极电极施加一负极性的第四电压偏压，且该井电极与该第二半导体区域施加一第二零电压偏压。
Description
技术领域
本发明系关于一种非挥发性存储的操作方式，特别关于利用控制储存电荷来抹除记忆胞的方法。
背景技术
美国专利第7,796,443(Danny Berco)号揭露了一快闪电可抹除唯读存储器(flashElectrical Erasable Programmable Read Only Memory，EEPROM)利用分别将两个时间区隔的电压脉冲(two time-separated voltage pulses)施加至半导体基板与控制栅极。此专利揭露的该两时间区隔脉冲序列在负闸源抹除(Negative Gate Source Erase，NGSE)序列具有良好的可靠度，且可以比习的F/N通道穿隧(Fowler-Nordheim(F/N)tunneling)较快地进行抹除。虽然习知F/N通道穿隧方法具有无热洞注入(no hot-hole injection)造成在穿隧介电(silicondioxide)的相关洞损坏问题，但是穿隧过程却需要相当长的时间由储存物质挖出储存的电子电荷(电子或电洞)。习知F/N穿隧脉冲(F/N tunneling pulses)的期间需要花费约由几毫秒以下(sub-milliseconds)至几百毫秒(hundreds of milliseconds)。点型地，利用F/N穿隧来抹除一快闪存储器阵列至欲得的临界电压范围所需的时间可为几秒钟，时间的长短视施加的电场强度(跨越通道介电物质电压除以介电物质的厚度)大小与储存物质的特性而定。储存物质为一复晶硅、以缺陷为基础的绝缘薄膜(trap based dielectric film)(如氮化物(nitride))、或奈米晶粒(nano-crystals)。氮化物薄膜(nitride film)如同电荷缺陷物质，通常比复晶硅的储存物质需要花费较多时间。
观察使用F/N穿隧，在记忆胞的临界电压被抹除至其固有的(intrinsic)临界电压时，抹除效率会非常差，于期间储存物质储存的净电荷(net charges)几乎为零(在控制栅极的通道区域的总电子与电洞)。吾人归纳此现象系穿隧电流(tunneling current)与穿隧介电缺陷(tunneling dielectric traps)(特别系对两表面间的介电缺陷(interfacial traps))的相互影响。实际上，慢速的位记忆胞(slow-bit cells)或受应力的记忆胞(stressed cells)的抹除(erase)/写入(program)行为，在记忆胞只穿隧介电层中具有较高的缺陷密度(trap density)也会显示出类似的相互影响问题。相反地，快速地抹除/写入位记忆胞在穿隧介电时将具有较少的缺陷密度。
另一方面，相对于习知F/N穿隧过程的几百到几十毫秒的脉冲期间，美国专利第7,796,443(Danny Berco)的快速抹除方法在每一个抹除脉冲的脉冲期间为数百微秒(hundreds of microseconds)，于期间会有非常大的下降位移(down-shift)临界电压。此专利的时间比习知穿隧抹除减少了数百倍的时间。因此，此专利揭露的方法的抹除速度大约比习知F/N穿隧过程快了两阶层(two orders of magnitudes)大小的速度。尽管此专利中揭露的较短的脉冲时间，但其抹除方法在多次的写入/抹除穿隧过程后会较习知F/N穿隧过程累积更多电子。此在穿隧介电层累积的电子会减少抹除的效率，而导致需要更多的抹除脉冲提供给重复操作的快闪记忆胞来达到欲得的抹除临界电压。
为了最小化此美国专利在穿隧介电层的电子累积，且增强接近固有记忆胞临界电压以提高F/N穿隧的抹除效率，本发明中应用了新的抹除序列与合并F/N穿隧脉波与该两时间区隔脉冲。本发明的新的抹除序列对于快闪记忆胞的写入/抹除，可达成非常高的抹除效率与较少的电子累积功效。
发明内容
一种快闪存储器装置包含有一传导类型的一第一半导体区域形成于一相反传导类型的一第二半导体区域之中；一源极与漏极区域形成自该相反传导类型的一半导体层且位于该第一半导体区域中；一井电极形成自该传导类型的一半导体层且位于该第一半导体区域；一电荷储存层利用一介电层与该第一半导体层电性隔离，且该电荷储存层具有电荷保持特性；以及一控制栅极电极利用一金属导线间绝缘材料与该电荷储存层电性隔离。
一典型N型与P型非挥发性存储器装置的剖面图与应用于本发明实施例对应的电极分别如图1与图2所示。
依据本发明的一实施例，一种用电洞取代电子的抹除方法，包含有下列步骤：
(1)在几毫秒(couple of milliseconds)的期间，同时对井电极与第二半导体区域施加一正极性的第一电压偏压，且对控制栅极电极施加一负极性的第二电压偏压。源极与漏极区域可保持浮接或与井电极相同的电压。
(2)在几微秒(microseconds)的期间，对该井电极与该第二半导体区域施加一正极性的第三电压偏压，且源极与漏极区域可保持浮接或与井电极相同的电压，同时对该控制栅极电极施加一零电压偏压。
(3)在几百微秒(hundreds of microseconds)期间，对井电极施加第三电压偏压后，对该控制栅极电极施加一负极性的第四电压偏压。
F/N通道穿隧发生于步骤1，以让储存电荷被挖出储存物质。藉此，在抹除序列的第一半部(步骤1)中，电荷储存层储存的电荷(电子)藉由F/N穿隧通过穿遂介电层至井电极、源极与漏极区域。而抹除序列的第二半部(步骤2与3，以下文中可参考缺陷辅助通道抹除(Trap Assisted Channel Erase，TACE))系增强电荷储存层由一储存电荷极性(如电子)转换至其他储存电荷(如电洞)极性的处理。
依据本发明的一实施例，种用电子取代电洞的抹除方法，包含有下列步骤：
(1)在几微秒(microseconds)的期间，对井电极与第二半导体区域施加一负极性的第一电压偏压，且源极与漏极区域可保持浮接或与井电极相同的电压，同时对控制栅极电极施加一零电压偏压。
(2)在施加该第一电压偏压后的几百微秒(hundreds of microseconds)期间，对控制栅极电极施加一正极性的第二电压偏压。
(3)在几毫秒(couple of milliseconds)的期间，对该控制栅极电极施加一正极性的第三电压偏压，且对该井电极与该第二半导体区域施加一负极性的第四电压偏压，源极与漏极区域可保持浮接或与井电极相同的电压。
步骤3的F/N穿隧期间，会让电子被挖入电荷储存层。藉此，在抹除序列的第一半部(步骤1与2，TACE)，电荷储存层储存的电荷极性(如电洞)被换至其他储存电荷极性(如电子)之后，F/N穿隧处理会被挖出更多电子至电荷储存层(于步骤step3)。
本发明的抹除方法系具有很大的进步功效，利用F/N穿隧的技术以移除或增加储存电荷，且属于缺陷辅助通道抹除(Trap Assisted Channel Erase，TACE)可互换电荷储存层的储存电荷极性。在TACE的第一阶段利用施加正极性电压至井电极，靠近硅基板的介面缺陷将会被推至耗尽而减少。举例而言，利用施加正电压的方式，可将占用靠近硅基板介面缺陷的电子耗尽。在TACE接下来的阶段，控制栅极被反向偏压，电荷在未被占领的介面缺陷与电荷储存层之间穿隧。吾人观察出电荷互换处理的增强会消失在一时间区间。此区间为两个区隔的电压脉冲之间(i.e.TACE)，且此区间大于几百微秒(several hundreds ofmicroseconds).此现像表示出介面缺陷的数百微秒的阶层的释放时间包含此电荷互换过程。
附图说明
图1显示一n型非挥发性存储器装置的剖面图与应用于本发明实施例对应的电极。
图2显示一p型非挥发性存储器装置的剖面图与应用于本发明实施例对应的电极。
图3显示本发明一实施例的井与栅极电极的偏压波形时序图，该图系将储存物质由电子储存状态变换至电洞储存状态，可分别抹除每一N型与P型非挥发性存储器装置的快闪记忆胞。
图4显示本发明另一实施例的井与栅极电极的偏压波形时序图，该图系将储存物质由电子储存状态变换为电洞储存状态，可分别抹除每一N型与P型非挥发性存储器装置的快闪记忆胞。
图5显示本发明另一实施例井与栅极电极的偏压波形时序图，该图系将储存物质由电洞储存状态变换至电子储存状态，可分别抹除每一N型与P型非挥发性存储器装置的快闪记忆胞。
图6显示本发明另一实施例井与栅极电极的偏压波形时序图，该图系将储存物质由电洞储存状态变换至电子储存状态，可分别抹除每一N型与P型非挥发性存储器装置的快闪记忆胞。
主要元件符号说明：
100、200 非挥发性存储器装置
101 p型三重井
102、202 n型井
103、203 p型基板
104、204 控制栅极
105、205 储存物质
106、206 金属导线间绝缘材料
107、207 穿隧介电层
108、208 漏极
109、209 电场隔离区域
110、210 源极
112、212 井电极
114 高掺杂n型区块
214 高掺杂p型区块
具体实施方式
以下配合图式详细说明本发明的各种实施例。该些或其他可能的实施例系充分揭露以让本领域的技术者据以实施。实施例彼此间并不互斥，部分实施例亦可与其中的一或多个实施例结合成为新的实施例。接下来的详细说明仅是举例并不限制本发明的保护范围。
图1显示一n型非挥发性存储器装置(n-type non-volatile semiconductor memory)的剖面图与应用于本发明实施例对应的电极。非挥发性存储器装置100系形成于一p型三重井(p-type triple well)101。p型三重井101形成于n型深井(n-type deep well)102。而n型深井102形成于p型基板103。装置100包含有一控制栅极(control gate)104，该控制闸104极系形成于储存物质(storing material)105(亦指电荷储存层(charge storing layer))中。而金属导线间绝缘材料(inter-layer coupling dielectric)106形成于储存物质105与控制栅极104之间。储存物质105可为一复晶硅浮停闸(poly-silicon floating gate)、以缺陷为基础的绝缘薄膜(trapbased dielectric film)(如氮化物(nitride))、或奈米晶粒(nano-crystals)。储存物质105与通道区域(channel area)系由穿隧介电层(tunneling dielectric layer)107隔离。漏极(drain)108与源极110系由n型半导体形成。p型三重井101系与一高掺杂p型区块112连接。n型深井102系与一高掺杂n型区块114连接。电场隔离区域(Field isolation areas)109电性隔离存储器装置与各种接点区域(contact areas)(各种型式的井与p型基板)。
图2显示本发明一实施例的一P型非挥发性存储器装置的剖面图与其对应的电极。非挥发性存储器装置200系形成于一n型井202。而n型井202系置于一p型基板203。装置200包含有一控制栅极204。该控制栅极系形成于储存物质205上。金属导线间绝缘材料206形成于储存物质205与控制栅极204之间。储存物质205可为一复晶硅浮停闸、以缺陷为基础的绝缘薄膜(如氮化物)、或奈米晶粒。储存物质205与通道区域系由穿隧介电层207隔离。漏极208与源极210系由p型半导体形成。n型井202系与一高掺杂n型区块212连接。P型基板系由一高掺杂p型区块214连接。电场隔离区域209电性隔离存储器装置与接点区域(n井202与p型基板203)。
本发明一实施例中，储存物质由电子储存状态(electron-storing state)变换至电洞储存状态(hole-storing state)，可分别抹除每一N型与P型非挥发性存储器装置(如图1与图2)的快闪记忆胞(flash cell)。此处的抹除动作可由图3描述的井与栅极电极的偏压方式实现。该井电压偏压系属于正极性(positive polarity)，而控制栅极电压偏压系属于负极性(negativepolarity)。在F/N(Fowler/Nordheim)穿隧阶段(tunneling stage)，电场强度系由同时施加的井电压偏压(V1)与控制栅极电压偏压(V2)的电压差(V1-V2)形成，此电场强度系足够让F/N穿隧电流通过介电层几千分之一秒的时间间隔T1。一般施加的F/N穿隧电压差几十伏特左右(tens of volt)。在F/N穿隧程序中，具有较高能量状态的电子会穿过储存物质105。须注意，图3与图4的井电压偏压系同时施加于井电极112与n型深井102(经由高掺杂n型区块114)，此时源极110与漏极108可为浮接或与井电极112的电压相同。
在F/N穿隧程序之后，至控制栅极104的电压偏压被切换至零，且井电压偏压被切换至第三正电压V3，因此由电压差V3产生的电场并不足以让储存物质105与装置基板103发生F/N穿隧效应。同时，施加于井的电压偏压V3会减少靠近通道界面的缺陷(trap)的电子数目。缺陷电子减少(traps depopulation)程序的速度快且连续，为少于几微秒(百万分之一秒)的时间间隔T2。第三时间间隔T3为几百微秒(hundreds of microseconds)，于此期间，井的电压偏压被切换至零，且一负极性的第四电压V4被施加至控制栅极104。图3与图4中，时间间隔T3系定义为缺陷辅助穿隧(traps assisted tunneling)的期间。在时间间隔T3期间，电荷在储存物质105与缺陷的界面(interfacial traps)进行穿隧。在施加的电压偏压断路(switched off)后，缺陷中过剩的电子(excessive electrons)会慢慢的释放(relax)至一平衡状态(equilibrium state)。依此方式，储存物质105的净电荷(net charge)状态会由电子储存状态变换为电洞储存状态。
本发明另一实施例中，储存物质由电子储存状态变换为电洞储存状态，可分别抹除图1与图2的N型与P型非挥发性存储器装置的快闪记忆胞。此处的抹除动作可由图4描述的井与栅极电极的偏压方式实现。该井电压偏压系属于正极性，而控制栅极电压偏压系属于负极性。电场强度系由同时施加的井电压偏压(V1)与控制栅极电压偏压(V2)的电压差(V1-V2)形成，此电场强度系足够让F/N穿隧电流通过介电层几千分之一秒的时间间隔T1。一般对非挥发性存储器施加的两电极的电压差约为几十伏特左右(tens of volt)。在F/N穿隧程序中，具有较高能量状态的电子会穿过储存物质105。在时间间隔T1之后，施加至控制栅极104的负电压偏压与施加至井电极112的正电压偏压会在延迟时间TD切换为零。
延迟时间TD之后，井电压偏压系切换至第三正电压V3，以让两电极间的第三电压差V3产生的电场并不足以在储存物质105与装置基板103间产生穿隧效应。同时，施加于井的电压偏压V3会减少靠近通道界面的缺陷(trap)的电子数目。缺陷电子减少(trapsdepopulation)程序的速度快且连续，为少于几微秒(百万分之一秒)的时间间隔T2。第三时间间隔T3为几百微秒，于此期间，井电极112的电压偏压被切换至零，且一负极性的第四电压V4被施加至控制栅极104。在时间间隔T3期间，电荷在储存物质105与缺陷的界面(interfacial traps)进行穿隧。在施加的电压偏压断路(switched off)后，缺陷中过剩的电子会慢慢的释放至一平衡状态。依此方式，储存物质105的净电荷(net charge)状态会由电子储存状态变换为电洞储存状态。
本发明一实施例中，储存物质由电洞储存状态变换至电子储存状态，可分别抹除每一N型与P型非挥发性存储器装置(如图1与图2)的快闪记忆胞。此处的抹除动作可由图5描述的井与栅极电极的偏压方式实现。将控制栅极204的施加一为零的电压，且将井电极212施加一第一负电压V1，以让电场由电压差V1产生，此电场的强度不足以让储存物质205与装置基板203间产生穿隧效应。同时，施加于井的负极性电压偏压V1会减少靠近通道界面的缺陷(trap)的电洞数目。缺陷电洞减少(traps depopulation)程序的速度快且连续，为少于几微秒(百万分之一秒(microseconds))的时间间隔T1。在时间间隔T2约几百微秒(hundreds of microseconds)，正极性的电压偏压V2施加至控制栅极204，同时井电压偏压被切换至零。如图5与图6中，时间间隔T2系定义为陷阱辅助穿隧期间。在时间间隔T2期间，电荷在储存物质205与缺陷的界面进行穿隧。依此方式，储存物质205的净电荷(netcharge)状态会由电洞储存状态变换为电子储存状态。须注意，图5与图6的井电压偏压系同时施加于井电极212与基板203(经由高掺杂p型区块214)，此时源极210与漏极208可为浮接或与井电极212的电压相同。
状态改变之后，控制栅极电压V3为正极性，而井电压偏压V4为负极性。电场强度系由同时施加的控制栅极电压偏压(V3)与井电压偏压(V4)的电压差(V3–V4)形成，此电场强度系足够让F/N穿隧电流通过介电层几千分之一秒的时间间隔T3。一般对非挥发性存储器施加的两电极的电压差约为几十伏特左右。在F/N穿隧程序中，具有较高能量状态的电子会穿过储存物质205。
本发明另一实施例中，储存物质由电洞储存状态变换至电子储存状态，可分别抹除每一N型与P型非挥发性存储器装置(如图1与图2)的快闪记忆胞。此处的抹除动作可由图6描述的井与栅极电极的偏压方式实现。将控制栅极204的施加一为零的电压，且将井电极212施加一第一负电压V1，以让电场由电压差V1产生，此电场的强度不足以让储存物质205与装置基板203间产生穿隧效应。同时，施加于井的负极性电压偏压V1会减少靠近通道界面的缺陷(trap)的电洞数目。缺陷电洞减少(traps depopulation)程序的速度快且连续，为少于几微秒(百万分之一秒(microseconds))的时间间隔T1。在时间间隔T2约几百微秒(hundreds of microseconds)，正极性的电压偏压V2施加至控制栅极204，同时井电压偏压被切换至零。在时间间隔T2期间，电荷在储存物质205与缺陷的界面进行穿隧。在施加的电压偏压断路(switched off)后，在缺陷中过剩的电洞会释放能量至一平衡状态。依此方式，在时间间隔T2结束后，储存物质205的净电荷(net charge)状态会由电洞储存状态变换为电子储存状态。
在缺陷能量释放之后，时间间隔T3期间，正极性的电压偏压V3与负极性的电压偏压V4分别施加至控制栅极204与井电极212。电场系由同时施加的控制栅极电压偏压(V3)与井电压偏压(V4)的电压差(V3–V4)形成，此电场的强度系足够让F/N穿隧电流通过介电层几千分之一秒的时间间隔T3。一般对非挥发性存储器施加的两电极的电压差约为几十伏特左右(tens of volt)。在F/N穿隧程序中，具有较高能量状态的电子会穿过储存物质205。
上述的运作方式系适用于各种电子式可清除程序化只读存储器(Electrically ErasableProgrammable Read-Only Memory cell，EEPROM cell)，依据电荷的极性设计或是半导体的规格可利用相同或反向的极性的波形进行控制。此外本发明预期能够含盖所有实施例的变化与可能性。以上各种实施例的排列及/或组合，系在示例说明并非限制本发明，且各种措词与术语的使用目的仅是为了描述清楚。上述虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更，该些变形或变更皆应落入本发明的权利要求范围中。
Claims (16)
1.一种快闪电可抹除唯读存储器装置的抹除方法，所述的装置包含有一传导类型的一第一半导体区域形成于一相反传导类型的一第二半导体区域之中；一源极与漏极区域由所述的相反传导类型的一半导体层构成且位于所述的第一半导体区域中；一井电极由所述的传导类型的一半导体层构成且位于所述的第一半导体区域；一电荷储存层利用一介电层与所述的第一半导体区域电性隔离，且所述的电荷储存层具有电荷保持特性；以及一控制栅极电极利用一金属导线间绝缘材料与所述的电荷储存层电性隔离，其特征在于，所述的方法包含有：
在一F/N通道穿隧期间，同时对所述的井电极与所述的第二半导体区域施加一正极性的第一电压偏压，且对所述的控制栅极电极施加一负极性的第二电压偏压；
在F/N通道穿隧期间之后的缺陷减少期间，对所述的井电极与所述的第二半导体区域施加一正极性的第三电压偏压，且对所述的控制栅极电极施加一第一零电压偏压；以及
在所述的缺陷减少期间之后的缺陷辅助穿隧期间，对所述的控制栅极电极施加一负极性的第四电压偏压，且对所述的井电极与所述的第二半导体区域施加一第二零电压偏压。
2.如权利要求1所述的方法，其特征在于，所述的方法更包含：
施加一第三零电压偏压至所述的控制栅极、所述的井电极与所述的第二半导体区域一时间长度，所述的时间长度系位于所述的施加所述的第一电压偏压与所述的第二电压偏压步骤与施加所述的第三电压偏压与所述的第一零电压偏压步骤之间。
3.如权利要求1所述的方法，其特征在于，其中每一所述的源极与所述的漏极区域系保持浮接或与所述的井电极相同的电压。
4.如权利要求1所述的方法，其特征在于，所述的电荷储存层的初始状态为一电子储存状态。
5.如权利要求1所述的方法，其特征在于，所述的电荷储存层在施加所述的第四电压偏压与所述的第二零电压偏压之后为一电洞储存状态。
6.一种快闪电可抹除唯读存储器装置的抹除方法，所述的装置包含有一传导类型的一第一半导体区域形成于一相反传导类型的一第二半导体区域之中；一源极与漏极区域由所述的相反传导类型的一半导体层构成且位于所述的第一半导体区域中；一井电极由所述的传导类型的一半导体层构成且位于所述的第一半导体区域；一电荷储存层利用一介电层与所述的第一半导体区域电性隔离，且所述的电荷储存层具有电荷保持特性；以及一控制栅极电极利用一金属导线间绝缘材料与所述的电荷储存层电性隔离，其特征在于，所述的方法包含有：
在一缺陷减少期间，对所述的井电极与所述的第二半导体区域施加一负极性的第一电压偏压，且对所述的控制栅极电极施加一第一零电压偏压；
在所述的缺陷减少期间之后的缺陷辅助穿隧期间，对所述的控制栅极电极施加一正极性的第二电压偏压，且对所述的井电极与所述的第二半导体区域施加一第二零电压偏压；
在所述的缺陷辅助穿隧期间之后的F/N穿隧期间，对所述的控制栅极电极施加一正极性的第三电压偏压，且对所述的井电极与所述的第二半导体区域施加一负极性的第四电压偏压。
7.如权利要求6所述的方法，其特征在于，所述的方法更包含：
施加一第三零电压偏压至所述的控制栅极、所述的井电极与所述的第二半导体区域一时间长度，所述的时间长度系位于所述的施加所述的第二电压偏压与所述的第二零电压偏压步骤与施加所述的第三电压偏压与所述的第四电压偏压步骤之间。
8.如权利要求6所述的方法，其特征在于，所述的其中每一所述的源极与所述的漏极区域系保持浮接或与所述的井电极相同的电压。
9.如权利要求6所述的方法，其特征在于，所述的电荷储存层的初始状态为一电洞储存状态。
10.如权利要求6所述的方法，其特征在于，所述的电荷储存层在施加所述的第二电压偏压与所述的第二零电压偏压之后为一电子储存状态。
11.一种快闪电可抹除唯读存储器装置的抹除方法，所述的装置包含有一传导类型的一第一半导体区域形成于一相反传导类型的一第二半导体区域之中；一源极与漏极区域由所述的相反传导类型的一半导体层构成且位于所述的第一半导体区域中；一井电极由所述的传导类型的一半导体层构成且位于所述的第一半导体区域；一电荷储存层利用一介电层与所述的第一半导体区域电性隔离，且所述的电荷储存层具有电荷保持特性；以及一控制栅极电极利用一金属导线间绝缘材料与所述的电荷储存层电性隔离，其特征在于，所述的方法包含有：
在一F/N穿隧期间，同时对所述的井电极与所述的第二半导体区域施加一第一电压偏压，且对所述的控制栅极电极施加一第二电压偏压；
在一缺陷减少期间，对所述的井电极与所述的第二半导体区域施加一第三电压偏压，且对所述的控制栅极电极施加一第一零电压偏压；以及
在所述的缺陷减少期间之后的缺陷辅助穿隧期间，对所述的控制栅极电极施加一第四电压偏压，且对所述的井电极与所述的第二半导体区域施加一第二零电压偏压；
其中,所述的第一电压偏压的极性与所述的第二电压偏压的极性相反，且所述的第三电压偏压的极性与所述的第一电压偏压相同但与所述的第四电压偏压相反。
12.如权利要求11所述的方法，其特征在于，所述的其中每一所述的源极与所述的漏极区域系保持浮接或与所述的井电极相同的电压。
13.如权利要求11所述的方法，其特征在于，当所述的电荷储存层的初始状态为一电子储存状态，所述的施加所述的第一电压偏压与所述的第二电压偏压的步骤之后接着所述的施加所述的第三电压偏压与所述的第一零电压偏压的步骤。
14.如权利要求13所述的方法，其特征在于，所述的方法更包含：
对所述的控制栅极电极、所述的井电极与所述的第二半导体区域施加一第三零电压偏压一时间长度，所述的时间长度系位于所述的施加所述的第一电压偏压与所述的第二电压偏压步骤与施加所述的第三电压偏压与所述的第一零电压偏压步骤之间。
15.如权利要求11所述的方法，其特征在于，当所述的电荷储存层的初始状态为一电洞储存状态，所述的施加所述的第四电压偏压与所述的第二零电压偏压步骤之后接着所述的施加所述的第一电压偏压与所述的第二电压偏压的步骤。
16.如权利要求15所述的方法，其特征在于，所述的方法更包含：
对所述的控制栅极电极、所述的井电极与所述的第二半导体区域施加一第三零电压偏压一时间长度，所述的时间长度系位于所述的施加所述的第四电压偏压与所述的第二零电压偏压步骤与所述的施加所述的第一电压偏压与所述的第二电压偏压步骤之间。
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