CN1993767A - 快闪存储单元以及编程快闪存储装置的方法 - Google Patents
快闪存储单元以及编程快闪存储装置的方法 Download PDFInfo
- Publication number
- CN1993767A CN1993767A CNA2005800262535A CN200580026253A CN1993767A CN 1993767 A CN1993767 A CN 1993767A CN A2005800262535 A CNA2005800262535 A CN A2005800262535A CN 200580026253 A CN200580026253 A CN 200580026253A CN 1993767 A CN1993767 A CN 1993767A
- Authority
- CN
- China
- Prior art keywords
- voltage
- programming
- source electrode
- memory storage
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000005055 memory storage Effects 0.000 claims description 59
- 238000003860 storage Methods 0.000 claims description 45
- 230000005540 biological transmission Effects 0.000 claims description 28
- 238000005513 bias potential Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 14
- 238000012546 transfer Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- 238000005381 potential energy Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 108010032595 Antibody Binding Sites Proteins 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 101100216008 Gallus gallus ANPEP gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明系揭露一种快闪存储单元(12)以及编程快闪存储装置(28)之方法。编程之方法能包括施加个别的编程电压至存储装置的控制栅极(32)与漏极(42)。源极偏压电位能施加至该存储装置的源极(38)。施加该源极偏压电位系系以选择性的施加编程电压其中之一者至源极偏压切换装置(44)所控制。
Description
技术领域
本发明大致上系有关于非挥发性之存储装置，更详而言之，系指关于使用源极接合点偏压(source junction bias)以编程快闪存储单元的存储装置的方法以提升编程控制。
背景技术
现代集成电路制造之普遍趋势系在集成电路存储单元(如快闪存储单元)上增加每单位面积所储存之资料量。也就是说，随着快闪存储技术进步，其速度与存储密度会变得越来越快。现代快闪存储单元系以储存于组成存储单元的存储单元(memory cell)数组中的电荷之非挥发性为特征。
存储单元时常包含相当大量之核心存储装置(core memorydevices)(有时称为核心存储单元)。这些核心存储装置能包括浮闸存储(floating gate device)，其中，导电电荷储存区(或浮闸)系位于导电的字线与基板之信道区之间。该信道区系横向地设置于一对位线之间。该浮闸能通过个别的介电质层从该字线与信道区分开。在一个替代的配置中，该浮闸能通过能储存于数个电荷储存区内之非导电的电荷储存层来代替。举例来说，正常的位(normal bit)能通过电荷储存区来储存，该电荷储存区系邻近与存储装置有关之第一位线；互补位(complimentary bit)能通过电荷储存区来储存，该电荷储存区系邻近与存储装置有关之第二位线。
上述存储装置的编程能通过例如热电子注入(hot electron injection)而实现。热电子注入牵涉通过在某特定期间持续施加合适的电压电位至该字线(连接至或定义存储装置的控制栅极之字线)脉冲(pulsing)装置与该存储装置的漏极。在编程脉冲期间，能通过施加偏压电位(biaspotential)至源极以协助控制注入至存储装置内之电荷量。
除了增加快闪存储之资料储存密度外，另一个趋势系朝向低电力应用。举例来说，有一些应用系提供小至1.8伏特(volts)之操作电压(Vcc)。在这些应用中，与核心存储数组有关的控制逻辑可能无法如所期望般表现。举例来说，在低电力应用中，将源极偏压电位(例如约0.8volts)耦接至经编程之存储装置的源极之传输晶体管(pass transistor)系可由没有完全导通该传输晶体管的电压所驱动。结果，在经编程之存储装置的源极接合点(source junction)之电位能提升，因此降低了经编程之存储装置的漏极与源极间之电压差。此情形导致减缓存储装置的编程与自动程序干扰(automatic program disturb；APD)之潜在失败(potential failure)。APD亦称为删除后自动程序干扰(automatic programdisturb after erase；APDE)系为对该过度删除(over-erased)之快闪存储单元校正之程序。在APD程序之期间，足够之电荷载子(如电子)在抹除程序后再注入(reinject)至电荷储存层内，以储存该过度抹除之快闪存储临界电压(th(threshold voltage)。
因此，需要有能够在低电力应用之编程期间施加期望的源极侧偏压(source side bias)之快闪存储单元以及编程之方法。
发明内容
根据本发明之一个观点，本发明系针对一种从存储单元编程快闪存储装置的方法。该方法能包括施加编程栅极电压至存储装置的控制栅极；施加编程漏极电压至存储装置的漏极；以及耦接源极偏压电位至具有大于可从外部电源获得之存储单元的操作电压的电压的控制信号所控制之传输晶体管存储装置的源极。
根据本发明之另一个观点，本发明系针对一种从存储单元编程快闪存储装置的方法。该方法能包括施加个别的编程电压至存储装置的控制栅极与漏极；以及施加源极偏压电位至该存储装置的源极，其中，施加该源极偏压电位系以选择性的施加编程电压其中之一者至源极偏压切换装置所控制。
根据本发明之又一个观点，本发明系针对一种具有在扇区中配置的数个快闪存储装置的快闪存储单元。该存储单元能包括有关于数条位线与电荷储存层所配置的数个字符线以操作形成该存储装置；在编程期间，传输晶体管可选择地操作以响应控制信号以便耦接源极偏压至通过连接到作为该记忆装置的源极导电区功能之位线所定义之共源极接合点；以及用以选择性的施加作为控制信号之编程栅极电压或编程漏极电压的其中之一者至传输晶体管的控制电路。
附图说明
通过参照以下的描述与图标，本发明更进一步的特征将会更显而易见，其中：
图1系示具有数个核心存储装置的示范的存储单元，该存储单元系能应用于根据本发明之编程之方法之示意方块图；
图2系示从存储单元的核心存储数组扇区之实例之示意方块图；
图3系示沿着图2之线3--3之核心存储数组之示范核心记忆装置的剖面图示；以及
图4系示根据本发明使用源极侧偏压之将被编程之存储装置列之示意图。
具体实施方式
在接下来之详述中，不管组件符号是否显示于本发明不同之实施例中，相同的组件将以相同之参考数字表示。为了以清楚及简洁之方式说明本发明，将不刻意要求附图之比例，而某些特征将以某种示意的方式来显示。
本发明之观点系关于编程非挥发性、电子式可抹除快闪(flashelectrically erasable)、以及可程序存储装置的方法。更具体而言，该方法系关于当施加偏压至存储装置的源极时，将存储装置编程之方法。源极侧偏压电位系使用以高于可用的操作电压的电压来驱动栅极(如传输晶体管)而耦接至源极。举例来说，该栅极能以至少三倍高于可用的操作电压的电压来驱动。在一个实施例中，该栅极系以漏极泵电压(drain pump voltage)来驱动。在另一个实施例中，该栅极系以施加至将编程之存储装置的栅极之编程电压来驱动。
此处所描述之技术系可应用于各种快闪存储装置，包括如浮闸存储装置的NOR架构存储装置与每个装置具有两个或多个电荷储存区之介电质电荷储存装置。应了解的是，其它类型之存储装置(如NAND架构存储装置)亦能使用此处所描述之技术来编程。然而，本发明将以编程浮闸存储装置为示范内容来描述。
请参照图1，其显示存储单元2之方块示意图。该存储单元2能包括含有数个存储装置的核心存储数组4，该存储装置包括例如用以储存资料之核心存储装置，以及用以追踪核心存储装置的资料层行为(datalevel behavior)一段时间之动态参考存储装置。例如外部参考6之其它存储装置亦能形成部分之存储单元2。该外部参考6系从核心存储数组4分割出来且能包括例如抹除验证参考单元(erase verify referencecells)、程序验证参考单元(program verify reference cells)、以及软件编程参考单元(soft programming reference cells)。包括例如逻辑电路8所控制之编程、验证、读取、以及抹除等存储单元2之各种操作。如在所属技术领域具有通常知识者所能领会，该存储单元2能通过该存储单元2之顾客使用以储存信息(例如资料或可执行的程序代码(executable code))。
请参照图2，所显示为上视图，其显示核心存储数组扇区10之方块示意图。应了解的是，该核心存储数组扇区10能依所期望之尺寸来制成。该存储单元2之存储数组4能包括多个扇区(multiple sector)10。
请参照图3，存储数组10能包括具有数个以埋藏位线格式(buriedbitline format)形成之位线(bitlines)14之半导体基板12。在位线14上面形成下介电层(或穿隧介电层16)、电荷储存层18、以及顶部介电层20。数条字线(wordlines)22能形成在顶部介电层20上面。位线接点(bitlinecontacts)24能用以建立电性连接至位线14。
在所图标之实施例中，电荷储存层18系导电的(例如由掺杂多晶硅(doped-polysilicon)所制成)且在相邻的位线14之间及字线22下面之区域内形成浮闸26以有效地(operatively)形成「浮闸(floating gate)」存储装置(或单元)28。对于每一个装置28而言，位线14之相邻对(adjacentpairs)形成在各种编程、验证、读取、以及抹除操作期间分别作用为源极与漏极之导电的区域。插入于各对位线14之间，该基板12形成信道区域30，其系由施加电压至作用为栅极电极之对应字线22所有效控制。因此，该字线22能视为用以定义控制栅极。在替代的配置中，控制栅极系由字线22互相连接之个别的导电岛(conductive islands)或导电衬壂(conductive pads)所形成。层间介电层34可存在于浮闸26之间以将浮闸26彼此隔离。
在另一个实施例中，电荷储存层18系非导电的(例如由如硅氮化物之介电质材料所制成)。此配置导致介电质电荷储存装置或对偶单元(dual cell)存储装置的形成，且包括一对能独立编程或读取之互补电荷捕捉区(complimentary charge trapping region)。此配置提供相邻的其中一个位线14之电荷之第一个单元(例如正常位)与相邻的另外一个位线14之电荷之第二个单元(例如互补位)之储存。在此实施例中，该电荷储存层18可持续地压在基板之数组10区域上。
在这两个实施例中，施加合适的电压至字线22与位线14提供扇区存储装置28之寻址(addressing)使得每一个存储装置28能够编程、读取、验证、与/或抹除。于此为了简明之目的，仅描述一个核心存储装置28之操作。然而，其余的存储装置28能具有相对应之结构与操作。
如在所属技术领域具有通常知识者所能领会，所图标之存储装置28系为示范的，且能修改该存储装置28。该修改能包括核心存储装置28之实体配置(例如存储装置的类型)、所使用之材料、掺杂参数(dopingparameters)等等之改变。然而，于此描述之编程、验证、读取、与/或抹除之技术能与此经修改之装置结合来使用。
对本发明之目的而言，将电荷储存至浮闸26内之编程技术系涉及热电子注入(亦称作信道热电子注入(channel hot electroninjection；CHE))。然而，应领会的是，该编程技术可作修改以适用于所用的特定存储装置的差异。
使用热电子注入，通过施加电压至其中一个位线14(例如作用为漏极之位线14a)与至字线22(例如作用为控制栅极32)能将浮闸26编程以储存电子。另一个位线14(例如作用为源极之位线14b)系提供载子(例如电子)以供存储装置28之CHE编程使用。在一个实施例中，施加偏电压电位至该源极。施加源极偏电位之讨论将详细说明如下。由于在编程期间施加偏电位至源极，因此能实现较佳之热电子注入的控制，因而致使该存储装置28之资料保存能力增加。举例来说，该源极偏电位能作用以限制该编程单元(programming cell)之编程电流并降低在相同位线上之没有编程单元的位线漏电(bitline leakage)。
施加至编程单元的控制栅极32、源极以及漏极之电压产生通过介电层16与20与电荷储存浮闸26之垂直电场以及从源极至漏极沿着信道32长边方向之横向电场(lateral electric field)。在规定的临界电压下，该信道30将反转(invert)使得电子从源极脱离并开始加速前往漏极。当电子沿着信道30之长边方向移动时，该电子获得能量，而一旦获得足够能量时，该电子能跳越底部介电层16之位能障而进入浮闸26，该浮闸即电子被捕捉之地方。这些经加速之电子系称为热电子，且一旦注入至浮闸26内，将待在浮闸26内。
验证存储装置28之编程状态与读取存储装置28能以相同方式实行。举例来说，为了读取该存储装置28，在验证与读取操作期间能施加电压至亦称为漏极之其中一个位线14，且能施加电压至控制栅极32。在验证与读取操作期间亦称为源极之其它位线14能接地。在这些操作期间，流经信道30之电流量能用来作为存储装置28临界电压的指示，且能对比参考电流(作为参考临界电压的指示)以决定该「读取」存储装置28之资料状态。
请参照图4，其显示使用源极侧偏压之被编程之存储装置28之列36之示意图。每一个装置28的源极(以个别的位线14实施)能有效地耦接以形成扇区源极节点(sector source node)40。在编程特定装置28期间，该编程装置28之漏极42(以个别的位线实施)能耦接至编程漏极电压(有时称为漏极泵电压(drain pump voltage))，而字线22能耦接至编程栅极电压(有时称为栅极泵电压(gate pump voltage))。在一个实施例中，该漏极泵电压约为5.5volts而该栅极泵电压约为9.3volts。
在编程期间，该扇区源极节点40能透过传输晶体管(passtransistor)44耦接至总体的源极侧偏压电位，或偏压信号。举例来说，该扇区源极节点40能连接至传输晶体管44的源极，而该偏压信号能施加至传输晶体管44之漏极。固定电阻器46能连接于传输晶体管44之漏极与接地之间。该固定电阻器46在编程期间作为源极-电压-源极(source-voltage-source)并限制漏泄电流，因此提升编程效率。在一个实施例中，该偏压信号约为0.8volts。
应领会到的是，如果传输晶体管44在编程期间没有导通或没有完全导通，则在区段源极节点40之电位能提高，导致存储装置28之编程操作降级(degradation)。举例来说，在低电力应用中(例如正1.8volts之Vcc及负1.6volts之Vcc)，从外部电源至存储单元2之可用的操作电压相对于偏压信号系能为小的(例如传输晶体管44的源极上之逆向偏压(back bias)约为0.8至1.0volts)。在此情形中，使用操作电压以闸控(gate)该传输晶体管44将可能导致无法完全导通该传输晶体管44。
因此，传输晶体管44系使用相对于偏压信号为大的电压(此处称为传输晶体管栅极电压)而导通。在一个实施例中，该传输晶体管栅极电压系从外部电源将至少三倍于可用的操作电压供应至存储单元。在另一个实施例中，漏极泵电压系耦接以使用作为传输晶体管栅极电压。在又一个实施例中，该编程栅极电压系耦接以使用作为传输晶体管栅极电压。在一个实施例中，使用约为5.5volts之漏极泵电压、约为9.3volts之编程栅极电压、约为1.8volts之操作电压，则该传输晶体管栅极电压可能约为三倍至五倍之操作电压。
传输晶体管控制电路48能通过选择性的施加传输晶体管栅极电压至传输晶体管44之栅极而将传输晶体管44导通或关闭。举例来说，该控制电路48能在逻辑输入处接收来自逻辑电路8(图1)之逻辑信号。这些逻辑信号能控制该控制电路48之逻辑电路50以闸控施加在电压输入处所接收之电压交换器52至该控制电路48至作为该传输晶体管栅极电压的传输晶体管44之栅极。在该传输晶体管栅极电压系为漏极泵电压的实施例中，将该漏极泵电压施加至该控制电路48之电压输入处。在该传输晶体管栅极电压系为该编程栅极电压的实施例中，将该编程栅极电压施加至该控制电路48之电压输入处。该交换器52能以传输晶体管来实行，其中，栅极系通过逻辑电路50所控制、漏极系连接至电压输入处、以及源极系连接至传输晶体管44之栅极。应领会的是，该控制电路48能够嵌入作为逻辑电路8之一部份。
不管在使用漏极泵电压或编程栅极电压作为传输晶体管栅极电压的实施例中，编程电压系使用于存储单元2之逻辑操作中。在所描述之范例中，施加该所需之电压系作为输入至该控制电路48，该控制电路48系选择性地施加编程电压来作为控制信号至传输晶体管44。结果得到了使用作为控制信号之编程电压，还有实行存储装置28之CHE编程之电压。
即使已详细说明本发明特定实施例，应了解的是，本发明不受限于对应之范畴，而且包含有关于附加的申请专利范围之精神与条文下之所有的改变、修饰以及等效物。
Claims (10)
1.一种编程存储单元(2)的快闪存储装置(28)的方法，包含：
施加编程栅极电压至该存储装置的控制栅极(32)；
施加编程漏极电压至该存储装置的漏极(42)；以及
通过具有比从外部电源可用于该存储单元的操作电压大的电压的控制信号所控制的传输晶体管而耦接源极偏压电位至该存储装置的源极(38)。
2.如权利要求1所述的方法，其中，该控制信号是编程漏极电压的选择性施加。
3.如权利要求1所述的方法，其中，该控制信号是编程栅极电压的选择性施加。
4.如权利要求1所述的方法，其中，该控制信号的电压是从外部电源可用于该存储单元的操作电压的至少三倍。
5.如权利要求1到4中任一项所述的方法，其中，耦接源极偏压电位至该存储装置的源极包括耦接源极偏压电位至该存储装置的扇区的共源极接合节点(40)。
6.如权利要求1到5中任一项所述的方法，其中，该传输晶体管耦接源极-电压-源极电阻器(46)至该存储装置的源极。
7.如权利要求1到6中任一项所述的方法，其中，通过使用逻辑电路(8)而将该控制信号选择性地施加至该传输晶体管。
8.如权利要求1到7中任一项所述的方法，其中，从浮栅存储装置与电荷捕捉介电存储装置中选择该存储装置。
9.一种具有配置在扇区中的数个快闪存储装置(28)的快闪存储单元(2)，包含：
相对于数条位线(14)与电荷储存层(18)而配置以有效地形成该存储装置的数条字线(22)；
在编程期间响应控制信号而选择性操作以耦接源极偏压至共源极接合节点(40)的传输晶体管(44)，该共源极接合节点(40)由连接成作为该存储装置的源极导电区而起作用的位线所定义；以及
用以选择性地施加编程栅极电压或编程漏极电压的其中之一至该传输晶体管以作为该控制信号的控制电路(48)。
10.如权利要求9所述的存储单元，还包含连接至该传输晶体管的源极偏压输入节点的源极-电压-源极电阻器(46)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/909,693 | 2004-08-02 | ||
| US10/909,693 US7042767B2 (en) | 2004-08-02 | 2004-08-02 | Flash memory unit and method of programming a flash memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1993767A true CN1993767A (zh) | 2007-07-04 |
Family
ID=34968955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005800262535A Pending CN1993767A (zh) | 2004-08-02 | 2005-04-29 | 快闪存储单元以及编程快闪存储装置的方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7042767B2 (zh) |
| EP (1) | EP1774530B1 (zh) |
| JP (1) | JP2008508662A (zh) |
| KR (1) | KR100928737B1 (zh) |
| CN (1) | CN1993767A (zh) |
| DE (1) | DE602005004553T2 (zh) |
| TW (1) | TWI373047B (zh) |
| WO (1) | WO2006022908A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101903955A (zh) * | 2007-12-20 | 2010-12-01 | 桑迪士克公司 | 抗单元源极ir降的源电势调整 |
| CN112863580A (zh) * | 2021-01-22 | 2021-05-28 | 珠海创飞芯科技有限公司 | 一种存储器的编程方法及存储器 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8587049B2 (en) * | 2006-07-17 | 2013-11-19 | Spansion, Llc | Memory cell system with charge trap |
| US7586787B2 (en) * | 2007-09-20 | 2009-09-08 | Kilopass Technology Inc. | Reducing bit line leakage current in non-volatile memories |
| US8274829B2 (en) * | 2008-06-09 | 2012-09-25 | Aplus Flash Technology, Inc. | Row-decoder and source-decoder structures suitable for erase in unit of page, sector and chip of a NOR-type flash operating below +/− 10V BVDS |
| US8295087B2 (en) * | 2008-06-16 | 2012-10-23 | Aplus Flash Technology, Inc. | Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/− 10v BVDS |
| US8289775B2 (en) * | 2008-06-20 | 2012-10-16 | Aplus Flash Technology, Inc. | Apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array |
| EP2915161B1 (en) | 2012-11-05 | 2020-08-19 | University of Florida Research Foundation, Inc. | Brightness compensation in a display |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204835A (en) * | 1990-06-13 | 1993-04-20 | Waferscale Integration Inc. | Eprom virtual ground array |
| US5346842A (en) * | 1992-02-04 | 1994-09-13 | National Semiconductor Corporation | Method of making alternate metal/source virtual ground flash EPROM cell array |
| JP2917722B2 (ja) * | 1993-01-07 | 1999-07-12 | 日本電気株式会社 | 電気的書込消去可能な不揮発性半導体記憶装置 |
| US5717634A (en) * | 1995-07-19 | 1998-02-10 | Texas Instruments Incorporated | Programmable and convertible non-volatile memory array |
| US6009017A (en) * | 1998-03-13 | 1999-12-28 | Macronix International Co., Ltd. | Floating gate memory with substrate band-to-band tunneling induced hot electron injection |
| US5875130A (en) * | 1998-05-27 | 1999-02-23 | Advanced Micro Devices | Method for programming flash electrically erasable programmable read-only memory |
| US5901090A (en) * | 1998-05-27 | 1999-05-04 | Advanced Micro Devices | Method for erasing flash electrically erasable programmable read-only memory (EEPROM) |
| US6309926B1 (en) * | 1998-12-04 | 2001-10-30 | Advanced Micro Devices | Thin resist with nitride hard mask for gate etch application |
| US6046932A (en) * | 1999-08-13 | 2000-04-04 | Advanced Micro Devices, Inc. | Circuit implementation to quench bit line leakage current in programming and over-erase correction modes in flash EEPROM |
| US6275415B1 (en) * | 1999-10-12 | 2001-08-14 | Advanced Micro Devices, Inc. | Multiple byte channel hot electron programming using ramped gate and source bias voltage |
| JP2001195890A (ja) * | 2000-01-12 | 2001-07-19 | Sharp Corp | 不揮発性半導体メモリ装置の書込み方式および書込み回路 |
| US6215702B1 (en) * | 2000-02-16 | 2001-04-10 | Advanced Micro Devices, Inc. | Method of maintaining constant erasing speeds for non-volatile memory cells |
| US6356482B1 (en) * | 2000-02-24 | 2002-03-12 | Advanced Micro Devices, Inc. | Using negative gate erase voltage to simultaneously erase two bits from a non-volatile memory cell with an oxide-nitride-oxide (ONO) gate structure |
| US6246611B1 (en) * | 2000-02-28 | 2001-06-12 | Advanced Micro Devices, Inc. | System for erasing a memory cell |
| US6295228B1 (en) * | 2000-02-28 | 2001-09-25 | Advanced Micro Devices, Inc. | System for programming memory cells |
| US6331951B1 (en) * | 2000-11-21 | 2001-12-18 | Advanced Micro Devices, Inc. | Method and system for embedded chip erase verification |
| US6344994B1 (en) * | 2001-01-31 | 2002-02-05 | Advanced Micro Devices | Data retention characteristics as a result of high temperature bake |
| US6400624B1 (en) * | 2001-02-26 | 2002-06-04 | Advanced Micro Devices, Inc. | Configure registers and loads to tailor a multi-level cell flash design |
| US6456533B1 (en) * | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Higher program VT and faster programming rates based on improved erase methods |
| US6307784B1 (en) * | 2001-02-28 | 2001-10-23 | Advanced Micro Devices | Negative gate erase |
| US6442074B1 (en) * | 2001-02-28 | 2002-08-27 | Advanced Micro Devices, Inc. | Tailored erase method using higher program VT and higher negative gate erase |
| US6510085B1 (en) * | 2001-05-18 | 2003-01-21 | Advanced Micro Devices, Inc. | Method of channel hot electron programming for short channel NOR flash arrays |
| US6522585B2 (en) * | 2001-05-25 | 2003-02-18 | Sandisk Corporation | Dual-cell soft programming for virtual-ground memory arrays |
| US6370061B1 (en) * | 2001-06-19 | 2002-04-09 | Advanced Micro Devices, Inc. | Ceiling test mode to characterize the threshold voltage distribution of over programmed memory cells |
| JP2003123493A (ja) * | 2001-10-12 | 2003-04-25 | Fujitsu Ltd | ソース電位を制御してプログラム動作を最適化した不揮発性メモリ |
-
2004
- 2004-08-02 US US10/909,693 patent/US7042767B2/en not_active Expired - Lifetime
-
2005
- 2005-04-29 EP EP05746549A patent/EP1774530B1/en active Active
- 2005-04-29 JP JP2007524789A patent/JP2008508662A/ja active Pending
- 2005-04-29 CN CNA2005800262535A patent/CN1993767A/zh active Pending
- 2005-04-29 WO PCT/US2005/014979 patent/WO2006022908A1/en active IP Right Grant
- 2005-04-29 KR KR1020077003028A patent/KR100928737B1/ko not_active IP Right Cessation
- 2005-04-29 DE DE602005004553T patent/DE602005004553T2/de active Active
- 2005-07-29 TW TW094125726A patent/TWI373047B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101903955A (zh) * | 2007-12-20 | 2010-12-01 | 桑迪士克公司 | 抗单元源极ir降的源电势调整 |
| CN112863580A (zh) * | 2021-01-22 | 2021-05-28 | 珠海创飞芯科技有限公司 | 一种存储器的编程方法及存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7042767B2 (en) | 2006-05-09 |
| EP1774530B1 (en) | 2008-01-23 |
| DE602005004553T2 (de) | 2009-01-29 |
| EP1774530A1 (en) | 2007-04-18 |
| KR100928737B1 (ko) | 2009-11-27 |
| KR20070038547A (ko) | 2007-04-10 |
| WO2006022908A1 (en) | 2006-03-02 |
| DE602005004553D1 (de) | 2008-03-13 |
| TWI373047B (en) | 2012-09-21 |
| TW200620295A (en) | 2006-06-16 |
| US20060023511A1 (en) | 2006-02-02 |
| JP2008508662A (ja) | 2008-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100475119B1 (ko) | Ｓｏｎｏｓ 셀이 채용된 ｎｏｒ 형 플래시 메모리 소자의동작 방법 | |
| US7573742B2 (en) | Nonvolatile semiconductor memory | |
| US5850091A (en) | Semiconductor memory device and method of reading a data therefrom | |
| CN1993767A (zh) | 快闪存储单元以及编程快闪存储装置的方法 | |
| CN101490837B (zh) | 非易失性半导体存储器及其驱动方法 | |
| JPH09162314A (ja) | 不揮発性半導体記憶装置および記憶方法 | |
| CN1551240A (zh) | 非易失性半导体存储装置 | |
| JP2718716B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ書替え方法 | |
| KR20090006174A (ko) | 메모리 디바이스들을 소거하고 메모리 디바이스를 멀티 레벨로 프로그램하기 위한 방법들 | |
| KR100299989B1 (ko) | 불휘발성반도체기억장치 | |
| CN1182939A (zh) | 非易失性存储装置 | |
| CN1229811C (zh) | Eeprom使用的单一晶体管存储单元 | |
| JP3908432B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| US7151697B2 (en) | Non-volatile semiconductor memory | |
| CN1215561C (zh) | 可随机编程的非挥发半导体存储器 | |
| US20230386574A1 (en) | Flash memory | |
| JP2885412B2 (ja) | 不揮発性半導体メモリ装置 | |
| KR100714033B1 (ko) | 플래쉬 메모리 소자의 소거 방법 및 이를 위한 회로 | |
| JP2725086B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| JPH11177069A (ja) | 不揮発性半導体記憶装置およびその書き換え方法 | |
| JP2870284B2 (ja) | 電気的に消去可能な不揮発性半導体記憶装置 | |
| KR100864993B1 (ko) | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 | |
| CN118522324A (zh) | 一种存储器件的控制方法 | |
| JP2551358B2 (ja) | フラッシュ型不揮発性半導体記憶装置 | |
| CN1407627A (zh) | 分离式位线结构的非挥发性半导体存储单元 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |