CN101490837B - 非易失性半导体存储器及其驱动方法 - Google Patents

非易失性半导体存储器及其驱动方法 Download PDF

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Abstract

本发明的课题为提供一种非易失性半导体存储器，其由利用了避免写入速度和读取速度的下降的岛状半导体层的侧壁的存储单元构成。为了解决上述课题，上述非易失性半导体存储器在半导体衬底上形成岛状半导体层，该岛状半导体层具有下列构成而组成非易失性半导体存储单元，即：漏极扩散层，其形成于岛状半导体层上部；源极扩散层，其形成于岛状半导体层下部；电荷蓄积层，其隔着栅极绝缘膜而形成于夹置在漏极扩散层和源极扩散层的侧壁的沟道区域上；以及控制栅极，其形成于电荷蓄积层上。将该非易失性半导体存储单元以阵列状排列且将连接于漏极扩散层的比特线布线于列方向，将控制栅极线布线于行方向，将连接于源极扩散层的源极线布线于列方向，其中，上述非易失性半导体存储器是按每规定数的控制栅极线形成连接于源极线的共用源极线，该共用源极线由金属形成，将该共用源极线布线于行方向。

Description

非易失性半导体存储器及其驱动方法
技术领域
本发明涉及一种非易失性半导体存储器及其驱动方法。
背景技术
提出了一种由如下那样的存储单元构成的快闪存储器(例如，参照专利文献1以及非专利文献1)：能够以较小的衬底占有面积充分确保电荷蓄积层和控制栅极之间的电容量，且具有优异的写入、擦除效率，并在形成于半导体衬底的表面的岛状半导体层的侧壁具有以围绕岛状半导体层的方式形成的电荷蓄积层和控制栅极。
在上述快闪存储器中，利用热电子而向电荷蓄积层注入电荷。将由于该电荷蓄积层的电荷蓄积状态的差异而引起的阈值电压的差异存储为数据“0”、“1”。例如，在电荷蓄积层使用浮置(浮遊)栅极的N沟道的存储单元的情况下，为了向浮置栅极注入电荷，而向控制栅极和漏极扩散层提供高电压，并将源极扩散层和半导体衬底接地。此时，利用源极/漏极间的电压而提高半导体衬底的电子的能量，使其越过沟道氧化膜的能量势垒(障壁)而注入至电荷蓄积层。通过该电荷注入而使存储单元的阈值电压往正方向移动。流过源极/漏极间的电流中，注入至电荷蓄积层的比率较小。因此，写入所需的电流为每单元100μA的量级。另外，在NOR型快闪存储器中，读取时所流过的电流是30μA程度。
由利用上述岛状半导体层的侧壁的存储单元构成的快闪存储单元阵列在源极线或源极面使用扩散层。相比于金属，扩散层为高电阻。当电流流过电阻时，产生电位差。因此，写入时，存储单元的源极扩散层的电压成为比0V更高的电压，源极/漏极间的电压降低，流过源极/漏极间的电流减少，使写入速度下降。另外，即使在读取时，存储单元的源极扩散层的电压也成为比0V更高的电压，源极/漏极间的电压降低，流过于源极/漏极间的电流减少，使读取速度下降。
专利文献1：日本特开平8-148587号公报
非专利文献1：Howard Pein等，IEEE Electron DeviceLetters，Vol.14，No.8，pp.415-pp.417，1993年
发明内容
发明要解决的问题
因此，本发明的目的在于提供一种非易失性半导体存储器，该非易失性半导体存储器由利用了避免写入速度和读取速度降低的岛状半导体层的侧壁的存储单元构成。
用于解决问题的方案
为了解决上述的问题，本发明具有如下的结构。根据本发明的一个特征，是一种非易失性半导体存储器，其中，从衬底侧顺次形成源极区域、沟道区域以及漏极区域并具有隔着栅极绝缘膜而形成于所述沟道区域的外侧的电荷蓄积层以及隔着绝缘层以覆盖该电荷蓄积层的方式形成于该电荷蓄积层的外侧的控制栅极的存储单元，以n行m列的阵列状配置于所述衬底上，
该非易失性半导体存储器包含有下列布线而构成，即：
多条第一源极线，其以将排列于所述阵列的列方向的存储单元的源极区域相互连接的方式布线于列方向；
多条平行的比特线，其以将排列于所述列方向的存储单元的漏极区域相互连接的方式，在与所述第一源极线不同的层，布线于列方向；以及
栅极线，其以将排列于与所述列方向实质上垂直的行方向的存储单元的控制栅极相互连接的方式布线于行方向，
第二源极线，其由相互连接所述第一源极线的金属所形成，并针对所述阵列的每p行(p＜n)各布线1行。
另外，根据本发明的又一特征，是一种非易失性半导体存储器，其中，从衬底侧顺次形成源极区域、沟道区域和漏极区域并具有隔着栅极绝缘膜而形成于所述沟道区域的外侧的电荷蓄积层以及隔着绝缘层以覆盖该电荷蓄积层的方式而形成于该电荷蓄积层的外侧的控制栅极的存储单元，以n行m列的阵列状配置于所述衬底上，该非易失性半导体存储器包含：
第一共用扩散源极线，其以将分别排列于所述阵列的行及列方向的存储单元的源极区域相互连接的方式布线；
多条平行的比特线，其以将排列于所述列方向的存储单元的漏极区域相互连接的方式，在与所述第一共用扩散源极线不同层中布线于列方向；
栅极线，其以排列于与所述列方向实质上垂直的行方向的存储单元的控制栅极相互连接的方式布线于行方向；以及
第二源极线，其由连接所述第一共用扩散源极线的金属所形成，且针对所述阵列的每p行(p＜n)各布线1行。
另外，根据本发明所涉及的非易失性半导体存储器的驱动方法的特征，是一种向非易失性半导体存储器写入的方法，包括：
对所选择的比特线施加0V或正的第一电压，对非选择的比特线施加0V，对所选择的栅极线施加正的第二电压，对非选择的栅极线施加0V，对第一源极线或第一共用扩散源极线以及第二源极线施加0V，从而利用热电子对所选择的存储单元进行向电荷蓄积层的电荷注入。
另外，根据本发明所涉及的非易失性半导体存储器的驱动方法的另一特征，是一种从非易失性半导体存储器读取的方法，包括：
对所选择的栅极线施加正的第一电压，对非选择的栅极线施加0V，对第一源极线或第一共用扩散源极线以及第二源极线施加0V，对所选择的比特线施加正的第二电压，从而读取所选择的存储单元。
另外，根据本发明所涉及的非易失性半导体存储器的驱动方法的又一特征，是一种非易失性半导体存储器的擦除方法，包括：
对比特线、第一源极线或第一共用扩散源极线、以及第二源极线施加正的第一电压，对栅极线施加0V，从而利用FN(Fowler-Nordheim：福勒-诺德海)隧道电流从所有的存储单元的电荷蓄积层放出电荷。
另外，根据本发明所涉及的非易失性半导体存储器的驱动方法的又一特征，是一种非易失性半导体存储器的擦除方法，包括：
对比特线、第一源极线或第一共用扩散源极线、以及第二源极线施加正的第一电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，从而利用FN隧道电流从与所选择的栅极线相连接的存储单元的电荷蓄积层放出电荷。
发明的效果
根据本发明，由于在每规定数的栅极线具有使用金属而形成的第二源极线，因此能够使源极线低电阻化，能够在写入时向存储单元的源极扩散层提供0V，能够向源极/漏极间提供充分的电压，能够使源极/漏极间流过充分的电流，能够避免写入速度的下降。另外，即使在读取时，也能够向存储单元的源极扩散层提供0V，对源极/漏极间能够提供充分的电压，能够使源极/漏极间流过充分的电流，能够避免读取速度的下降。
附图说明
图1是本发明所涉及的非易失性半导体存储器的布局。
图2是与本发明所涉及的非易失性半导体存储器的图1的X1-X’1截面图对应的截面图。
图3是与本发明所涉及的非易失性半导体存储器的图1的Y1-Y’1截面图对应的截面图。
图4是与本发明所涉及的非易失性半导体存储器的图1的Y2-Y’2截面图对应的截面图。
图5是本发明所涉及的非易失性半导体存储器的布局。
图6是与本发明所涉及的非易失性半导体存储器的图1的X1-X’1截面图对应的截面图。
图7是与本发明所涉及的非易失性半导体存储器的图1的Y1-Y’1截面图对应的截面图。
图8是与本发明所涉及的非易失性半导体存储器的图1的Y2-Y’2截面图对应的截面图。
图9是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图10是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图11是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图12是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图13是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图14是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图15是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图16是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图17是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图18是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图19是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图20是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图21是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图22是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图23是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图24是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图25是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图26是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图27是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图28是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图29是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图30是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图31是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图32是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图33是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图34是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图35是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图36是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图37是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图38是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图39是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图40是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图41是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图42是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图43是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图44是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图45是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图46是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图47是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图48是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图49是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图50是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图51是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图52是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图53是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图54是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图55是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图56是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图57是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图58是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图59是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图60是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图61是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图62是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图63是表示本发明所涉及的存储单元阵列的制造例的X1-X’1截面工序图。
图64是表示本发明所涉及的存储单元阵列的制造例的Y1-Y’1截面工序图。
图65是表示本发明所涉及的存储单元阵列的制造例的Y2-Y’2截面工序图。
图66是表示数据写入时的电位关系的图。
图67是表示数据读取时的电位关系的图。
图68是表示擦除所有存储单元时的电位关系的图。
图69是表示擦除连接于所选择的栅极线的存储单元时的电位关系的图。
图70是表示本发明所涉及的其它实施例的俯视图。
图71是表示本发明所涉及的其它实施例的俯视图。
图72是表示本发明所涉及的其它实施例的截面图。
附图标记说明
1：硅氧化膜；2：第一源极线(1stSL)；3：源极扩散层；4：岛状半导体层；5：漏极扩散层；6：电荷蓄积层；7：栅极线(WL)；8：比特线；9：第二源极线(2ndSL)；10：第一共用扩散源极线；100：P型硅；101：岛状半导体层；102：隧道绝缘膜；103、105：多晶硅膜；104：内聚晶绝缘膜；106：抗蚀剂；107、109：层间绝缘膜；108：金属；200：所选择的比特线；201：非选择的比特线；202：所选择的栅极线；203：非选择的栅极线；204：第一源极线；205：第二源极线；300：电荷蓄积层；301：粒子状电荷蓄积层。
具体实施方式
本发明所涉及的非易失性半导体存储器包含形成于半导体衬底上的多个岛状半导体层。岛状半导体层由非易失性半导体存储单元构成，该非易失性半导体存储单元具有：漏极扩散层，其形成于岛状半导体层上部；源极扩散层，其形成于岛状半导体层下部；电荷蓄积层，其隔着栅极绝缘膜而形成于被漏极扩散层和源极扩散层夹置的侧壁的沟道区域上；以及控制栅极，其形成于电荷蓄积层上。并且，非易失性半导体存储器是以阵列状排列该非易失性半导体存储单元、并且将连接于漏极扩散层的比特线布线于列方向，将栅极线布线于行方向，将连接于源极扩散层的第一源极线布线于列方向的构造，并且，针对每规定数(例如64条)的控制栅极线在行方向布线1条由金属形成的共用源极线，此时，将该共用源极线连接于源极线。
另外，在该非易失性半导体存储器中，能够设为如下构造：在由扩散层形成的第一共用扩散源极线上以阵列状排列该非易失性半导体存储单元，并且将连接于漏极扩散层的比特线布线于列方向，将栅极线布线于行方向。并且，在该非易失性半导体存储器中，能够设为如下构造：针对每规定数(例如64条)的栅极线，在行方向布线1条由金属形成的第二源极线，此时，将该第二源极线连接于第一共用扩散源极线。
本发明的驱动方法，对所选择的比特线施加0V或正的第一电压，对非选择的比特线施加0V，对所选择的栅极线施加正的第二电压，对非选择的栅极线施加0V，对第一源极线或第一共用扩散源极线以及第二源极线施加0V，从而能够利用热电子对所选择的存储单元进行向电荷蓄积层的电荷注入。
本发明的驱动方法，对所选择的栅极线施加正的第一电压，对非选择的栅极线施加0V，对第一源极线或第一共用扩散源极线以及第二源极线施加0V，对所选择的比特线施加正的第二电压，从而能够读取所选择的存储单元。
本发明的驱动方法，对比特线、第一源极线或第一共用扩散源极线以及第二源极线施加正的第一电压，对栅极线施加0V，从而能够利用FN隧道电流从所有的存储单元的电荷蓄积层放出电荷。
本发明的驱动方法，对比特线、第一源极线或第一共用扩散源极线以及第二源极线施加正的第一电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，从而能够利用FN隧道电流从连接于所选择的栅极线的存储单元的电荷蓄积层放出电荷。
[实施例]
以下，根据附图所示的实施方式叙述本发明。此外，本发明并不限定于本实施方式。
在图1、图2、图3、图4中分别表示本发明所涉及的非易失性半导体存储器的布局和截面构造。本实施例中，在硅氧化膜1上形成第一源极线2和源极扩散层3，在其上形成岛状半导体层4，在该岛状半导体层4的上部形成漏极扩散层5，在被漏极扩散层5和源极扩散层3夹置的侧壁的沟道区域上形成隔着栅极绝缘膜而形成的电荷蓄积层6，在电荷蓄积层6上形成控制栅极，从而形成存储单元。将以把存储单元的控制栅极相互连接的方式布线于行方向的线作为栅极线7。在漏极扩散层上形成比特线8。另外，针对每规定数的栅极线(此处为每64条)，在第一源极线上形成配属于行的、由金属构成的第二源极线9。
另外，在图5、图6、图7、图8中分别表示本发明所涉及的非易失性半导体存储器的布局和截面构造。在本实施例中，在硅氧化膜1上形成第一共用扩散源极线10和源极扩散层3，在源极扩散层3上形成岛状半导体层4，在该岛状半导体层4的上部形成漏极扩散层5，在被漏极扩散层5和源极扩散层3夹置的侧壁的沟道区域上形成隔着栅极绝缘膜而形成的电荷蓄积层6，在电荷蓄积层6上形成控制栅极，从而形成存储单元。将以把存储单元的控制栅极相互连接的方式布线于行方向的线作为栅极线7。在漏极扩散层上形成比特线8。另外，针对每规定数的栅极线(此处为每64条)，在第一共用扩散源极线上形成配属于行的、由金属构成的第二源极线9。
以下，参照图9至图65说明用于形成本发明所涉及的非易失性半导体存储器所具备的存储单元阵列的构造的制造工序的一例。图9是在硅氧化膜1上形成P型硅100的SOI衬底的X1-X’1截面图。此外，图10是Y1-Y’1截面图，图11是Y2-Y’2截面图。X1-X’1截面是对应于图2的截面，Y1-Y’1截面是对应于图3的截面，Y2-Y’2截面是对应于图3的截面。
将抗蚀剂作为掩模，通过反应性离子蚀刻法对P型硅100进行蚀刻而形成第一源极线2(图12(X1-X’1)、图13(Y1-Y’1)、图14(Y2-Y’2))。
对氧化膜进行堆积，通过CMP进行平坦化，使用反应性离子蚀刻法进行蚀刻(图15(X1-X’1)、图16(Y1-Y’1)、图17(Y2-Y’2))。
将抗蚀剂作为掩模而使用，通过反应性离子蚀刻法对P型硅100进行蚀刻而形成岛状半导体层101(图18(X1-X’1)、图19(Y1-Y’1)、图20(Y2-Y’2))。岛状半导体层101的下部成为第一源极线。
接着，进行氧化而形成隧道绝缘膜102(图21(X1-X’1)、图22(Y1-Y’1)、图23(Y2-Y’2))。
接着，对多晶硅膜103进行堆积(图24(X1-X’1)、图25(Y1-Y’1)、图26(Y2-Y’2))。
接着，通过反应性离子蚀刻法对多晶硅膜进行蚀刻，以侧壁间隔物状而残存于岛状半导体侧壁，形成电荷蓄积层6(图27(X1-X’1)、图28(Y1-Y’1)、图29(Y2-Y’2))。
接着，进行氧化而形成内聚晶(Inter-Poly)绝缘膜104(图30(X1-X’1)、图31(Y1-Y’1)、图32(Y2-Y’2))。也可以通过CVD法而堆积绝缘膜。
接着，堆积多晶硅膜105(图33(X1-X’1)、图34(Y1-Y’1)、图35(Y2-Y’2))。
接着，通过CMP法而使多晶硅膜平坦化后，进行蚀刻(图36(X1-X’1)、图37(Y1-Y’1)、图38(Y2-Y’2))。
接着，通过公知的光刻技术而形成图案化后的抗蚀剂106(图39(X1-X’1)、图40(Y1-Y’1)、图41(Y2-Y’2))。
接着，将抗蚀剂作为掩模使用，通过反应性离子蚀刻法对多晶硅膜105进行蚀刻，以侧壁间隔物状而残存于电荷蓄积层侧壁，从而形成栅极线7(图42(X1-X’1)、图43(Y1-Y’1)、图44(Y2-Y’2))。
接着，通过离子注入法等而形成第一源极线2、源极扩散层3以及漏极扩散层5(图45(X1-X’1)、图46(Y1-Y’1)、图47(Y2-Y’2))。
接着，对所谓的硅氧化膜的层间绝缘膜107进行堆积，使用CMP法等进行平坦化后，将抗蚀剂作为掩模而使用，通过反应性离子蚀刻法对层间绝缘膜进行蚀刻(图48(X1-X’1)、图49(Y1-Y’1)、图50(Y2-Y’2))。
接着，通过溅镀法等堆积金属108(图51(X1-X’1)、图52(Y1-Y’1)、图53(Y2-Y’2))。
接着，利用反应性离子蚀刻法对金属进行蚀刻而形成第二源极线9(图54(X1-X’1)、图55(Y1-Y’1)、图56(Y2-Y’2))。
接着，堆积层间绝缘膜109(图57(X1-X’1)、图58(Y1-Y’1)、图59(Y2-Y’2))。
接着，利用CMP法等而使漏极扩散层露出(图60(X1-X’1)、图61(Y1-Y’1)、图62(Y2-Y’2))。
接着，利用溅镀法等而堆积金属，将抗蚀剂作为掩模而使用，对金属进行蚀刻而形成比特线8(图63(X1-X’1)、图64(Y1-Y’1)、图65(Y2-Y’2))。
以下，参照图66至图69说明本发明的非易失性半导体存储单元阵列的驱动方法。
如图66所示那样进行利用热电子向所选择的存储单元M1的电荷蓄积层注入(写入)电荷的动作。对所选择的比特线200施加0V或产生热电子的程度的电压(5V)，对非选择的比特线201施加0V，对所选择的栅极线202施加高电压(9V)，对非选择的栅极线203施加0V，对第一源极线204和第二源极线205施加0V。通过以上的动作，能够使用热电子将电荷注入至电荷蓄积层。
如图67所示那样进行所选择的存储单元M1的数据的读取动作。对所选择的栅极线202施加电压(3V)，对非选择的栅极线203施加0V，对第一源极线204和第二源极线205施加0V，对所选择的比特线200施加电压(0.5V)，由此能够读取所选择的存储单元。
如图68所示那样进行利用FN隧道电流从存储单元阵列的所有的存储单元的电荷蓄积层放出电荷(擦除)的动作。对所有的比特线和所有的第一源极线以及第二源极线施加擦除电压(18V)，对所有的栅极线施加0V，由此能够利用FN隧道电流从所有的存储单元的电荷蓄积层放出电荷。
如图69所示那样进行利用FN隧道电流从存储单元阵列的与所选择的栅极线相连接的存储单元的电荷蓄积层放出电荷(擦除)的动作。对所有的比特线、第一源极线以及第二源极线施加擦除电压(18V)，对所选择的栅极线202施加0V，对非选择的栅极线203施加能够阻止擦除的程度的电压(9V)，由此能够利用FN隧道电流从与所选择的栅极线相连接的存储单元的电荷蓄积层放出电荷。
另外，在实施例中，使用了在由岛状半导体层的漏极扩散层和源极扩散层所夹置的侧壁的沟道区域上隔着栅极绝缘膜而围绕岛状半导体的单一电荷蓄积层的构造的存储单元，但是电荷蓄积层并非必须为单一的电荷蓄积层，也可以如图70所示那样由一个或多个电荷蓄积层300包围岛状半导体的侧壁的沟道区域上的一部分。另外，也可以使用在控制栅极与岛状半导体层之间具有一个或多个粒子状的电荷蓄积层301或可蓄积电荷的区域的、能够利用热电子写入的构造的非易失性半导体存储单元(图71)、(图72)。
如上所述，根据本发明，在每规定数的栅极线具有使用金属而形成的第二源极线，因此能够使源极线实现低电阻化，在写入时能够对存储单元的源极扩散层提供0V，能够对源极/漏极间提供充分的电压，能够使源极/漏极间流过充分的电流，从而能够避免写入速度的降低。另外，在读取时，也能够向存储单元的源极扩散层提供0V，能够在源极/漏极间提供充分的电压，能够使源极/漏极间流过充分的电流，能够避免读取速度的降低。

Claims (6)

1.一种非易失性半导体存储器，其中，从衬底侧顺次形成源极区域、沟道区域和漏极区域并具有隔着栅极绝缘膜而形成于所述沟道区域的外侧的电荷蓄积层以及隔着绝缘层以覆盖该电荷蓄积层的方式形成于该电荷蓄积层的外侧的控制栅极的存储单元，以n行m列的阵列状而配置于所述衬底上，该非易失性半导体存储器包含：
多条第一源极线，其以将排列于所述阵列的列方向的存储单元的源极区域相互连接的方式而布线于列方向；
多条平行的比特线，其以将排列于所述列方向的存储单元的漏极区域相互连接的方式，在与所述第一源极线不同层中布线于列方向；
多条栅极线，其以将排列于与所述列方向实质上垂直的行方向的存储单元的控制栅极相互连接的方式而布线于行方向；以及
第二源极线，其由相互连接所述第一源极线的金属所形成，并针对所述阵列的每p行各布线1行，其中，p＜n。
2.一种非易失性半导体存储器，其中，从衬底侧顺次形成源极区域、沟道区域和漏极区域并具有隔着栅极绝缘膜而形成于所述沟道区域的外侧的电荷蓄积层以及隔着绝缘层以覆盖该电荷蓄积层的方式而形成于该电荷蓄积层的外侧的控制栅极的存储单元，以n行m列的阵列状配置于所述衬底上，该非易失性半导体存储器包含：
第一共用扩散源极线，其以将分别排列于所述阵列的行及列方向的存储单元的源极区域相互连接的方式布线；
多条平行的比特线，其以将排列于所述列方向的存储单元的漏极区域相互连接的方式，在与所述第一共用扩散源极线不同层中布线于列方向；
多条栅极线，其以排列于与所述列方向实质上垂直的行方向的存储单元的控制栅极相互连接的方式布线于行方向；以及
第二源极线，其由连接所述第一共用扩散源极线的金属所形成，且针对所述阵列的每p行各布线1行，其中，p＜n。
3.一种向非易失性半导体存储器写入的方法，是向权利要求1或2所述的非易失性半导体存储器写入的方法，包括：
对所选择的比特线施加0V或正的第一电压，对非选择的比特线施加0V，对所选择的栅极线施加正的第二电压，对非选择的栅极线施加0V，对第一源极线或第一共用扩散源极线以及第二源极线施加0V，从而利用热电子对所选择的存储单元进行向电荷蓄积层的电荷注入。
4.一种从非易失性半导体存储器读取的方法，是从权利要求1或2所述的非易失性半导体存储器读取的方法，包括：
对所选择的栅极线施加正的第一电压，对非选择的栅极线施加0V，对第一源极线或第一共用扩散源极线以及第二源极线施加0V，对所选择的比特线施加正的第二电压，从而读取所选择的存储单元。
5.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，包括：
对比特线、第一源极线或第一共用扩散源极线、以及第二源极线施加正的第一电压，对栅极线施加0V，从而利用FN隧道电流从所有的存储单元的电荷蓄积层放出电荷。
6.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，包括：
对比特线、第一源极线或第一共用扩散源极线、以及第二源极线施加正的第一电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，从而利用FN隧道电流从与所选择的控制栅极线相连接的存储单元的电荷蓄积层放出电荷。
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