KR100714033B1 - 플래쉬 메모리 소자의 소거 방법 및 이를 위한 회로 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 소거 방법 및 이를 위한 회로에 관한 것으로, 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트용 질화막, 산화막 및 콘트롤 게이트용 폴리실리콘막이 적층된 게이트와, 상기 게이트 양측의 상기 반도체 기판에 형성된 소오스 및 드레인을 포함하는 SONOS 구조의 플래쉬 메모리 소자에서, 상기 터널 산화막을 통해 상기 반도체 기판으로부터 상기 질화막으로 홀을 주입하는 HHI 방식의 소거와 상기 질화막내의 전자를 상기 터널 산화막을 통해 상기 반도체 기판으로 이동시키는 FN 방식의 소거를 반복 실시함으로써 종래의 FN 방식만을 이용한 소거 방법에 비해 질화막내에 속박된 전자를 보다 빠른 시간안에 효율적으로 소거할 수 있으며, 그에 따라 플래쉬 메모리 소자의 동작 시간을 대폭 줄일 수 있는 플래쉬 메모리 소자의 소거 방법 및 이를 위한 회로가 제시된다.
SONOS, HHI 소거, FN 소거, 소거 시간
Description
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 소거 방법에 적용되는 HHI 방식을 이용한 소거를 설명하기 위한 개략도.
도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 소거 방법에 적용되는 FN 방식을 이용한 소거를 설명하기 위한 개략도.
도 3은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 소거를 위한 회로 구성도.
도 4는 기존의 FN 방식만을 이용한 소거 결과와 본 발명에 따른 HHI 방식 및 FN 방식을 이용한 소거 결과를 설명하기 위한 그래프.
본 발명은 플래쉬 메모리 소자의 소거 방법 및 이를 위한 회로에 관한 것으로, 특히 SONOS 구조의 플래쉬 메모리 소자에서 핫홀 인젝션(Hot Hole Injection; HHI) 방식과 FN 방식을 이용하여 소거함으로써 소거 속도를 향상시킬 수 있는 플래쉬 메모리 소자의 소거 방법 및 이를 위한 회로에 관한 것이다.
플래쉬 메모리 소자는 전원 공급이 끊겨도 저장된 정보를 잃지 않는 비휘발성 메모리 소자로서, 크게 NOR형과 NAND형으로 분류된다.
NOR형 플래쉬 메모리 소자는 2셀 당 1개의 콘택이 필요하며 고집적화에 불리하지만, 셀 전류가 커서 고속화에 유리하다는 정점을 갖는다. 반면, NAND형 플래쉬 메모리 소자는 셀 전류가 적어 고속화에 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, NAND형 플래쉬 메모리 소자는 최근 디지털 카메라 등에 사용되는 등 차세대 메모리로 각광받고 있다.
일반적인 플래쉬 메모리 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 게이트 전극과 게이트 전극 양측의 반도체 기판에 접합 영역이 형성된 구조를 갖는다. 이러한 플래쉬 메모리 셀의 플로팅 게이트에 전자를 주입하거나 빼냄으로써 프로그램 및 소거 동작이 이루어진다. 이러한 플래쉬 메모리 셀은 전압 분할 커플링(voltage divided coupling) 방식과 유전체막에 의해 스케일 다운(scale down)에 큰 제약을 받는다.
이에, 최근에는 스케일 다운 제약을 해결한 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조의 플래쉬 메모리 소자가 각광을 받고 있다.
SONOS 구조의 플래쉬 메모리 소자는 반도체 기판 상부에 터널 산화막, 질화막, 산화막 및 폴리실리콘막이 적층된 게이트 전극을 갖는다. 여기서, 질화막은 전 자를 트랩하는 플로팅 게이트 역할을 하며, 폴리실리콘막은 콘트롤 게이트의 역할을 한다. 이러한 SONOS 구조의 플래쉬 메모리 소자는 산화막과 질화막 사이의 전기적 포텐셜(potential) 차이를 이용한다. 이는 질화막에 트랩(trap)된 전자가 하부 및 상부의 산화막에 의한 포텐셜 장벽(potential barrier)에 의해 전원이 꺼져도 소실되지 않고 비휘발성의 특성을 유지하는 원리이다. 프로그램은 전자가 질화막 하부의 얇은 터널 산화막을 터널링(tunneling)할 수 있는 전압을 인가하는 것에 의해 이루어지며, 읽기는 프로그램에 따른 트랜지스터 문턱 전압의 차이에 의한 구동 전류 차이를 차동 증폭기를 이용하여 구분하는 것에 의해 이루어진다.
또한, 소거는 반도체 기판을 접지시키고 콘트롤 게이트에 음의 전압을 인가하여 실시하는데, 이렇게 하면 기판과 콘트롤 게이트 사이에 전계가 형성되고 터널 산화막을 통과하는 FN 전류가 발생하게 된다. 이러한 방식을 FN 방식이라 하며, FN 방식을 이용하여 프로그램 상태의 셀을 소거 상태로 변화시킬 경우 질화막에 트랩된 전하의 속박 에너지보다 높은 전계를 인가해 주어야 하므로 콘트롤 게이트에 고전압을 인가해 주어야 하는 필요성이 있다. 이때, 콘트롤 게이트와 인접한 산화막쪽으로 넘어오는 전자들로 인하여(Frenkel-Pool Current 성분) 소거 속도가 느려지는 경향이 있다. 이를 방지하기 위해 콘트롤 게이트와 인접한 산화막의 두께를 증가시키게 되는데, 이 경우 또한 증가한 두께만큼 전계는 약해지게 되므로 결국 소거 속도는 느려질 수 밖에 없다.
본 발명의 목적은 SONOS 구조의 플래쉬 메모리 소자에서 단위 시간당 소거 효율을 향상시킴으로써 소거 속도를 향상시킬 수 있는 플래쉬 메모리 소자의 소거 방법 및 이를 위한 회로를 제공하는데 있다.
본 발명에서는 핫홀 인젝션(Hot Hole Injection; HHI) 방식과 FN 방식을 이용하여 SONOS 구조의 플래쉬 메모리 소자의 소거를 실시한다. 이를 위해 예컨데 소거 주기를 3 주기로 분할한 후 소거 주기의 1/3 주기 동안 HHI 방식으로 소거를 실시하고, 다음 1/3 주기 동안 FN 방식으로 소거를 실시하며, 그다음 1/3 주기 동안 HHI 방식으로 소거를 실시한다. 처음 HHI 방식의 소거에 의해 질화막내에 속박된 전자와 주입된 홀간에 발생된 전계로 인하여 속박된 전자에 에너지를 인가한 상태로된다. 다음 1/3 주기동안 FN 방식을 사용하여 에너지를 받은 전자는 보다 낮은 전계에서도 쉽게 속박 상태에서 벗어날 수 있게 하여 일부 소거시키고 일부는 질화막과 산화막 계면에 위치하게 한다. 마지막 1/3 주기동안 HHI 방식을 이용하여 효율적으로 질화막과 산화막 계면에 밀집된 전자를 보다 효율적으로 소거함으로써 정보 소거 효율을 극대화함과 동시에 정보 소거 속도를 향상시킨다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 소거 방법은 반도체 기판 상부의 소정 영역에 제 1 산화막, 질화막, 제 2 산화막 및 폴리실리콘막이 적층된 게이트와, 상기 게이트 양측의 상기 반도체 기판에 형성된 소오스 및 드레인을 포함하며, (a) 상기 터널 산화막을 통해 상기 반도체 기판으로부터 상기 질화막으로 홀을 주입하는 단계; 및 (b) 상기 질화막내의 전자를 상기 터널 산화막을 통해 상기 반도체 기판으로 이동시키는 단계를 포함하여 상기 (a) 및 (b) 단계를 반복 실시한다.
상기 (a) 단계는 상기 반도체 기판에 양의 전압을 인가하고, 상기 폴리실리콘막에 음의 전압을 인가하며, 상기 소오스 및 드레인에 각각 양의 전압을 인가하여 실시한다.
상기 (b) 단계는 상기 반도체 기판에 접지 전압을 인가하고, 상기 폴리실리콘막에 음의 전압을 인가하며, 상기 소오스 및 드레인을 플로팅시켜 실시한다.
또한, 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 소거를 위한 회로는 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되는 다수의 셀이 직렬 연결되어 구성된 셀 스트링; 비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터; 상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터; 상기 비트라인과 상기 셀 스트링을 구성하는 다수의 셀의 소오스 및 드레인 단자와의 사이에 연결되어 제어 신호에 따라 구동되는 제어 트랜지스터를 포함하여, 상기 워드라인을 통해 소정의 전압이 인가되고, 기판에 소정의 전압이 인가된 상태에서 상기 제어 신호에 따라 상기 제어 트랜지스터가 구동되어 상기 비트라인의 전위가 상기 다수의 셀의 소 오스 및 드레인 단자에 인가되어 HHI 방식으로 소거되며, 상기 워드라인을 통해 음의 전압이 인가되고, 기판에 접지 전압이 인가된 상태에서 상기 제어 신호에 따라 상기 트랜지스터를 통한 상기 비트라인의 전위가 차단되어 FN 방식으로 소거된다.
상기 다수의 셀 각각은 반도체 기판 상부의 소정 영역에 제 1 산화막, 질화막, 제 2 산화막 및 폴리실리콘막이 적층된 게이트; 및 상기 게이트 양측의 상기 반도체 기판에 형성된 소오스 및 드레인을 포함한다.
상기 HHI 방식의 소거시 상기 모든 워드라인에 음의 전압이 인가되어 블럭 단위로 소거되며, 상기 선택된 워드라인에만 음의 전압이 인가되고 나머지 워드라인에 상기 기판에 인가된 전압과 동일 전압이 인가되어 셀당 소거된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
본 발명에서는 SONOS 구조의 플래쉬 메모리 소자를 소거하기 위해 소거 시간을 다수의 구간으로 분할하고, HHI 방식과 FN 방식을 교대로 이용하여 소거를 실시한다. 바람직하게는 먼저 HHI 방식을 이용한 소거를 실시한 후 FN 방식을 이용한 소거를 실시한다. 예컨데 소거 시간을 세 구간을 구분하였을 경우 HHI 방식, FN 방식 및 HHI 방식을 순차적으로 이용하여 소거를 실시한다.
도 1은 본 발명의 일 실시 예에 따른 SONOS 구조의 플래쉬 메모리 소자를 HHI 방식을 이용하여 소거할 경우에 인가되는 바이어스를 설명하기 위한 개략도이고, 도 2는 본 발명의 일 실시 예에 따른 SONOS 구조의 플래쉬 메모리 소자를 FN 방식을 이용하여 소거할 경우에 인가되는 바이어스를 설명하기 위한 개략도이다.
도 1에 도시된 바와 같이 반도체 기판(11) 상부에 터널 산화막(12), 플로팅 게이트용 질화막(13), 산화막(14) 및 콘트롤 게이트용 폴리실리콘막(15)이 적층된 게이트가 구성되고, 게이트 양측의 반도체 기판(11)에 소오스(16) 및 드레인(17)이 형성된 SONOS 구조의 플래쉬 메모리 소자를 HHI 방식을 이용하여 소거하기 위해 반도체 기판(11)에 약 20V 정도의 양의 고전압을 인가하고, 콘트롤 게이트(15)에 음의 전압을 인가하며, 소오스(16) 및 드레인(17)에 각각 양의 전압을 인가한다. 이렇게 하면 터널 산화막(12)을 통해 반도체 기판(11)으로부터 질화막(13)내로 홀이 주입되게 된다. 질화막(13)내로 홀이 주입되면 질화막(13)내에 속박된 전자와 홀간에 발생된 전계로 인하여 속박된 전자에 에너지가 가해지게 된다.
도 2에 도시된 바와 같이 SONOS 구조의 플래쉬 메모리 소자를 FN 방식을 이용하기 소거하기 위해 반도체 기판(11)에 접지 전압을 인가하고, 콘트롤 게이트(15)에 음의 전압을 인가한다. 이렇게 하면 에너지를 받은 전자는 보다 낮은 전계에서도 쉽게 속박 상태에서 벗어날 수 있어 일부 터널 산화막(12)을 통해 반도체 기판(11)으로 이동하고, 일부는 질화막(13)과 터널 산화막(12)의 계면에 위치하게 된다.
다음 주기 동안 HHI 방식을 이용하여 소거를 실시하면 질화막과 산화막 계면에 밀집된 전자를 보다 효율적으로 제거할 수 있다. 이렇게 함으로써 소거 효율을 극대화함과 동시에 소거 속도를 향상시킨다.
도 3은 본 발명의 일 실시 예에 따른 HHI 방식과 FN 방식을 이용하여 SONOS 구조의 플래쉬 메모리 소자를 소거하기 위한 구성도이다.
다수의 셀, 예컨데 32개의 셀(M0 내지 M31)이 직렬 연결되어 셀 스트링을 구성하며, 셀 스트링을 구성하는 32개의 셀(M0 내지 M31)은 각각 서로 다른 32개의 워드라인(WL0 내지 WL31)을 통해 인가되는 바이어스에 따라 구동된다. 비트라인(BL)과 셀 스트링 사이에 드레인 선택 라인(DSL)을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터(T10)가 연결되고, 셀 스트링과 공통 소오스 사이에 소오스 선택 라인(SSL)을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터(T20)가 연결된다. 셀 스트링을 구성하는 다수의 셀의 소오스 및 드레인 단자는 공통으로 연결되며, 비트라인(BL)과 셀 스트링을 구성하는 다수의 셀의 소오스 및 드레인 단자와의 사이에 제어 신호(ctrl)에 따라 구동되는 고전압 NMOS 트랜지스터(T30)가 접속된다.
상기와 같이 구성되는 회로를 이용한 플래쉬 메모리 소자는 블럭 단위 또는 셀 단위의 소거가 가능한데, 그 방법을 설명하면 다음과 같다.
먼저, HHI 방식의 소거를 위해 모든 워드라인을 통해 음의 전압이 인가되고 기판에 양의 전압이 인가된 상태에서 제어 신호(ctrl)가 하이 레벨로 인가되어 고전압 NMOS 트랜지스터(T30)가 턴온되면 비트라인(BL)을 통해 양의 전압이 셀의 소오스 및 드레인 단자로 인가된다.
그리고, FN 방식의 소거를 위해 모든 워드라인을 통해 음의 전압이 인가되고 기판에 접지 전압이 인가된 상태에서 제어 신호(ctrl)가 로우 레벨로 인가되어 고전압 NMOS 트랜지스터(T30)이 턴오프되면 셀의 소오스 및 드레인 단자는 플로팅된다.
상기와 같이 HHI 방식 및 FN 방식을 이용하여 SONOS 구조의 플래쉬 메모리 소자를 소거하기 위해서는 모든 워드라인을 통해 음의 전압이 인가되는 상태에서 기판에 인가되는 전압을 조절하고, 제어 신호(ctrl)에 따라 셀의 소오스 및 드레인 단자에 전압을 공급하거나 플로팅시킨다. 이렇게 하면 플래쉬 메모리 소자가 블럭 단위로 소거된다.
한편, 셀 단위의 소거를 실시하기 위해서 HHI 방식의 소거에서 선택된 셀의 콘트롤 게이트에만 워드라인을 통해 음의 전압을 인가하고, 선택되지 않은 셀들의 콘트롤 게이트에는 워드라인을 통해 기판에 인가된 전압과 동일한 양의 고전압을 인가한다.
도 4는 종래의 FN 방식만을 이용한 SONOS 구조의 플래쉬 메모리 소자의 소거 결과(A)와 본 발명에 따른 HHI 방식과 FN 방식을 이용한 SONOS 구조의 플래쉬 메모리 소자의 소거 결과(B)를 비교한 그래프로서, 종래에 비해 본 발명에 따른 소거 방법이 소거 시간을 대폭 줄일 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 HHI 방식과 FN 방식을 교대로 이용하여 SONOS 구조의 플래쉬 메모리 소자를 소거함으로써 종래의 FN 방식만을 이용한 소거 방법에 비해 질화막내에 속박된 전자를 보다 빠른 시간안에 효율적으로 소거할 수 있으며, 그에 따라 플래쉬 메모리 소자의 동작 시간을 대폭 줄일 수 있다.
Claims (6)
- 반도체 기판 상부의 소정 영역에 제 1 산화막, 질화막, 제 2 산화막 및 폴리실리콘막이 적층된 게이트와, 상기 게이트 양측의 상기 반도체 기판에 형성된 소오스 및 드레인을 포함하며,(a) 상기 제 1 산화막을 통해 상기 반도체 기판으로부터 상기 질화막으로 홀을 주입하는 단계; 및(b) 상기 질화막내의 전자를 상기 제 1 산화막을 통해 상기 반도체 기판으로 이동시키는 단계를 포함하여 상기 (a) 및 (b) 단계를 반복 실시하는 플래쉬 메모리 소자의 소거 방법.
- 제 1 항에 있어서, 상기 (a) 단계는 상기 반도체 기판에 양의 전압을 인가하고, 상기 폴리실리콘막에 음의 전압을 인가하며, 상기 소오스 및 드레인에 각각 양의 전압을 인가하여 실시하는 플래쉬 메모리 소자의 소거 방법.
- 제 1 항에 있어서, 상기 (b) 단계는 상기 반도체 기판에 접지 전압을 인가하고, 상기 폴리실리콘막에 음의 전압을 인가하며, 상기 소오스 및 드레인을 플로팅시켜 실시하는 플래쉬 메모리 소자의 소거 방법.
- 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되는 다수의 셀이 직렬 연결되어 구성된 셀 스트링;비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터;상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터;상기 비트라인과 상기 셀 스트링을 구성하는 다수의 셀의 소오스 및 드레인 단자와의 사이에 연결되어 제어 신호에 따라 구동되는 제어 트랜지스터를 포함하며,상기 워드라인을 통해 소정의 전압이 인가되고, 기판에 소정의 전압이 인가된 상태에서 상기 제어 신호에 따라 상기 제어 트랜지스터가 구동되어 상기 비트라인의 전위가 상기 다수의 셀의 소오스 및 드레인 단자에 인가되어 HHI 방식으로 소거되고,상기 워드라인을 통해 음의 전압이 인가되고, 기판에 접지 전압이 인가된 상태에서 상기 제어 신호에 따라 상기 트랜지스터를 통한 상기 비트라인의 전위가 차단되어 FN 방식으로 소거되는 플래쉬 메모리 소자의 소거를 위한 회로.
- 제 4 항에 있어서, 상기 다수의 셀 각각은 반도체 기판 상부의 소정 영역에 제 1 산화막, 질화막, 제 2 산화막 및 폴리실리콘막이 적층된 게이트; 및상기 게이트 양측의 상기 반도체 기판에 형성된 소오스 및 드레인을 포함하는 플래쉬 메모리 소자의 소거를 위한 회로.
- 제 4 항에 있어서, 상기 HHI 방식의 소거시 상기 모든 워드라인에 음의 전압이 인가되어 블럭 단위로 소거되며, 상기 선택된 워드라인에만 음의 전압이 인가되고 나머지 워드라인에 상기 기판에 인가된 전압과 동일 전압이 인가되어 셀당 소거되는 플래쉬 메모리 소자의 소거를 위한 회로.
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2006
- 2006-04-06 KR KR1020060031453A patent/KR100714033B1/ko not_active IP Right Cessation
Patent Citations (2)
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