KR100864993B1 - 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 - Google Patents

플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법에 관한 것으로, 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 반도체 기판 상의 소정 영역에 소정 간격 이격되어 형성된 다수의 웰; 다수의 웰 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 각각 형성된 다수의 셀 게이트; 및 다수의 셀 게이트 양측의 상기 반도체 기판상에 접합 영역을 포함하여 웰에 개별적으로 소거 전압을 인가하여 개별적인 프로그램 및 소거를 가능하게 함으로써 멀티 레벨 셀의 상태 변경 시간을 줄일 수 있어 칩의 동작 속도를 빠르게 할 수 있는 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법이 제시된다.
멀티 레벨 셀, 상태 이동, 개별 소거, P웰

Description

플래쉬 메모리 소자, 그 구동 방법 및 제조 방법{Flash memory device and method of operating and manufacturing the same}
도 1은 멀티 레벨 셀의 문턱 전압에 따른 상태를 나타낸 그래프.
도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 평면도.
도 3은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 단면도.
도 4는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 선택된 셀의 프로그램 방법을 설명하기 위한 개략도.
도 5는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 선택된 셀의 소거 방법을 설명하기 위한 개략도.
<도면의 주요 부분에 대한 부호의 설명>
10 : SOI 기판 20 : P웰
30 : 액티브 영역 40 : 필드 영역
45 : 소자 분리막 50 : 플로팅 게이트
60 : 콘트롤 게이트
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 멀티 레벨 셀의 프로그램 및 소거를 개별적으로 실시할 수 있어 셀 상태 이동을 빠르게 할 수 있는 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법에 관한 것이다.
최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레쉬(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 메모리 셀의 고집적화를 위해 복수개의 셀들이 직렬로 연결되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리(NAND type flash memory) 소자가 개발되었다. 이러한 NAND형 플래쉬 메모리 소자의 소거 및 프로그램은 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압을 제어함으로써 이루어진다. 따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 문턱 전압을 가지며, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 문턱 전압을 가진다.
한편, 반도체 소자의 고집적화에 따라 플래쉬 메모리 셀 사이즈 또한 축소되 고 있으나, 패터닝(patterning) 기술 및 장비의 한계로 그 진보 속도가 더뎌지고 있는 실정이다. 이러한 한계를 극복하기 위하여 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상, 멀티 레벨 셀(Multi Level Cell; MLC)이라고 한다. 멀티 레벨 셀(MLC)은 도 1에 도시된 바와 같이 통상적으로 2개 이상의 문턱 전압(threshold voltage) 분포를 가지며, 이에 대응되는 2개 이상의 데이터를 저장할 수 있다. 예를들어, -2.0V 이하의 문턱 전압 분포는 "11"에 해당하고, 0.3∼0.9V의 문턱 전압 분포는 "10"에 해당하며, 1.4∼2.0V의 문턱 전압 분포는 "00"에 해당하고, 2.3∼3.5V의 문턱 전압 분포는 "01"에 해당한다. 따라서, 2개 레벨의 싱글 레벨 셀(Single Level Cell; SLC)에 비해 1개 셀이 4개 이상의 레벨로 나누어질 수 있으므로 SLC보다 2배 이상 많은 비트수를 증가시킬 수 있다. 이러한 MLC를 구현하기 위해서는 셀 문턱 전압의 변화를 감소시키는 것이 중요하다.
그런데, 현재 멀티 레벨 셀을 갖는 NAND형 플래쉬 메모리 소자에서는 셀의 상태를 변경하기 위해 셀의 상태에 관계없이 모든 셀을 소거한 후 ISPP(Incremental Step Pulse Program) 방식을 이용하여 선택된 셀의 문턱 전압 분포를 특정 값이 되도록 한다. 즉, 문턱 전압 분포를 양호하게 하면서 특정 상태의 문턱 전압(특정 데이터 값)을 갖도록 하기 위해서는 우선적으로 소거를 실시한 후 소프트 프로그램 및 프로그램을 실시하여야 한다. 이 때문에 멀티 레벨 셀의 상태 변경을 위한 프로그램 시간이 상당히 길어지게 된다.
본 발명의 목적은 멀티 레벨 셀의 상태 변경 시간을 줄일 수 있는 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 멀티 레벨 셀의 프로그램 및 소거를 개별적으로 실시할 수 있어 멀티 레벨 셀의 상태 변경 시간을 줄일 수 있는 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 셀 스트링 상의 다수의 셀들에 개별적으로 P웰을 형성하고, P웰에 개별적으로 소거 전압을 인가하여 개별적인 프로그램 및 소거를 가능하게 하여 멀티 레벨 셀의 상태 변경 시간을 줄일 수 있는 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 반도체 기판 상의 소정 영역에 소정 간격 이격되어 형성된 다수의 웰; 상기 다수의 웰 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 각각 형성된 다수의 셀 게이트; 및 상기 다수의 셀 게이트 양측의 상기 반도체 기판상에 상기 다수의 웰 사이에 형성된 접합 영역을 포함한다.
상기 반도체 기판은 SOI 기판이고, 상기 상기 SOI 기판은 반도체 기판, 절연층 및 반도체층이 적층되어 형성되어, 상기 다수의 웰 및 접합 영역은 상기 반도체층에 형성된다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자는 다수의 셀이 직렬 연결되어 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되도록 구성된 다수의 셀 스트링; 비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터; 상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터로 구성되며, 상기 다수의 셀은 반도체 기판 상의 소정 영역에 개별적으로 형성된 다수의 웰; 상기 다수의 웰 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 각각 형성된 다수의 셀 게이트; 및 상기 다수의 셀 게이트 양측의 상기 반도체 기판상에 상기 다수의 웰 사이에 형성된 접합 영역을 포함한다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 구동 방법은 다수의 셀이 직렬 연결되어 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되도록 구성된 다수의 셀 스트링; 비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터; 상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터로 구성되며, 상기 다수의 셀은 반도체 기판 상의 소정 영역에 개별적으로 형성된 다수의 웰; 상기 다수의 웰 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 각각 형성된 다수의 셀 게이트; 및 상기 다수의 셀 게이트 양측의 상기 반도체 기판상에 상기 다수의 웰 사이에 형성된 접합 영역을 포함하며, 상기 워드라인중 선택된 워드라인에 프로그램 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하며, 상기 비트라인중 선택된 비트라인, 상기 소오스 선택 라인 및 상기 다수의 P웰에는 각각 접지 전압(Vss)을 인가하고, 선택되지 않은 비트라인, 상기 드레인 선택 라인 및 상기 공통 소오스에는 전원 전압(Vcc)을 인가하여 선택된 셀의 문턱 전압을 상승 조절한다.
상기 프로그램 전압은 포지티브 고전압을 순차적으로 증가시켜 인가한다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 구동 방법은 다수의 셀이 직렬 연결되어 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되도록 구성된 다수의 셀 스트링; 비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터; 상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터로 구성되며, 상기 다수의 셀은 반도체 기판 상의 소정 영역에 개별적으로 형성된 다수의 웰; 상기 다수의 웰 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 각각 형성된 다수의 셀 게이트; 및 상기 다수의 셀 게이트 양측의 상기 반도체 기판상에 상기 다수의 웰 사이에 형성된 접합 영역을 포함하며, 상기 워드라인중 선택된 워드라인에 접지 전압(Vss)을 인가하고, 선택되지 않은 워드라인, 상기 드 레인 선택 라인, 상기 소오스 선택 라인, 상기 공통 소오스, 상기 비트라인 및 선택되지 않은 셀의 P웰들을 플로팅시키며, 상기 선택된 셀의 P웰에는 소거 전압을 인가하여 선택된 셀의 문턱 전압을 하강 조절한다.
상기 소거 전압은 네가티브 고전압을 순차적으로 하강시켜 인가한다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 절연층 및 반도체층이 적층된 SOI 기판이 제공되는 단계; 상기 반도체층에 제 1 이온 주입 공정을 실시하여 웰을 형성하는 단계; 상기 반도체층 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하는 단계; 및 제 2 이온 주입 공정을 실시하여 상기 게이트 사이의 상기 반도체층상에 접합 영역을 형성하여 상기 웰을 고립시키는 단계를 포함한다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 절연층 및 반도체층이 적층된 SOI 기판이 제공되는 단계; 상기 반도체층에 제 1 이온 주입 공정을 실시하여 웰을 형성하는 단계; 전체 구조 상부에 터널 산화막 및 제 1 도전층을 형성하는 단계; 상기 제 1 도전층, 터널 산화막 및 반도체층의 소정 영역을 식각하여 트렌치를 형성한 후 절연막을 매립하여 소자 분리막을 형성하는 단계; 전체 구조 상부에 유전체막 및 제 2 도전층을 형성하는 단계; 상기 제 2 도전층 및 유전체막을 상기 소자 분리막과 직교하도록 패터닝하여 콘트롤 게이트를 형성한 후 노출되는 상기 제 1 도전층 및 터널 산화막을 패터닝하 여 플로팅 게이트를 형성하는 단계; 제 2 이온 주입 공정을 실시하여 상기 반도체층상에 접합 영역을 형성하여 상기 웰을 고립시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 평면도이고, 도 3은 도 2의 A-A 라인을 따라 절취한 상태의 셀 스트링 전체로 확장한 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(101) 상부에 절연층(102)을 형성하고, 절연층(102) 상부에 반도체층(103)을 형성하여 SOI 기판(10 및 100)을 형성한다. 반도체층(103)에 P형 불순물, 예컨데 붕소(B)를 소정의 에너지 및 도우즈로 이온 주입하여 P웰(20 및 104)을 형성한다. P웰(20 및 104)이 형성된 SOI 기판(10 및 100) 상부에 터널 산화막(105) 및 제 1 도전층(106)을 형성한다. 제 1 도전층(106), 터널 산화막(105) 및 반도체층(103)의 소정 영역을 식각하여 트렌치를 형성한 후 절연막을 매립하여 소자 분리막(45)을 형성한다. 여기서, 소자 분리막(45)은 라인 형태로 형성되어 액티브 영역(30)과 필드 영역(40)을 확정하게 된다. 전체 구조 상부에 유전체막(107) 및 제 2 도전층(108)을 형성한 후 콘트롤 게이트 마스크를 이용한 사진 및 식각 공정으로 제 2 도전층(108) 내지 터널 산화막(105)을 식각한다. 여기서, 콘트롤 게이트 마스크를 소자 분리막(45)과 직교하는 방향으로 형성된다. 이러한 공정에 의해 플로팅 게이트(50) 및 콘트롤 게이트(60)로 구성된 스택 게이트가 형성되는데, 플로팅 게이트(50)는 소자 분리막(45)에 의해 확정된 액 티브 영역(40)에 인접하는 플로팅 게이트(50)와 소정 간격 이격되어 형성된다. 또한, 콘트롤 게이트(60)는 플로팅 게이트(50)와 소자 분리막(45)을 지나도록 라인 형태로 형성된다. 그리고, 게이트를 마스크로 N형 불순물을 이온 주입하여 반도체층(103)상에 접합 영역(70 및 109)을 형성한다. 접합 영역(70 및 109)는 SOI 기판(100)의 절연층(102)까지 형성되도록 한다. 이에 따라 P웰(20 및 104)이 셀 게이트 하부에 개별적으로 형성된다. 한편, 셀(A) 형성시 동일 공정에 의해 소오스 선택 트랜지스터(B) 및 드레인 선택 트랜지스터(C)도 형성된다. 소오스 선택 트랜지스터(B)는 셀 스트링과 공통 소오스(S) 사이에 형성되고, 드레인 선택 트랜지스터(C)는 셀 스트링과 드레인(D) 사이에 형성된다.
도 4는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자를 회로도로서 구현한 것이다.
셀 스트링(201 및 202)는 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 구성되고, 셀 스트링(201 및 202)과 드레인 및 셀 스트링(201 및 202)과 소오스 사이에 각각 드레인 선택 트랜지스터(210) 및 소오스 선택 트랜지스터(220)가 구성된다. 여기서, 셀 스트링(201 및 202)은 비트라인(BL)의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(210) 및 소오스 선택 트랜지스터(220)도 그만큼 구성된다. 한편, 상기 셀은 도 1 및 도 2를 이용하여 설명된 바와 같이 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되고, 게이트 양측에 접합 영역이 형성되어 구성된다. 또한, 셀 각각 은 개별적으로 P웰을 구비한다. 즉, 게이트 하부의 반도체 기판상에 접합 영역에 의해 고립된 P웰을 구비한다.
상기와 같이 구성된 NAND형 플래쉬 메모리 소자는 선택된 셀(M201)을 프로그램하기 위해 선택된 워드라인(Selected WL)에 프로그램 전압을 ISPP 방식으로 인가하고, 선택되지 않은 워드라인(Pass WL)에 약 10V 정도의 패스 전압을 인가하며, 선택된 비트라인(Selected BL)에는 접지 전압(Vss)을 인가하고, 선택되지 않은 비트라인(Unselected BL)에는 전원 전압(Vcc)을 인가한다. 이때 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL)에는 접지 전압(Vss)을 인가하고, 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하며, P웰에는 접지 전압(Vss)을 인가한다.
한편, 도 5는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 선택된 셀의 소거하여 문턱 전압을 낮게 이동시키기 위한 방법을 설명하기 위한 개략도이다.
도시된 바와 같이 선택된 워드라인에 접지 전압(Vss)을 인가하고, 선택되지 않은 워드라인을 플로팅시킨다. 그리고, DSL, SSL, 공통 소오스 라인 및 드레인(비트라인)은 플로팅시킨다. 이 상태에서 선택된 셀의 P웰에만 네가티브 고전압을 인가하고, 선택되지 않은 셀의 P웰은 플로팅시킨다. 여기서, 선택된 셀의 P웰에 인가되는 네가티브 고전압은 셀의 문턱 전압에 따라 예를들면 -10V, -15V 및 -20V로 인가 전압을 낮추어 인가하는 방식으로 인가한다.
상술한 바와 같이 본 발명에 의하면 다수의 셀들에 개별적으로 P웰을 형성하고, P웰에 개별적으로 소거 전압을 인가하여 개별적인 프로그램 및 소거를 가능하게 함으로써 멀티 레벨 셀의 상태 변경 시간을 줄일 수 있어 칩의 동작 속도를 빠르게 할 수 있다. 또한, 소거시에 소거 디스터브를 줄일 수 있어 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 다수의 셀이 직렬 연결되어 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되도록 구성된 다수의 셀 스트링;
    비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터;
    상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터로 구성되며,
    상기 다수의 셀은 반도체 기판 상의 소정 영역에 개별적으로 형성된 다수의 웰;
    상기 다수의 웰 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 각각 형성된 다수의 셀 게이트; 및
    상기 다수의 셀 게이트 양측의 상기 반도체 기판상에 상기 다수의 웰 사이에 형성된 접합 영역을 포함하는 플래쉬 메모리 소자.
  6. 다수의 셀이 직렬 연결되어 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되도록 구성된 다수의 셀 스트링;
    비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터;
    상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터로 구성되며,
    상기 다수의 셀은 반도체 기판 상의 소정 영역에 개별적으로 형성된 다수의 웰;
    상기 다수의 웰 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 각각 형성된 다수의 셀 게이트; 및
    상기 다수의 셀 게이트 양측의 상기 반도체 기판상에 상기 다수의 웰 사이에 형성된 접합 영역을 포함하며,
    상기 워드라인중 선택된 워드라인에 프로그램 전압을 인가하고, 선택되지 않은 워드라인에 패스 전압을 인가하며, 상기 비트라인중 선택된 비트라인, 상기 소오스 선택 라인 및 상기 다수의 P웰에는 각각 접지 전압(Vss)을 인가하고, 선택되지 않은 비트라인, 상기 드레인 선택 라인 및 상기 공통 소오스에는 전원 전압(Vcc)을 인가하여 선택된 셀의 문턱 전압을 상승 조절하는 플래쉬 메모리 소자의 구동 방법.
  7. 제 6 항에 있어서, 상기 프로그램 전압은 포지티브 고전압을 순차적으로 증가시켜 인가하는 플래쉬 메모리 소자의 구동 방법.
  8. 다수의 셀이 직렬 연결되어 서로 다른 워드라인을 통해 인가되는 바이어스에 따라 각각 구동되도록 구성된 다수의 셀 스트링;
    비트라인과 상기 셀 스트링 사이에 연결되어 드레인 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 드레인 선택 트랜지스터;
    상기 셀 스트링과 공통 소오스 사이에 연결되어 소오스 선택 라인을 통해 인가되는 바이어스에 따라 구동되는 소오스 선택 트랜지스터로 구성되며,
    상기 다수의 셀은 반도체 기판 상의 소정 영역에 개별적으로 형성된 다수의 웰;
    상기 다수의 웰 상부에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 각각 형성된 다수의 셀 게이트; 및
    상기 다수의 셀 게이트 양측의 상기 반도체 기판상에 상기 다수의 웰 사이에 형성된 접합 영역을 포함하며,
    상기 워드라인중 선택된 워드라인에 접지 전압(Vss)을 인가하고, 선택되지 않은 워드라인, 상기 드레인 선택 라인, 상기 소오스 선택 라인, 상기 공통 소오스, 상기 비트라인 및 선택되지 않은 셀의 P웰들을 플로팅시키며, 상기 선택된 셀의 P웰에는 소거 전압을 인가하여 선택된 셀의 문턱 전압을 하강 이동시키는 플래쉬 메모리 소자의 구동 방법.
  9. 제 8 항에 있어서, 상기 소거 전압은 네가티브 고전압을 순차적으로 하강시켜 인가하는 플래쉬 메모리 소자의 구동 방법.
  10. 반도체 기판 상부에 절연층 및 반도체층이 적층된 SOI 기판이 제공되는 단계;
    상기 반도체층에 제 1 이온 주입 공정을 실시하여 웰을 형성하는 단계;
    상기 반도체층 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하는 단계; 및
    제 2 이온 주입 공정을 실시하여 상기 게이트 사이의 상기 반도체층상에 접합 영역을 형성하여 상기 웰을 고립시키는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  11. 반도체 기판 상부에 절연층 및 반도체층이 적층된 SOI 기판이 제공되는 단계;
    상기 반도체층에 제 1 이온 주입 공정을 실시하여 웰을 형성하는 단계;
    전체 구조 상부에 터널 산화막 및 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층, 터널 산화막 및 반도체층의 소정 영역을 식각하여 트렌치를 형성한 후 절연막을 매립하여 소자 분리막을 형성하는 단계;
    전체 구조 상부에 유전체막 및 제 2 도전층을 형성하는 단계;
    상기 제 2 도전층 및 유전체막을 상기 소자 분리막과 직교하도록 패터닝하여 콘트롤 게이트를 형성한 후 노출되는 상기 제 1 도전층 및 터널 산화막을 패터닝하여 플로팅 게이트를 형성하는 단계;
    제 2 이온 주입 공정을 실시하여 상기 반도체층상에 접합 영역을 형성하여 상기 웰을 고립시키는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163303A (ja) 1997-11-27 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置
KR20050078251A (ko) * 2001-09-29 2005-08-04 가부시끼가이샤 도시바 반도체 집적 회로 장치
US20060049449A1 (en) * 2004-09-06 2006-03-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for fabricating a non-volatile semiconductor memory
KR20070057679A (ko) * 2005-12-01 2007-06-07 가부시끼가이샤 도시바 비휘발성 반도체 메모리 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163303A (ja) 1997-11-27 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置
KR20050078251A (ko) * 2001-09-29 2005-08-04 가부시끼가이샤 도시바 반도체 집적 회로 장치
US20060049449A1 (en) * 2004-09-06 2006-03-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for fabricating a non-volatile semiconductor memory
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
KR20070057679A (ko) * 2005-12-01 2007-06-07 가부시끼가이샤 도시바 비휘발성 반도체 메모리 및 그 제조 방법

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