CN1700448A

CN1700448A - 电荷捕捉非易失性存储器的电荷平衡抹除操作机制

Info

Publication number: CN1700448A
Application number: CN200510069645.1A
Authority: CN
Inventors: 吕函庭; 施彦豪; 谢光宇
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2004-04-26
Filing date: 2005-04-26
Publication date: 2005-11-23
Anticipated expiration: 2025-04-26
Also published as: CN100345283C; CN1691309A; CN100449733C; CN1697158A; CN100463138C; CN100390966C; CN1691310A

Abstract

一种操作存储单元电荷平衡的方法，包括第一程序和第二程序。第一程序(例如抹除周期)用于建立低启始电压状态，包括第一偏压安置，用于减少电荷捕捉结构中的负电荷，以及第二偏压安置，用于在栅极和电荷捕捉结构之间以及在电荷捕捉结构与通道间引致平衡电荷隧穿。第二程序(例如编程周期)用于建立高启始电压状态，包括第三偏压安置，用于增加电荷捕捉结构中的负电荷。

Description

电荷捕捉非易失性存储器的电荷平衡抹除操作机制

技术领域

本发明是有关于一种电可编码可抹除(electrically programmable anderasable)的非易失性存储器，且特别是有关于一种具偏压安置的电荷捕捉存储器(charge trapping memory)，除了升高与降低启始电压的操作以外，亦可用于修正存储器内的电荷。

背景技术

电可编码可抹除非易失性存储器技术是基于电荷储存结构的技术，例如EEPROM与快闪存储器常用于各种现代应用中。许多存储单元结构(memorycell structure)都用于EEPROM与快闪存储器。因半导体制程的简易性与可扩展性(scalability)，随着集成电路尺寸的缩小，对具电荷捕捉介电层的存储单元结构的兴趣便逐渐增加。上述具电荷捕捉介电层的存储单元结构，包括例如工业名称为氮化只读存储器(NROM)、硅氧化氮氧化硅(SONOS)与PHINES等结构。这些存储单元结构储存数据的方式，是藉由在例如氮化硅等电荷捕捉介电层中捕捉电荷的方式。当负电荷被捕捉时，存储单元的启始电压便增加，当移除电荷捕捉介电层中的负电荷时，存储单元的启始电压便下降。

传统的硅氧化氮氧化硅(SONOS)元件是使用超薄的底氧化层，例如少于3纳米(nanometer)，以及偏置安排以引发通道抹除的直接隧穿效应。虽然使用此技术的抹除速度很快，但穿通超薄底氧化层的漏电荷(charge leakage)会导致电荷保持效果变差。

氮化只读存储器(NROM)元件为了防止电荷流失，使用较上述厚的底氧化层，例如超过3纳米且通常约在5至9纳米。取代直接隧穿效应，区带间隧穿引致热空穴注入(band-to-band tunneling induced hot hole injection；BTBTHH)能用于抹除存储单元。然而，热空穴注入引发氧化层破坏，导致高启始电压单元的电荷遗失(charge loss)，与低启始电压单元的电荷增加。更近一步，因为电荷捕捉结构内难以抹除的电荷增加，编程与抹除周期的抹除时间一定会逐渐增加。因为空穴注入点与电子注入点不会重迭相会，电荷的累积会增加，一些电荷甚至在抹除脉冲过后还依然存在。此外，在氮化快闪存储器(NROM)元件的区段抹除(sector erase)时，因为操作差异(例如通道常度差异)，会导致每个存储单元的抹除速度不同。上述抹除速度的差异导致非常大的抹除状态启始电压分布(Vt distribution)，其中一些存储单元转变成很难抹除，一些存储单元又被过度抹除。因此经历许多编程与抹除周期后，目标启始电压窗口(target threshold window)被关闭，以及存储单元的持久性变差。若是此技术不断缩小尺寸的话，此现象会变得更严重。

进一步说明，电荷捕捉存储器元件在电荷捕捉层的浅能量阶(shallowenergy level)与深能量阶(deep energy level)抓取电荷。在浅能量阶被捕捉的电子，其移除的速度比在较深能量阶的电子更快。然而浅能量阶的电子，有电荷难保存的重要难题。为了维持良好的电荷保存，较佳的是采用较深阶被捕捉的电子。

因此，存储单元存在一需要，其可多次编程与抹除而不需承受抹除操作后的启始电压增高，来让出非工作状态中的存储单元。此需要亦说明需改善电荷保存与可信赖度。

发明内容

本发明提供一种操作存储单元的方法与具有此存储单元的集成电路机构，其改善了存储单元持久性与可信赖度。以下描述电荷捕捉存储单元的电荷平衡操作。此电荷平衡操作包括偏压安置(bias arrangement)，其包括从栅极到通道的电场协助电子射出(E-field assisted electron ejection)及/或在薄底介电层(thin bottom dielectrics)的空穴直接隧穿(directtunneling)，藉由从栅极到电荷捕捉结构的电场协助电子注入(E-fieldassisted electron injection)而平衡，上述注入方式包括提供相对基底的负栅极电压(可提供-V_G或正基底电压+V_SUS，或结合-V_G和+V_SUS)，与提供源极和漏极接地或一低正电压。从栅极到基底通道的电压差，其用于完成电荷平衡操作，是限制在高于约-0.7伏特(V)/纳米(nanometer)，以下实施例较佳的是约-1.0伏特/纳米。所以，对具有栅电极、顶氧化层、电荷捕捉以及底氧化层的存储单元而言，用于电荷平衡操作的栅极对基底偏压，其是约等于上述顶氧化层、电荷捕捉以及底氧化层结合的有效氧化层厚度，约为-0.7伏特/纳米到-1.1伏特/纳米左右。

当电荷平衡操作时，栅极注入(gate injection)和电子移除(electronde-trapping)会发生以建立动态平衡(dynamic balance)或均衡状态(equilibrium state)。栅极注入电子可中和在热空穴抹除之后遗下的捕捉空穴。因此，电荷平衡操作可提供一强的“电子冶炼”(electrical annealing)，以最小化热空穴注入造成的伤害。稳定性测试也显示电荷平衡操作可大量降低因多次编程与抹除周期后所造成的电荷遗失。

根据本发明的技术提出的方法，包括：藉由第一偏压安置降低存储单元的启始电压、藉由第二偏压安置升高存储单元的启始电压以及提供第三偏压安置给存储单元的栅极，上述第三偏压安置例如为电荷平衡脉冲(chargebalancing pulse)，与上述第一偏压安置与第二偏压安置共同作用。上述第三偏压安置可产生第一电子运动与第二电子运动。假若栅极对基底有一负电压，第一电子运动是由栅极到电荷捕捉结构(电子栅极注入)，而第二电子运动是由电荷捕捉结构到基底(电子注入至通道)。当启始电压增加时，第一电子运动率降低。或是，当启始电压降低时，第一电子运动率升高。当启始电压增加时，第二电子运动率增加。或是，当启始电压降低时，第一电子运动率降低。上述的电子运动会使启始电压收敛至目标启始电压(targetthreshold voltage)。本发明亦包括偏压安置，其可以平衡电荷捕捉层内的电荷分布，当启始电压接近目标启始电压时，在存储单元的通道长度上，电荷会集中到通道的一侧或另一侧。

本发明另一方面是提供一集成线路，当中有基底、基底上的存储单元，与存储单元配合的控制线路。每一个存储单元都有一启始电压与包含电荷捕捉结构、栅极、与基底上的源极与漏极区域。控制线路包含藉由第一偏压安置来降低启始电压的逻辑规则，藉由第二偏压安置来提升启始电压的逻辑，与应用第三偏压安置的逻辑。第三偏压安置产生第一电子移动，与导致启始电压收敛到收敛电压值的第二电子移动。

另一实施例是提供一集成线路，当中有基底、基底上的存储单元，与存储单元配合的控制线路。每一个存储单元都有一启始电压与包含电荷捕捉结构、栅极、与基底上的源极与漏极区域。控制线路包含藉由第一偏压安置来提升启始电压的逻辑规则，藉由第二偏压安置来降低启始电压的对应指令逻辑，与第三偏压安置。藉由第二偏压安置，来降低存储单元的启始电压。第三偏压安置产生第一电子移动，以及导致启始电压收敛到收敛电压值的第二电子移动。

再一实施例是提供一集成线路，当中有基底、基底上的存储单元，与存储单元配合的控制线路。每一个存储单元都有一启始电压与包含电荷捕捉结构、栅极、与基底上的源极与漏极区域。控制线路包含藉由第一偏压安置来降低启始电压的逻辑规则。第一偏压安置引发空穴运动、第一电子移动与第二电子移动。关于空穴运动，空穴移到电荷捕捉结构来降低存储单元内的启始电压。因为电荷的运动，启始电压收敛到一收敛电压值。

在一些实施例中，第三偏压安置将空穴从电荷捕捉层移出。举例说明，进入电荷捕捉结构的电子运动导致被捕捉的空穴与电荷捕捉结构内的电子重新结合。

在一些实施例中，在任何提升或降低启始电压的周期前，电荷平衡偏压安置应用在电荷捕捉结构中，作为平衡电荷。举例说明，任何提升或降低启始电压的周期前，电子的增加可提升启始电压。一实施例中，任何提升或降低启始电压的周期前，此提升的启始电压，比第一次与第二偏压安置能得到的最小启始电压还低。另一实施例中，任何提升或降低启始电压的周期前，此提升的启始电压，比编程验证电压与抹除验证电压还低。

在此所描述技术的实施例，包含一结合电荷捕捉结构的存储单元操作方法。此方法在利用第二偏压安置来提升存储单元的启始电压中，包括了藉由第一偏压安置来降低存储单元的启始电压。经过一段时间，当中多数的启始电压提升与降低周期发生或似乎将要发生，第三偏压安置用于暂缓电荷捕捉结构内的荷分布平衡。当电荷平衡操作应用于此段时间内，一相对长时间的脉冲(例如以下的实施例中为1秒)，使存储单元可以达到平衡状态或几乎达到平衡状态。在应用第三偏压安置的电荷平衡操作之间的时程，其会因各种不同特殊方法的应用而被决定。例如，上述时程可利用定时器来计算，在一规则时段时间中的电荷平衡操作。或是，上述时程可以编程和抹除周期的计数来决定。或是，亦可利用其它因素，包含电源启动与关闭或其它类似的方式，来显示元件操作的时间推移(lapse of time)。

本发明的实施例包含存储单元的操作方法，以应用第一程序(例如抹除)来建立低启始电压状态，其包括第一偏压安置，用于减少电荷捕捉结构中的负电荷，以及第二偏压安置，用于在栅极和电荷捕捉结构之间以及在电荷捕捉结构与通道间引致平衡电荷隧穿。第二程序(例如编程)来建立存储单元高启始电压状态，其中包含导致电荷捕捉层中的负电荷增加的第三偏压安置。为建立低启始电压状态的程序中，提供了电荷平衡脉冲，其中电荷平衡脉冲可能因时间过短达不到平衡状态，所以宁愿时间够久(后面的实施例用50至100毫秒)以达到启始电压，以及电荷捕捉结构内的电荷平衡。

此处所述的电荷平衡与抹除技术可在任何程序中执行，例如可以应用在启动抹除过程指令的响应程序中，好比区段抹除。应用电荷平衡操作的抹除过程，此操作可用于更短的电荷平衡脉冲时，脉冲不需要达到平衡状态而是倾向平衡电荷捕捉结构内的电荷分布平衡。举例说明，在电荷平衡脉冲倾向引起因电荷捕捉结构内的负电荷，而导致热空穴注入流前更大的电子射出流的抹除过程前，一相对短的电荷平衡脉冲可以使抹除状态启始电压分布紧绷(tighten)，让抹除更容易。若互相交换，在因电荷捕捉结构内的更多正电荷，使电荷平衡脉冲倾向引起更大的电子注入流的抹除过程后，一相对短的电荷平衡脉冲可以中和捕捉空穴与改善电荷保存。

对于类似氮化只读存储器(NROM-like)的快闪存储器元件，热空穴抹除过程可用于抹除区段。本发明的实施例中，外加电荷平衡程序结合了热空穴抹除程序。因为电荷平衡程序有自我收敛的特性，可以帮助提升过抹除存储单元的启始电压与降低难抹除存储单元的启始电压。同样地，应用电荷平衡操作可以使通过低启始电压状态存储单元阵列，达到目标启始电压分布紧绷的效果。对于硅氧化氮氧化硅(SONOS)的存储单元，结合电荷平衡脉冲的FN遂穿，可应用于抹除程序。

另一方法是选择借着结合电荷平衡与热空穴抹除，在电荷平衡的负栅极电压偏压安置时，稍微打开源极与漏极的接合偏压(junction bias)。在此状况中，热空穴注入，栅极注入与电子反捕捉(de-trapping)同时进行。与传统热空穴抹除方法比较，此种混合抹除方法显示较好的耐久度与信赖度。

本发明揭露智能型抹除规则。使用者可以设计适用的电荷平衡与抹除序列，以得到良好耐久度与信赖度。基于负栅极隧穿的电荷平衡技术结合热空穴注入与其它偏压安置，来达到较佳的抹除状态启动电压与可接受的抹除速度。对于过抹除单元(over-erased cell)与难抹除单元(hard-to-erasecell)，电荷平衡/热空穴抹除能同时收敛两者的启动电压。

电荷平衡操作可以作为电子退火过程(electrical annealing step)来中和捕捉空穴(hole trap)，大大改善元件信赖度。

电荷平衡方法与抹除方法可结合在抹除程序中的任何阶段，或可以同时启动。

另一方法实施例也提供多重偏压安置。借着第一偏压安置，可提高存储单元的启动电压。第二与第三偏压安置，被应用来对应降启动电压的指令。借着第二偏压安置，可降低存储单元的启动电压。第三偏压安置包含一电荷平衡脉冲，用于引发起动电压收敛到一收敛值。在一些实施例中，对应到降低启动电压的指令，第二偏压安置后实施第三偏压安置。在某些实施例中，为了对应到降低启动电压的指令，第三偏压安置会提前在第二偏压安置前实施。在某些实施例中，为了对应到降低启动电压的指令，第三偏压安置会提前在第二偏压安置之前与之后都实施。还有其它的实施例，为了对应到降低启动电压的指令，电荷平衡第三偏压安置会同时与第二偏压安置同步实施。

另一实施例，提供了集成线路，其包含基底、基底上的存储单元、以及与存储单元耦合的控制线路。每一存储单元拥有一启动电压与包含电荷捕捉结构、栅极、以及位于基底上的源极与漏极区域。控制线路包含藉由第一偏压安置来提升启动电压(编程)的逻辑规则，与藉由第二与第三偏压安置来降低启动电压指令的对应逻辑规则。藉由第二偏压安置，存储单元的启动电压被降低。第三偏压安置引发电荷运动的平衡，使启动电压收敛到一目标启动电压值。

在某些实施例中，在任何提升与降低启动电压周期前，电荷平衡偏压安置被应用到增加电荷捕捉结构的电荷。例如，在任何提升与降低启动电压周期之前，存储单元的电荷捕捉结构内，平衡分布的电子增加可提升存储单元的启动电压。

根据此技术实施例的编程规则，包含改变存储装置的电荷捕捉结构内电子捕捉光谱的重试周期(refill cycle)。接续用于倾向引发电荷捕捉结构内的浅捕捉电子射出的短电荷平衡脉冲之后，重试过程包含应用偏压安置来增加电捉结构内的负电荷，重复这些偏压安置来增加电荷捕捉结构内的负电荷。一或多个重试周期用于增加电荷捕捉结构内较深捕捉电子的相关分布，并用于维持编程过程的目标电压。浅能阶电子的反捕捉效率，倾向比深能阶电子更快。电荷平衡脉冲后，启动电压下降一些，然后电荷的编程或重试是应用于元件上，以使元件回归到原始编程验证启始电压等级。电荷平衡/重试过程的重复会导致捕捉光谱向深级电子偏移，此现象叫“光谱蓝偏移”。重试过程可大幅改善电荷保存效果，甚至连因大量编程与抹除周期而导致重大损坏的元件也有帮助。因此，重试过程提供有效的程序来改善电荷捕捉存储元件的电荷保存效果。更进一步，配合重试方法，较薄的介电层也可当作底介电层、电荷捕捉结构与无电荷损失的顶介电层。较薄的介电层有助于缩小电捕捉装置的尺寸。

另一施例提供一集成电路，其包括基底，存储单元位于基底上，以及控制电路，耦合至存储单元。每一存储单元具有启始电压，以及包括电荷捕捉结构、栅极、源极与漏极位于上述基底中。上述控制电路包括藉由重试程序以提高启始电压(编程)的逻辑规则。

电荷平衡操作的目标启始电压可依据下列许多参数来决定，包括相当数量的电荷隧穿，此电荷隧穿从栅极通过顶介电层而至电荷捕捉结构，以及从电荷捕捉结构通过底介电层而至通道区。以一较低目标启始电压为例，从栅极至电荷捕捉结构的电子隧穿所产生的注入电流，会较从电荷捕捉结构至通道的电子隧穿所产生的射出电流还来得低。在本发明实施例中，上述的电流降低可藉由具有高功函数的栅极材料以抑制顶介电层的隧穿来达到。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

附图说明

第1A图绘示电荷捕捉存储单元在任何编程与抹除周期之前的示意图。

第1B图绘示第1A图的电荷捕捉存储单元在编程与抹除周期之前增加平衡分布电荷的示意图。

第2A图绘示电荷捕捉存储单元在多重编程与抹除周期后的示意图。

第2B图绘示第2A图电荷捕捉存储单元在电荷分布平衡后的示意图。

第3A图绘示电荷捕捉存储单元在电荷分布平衡后的示意图。

第3B图绘示第3A图的电荷捕捉存储单元经通道热电子注入的示意图。

第3C图绘示第3B图的电荷捕捉存储单元经区带间隧穿热空穴注入的示意图。

第3D图绘示第3C图的电荷捕捉存储单元经电荷分布平衡的示意图。

第4图绘示电荷捕捉存储单元经多重编程与抹除周期后，电荷分布改变的流程图。

第5图是绘示在编程与抹除周期之前，增加电荷至电荷捕捉存储单元，以及在编程与抹除周期之后，电荷捕捉存储单元中电荷分布改变的流程图。

第6图是绘示启始电压相对于编程与抹除周期数目，以及比较电荷分布改变前后的启始电压的示意图。

第7图是绘示启始电压相对于编程与抹除周期数目，以及显示电荷分布改变后启始电压一致性(consistency)的示意图。

第8图是绘示启始电压相对于抹除周期数目，以及比较在低启始电压下，有/无电荷分布改变时的抹除操作效率的示意图。

第9图是绘示启始电压改变相对于维持时间(retention time)，以及比较一未经编程与抹除周期的存储单元与经多次编程与抹除周期的存储单元的示意图。

第10图是绘示启始电压变化(delta threshold voltage)相对于维持时间，以及在编程与抹除周期前先增加电荷，然后经不同数目编程与抹除周期的存储单元的示意图。

第11图是绘示在编程与抹除周期前增加电荷到存储单元的流程图，以及经一段时间的编程与抹除周期后，存储单元中电荷分布改变的示意图。

第12图是绘示根据本发明一实施例的集成电路的方块图。

第13图是绘示一抹除周期包括平衡脉冲的流程图。

第14图是绘示另一抹除周期包括平衡脉冲的流程图。

第15图是绘示启始电压对应时间，以及比较在不同栅极电压下启始电压饱和的效率的示意图。

第16图和第17图是绘示启始电压对应时间，以及显示存储单元启始电压收敛情形对应电荷捕捉结构中电荷分布改变偏压的示意图。

第18图是绘示启始电压对应时间，以及显示具不同通道长度的存储单元其启始电压收敛情形的示意图。

第19图是绘示启始电压对应具均匀电荷分布改变的编程与抹除周期数目的示意图。

第20图是绘示启始电压对应不具均匀电荷分布改变的编程与抹除周期数目的示意图。

第21图为启始电压变化对应维持时间的示意图，以及对照具与不具均匀电荷分布改变的存储单元。

第22图是绘示利用混合偏压的电荷捕捉存储单元的示意图，其中混合偏压可同时降低存储单元启始电压以及改变电荷捕捉层的电荷分布。

第23图是绘示启始电压对应时间，以及比较具不同混合偏压的存储单元的示意图。

第24图与第25图是绘示降低启始电压前后，电荷捕捉层中电荷分布改变的过程示意图。

第26图是绘示提供一混合偏压以操作存储单元的示意图，其中混合偏压可同时改变电荷捕捉层的电荷分布与降低存储单元的启始电压。

第27图是绘示本发明具重试周期(refill cycle)的编程操作的流程图。

第28图是绘示启始电压对应抹除时间，具重试周期的编程操作的电荷平衡脉冲的示意图。

第29图是绘示根据第28图数据，启始电压对应编程操作实施例重试周期的示意图。

第30图是绘示针对一编程操作实施例的电荷平衡脉冲，启始电压对应抹除时间的示意图。

第31图是绘示根据第30图数据，启始电压对应编程操作实施例重试周期的示意图。

第32图是绘示在有重试操作与无重试操作下的存储单元，其数据保存的特征示意图。

第33图是绘示本发明电荷捕捉存储单元的能阶(energy level)示意图。

[主要元件标号说明]

110、210、310：栅极

120：顶介电结构

130、230、330：电荷捕捉结构

140：底介电结构

150、160、250、260：n+型离子掺杂区

170、270、370：p型离子掺杂区

220、320、340：氧化层

350：源极

360：漏极

332：电子

333、334：空穴

410、510、1110、2410、2510、2610：新存储单元(new cell)

420、520、2420、2520、2620：编程存储单元(program cell)

430、530、2430、2530：抹除存储单元(erase cell)

440、540、1140：决定是否编程与抹除周期时间已结束？(End of programand erase cycle interval？)

450、515、550、1115、1150、1306、1401、1407、2440、2525、2630、2707：提供偏压安置以平衡电荷(Apply bias arrangement for chargebalancing)

1120：编程与抹除周期即将发生的开始时间(Begin interval withinwhich program and erase cycles are likely to occur)

1250：集成电路

1200：存储器阵列

1201：列解码器(row decoder)

1202：字线

1203：行解码器(column decoder)

1204：位线

1205、1207：总线

1206：感应放大器/数据输入结构(sense amplifier/data-instructure)

1208：偏压安置提供电压

1209：偏压安置状态器

1211：数据输入线(data-in line)

1212：数据输出线(data-out line)

1300、1400：抹除命令(erase command)

1301、1402：提供偏压安置以引致热空穴注入

1302、1307、1403、1408、2702：通过验证否？(pass verify？)

1308、1409：抹除完成(erase done)

1305、1406、2705：失败

2700：编程命令(program command)

2701：提供偏压安置以引致电子注入

2709：编程完成(program done)

具体实施方式

请参照第1A图，其绘示电荷捕捉(charge trapping)存储单元(memorycell)的示意图。图中基底包括n+型离子掺杂区(n+doped region)150与160，以及p型离子掺杂区(p-doped region)170，其位于n+型离子掺杂区150和160之间。存储单元还包括底介电结构(bottom dielectric structure)140、电荷捕捉结构(charge trapping structure)130、顶介电结构(topdielectric structure)120、以及栅极110，其中上述底介电结构140位于基底上、电荷捕捉结构130是位于底介电结构140上的底氧化层(bottomoxide)、顶介电结构120是位于电荷捕捉结构130上的顶氧化层(top oxide)、以与门极110位于顶介电结构120上。顶介电层较佳的是一厚度约5到10纳米(nanometers)的二氧化硅(silicon dioxide)与氮氧化硅(siliconoxynitride)、或是其它类似的高介电常数物质，例如三氧化二铝(Al₂O₃)。底介电层较佳的是厚度约3到10纳米的二氧化硅与氮氧化硅、或是其它类似的高介电常数物质。电荷捕捉层较佳的是厚度约3到9纳米的氮化硅(siliconnitride)、或是其它类似的高介电常数物质包括金属氧化物，例如三氧化二铝(Al₂O₃)、HfO₂等等。电荷捕捉结构可以是不连续的储电袋(pocket)、或是电荷捕捉物质的颗粒、或是如图所示的连续层。电荷捕捉结构130具有被捕捉的电荷，例如电子131。

举例而言，氮化只读存储单元(NROM-like cell)的存储单元具有3到10纳米厚的底氧化层、3到9纳米厚的电荷捕捉层、以及5到10纳米厚的顶氧化层。举例而言，硅氧化氮氧化硅(SONOS)单元的存储单元具有1到3纳米厚的底氧化层、3到5纳米厚的电荷捕捉层、以及3到10纳米厚的顶氧化层。

在一些实施例中，栅极材料的功函数(work function)需较n型硅的本质功函数(intrinsic work function)还大、或是大于4.1电子伏特(eV)，较佳的是大于约4.5电子伏特，包括大于约5电子伏特。较佳的栅极材料包括p型多晶硅(p-type poly)、氮化钛(TiN)、金属氮化物，以及其它大功函数的金属和物质。另外，其它适用于本实施例的具有相对大功函数的物质，还包括金属例如钌(Ru)、铱(Ir)、镍(Ni)、和钴(Co)等，以及包括金属合金例如钌镍合金和镍钛合金等，以及包括金属氮化物、金属氧化物例如二氧化钌(RuO₂)，不过并不限定为上述所提到的金属、金属合金、和金属氧化物。高功函数栅极材料会比传统n型多晶硅栅极，对电子隧穿(electron tunneling)产生较高的注入势垒(injection barriers)。以二氧化硅为顶介电层的n型多晶硅栅极，其注入势垒大约为3.15电子伏特。所以，本发明实施例用于栅极与顶介电层的材料，具有高于3.15电子伏特的注入势垒，例如高于3.4电子伏特，较佳的是高于4电子伏特。以二氧化硅为顶介电层的p型多晶硅栅极为例，注入势垒大约为4.25电子伏特，其所产生的收敛单元(convergedcell)的启始电压(threshold)，会较以二氧化硅为顶介电层的n型多晶硅栅极降低约2伏特，在之后第1B图会更详细讨论。

在第1A图中，存储单元尚未经过编程与抹除周期，举例而言，被捕捉的电荷仅是半导体制程的产物。在存储单元阵列中，制造操作所产生的被捕捉电荷的数量可以随意改变。

以此处以一般使用而言，编程周期较佳的是提高存储单元的启始电压，而抹除周期较佳的是降低存储单元的启始电压。然而，本发明涵盖上述二步骤的产品和方法，以及包含编程周期降低存储单元启始电压与抹除周期提高存储单元启始电压二步骤的产品和方法。

请参照第1B图，其绘示第1A图的电荷捕捉存储单元的示意图，其中电荷增加于编程与抹除周期之前。电位0V置于源极150、漏极160与基底170上，电位-20V置于栅极110上，其可提供底氧化层一约0.7到1.0伏特/纳米(Volts/nm)或更大的电场。此偏压是用于平衡电荷捕捉结构130中的电荷分布，其藉由导通从栅极到电荷捕捉层的电子注入电流(electron injectioncurrent)，以及导通从电荷捕捉层到通道(channel)的电子射出电流(electron ejection current)，最后经足够的时间到达一动态的平衡，此时存储单元的启始电压会收敛到目标(target)启始电压，而在通道长度内产生电荷平衡分布。在存储单元通道中，此偏压大致上呈对称分布。当原本的存储单元具有少量电荷时，此偏压会增加电荷，例如电子132，到电荷捕捉结构130中。然而，在元件被编程与抹除之前，存储单元阵列中电荷捕捉结构的电荷捕捉量，都可以被改变。第1B图的偏压，会在存储单元内建立平衡的电荷捕捉量于合理可忍受的范围内。第1B图偏压的目标启始电压，是依据电子注入电流与电子射出电流的平衡条件。电荷捕捉结构的电荷捕捉量的平衡可在偏压条件下维持一定值。根据顶氧化层、底氧化层、栅极与电荷捕捉结构，当达到动态平衡条件时，存储单元的启始电压是电荷捕捉结构中电核量的函数。平衡条件较佳的是，栅极的电子射出电流大于电子注入电流，使得目标启始电压降低。较低的目标启始电压可允许读取存储单元时在较低的操作电压下进行。所以，本发明实施例利用高功函数的栅极材料，例如p掺杂多晶硅，或高介电常数顶氧化材料，例如Al₂O₃，或结合上述两者，以达到较低的目标启始电压。

实施例中平衡脉冲(balancing pulse)的栅极对基底的偏压(gate-to-substrate bias)大小，是依据介电堆栈层的有效氧化层厚度(effective oxide thickness；EOT)而决定。上述介电堆栈层包括顶介电层、电荷捕捉结构以及底介电层，而有效氧化层厚度是指针对二氧化硅电容率(permittivity)作归一化处理(normalized)后的厚度。举例而言，当顶介电层、电荷捕捉结构与底介电层分别包括二氧化硅、氮化硅、二氧化硅时，此堆栈结构即为氧氮氧堆栈层(ONO stack)。以氧氮氧堆栈层为例，有效氧化层厚度(EOT)即等于顶氧化层厚度，加上底氧化层厚度，再加上氮化层厚度之后，乘以氧化硅电容率，再除以氮化硅电容率。于是，氮化只读存储单元(NROM-like cell)以及硅氧化氮氧化硅(SONOS)存储单元的电荷平衡脉冲(charge balancing pulse)的偏压，可决定如下：

1.此处描述到的氮化只读存储单元(NROM-like cell)的底氧化层厚度大于3nm，介电堆栈层具有有效氧化层厚度(例如10nm到25nm)，底氧化层厚度大于3nm是用于避免空穴从基底的直接隧穿(direct tunneling)。栅极对基底有一偏压(例如-12Volts到-24Volts)，以及电压除以有效氧化层厚度系大于0.7V/nm，较佳的是约1.0V/nm加减10％。

氮化只读存储单元的氧氮氧层(ONO)的有效氧化层厚度计算如下：

最小值最大值

顶氧化层厚度(电容率＝3.9) 5nm 10nm

氮化硅层厚度(电容率＝7) 3nm 9nm

底氧化层厚度(电容率＝3.9) 3nm 10nm

总计 5+3*3.9/7+3＝10nm 10+9*3.9/7+10＝25nm

2.此处描述到的硅氧化氮氧化硅(SONOS)存储单元的底氧化层厚度小于3nm，介电堆栈层具有一有效氧化层厚度(例如5nm到16nm)，底氧化层厚度小于3nm是允许空穴从基底的直接隧穿。栅极对基底有一偏压(例如-5Volts到-15Volts)，以及电压除以有效氧化层厚度是大于0.3V/nm，较佳的是约1.0V/nm加减10％。

硅氧化氮氧化硅存储单元的氧氮氧层(ONO)的有效氧化层厚度计算如下：

最小值最大值

顶氧化层厚度(电容率＝3.9) 3nm 10nm

氮化硅层厚度(电容率＝7) 3nm 5nm

底氧化层厚度(电容率＝3.9) 1nm 3nm

总计 3+3*3.9/7+1＝5.7nm 10+5*3.9/7+3＝15.8nm

对于不同于二氧化硅和氮化硅的材质而言，有效氧化层厚度的计算是一样的，该材质厚度的归一化是根据该材质电容率除以二氧化硅电容率的值。

第2A图系绘示电荷捕捉存储单元在多重编程与抹除周期后的示意图。其中，基底包括n+掺杂区250与260，以及p掺杂区270，其位于n+掺杂区250与260之间。存储单元还包括位于基底上的氧化层240，位于氧化层240上的电荷捕捉层230，另一氧化层220位于电荷捕捉层230上，以及位于氧化层220上的栅极210。由于编程与抹除周期所需的偏压不同，以及由于使用通道热电子注入法时，特别是抹除周期不能影响的区带间隧穿引致热电子注入(band-to-band tunneling induced hot electron injection)时，电子可被捕捉于电荷捕捉层230中，多重编程与抹除周期将被捕捉的电荷留在电荷捕捉层230中，例如电子231与232。

第2B图是绘示第2A图电荷捕捉存储单元，在电荷分布改变后以及提供第1B图所述偏压后的示意图。在此例中，电压0V置于源极250、漏极260与基底270上，且电压-20V置于栅极210上。此处偏压可用于平衡电荷捕捉层230中的电荷分布，其系藉由移除在编程与抹除周期后多余的电子，例如电子232，或诱发从栅极210到电荷捕捉层230的电子注入电流，或诱发从电荷捕捉层230到栅极210的电子射出电流，经足够的时间后，其最后会导致动态平衡或均势，而存储单元的启始电压会收敛到目标启始电压，于是在通道长度内产生电荷平衡分布。上述在存储单元通道上的偏压大致呈对称分布。

根据本发明所描述的方法，包括藉由第一偏压降低存储单元的启始电压，藉由第二偏压提高存储单元的启始电压，以及提供栅极与第一和第二偏压对应的第三偏压。上述第三偏压能够导致电子的第一运动和第二运动。假若栅极对基底有一负电压，电子的第一运动是从栅极到电荷捕捉层，而电子的第二运动是从电荷捕捉层到基底。假若栅极对基底有一正电压，电子的第一运动是从基底到电荷捕捉层，而电子的第二运动是从电荷捕捉层到栅极。当启始电压升高时，电子的第一运动率减少，反之当启始电压降低时，电子的第一运动率增加。而当启始电压升高时，电子的第二运动率亦增加，反之当启始电压降低时，电子的第二运动率亦减少。上述的电子的运动会使得启始电压收敛至一目标值。偏压是用于平衡在电荷捕捉层内的电荷分布，当启始电压接近该目标值时，在存储单元的通道长度内，电荷亦相应集中到通道的一侧。

第3A-3D图是绘示多重编程与抹除周期的电荷分布后，留下电荷于存储单元的电荷捕捉层的示意图。

第3A图是绘示电荷捕捉存储单元在电荷分布平衡后之示意图。其中，基底包括n+掺杂区350与360，以及p掺杂区370，其位于n+掺杂区350与360之间。存储单元还包括位于基底上的氧化层340，位于氧化层340上的电荷捕捉层330，另一氧化层320位于电荷捕捉层330上，以及位于氧化层320上的栅极310。

第3B与3C图是绘示存储单元分别于编程与抹除周期的偏压安置示意图。

第3B图系绘示第3A图的存储单元经通道热电子(CHE)注入的示意图。电压0V置于源极350上，电压5.5V置于漏极360上，且电压8V置于栅极310上。此处偏压可产生通道热电子，例如电子332，电子332会由p掺杂区370的通道传送到电荷捕捉层330中接近漏极360的区域。电子331即为经注入而传送至电荷捕捉层330的例子。至于其它的偏压安置，例如建立高启始电压状态或是经由多重操作的多重高启始电压状态，则揭露于其它的实施例中。代表性的偏压安置包括通道初始化二次电子注入(channel initiatedsecondary electron injection；CHISEL)、源极端注入(source sideinjection；SSI)、漏极雪崩热电子注入(drain avalanche hot electroninjection；DAHE)、脉波激冲基底热电子注入(pulse agitated substrate hotelectron injection；PASHEI)、正栅极电场协助(Fowler-Nordheim)隧穿(positive gate E-field assisted tunneling)以及其它的偏压安置等。

第3C图是绘示第3B图的存储单元经区带间隧穿引致热空穴注入的示意图。电压-3V置于栅极310上，电压0V置于源极350上，电压5.5V置于漏极360上，以及电压0V置于基底的p掺杂区370上。此处偏压可通过空穴(例如空穴334)的区带间隧穿效应产生热电子注入，空穴334会由漏极360传送到电荷捕捉层330中接近漏极360的区域。空穴333即为经注入而捕捉在电荷捕捉层330之例子。空穴注入电荷捕捉层330而降低电子浓度的区域，并不完全与电子注入的区域相匹配。因此，经过多次的编程与抹除周期之后，就会有一些电子浓度累积在电荷捕捉层330中，此种情况会干扰低启始电压状态的达成，或降低元件的耐久性。其它抹除周期的偏压(为建立低启始电压状态的偏压)包括负栅极电场协助隧穿(产生电子射出的电压并无法造成从栅极有效的电子注入)、电子由电荷捕捉层直接隧穿至底氧化层、或空穴由底氧化层直接隧穿至电荷捕捉层等等。

第3D图是绘示第3C图的存储单元中被捕捉的电子浓度335不受注入空穴影响时即可达到最小启始电压的示意图。藉由提供如第1B图所示的电荷平衡偏压，电荷捕捉层的电子分布会改变，减少或抹除多余的捕捉电荷，以达到电荷平衡分布。在此例中，当电压-20V置于栅极310上时，在通道区中由栅极到基底的电压，除以顶介电层、电荷捕捉结构与底介电层的有效氧化层厚度(EOT)之值，对氮化只读存储单元(NROM-like cells)而言，此值是大于0.7V/nm，较佳的是约1V/nm；对硅氧化氮氧化硅(SONOS)单元而言，此值是大于0.3V/nm，较佳的是约1V/nm。电压0V置于源极350、漏极360与部分基底370例如通道上。此偏压会在电荷捕捉层330中产生电子分布的改变，电子分布的改变包括多余的电荷被去除，以及/或增加电子。藉由电场协助隧穿等移动机制，电荷，例如电子331，会由栅极310传送到电荷捕捉层330。上述电荷是将被补捉在电荷捕捉层330中的空穴，例如电动333去除。藉由电场协助隧穿等移动机制，电荷，例如电子335，则会由原本被补捉在远离空穴注入的区域，从电荷捕捉层330传送到p掺杂区370中。事实上，在此偏压下所产生的电场协助隧穿，能够由电荷捕捉层330至通道区且穿过整个通道。此偏压可平衡在电荷捕捉层330的电荷分布，藉由移除在编程与抹除周期后多余的电子，例如电子335，或诱发从栅极到电荷捕捉层的电子注入电流，或诱发从电荷捕捉层到栅极的电子射出电流，经足够的时间后，其最后会导致动态平衡或均势，而存储单元的启始电压会收敛到目标启始电压，于是在通道长度内产生电荷平衡分布。上述在存储单元通道上的偏压大致呈对称分布。假如偏压提供为一长脉波，约0.5到1.0秒的程度，电荷平衡分布会如第3A图所示；假如偏压提供为一短脉波，约1到50毫秒(millisecond)的程度的话，电荷分布可能无法达到平衡的状态。

第4图是绘示在电荷捕捉存储单元经编程与抹除周期后，电荷分布改变的流程图。新存储单元410尚未经历编程与抹除周期。在步骤420与430，存储单元通过第一和第二偏压可被编程与抹除。在步骤440，需决定是否编程与抹除时程(interval)已结束？上述时程是藉由计算编程与抹除周期的数目来决定。假如时程尚未结束，则存储单元再次经历步骤420与430的编程与抹除周期。否则，在步骤450，通过第三偏压安置，存储单元中电荷分布可被改变，此时在通道区中由栅极到基底的电压，除以顶介电层、电荷捕捉结构与底介电层的有效氧化层厚度(EOT)的值，对氮化只读存储单元(NROM-like cells)而言，此值系大于0.7V/nm，较佳的是约1V/nm；对硅氧化氮氧化硅(SONOS)单元而言，此值是大于0.3V/nm，较佳的是约1V/nm。

针对不同的实施例，第一偏压和第二偏压可分别产生一或多次电场协助隧穿、热电子注入例如通道热电子(CHE)注入、通道初始化二次电子注入(CHISEL)、及/或热空穴注入例如区带间隧穿引致热空穴注入(BTBTHH)。在不同之偏压安置中，电荷移动机制可以相同，亦可以不同。然而，即使在不同的偏压安置中电荷移动机制相同，第一偏压、第二偏压与第三偏压分别在存储单元置有不同的偏压，亦分别在存储单元各端点具有不同的结合电压(combination of voltages)。

本发明所揭露的一些实施例包括中：在存储单元中，第三偏压安置是将负电压置于相对于源极、漏极与基底的栅极上；第一偏压安置产生热空穴注入；以及第二偏压安置产生热电子注入。或是，第一偏压安置产生热空穴注入；第二偏压安置产生热电子注入；以及第三偏压安置产生电场协助隧穿。或是，第一偏压安置产生热空穴注入；第二偏压安置产生热电子注入；以及第三偏压安置是将相对于源极、漏极与基底的负电压置于栅极上，其中，对氮化只读存储器(NROM-like)单元而言，此负电压除以介电堆栈层的有效氧化层厚度(EOT)的值是大于0.7V/nm；对硅氧化氮氧化硅(SONOS)单元而言，此负电压除以介电堆栈层的有效氧化层厚度(EOT)的值是大于0.3V/nm，较佳的是约1V/nm。

第5图是绘示在编程与抹除周期之前，增加电荷至电荷捕捉存储单元，或是在编程与抹除周期之后，电荷捕捉存储单元中电荷分布改变的流程图。此流程与第4图相当类似。然而，在编程与抹除周期之前，亦即在步骤520与530之前，步骤515中，电荷是通过前述的电荷平衡脉冲增加至存储单元中，在步骤515之后，启始电压是小于编程与抹除周期之后的启始电压，以及小于存储单元的编程验证电压(program verify voltage)与抹除验证电压(erase verify voltage)。

第6图是绘示启始电压相对于编程与抹除周期数目的示意图，以及比较电荷分布改变前后的启始电压的示意图。在电荷分布改变之前，存储单元已经历不同数目的编程与抹除周期。数据点610(空心点hollow dot)代表存储单元在电荷分布改变之前的情形，数据点610包括数据组630，640，650和660。数据组630表示，在进行电荷分布改变的操作前，存储单元先经历500次的编程与抹除周期。数据组640表示，在经过第一个1000次的编程与抹除周期之后，在进行电荷分布改变的操作前，存储单元经历1000次的编程与抹除周期。数据组650表示，在经过第一个10,000次的编程与抹除周期之后，在进行电荷分布改变的操作前，存储单元经历10,000次的编程与抹除周期。数据组660表示，在经过第一个100,000次的编程与抹除周期之后，在进行电荷分布改变的操作前，存储单元经历50,000次的编程与抹除周期。随着数据组630，640，650和660的编程与抹除周期数目的增加，进行电荷分布改变之操作前，存储单元的启始电压会增加。数据点620(实心点solid dot)代表存储单元利用第3D图的偏压安置，电荷分布的改变情形。图中显示，所有的数据点610，除了数据组630以外，都超过抹除验证电压3.8V，以线670表示。数据组660都超越编程验证电压5.3V，以线680表示。数据组630，640，650和660显示对存储单元中最小启始电压的不同程度的干扰。数据点620显示电荷分布改变的操作成功地降低存储单元的启始电压至抹除验证电压线670以下，除了经历超过一百万次编程与抹除周期后的数据点不符以外。图中显示，随着编程与抹除周期数目的增加，对最小启始电压的干扰亦跟着增加。所以，针对第6图所产生的数据，第3D图的电荷平衡偏压会目标在发生1000次编程与抹除周期的范围内，维持存储单元的抹除偏压低于目标启始电压，而此目标启始电压由抹除验证电压(线670)而设定。

第7图是绘示存储单元启始电压相对于编程与抹除周期数目的示意图，以及显示提供电荷平衡偏压后启始电压一致性的示意图，上述电荷平衡偏压是指经100次通道热电子注入(CHE)与区带间隧穿引致热空穴注入(BTBTHH)编程与抹除周期之后，在栅极上加一长约0.5秒的负电压脉冲。数据点710(实心点)代表经编程操作后的启始电压，数据点720(空心点)代表经抹除操作后的启始电压。如图中所示，此处以经过一百万次编程与抹除周期为例，经抹除周期后的启始电压均维持在3.7V以下。

第8图是绘示启始电压相对于抹除周期数目的示意图，以及比较在低启始电压下，有/无电荷分布改变时抹除操作的功效。数据点810(实心点)代表存储单元在负电荷平衡操作改变电荷分布之前的状态。在负电荷平衡操作前，存储单元的启始电压仅藉由抹除脉冲无法充分降低，即使已进行许多次的抹除脉冲也是一样。数据点820(空心点)代表经负电荷平衡操作后的状态。图中显示，负电荷平衡操作很快的清除由编程与抹除周期所产生的干扰，而使启始电压值有效地降低。

第9图系绘示启始电压改变相对于维持时间(retention time)的示意图，以及比较一未经编程与抹除周期的存储单元与经多次编程与抹除周期的存储单元的示意图。线迹(trace)910代表一未经编程与抹除周期的存储单元，所以电荷维持(charge retention)相当好。数据组920和930代表一经150,000次编程与抹除周期的存储单元，其中每900次编程与抹除周期就执行一次负电荷平衡操作。数据组920代表在负电荷平衡操作后立刻就进行电荷维持检测的存储单元。相对地，数据组930代表在负电荷平衡操作前就进行电荷维持检测的存储单元。为了加速电荷维持检测，在栅极加上-10V的电压，使其可以从电荷捕捉结构加速释放被捕捉的电子。因为较大的启始电压化代表较差的电荷维持，图中显示负电荷平衡操作改进了存储单元的电荷维持。

第10图是绘示启始电压变化(delta threshold voltage)相对于维持时间的示意图，以及在编程与抹除周期前先执行负电荷平衡操作，然后经不同数目编程与抹除周期的存储单元的示意图。数据点1000(实心点)代表一未经编程与抹除周期的存储单元。数据点1010(空心三角形)、数据点1020(空心正方形)以及数据点1030(空心菱形)分别代表经历150,000次编程与抹除周期、200,000次编程与抹除周期与1,000,000次编程与抹除周期的存储单元，其中每1000次编程与抹除周期就执行一次负电荷平衡操作。电荷维持检测系立刻在电荷分布改变的操作后进行。可以看到的是，对分别经历150,000次、200,000次与1,000,000次编程与抹除周期的存储单元而言，周期性地执行负电荷平衡操作会产生大致上稳定的电荷维持。

第11图是绘示在编程与抹除周期前增加电荷到存储单元的流程图，以及经一段时间后存储单元中的电荷分布改变。一新存储单元1110尚未经编程与抹除周期。在步骤1115，藉由提供电荷平衡脉冲，增加电荷到存储单元中。在步骤1120，经一段时间后，编程与抹除周期即将发生。藉由第一和第二偏压安置，编程与抹除周期发生。在步骤1140，决定是否此段时间结束。若否，此段时间则继续。第三偏压安置包括负栅极电压脉冲以及在电荷捕捉结构和通道间的射出电流，上述负栅极电压系相对于基底的通道，藉由栅极到通道的注入电流以平衡电荷分布，而上述的射出电流实质上穿过整个通道。在一些实施例中，脉冲具有的脉冲长度是足以收敛存储器阵列的启始电压至目标收敛启始电压，在此例中约-20V的脉冲长度是0.5至1.0秒之间。

第12图是绘示本发明一实施例的集成电路的方块图。集成电路1250包括存储器阵列1200，其包括在半导体基底上局部的电荷捕捉存储单元。列解码器(row decoder)1201与字线(wordline)1202耦接，上述字线是沿着存储器阵列1200的列(row)而排列。行解码器(column decoder)1203与位线(bitline)1204耦接，上述字线是沿着存储器阵列1200的行(column)而排列。地址(address)是通过总线(bus)1205安排给行解码器1203与列解码器1201。在方块1206中的感应放大器(sense amplifier)和数据输入结构(data-instructure)是通过数据总线(data bus)1207耦接至行解码器1203。从集成电路1250的输出/入端口(input/output port)的数据，或是其它在集成电路1250内部或外部的数据来源，是通过数据输入线(data-in line)1211传输至方块1206中的数据输入结构。从方块1206中感应放大器的数据，是通过数据输出线(data-out line)1212传输至集成电路1250的输出/入端口，或传输至集成电路1250内部或外部的数据目的地。偏压安置状态器1209可控制偏压安置提供电压1208，例如抹除验证电压与编程验证电压、第一和第二偏压安置用于边程和降低存储单元的启始电压、以及第三偏压安置用于改变存储单元电荷补捉结构的电荷分布。

第13图和第14图是绘示本发明的应用，结合一抹除周期或其它程序以建立低启始状态的存储单元的流程图。在第13图中，首先，方块1300中，抹除周期通过抹除命令(erase command)进行初始化。此处为教示方便，在抹除周期中将指针n设为0。在一些实施例中，抹除命令在快闪存储器元件(flash memory)中是对应于“快闪”区域抹除操作(flash sector eraseoperation)。响应抹除命令，偏压程序会建立起来。在一实施例中，偏压程序中第一个操作是提供一偏压安置，其在存储单元区域中引致热空穴注入(方块1301)。举例而言，在区域中字符在线加约-3到-7V的偏压，在与存储单元的漏极耦合的位在线加约+3到+7V的偏压，在与存储单元的源极耦合的源极在线加的偏压系接地，而基底的通道区亦接地。在抹除区域中，上述偏压安置会在电荷捕捉结构临近漏极端的一侧引致热空穴注入。在提供热空穴注入偏压安置后，状态器(state machine)或其它逻辑电路藉由执行一抹除验证操作，以决定抹除操作是否成功。所以，在下个步骤中(方块1302)，会决定是否存储单元通过抹除验证操作。假若存储单元未通过抹除验证操作，指标n会增加(方块1303)，以及决定指标n是否增加到预定的最大尝试数目N(方块1304)。假若已达到最大尝试数目N，而存储单元仍未通过抹除验证操作的话，于是此程序便失败(方块1305)。假若还未到达最大尝试数目N(方块1304)，则程序回到方块1302，以再次尝试热空穴注入偏压安置。假若在方块1302存储单元通过抹除验证操作，则提供电荷平衡偏压操作，如第1B图所示，其会同时产生热电子注入和射出电流(方块1306)。上述电荷平衡偏压操作包括负栅极电压脉冲，其具有的脉冲长度约在10至100毫秒之间，较佳的是约50毫秒。此脉冲欲平衡电荷分布与中和捕捉空穴，其足以改进存储单元之持久性与稳定性。在电荷平衡偏压操作之后，抹除验证操作会再重复(方块1307)。假若存储单元未通过验证，流程会经由回路到方块1303，增加指标n的数目，以及根据达到最大尝试数目N与否来决定为再尝试或失败。在方块1307中，假若存储单元通过验证的话，则程序便结束(方块1308)。

在第14图中，抹除周期通过抹除命令进行初始化(方块1400)。此处为教示方便，在抹除周期中将指针n设为0。在一些实施例中，抹除命令在快闪存储器元件中是对应于“快闪”区域抹除操作。响应抹除命令，偏压程序会建立起来。在此例中，在抹除命令后提供电荷平衡偏压安置，其会引致热电子注入和电子射出电流(方块1401)。上述电荷平衡偏压操作包括一负栅极电压脉冲，其具有的脉冲长度约在10至100毫秒之间，较佳的是约50毫秒。当平衡电荷分布时，上述电荷平衡偏压会使存储单元中储存电荷的数量收敛至目标启始电压。在其它实施例中，上述电荷平衡偏压操作包括一负栅极电压脉冲，其具有的脉冲长度约在500至1000毫秒之间，以在每一抹除周期中达到捕捉电荷的平衡状态。每个负栅极电压脉冲的长度是根据每个存储单元的实施例、抹除周期允许的时间预算(timing budget)、提供热空穴注入偏压安置的长度以及其它参数来选择。下一步操作是提供一偏压安置，以引致热空穴注入(方块1402)。举例来说，在区域中字符在线加约-3到-7V的偏压，在与漏极耦合的位在线加约+3到+7V的偏压，以及在与源极耦合的源极在线加的偏压系接地，而基底的通道区亦接地。在抹除区域中，上述偏压安置会在电荷捕捉结构临近漏极端的一侧引致热空穴注入。因为前述方块1401的热空穴注入偏压安置，本发明可达到更均匀的结果。在提供热空穴注入偏压安置后，状态器或其它逻辑电路藉由执行抹除验证操作，以决定抹除操作是否成功。所以，在下个步骤中(方块1403)，会决定是否存储单元通过抹除验证操作。假若存储单元未通过抹除验证操作，指标n会增加(方块1404)，以及决定指标n是否增加到预定的最大尝试数目N(方块1405)。假若已达到最大尝试数目N，而存储单元仍未通过抹除验证操作的话，于是此程序便失败(方块1406)。假若还未到达最大尝试数目N(方块1405)，则程序回到方块1402，以再次尝试热空穴注入偏压安置。假若在方块1403，存储单元通过抹除验证操作，则提供第二电荷平衡偏压操作，其会同时产生热电子注入和射出电流(方块1407)。上述电荷平衡偏压操作包括负栅极电压脉冲，其具有的脉冲长度约在10至100毫秒之间，较佳的是约50毫秒。此脉冲欲平衡电荷分布与中和捕捉空穴，其足以改进存储单元的持久性与稳定性。在一些实施例中，并未利用到第二电荷平衡偏压操作。在方块1403与方块1407的电荷平衡偏压操作的脉冲长度，是较其它实施例只执行一个电荷平衡偏压操作的脉冲长度还短。方块1407的电荷平衡偏压操作之后，抹除验证操作会再重复(方块1408)。假若存储单元未通过验证，流程会经由回路到方块1404，增加指标n的数目，以及根据达到最大尝试数目N与否来决定为再尝试或失败。在方块1408中，假若存储单元通过验证的话，则抹除周期便结束(方块1409)。

第15图是绘示启始电压对应时间的示意图，其中时间是指提供至低启始电压存储单元的负栅极电荷平衡偏压脉冲的时间长度，如第1A图和第1B图所示的在编程和抹除周期之前的快闪存储单元。第15图中显示数据组1510(空心三角形)、1520(实心三角形)、1530(空心点)与1540(实心点)等四组线迹，其分别代表在不同栅极电压下启始电压收敛的比例。在此实施例中，存储单元的L/W大小维度是0.5μm/0.38μm，ONO(氧化层-氮化层-氧化层)堆栈层大小维度是55埃(angstrom)/60埃/90埃，以及p+多晶硅栅极。在编程和抹除周期之前，负栅极电荷平衡偏压脉冲包括栅极上加负电压，而源极、基底和漏极是接地。数据组1510对应的栅极负电压为-21V；数据组1520对应的栅极负电压为-20V；数据组1530对应的栅极负电压为-19V；数据组1540对应的栅极负电压为-18V。数据组1510、1520、1530与1540的启始电压均饱合收敛到共同电压1505，其约3.8V左右。栅极负电压越高，启始电压均饱和的越快。以上述-21V的栅极负电压为例，脉冲长度仅约0.1到1.0秒，启始电压即已大致上收敛完全。其它实施例系提供较高的栅极负电压，对应较短时间的启始电压达到饱合的收敛电压，或是提供较低的栅极负电压，对应较长时间的启始电压达到饱合的收敛电压。在相同的脉冲长度下，较厚维度的ONO堆栈层或较厚的底氧化层，会需要较长的时间，才能使启始电压达到饱合的收敛电压，或需要较高的栅极负电压，才能使启始电压达到饱合的收敛电压。同样地，在相同的脉冲长度下，较薄维度的ONO堆栈层或较薄的底氧化层，会需要较短的时间，就能使启始电压达到饱合的收敛电压，或需要较低的栅极负电压，就能使启始电压达到饱合的收敛电压。

第16图和第17图是绘示启始电压对应时间的示意图，以及显示存储单元启始电压的收敛情形，对应电荷捕捉结构中电荷分布改变偏压的示意图。此处存储单元的L/W大小维度系0.5μm/0.38μm。

请参照第16图，尚未经编程和抹除周期的存储单元启始电压，在开始时便藉由正栅极电场协助(Fowler-Nordheim)隧穿，增加不同数量电子到电荷捕捉层，以产生不同程度的五组线迹1610、1620、1630、1640与1650。在增加这些电子后，线迹1610的存储单元，其具有约5.3V的启始电压，线迹1620的存储单元具有约3.0V启始电压，线迹1630的存储单元具有约2.4V启始电压，线迹1640的存储单元具有约2.0V启始电压，线迹1650的存储单元具有约1.5V启始电压。图中显示当存储单元提供-21V栅极负电压以及源极、基底和漏极接地，启始电压对应时间的变化。对应线迹1610、1620、1630、1640与1650的存储单元，在经过1秒负栅极偏压的电荷平衡操作后，均收敛到一共同电压约3.9V。

请参照第17图，四组线迹1710、1720、1730与1740的存储单元启始电压，系藉由热载子充电，包括通道热电子注入与热空穴注入，而建立起来。于是，线迹1710存储单元的启始电压提高到约4.9V，线迹1720存储单元的启始电压提高到约4.4V，线迹1730存储单元的启始电压是约3.3V，线迹1740存储单元的启始电压系约3.1V。图中显示当存储单元提供-21V栅极负电压以及源极、基底和漏极接地，启始电压对应时间的变化。对应线迹1710、1720、1730与1740的存储单元，在经过1秒负栅极FN偏压的电荷平衡操作后，均收敛到一共同电压约3.7V。

第16图和第17图显示，虽然有不同型式的电荷运动以改变存储单元的启始电压至不同的值，提供足以产生电子注入电流和电子射出电流的偏压以及平衡电荷分布的偏压，会使存储单元的启始电压回到它们的收敛电压。然而，减少捕捉空穴和电子则会使得存储单元不易被抹除与不稳定。其它实施例系提供较高的栅极电压，以减少启始电压饱合至收敛电压所需的时间，或是提供较低的栅极电压，以增加启始电压饱合至收敛电压所需的时间。

第18图是绘示启始电压对应时间的示意图，以及显示具有不同通道长度的存储单元，其启始电压的收敛情形。对应线迹1810和1820的存储单元，具有通道长度0.38μm，对应线迹1830和1840的存储单元，具有通道长度0.50μm。线迹1820和1840的存储单元，是藉由增加通道热电子至电荷捕捉结构以升高启始电压。线迹1820存储单元的启始电压是升高至约5.2V，线迹1840存储单元的启始电压系升高至约5.6V。对应线迹1810和1830的存储单元，则尚未经过编程和抹除周期。图中显示当提供-21V栅极负电压以及源极、基底和漏极接地，线迹1810、1820、1830和1840存储单元的启始电压对应时间的变化。对应线迹1830和1840之存储单元，饱合至一共同收敛电压约3.8V，对应线迹1810和1820的存储单元，饱合至一共同收敛电压约3.5V。第18图显示，具有相同通道长度的存储单元，会对应改变电荷分布的偏压，而达到一共同收敛电压。第18图亦显示，具有不同通道长度的存储单元，会对应改变电荷分布的偏压，而达到不同的收敛电压。然而，通道长度的不同，并非影响收敛电压的主要原因，所以在阵列中，可忽略存储单元通道长度的不同对目标启始电压的影响。

上述的通道略去效应(channel roll-off effect)，举例而言，显示于标号1850的区域，是对应于具较短通道的存储单元，上述较短通道有较低的启始电压与较低的收敛电压。因此，存储单元的通道长度若选择较小的尺寸，则会降低启始电压与收敛电压。相同地，存储单元的通道长度若选择较大的尺寸，则会升高启始电压与收敛电压。其它实施例是提供较高的栅极电压，以减少启始电压饱合至收敛电压所需的时间，或是提供较低的栅极电压，以增加启始电压饱合至收敛电压所需的时间。此外，目标启始电压能够藉由选择具不同功函数的栅极材料来改变，其中具较高功函数的材料会降低收敛电压。又，收敛电压能够藉由选择易于顶氧化层与底氧化层其中之一产生隧穿的材料来改变，其中易于顶氧化层产生隧穿的材料会降低收敛电压，反之则否。

第19图和第20图显示，在存储单元中平衡电荷分布的偏压维持可达成启始电压的效率。

第19图是显示对具有电荷分布规则改变的多重位(multi-bit)存储单元，启始电压对应编程与抹除周期次数的示意图。第一位已编程，在线迹1910(实心点)代表第一位被读，在线迹1920(空心点)代表第二位被读。第二位已编程，在线迹1930(实心三角形)代表第一位被读，在线迹1940(空心三角形)代表第二位被读。在线迹1950(实心方块)代表第一位被抹除与被读，在线迹1960(空心方块)代表第二位被抹除与被读。当一位已编程，栅极电压11.5V维持1微秒(microsecond)，漏极/源极之一为5V，漏极/源极另一为0V，以及基底是-2.5V。当正编程时，通道初始化二次电子(CHISEL)运动会产生并注入电荷捕捉结构中。当一位已抹除，栅极电压-1.8V维持1毫秒，漏极/源极之一为6V，漏极/源极另一为0V，以及基底是0V。当正抹除时，热空穴运动会产生并注入电荷捕捉结构中。在抹除周期时，用于平衡电荷的负栅极偏压会提供给存储单元，例如提供维持50毫秒脉冲的-21V栅极电压以及源极、基底和漏极接地。可以看到的是，启始电压会维持在好的分布约100,000P/E次周期。

第20图与第19图相似，是显示对于多重位存储单元的编程/抹除周期数目不同所造成启始电压的变化的示意图。然而，不同于第19图，造成电荷分布改变的负栅极FN偏压，在抹除操作中并未应用于存储单元。结果，多次编程/抹除周期后，在捕捉层电荷所造成的干扰会提高启始电压。当第一位已编程，第一位在线迹2010(实心点)被读取，然后第二位在线迹2020(空心点)被读取。第二位编程时，第一位在线迹2030(实心三角)被读取，而第二位在线迹2040(空心三角)被读取。在线迹2050(实心方块)第一位被读取与抹除。在线迹2060(空心方块)第二位被读取与抹除。少于十次编程/抹除周期数目时，编程与抹除的启始电压都明显的提高。五百次周期数目后，若没有此处所说明的电荷平衡操作，存储单元的抹除启始电压会提高超过1V。

第19图与第20图共同显示施予一偏压后，存储单元内的电0荷分布倾向平衡，可消除或降低因多次抹除/编程周期导致启始电压成功率的困扰。另一实施例为施予较高级数的栅极电压，以降低启始电压达到饱和收敛状态的所需时间，或施予一较低级数的栅极电压，以增加启始电压达到饱和收敛状态的所需时间。其它实施例为利用增加或减少负栅极电压，以改变启始电压达到收敛的程度。

第21图为启始电压变化对应维持时间的示意图，以及对照藉由施予与不施予负栅极脉冲来平衡电荷分布的存储单元。线迹2110、2120、2130、2140的存储单元都承受一万次的编程/抹除周期。然而，当线迹2110、2120的存储单元在抹除操作中，共同针对线迹2125中一负栅极脉冲以改变存储单元中的电荷分布。对于线迹2110、2120的存储单元，共同针对线迹2145中一负栅极脉冲，不会施予存储单元。因为较大的启始电压改变代表数据保存不佳，图形显示平衡电压的操作改善存储单元中的数据保存。在数据保存测试中，一负栅极电压-7V施予线迹2110、2130的存储单元的栅极，另一负栅极电压-9V施予线迹2120、2140的存储单元的栅极。因为增加电压，在线迹2125中，线迹2120的存储单元经历比线迹2110的存储单元更糟的数据保存状态。同时，在线迹2145中，线迹2140的存储单元经历比线迹2130的存储单元更糟的数据保存状态。

第22图是绘示利用混合偏压抹除的电荷捕捉存储单元，可藉由热空穴射流与电场辅助射出与注入电子流的组合方式，来平衡捕捉层的电荷分布，以降低存储单元启始电压的示意图。含掺杂n+区域的基底2250与2260，与在掺杂n+区域的基底2250与2260之间掺杂p-区域的基底。存储单元的剩下部分包含基底上的氧化结构2240、在氧化结构2240上的电荷捕捉结构2230、另一电荷捕捉结构2230的氧化结构2220，与在氧化结构2220上的栅极2210。-21V的电势置于栅极2210，另一3V的电势置于源极2250与漏极2260，基底2270接地。当此混合偏压配置时，发生多重电荷移动。观察其一电荷运动，热空穴从源极2250与漏极2260移出，进入电荷捕捉层2230，因此降低存储单元的启始电压。观察另一电荷运动，电子2233从栅极2210移至电荷捕捉结构2230。再观察另一电荷运动，电子2273从电荷捕捉结构2230到源极2250、基底2270与漏极2260。从栅极2210到捕捉结构2230的运动电子2233，与从捕捉结构2230到源极2250、基底2270与漏极2260的运动电子2273，都是从栅极移出电子的例子。应用的电势可根据特殊实施例的应用而进行调整，需要考虑存储单元的尺寸与其中的结构、所使用的材料，与目标启始电压值等。如同前述，从电荷捕捉层到基底的电子射出电流，经过通道时显著的增加，倾向于平衡电荷捕捉结构中的电荷分布。从接近源极与漏极的基底，注入的热空穴流倾向于增加单元启始电压的变化率，与电场辅助隧穿一起比较时，可得到更快速的抹除时间。

第23图为一针对不同存储单元的混合偏压，绘出时间与启始电压的变化图。一负栅极电荷平衡偏压，配合源极与漏极的接地电势，应用到线迹2310的存储单元。能同时降低存储单元的启始电压与倾向平衡电荷捕捉层的电荷分布的混合偏压，应用于线迹2320、2330、2340，与2350的存储单元。对于线迹2310、2320、2330、2340，与2350的存储单元，施予栅极一负电压-21V而基底接地。线迹2310的存储单元，0V施予源极与漏极。线迹2320的存储单元，2.5V施予源极与漏极。线迹2330的存储单元，3V施予源极与漏极。线迹2340的存储单元，4V施予源极与漏极。线迹2350的存储单元，5V施予源极与漏极。图23显示施予源极与漏极施予更大电压，更多的空穴从源极与漏极向电荷捕捉结构移动，更快降低启始电压。因而，在抹除脉冲作用时，此混合偏压引发热空穴注入电流、电子注入电流与电子射出电流的组合。当更短的抹除脉冲，能作用于更快的抹除时间。以缺少热空穴注入电流为例，一0.5至1.0秒的脉冲才能建立图23中存储单元的收敛启始电压。缺少热空穴注入电流时，此射流为施予漏极与源极的对称3V电压所引发，图23中的例子在1至50百万分之一秒内收敛。另一实施例，施予较高级数的栅极电压，可降低启始电压到达收敛所需时间。另一实施例为增加或减少负栅极电压作用时间，以调整启始电压达到收敛的等级。另一实施例改变源极与漏极电压，以改变降低存储单元的启始电压所需时间。

第24图与第25图，显示一代表性存储单元的电荷捕捉操作。其中降低存储单元启始电压的前后，利用改变、倾向平衡来调整电荷捕捉层的电荷分布。

第24图说明未曾经历编程/抹除周期的新存储单元2410的代表性过程。线迹2420与2430的存储单元经历编程与抹除。一些实施例中，在第一次编程/抹除的操作前，执行使电荷捕捉层的电荷平衡操作。在线迹2440中，编程/抹除周期后，执行电荷捕捉层的电荷平衡操作。接下来，重复另一段编程/抹除的操作。因此在图24的代表性操作，为编程/抹除周期后，执行电荷捕捉层的电荷平衡操作。在一些实施例中，在每一次编程/抹除周期后，都执行电荷捕捉层的电荷平衡操作。

第25图是相似于第24图。第25图中的代表性过程，从未曾经历任何编程/抹除的操作的新单元开始。然而取代了存储单元2520抹除后，在存储单元2520的编程与存储单元2530的抹除动作之间，平衡与改变电荷捕捉层2525中电荷分布的动作发生。在一些实施例中，第一次编程/抹除周期前，改变与平衡电荷捕捉层的电荷平衡已进行。

第26图显示藉一混合偏压进行电荷捕捉存储单元的代表性过程，上述混合偏压可同时改变电荷捕捉层的电荷分布与降低存储单元的启始电压。第26图的代表性过程，为未经过任何编程/抹除周期的新存储单元2610。在2620中，存储单元已编程。在2630中，编程操作后，一混合偏压作用于存储单元。此混合偏压同时降低存储单元启始电压与改变电荷捕捉层的电荷分布。在一些实施例，第一次编程/抹除周期前，改变电荷捕捉层的电荷平衡已开始作用。

在一些实施例，图24、25与26的代表性操作被部分结合。一实施例中，存储单元的抹除动作前后，存储单元的电荷分布都被改变。在各种实施例中，存储单元的抹除动作前后都应用到混合偏压。另一实施例中，在混合偏压实施前后，改变存储单元的电荷分布。

一新电荷捕捉装置(例如氮化只读存储器或硅氧化氮氧化硅)抹除方法被提出。此装置先被栅极注入(-Vg)重新设定到抹除状态。经由许多方法可达成编程操作，例如通道热电子、被开启的通道二次热电子注入电流、FN穿隧、脉冲激发基底热电子与其它操作。抹除可由区带间的隧穿增强热空穴(BTBTHH)注入(通常用于氮化只读存储器)、如同用于硅氧化氮氧化硅(SONOS)的负FN遂穿，或其它区段移除的操作方法。在区段移除的操作中，一附加通道抹除操作(采用负栅极电压、正向基底电压，或两者兼有)，其中通道抹除的操作倾向于平衡电捕捉结构内的电荷平衡。此通道抹除操作提供自我收敛抹除机制。对于过度抹除或难以抹除的存储单元，提供电荷平衡补正。经由此电荷平衡技术，抹除状态的目标起始电压可固定下来。更进一步，无论氧化层或氮化层的热捕捉都可被栅极射出的电子所中和。因此，电荷平衡方法可以减少因热空穴所造成的存储单元损害。因此，借着结合电荷平衡技术与热空穴抹除方法，可以得到良好的耐久性与信赖度性质。

电荷平衡技术与抹除操作可应用在任何时间或任意程序，以在区段抹除操作中增进抹除的效果。另一种选择为轻微调整接点偏压，与通道抹除时引入热空穴射流，可同时得到通道抹除与热空穴抹除的双重效果。通道抹除与热空穴抹除的结合，可增进P/E窗口与信赖度。

此处所描述的电荷平衡技术与抹除操作，可用于类似氮化只读存储器的装置，当中的底氧化层须够厚以阻止电荷遗失。电荷平衡技术与抹除特性显示出对于不同的通道长度有一致性的趋势，这些通道因为Vt移除效果有着不同的初始Vt值。因为用于电荷平衡操作的负栅极FN通道隧穿为一维隧穿机制，而且通过隧道时为对称的，所以与单元的侧向尺寸大小无关。因此，为要应用此处所描述的电荷平衡技术与抹除方法。临界尺寸的调整与可靠度与稳定性改进在氮化只读存储器型式装置可以达到。此技术为经由编程的操作或其它适用于建立存储单元的高起始电压方法的结合，如第27图所示。此操作包含重试操作，其中存储单元首先被施予偏压来引发高起始电压状态，然后经由浅电荷捕捉层的电子射出产生的电荷平衡脉冲来降低起始电压，再利用二次脉冲引发电子注入电子捕捉结构产生的负电荷来二次填满。在图27中，经由一编程命令(区块2700)来启动程序流程。以据启发性地针对于此点，指标n被设定成零来用于重试编程，而指标m被设定成零来用于计算重填满操作。特别针对快闪存储器，经由位运算的一些相关应用的程序指令。为了响应程序指令，一偏压操作被设定。在一实施例中，偏压操作的第一个操作为施予一混合偏压来引发电子注入，来完成存储单元的编程目的(区段2701)。举例说明，通道启动的二次电子注入是由第一次混合偏压所引发的。此引发电子射流在编程中的存储单元内，在其中电荷捕捉结构的一侧。经过施予电子注入混合偏压后，藉由编程验证verify程序，一状态装置或其它逻辑可决定编程操作是否成功。因此，下一步骤中，利用规则系统(规则)来决定存储单元是否通过验证程序(区段2702)。如果，单元未通过验证，指针n会加1(区段2703)，然后规则系统决定指针是否到达预先设定的最大重试次数N(区段2704)。如果达到最大重试次数且未通过验证，此程序设为失败(区段2705)。如果达到区段2704的最大重试次数，此程序会回到区段2701重试电子射出混合偏压。如果在区块2702存储单元通过验证时，经由指标m是否达到最大值M(区段2706)，规则系统决定特定的重试循环次数已被执行。如果指标m不等于M，电荷平衡脉冲会为重试而调整，导致电子注入电流，首先利于浅电荷捕捉层电子射出，前述实施内容(区段2707)请参考图1B。电荷平衡操作操作包含少于十毫秒的一负栅极电压脉冲，例子中采用一毫秒。如此一个脉冲可以引起在浅捕捉能量层的电子注入进入通道。非常少的电子射出是因重试循环中单元内有相当高密度的负电荷。在电荷平衡偏压操作后，规则系统增加指针m(区段2708)与退回到二，重新施予混合偏压引发区段2701的电子注入电流。如果存储单元已经历预定的重试操作次数，规则系统就结束了(区段2709)。

此技术的实施例包含参考第27图所述的一电荷平衡脉冲，此脉冲须在任何装置的编程/抹除周期前实施，或在参考图27中所描述的编程操作之前。同时，此技术的实施例包含第4、5、11图与第24-26图所描述包含重试操作的规则系统，在编程操作中如同参考图27所描述。

第28图与第29图显示第27图的重试操作的数据，当中程序混合偏压引发通道起头二次电子CHISEL注入电流。在氮化只读存储器型式单元与P型多晶硅栅极中，经由先执行电荷平衡脉冲(栅极电压-21V，配合漏极、源极与基底保持在0V约一秒钟)所产生的数据，来建立约3.8V的起始电压。接下来，许多重试操作就实施了。任一包含应用混合偏压引发CHISEL注入电流的重试操作，跟随着短暂电荷平衡脉冲(栅极电压-21V，漏极、源极与基底为0V维持约1毫秒)，可以设定存储单元的起始电压到约5.3V。

第28图是显示，在连续的重试(refill)操作周期中，针对五次电荷平衡脉冲的启始电压对应时间的示意图。在线迹2800的启始电压，经过1毫秒的电荷平衡脉冲后，会从5.3V掉至4.9V。线迹2801的下一个重试循环中，为经过第二次一毫秒的电荷平衡脉冲后，启始电压从5.3V降至5.1V。线迹2802的第三次重试循环，为经过第三次一毫秒的电荷平衡脉冲后，启始电压从5.3V降至5.2V。线迹2803的第四次重试循环，为经过第四次一毫秒的电荷平衡脉冲后，启始电压从5.3V降至5.22V。线迹2804的第五次重试循环，为经过第五次一毫秒的电荷平衡脉冲后，启始电压从5.3V降至5.23V。

第29图是显示与第28图相同的数据，显示对每一循环的启始电压降是连续的重试周期。因此，在第一个重试周期，启始电压降从大约5.3V到大约4.9V。在第二个重试周期，启始电压降到大约5.1V。经由第五次重试周期，因为捕捉电子的能量阶的光谱蓝位移效果，循环的电荷平衡脉冲开始饱和，所以短电荷平衡脉冲造成的电荷损失下降。

第30图与第31图是显示第27图重试操作的数据展示操作，当中的编程偏压安置藉由正向栅极电压注入电流，引发通道FN隧穿电流。在氮化只读存储器型式单元与P型多晶硅栅极中，经由先执行电荷平衡脉冲(栅极电压-21V，配合漏极、源极与基底保持在0V约一秒钟)，来建立一约3.8V的起始电压。接下来，一数目的重试操作被执行。每一重试操作包含实施一偏压安置，用于引发通道FN隧穿电流来设定存储单元起始电压到大约5.3V，接续实施一短电荷平衡脉冲(栅极电压-21V，配合漏极、源极与基底保持在0V约四毫秒)。

第30图示系显示连续的重试操作中，针对五次电荷平衡脉冲的启始电压与时间的关系示意图。线迹2800的启始电压经过第一次四毫秒的电荷平衡脉冲后，从5.3V降到5.05V。在线迹2801的下一次重试循环，经过第二次四毫秒的电荷平衡脉冲后，从5.3V降到5.16V。在线迹2802的第三次重试循环，经过第三次四毫秒的电荷平衡脉冲后，从5.3V降到5.22V。在线迹2803的第四次重试循环，经过第四次一毫秒的电荷平衡脉冲后，从5.3V降到5.22V。在线迹2804的第五次重试循环，经过第五次一毫秒的电荷平衡脉冲后，从5.3V降到5.25V。

第31图示系显示与图30相同的数据，显示对每一循环的启始电压降是连续的。因此，在第一个重试操作，启始电压降从大约5.3V到大约5.05V。在第二个重试操作，启始电压降到大约5.16V。经由第五次重试循环，因为捕捉电子的能量阶的光谱蓝位移效果，循环的电荷平衡脉冲开始饱和，所以短电荷平衡脉冲造成的电荷损失下降。

第32图系显示有重试与无重试处理的存储单元的数据保存。数据代表装置经过10,000次编程/抹除周期，导致热空穴造成的损害后，装置表现的效能。线迹3200为一未经重试的装置，经过一毫秒的150。C烘烤时间，启始电压损失超过0.5V。线迹3201为一未经重试的装置，经过同样的烘烤时间，启始电压损失低于0.3V。

第33图系显示本发明的电荷捕捉存储单元的能阶(energy level)示意图。在此能阶示意图中，第一个区域3300相对于基底上的通道。第二个区域3301相对于底介电层，主要成分为二氧化硅。第三个区域3302相对于电荷捕捉层，主要为氮化硅成分。第四个区域3303相对于顶介电层，主要成分为二氧化硅。第五个区域3304相对栅极，主要成分为P型多晶硅或其它相关本发明中高功能材料。如前面所述，用于栅极的相关高功能材料为了使电子3305的注入障碍3306，高于配合二氧化硅顶介电层的N型多晶硅栅极。如图33所示的功能3307，对应从栅极材料的导电带的电子移到自由电子的能量值。图33也个别显示在电荷捕捉层，浅与深捕捉电子3308与3309。参考图27所表示，在较深电荷捕捉层的电子3309射出之前，一短电荷平衡脉冲倾向引发浅电荷捕捉层的电子3308射出。在较深电荷捕捉层的电子3309对电荷泄漏抵抗性较佳与证明较优的电荷保存特性。对于应用重试操作的实施例，底氧化层的厚度最好高于3纳米以供直接隧穿。底与顶介电层的材料也可用其它具高介电常数的材料，例如Al2O3与HfO2。同样地，电荷补捉层也可使用其它材料。

负电荷平衡操作拥有启始电压自我收敛的特性，对于一阵列与连贯一大数目的编程/抹除周期，可维持稳定的启始电压分布。更进一步，因为减少底介电层的热空穴损害，可得到良好的信任度。

藉由之前详述的技术与例子所揭露的本发明，是为了说明而非局限在其中的目的来解释。对于任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动、修改与润饰结合，因此本发明的保护范围当视后附的权利要求范围所界定者为准。

本申请案主张关于2004年4月26日申请的美国临时申请案号60/565,377的优先权。本申请案亦主张关于2004年4月30日申请的美国临时申请案号60/566,669的优先权。

Claims

1.一种操作存储单元的方法，包括在一基底中的栅极、源极与漏极，以及在该源极与该漏极之间的通道，还包括在该栅极与该通道间的顶介电层、电荷捕捉结构与底介电层，该操作存储单元方法包括：

提供第一程序，用于在该存储单元中建立低启始电压状态，包括第一偏压安置，用于减少该电荷捕捉结构中的负电荷，以及包括第二偏压安置，用于在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿；以及

提供第二程序，用于在该存储单元中建立高启始电压状态，包括第三偏压安置，用于增加该电荷捕捉结构中的负电荷。

2.根据权利要求1所述的方法，其中该第一偏压安置包括区带间隧穿引致热空穴注入。

3.根据权利要求1所述的方法，其中该第一偏压安置包括第一脉冲以引发区带间隧穿引致热空穴注入，以及该第二偏压安置包括第二脉冲，在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间引致电荷隧穿。

4.根据权利要求1所述的方法，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度大于3nm，以及该第二偏压安置包括提供一负电压于该栅极至该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.7V/nm或更大值。

5.根据权利要求1所述的方法，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度)，该底氧化层具有一有效氧化层厚度大于3nm，以及该第二偏压安置包括提供一负电压于该栅极相对该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.7V/nm或更大值，且提供一接地电势于该基底通道区，以及提供一接地电势于该源极与该漏极。

6.根据权利要求1所述的方法，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度约为3nm或更小值，以及该第二偏压安置包括提供一负电压于该栅极至该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.3V/nm或更大值。

7.根据权利要求1所述的方法，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度约为3nm或更小值，以及该第二偏压安置包括提供一负电压于该栅极至该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.3V/nm或更大值，且提供一接地电势于该基底通道区，以及提供一接地电势于该源极与该漏极。

8.根据权利要求1所述的方法，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，以及该第二偏压安置包括提供一负电压于该栅极至该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为1.0V/nm加减约10％左右。

9.根据权利要求1所述的方法，其中该栅极材料包括一功函数大于约4.25电子伏特的材料。

10.根据权利要求1所述的方法，其中该栅极材料包括掺杂p型杂质的多晶硅材料。

11.根据权利要求1所述的方法，其中该第二偏压安置包括提供第一脉冲，用于在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，而该第一偏压安置包括在该第一脉冲后提供第二脉冲。

12.根据权利要求1所述的方法，其中该第二偏压安置包括提供第一脉冲，用于在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，而该第一偏压安置包括在该第一脉冲后提供第二脉冲，该第二脉冲是根据第二偏压安置包括热空穴注入至该电荷捕捉结构。

13.根据权利要求1所述的方法，其中该第一偏压安置包括热空穴注入至该电荷捕捉结构，该第二偏压安置是在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，以及其中该第一和第二偏压安置是提供单一脉冲，该单一脉冲包括在该栅极相对于该基底间的负电压，以及该源极和该漏极相对于该基底间的正电压。

14.根据权利要求1所述的方法，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度大于3nm，以及还包括：

在任何该第一程序和该第二程序周期前，提供一负电压于该栅极相对该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.7V/nm或更大值。

15.根据权利要求1所述的方法，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度约3nm或更小，以及还包括：

在任何该第一程序和该第二程序周期前，提供一负电压于该栅极相对该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.3V/nm或更大值。

16.根据权利要求1所述的方法，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约100毫秒。

17.根据权利要求1所述的方法，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约50毫秒。

18.根据权利要求1所述的方法，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约10毫秒。

19.根据权利要求1所述的方法，其中该第一偏压安置产生热空穴注入于第一区域，该第一区域接近该通道的一侧，以及该第二程序产生电子注入于第二区域，该第二区域与该第一区域重迭，以及该第三偏压安置产生电场协助隧穿于第三区域，该第三区域延伸过该通道且与该第一区域和该第二区域重迭。

20.根据权利要求1所述的方法，其中该第一程序包括根据该第一偏压安置提供第一脉冲，以及执行验证操作，假若该验证操作成功，便根据该第二偏压安置提供第二脉冲。

21.根据权利要求1所述的方法，其中该第一程序包括根据该第二偏压安置提供第一脉冲，然后在该第一脉冲后根据该第一偏压安置以提供第二脉冲，以及执行验证操作，假若该验证操作失败，便重试该第二脉冲。

22.根据权利要求1所述的方法，其中该第一程序包括根据该第一偏压安置提供第一脉冲，以及执行验证操作，假若该验证操作成功，便根据该第二偏压安置提供第二脉冲，然后再执行验证操作。

23.一种集成电路元件，包括：

基底；

多个存储单元在该基底上，每个该些存储单元具有一启始电压以及包括电荷捕捉结构、栅极、源极与漏极，以及分开该源极与该漏极的通道，还包括在该栅极与该通道间的顶介电层、电荷捕捉结构与底介电层；以及

控制电路，耦合至该些存储单元，包括逻辑系统用于：

24.根据权利要求23所述的元件，其中该第一偏压安置包括第一脉冲以引发区带间隧穿引致热空穴注入，以及该第二偏压安置包括第二脉冲，在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间引致电荷隧穿。

25.根据权利要求23所述的元件，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度大于3nm，以及该第二偏压安置包括提供一负电压于该栅极至该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.7V/nm或更大值。

26.根据权利要求23所述的元件，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度大于3nm，以及该第二偏压安置包括提供一负电压于该栅极相对该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.7V/nm或更大值，且提供接地电势于该基底通道区，以及提供接地电势于该源极与该漏极。

27.根据权利要求23所述的元件，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度约为3nm或更小值，以及该第二偏压安置包括提供一负电压于该栅极至该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.3V/nm或更大值。

28.根据权利要求23所述的元件，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度约为3nm或更小值，以及该第二偏压安置包括提供一负电压于该栅极至该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为0.3V/nm或更大值，且提供接地电势于该基底通道区，以及提供接地电势于该源极与该漏极。

29.根据权利要求23所述的元件，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，以及该第二偏压安置包括提供一负电压于该栅极至该通道间，该负电压具有一电压除以该组合有效氧化层厚度值，约为1.0V/nm加减约10％左右。

30.根据权利要求23所述的元件，其中该栅极材料包括一功函数大于约4.25电子伏特的材料。

31.根据权利要求23所述的元件，其中该第二偏压安置包括提供第一脉冲，用于在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，而该第一偏压安置包括在该第一脉冲后提供第二脉冲。

32.根据权利要求23所述的元件，其中该第二偏压安置包括提供第一脉冲，用于在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，而该第一偏压安置包括在该第一脉冲后提供第二脉冲，该第二脉冲是根据第二偏压安置包括热空穴注入至该电荷捕捉结构。

33.根据权利要求23所述的元件，其中该第一偏压安置包括热空穴注入至该电荷捕捉结构，该第二偏压安置是在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，以及其中该第一和第二偏压安置是提供单一脉冲，该单一脉冲包括在该栅极相对于该基底间的负电压，以及该源极和该漏极相对于该基底间的正电压。

34.根据权利要求23所述的元件，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度大于3nm，以及还包括：

35.根据权利要求23所述的元件，其中该顶介电层、该电荷捕捉结构与该底介电层具有一组合有效氧化层厚度，该底氧化层具有一有效氧化层厚度约3nm或更小，以及还包括：

36.根据权利要求23所述的元件，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约100毫秒。

37.根据权利要求23所述的元件，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约50毫秒。

38.根据权利要求23所述的元件，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约10毫秒。

39.根据权利要求23所述的元件，其中该第一偏压安置产生热空穴注入于第一区域，该第一区域接近该通道的一侧，以及该第二程序产生电子注入于第二区域，该第二区域与该第一区域重迭，以及该第三偏压安置产生电场协助隧穿于第三区域，该第三区域延伸过该通道且与该第一区域和该第二区域重迭。

40.根据权利要求23所述的元件，其中该第一程序包括根据该第一偏压安置提供第一脉冲，以及执行验证操作，假若该验证操作成功，便根据该第二偏压安置提供第二脉冲。

41.根据权利要求23所述的元件，其中该第一程序包括根据该第二偏压安置提供第一脉冲，然后在该第一脉冲后根据该第一偏压安置以提供第二脉冲，以及执行验证操作，假若该验证操作失败，便重试该第二脉冲。

42.根据权利要求23所述的元件，其中该第一程序包括根据该第一偏压安置提供第一脉冲，以及执行验证操作，假若该验证操作成功，便根据该第二偏压安置提供第二脉冲，然后再执行验证操作。

43.一种操作存储单元的方法，包括在基底中的栅极、源极与漏极，以及在该源极与该漏极之间的通道，还包括在该栅极与该通道间的顶介电层、电荷捕捉结构与底介电层，该操作存储单元方法包括：

提供第一程序，用于在该存储单元中建立低启始电压状态，包括第一偏压安置，用于减少该电荷捕捉结构中的负电荷，以及包括第二偏压安置，用于在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿；

提供第二程序，用于在该存储单元中建立高启始电压状态，包括第三偏压安置，用于增加该电荷捕捉结构中的负电荷；以及

在一时间后，该时间内多个该第一程序与该第二程序发生或即将发生，提供电荷平衡偏压安置，以平衡在该电荷捕捉结构中的电荷分布。

44.根据权利要求43所述的方法，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约小于100毫秒；以及该电荷平衡偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约大于500毫秒。

45.根据权利要求43所述的方法，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约小于50毫秒；以及该电荷平衡偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约大于500毫秒。

46.根据权利要求43所述的方法，其中该第二偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约小于10毫秒；以及该电荷平衡偏压安置包括提供一脉冲，以在该栅极和该电荷捕捉结构间以及在该电荷捕捉结构与该通道间，引致平衡电荷隧穿，该脉冲持续一时程约大于500毫秒。