CN1691310A - 用在电荷陷阱非挥发性记忆体中的频谱位移的动作设计 - Google Patents

Abstract

本发明提供一种可用重注入循环将其程式化，并且具有电荷陷阱结构的记忆胞。重注入循环包括一个程式化脉冲，其后再加上一个可让电子从电荷陷阱结构中跳出的电荷平衡脉冲。重注入循环会对电荷陷阱结构的电荷陷阱分布产生一个频谱蓝偏移效应。本发明提供的方法包括在程式化脉冲之后，执行程式化检验动作，如果可在多数个重注入循环之后，成功通过程式化检验动作，即可宣告结束。

Description

用在电荷陷阱非挥发性记忆体中的频谱位移的动作设计

技术领域

本发明是有关于一种电性可抹除程式化非挥发性记忆体，且较特别的是，有关于一种除了提升及降低临界电压(threshold voltage)动作之外，尚具有一种偏压配置(bias arrangement)，以修正记忆体中电荷的一种电荷陷阱记忆体(charge trapping memory)。

背景技术

熟知使用电荷(charge)储存结构的电性可抹除程式化非挥发性记忆体(electrically programmable and erasable non-volatile memory)技术的EEPROM及快闪记忆体(flash memory)，是广泛应用在各种现代应用之中。其中，在EEPROM及快闪记忆体中，是使用多种记忆胞(memory cells)结构。当集成电路(integrated circuits，IC)的体积缩小时，因为要扩展其能力及简化其制程，所以对使用电荷陷阱介电层(charge trapping dielectriclayers)的记忆胞结构的研究，就产生极大兴趣。举例而言，使用电荷陷阱介电层的记忆胞结构，包括业界习知的NROM、SONOS、以及PHINES。这些记忆胞结构是藉由将电荷陷(trapping)在如氮化硅(silicon nitride)的电荷陷阱介电层中，而储存资料。当负电荷(negative charge)被诱陷(trapped)时，记忆胞的临界电压(threshold voltage)就会增加。藉由将负电荷从电荷陷阱层中移除，可降低记忆胞的临界电压。

习知的SONOS装置是使用非常薄，例如小于3纳米(nanometers)的一个氧化物底(bottom oxide)，并且使用一个可造成通道抹除(channelerase)的直接穿隧(direct tunneling)效应的偏压配置(biasarrangement)。虽然使用该技术可加快抹除速度，但因为穿越该极薄氧化物底的电荷泄漏(charge leakage)的影响，所以其电荷保持力(chargeretention)较差。

NROM装置是使用一种如大于3纳米，且一般大约为5到9纳米的很厚的氧化物底，以避免电荷流失。此技术是使用带至带穿隧诱导热电洞注入(band-to-band tunneling induced hot hole injection，BTBTHH)来抹除记忆胞，而非使用上述的直接穿隧。然而，热电洞注入会损害氧化物，进而导至在高临界记忆胞(high threshold cell)中的电荷流失，以及在低临界记忆胞(low threshold cell)中的电荷增加。此外，在程式化及抹除循环((program and erase cycling)期间，因为在电荷陷阱结构中的难抹除(hard-to-erase)电荷的累积，会造成抹除时间逐渐增加。这种电荷的累积乃是因为电洞注入点(hole injection point)与电子注入点(electroninjection point)彼此并不相符，所以在抹除脉冲(erase pulse)之后，仍会遗部分电子。此外，在NROM快闪记忆体装置的扇区(sector)抹除中，因为处理程序的差异(例如通道长度不同)，所以每一个记忆胞的抹除速度会不同。这种不同的抹除速度会造成一个很大的抹除状态Vt的分布，其中部分记忆胞会变得难抹除，而且部分记忆胞会过分抹除(over-erased)。因此，目标临界值Vt窗(object threshold Vt window)会在多个程式化及抹除循环之后关闭，而且会发现其耐久力(endurance)较差。当这种技术应用在越来越小的体积上时，这种问题会变得更加严重。

此外，电荷陷阱记忆体装置会在浅及深的两种能级(shallow and deepenergy levels)的电荷陷阱层中捕获(captures)电子。在浅能级捕获的电子，会比在较深能级中捕获的电子还容易脱逃(de-trap)。所以浅能级的电子即为电荷保持力的重要问题来源。为保持较佳的电荷保持力，较偏好较深的捕获电子。

因此，需要一种可多次程式化及抹除，而不受制于在用于删除无效记忆胞的抹除动作之后所增加的临界电压，以改善电荷保持力与可靠度的记忆胞。

发明内容

有鉴于此，本发明提供一种记忆胞动作方法，以及一种包括一记忆胞的集成电路所用之架构，以改善其耐久力及可靠度。以下说明一个电荷陷阱型记忆胞的电荷平衡动作。电荷平衡动作包括一个偏压配置，该偏压配置包括：对薄介电底层(thin bottom dielectrics)，会从其闸极(gate)到电洞的通道和/或直接穿隧，诱导(inducing)电场辅助电子逃出(E-fieldassisted electron ejection)，且其为从闸极到电荷陷阱结构的电场辅助电子逃出所平衡；以及施加一个相对于基底(substrate)的负闸极电压(例如施加一个-V_G或是一个正基底电压+V_SUB，或是-V_G及+V_SUB的组合电压)，并且施加一个接地电压或是一个低正电压给其源极(source)及汲极(drain)。为在实际时间限制之内，完成本发明的电荷平衡动作，在记忆胞的通道中，从闸极到基底的电压，会大于-0.7伏特/纳米，且在以下说明的范例中，此电压为低于-1.0伏特/纳米。因此，对一个具有一闸极、一上氧化层(top oxidelayer)、一电荷陷阱层(charge trapping layer)、以及一在通道上之下氧化层(bottom oxide layer)的记忆胞而言，做为电荷平衡动作的闸极到基底偏压，是大约等于上介电质(top dielectric)、电荷陷阱介电质(chargetrapping dielectric)、以及下介电质(bottom dielectric)的组合，以纳米所表示的有效氧化物的厚度，再乘上大约-0.7到-1.1伏特/纳米。

在电荷平衡动作期间，闸极注入(gate injection)及电子脱逃(electron de-trapping)可一起运作，以建立一个动态平衡或是平衡状态(equilibrium state)。从闸极所注入的电子，可消除在抹除一热电洞(hothole)之后所遗留的电洞陷阱(hole traps)。因此，电荷平衡动作可提供一个很强的”电退火”(electrical annealing)，以将热电洞注入所产生的损害降到最低。可靠度测试同时显示此电荷平衡动作，可大大降低在多次程式化及抹除(P/E)循环之后的电荷流失。

根据本发明的一观点，在此所描述技术的方法，是包括：透过一个第一偏压配置，降低记忆胞的临界电压；以及对记忆胞的闸极，施加一个第三偏压配置，例如使用与第一及第二偏压配置相关的一电荷平衡脉冲。如果闸极具有一个相对于基底的负电压，则电子的第一移动是从闸极到电荷陷阱结构(电子闸极注入)，而且电子的第二移动是从电荷陷阱结构到基底(电子注入至通道)。另一方面，如果闸极具有一个相对于基底的正电压，则电子的第一移动是从基底到电荷陷阱结构，而且电子的第二移动是从电荷陷阱结构到闸极。当临界电压增加时，电子的第一移动率会降低，而且当临界电压降低时，电子的第一移动率会增加。此外，当临界电压增加时，电子的第二移动率会增加，而且当临界电压降低时，电子的第二移动率也会降低。这些电子移动会造成临界电压朝一目标临界值收敛。此技术更加包括一种偏压配置，该偏压配置是平衡在电荷陷阱层中的电荷分布，而且当临界电压接近目标临界值时，与专注在通道的一侧或另一侧上的电荷不同的是，此偏压配置会完全横跨记忆胞通道的所有长度范围。

根据本发明的另一观点，本发明提供一种集成电路，该集成电路包括一个基底、在基底上的多数个记忆胞、以及连接至该些记忆胞的一个控制电路。其中，每一个记忆胞都具有一个临界电压，且都包括一个电荷陷阱结构、一个闸极、以及在基底中的源极及汲极区。控制电路包括：一个逻辑，以经由一第一偏压配置，降低临界电压；一逻辑，以经由一第二偏压配置，提升临界电压；以及一逻辑，用来施加一个第三偏压配置。第三偏压配置会造成一个第一电子移动及一个第二电子移动，使临界电压朝向一个收敛电压收敛。

本发明的另一实施例是提供一种集成电路，该集成电路包括一个基底、在基底上的多数个记忆胞、以及连接至该些记忆胞的一个控制电路。其中，每一个记忆胞都具有一个临界电压，且都包括一个电荷陷阱结构、一个闸极、以及在基底中的源极及汲极区。控制电路包括：一个逻辑，以经由一第一偏压配置，提升临界电压；以及一逻辑，以经由施加一第二偏压配置及一第三偏压配置，响应一命令，降低临界电压。经由第二偏压配置，可降低记忆胞的临界电压。第三偏压配置会造成一个第一电子移动及一个第二电子移动，使临界电压朝向一个收敛电压收敛。

本发明的另一实施例是提供一种集成电路，该集成电路包括一个基底、在基底上的多数个记忆胞、以及连接至该些记忆胞的一个控制电路。其中，每一个记忆胞都具有一个临界电压，且都包括一个电荷陷阱结构、一个闸极、以及在基底中的源极及汲极区。控制电路包括一逻辑，以施加一第一偏压配置。第一偏压配置会造成一个电洞移动、一个第一电子移动、以及一个第二电子移动。在电洞移动中，电洞是移动到电荷陷阱结构，藉此降低记忆胞的临界电压。因为电荷的移动，所以临界电压会朝向一个收敛电压收敛。

在本发明部分实施例中，第三偏压配置会将电洞从电荷陷阱结构中移除。举例而言，移动到电洞陷阱结构中的电子，会造成已陷电洞与移动到电荷陷阱结构中的电子重新组合。

在本发明的部分实施例中，会应用一个电荷平衡偏压配置，以在所有提升或降低临界电压的循环之前，将一平衡电荷，加入至电荷陷阱结构。举例而言，在所有提升或降低临界电压的循环之前，加入电子会提升记忆胞的临界电压。在本发明一实施例中，在所有提升或降低临界电压的循环之前所提升的临界电压，是低于透过第一偏压配置及第二偏压配置所能达到的一个最低临界电压。在本发明另一实施例中，在所有提升或降低临界电压的循环之前所提升的临界电压，是低于记忆胞的程式化检验电压(program verify voltage)与抹除检验电压(erase verify voltage)。

根据本发明一实施例，本发明提供一种记忆胞的动作方法，且该记忆胞是包括一个电荷陷阱结构。该方法包括经由一个第一偏压配置，降低记忆胞的临界电压，以及经由一个第二偏压配置，提升记忆胞的临界电压。在经过多数个临界电压上升及下降循环发生的一段时间之后，会再施加一个第三偏压配置，以平衡电荷陷阱结构的电荷分布。当电荷平衡动作施加在时间区间(intervals)上时，电荷平衡动作是包括一个相当长的脉冲(如在下述实施例中的一个长度为1秒的脉冲)，以使得记忆胞可达到平衡状态，或几乎达到平衡状态。在包含施加第三偏压配置的电荷平衡动作之间的时间区间，是由各种适用于特定实施范例的方法所决定。举例而言，可使用一计时器来决定时间区间，藉以根据一规则时间区间，执行电荷平衡动作。亦可使用一个用来程式化一抹除周期的计数器来决定时间区间。再者，亦可使用在装置动作期间，用来标示时间流逝，包括开机(power on)及关机(power off)的各种其他要素(factors)来决定时间区间。

根据本发明实施例，本发明提供一种记忆胞动作方法。该方法包括：施加一个程序(procedure)(通常为抹除)，以建立一个低临界状态，该状态是包括一个会降低电荷陷阱结构中的负电荷的第一偏压配置，以及一个第二偏压配置，且其中第二偏压配置可在闸极与电荷陷阱结构之间，以及在通道的电荷陷阱结构之间，诱导平衡电荷穿隧。该方法更加包括一个第二程序(通常为程式化)，以在记忆胞中建立一个高临界状态，该状态是包括一个会增加电荷陷阱结构中的负电荷的第三偏压配置。在用来建立低临界状态的程序期间施加一电荷平衡脉冲的实施例中，该电荷平衡脉冲长度可能会不够长，以致无法达到平衡状态，但较偏好其长度要够长(如下述实施例中所用的50到100毫秒)，以使其更能确保临界值，以及在电荷陷阱结构中的电荷平衡。

在此所述的电荷平衡与抹除技术可以各种不同顺序执行。举例而言，可从响应启动如扇区抹除的抹除动作的一个抹除命令开始。藉由将电荷平衡动作，当成抹除程序的一部分，可在并非一定会达到平衡状态的电荷平衡脉冲的较短时间区间施加动作，但仍较偏好可平衡在电荷陷阱结构中的电荷分布。举例而言，在抹除动作之前，可施加一个相对而言较短的电荷平衡脉冲，其中因为在热电洞注入之前，在电荷陷阱结构中的负电荷影响，所以电荷平衡脉冲会引起较大的电子注入电流，藉此可强化抹除状态Vt分布，使抹除动作更易执行。另外，亦可在抹除动作之后，才施加相对而言较短的电荷平衡脉冲，其中因为在电荷平衡结构中具有较多正电荷，所以电荷平衡脉冲会引起较大的电子注入，藉以中和(neutralize)电洞陷阱，并且改善电荷保持力。

对于NROM型的快闪记忆体装置而言，是藉由热电洞抹除程序来执行扇区抹除。在本发明所述的实施例中，会应用一种新的结合热电洞抹除程序的电荷平衡动作。因为电荷平衡动作具有自我收敛特性，所以其有助于提升过抹除(over-erased)记忆胞的临界电压，以及降低难抹除(hard-to-erase)记忆胞的临界电压。此外，亦可用电荷平衡动作，来强化跨越记忆胞阵列的低临界状态的目标临界电压分布。对SONOS型的记忆胞而言，是结合电荷平衡脉冲，再加上FN穿隧(FN tunneling)来执行抹除程序。

结合电荷平衡与热电洞抹除的另一种方法，是为在做为电荷平衡的负闸极电压偏压配置期间，稍为开启在源极及汲极上的接合偏压(junctionbias)。在此例中，热电洞注入、闸极注入、以及电子脱逃会同时发生。相较于习知的热电洞抹除方法，这种混合式的抹除方法会具较佳耐久力与较佳的可靠特性。

本发明提出一种智慧型抹除方法。使用者可设计电荷平衡与抹除的适当顺序，以获得良好的耐久力与可靠度。根据负闸极穿隧的电荷平衡动作，可与热电洞注入或其他偏压配置结合使用，以获得较佳的抹除状态临界电压控制，以及可接受的抹除速度。电荷平衡/热电洞抹除可同时收敛用于过抹除记忆胞与难抹除记忆胞的临界电压。

电荷平衡动作可用来当成一个电退火步骤，以中和电洞陷阱，并且大幅度改善装置可靠度。

在抹除动作期间，可以任何顺序结合电荷平衡方法与抹除方法，亦可将两者同时开启。

本发明另一方法的实施例也是应用多种偏压配置。经由第一偏压配置，提升记忆胞的临界电压，并且响应一个降低临界电压的命令，应用第二偏压配置及第三偏压配置。经由第二偏压配置，降低记忆胞的临界电压。其中，第三偏压配置包括一个电荷平衡脉冲，使临界电压朝着一收敛电压收敛。在本发明部分实施例中，会在第二偏压配置之后，响应一个降低临界电压的命令，应用第三偏压配置。在本发明部分实施例中，会在第二偏压配置之前，响应一个降低临界电压的命令，应用第三偏压配置。在本发明部分实施例中，会在第二偏压配置之前后，响应一个降低临界电压的命令，应用第三偏压配置。在本发明再其他实施例中，电荷平衡第三偏压配置的应用时间会与结合第二偏压配置的时间相同。

本发明另一实施例提供一个集成电路，该集成电路包括一个基底、在基底上的多数个记忆胞、以及连接至该些记忆胞的一个控制电路。其中，每一个记忆胞都具有一临界电压，并且都包括一个电荷陷阱结构、以及在基底中的闸极、以及源极及汲极区。控制电路包括：一个逻辑，经由一第一偏压配置，提升临界电压(程式化)；以及一个逻辑，响应一命令，经由应用一第二偏压配置及一第三偏压配置，降低临界电压(抹除)。经由第二偏压配置，可降低记忆胞的临界电压。第三偏压配置会平衡电荷移动，以使得临界电压朝向一目标临界值收敛。

在本发明部分实施例中，会在提升及降低临界电压的任何循环之前，应用电荷平衡偏压配置，将电荷加入至电荷陷阱结构。举例而言，在提升及降低临界电压的任何循环之前，以平均分配方式加入记忆胞的电荷陷阱结构中的电子，会提升记忆胞的临界电压。

根据本发明实施例的一个可程式化方法，是包括一个重注入循环(refill cycle)，藉以改变记忆体装置的电荷陷阱结构中的电子陷阱频谱(spectrum)。重注入循环包括：在用来使电子从电荷陷阱结构的较浅陷阱中跳出的一个短电荷平衡脉冲之后，应用一个偏压配置，以增加在电荷陷阱结构中的负电荷；以及重复应用偏压配置，以增加电荷陷阱结构中的负电荷。此外，应用一或多个重注入循环，以增加电荷陷阱结构中较深陷阱中的电子的相对密度，并且保持做为程式化动作目标的高临界状态。浅位准电子会比深位准电子更易逃脱。在电荷平衡脉冲之后，临界电压会稍微下降一些，接下来应用电荷的再程式化(reprogram)或重注入(refill)，使装置回到原始的程式化检验临界位准。重复上述的电荷平衡/重注入处理，会使陷阱频谱朝向深位准电子的方向移动。这种现象称为”频谱蓝偏移”(spectrum blue shift)。即使对于因使用大量程式化及抹除循环而造成极大伤害的装置而言，这种重注入处理亦可大幅度改善电荷保持力。因此，重注入处理可提供一种有效动作，以改善在电荷陷阱记忆体装置中的电荷保持力。再者，使用重注入方法，可将较薄介电层，应用在底介电质、电荷陷阱结构、以及上介电质，而不会造成电荷流失。较薄介电层有助于电荷陷阱记忆体装置的装置体积缩小化。

本发明另一实施例提供一个集成电路，该集成电路包括一个基底、在基底上的多数个记忆胞、以及连接至该些记忆胞的一个控制电路。其中，每一个记忆胞都具有一临界电压，并且都包括一个电荷陷阱结构、以及在基底中的闸极、以及源极及汲极区。控制电路包括一个逻辑，以经由一个上述的重注入程序，提升临界电压(程式化)。

电荷平衡动作的目标临界值，是取决于下列因素：经由上介电质，从闸极穿隧到电荷陷阱结构的电荷数目，与经由下介电质，从电荷陷阱结构穿隧到通道的电荷数目的相对值。对一个较低的目标临界值而言，相较于电子从电荷陷阱结构穿隧到通道的注入电流，可降低电子从闸极直接穿隧到电荷陷阱结构的注入电流。在本发明实施例中，这种降低是藉由使用一种具相当高工作功能(work funetion)的闸极材料，限制在上介电质穿隧而达成。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A是绘示在执行任何程式化及抹除循环之前的一个电荷陷阱记忆胞的简化图。

图1B是绘示在执行任何程式化及抹除循环之前，所加入的电荷具平均分布，如图1A所示的一个电荷陷阱记忆胞的简化图。

图2A是绘示在多个程式化及抹除循环之后的一个电荷陷阱记忆胞的简化图。

图2B是绘示在平均分布电荷之后，如图2A所示的一个电荷陷阱记忆胞的简化图。

图3A是绘示电荷平均分布的一个电荷陷阱记忆胞的简化图。

图3B是绘示正在从事通道热电子注入，如图3A所示的一个电荷陷阱记忆胞的简化图。

图3C是绘示正在从事带至带穿隧诱导热电洞注入，如图3B所示的一个电荷陷阱记忆胞的简化图。

图3D是绘示正在从事电荷平均分布，如图3C所示的一个电荷陷阱记忆胞的简化图。

图4是绘示在多个程式化及抹除循环之后，用来改变在电荷陷阱记忆胞中的电荷分布的一个代表性的处理。

图5是绘示在执行任何程式化及抹除循环之前，将电荷加入一个电荷陷阱记忆胞，以及在多个程式化及抹除循环之后，改变在电荷陷阱记忆胞中的电荷分布的一个代表性处理。

图6是绘示一个临界电压与程式化及抹除循环个数的关系图，并且比较在改变电荷分布前后的记忆胞临界电压。

图7是绘示一个临界电压与程式化及抹除循环个数的关系图，并且显示在改变电荷分布之后的记忆胞临界电压的一致性。

图8是绘示一个临界电压与程式化及抹除循环个数的关系图，并且比较在改变及不改变电荷分布的情况之下，降低临界电压的抹除动作功效。

图9是绘示一个临界电压变化与保持时间的关系图，并且比较未执行任何程式化及抹除循环，与执行多个程式化及抹除循环的程式化记忆胞的差异。

图10是绘示一个临界电压变化与保持时间的关系图，并且比较在执行任何程式化及抹除循环之前已加入电荷，且在之后再执行多个程式化及抹除循环的记忆胞的差异。

图11是绘示在执行任何程式化及抹除循环之前，将电荷加入一个电荷陷阱记忆胞，以及在可能发生程式化及抹除循环的一个时间区间之后，改变在电荷陷阱记忆胞中的电荷分布的一个代表性处理。

图12是绘示根据本发明一实施例的一个集成电路的简化方块图。

图13是绘示一个流程图，用来说明包括一平衡脉冲的一个抹除方法。

图14是绘示一个流程图，用来说明包括一平衡脉冲的另一个抹除方法。

图15是绘示一个临界电压与时间的关系图，并且比较在各种不同闸极电压时的不同饱和率。

图16及图17是绘示临界电压与时间的关系图，并且显示记忆胞会响应用来改变在电荷陷阱结构中的电荷分布的偏压收敛行为。

图18是绘示临界电压与时间的关系图，并且显示具不同通道长度的记忆胞的收敛行为。

图19是绘示一个具规则改变电荷分布的多位元记忆胞的程式化及抹除循环个数与临界电压之间的关系图。

图20是绘示一个并未具备规则改变电荷分布的多位元记忆胞的程式化及抹除循环个数与临界电压之间的关系图。

图21是绘示比较具备或不具备规则改变电荷分布的记忆胞的一个临界电压差异与保持时间之间的关系图。

图22是绘示一个具混合偏压的电荷陷阱记忆胞的简化图，该混合偏压可同时降低记忆胞的临界电压与改变在电荷陷阱层中的电荷分布。

图23是绘示一个临界电压与时间的关系图，用来比较具不同混合偏压的记忆胞。

图24及图25是绘示在降低记忆胞临界电压之前及之后，藉由改变在电荷陷阱层中的电荷分布，而动作记忆胞的代表性处理。

图26是绘示当正在降低记忆胞临界电压之时，藉由应用一个可同时改变在电荷陷阱层中的电荷分布的混合偏压，而动作记忆胞的一个代表性处理。

图27是绘示一个流程图，用来说明根据本发明实施例的一种具重注入循环的程式化动作。

图28是绘示临界电压与在具重注入循环的程式化动作的一实施例中，做为电荷平衡脉冲的一个抹除时间之间的关系图。

图29是绘示临界电压与用于图28所示资料的程式化动作实施例的重注入循环之间的关系图。

图30是绘示临界电压与具重注入循环的程式化动作实施例的电荷平衡脉冲抹除时间之间的关系图。

图31是绘示临界电压与用于图30所示资料的程式化动作实施例的重注入循环之间的关系图。

图32是绘示一个用来说明使用重注入动作而程式化的装置，以及不用重注入循环动作而程式化的装置的资料保持特性的说明图。

图33是绘示一个电荷陷阱记忆胞的简化能位图，用来说明应用在本发明中的观念。

110：闸极

120：氧化物结构

130：电荷陷阱结构

131：电子

140：底介电质结构

150：n+掺杂区

160：n+掺杂区

170：p掺杂区

V_GATE：闸极电压

V_SOURCE：源极电压

V_SUBSTRATE：基底电压

V_DRAIN：汲极电压

210：闸极

220：氧化物结构

230：电荷陷阱结构

231：电子

232：电子

240：氧化物结构

250：n+掺杂区

260：n+掺杂区

270：p掺杂区

310：闸极

311：电子

320：氧化物结构

330：电荷陷阱结构

331：电子

532：电子

333：电洞

334：电洞

335：电子

340：氧化物结构

350：n+掺杂区

360：n+掺杂区

370：p掺杂区

410：新记忆胞

420：程式化记忆胞

430：抹除记忆胞

440：程式化及抹除循环结束？

450：施加做为电荷平衡的偏压配置

510：新记忆胞

515：施加做为电荷平衡的偏压配置

520：程式化记忆胞

530：抹除记忆胞

540：程式化及抹除循环结束？

550：施加做为电荷平衡的偏压配置

610：资料点

620：资料点

630：资料组

640：资料组

650：资料组

660：资料组

680：直线

710：资料点

720：资料点

810：资料点

820：资料点

910：轨迹线

920：资料组

930：资料组

1000：资料点

1010：资料组

1020：资料组

1030：资料组

1110：新记忆胞

1115：施加做为电荷平衡的偏压配置

1120：开始其中可能发生程式化及抹除循环的时间区间

1140：时间区间结束？

1150：施加做为电荷平衡的偏压配置

1200：电荷陷阱记忆胞阵列

1201：列解码器

1202：字元线

1203：行解码器

1204：位元线

1205：总线

1206：感测放大器/资料输入结构

1207：总线

1208：偏压配置供应电压

1209：程式、抹除及电荷平衡偏压配置状态机(具备计时器及程式化及抹除循环计数器)

1211：资料输入线

1212：资料输出线

1250：集成电路

1300：抹除命令(n＝0)

1301：施加偏压配置以诱导热电洞注入

1302：通过检验？

1303：n＝n+1

1304：n＝N？

1305：失败

1306：施加做为电荷平衡的偏压配置

1307：通过检验？

1308：抹除完成

1400：抹除命令(n＝0)

1401：施加做为电荷平衡的偏压配置

1402：施加偏压配置以诱导热电洞注入

1403：通过检验？

1404：n＝n+1

1405：n＝N？

1406：失败

1407：施加做为电荷平衡的偏压配置

1408：通过检验？

1409：抹除完成

1505：共同饱和电压

1510、1520、1530、1540：资料点

1610、1620、1630、1640、1650、1710、1720、1725、1730、1735、1740、1810、1820、1830、1840、1850、1910、1920、1930、1940、1950、1960、2010、2020、2030、2040、2050、2060、2110、2120、2125、2130、2140、2145：轨迹线

2210：闸极

2220：氧化物结构

2230：电荷陷阱结构

2233：电子

2240：氧化物结构

2250：n+掺杂区

2253：电洞

2260：n+掺杂区

2263：电洞

2270：p掺杂区

2273：电子

2310、2320、2330、2340、2350：轨迹线

2410：新记忆胞

2420：程式化记忆胞

2430：抹除记忆胞

2440：施加做为电荷平衡的偏压配置

2510：新记忆胞

2520：程式化记忆胞

2525：施加做为电荷平衡的偏压配置

2530：抹除记忆胞

2610：新记忆胞

2620：程式化记忆胞

2630：施加做为电荷平衡的偏压配置

2700：程式化命令(n＝0，m＝0)

2701：施加可诱导电子注入的偏压配置

2702：通过检验？

2703：n＝n+1

2704：n＝N？

2705：失败

2706：m＝M？

2707：施加做为电荷平衡的偏压配置

2708：m＝m+1

2709：程式化完成

2800、2801、2802、2803、2804、3000、3001、3002、3003、3004、3200、3201：轨迹线

3300：通道

3301：底氧化物

3302：陷阱层

3303：上氧化物

3304：闸极

3305：电子

3306：注入屏障

3307：工作功能

3308、3309：电子

具体实施方式

图1A是绘示一个电荷陷阱记忆胞的简化图。图中的基底包括n+掺杂区(doped regions)150及160、以及在n+掺杂区150及160之间的一个p掺杂区170。记忆胞的其他部分包括在基底上的一个底介电质结构(bottomdielectric structure)140、位于底介电质结构(底氧化物)之上的一个电荷陷阱结构130、位于电荷陷阱结构130之上的一个上介电质结构(topdielectric structure)120(上氧化物)、以及位于氧化物结构120之上的一个闸极(gate)110。其中，具代表性的上介电质包括厚度大约为5到10纳米的二氧化硅(silicon dioxide)及氮氧化硅(silicon oxynitride)，或是其他具高介电常数的类似材料，例如Al₂O₃。具代表性的下介电质包括厚度大约为3到10纳米的二氧化硅及氮氧化硅，或是其他具高介电常数的类似材料。具代表性的电荷陷阱结构包括厚度大约为3到9纳米的氮化硅(silicon nitride)，或是其他具高介电常数的类似材料，例如像是Al₂O₃与HfO₂的金属氧化物。电荷陷阱结构可为一组不连续的电荷陷阱材料小包(pockets)或颗粒(particles)，或是如图所示的连续层。电荷陷阱结构130具有由电子131所代表的已陷电荷(trapped charge)。

举例而言，NROM型的记忆胞包括一个厚度大约为3到10纳米的底氧化物、一个厚度大约为3到10纳米的电荷陷阱层、以及一个厚度大约为5到10纳米的上氧化物。SONOS型的记忆胞包括一个厚度大约为1到3纳米的底氧化物、一个厚度大约为3到5纳米的电荷陷阱层、以及一个厚度大约为3到10纳米的上氧化物。

在本发明部分实施例中，闸极是包括具有比n型硅本质工作功能还高的工作功能，或大于大约4.1eV的材料，且较偏好可大于4.25eV的材料，举例而言，该闸极是包括具有5eV的材料。具代表性的闸极材料包括p型聚乙烯(poly)、TiN、Pt、以及其他高工作功能的金属及材料。适用于本发明实施例具较高工作功能的其他材料包括：如Ru、Ir、Ni、及Co的金属；Ru-Ti与Ni-T的金属合金、金属氮化物、以及例如RuO2的金属氧化物，但并未限制于此。相较于典型的n型多晶硅(polysilicon)闸极而言，高工作功能的闸极材料会产生较高的电子穿隧注入屏障(injection barrier)。用二氧化硅做为上介电质的n型多晶硅闸极的注入屏障大约为3.15eV。因此，本发明实施例使用具高于大约3.15eV的注入屏障的材料，例如使用高于大约3.4eV的材料，且较偏好可用高于大约4.0eV的材料，做为闸极及上介电质的制作材料。对于具二氧化硅上介电质的p型多晶硅闸极而言，其注入屏障大约为4.25eV，而且相较于具二氧化硅上介电质的n型多晶硅闸极的记忆胞而言，其所产生的记忆胞的收敛临界值，会降低大约2伏特。

如图1A所示，该记忆胞并未执行任何程式化及抹除循环，且其中的已陷电荷是为半导体制程的结果。在这种记忆胞阵列中，因为半导体制程关系而陷在记忆胞中的电荷数量，在整个阵列中，会有相当大的差异。

如一般惯例，在此所用的”程式化”(programming)，是代表提升一个记忆胞的临界电压，而”抹除”(erase)则代表降低一个记忆胞的临界电压。然而，本发明是包括两种产品及方法，其中之一是为程式化是代表提升一个记忆胞的临界电压，且抹除是代表降低一个记忆胞的临界电压，另一则为程式化是代表降低一个记忆胞的临界电压，且抹除是代表提升一个记忆胞的临界电压。

图1B是绘示在执行任何程式化及抹除循环之前，所加入的电荷具平均分布，如图1A所示的一个电荷陷阱记忆胞的简化图。在源板150、汲极160、以及基底170上，会施加0伏特的电位。在闸极110上，会施加-20伏特的电位，该电位足够在整个大约为0.7到1.0伏特/纳米或更高伏特/纳米的底氧化物上，诱导一个电场(E-field)。

这种偏压配置可藉由诱导从闸极到电荷陷阱层的电子注入电流，以及从电荷陷阱结构到通道的电子跳出电流，使其达到一动态平衡或是在充足时间之后达到平衡，藉此平衡在电荷陷阱结构130中的电荷分布，其中的记忆胞临界电压会收敛至一目标临界值，因此会在整个通道长度范围之内，达成电荷平均分布。这种偏压配置在整个记忆胞通道上是完全对称。当在应用偏压配置之前，记忆胞具少量电荷时，这种偏压配置可将电荷，例如电子132，加入电荷陷阱结构130。然而，在一整个单一集成电路的记忆胞阵列中，在装置于场中被程式化及抹除之前，因制程所产生的压力或其他因素，而陷在电荷陷阱结构中的电荷数量，会有相当大的差异。图1B的偏压配置会平衡已陷在整个记忆胞阵列中的电荷数量，使其在一合理容许范围之内，并且建立一稳定状态。图1B所示的偏压配置的目标临界值，是取决于电子注入电流与电子跳出电流达成平衡的平衡条件。当在偏压条件下，在整个通道的电荷陷阱结构中的电荷数量达到平衡，而且保持完全固定不动时，这种平衡状态就会产生。当达成动态平衡条件时，记忆胞的临界电压，也就是在电荷陷阱结构中的电荷数量的函数，是取决于上氧化物及下氧化物、闸极与电荷陷阱结构的特性。较偏好从闸极所跳出的电子跳出电流会高于所注入的电子注入电流，藉以降低目标临界值。较偏好降低目标临界值的原因，乃是因为其可允许在读取期间使用较低电压动作记忆胞。因此，记忆胞的实施例会使用高工作功能闸极材料，例如p+掺杂多晶硅，或是高介电常数上氧化物材料，例如Al₂O₃，或两者一起采用，以达成一较低目标临界值。

根据电荷平衡脉冲实施例的从闸极到基底偏压的大小，是取决于参考介电质堆叠的有效氧化物厚度(effective oxide thickness，EOT)，其中介电质堆叠是包括上介电质、电荷陷阱结构、以及下介电质，而且EOT是为一个针对二氧化硅的介电常数(permittivity)正规化后的真实厚度。举例而言，当上介电质、电荷陷阱结构、以及下介电质的材料，分别为二氧化硅、氮化硅、以及二氧化硅时，该结构又称为一个ONO堆叠。对于一个ONO堆叠而言，其EOT是等于上氧化物厚度，加上下氧化物厚度，再加上氮化物厚度乘上氧化物介电常数再除以氮化物介电常数所得的值。此刻，用于电荷平衡脉冲的偏压配置，可被定义为如下所述的NROM型及SONOS型记忆胞：

1、在此所说明的NROM型记忆胞，是为具有大于3纳米的下氧化物厚度的记忆胞。举例而言，介电质堆叠的EOT是为10到25纳米，而且下氧化物的厚度大于3纳米，以避免电洞从基底直接穿隧，其中的闸极到基底偏压为-12到-24伏特，除以EOT之后的电压为大于0.7伏特/纳米，较偏好大约为1.0伏特/纳米，再加减10百分比的误差。

NROM型记忆胞中的ONO的EOT计算：

                           最小值               最大值

上氧化物(介电常数＝3.9)    5纳米                10纳米

SIN(介电常数＝7)           3纳米                9纳米

下氧化物(介电常数＝3.9)    5纳米                10纳米               

总和                       5+3*3.9/7+3＝10纳米  10+9*3.9/7+10＝10纳米

2、在此所说明的SONOS型记忆胞，是为具有小于3纳米的下氧化物厚度的记忆胞。举例而言，介电质堆叠的EOT是为5到16纳米，而且下氧化物的厚度小于3纳米，以允许电洞从基底直接穿隧，其中的闸极到基底偏压为-5到-15伏特，除以EOT之后的电压为大于0.3伏特/纳米，较偏好大约为1.0伏特/纳米，再加减10百分比的误差。

SONOS型记忆胞中的ONO的EOT计算：

                           最小值                最大值

上氧化物(介电常数＝3.9)    3纳米                 10纳米

SIN(介电常数＝7)           3纳米                 5纳米

下氧化物(介电常数＝3.9)    1纳米                 3纳米                     

总和                       3+3*3.9/7+1＝5.7纳米  10+5*3.9/7+3＝15.8纳米

对于在堆叠中的非二氧化硅及非氮化硅的其他材料而言，是以用一个二氧化硅介电常数除以氮化物介电常数的因素正规化材料的厚度的相同方法，计算其EOT。

图2A是绘示在多个程式化及抹除循环之后的一个电荷陷阱记忆胞的简化图。图中的基底包括n+掺杂区250及260、以及在n+掺杂区250及260之间的一个p掺杂区270。记忆胞的其他部分包括在基底上的一个氧化物结构(oxide structure)240、位于氧化物结构240之上的一个电荷陷阱结构230、位于电荷陷阱结构230之上的另一个氧化物结构220、以及位于氧化物结构220之上的一个闸极210。多数个程式化及抹除循环会使电荷，例如电子231及232，已陷在电荷陷阱结构230中，此乃因为用来达成程式化及抹除的偏压配置中的差异所造成。因此，藉由使用通道热电子注入，部分电子会已陷在电荷陷阱结构的某些位置，而且如带至带穿隧诱导热电洞注入(band-to-band tunneling induced hot hole injection，BTBTHH)的抹除方法，不会对其造成影响。

图2B是绘示在改变电荷分布，并且应用一个如图1B所示的偏压配置之后，如图2A所示的一个电荷陷阱记忆胞的简化图。在源极250、汲极260、以及基底270上，会施加0伏特的电位。在闸极210上，会施加-20伏特的电位。这种偏压配置可藉由在程式化及抹除循环期间建立电子，例如电子232的区域中，移除过多电子，以及诱导从闸极到电荷陷阱层的电子注入电流与从电荷陷阱结构到通道的电子跳出电流，使其达成一动态平衡或是在够长的时间之后达成平衡，而平衡在电荷陷阱结构中的电荷分布。其中，记忆胞的临界电压会收敛至一目标临界值，因而可在通道的整个长度范围之内，平均分布电荷。此偏压配置在整个记忆胞的通道上是完全对称。

根据本发明的方法是包括：经由一个第一偏压配置，降低记忆胞的临界电压；经由一个第二偏压配置，提升记忆胞的临界电压；以及在记忆胞的闸极上，应用一个与第一及第二偏压配置有关的第三偏压配置。第三偏压配置可造成一个第一电子移动及一个第二电子移动。如果闸极具有一个相对于基底的负电压，则该第一电子移动是从闸极到电荷陷阱结构，而且第二电子移动是从电荷陷阱结构到基底。如果闸极具有一个相对于基底的正电压，则该第一电子移动是从基底到电荷陷阱结构，而且第二电子移动是从电荷陷阱结构到闸极。当临界电压增加时，该第一电子移动率会降低，而当临界电压降低时，该第一电子移动率会升高。当临界电压增加时，该第二电子移动率会升高，而当临界电压降低时，该第二电子移动率会降低。这些电子移动会造成临界电压朝向一目标临界值收敛。当临界电压接近目标临界值时，该偏压配置可平衡在整个记忆胞通道长度范围之内的电荷陷阱层中的电荷分布，而非只专注在通道一侧或另一侧上。

图3A-3D是绘示一个会在改变电荷分布之后，在一个记忆胞的电荷陷阱层中留下电荷的程式化及抹除循环。

图3A是绘示电荷平均分布的一个电荷陷阱记忆胞的简化图。图中的基底包括n+掺杂区350及360、以及在n+掺杂区350及360之间的一个p掺杂区370。记忆胞的其他部分包括在基底上的一个氧化物结构340、位于氧化物结构340之上的一个电荷陷阱结构330、位于电荷陷阱结构330之上的另一个氧化物结构320、以及位于氧化物结构320之上的一个闸极310。

图3B及图3C是分别绘示用来程式化及抹除记忆胞的偏压配置的范例。

图3B是绘示正在从事通道热电子(CHE)注入，如图3A所示的一个电荷陷阱记忆胞的简化图。在源极350上会施加0伏特的电位。在汲极360上，会施加5.5伏特的电位。在闸极310上，会施加8伏特的电位。此偏压配置会使如电子332的通道热电子，从在p掺杂区370中的通道，移动至电荷陷阱结构330中接近一个正电压所施加的汲极区之中。电子331是为在电子注入之后，陷在电荷陷阱结构中的电荷范例。其他可程式化偏压配置(用来建立一个高临界状态的偏压配置，或是用于多位元动作的多重高临界状态的偏压配置)，亦可应用于本发明其他实施例中。其中，具代表性的程式化偏压配置包括：由通道启动的第二电子注入(channel initiatedsecondary electron injection，CHISEL)、源极端注入(source sideinjection，SSI)、汲极充电雪崩热电子注入(drain avalanche hotelectron injection，DAHE)、脉冲激动基底热电子注入(pulse agitatedsubstrate hot electron injection，PASHEI)、正闸极电场辅助穿隧(positivegate E-field assisted)(Fowler-Nordheim)、以及其他偏压配置。

图3C是绘示正在从事带至带穿隧诱导热电洞注入，如图3B所示的一个电荷陷阱记忆胞的简化图。在闸极310上会施加-3伏特的电位。在源极350上会施加0伏特的电位。在汲极360上会施加5.5伏特的电位。这种偏压配置会使经由带至带电洞穿隧所注入的热电洞，如电洞334，从接近汲极360的一区，移动至电荷陷阱结构330。其中，电洞333是在注入之后，陷在电荷陷阱结构330中的电荷范例。在其中注入电洞以降低电荷陷阱层中的电子密度的区域，并不完全与注入电子的区域相同。因此，在经过多次程式化及抹除循环之后，电子密度会在电荷陷阱结构中累积，因此会影响其达成低临界状态的能力，并且限制装置的耐久力。其他抹除偏压配置(用来建立一个低临界状态的偏压配置)是包括：无重大电子注入，且会造成电子脱逃的电压条件下所执行的负电压电场辅助穿隧；针对薄底氧化物实施例，从电荷陷阱层结构中脱逃出的电子直接穿隧，以及注入电荷陷阱结构中的电洞直接穿隧；以及其他方式。

图3D是绘示如图3C所示的一个电荷陷阱记忆胞的简化图，图中绘示不会被所注入的电洞333影响，但会影响可达成的最小临界值的已陷电子的密度。藉由应用类似于参考上述图1B的电荷平衡偏压配置，可改变在电荷陷阱层中的电荷分布，藉此降低或消除过多的已陷电荷。在此例中，在闸极上会施加一个一20伏特的电位。对NROM型的记忆胞而言，其在通道中从闸极到基底的电位，除以由上介电质、电荷陷阱结构、以及下介电质所组成的EOT之后的数值，是大于0.7伏特/纳米，且较偏好大约为1.0伏特/纳米。对SONOS型的记忆胞而言，其值是大于0.3伏特/纳米，且较偏好大约为1.0伏特/纳米。一个0伏特的电位，会施加在源极350、汲极360、以及在此例中成形通道的基底370的区域上。这种偏压配置会改变在电荷陷阱结构330中的电荷分布。在改变电荷分布期间，会移除过多的电荷，和/或加入电子。如电子311的电荷，会经由一种如电场辅助穿隧的电荷移动机构，从闸极移动到电荷陷阱结构330。该电荷会移除在电荷陷阱结构330中的已陷电洞，例如电洞333。已陷在远离热电洞注入区的区域中的电子，如电子335，会经由一种如电场辅助穿隧的电荷移动机构，从电荷陷阱结构330移动到p型区370。事实上，从电荷陷阱层到通道的电场辅助穿隧，可在这种偏压配置的条件下，发生在整个通道范围长度之内。这种偏压配置可藉由在程式化及抹除循环期间建立电子，例如电子333的区域中，移除过多电子，以及诱导从闸极到电荷陷阱层的电子注入电流与从电荷陷阱结构到通道的电子跳出电流，使其达成一动态平衡或是在够长的时间之后达成平衡，而平衡在电荷陷阱结构330中的电荷分布。其中，记忆胞的临界电压会收敛至一目标临界值，因而可在通道的整个长度范围之内，平均分布电荷。此偏压配置在整个记忆胞的通道上是完全对称。如果偏压配置是应用在一个长脉冲，持续0.5到1.0秒，接下来再达到稳定或几乎稳定，则其电荷分布是如图3A所示可达平衡。如果偏压配置是应用在一个短脉冲，持续1到50毫秒，接下来电荷分布会倾向平衡，但可能无法达到稳定状态。

图4是绘示在多个程式化及抹除循环之后，用来改变在电荷陷阱记忆胞中的电荷分布的一个代表性的处理。一个新记忆胞410并未经任何程式化及抹除循环。在步骤420及430中，会经由第一及第二偏压配置，程式化及抹除记忆胞。在步骤440中，决定程式化及抹除循环的时间周期是否已经结束。其中的时间周期是取决于程式化及抹除循环的次数。如果时间周期还未结束，会在步骤420及430中，会再次程式化及抹除记忆胞。如果时间周期已结束，则在步骤450中，会经由一个第三偏压配置，改变在记忆胞中的电荷分布。其中，对NROM型的记忆胞而言，其在通道中从闸极到基底的电位，除以由上介电质、电荷陷阱结构、以及下介电质所组成的EOT之后的数值，是大于0.7伏特/纳米，且较偏好大约为1.0伏特/纳米。对SONOS型的记忆胞而言，其值是大于0.3伏特/纳米，且较偏好大约为1.0伏特/纳米。

在本发明各实施例中，第一偏压配置及第二偏压配置，两者都会引起一或多个电场辅助穿隧、如通道热电子(CHE)注入的热电子注入、由通道启动的第二电子(CHISEL)注入、和/或如带至带穿隧热电洞(BTBTHH)注入的热电洞注入。各种不同偏压配置可能使用相同或不同的电荷移动机构。然而，即使在不同的偏压配置中，有一或多个相同的电荷移动机构存在，在第一偏压配置、第二偏压配置、以第三偏压配置之中的每一个偏压配置都会在记忆胞上施加不同的偏压配置，而且每一个偏压配置在记忆胞的端点上，都会具有不同的电压组合。

在本发明部分具有特定偏压配置的实施例中，其偏压配置如下：第三偏压配置是将一个相对于记忆胞源极、汲极、以及基底的一个负电位，施加在记忆胞的一闸极之上；第一偏压配置会造成热电洞注入，而第二偏压配置会造成热电子注入；第一偏压配置会造成热电洞注入，第二偏压配置会造成热电子注入，而且第三偏压配置会造成电场辅助穿隧；第一偏压配置会造成热电洞注入，第二偏压配置会造成热电子注入，而且第三偏压配置会将一个相对于记忆胞源极、汲极、以及基底的一个负电位，施加在记忆胞的一闸极之上，且对NROM型的记忆胞而言，该负电位的大小是大于大约为介电质堆叠EOT的0.7伏特/纳米，且对SONOS型的记忆胞而言，该负电位的大小是大于大约为介电质堆叠EOT的0.3伏特/纳米，且较偏好为大约1.0伏特/纳米。

图5是绘示在执行任何程式化及抹除循环之前，将电荷加入一个电荷陷阱记忆胞，以及在多个程式化及抹除循环之后，改变在电荷陷阱记忆胞中的电荷分布的一个代表性处理。该处理是与图4所示的处理相似。然而，在执行任何程式化及抹除循环(步骤520及530)之前，在步骤515中，会用一个上述的电荷平衡脉冲，将电荷加入记忆胞，藉此可经由程式和/或抹除，提升在记忆胞中的临界电压。在执行步骤515的加入电荷之后，此时的临界电压会低于在抹除或程式化之后在记忆胞中的临界电压，而且低于记忆胞的程式化检验与抹除检验电压。

图6是绘示一个临界电压与程式化及抹除循环个数的关系图，并且比较在改变电荷分布前后的记忆胞临界电压。在改变电荷陷阱结构中的电荷分布之前，记忆胞会先执行不同个数的程式化及抹除循环。资料点(datapoint)(空心点)610包括资料组630、640、650、以及660。在资料组630中，在每一个改变电荷分布动作之前，记忆胞会一次做500个程式化及抹除循环。在资料组640中，在经过第一次的1000个程式化及抹除循环之后，在每一个改变电荷分布动作之前，记忆胞会一次做1000个程式化及抹除循环。在资料组650中，在经过第一次的1000个程式化及抹除循环之后，在每一个改变电荷分布动作之前，记忆胞会一次做10000个程式化及抹除循环。在资料组660中，在经过第一次的10000个程式化及抹除循环之后，在每一个改变电荷分布动作之前，记忆胞会一次做50000个程式化及抹除循环。在经由资料组630、640、650、以及660，而增加程式化及抹除循环的个数之后，在改变电荷分布的一个动作之前的记忆胞的临界电压也会增加。资料点620(实心点)是代表在使用参考上述如图3D所示的偏压配置，执行电荷分布之后的记忆胞。图中绘示除资料组630之外，超过由直线670所标示的3.8伏特的抹除检验电压的所有资料点610。资料组660事实上是超过由直线680所标示的5.3伏特的程式化检验电压。资料组630、640、650、以及660，是显示在记忆胞中的最小临界电压的不同干扰程度。资料点620是显示改变电荷分布的动作，可成功地将除了执行超过1000000次程式化及抹除循环的记忆胞之外的记忆胞的临界电压，降回到低于抹除检验电压直线670。图中显示当在改变电荷分布的动作之前，如果程式化及抹除循环的个数增加，则在记忆胞中的最小临界电压的干扰也会增加。因此，对产生如图6所示资料的实施例而言，较偏好在发生大约1000次的程式化及抹除循环的时间区间中，应用图3D所示的电荷平衡偏压配置，以确保由记忆胞的抹除偏压配置所达成的临界电压，可低于由抹除检验电位(直线670)所设定的目标临界值。

图7是绘示一个临界电压与程式化及抹除循环个数的关系图，并且显示在每一次的1000个使用CHE及BTBTHH的程式化及抹除循环之后，在闸极上施加一个高负电压的较长脉冲0.5秒，执行电荷平衡偏压配置，所能保持的记忆胞临界电压的一致性。资料点720(空心点)是代表在一个抹除动作之后的记忆胞的临界电压。如图中所示，在此例中对于多达1000000次的程式化及抹除循环的记忆胞而言，在抹除程序之后的临界值，会保持低于大约为3.7伏特的目标临界值。

图8是绘示一个临界电压与程式化及抹除循环个数的关系图，并且比较在改变及不改变电荷分布的情况之下，降低临界电压的抹除动作功效。资料点810(实心点)是代表在使用负电荷平衡动作改变电荷分布之前的记忆胞。在负电荷平衡动作之前，即使在多次施加抹除脉冲之后，也无法将记忆胞的临界电压，下降到低于抹除脉冲。资料点820(空心点)是代表在一个负电荷平衡动作之后的相同记忆胞。图中显示负电荷平衡动作可快速地消除由程式化及抹除循环所造成的最小临界电压的影响。

图9是绘示一个临界电压变化与保持时间的关系图，并且比较未执行任何程式化及抹除循环，与执行多个程式化及抹除循环的程式化记忆胞的差异。轨迹线(trace)910是代表一个未经任何程式化及抹除循环的程式化记忆胞，其是具有良好的电荷保持力。资料组920及930是代表以每900个程式化及抹除循环为一个负电荷平衡动作，在经过150000次的程式化及抹除循环之后的一个记忆胞。资料组920是代表紧跟在负电荷平衡动作之后，执行资料保持测试(data retention test)的一个循环试验记忆胞(cycled memory cell)。相反的，资料组930是代表在负电荷平衡动作之前，执行资料保持测试的一个循环试验记忆胞。为加速资料保持测试，可在闸极上施加一个-10伏特的电位，藉此可加速记忆胞的电荷陷阱结构中的已陷电子的脱逃。因为较大的临界值改变是代表较差的资料保持力，所以图中绘示负电荷平衡动作可改善记忆胞的资料保持力。

图10是绘示一个临界电压变化与保持时间的关系图，并且比较在执行任何程式化及抹除循环之前已加入电荷，且在之后再执行多个程式化及抹除循环的记忆胞的差异。资料点1000(实心点)是代表一个从未执行任何程式化及抹除循环的程式化记忆胞。资料组1010(空心三角形)、资料组1020(空心方形)、以及资料组1030(空心菱形)，是分别代表在经过150000次的程式化及抹除循环、200000次的程式化及抹除循环、以及1000000次的程式化及抹除循环之后的记忆胞。由资料组1010、1020、以及1030所代表的记忆胞，会执行一个每一次包括1000个程式化及抹除循环的改变电荷分布动作。资料保持测试会紧跟在一个改变电荷分布动作之后执行。如图中所示，藉由周期性的应用负电荷平衡动作，对于分别经过150000次的程式化及抹除循环、200000次的程式化及抹除循环、以及1000000次的程式化及抹除循环之后的记忆胞而言，会产生相当稳定的资料保持特性。

图11是绘示在执行任何程式化及抹除循环之前，将电荷加入一个电荷陷阱记忆胞，以及在可能发生程式化及抹除循环的一个时间区间之后，改变在电荷陷阱记忆胞中的电荷分布的一个代表性处理。一个新记忆胞1110并未经过任何程式化及抹除循环。在步骤1115中，藉由施加一个电荷平衡脉冲，将电荷加入记忆胞。在步骤1120中，一个可能会发生程式化及抹除循环的时间区间从此开始。其中的程式化及抹除循环是藉由第一及第二偏压配置所执行。在步骤1140中，决定时间区间是否已经结束。如果时间区间还未结束，则继续进行该时间区间。如果时间区间已经结束，则在步骤1150中，经由一个第三偏压配置，改变在记忆胞中的电荷分布。第三偏压配置是包括具相对于通道域中基底的负闸极电压的一个脉冲，并且可藉由从闸极到电荷陷阱结构的电子注入电流，以及在电荷陷阱结构与通道之间的跳出电流，而在整个通道长度范围之内，平衡电荷分布。在本发明部分实施例中，所施加脉冲的脉冲长度够长，使在记忆胞阵列中的记忆胞临界电压可收敛至一目标临界值，如在此例中持续0.5到1.0秒，大约为-20伏特的脉冲高度。在本发明各实施例中，时间区间会在任意个数的程式化及抹除循环之后，和/或当记忆胞无法被抹除时结束。在本发明另一实施例中，时间区间是包括在如从供应电源至一个包括记忆胞的机器，到关闭该器，以及再次开启该器的各种电源操作事件之间的时间。以这种方式，可在开启机器之后，应用第三偏压配置。

图12是绘示根据本发明一实施例的一个集成电路的简化方块图。集成电路1250包括一个位于半导体基底之上，使用局部(localized)电荷陷阱记忆胞所实现的记忆胞阵列1200。一个列解码器(row decoder)1201是连接至沿着在记忆胞阵列1200中的各列排列的多数个字元线(wordlines)1202。一个行解码器(column decoder)1203是连接至沿着在记忆胞阵列1200中的各行排列的多数个位元线(bitlines)1204。在总线1205上会有位址供应给行解码器1203及列解码器1201。在步骤(block)1206中的感测放大器及资料输入结构(sense amplifiers and data-instructures)，是经由总线1207连接行解码器1203。资料会经由资料输入线(data-in line)1211，从位于集成电路1250上的输入/输出埠(input/output port)，或是从集成电路1250的其他内部或外部资料源，输入在步骤1206中的资料输入结构。资料会经由资料输出线(data-outline)1212，从步骤1206中的感测放大器，输出至位于集成电路1250上的输入/输出埠，或是集成电路1250的其他内部或外部资料目的地。偏压配置状态机(bias arrangement state machine)1209会控制如何应用如抹除检验电压与程式化检验电压的偏压配置供应电压(bias arrangementsupply voltages)1208；用来程式及降低记忆胞临界电压的第一及第二偏压配置；以及用来改变在记忆胞的电荷陷阱结构中的电荷分布的第三偏压配置。

如图13及图14所示，本发明的应用可结合一个抹除程序，或结合适用于在记忆胞中建立一个低临界状态的其他程序。在图13中，由一个抹除命令启动一个抹除程序(步骤1300)。此刻可推断用于抹除程序的一个指标(index)n会被设定为0。在本发明部分实施例中，抹除命令是对应于相关技艺的快闪记忆体装置的一个”快闪”(flash)扇区抹除动作。偏压程序会响应抹除命令而开始运转。在本发明一实施例中，偏压程序中的第一动作是应用包括将热电洞注入记忆胞扇区(步骤1301)的一个偏压配置。举例而言，该动作包括：当成形记忆胞通道的基底区接地时，用大约-3到-7伏特的偏压，施加在扇区的字元线上；用大约+3到+7伏特的偏压，施加在连接到记忆胞汲极的位元线上；以及用接地(ground)的偏压，施加在连接到扇区记忆胞源极的源极线(source lines)上。此动作会诱导热电洞，使其注入在接近即将被抹除扇区记忆胞的汲极端点的电荷陷阱结构的一边之上。在应用热电洞注入偏压配置之后，状态机或其他逻辑会执行一个抹除检验动作，以决定扇区的每一记忆胞的抹除动作是否已经成功完成。因此，在下一步骤中，会决定记忆胞是否通过检验动作(步骤1302)。如果记忆胞并未通过检验，则指数n会递增(步骤1303)，而且会决定指数是否已达一个预定的最大重试值N(步骤1304)。如果指数已达最大重试值，且并未通过检验，则宣告程序失败(步骤1305)。如果在步骤1304中决定指数并未超过最大重试值，则返回步骤1302，在此重试热电洞注入偏压配置。如果在步骤1302中，记忆胞通过检验，则会应用一个如参考上述图1，可同时造成电子注入电流及电子逃脱电流的电荷平衡偏压动作(步骤1306)。电荷平衡偏压动作包括一个长度为10到100毫秒，举例而言大约为50毫秒的负闸极电压脉冲。该脉冲可平衡在记忆胞中的电荷分布及中和已陷电洞，并且如上所述，足以改善记忆胞耐久力及可靠度。在电荷平衡偏压动作之后，会重复抹除检验动作(步骤1307)。如果记忆胞并未通过检验，则返回步骤1303，在此递增指数n，并且根据是否已达最大重试值而决定应该重试或宣告失败。如果在步骤1307中决定记忆胞通过检验，则宣告抹除程序完成(步骤1308)。

在图14中，由一个抹除命令启动一个抹除程序(步骤1400)。此刻可推断用于抹除程序的一个指标n会被设定为0。在本发明部分实施例中，抹除命令是对应于相关技艺的快闪记忆体装置的一个”快闪”扇区抹除动作。偏压程序会响应抹除命令而开始运转。在此例中，在抹除命令之后，会应用一个电荷平衡偏压配置，该偏压配置可诱导上述的电子注入电流及电子逃脱电流(步骤1401)。电荷平衡偏压动作包括一个长度为10到100毫秒，举例而言大约为50毫秒的负闸极电压脉冲。当在平衡电荷分布时，此电荷平衡偏压配置可使储存在扇区记忆胞中的电荷数量，收敛至一目标临界值。在本发明其他实施例中，为在每一个抹除循环期间，达成或几乎达成已陷电荷的平衡状态，电荷平衡偏压配置会包括一个长度为500到1000毫秒的负闸极电压脉冲。负闸极电压脉冲的脉冲长度是根据下列参数而定：记忆体阵列的实施例、扇区抹除程序的允许时间限制、所应用的热电洞注入偏压配置长度、以及其他因素。偏压程序的下一个动作是应用一个可诱导热电洞，使其注入记忆胞扇区的偏压配置(步骤1402)。举例而言，该动作包括：当成形记忆胞通道的基底区接地时，用大约-3到-7伏特的偏压，施加在扇区的字元线上；用大约+3到+7伏特的偏压，施加在连接到记忆胞汲极的位元线上；以及用接地的偏压，施加在连接到扇区记忆胞源极的源极线上。此动作会诱导热电洞，使其注入在接近即将被抹除扇区记忆胞的汲极端点的电荷陷阱结构的一边之上。因已应用步骤1401中的前一个电荷平衡偏压配置，所以热电洞注入偏压配置可得较一致的结果。在应用热电洞注入偏压配置之后，状态机或其他逻辑会执行一个抹除检验动作，以决定扇区的每一记忆胞的抹除动作是否已经成功完成。因此，在下一步骤中，会决定记忆胞是否通过检验动作(步骤1403)。如果记忆胞并未通过检验，则指数n会递增(步骤1404)，而且会决定指数是否已达一个预定的最大重试值N(步骤1405)。如果指数已达最大重试值，且并未通过检验，则宣告程序失败(步骤1406)。如果在步骤1405中决定指数并未超过最大重试值，则返回步骤1402，在此重试热电洞注入偏压配置。如果在步骤1403中，记忆胞通过检验，则会应用一个如上所述，可同时造成电子注入电流及电子逃脱电流的第二电荷平衡偏压配置(步骤1407)。电荷平衡偏压动作包括一个长度为10到100毫秒，举例而言大约为50毫秒的负闸极电压脉冲。该脉冲可平衡在记忆胞中的电荷分布及中和已陷电洞，并且如上所述，足以改善记忆胞耐久力及可靠度。在本发明部分实施例中，并未使用步骤1407的第二电荷平衡偏压配置。在步骤1401中的电荷平衡偏压动作的脉冲长度，以及在步骤1407中的电荷平衡脉冲动作的脉冲长度，两者可能都会小于只应用一个电荷平衡偏压动作实施例中的脉冲长度。在执行步骤1407的电荷平衡偏压动作之后，会重复抹除检验动作(步骤1408)。如果记忆胞并未通过检验，则返回步骤1404，在此递增指数n，并且根据是否已达最大重试值而决定应该重试或宣告失败。如果在步骤1408中决定记忆胞通过检验，则宣告抹除程序完成(步骤1409)。

图15是绘示一个临界电压与时间的关系图，其中该时间是为将负闸极电荷平衡偏压脉冲应用到一个低临界记忆胞，例如一个如图1A及图1B所示，在程式化及抹除循环之前的全新记忆胞(fresh cell)的时间长度。图中的四个轨迹线是包括比较在各种闸极电压下具不同临界值收敛率的资料点1510(空心三角形)、资料点1520(实心三角形)、资料点1530(空心点)、以及资料点1540(实心点)。此实验所用的记忆胞的长宽大小比率为0.5微米/0.38微米，ONO(氧化物-氮化物-氧化物)堆叠大小为55埃()/60埃/90埃，且其具有一个p+多晶硅闸极(poly gate)。在任何程式化及抹除循环之前，会施加一个负闸极电荷平衡脉冲，其是包含当源极、基底、以及汲极都接地时，在闸极上的一个负电压。其中，资料点1510是对应于在闸极上施加-21伏特的电压；资料点1520是对应于在闸极上施加-20伏特的电压；资料点1530是对应于在闸极上施加-19伏特的电压；而且资料点1540是对应于在闸极上施加-18伏特的电压。资料点1510、1520、1530、以及1540的临界电压，都会收敛至一个大约为3.8伏特的共同饱和电压1505。较高的负闸极电压会使临界电压较快饱和。当在闸极上施加-21伏特的电压时，可用一个大约为0.1到1.0秒的脉冲，让临界值完全收敛。本发明其他实施例是应用一个较高的闸极电压，以降低临界电压饱和至收敛电压所需的时间，或应用一个较低的闸极电压，以增加临界电压饱和至收敛电压所需的时间。较厚的ONO堆叠或是较厚的底氧化物会增加临界电压饱和至收敛电压所需的时间，在此例中或需使用一个较高的负闸极电压，使其可在相同时间之内，让临界电压饱和。同理，较薄的ONO堆叠或是较薄的底氧化物会降低临界电压饱和至收敛电压所需的时间，在此例中或需使用一个较低的负闸极电压，使其可在相同时间之内，让临界电压饱和。

图16及图17是绘示临界电压与时间的关系图，并且显示记忆胞会响应用来改变在电荷陷阱结构中的电荷分布的偏压收敛行为。在此所用的记忆胞的长宽大小比率为0.5微米/0.38微米。

请参考图16所示，经由Fowler-Nordheim穿隧，将不同数量的电子加入电荷陷阱层，可让还未进行任何程式化及抹除循环的记忆胞的临界电压，提升到如图中所示的五个轨迹线1610、1620、1630、1640、以及1650的启动临界位准所标示的不同程度。在加入这些电子之后，轨迹线1610记忆胞的临界电压大约为5.3伏特，轨迹线1620记忆胞的临界电压大约为3.0伏特，轨迹线1630记忆胞的临界电压大约为2.4伏特，轨迹线1640记忆胞的临界电压大约为2.0伏特，而且轨迹线1650记忆胞的临界电压大约为1.5伏特。图中绘示在源极、基底、以及汲极都接地的情况下，在闸极上施加一个-21伏特的负电压时，这些记忆胞的临界电压对时间的变化关系。在施加一个大约为一秒的负闸极电压以诱导电荷平衡动作之后，对应于轨迹线1610、1620、1630、1640、以及1650的记忆胞，都会收敛至一个大约为3.9伏特的共同饱和电压。

请参考图17所示，四个轨迹线1710、1720、1730、以及1740中的记忆胞的临界电压，都是用包含通道热电子注入与通道热电洞注入的热载波充电(hot carrier charging)所建立。其中，轨迹线1710中的记忆胞的临界电压会被提升至大约为4.9伏特。轨迹线1720中的记忆胞的临界电压会被提升至大约为4.4伏特。轨迹线1730中的记忆胞的临界电压会被提升至大约为3.3伏特。轨迹线1740中的记忆胞的临界电压会被提升至大约为3.1伏特。图中绘示在源极、基底、以及汲极都接地的情况下，在闸极上施加一个-21伏特的负电压时，这些轨迹线1710、1720、1730、以及1740中的记忆胞的临界电压对时间的变化关系。在施加一个大约为一秒的负闸极FN偏压以诱导电荷平衡动作之后，对应于轨迹线1710、1720、1730、以及1740的记忆胞，都会收敛至一个大约为3.7伏特的共同饱和电压。

图16及图17是绘示仅管具有可将记忆胞的临界电压更动为不同数值的各种不同类型的电荷移动，应用偏压已足够在降低造成很难抹除记忆胞及让记忆胞不稳定的已陷电洞及已陷电子的同时，诱导电子注入电流及电子逃脱电流及平衡电荷分布，使记忆胞的临界电压，可降回其收敛电压。本发明其他实施例是应用一个较高的闸极电压，以降低临界电压饱和至收敛电压所需的时间，或应用一个较低的闸极电压，以增加临界电压饱和至收敛电压所需的时间。

图18是绘示临界电压与时间的关系图，并且显示具不同通道长度的记忆胞的收敛行为。对应于轨迹线1810及1820的记忆胞的通道长度为0.38微米，而且对应于轨迹线1830及1840的记忆胞的通道长度为0.50微米。将通道热电子加入电荷陷阱结构，可提升轨迹线1810及1820的记忆胞的临界电压。轨迹线1820的记忆胞的临界电压会被提升至大约为5.2伏特。轨迹线1840的记忆胞的临界电压会被提升至大约为5.6伏特。对应于轨迹线1810及1830的记忆胞并未经过任何程式化及抹除循环。图中绘示在源极、基底、以及汲极都接地的情况下，在闸极上施加一个-21伏特的负电压时，这些轨迹线1810、1820、1830、以及1840中的记忆胞的临界电压对时间的变化关系。对应于轨迹线1830及1840的记忆胞，会收敛至一个大约为3.8伏特的共同饱和电压。对应于轨迹线1810及1820的记忆胞，会收敛至一个大约为3.5伏特的共同饱和电压。图18是绘示具不同通道长度的记忆胞，在响应改变电荷分布的偏压之后，趋向不同收敛电压饱和的情形。然而，通道长度的差异并非为收敛电压的主要贡献者，所以在整个记忆胞阵列通道长度上的差异，会对分布在记忆胞阵列中的目标临界值电压造成负面影响。

如在1850上所绘示的通道转出影响(channel roll-off effect)，是为具较短通道长度的记忆胞会有较低临界电压及较低收敛电压的主要贡献者。因此，缩小记忆胞的通道长度会降低记忆胞在响应改变电荷分布的偏压时的临界电压及收敛电压。同理，加长记忆胞的通道长度会提升记忆胞在响应改变电荷分布的偏压时的临界电压及收敛电压。本发明其他实施例是应用一个较高的闸极电压，以降低临界电压饱和至收敛电压所需的时间，或应用一个较低的闸极电压，以增加临界电压饱和至收敛电压所需的时间。此外，亦可选择具不同工作功能的闸极材料，以改变目标收敛临界值，其中较高工作功能的材料可降低收敛临界值。另外，亦可选用在上氧化物及下氧化物的其中之一中较易穿隧的上氧化物及下氧化物材料，以改变收敛临界值。其中，在上氧化物中较易穿隧的材料，可降低收敛临界值，而在上氧化物中较不会穿隧的材料，则会提升收敛临界值。

图19及图20是共同绘示一个偏压有效性的说明图，该偏压可在维持记忆胞临界电压下达成电荷平均分布。

图19是绘示一个具规则改变电荷分布的多位元记忆胞的程式化及抹除循环个数与临界电压之间的关系图。第一位元会被程式化，且在轨迹线1910(实心点)中，会读取第一位元，而在轨迹线1920(空心点)中，会读取第二位元。第二位元会被程式化，且在轨迹线1930(实心三角形)中，会读取第一位元，而在轨迹线1940(空心三角形)中，会读取第二位元。在轨迹线1950(实心方形)中，会抹除与读取第一位元。在轨迹线1960(空心方形)中，会抹除与读取第二位元。当正在程式化一个位元时，在一微秒的时间内，闸极电压为11.5伏特，其中一个汲极电压/源极电压为5伏特，另一个汲极电压/源极电压为0伏特，而且基底电压为-2.5伏特。当正在执行程式化时，在电荷陷阱结构中会发生通道启动第二电子移动(CHISEL)。当正在抹除一个位元时，在一毫秒的时间内，闸极电压为-1.8伏特，其中一个汲极电压/源极电压为6伏特，另一个汲极电压/源极电压为0伏特，而且基底电压为0伏特。当正在执行抹除时，在电荷陷阱结构中会发生热电洞移动。在抹除循环期间，会用具有源极、汲极、以及基底接地的一个-21伏特的闸极电压的50毫秒的脉冲，在记忆体上施加一个可平衡在电荷陷阱层中电荷的负闸极偏压。如图中所示，临界电压会被维持在大约为100000个程式化及抹除循环的良好分布范围之内。

图20是绘示一个与图19相似的多位元记忆胞的程式化及抹除循环个数与临界电压之间的关系图。然而，与图19不同的是，在抹除循环期间，并未在记忆胞上施加改变电荷分布的一个负闸极FN偏压。因此，在多次程式化及抹除循环之后，由在电荷陷阱结构中的电荷所造成的干扰也会增加，且在多次程式化及抹除循环之后，临界电压也会增加。第一位元会被程式化，且在轨迹线2010(实心点)中，会读取第一位元，而在轨迹线2020(空心点)中，会读取第二位元。第二位元会被程式化，且在轨迹线2030(实心三角形)中，会读取第一位元，而在轨迹线2040(空心三角形)中，会读取第二位元。在轨迹线2050(实心方形)中，会抹除与读取第一位元。在轨迹线2060(空心方形)中，会抹除与读取第二位元。在少于10个程式化及抹除循环期间，在抹除与程式动作之后的临界电压会显著提升，而在500个程式化及抹除循环之后，在未应用在此所述的电荷平衡动作的抹除动作之后的记忆胞临界电压，会提升至高于1伏特。

图19及图20是共同绘示应用一个用来平衡在记忆胞中的电荷分布的偏压，来降低或消除在抹除与程式动作之后的记忆胞中可达到的临界电压的干扰的说明图。本发明其他实施例是应用一个较高的闸极电压，以降低临界电压饱和至收敛电压所需的时间，或应用一个较低的闸极电压，以增加临界电压饱和至收敛电压所需的时间。本发明其他实施例是增加或减少施加负闸极偏压的时间，以改变临界电压趋近收敛电压的程度。

图21是绘示比较具备或不具备规则改变电荷分布的记忆胞的一个临界电压变化与保持时间之间的关系图。在轨迹线2110、2120、2130、以及2140上的记忆胞，都已经过10000次的程式化及抹除循环。然而，在共称为轨迹线2125的轨迹线2110及2120上的记忆胞的抹除循环期间，会施加一个用来改变在记忆胞中的电荷分布的负闸极脉冲。而在共称为轨迹线2145的轨迹线2130及2140上的记忆胞上，并不会施加负闸极脉冲。因为较大的临界值变化是代表较差的资料保持力，所以图中绘示平衡电荷分布动作可改善记忆胞的资料保持力。在保持测试期间，会在轨迹线2110及2130的记忆胞的闸极上，施加一个-7伏特的负闸极电压，并且在轨迹线2120及2140的记忆胞的闸极上，施加一个-9伏特的负闸极电压。因为所增加电压的影响，所以在轨迹线2125之间，轨迹线2120的记忆胞会比轨迹线2110的记忆胞，具较差的资料保持力。此外，在轨迹线2145之间，轨迹线2140的记忆胞会比轨迹线2130的记忆胞，具较差的资料保持力。

图22是绘示一个具混合偏压抹除程序的电荷陷阱记忆胞的简化图，该混合偏压可藉由结合热电洞注入电流与电场辅助电子注入及跳出电流，降低记忆胞的临界电压，并且改变在电荷陷阱层中的电荷分布。该基底包括n+掺杂区2250及2260、以及位于n+掺杂区2250及2260之间的基底中的一个p掺杂区2270。记忆胞的其他部分包括在基底上的一个氧化物结构2240、位于氧化物结构2240之上的一个电荷陷阱结构2230、位于电荷陷阱结构2230之上的另一个氧化物结构2220、以及位于氧化物结构2220之上的一个闸极2210。在闸极2210上会施加一个-21伏特的电位。在源极2250及汲极2260上，会施加一个3伏特的电位，且基底2270为接地。在此混合偏压配置期间，会有多个电荷移动发生。在其中的一种电荷移动中，热电洞会从源极2250及汲极2260，移动到电荷陷阱结构2230，藉此可降低记忆胞的临界电压。在另一个电荷移动中，电子2233会从闸极2210移动到电荷陷阱结构2230。在另一个电荷移动中，电子2273会从电荷陷阱结构，移动到源极2250、基底2270、以及汲极2260。从闸极2210到电荷陷阱结构2230的电子2233移动，以及从电荷陷阱结构2230到源极2250、基底2270、以及汲极2260的电子2273移动，两者是为从闸极往外的电子移动实例。所施加的电位电压是考量记忆胞大小与记忆胞结构、所使用材料、以及目标临界值电压等等因素，随实际实施例而变。上述从电荷陷阱层到基底的电子跳出电流，会在整个通道长度上延伸，而且可平衡在电荷陷阱结构中的电荷分布。相较于只用电场辅助穿隧而言，来自接近源极及汲极区的基底的热电洞注入电流，可增加记忆胞临界值的改变率，并且藉此达成较快的抹除时间。

图23是绘示一个临界电压与时间的关系图，用来比较具不同混合偏压的记忆胞。一个让源极及汲极在接地电位的负闸极电荷平衡偏压，会施加在轨迹线2310的记忆胞上。可同时降低记忆胞的临界电压与平衡在电荷陷阱层中的电荷分布的一个混合偏压，会施加在轨迹线2320、2330、2340、以及2350的记忆胞上。对在轨迹线2320、2330、2340、以及2350的记忆胞而言，一个-21伏特的负闸极电压，会施加在其闸极上，且其基底为接地。在轨迹线2310的记忆胞中，一个0伏特的电位会施加在其源极及汲极上。在轨迹线2320的记忆胞中，一个2.5伏特的电位会施加在其源极及汲极上。在轨迹线2330的记忆胞中，一个3伏特的电位会施加在其源极及汲极上。在轨迹线2340的记忆胞中，一个4伏特的电位会施加在其源极及汲极上。在轨迹线2350的记忆胞中，一个5伏特的电位会施加在其源极及汲极上。图23是绘示当较大电压施加在源极及汲极上时，会有较多电洞从源极及汲极移动到电荷陷阱结构，所以可更快地降低临界电压。因此，在施加脉冲期间，结合诱导热电洞注入电流、电子注入电流、以及电子跳出电流的混合偏压，可用较短的抹除脉冲，达成较快的抹除时间。举例而言，如果不用热电洞注入电流，则必须使用一个0.5到1.0秒的脉冲，才能让在如图23所示的记忆胞中的临界电压收敛。使用对称施加在源极及汲极上的3伏特的电位所诱导的热电洞注入电流，可在大约1到50毫秒的时间之内，让在如图23所示的记忆胞中的临界电压收敛。本发明其他实施例是应用一个较高的闸极电压，以降低临界电压饱和至收敛电压所需的时间，或应用一个较低的闸极电压，以增加临界电压饱和至收敛电压所需的时间。本发明其他实施例是增加或减少施加负闸极偏压的时间，以改变临界电压趋近收敛电压的程度。本发明其他实施例是改变源极及汲极电压，以改变降低记忆胞临界电压所需的时间。

图24及图25是绘示在降低记忆胞临界电压之前及之后，藉由改变在电荷陷阱层中的电荷分布，而操作记忆胞的代表性处理。

图24所示的代表性处理会从一个还未经过任何程式化及抹除循环的全新记忆胞开始(步骤2510)。在步骤2420及2430中，记忆胞会被程式化及抹除。在本发明部分实施例中，在初次程式化及抹除循环之前，会先执行一个用来平衡在电荷陷阱层中的电荷分布的动作。在步骤2440中，在程式化及抹除循环之后，会执行用来平衡在电荷陷阱层中的电荷分布的动作。接下来，会重复其他程式化及抹除循环处理。因此，在图24所示的代表处理中，会在一个程式化及抹除循环之后，执行一个用来平衡在电荷陷阱层中的电荷分布的动作。在本发明部分实施例中，会在每一次的程式化及抹除循环之后，执行用来平衡在电荷陷阱层中的电荷分布的动作。

图23所示的代表性处理是与图24所示的处理相似。图25所示的代表性处理也是从一个还未经过任何程式化及抹除循环的全新记忆胞开始(步骤2510)。然而，用来改变及平衡在电荷陷阱层中的电荷分布的动作(步骤2525)，是发生在程式化记忆胞(步骤2520)及抹除记忆胞(步骤2530)之间，而非在程式化记忆胞(步骤2520)之后。在本发明部分实施例中，在初次程式化及抹除循环之前，会先执行一个用来改变及平衡在电荷陷阱层中的电荷分布的动作。

图26是绘示当正在降低记忆胞临界电压之时，藉由应用一个可同时改变在电荷陷阱层中的电荷分布的混合偏压，而操作一个电荷陷阱记忆胞的一个代表性处理。图26所示的代表性处理也是从一个还未经过任何程式化及抹除循环的全新记忆胞开始(步骤2610)。在步骤2610中，记忆胞会被程式化。在步骤2630中，在程式化动作之后，会在记忆胞上施加一个混合偏压。该混合偏压可同时降低记忆胞的临界电压与改变在电荷陷阱层中的电荷分布。在本发明部分实施例中，在初次程式化及抹除循环之前，会先执行一个用来改变及平衡在电荷陷阱层中的电荷分布的动作。

在本发明部分实施例中，会结合部分如图24、25、以及26所示的代表性处理。在本发明一实施例中，在记忆胞中的电荷分布，会在抹除记忆胞之前及之后都会改变。在本发明各实施例中，可在抹除记忆胞之前或之后，对记忆胞施加混合偏压。在本发明另一实施例中，会在对记忆胞施加混合偏压之前或之后，改变在记忆胞中的电荷分布。

本发明提出一种电荷陷阱记忆体装置(例如NROM或SONOS装置)的抹除方法。首先会用一个闸极注入电压(gate injection)(-Vg)，将该装置重置(reset)为抹除状态。程式化可由多种方法完成，例如通道热电子(CHE)、通道启动第二热电子(CHISEL)注入、FN穿隧、脉冲激励基底热电子(PASHEI)、或其他程序。抹除可由多种方法完成，例如带至带穿隧诱导热电洞(BTBTHH)注入(一般用于NROM装置)、用于SONOS装置的负FN穿隧、或其他程序，且是以扇区抹除动作的方式实行。在扇区抹除动作期间，会应用一个额外通道抹除动作(使用负闸极电压、正基底电压、或两者一起使用)，以平衡在电荷陷阱结构中的电荷分布。此通道抹除方法可提供一种自我收敛的抹除机构。

并可将其当成一种电荷平衡方法，以同时补偿过抹除记忆胞与难抹除记忆胞。藉由应用这种电荷平衡技术，可强化抹除状态目标临界电压Vt的分布。再者，可藉助从闸极脱逃的电子，中和已陷在氧化物或氮化物中的电洞。因此，此电荷平衡方法可降低容易造成记忆胞损坏的热电洞。藉由结合应用热电洞抹除方法的电荷平衡技术，可得良好持久力及可靠度特性。

电荷平衡/抹除动作可应用在任何时间，或在扇区抹除动作期间，以任意顺序执行，以改善抹除性能。另一种方法是稍为开启接点偏压，并且在通道抹除期间，导入热电洞注入，亦即代表通道抹除与热电洞抹除可同时进行。将热电洞抹除与通道抹除结合，可有效改善程式化及抹除循环窗及可靠度特性。

在此所述的电荷平衡/抹除方法，可应用于其下氧化物的厚度足够厚到可防止电荷泄漏的NROM型装置。电荷平衡/抹除特性显示相对于只具有因Vt的通道转出影响所造成的启始Vt差异的各种通道长度的一种一致趋势。因为用于电荷平衡动作的负闸极FN通道穿隧，是为一种一度空间的穿隧机构，而且会在整个通道上完全对称，所以其并非取决于记忆胞的横向大小。因此，藉由施加在此所述的电荷平衡/抹除方法，对NROM型装置而言，可达成缩小体积、改善可靠度、以及加强持久力的目的。本发明的应用可结合一个程式化程序、或是其他如图27所示，适用于建立在记忆胞中的一个高临界状态的其他程序。该程序包括重注入动作，且该重注入动作包括先对记忆胞偏压，以诱导产生一个高临界状态，接下来再施加一个电荷平衡脉冲，让电子从电荷陷阱结构中较浅的陷阱中脱逃，以降低临界值，并且接下来再用一个第二脉冲，将负电荷重注入电荷陷阱结构，以诱导电子注入电荷陷阱结构。在图27中，由一个程式化命令启动程式化程序(步骤2700)。此刻可推断用于程式化重试除程序的一个指标n会被设定为0，而且用于计算重注入程序个数的一个指标m也会被设定为0。在本发明部分实施例中的程式化命令，是对应于相关技艺的快闪记忆体装置的一个位元组动作(byteoperation)。偏压程序会响应程式化命令而开始运转。在本发明一实施例中，偏压程序中的第一动作是在程式化动作中，应用可诱导电子注入记忆胞的一个偏压配置(步骤2701)。举例而言，在一个第一偏压配置中，会诱导通道启动第二电子注入。并且诱导电流注入正在被程式化的记忆胞的电荷陷阱结构的一边。在应用电荷注入偏压配置之后，状态机或其他逻辑会执行一个程式化检验动作，以决定每一记忆胞的程式化动作是否已经成功完成。因此，在下一步骤中，会决定记忆胞是否通过检验动作(步骤2702)。如果记忆胞并未通过检验，则指数n会递增(步骤2703)，而且会决定指数是否已达一个预定的最大重试值N(步骤2704)。如果指数已达最大重试值，且并未通过检验，则宣告程序失败(步骤2705)。如果在步骤2704中决定指数并未超过最大重试值，则返回步骤2702，在此重试电洞注入偏压配置。如果在步骤2702中，记忆胞通过检验，则会决定指数m是否已达其最大值M(步骤2706)，而判定是否已执行过预定个数的重注入循环。如果指数m并不等于M，则会施加一个适用于重注入方法的电荷平衡脉冲，以造成如参考上述图1B所述的在浅陷阱中较易跳出的电子跳出电流。电荷平衡偏压动作包括一个长度小于大约10毫秒，举例而言大约为1毫秒的负闸极电压脉冲。该脉冲可使被限制在浅能量陷阱中的电子跳出到通道中。因为在重注入循环期间，记忆胞具有相当高密度的负电荷，所以会诱导非常少(如果有的话)的电子注入。在电荷平衡偏压动作之后，会将指数m递增(步骤2708)，并且返回步骤2701，以再次应用可导入电子注入的偏压配置。如果记忆胞已执行过预定个数的重注入动作，则宣告此程序结束(步骤2709)。

本发明实施例包括一个电荷平衡脉冲，且该电荷平衡脉冲是参考图27所述，在执行任何程式化及抹除循环之前，施加在装置之上，或是如参考图27所述，在执行一个程式化动作之前所施加。此外，本发明实施例更加包括在程式化动作期间，执行如上述图4、5、11、以及24-26所示的方法，且该方法是包括如参考图27所示的一个重注入程序。

图28及图29是说明如图27所示的重注入动作，其中程式化偏压配置会诱导通道启动第二电子(CHISEL)注入电流。首先，藉由在具有一个p型多晶硅闸极的NROM型记忆胞上，执行一个电荷平衡脉冲(在闸极上施加-21伏特的电压，并且在汲极、源极、以及基底上，施加0伏特的电压为时1秒)，而产生一个大约为3.8伏特的临界电压。接下来，再施加多数个重注入循环而产生资料。其中，每一个重注入循环包括应用一个可造成通道启动第二电子(CHISEL)注入电流的偏压配置，以将记忆胞的临界值设定为大约5.3伏特，并且再施加一个短电荷平衡脉冲(在闸极上施加-21伏特的电压，并且在汲极、源极、以及基底上，施加0伏特的电压为时1微秒)。

图28是绘示在重注入动作的连续循环期间，五个电荷平衡脉冲的临界电压与时间的关系图。在轨迹线2800上的在第一次的1微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为4.9伏特。在轨迹线2801上的第二个重注入循环中，在第二次的1微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.1伏特。在轨迹线2802上的第三个重注入循环中，在第三次的1微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.2伏特。在轨迹线2803上的第四个重注入循环中，在第四次的1微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.22伏特。在轨迹线2804上的第五个重注入循环中，在第五次的1微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.23伏特。

图29具有与图28相同的资料，并且绘示对每一个连续的重注入循环的临界电压下降情形。在一个第一次的重注入循环期间，临界电压会从大约为5.3伏特，下降到大约为4.9伏特。在第二次的重注入循环期间，临界电压会下降到大约为5.1伏特。在第五次的重注入循环之前，因为已陷电子能态的频谱蓝偏移，所以在重注入循环的电荷平衡脉冲期间的临界电压变化会开始饱和，藉此可降低在短电荷平衡脉冲期间的电荷流失。

图30及图31是绘示用来说明图27所示的重注入动作的资料，其中程式化偏压配置会以一个负闸极电压注入电流诱导通道FN穿隧电流。首先，藉由在具有一个p型多晶硅闸极的NROM型记忆胞上，执行一个电荷平衡脉冲(在闸极上施加-21伏特的电压，并且在汲极、源极、以及基底上，施加0伏特的电压为时1秒)，而产生一个大约为3.8伏特的临界电压。接下来，再施加多数个重注入循环而产生资料。其中，每一个重注入循环包括应用一个可造成通道FN穿隧电流的偏压配置，00以将记忆胞的临界值设定为大约5.3伏特，并且再施加一个短电荷平衡脉冲(在闸极上施加-21伏特的电压，并且在汲极、源极、以及基底上，施加0伏特的电压为时4微秒)。

图30是绘示在重注入动作的连续循环期间，五个电荷平衡脉冲的临界电压与时间的关系图。在轨迹线2800上的在第一次的4微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.05伏特。在轨迹线2801上的第二个重注入循环中，在第二次的4微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.16伏特。在轨迹线2802上的第三个重注入循环中，在第三次的4微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.22伏特。在轨迹线2803上的第四个重注入循环中，在第四次的4微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.22伏特。在轨迹线2804上的第五个重注入循环中，在第五次的4微秒的电荷平衡脉冲之后的临界电压，会从大约为5.3伏特，下降到大约为5.25伏特。

图31具有与图30相同的资料，并且绘示对每一个连续的重注入循环的临界电压下降情形。在一个第一次的重注入循环期间，临界电压会从大约为5.3伏特，下降到大约为5.05伏特。在第二次的重注入循环期间，临界电压会下降到大约为5.16伏特。在第五次的重注入循环之前，因为已陷电子能态的频谱蓝偏移，所以在重注入循环的电荷平衡脉冲期间的临界电压变化会开始饱和，藉此可降低在短电荷平衡脉冲期间的电荷流失。

图32是绘示一个用来说明经过重注入处理与未经过重注入处理的记忆胞的资料保持特性的说明图。图中的资料是代表在经过10000次的程式化及抹除循环之后造成热电洞损坏的装置的性能。在如轨迹线3200上所示的未经重注入处理的装置中，在对应于大约为1毫秒的保持时间的大约为摄氏150度的烘烤时间(baking time)之后，临界值的流失会超过0.5伏特。在如轨迹线3201上所示的经过重注入处理的装置中，在相同烘烤时间之后，临界值的流失会小于0.3伏特。

图33是绘示一个电荷陷阱记忆胞的简化能位图，以说明应用在本发明中的观念。在此能位图中，第一区3300是对应于在基底中的通道。第二区3301是对应于一般包括二氧化硅的底介电质。第三区3302是对应于一般包括氮化硅的电荷陷阱层。第四区3303是对应于一般包括二氧化硅的上介电质。第五区3304是对应于一个闸极，且该闸极一般包括p型多晶硅或在本发明实施例中的其他具较高工作功能的材料。如上所述，闸极是由具较高工作功能的材料所制成，以使得电子3305的注入屏障3306会高于具有由二氧化硅所制成的上介电质的n型多晶硅闸极的注入屏障。图33所述的工作功能3307，是对应于将一个电子从闸极材料的传导带(conduction band)，移动到一个自由电子电位所需的能量。图33更加分别绘示在电荷陷阱结构的浅陷阱中的电子3308，以及在较深陷阱中的电子3309。在让较深陷阱中的电子3309跳出之前，参考图27所示的上述短电荷平衡脉冲，会使在浅陷阱中的电子3308先跳出。在较深陷阱中的电子3309较能抗拒电荷泄漏，并且具有较佳的电荷保持特性。对于应用重注入动作的实施例而言，较偏好其底氧化物的厚度可大于3纳米，以避免直接穿隧。此外，亦可使用包括Al₂O₃及HfO₂的其他高介电常数材料，成形上介电质及底介电质。同理，亦可使用其他材料成形电荷陷阱结构。

负电荷平衡动作具有一种自我收敛临界电压特性，藉此可在经过大量程式化及抹除循环的一阵列上，维持稳定的临界电压分布。再者，因其可降低在底介电质中的热电洞损害，所以可得极佳的可靠度特性。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (39)

1、一种记忆胞操作方法，该记忆胞包括一闸极、位于一基底区之内的一源极区及一汲极区、以及在该基底中位于该源极区及该汲极区之间的一通道，并且包括一上介电质、一电荷陷阱结构、以及位于该闸极及该通道之间的一下介电质，其特征在于该记忆胞操作方法包括：

应用一第一程序，以在该记忆胞中建立一低临界状态；以及

应用一第二程序，以在该记忆胞中建立一高临界状态，其是包括将电子注入该电荷陷阱结构，且该第二程序是包括至少一循环，且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置，以及诱导电子从该电荷陷阱结构中逃出的一第二偏压配置。

2、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第一偏压配置是诱导通道热电子注入电流。

3、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第一偏压配置是诱导通道启动第二电子注入电流。

4、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第一偏压配置是诱导电场辅助穿隧电子注入电流。

5、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二偏压配置是诱导在该电荷陷阱结构及该通道之间的电子穿隧。

6、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二程序包括至少三个该些循环。

7、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。

8、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括当对该通道的该区中的该基底，施加一近似接地电位，并且对该源极及该汲极，施加一近似接地电位时，在该记忆胞的该闸极上，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。

9、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为1.0±10％伏特/纳米。

10、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的闸极包括工作功能高于n型多晶硅的一材料。

11、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的闸极包括工作功能高于4.25eV的一材料。

12、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的闸极包括工作功能高于5eV的一材料。

13、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的闸极包括掺杂p型杂质的多晶硅。

14、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该记忆胞操作方法更加包括：

在执行该第一及该第二程序的任何循环之前，对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。

15、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二偏压配置包括施加一可诱导电子从该电荷陷阱结构跳出到该通道的脉冲，且施加该脉冲的一时间区间是大约小于10毫秒。

16、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二偏压配置包括施加一可诱导电子从该电荷陷阱结构跳出到该通道的脉冲，且施加该脉冲的一时间区间是大约小于或等于1毫秒。

17、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二程序包括施加一可诱导电子注入的第一脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加一第二脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧。

18、根据权利要求1所述的记忆胞操作方法，其特征在于其中所述的第二程序包括施加一可诱导电子注入的第一脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加一第二脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧，接下来再施加另一可诱导电子注入的脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加另一脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧。

19、一种集成电路装置，其特征在于其包括：

一基底；

在该基底上的多数个记忆胞，其中每一该些记忆胞都具有一临界电压，而且都包括一电荷陷阱结构、一闸极、以及在该基底中由一通道所分隔的一源极区及一汲极区，并且包括一上介电质、一电荷陷阱结构、以及在该闸极及该通道之间的一底介电质；以及

一控制电路，是连接至该些记忆胞，并且包括一逻辑，且该逻辑包括：

应用一第一程序，以在该记忆胞中建立一低临界状态；以及

应用一第二程序，以在该记忆胞中建立一高临界状态，其是包括将电子注入该电荷陷阱结构，且该第二程序是包括至少一循环，且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置，以及诱导电子从该电荷陷阱结构中逃出的一第二偏压配置。

20、根据权利要求19所述的集成电路装置，其特征在于其中所述的第一偏压配置是诱导通道热电子注入电流。

21、根据权利要求19所述的集成电路装置，其特征在于其中所述的第一偏压配置是诱导通道启动第二电子注入电流。

22、根据权利要求19所述的集成电路装置，其特征在于其中所述的第一偏压配置是诱导电场辅助穿隧电子注入电流。

23、根据权利要求19所述的集成电路装置，其特征在于其中所述的第二偏压配置是诱导在该电荷陷阱结构及该通道之间的电子穿隧。

24、根据权利要求19所述的集成电路装置，其特征在于其中所述的第二程序包括至少三个该些循环。

25、根据权利要求19所述的集成电路装置，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。

26、根据权利要求19所述的集成电路装置，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括当对该通道的该区中的该基底，施加一近似接地电位，并且对该源极及该汲极，施加一近似接地电位时，在该记忆胞的该闸极上，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。

27、根据权利要求19所述的集成电路装置，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该第二偏压配置包括对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为1.0±10％伏特/纳米。

28、根据权利要求19所述的集成电路装置，其特征在于其中所述的闸极包括工作功能高于n型多晶硅的一材料。

29、根据权利要求19所述的集成电路装置，其特征在于其中所述的闸极包括工作功能高于4.25eV的一材料。

30、根据权利要求19所述的集成电路装置，其特征在于其中所述的闸极包括工作功能高于5eV的一材料。

31、根据权利要求19所述的集成电路装置，其特征在于其中所述的闸极包括掺杂p型杂质的多晶硅。

32、根据权利要求19所述的集成电路装置，其特征在于其中所述的上介电质、该电荷陷阱结构、以及该底介电质，具有一结合有效氧化物厚度，且该记忆胞操作方法更加包括：

在执行该第一及该第二程序的任何循环之前，对该记忆胞的该闸极到该通道的该区中的该基底，施加一负电压，且该负电压的大小对该结合有效氧化物厚度的每一纳米的比值为大约大于或等于0.7伏特/纳米。

33、根据权利要求19所述的集成电路装置，其特征在于其中所述的第二偏压配置包括施加一可诱导电子从该电荷陷阱结构跳出到该通道的脉冲，且施加该脉冲的一时间区间是大约小于10毫秒。

34、根据权利要求19所述的集成电路装置，其特征在于其中所述的第二偏压配置包括施加一可诱导电子从该电荷陷阱结构跳出到该通道的脉冲，且施加该脉冲的一时间区间是大约小于或等于1毫秒。

35、根据权利要求19所述的集成电路装置，其特征在于其中所述的第二程序包括施加一可诱导电子注入的第一脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加一第二脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧。

36、根据权利要求19所述的集成电路装置，其特征在于其中所述的第二程序包括施加一可诱导电子注入的第一脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加一第二脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧，接下来再施加另一可诱导电子注入的脉冲，并且执行一检验动作，而且如果通过该检验动作，则再施加另一脉冲，以诱导在该电荷陷阱结构及该通道之间的电荷穿隧。

37、一种记忆胞操作方法，该记忆胞包括一闸极、位于一基底区之内的一源极区及一汲极区、以及在该基底中位于该源极区及该汲极区之间的一通道，并且包括一上介电质、一电荷陷阱结构、以及位于该闸极及该通道之间的一下介电质，其特征在于该记忆胞操作方法包括：

应用一第一程序，以在该记忆胞中建立一低临界状态，其是包括一可降低在该电荷陷阱结构中的负电荷的第一偏压配置；

应用一第二程序，以在该记忆胞中建立一高临界状态，其是包括将电子注入该电荷陷阱结构，且该第二程序是包括至少一循环，且该循环包括一诱导电子注入该电荷陷阱结构的一第一偏压配置，以及诱导电子从该电荷陷阱结构中逃出的一第二偏压配置；以及

在该些第一及第二程序发生或可能发生的一时间区间之后，施加一可平衡在电荷陷阱结构中的电荷分布的电荷平衡偏压配置。

38、根据权利要求37所述的记忆胞操作方法，其特征在于其中所述的第二偏压配置包括施加一可诱导在该电荷陷阱结构及该通道之间电荷穿隧的脉冲，且执行该脉冲的一时间区间是大约小于10毫秒；而且该电荷平衡偏压配置包括施加一可诱导在该闸极及该电荷陷阱结构之间，以及在该电荷陷阱结构及该通道之间的平衡电荷穿隧的脉冲，且执行该脉冲的一时间区间是大约大于500毫秒。

39、根据权利要求37所述的记忆胞操作方法，其特征在于其中所述的第二偏压配置包括施加一可诱导在该电荷陷阱结构及该通道之间电荷穿隧的脉冲，且执行该脉冲的一时间区间是大约小于5毫秒；而且该电荷平衡偏压配置包括施加一可诱导在该闸极及该电荷陷阱结构之间，以及在该电荷陷阱结构及该通道之间的平衡电荷穿隧的脉冲，且执行该脉冲的一时间区间是大约大于500毫秒。

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