CN1691309A

CN1691309A - 电荷陷入非挥发性记忆体的电荷平衡操作方法

Info

Publication number: CN1691309A
Application number: CN 200510066250
Authority: CN
Inventors: 施彦豪
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2004-04-26
Filing date: 2005-04-25
Publication date: 2005-11-02
Anticipated expiration: 2025-04-25
Also published as: CN100463138C; CN100449733C; CN1691310A; CN1700448A; CN100345283C; CN100390966C; CN1697158A

Abstract

一种具有电荷陷入结构的记忆胞具有多种偏压安排。经过多次降低与提升记忆胞的临界电压后，在电荷陷入层中留下电荷分布。此电荷分布干扰记忆胞所能达到的临界电压。透过周期性执行电荷平衡偏压操作可以平衡电荷分布。另外，在记忆胞的程式化与抹除周期开始之前亦可施用电荷平衡偏压安排。

Description

电荷陷入非挥发性记忆体的电荷平衡操作方法

技术领域

本发明是有关于一种电性可程式化与可抹除的非挥发性记忆体，特别是关于一种具有除了进行临界电压的提升与降低的操作外、还可以改变记忆体中电荷的偏压安排的电荷陷入记忆体。

背景技术

基于被称为EEPROM与快闪记忆体的电荷储存结构的电可程式化、可抹除的非挥发性储存技术，现在已有广泛的应用。EEPROM和快闪记忆体使用了许多记忆胞结构。随着集成电路尺寸的缩小，由于其制造过程的可测性和简单性，人们对于架构在电荷陷入介电层的记忆胞结构越来越感兴趣。基于电荷陷入介电层的记忆胞结构包括例如在工业上称为NROM、SONOS和PHINES的结构。上述记忆胞结构主要藉由将电荷陷入在电荷陷入介电层，如氮化硅上来储存资料。由于负电荷被陷入，记忆胞的临界电压会增大。当负电荷从电荷陷入介电层移除后，记忆胞的临界电压会变小。

传统的SONOS装置使用例如不到3纳米的超薄的底层氧化物，可引起电洞直接穿隧进行通道抹除。虽然应用该技术的抹除速度很快，但由于电荷很容易通过超薄的底层氧化物而渗漏掉，因此该技术的资料保持能力很弱。

NROM元件使用相对厚一点的底层氧化物，例如超过3纳米，通常在约5到9纳米左右的底层氧化物来防止电荷的渗漏。不用电动直接穿隧，而用价带对导电带穿隧引起的热电洞注入(band-to-band tunneling enhancedhot hole，BTBT-HH)来抹除记忆胞。然而，热电洞注入会造成氧化物损坏，从而造成在高临界电压单元的电荷流失，以及在低临界电压单元的电荷增加。此外，由于电荷陷入结构中有难于抹除的电荷堆积，在程式化与抹除周期中，抹除时间必定逐渐增加。电荷堆积之所以产生是因为电洞注入点与电子注入点不一致，而且有些电子在经过抹除脉冲后仍然会残留下来。另外，在NROM快闪记忆体设备的磁区抹除过程中，由于元件大小、偏压不一致等不同(例如通道长度的不同)，每个单元的抹除速度均不一致。上述抹除速度的不同导致很宽的电压分布，其中一些单元变得难于抹除，而另一些单元则抹除过度。因此，在经过多次程式化和抹除周期之后，目标临界电压窗变小甚至关闭，耐久性差的毛病就显现出来了。若元件技术继续向小型化方向发展，上述现象会变得更加严重。

另外，电荷陷入记忆元件可用浅能阶或用深能阶陷入在电荷陷入层中捕捉电子。陷入在浅能阶陷入中的电子比在深能阶陷入中的电子容易逃出陷入。浅能阶的电子是造成电荷保持问题的主要根源。为了维持好的电荷保持能力，以被深能阶陷入陷入的电子为较佳。

因此，需要有一种能在反复程式化和抹除后，不会遭受临界电压的升高而造成记忆胞无法工作，同时具有更好的电荷保持能力与可靠性的记忆胞。

发明内容

本发明提供一种耐久性与可靠性更好的操作记忆胞的方法，以及一种包括该记忆胞的集成电路的结构。本发明描述了一种电荷陷入型记忆胞的电荷平衡的操作方法。该电荷平衡操作方法包括一偏压安排，可以对具有薄底介电层的记忆胞引起从闸极到通道的电场辅助电子注入与/或直接电洞穿隧，藉由从闸极到电荷陷入结构的电场辅助电子注入取得平衡，包括施加相对于基底的负闸极电压(施加-V_G或正基底电压+V_SUB或-V_G与+V_SUB的组合)，对源极与汲极施加接地或低正电压。为了在实际时限内完成本发明的电荷平衡操作，记忆胞通道内闸极到基底的电压要高于约-0.7V/纳米，在下面将要说明的例子中约为-1V/纳米。这样，对于具有闸极，顶氧化物层，电荷陷入层以及通道上面的底氧化物层的记忆胞，电荷平衡操作用的闸极到基底的偏压约等于以纳米为单位的顶层介电层、电荷陷入层、底层介电层的组合中有效氧化物厚度乘以约-0.7到-1.1V/纳米。

在电荷平衡操作中，闸极注入与电子的释放的发生可以建立动态平衡或平衡状态。闸极注入电子可以使得热电洞抹除过后留下的电洞陷入中性化。因此，电荷平衡操作提供了一种强力的“电性退火”，将热电洞注入引起的损坏限制到最低限度。可靠性试验显示了该电荷平衡操作大大地减少了经过许多次程式化与抹除的P/E周期之后的电荷损失。

根据所述的本发明技术的方法包括藉由第1偏压安排以降低记忆胞的临界电压，藉由第2偏压安排以提升记忆胞的临界电压，以及对记忆胞的闸极施加第1偏压安排及第2偏压安排中的其一以及第3偏压安排，例如电荷平衡脉冲。第3偏压安排引起第1电子流以及第2电子流。如果闸极具有相对于基底的负电压，第1电子流是从闸极到电荷陷入结构(电子闸极注入)，第2电子流是从电荷陷入结构到基底(对通道的电子注入)。如果闸极具有相对于基底的正电压，第1电子流是从基底到电荷陷入结构，第2电子流是从电荷陷入结构到闸极。第1电子流次数随着临界电压的上升而减少，或随着临界电压的降低而增加。第2电子流次数随着临界电压的上升而增加，或随着临界电压的降低而减少。这些电子的移动使得临界电压向目标临界电压收敛。本发明的技术更包括一种偏压安排，其可于临界电压接近目标临界电压时平衡电荷陷入层的电荷分布，使其实质上跨越整个记忆胞通道的长度，而不是使电荷集中在通道的一边或另一边。

本发明还提供了一种有基底、基底上的记忆胞以及耦接于记忆胞的控制电路的集成电路。每个记忆胞都有临界电压，都具有电荷陷入结构，闸极，以及基底上的源极与汲极区。控制电路包括通过第1偏压安排降低临界电压的逻辑电路，通过第2偏压安排提升临界电压的逻辑电路，以及施用第3偏压安排的逻辑电路。第3偏压安排引起使得临界电压向收敛电压收敛的第1电子流与第2电子流。

另一个实施例提供了一种有基底、基底上的记忆胞以及耦接于记忆胞的控制电路的集成电路。每个记忆胞都有临界电压，都具有电荷陷入结构，闸极，以及基底上的源极与汲极区。控制电路包括藉由第1偏压安排以降低临界电压的逻辑电路，以及藉由施用第2偏压安排与第3偏压安排来回应降低临界电压指令的逻辑电路。记忆胞的临界电压藉由第2偏压安排而降低。第3偏压安排引起使得临界电压向收敛电压收敛的第1电子流与第2电子流。

又一个实施例提供了一种有基底、基底上的记忆胞以及耦接于记忆胞的控制电路的集成电路。每个记忆胞都有临界电压，都具有电荷陷入结构，闸极，以及基底上的源极与汲极区。控制电路包括施用第1偏压安排的逻辑电路。第1偏压安排引起电洞移动，第1电子流与第2电子流。在电洞移动中，电洞移动至电荷陷入结构，降低记忆胞的临界电压。由于电荷的移动，临界电压向收敛电压收敛。

在一些实施例中，第1偏压安排将电洞移出电荷陷入结构。例如，向电荷陷入结构的电子流会使被陷入的电洞与移动至电荷陷入结构的电子再结合。

在一些实施例中，电荷平衡偏压安排被用来在任何抹除周期与降低临界电压之前，向电荷陷入型结构增加平衡的电荷。例如，电子的增加使得记忆胞的临界电压在任何提升与降低临界电压的周期之前得到提升。在一个实施例中，在任何提升与降低临界电压的周期之前，使被提升的该临界电压低于通过第1偏压安排与第2偏压安排所能实现的最低临界电压。在另一个实施例中，在任何提升与降低临界电压的周期之前，使被提升的该临界电压低于记忆胞的程式化确认电压与抹除确认电压。

这里所描述的本发明技术的实施例包括含电荷陷入结构的记忆胞的操作方法。该方法包括在通过第2偏压安排提升记忆胞的临界电压中，藉由第1偏压安排来降低记忆胞的临界电压。在经过了一个发生了或可能发生多数次临界电压的提升降低周期的时间区间后，第3偏压安排被用于平衡电荷陷入结构的电荷分布。在间隔地施用时，电荷平衡操作包括较长的脉冲(如下面所述的实施例中的1秒钟)，这样记忆胞就能达到平衡状态，或接近平衡状态。包括施用第3偏压安排在内的电荷平衡操作之间的时间区间，可由许多适合具体实施情况的方式决定。例如，间隔可以用计时器来决定，每隔一段固定的时间进行电荷平衡操作。或者，间隔可以用程式化与抹除周期的计数器来决定。或者，间隔可以还用表示元件操作中的时间流逝的其他因素，包括电源的开关等等来决定。

本发明技术的实施例包括记忆胞的操作方法，该方法包括施用第1程式(通常是抹除)建立低临界电压状态，包括使得电荷陷入结构的负电荷降低的第1偏压安排，以及引起闸极与电荷陷入结构之间以及通道中的电荷陷入结构间的平衡电荷穿隧的第2偏压安排。第2程式(通常是程式化)用来在记忆胞建立高临界电压状态，包括引起电荷陷入结构的负电荷提升的第3偏压安排。在建立低临界电压状态的程式中，施用电荷平衡脉冲的实施例中，电荷平衡脉冲可以不长至足以实现平衡状态的程度，但是要长到(在下面将要说明的实施例中为50至100毫秒)足以使得临界电压有所收敛，电荷陷入结构的电荷有所平衡。

这里所要说明的电荷平衡与抹除技术可以用任何顺序进行，例如以回应开始抹除操作的抹除指令为起点的顺序。藉由将电荷平衡操作作为抹除操作的一部分，该操作只要较短的电荷平衡脉冲区间就可以方便地进行，不一定能达到平衡状态，但是可以使得电荷陷入结构的电荷分布趋于平衡。例如，可以在抹除前用一个较短的电荷平衡脉冲，由于热电洞注入前电荷陷入结构的负电荷，该电荷平衡脉冲会引起较大的电子射出流，使得抹除状态电压分布收紧，使得抹除容易进行。或者，可以在抹除后用一个较短的电荷平衡脉冲，由于电荷陷入结构中有更多的正电荷，该电荷平衡脉冲会引起较大的电子注入，使得电洞陷入中性化，改善电荷的保持。

对于NROM之类的快闪记忆体设备，磁区的抹除是用热电洞抹除程式进行的。在所述的本发明技术的实施例中，另外还将电荷平衡操作与热电洞抹除程结合起来使用。由于电荷平衡操作具有自收敛的性质，它能帮助提升抹除过度的记忆胞的临界电压电压，降低难以抹除的记忆胞的临界电压。另外，用电荷平衡操作可以完成对整个一个阵列的记忆胞的低临界电压状态的目标临界电压分布的收紧。对于SONOS型的记忆胞，抹除程式用FN穿隧结合电荷平衡脉冲进行。

另一种将电荷平衡与热电洞抹除结合起来的方法是在进行电荷平衡的负闸极电压偏压安排中，稍稍开启源极与汲极的接面偏压。在这种情况下，热电洞注入、闸极注入与电子逃选同时发生。该混合抹除方法也显示出比传统的热电洞抹除方法有更好的耐久性与可靠性。

本发明技术还提出了一种智慧抹除规则系统。使用者可以设计出合适的电荷平衡与抹除顺序来获得良好的耐久性与可靠性。基于负闸极穿隧的电荷平衡操作与热电洞注入或其他偏压安排结合使用，以获得更好的抹除状态临界电压控制与可接受的抹除速度。电荷平衡/热电洞抹除可以同时对过度抹除与难以抹除的记忆胞使临界电压收敛。

电荷平衡操作可以用来做为使得电洞陷入中性化的电退火步骤，从而大大地改善元件的可靠性。

电荷平衡方法与抹除方法可以在抹除操作中按任何顺序结合，或者可以同时使用。

另一种方法实施例也施用多种偏压安排。藉由第1偏压安排，记忆胞的临界电压被提升。在回应降低临界电压的指令时，施用第2偏压安排与第3偏压安排。藉由第2偏压安排，记忆胞的临界电压被降低。第3偏压安排包括使得临界电压向收敛电压收敛的电荷平衡脉冲。在一些实施例中，在回应降低临界电压的指令时，在施用第2偏压安排前先用第3偏压安排。在一些实施例中，在回应降低临界电压的指令时，在施用第2偏压安排前后均施用第3偏压安排。在另外的一些实施例中，电荷平衡第3偏压安排与第2偏压安排同时结合使用。

另一个实施例提出了一种具有基底、基底上的记忆胞以及耦接于记忆胞的控制电路的集成电路。每个记忆胞都有临界电压，都具有电荷陷入结构，闸极，以及基底上的源极与汲极区。控制电路包括藉由第1偏压安排提升临界电压(程式化)的逻辑电路，以及施用第2偏压安排与第2偏压安排回应降低临界电压(抹除)指令的逻辑电路。藉由第2偏压安排，记忆胞的临界启动电压被降低。第3偏压安排引起电荷移动的平衡，这样临界电压朝着目标临界电压收敛。

在一些实施例中，电荷平衡偏压安排被用来在任何提升与降低临界电压的周期之前向电荷陷入结构增加电荷。例如，记忆胞的电荷陷入结构的平衡状态中电子的增加使得记忆胞的临界电压在任何提升与降低临界电压的周期之前得到提升。

根据本发明技术的实施例的程式化规则系统包括藉以改变记忆胞的电荷陷入结构的电子陷入频谱的补充周期。补充周期包括施用偏压安排提升电荷陷入结构的负电荷，接下来用短电荷平衡脉冲使电子从电荷陷入结构的浅陷入中射出，以及反复施用偏压安排来增加电荷陷入结构的负电荷。用一个或多个补充周期来提升电荷陷入结构的深陷入内的电子的相对浓度，保持程式化操作目标的高临界状态。浅能阶的电子比深能阶的电子逃出陷入快。在电荷平衡脉冲后，临界电压下降了一些，用再程式化或电荷的“补充”使得元件恢复到原来的程式确认临界电压水准。反复进行电荷平衡/补充操作过程就使得陷入频谱向深能阶电子移频。这个现象被称为“频谱蓝位移”。补充操作过程能大大地提升电荷的保持，即使对被无数次程式化与抹除周期严重损坏的元件来说也是如此。因此，补充操作过程提供了改善电荷陷入存贮元件的电荷保持能力的有效操作。还有，用补充方法，便可以用薄的介电质底层、电荷陷入结构以及介电质顶层而不会有电荷损失。薄的介电层能有助于电荷陷入存贮组件的缩小。

另一个实施例提出一种具有基底、基底上的记忆胞以及耦接于记忆胞的控制电路的集成电路。每个记忆胞都有临界电压，都具有电荷陷入结构，闸极，以及基底上的源极与汲极区。控制电路包括藉由上述的补充操作过程提升临界电压(程式化)的逻辑电路。

电荷平衡操作的目标临界电压依赖于若干因素，包括从闸极通过顶介电层到电荷陷入结构，以及从电荷陷入结构藉由底层介电层到通道的电荷穿隧相对量。对于较低的目标临界电压，从闸极到电荷陷入结构的电子穿隧的注入电流相对于从电荷陷入结构到通道的电子穿隧的注入电流来说被减少。在本发明技术的实施例中，是用具有较高功函数的闸极材料来禁止顶层介电层中的穿隧来实现该减少的。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A绘示是在任何程式化与抹除周期前的电荷陷入记忆胞的简化示意图。

图1B绘示是在任何程式化与抹除周期前增加了平衡的电荷分布的图1A的电荷陷入记忆胞的简化示意图。

图2A绘示是经过了多个程式化与抹除周期后的电荷陷入记忆胞的简化示意图。

图2B绘示是平衡了电荷分布后的、图2A的电荷陷入记忆胞的简化示意图。

图3A绘示是平衡了电荷分布后的电荷陷入记忆胞的简化示意图。

图3B绘示是正在进行通道热电子注入的图3A的电荷陷入记忆胞的简化示意图。

图3C绘示是正在进行价带对导电带穿隧热电洞注入的图3B的电荷陷入记忆胞的简化示意图。

图3D绘示是正在进行电荷分布平衡的图3C的电荷陷入记忆胞的简化示意图。

图4绘示表示改变经过多数次程式化与抹除周期后的电荷陷入记忆胞的电荷分布的代表性操作过程。

图5绘示表示向任何程式化与抹除周期前的电荷陷入记忆胞增加电荷，以及改变经过多数次程式化与抹除周期后的电荷陷入记忆胞的电荷分布的代表性操作过程。

图6绘示是临界电压与程式化与抹除周期关系的图表，对改变电荷分布前后的记忆胞的临界电压进行比较。

图7绘示是临界电压与程式化与抹除周期关系的图表，表示改变电荷分布后记忆胞的临界电压的一致性。

图8绘示是临界电压与抹除操作次数关系的图表，对进行与未进行改变电荷分布的降低临界电压的抹除操作的效果进行比较。

图9绘示是三角临界电压与保持时间关系的图表，对没有进行过任何程式化与抹除周期的程式化记忆胞与进行过许多次程式化与抹除周期的记忆胞进行比较。

图10绘示是三角临界电压与保持时间关系的图表，对在任何程式化与抹除周期前增加了电荷，但是此后进行了不同次数程式化与抹除周期的记忆胞进行比较。

图11绘示表示向任何程式化与抹除周期前的电荷陷入记忆胞增加电荷，以及改变经过了可能发生程式化与抹除周期的时间区间后的电荷陷入记忆胞的电荷分布的代表性操作过程。

图12绘示是根据本发明的一个实施例的集成电路的简化示意图。

图13绘示是包括平衡脉冲的抹除过程的流程图。

图14绘示是另一种包括平衡脉冲的抹除过程的流程图。

图15绘示是临界电压与时间关系的图表，对各闸极电压的不同饱和率进行比较。

图16与图17绘示是临界电压与时间关系的图表，表示记忆胞回应改变电荷陷入结构的电荷分布的偏压的收敛行为。

图18绘示是临界电压与时间关系的图表，表示不同通道长度的记忆胞的收敛行为。

图19绘示是定期改变电荷分布的多位元记忆胞临界电压与程式化与抹除周期次数关系的图表。

图20绘示是没有定期改变电荷分布的多位元记忆胞临界电压与程式化与抹除周期次数关系的图表。

图21绘示是三角临界电压与保持时间关系的图表，对定期改变电荷分布与没有定期改变电荷分布的记忆胞进行对照。

图22绘示是具有同时降低记忆胞的临界电压与改变电荷获层电荷分布的混合偏压的电荷陷入记忆胞的简化示意图。

图23绘示是临界电压与时间关系的图表，对有不同混合偏压的记忆胞进行比较。

图24与25绘示表示藉由在降低记忆胞的临界电压前后改变电荷陷入层的电荷分布对记忆胞进行操作的代表性操作过程。

图26绘示表示藉由施用在降低记忆胞的临界电压的同时改变电荷陷入层的电荷分布的混合偏压对记忆胞进行操作的代表性操作过程。

图27绘示是有根据所述本发明技术的实施例的补充周期的程式化操作的流程图。

图28绘示是一个有补充周期的程式化操作的实施例的电荷平衡脉冲的临界电压与抹除时间关系的图表。

图29绘示是用于图28的资料的程式化操作的实施例的临界电压与补充周期的关系的图表。

图30绘示是一个有补充周期的程式化操作的实施例的电荷平衡脉冲的临界电压与抹除时间关系的图表。

图31绘示是用于图30的资料的程式化操作的实施例的临界电压与补充周期的关系的图表。

图32绘示是表示程式化使用补充操作的元件与程式化不使用补充操作的元件的资料保持特性的图表。

图33绘示是电荷陷入记忆胞的简化能级图，对本说明书中所用的概念进行说明。

110、210、310：闸极

120、220、320：顶层介电层结构

130、230、330：电荷陷入结构

140、240、340：底介电层结构

150、250、350：n+掺杂区

160、260、360：n+掺杂区

170、270、370：P掺杂区

131、231、132、232、331、335：电子

333：电洞

334：热电洞注入

具体实施方式

请参阅图1所示，是电荷陷入记忆胞的简化示意图。基底包括n+掺杂区150与160，以及n+掺杂区150与160之间的P掺杂区170。记忆胞的其余部分包括基底上的底层介电层结构140，底层介电层结构140(底层氧化物)上的电荷陷入结构130，电荷陷入结构130上的顶层介电层结构120(顶层氧化物)，以及顶层介电层结构120上的闸极110。有代表性的顶层介电层有厚度约5到10纳米的二氧化硅与氮氧化硅，或包括例如Al₂O₃在内的其他类似的高介电常数材料。有代表性的底层介电层有厚度约3到9纳米的二氧化硅与氮氧化硅，或其他类似的高介电常数材料。有代表性的电荷陷入结构包括厚度约3到9纳米的氮化硅，或包括例如Al₂O₃、HfO₂等金属氧化物在内的其他类似的高介电常数材料。电荷陷入结构可以是不连续的电荷陷入材料的区段或粒子的群组，也可以是如图式绘示的连续的电荷陷入层。电荷陷入结构130已经陷入了例如以电子131为代表的电荷。

NROM型单元的记忆胞具有，例如厚度在3纳米至10纳米范围内的底层氧化物，厚度在3纳米至9纳米范围内的电荷陷入层，以及厚度在5纳米至10纳米范围内的顶层氧化物。SONOS型单元的记忆胞具有，例如厚度在1纳米至3纳米范围内的底层氧化物，厚度在3纳米至5纳米范围内的电荷陷入层，以及厚度在3纳米至10纳米范围内的顶层氧化物。

在一些实施例中，闸极为其功函数大于n型硅的固有功函数，或大于约4.1eV，最好大于约4.25eV，包括例如大于约5eV的材料。具有代表性的闸极材料包括p型多晶硅，TiN，Pt以及其他高功函数金属与材料。其他适用于本发明技术的实施例的、具有较高功函数的材料包括但不限于Ru，Ir，Ni以及Co等金属，包括但不限于Ru-Ti与Ni-T等合金，包括但不限于RuO₂等金属氧化物。高功函数闸极材料能比通常的n型多晶硅形成更高的注入障碍。以二氧化硅为顶层介电层的n型多晶硅闸极的注入障碍约为3.15eV。因此，本发明技术的实施例用注入障碍高于3.15eV，例如高于3.4eV，最好是高于4eV的材料作闸极与顶层介电层材料。以二氧化硅为顶层介电层的p型多晶硅闸极的注入障碍约为4.25eV，如后面将要参照图1B更详细地讨论那样，其收敛单元的临界电压要比具有以二氧化硅为顶层介电层的n型多晶硅闸极的单元降低约2伏。

在图1A的示意图中，记忆胞没有进行过任何程式化与抹除周期，陷入的电子是例如半导体制造制程的结果。在这种记忆胞的阵列中，在制造制程中被陷入在记忆胞中的电荷量在阵列内部就可以有很大的差别。

这里一般所说的程式化是指提升记忆胞的临界电压，抹除则是指降低记忆胞的临界电压。但是，本发明包括的产品与方法中既有程式化是指提升记忆胞的临界电压，抹除是指降低记忆胞的临界电压的产品与方法，也有程式化是指降低记忆胞的临界电压，抹除是指提升记忆胞的临界电压的产品与方法。

图1B绘示是在任何程式化与抹除周期前增加了电荷的图1A的电荷陷入记忆胞的简化示意图。将一个0V的电压置于源极150、汲极160以及基底170上。一个-20V的电压置于闸极110上，足以在底层氧化物上引发一个约0.7到1.0V/nm或更高的电场。该偏压安排可以藉由引起从闸极到电荷陷入层的电子注入流与从电荷陷入结构到通道的电子注入流来平衡电荷陷入结构130的电荷分布，在经过足够的时间后达到动态平衡或平衡状态，在这种状态下记忆胞的临界电压收敛在目标临界，结果形成整个通道长度的电荷的平衡分布。该偏压安排实质上是对记忆胞的整个通道对称的。如在施用偏压安排前单元有少量的电荷，该偏压安排向电荷陷入结构130增加电荷，如电子132。但是，在元件实地程式化与抹除之前因制造引起的紫外光或其他原因而被陷入在电荷陷入结构中的电荷量，在一个集成电路的记忆胞阵列中可以有很大的不同。图1B的偏压安排，在合理的公差范围内对整个阵列的记忆胞所陷入的电荷量进行平衡，并建立平衡状态。图1B的目标临界电压取决于电子注入流与电子射出流平衡的平衡状态条件。当电荷陷入结构中的电荷量在整个通道中的得到平衡，并在偏压条件下得以保持时，该平衡状态就实现了。记忆胞的临界电压，在动态平衡实现后是电荷陷入结构中的电荷量的一个函数，取决于顶层与底层氧化物，闸极以及电荷陷入结构的特性。在对来自闸极的电子射出流比电子注入流更有利的条件下，以降低目标临界电压。较低的目标临界电压是需要的，因为这样可以允许记忆胞在读取时使用低电压操作。因此，记忆胞的实施例采用高功函数闸极材料，如p+掺杂多晶硅，或高电解常数顶层氧化物材料，如Al₂O₃，或两者均采用，以实现较低的目标临界电压。

根据电荷平衡脉冲的实施例，闸极至基底的偏压大小要根据包括顶层介电层、电荷陷入结构与底介电层在内的介电层堆叠的有效氧化物厚度(EOT)来决定，EOT为按二氧化硅的介电常数标准化的等效厚度。例如，如顶层介电层、电荷陷入结构与底介电层分别为二氧化硅、氮化硅、二氧化硅，该结构就叫做ONO堆叠。对于ONO堆叠，EOT等于顶层氧化物的厚度，加上底层氧化物的厚度再加上氮化物厚度乘以氧化物介电常数除以氮化物介电常数。NROM型与SONOS型记忆胞的电荷平衡脉冲的偏压安排可以按如下方法定义：

1.本说明书中的NROM型记忆胞为具有底层氧化物厚度＞3nm的单元。介电层堆叠有EOT(例如10nm到25nm)，底层氧化物厚度大于3nm以防止来自基底的电洞直接穿隧，闸极到基底的偏压具有电压(例如-12伏到-24伏)，电压除以EOT大于0.7V/nm，最好为约1.0V/nm，误差10％。

NROM型记忆胞的ONO的EOT计算

最少最多

顶层氧化物(介电常数＝3.9) 5nm 10nm

氮化物 (介电常数＝7) 3nm 9nm

顶层氧化物(介电常数＝3.9) 3nm 10nm

共计 5+3*3.9/7+3＝10nm 10+9*3.9/7+10＝25nm

2.本说明书中的SONOS型记忆胞为具有底层氧化物厚度＜3nm的单元。介电层堆叠有EOT(例如5nm到16nm)，底层氧化物厚度小于3nm以允许来自基底的电洞直接穿隧。SONOS型记忆胞的闸极到基底的偏压具有电压(例如-5伏到-15伏)，电压除以EOT大于0.3V/nm，最好为约1.0V/nm，误差10％。

SONOS型记忆胞的ONO的EOT计算

最少最多

顶层氧化物(介电常数＝3.9) 3nm 10nm

氮化物 (介电常数＝7) 3nm 5nm

顶层氧化物(介电常数＝3.9) 1nm 3nm

共计 3+3*3.9/7+1＝5.7nm 10+5*3.9/7+3＝15.8nm

对于堆叠中二氧化硅与氮化硅以外的材料，EOT的计算用同样的方法进行，用二氧化硅的介电常数除以该材料的介电常数所的数为系数对材料厚度标准化。

图2A绘示是经过了多个程式化与抹除周期后的电荷陷入记忆胞的简化示意图。基底包括n+掺杂区250与260，以及n+掺杂区250与260之间的P掺杂区270。记忆胞的其余部分包括基底上的氧化物结构240，氧化物结构240上的电荷陷入结构230，电荷陷入结构230上的另一个氧化物结构220，以及氧化物结构220上的闸极210。由于实现程式化与抹除所用的偏压安排的差别，多个程式化与抹除周期使得电荷陷入结构230中留下了陷入的电荷，如电子231与232，因为这个原因，有些电子可能被用通道热电子注入陷入在电荷陷入结构230中，而抹除规则例如价带对导电带穿隧引起的热电洞注入无法影响到的部位。

图2B绘示是改变了电荷分布并施用了如前面参照图1B说明的偏压安排后的、图2A的电荷陷入记忆胞的简化示意图。将一个0V的电压置于源极250、汲极260以及基底270上。一个-20V的电压，在本例中，被置于闸极210上。该偏压安排将藉由移除程式化与抹除周期中电子集结区域中的多余电子，如电子232，并藉由引起从闸极到电荷陷入层的电子注入流与从电荷陷入结构到通道的电子射出流来平衡电荷陷入结构中的电荷平衡，在经过足够的时间后达到动态平衡或平衡状态。在这种状态下，记忆胞的临界电压收敛在目标临界电压，结果形成整个通道长度的电荷的平衡分布。该偏压安排实质上对记忆胞的整个通道是对称的。

根据所达的本发明技术的方法包括藉由第1偏压安排降低记忆胞的临界电压，籍由第2偏压安排提升记忆胞的临界电压，以及对记忆胞的闸极施用第1偏压安排及第2偏压安排中的一个及第3偏压安排。第3偏压安排引起第1电子流以及第2电子流。如果闸极具有相对于基底的负电压，第1电子流是从闸极到电荷陷入型结构，第2电子流是从电荷陷入结构到基底。如果闸极具有相对于基底的正电压，第1电子流是从基底到电荷陷入结构，第2电子流是从电荷陷入结构到闸极。第1电子流次数随着临界电压的上升而减少，或随着临界电压的降低而增加。第2电子流次数随着临界电压的上升而增加，或随着临界电压的降低而减少。这些电子的移动使得临界电压向目标临界电压收敛。该偏压安排将在临界电压接近目标临界电压时平衡电荷陷入层的电荷分布，使其实质上跨越整个记忆胞通道的长度，而不是使电荷集中在通道的一边或另一边。

图3A-3D绘示表示了在记忆胞的电荷陷入层中留下电荷的程式化与抹除周期，以及之后的电荷平衡的改变。

图3A绘示是平衡了电荷分布后的电荷陷入记忆胞的简化示意图。基底包括n+掺杂区350与360，以及n+掺杂区350与360之间的P掺杂区370。记忆胞的其余部分包括基底上的氧化物结构340，氧化物结构340上的电荷陷入结构330，电荷陷入结构330上的另一个氧化物结构320，以及氧化物结构320上的闸极310。

图3B绘示是正在进行通道热电子CHE注入的图3A的电荷陷入记忆胞的简化示意图。将一个0V的电压置于源极350上。一个5.5V的电压置于汲极360上。一个8V的电压置于闸极310上。该偏压安排使得通道热电子，如电子332从P掺杂区370上的通道输送到集中于施加正电压的汲极附近的区域的电荷陷入结构330中。电子331是在注入后被陷入在电荷陷入结构330中的电荷的例子。在其他实施例中，施用了其他的程式化偏压安排(建立高临界电压状态或多位元操作的多高临界电压状态的偏压安排)。具有代表性的程式化偏压安排包括通道启动辅助电子注入CHISEL，源极侧注入SSI，汲极雪崩热电子注入DAHE，脉冲激发基底热电子注入PASHEI，以及正闸极电场辅助(F-N)穿隧与其他偏压安排。

图3C绘示是正在进行价带对导电带穿隧热电洞注入的图3B的电荷陷入记忆胞的简化示意图。将一个-3V的电压置于闸极上。一个0V的电压置于源极350上。一个5.5V的电压置于汲极360上。一个0V的电压置于基底370的其他部分上。该偏压安排使得经由电洞价带对导电带穿隧的热电洞注入，如334从汲极360附近的区域输送到电荷陷入结构330中。电洞333是在注入后被陷入在电荷陷入结构330中的电荷的例子。注入电洞降低电荷陷入层中的电子浓度的区域不完全与注入电子的区域相匹配。因此，在经过了若干程式化与抹除周期之后，电荷陷入结构中的电子浓度就会大起来，会妨碍实现低临界电压状态的能力，使得元件的耐久性受到限制。其他偏压安排(建立低临界电压状态的偏压安排)包括在能引起没有不可忽略的来自闸极的电子注入的电子射出的电压下的正闸极电场辅助穿隧，以及脱离薄底层氧化物实施例的电荷陷入结构的电子直接穿隧或进入脱离薄底层氧化物实施例的电荷陷入结构的电洞直接穿隧等等。

图3D绘示是图3C的电荷陷入记忆胞的简化示意图，表示不受注入电洞333影响，并妨碍实现最小临界电压的被陷入电子335的浓度。藉由施用前面参照图式1B说明过的，用以平衡电荷分布的电荷平衡偏压安排，可以实现电荷陷入层中的电荷分布的改变，以减少或消除多余的被陷入电荷。在本例中，将一个-20V的电压置于闸极上。在通道区的闸极到基底的电压，对于NROM型记忆胞来说是除以顶层介电层、电荷陷入结构与底介电层的EOT时大于0.7V/nm，最好是约1.0V/nm的电压，对于SONOS型记忆胞来说，是大于约0.3V/nm，最好是约1.0V/nm的电压。在本例中，将一个0V的电压置于源极350、汲极360以及基底370形成通道的部分。该偏压安排使得电荷陷入结构330中的电荷分布发生改变。在电荷分布的改变中，多余的电荷被移除，与/或电子被增加。电荷，如电子330被电荷移动机制，如电场辅助穿隧，从闸极输送到电荷陷入结构330。被陷入的电洞，如电洞333被移除出电荷陷入结构330。电子335这样被陷入于距离热电洞注入区域的部位的电荷，被电荷移动机制，如电场辅助穿隧，从电荷陷入结构330输送至P型区370。事实上，在该偏压安排中，从电荷陷入层到通道的电场辅助穿隧可以在整个通道长度中发生。该偏压安排将藉由移除程式化与抹除周期中电子集结区域中的多余电子，如电子333，并藉由引起从闸极到电荷陷入层的电子注入流与从电荷陷入结构到通道的电子射出流来平衡电荷陷入结构330中的电荷分布，在经过足够的时间后达到动态平衡或平衡状态，在这种状态下记忆胞的临界电压收敛在目标临界电压，结果形成整个通道长度的电荷的平衡分布。该偏压安排实质上是对记忆胞的整个通道对称的。如果该偏压安排施用于0.5到1秒等级的长脉冲，则就可实现例如图3A所示的平衡状态或接近平衡状态，电荷分布得到平衡。如果该偏压安排施用于例如1到50毫秒等级的短脉冲，则可使电荷分布得到平衡，但是也许达不到平衡状态。

图4绘示表示改变经过多数次程式化与抹除周期后的电荷陷入记忆胞的电荷分布的代表性操作过程。新的记忆胞410从来没有经过任何程式化与抹除周期。在420与430，记忆胞经由第1与第2偏压安排被程式化与抹除。在440，要判断程式化与抹除周期的时间区间是否已经结束。该时间区间的判断是用对程式化与抹除周期的次数进行计数来进行的。如果时间区间尚未结束，则记忆胞又在420与430被程式化与抹除。否则，就在450藉由第3偏压安排改变记忆胞的电荷分布，在该偏压安排中，在通道区的闸极到基底的电压，对于NROM型记忆胞来说是在除以由顶层介电层、电荷陷入结构与底介电层的EOT时大于0.7V/nm，最好是约1.0V/nm的电压，对于SONOS型记忆胞来说，是大于约0.3V/nm，最好是约1.0V/nm的电压。

在各实施例中，第1偏压安排与第2偏压安排都引起一个或多个电场辅助穿隧，热电子注入，如通道热电子CHE注入，通道启动辅助电子CHISEL注入，与/或热电洞注入，如价带对导电带穿隧热电洞BTBT-HH注入。不同的偏压安排中的电荷移动机制可以相同，也可以不同。但是，即使不同的偏压安排中，有一个或多个电荷移动机制相同，第1偏压安排、第2偏压安排与第3偏压安排各置一不同的偏压安排于记忆胞，各有不同的记忆胞终端电压组合。

在一些具有代表性的特定偏压安排的实施例中，第3偏压安排使得记忆胞的闸极处于相对于记忆胞的源极、汲极与基底的负电压；第1偏压安排引起热电洞注入而第2偏压安排引起热电子注入；第1偏压安排引起热电洞注入，第2偏压安排引起热电子注入，第3偏压安排引起电场辅助穿隧；第1偏压安排引起热电洞注入，第2偏压安排引起热电子注入，第3偏压安排使得记忆胞的闸极处于相对于记忆胞的源极、汲极与基底的负电压，其大小对于NROM型记忆胞来说是大于介电层堆叠的EOT的约0.7V/nm，对于SONOS型记忆胞来说，是大于介电层堆叠的EOT的约0.3V/nm，最好是约1.0V/nm。

图5绘示表示向任何程式化与抹除周期前的电荷陷入记忆胞增加电荷，以及改变经过多数次程式化与抹除周期后的电荷陷入记忆胞的电荷分布的代表性操作过程。该过程与图4绘示的过程类似。但是，在任何步骤520与530的程式化与抹除周期前，在515用上述的电荷平衡脉冲增加了电荷，从而提升了记忆胞藉由程式化与抹除所能达到的临界电压。在515增加电荷之后，临界电压小于记忆胞在抹除或程式化之后的临界电压，并且小于记忆胞的程式化确认与抹除确认电压。

图6绘示是临界电压与程式化与抹除周期关系的图表，对改变电荷分布前后的记忆胞的临界电压进行比较。在进行电荷陷入结构的电荷分布改变之前，记忆胞经过了不同次数的程式化与抹除周期。资料点610(中空点)代表进行电荷分布改变前的记忆胞。资料点610包括资料组630、640、650与660。在资料组630中，记忆胞在每次改变电荷分布的操作前一次进行500个程式化与抹除周期。在资料组640中，在第1个1,000次程式化与抹除周期后，记忆胞在每次改变电荷分布的操作前一次进行1,000个程式化与抹除周期。在资料组650中，在第1个10,000次程式化与抹除周期后，记忆胞在每次改变电荷分布的操作前一次进行10,000个程式化与抹除周期。在资料组660中，在第1个100,000次程式化与抹除周期后，记忆胞在每次改变电荷分布的操作前一次进行50,000个程式化与抹除周期。随着程式化与抹除周期的次数从资料组630、640、650到660的增加，在改变电荷分布的操作前，记忆胞的临界电压也随之增加。资料点620(实心点)代表用上述参照图3D说明的偏压安排进行了电荷分布改变的记忆胞。除了资料组630外，图表显示了所有的超过线670所表示的抹除确认电压3.8V的资料点610。资料组660实际上超过了线680所表示的程式化确认电压5.3V。资料组630、640、650与660表示了与记忆胞所能实现的最低限度的临界电压的不同程度的冲突。资料组620表示，除了经过了一百万次以上的程式化与抹除周期的记忆胞外，改变电荷分布的操作成功地将记忆胞的临界电压减低到了抹除确认电压线670以下。图表显示随着改变电荷分布的操作前程式化与抹除周期次数的增加，与记忆胞所能实现的最低限度的临界电压的冲突量也随之增加。因此，对于产生图6的资料的实施例来说，最好是在会发生约1000次程式化与抹除周期的时间区间里施用图3D的电荷平衡偏压安排，将记忆胞抹除偏压安排实现的临界电压保持在抹除确认电压(线670)确定的目标临界电压以下。

图7绘示是临界电压与程式化与抹除周期关系的图表，表示藉由施用电荷平衡偏压安排所保持的记忆胞的临界电压的一致性，该偏压安排用0.5秒等级的较长闸极高负电压脉冲，每1000个程式化与抹除周期后用CHE与BTBTHH。资料点710(实心点)代表程式化操作后的记忆胞的临界电压。资料点720(空心点)代表抹除操作后的记忆胞的临界电压。可以看到，在本例中，在经过了一百万个程式化与抹除周期之后，抹除程式之后的临界仍然低于约3.7V的目标临界电压。

图8绘示是临界电压与抹除脉冲次数关系的图表，对进行与未进行改变电荷分布的降低临界电压的抹除操作的效果进行比较。资料点810(实心点)代表改变电荷分布的负电荷平衡操作前的记忆胞。在负电荷平衡操作前，记忆胞的临界电压不可能单由抹除脉冲充分降低，即使施用多次抹除脉冲也是如此。资料点820(空心点)代表进行了负电荷平衡操作后的同一记忆胞。图表显示负电荷平衡操作很快就实质上消除了程式化与抹除周期造成的与所能实现的最低限度的临界电压的冲突。

图9绘示是临界电压的改变与保持时间关系的图表，对没有进行过任何程式化与抹除周期的程式化记忆胞与进行过许多次程式化与抹除周期的记忆胞进行比较。轨迹910代表没有进行过任何程式化与抹除周期的程式化记忆胞，因此电荷保持能力良好。资料组920与930都代表进行过150,000次程式化与抹除周期的程式化记忆胞，每900个程式化与抹除周期进行一次负电荷平衡操作。资料组920代表在负电荷平衡操作后立即进行资料保持试验的被循环记忆胞。与此相对，资料组930代表在负电荷平衡操作前进行资料保持试验的被循环记忆胞。为了加快进行保持试验，对闸极施加了-10V的电压，从而加速了被陷入在记忆胞的电荷陷入结构的电子的逃逸。因为临界电压的较大的改变代表较差的资料保持能力，图表显示了负电荷平衡操作改善了记忆胞的资料保持能力。

图10绘示是临界电压的改变与保持时间关系的图表，对在任何程式化与抹除周期前进行了负电荷平衡操作，但是此后进行了不同次数程式化与抹除周期的记忆胞进行比较。资料点1000(实心点)代表没有进行过任何程式化与抹除周期的程式化记忆胞。资料组1010(空心三角形)，1020(空心步骤)，1030(空心菱形)分别代表进行了150,000次程式化与抹除周期，200,000次程式化与抹除周期，1,000,000次程式化抹除周期的程式化记忆胞。资料组1010，1020与1030代表的记忆胞每1000个程式化与抹除周期进行一次改变电荷分布的操作。可以看出，周期性地进行负电荷平衡操作使得分别进行了150,000次程式化与抹除周期，200,000次程式化与抹除周期，1,000,000次程式化抹除周期的程式化记忆胞资料保持特性基本上保持不变。

图11绘示表示向任何程式化与抹除周期前的电荷陷入记忆胞增加电荷，以及改变经过了可能发生程式化与抹除周期的时间区间后的电荷陷入记忆胞的电荷分布的代表性操作过程。新的记忆胞1110从来没有经过任何程式化与抹除周期。在1115，用电荷平衡脉冲向记忆胞增加电荷。在1120，可能发生程式化与抹除周期的时间区间开始。藉由第1与第2偏压安排发生程式化与抹除。在1140，对时间区间是否结束进行判断。如果没有结束，让时间区间继续进行。否则就在1150，藉由第3偏压安排改变记忆胞的电荷分布。第3偏压安排包括具有相对于通道区的基底为负的闸极电压的脉冲，藉由从闸极到电荷陷入层的电子注入流与产生于电荷陷入结构与通道之间的射出流来平衡实质上是整个通道长度的电荷分布。在一些实施例中，所用脉冲的脉冲长度足以使得阵列中的记忆胞的临界电压实质上收敛到目标收敛临界电压，如在本例中，对约-20伏的脉冲高度，为0.5到1.0秒。在各实施例中，在经过了随机次数的程式化与抹除周期与/或记忆胞不能再抹除后，时间区间结束。在另一个实施例中，时间区间包括供电情况之间的时间，例如从向包括记忆胞的机器供电到切断机器电源并重新供电之间的时间。

图12绘示是根据本发明的一个实施例的集成电路的简化示意图。集成电路1250包括半导体基底上用局部电荷陷入记忆胞构成的记忆胞阵列1200。行解码器1201耦接于沿着记忆胞阵列1200中的行排列的多条字元线1202。列解码器1203耦接于沿着记忆胞阵列1200中的列排列的多条位元线1204。位址藉由汇流排1205提供到列解码器1203与行解码器1201。程式块1206中的读出放大器与资料登录结构藉由资料汇流排1207耦接于列解码器1203。资料藉由资料登录线1211从集成电路1250的输入/输出埠，或集成电路1250的其他内部、外部资料源输到程式块1206中的资料登录结构。资料藉由资料输出线1212从程式块1206中的读出放大器输到集成电路1250的输入/输出埠，或集成电路1250的其他内部、外部资料源。偏压安排状态机1209对偏压供应电压1208，例如抹除确认与程式化确认电压，程式化与降低记忆胞的临界电压的第1与第2偏压安排，以及改变记忆胞的电荷获结构中的电荷分布的第2偏压安排的施用进行控制。

如图13与图14所示，本技术与用以建立记忆胞的低临界电压状态的抹除程式或其他程式结合使用。在图13中，抹除程式由抹除指令(程式块1300)启动。这时，作为启始，将指数n置零，以在抹除程式中使用。在本技术领域里，在有些施用中，抹除指令相当于一般快闪记忆体设备的“快闪记忆体”磁区抹除操作。为回应抹除指令，执行偏压程式。在一个实施例中，偏压程式的第1个操作是施用引起记忆胞磁区内的热电洞注入的偏压安排(步骤1301)。例如，磁区内的字元线被加上-3到-7伏的偏压，耦接于磁区内记忆胞的源极的源极线被加上接地偏压，而形成记忆胞通道的基底区域接地。这在正抹除的磁区中的记忆胞的汲极附近的电荷陷入型结构面上引起热电洞注入。施用热电洞注入偏压安排后，状态机或其他逻辑电路藉由进行抹除确认操作对抹除操作是否对磁区内每个记忆胞均成功进行判断。这样，在下一步骤，规则系统对记忆胞是否通过确认操作进行判断(步骤1302)。如果记忆胞没有通过确认操作，则指数n往上加(步骤1303)，规则系统对指数是否已经达到预先设定的重试的最多次数N进行判断(步骤1304)。如果已经超过预先设定的重试的最多次数却还没有通过确认，则程式失败(步骤1305)。如果在步骤1304尚未超过重试的最多次数，则程式返回步骤1302，再重试热电洞注入偏压安排。如果在步骤1302，记忆胞通过了确认，则施用前面参照图1B说明过的同时引起电子注入与电子射出的电荷平衡偏压操作(步骤1306)。电荷平衡偏压操作包括长度在10到100毫秒等级，例如50毫秒的负闸极电压脉冲。这样的脉冲将平衡记忆胞的电荷分布，并使被陷入的电洞中性化，如上所述，足以改善记忆胞的耐久性与可靠性。在电荷平衡偏压操作之后，再重复抹除确认操作(步骤1307)。如果记忆胞没有通过确认，则规则系统进到步骤1303，将指数n往上加，根据重试是否已经达到最多次数，进行重试或宣告失败。如果通过在步骤1307的确认，则抹除程式结束(步骤1308)。

在图14中，抹除程式由抹除指令(程式块1400)启动。这时，作为启始，将指数n置零，以在抹除程式中使用。在本技术领域里，在有些施用中，抹除指令相当于一般快闪记忆体设备的“快闪记忆体”磁区抹除操作。为回应抹除指令，执行偏压程式。在本例中，在抹除指令之后，施用引起上述的电子注入与电子射出流的电荷平衡偏压安排(步骤1401)。电荷平衡偏压操作包括长度在10到100毫秒等级，例如50毫秒的负闸极电压脉冲。该电荷平衡偏压操作将在平衡电荷分布的同时使得磁区内的记忆胞存贮的电荷量收敛至目标临界电压。在其他实施例中，电荷平衡偏压安排包括长度在500到1000毫秒等级的负闸极电压脉冲，以在每个抹除周期实现，或接近实现陷入电荷的平衡状态。负闸极电压脉冲的脉冲长度是根据记忆胞阵列实施例，进行磁区抹除程式所允许的时间预算，是由所用的热电洞注入偏压安排的长度以及其他因素来选择的。偏压程式的下一个操作是施用引起记忆胞的磁区中的热电洞注入的偏压安排(步骤1402)。例如，磁区内的字元线被加上约-3到-7伏的偏压，耦接于记忆胞的汲极的位元线被加上约+3到+7伏的偏压，耦接于磁区内记忆胞的源极的源极线被加上接地偏压，而形成记忆胞通道的基底区域接地。这在正抹除的磁区中的记忆胞的汲极端子附近的电荷陷入结构面上引起热电洞注入。由于有前面的步骤1401的电荷平衡偏压安排，热电洞注入偏压安排取得更统一的结果。在施用了热电洞注入偏压安排后，状态机或其他逻辑电路藉由进行抹除确认操作对抹除操作是否对磁区内每个记忆胞均成功进行判断。这样，在下一步骤，规则系统对记忆胞是否通过确认操作进行判断(步骤1403)。如果记忆胞没有通过确认操作，则指数n往上加(步骤1404)，规则系统对指数是否已经达到预先设定的重试的最多次数N进行判断(步骤1405)。如果已经超过预先设定的重试的最多次数却还没有通过确认，则程式失败(步骤1406)。如果在步骤1405尚未超过重试的最多次数，则程式返回步骤1402，再重试热电洞注入偏压安排。如果在步骤1403，记忆胞通过了确认，则施用同时引起电子注入与电子射出流的第2电荷平衡偏压安排(步骤1407)。该电荷平衡偏压操作包括长度在10到100毫秒等级，例如约50毫秒的负闸极电压脉冲。这样的脉冲将平衡记忆胞的电荷分布，并使被陷入的电洞中性化，如上所述，足以改善记忆胞的耐久性与可靠性。在本发明技术的一些实施例中，不用步骤1407的第2电荷平衡偏压安排。步骤1401的电荷平衡偏压安排与步骤1407的电荷平衡偏压安排的脉冲长度可以短于只用一个电荷平衡偏压操作的实施例中的脉冲长度。在步骤1407的电荷平衡偏压安排之后，再重复抹除确认操作(步骤1408)。如果记忆胞没有通过确认，则规则系统进到步骤1404，将指数n往上加，根据重试是否已经达到最多次数，进行重试或宣告失败。如果通过在步骤1408的确认，则抹除程式结束(步骤1409)。

图15绘示是临界电压与时间关系的图表，其中时间是负闸极电荷平衡偏压脉冲被施用到低临界电压记忆胞，如图1A与图1B所示的进行程式化与抹除周期之前的新记忆胞的时间长度。4条轨迹包括资料点1510(空心三角形)、1520(实心三角形)、1530(空心点)与1540(实心点)，对各种闸极电压下不同的临界电压收敛率进行比较。本试验中的记忆胞的长/宽尺寸＝0.5μm/0.38μm，ONO(氧化物-氮化物-氧化物)堆叠尺寸为55/60/90，有一p+多晶硅闸极。在进行任何程式化与抹除周期前，在源极、基底与汲极接地的同时，施用包括负闸极电压的负闸极平衡脉冲。资料点1510相当于对闸极施加了-21V的电压，资料点1520相当于对闸极施加了-20V的电压，资料点1530相当于对闸极施加了-19V的电压，资料点1540相当于对闸极施加了-18V的电压。资料点1510、1520、1530与1540的临界电压全都向约3.8V的共同收敛电压1505饱和。更高的负闸极电压使得临界电压的饱和速度更快。闸极电压为-21V时，临界收敛以约0.1到1.0秒的脉冲基本完成。其他的实施例施用更高的闸极电压来减少使临界电压向收敛电压饱和所需的时间，或用更低的闸极电压来增加使临界电压向收敛电压饱和所需的时间。较厚的ONO堆叠或较厚的底层氧化物将增加使临界电压向收敛电压饱和所需的时间，或在同样多的时间里需要更强的负闸极电压使得临界电压饱和。同样地，较薄的ONO堆叠或较薄的底层氧化物将减少使临界电压向收敛电压饱和所需的时间，或在同样多的时间里需要更弱的负闸极电压使得临界电压饱和。

图16与图17绘示是临界电压与时间关系的图表，表示记忆胞回应改变电荷陷入结构的电荷分布的偏压的收敛行为。记忆胞的长/宽尺寸＝0.5μm/0.38μm。

在图16中，藉由F-N(Fowler-Nordheim，FN)穿隧向电荷陷入层增加不同量的电子将未进行过任何程式化与抹除周期的记忆胞的临界电压提升到5条轨迹1610、1620、1630、1640与1650的开始临界电压水准所示的各种不同大小。增加这些电子之后，轨迹1610的记忆胞临界电压为约5.3V，轨迹1620的记忆胞临界电压为约3.0V，轨迹1630的记忆胞临界电压为约2.4V，轨迹1640的记忆胞临界电压为约2.0V，轨迹1650的记忆胞临界电压为约1.5V。图表显示了当-21V的负电压施加于闸极，同时源极、基底与汲极接地时，这些记忆胞的临界电压的变化与时间的关系。相当于轨迹1610、1620、1630、1640与1650的记忆胞都在负闸极偏压引起电荷平衡操作约1秒后向约3.9V的共同收敛电压收敛。

在图17中，藉由包括通道热电子注入与热电洞注入在内的热载体充电建立4条轨迹1710、1720、1730与1740的记忆胞的临界电压。轨迹1710的记忆胞的临界电压被提升到约4.9V，轨迹1720的记忆胞的临界电压被提升到约4.4V，轨迹1730的记忆胞的临界电压被提升到约3.3V，轨迹1740的记忆胞的临界电压被提升到约3.1V。图表显示了当-21V的负电压施加于闸极，同时源极、基底与汲极接地时，这些记忆胞的临界电压的变化与时间的关系。相当于轨迹1710、1720、1730与1740的记忆胞都在负闸极FN偏压引起电荷平衡操作约1秒后向约3.7V的共同收敛电压收敛。

图16与17显示了尽管用了将记忆胞的临界电压改变至不同值的不同类型的电荷移动，施用足以引起电子注入流与电子射出流、平衡电荷分布的偏压，使得记忆胞的临界电压回归到其收敛电压，同时减少了可能使得记忆胞难以抹除或不可靠的被陷入电洞与电子。其他的实施例施用更强的闸极电压来减少使临界电压向收敛电压饱和所需的时间，或施用更弱的闸极电压来增加使临界电压向收敛电压饱和所需的时间。

图18绘示是临界电压与时间关系的图表，表示不同通道长度的记忆胞的收敛行为。相当于轨迹1810与1820的记忆胞的通道长度为0.38μm，相当于轨迹1830与1840的记忆胞的通道长度为0.50μm。藉由向电荷陷入结构增加通道热电子提升轨迹1820与1840的记忆胞的临界电压。轨迹1820的记忆胞的临界电压被提升到约5.2V。轨迹1840的记忆胞的临界电压被提升到约5.6V。相当于轨迹1810与1830的记忆胞没有经过任何程式化与抹除周期。图表显示了当-21V的负电压施加于闸极，同时源极、基底与汲极接地时，轨迹1810、1820、1830与1840的记忆胞的临界电压的变化与时间的关系。相当于轨迹1830与1840的记忆胞向约3.8V的共同收敛电压饱和。相当于轨迹1810与1820的记忆胞向约3.5V的共同收敛电压饱和。图18显示了具有同样通道长度的记忆胞回应改变电荷分布的偏压的施用向共同的收敛电压饱和。图18显示了具有不同通道长度的记忆胞回应改变电荷分布的偏压的施用向不同的收敛电压饱和。但是，不同的通道长度不是收敛电压的主要决定因素，因此整个阵列的通道长度的不同对阵列中的目标临界电压分布的影响可以忽略不计。

通道转降效应，如在1850所示，是具有较短通道长度的记忆胞的临界电压较低与收敛电压较低的原因。因此，将记忆胞的通道的尺寸缩小将降低记忆胞回应改变电荷分布的偏压的施用的临界电压与收敛电压。同样地，将记忆胞的通道的尺寸扩大将提升记忆胞回应改变电荷分布的偏压的施用的临界电压与收敛电压。其他的实施例施用更强的闸极电压来减少使临界电压向收敛电压饱和所需的时间，或施用更弱的闸极电压来增加使临界电压向收敛电压饱和所需的时间。另外，可以藉由选择具有不同功函数的闸极材料来改变目标收敛临界电压，功函数较高的材料将降低收敛临界电压。另外，还可以藉由选择顶层氧化物与底层氧化物材料使其有利于顶层和底层中的一层中的穿隧来改变目标收敛临界电压，有利于在顶层氧化物中穿隧将降低收敛临界电压，底层情况与此相反。

图19与20绘示都表示平衡电荷分布以保持记忆胞所能实现的临界电压的偏压的有效性。

图19绘示是定期改变电荷分布的多位元记忆胞临界电压与程式化与抹除周期次数关系的图表。第1位被程式化，在轨迹1910(实心点)第1位被读出，在轨迹1920(空心点)第2位被读出。第2位被程式化，在轨迹1930(实心三角形)第1位被读出，在轨迹1940(空心三角形)第2位被读出。在轨迹1950(实心步骤)第1位被抹除并读出。在轨迹1960(空心步骤)第2位被抹除并读出。在1位被程式化时，在1微秒内，闸极电压为11.5V。汲极电压/源极电压之一为5V，汲极电压/源极电压的另一个为0V，基底为-2.5V。在程式化时，通道启动辅助电子(CHTSEL)移动进入电荷陷入结构。在1位被抹除时，在1毫秒内，闸极电压为-1.8V。汲极电压/源极电压之一为6V，汲极电压/源极电压的另一个为0V，基底为0V。在抹除时，热电洞移动进入进入电荷陷入结构。在抹除周期中，使得电荷陷入层的电荷平衡的负闸极偏压被以50毫秒的脉冲施用于存贮器，闸极电压为-21V，源极、汲极与基底接地。可以看出，在约100,000个P/E周期内，临界电压保持良好分布。

图20绘示是与图19相类似的多位元记忆胞临界电压与程式化与抹除周期次数关系的图表。但是，与图19不同的是，在抹除周期中没有对记忆胞施用改变电荷分布的负闸极FN偏压。其结果是，电荷陷入结构中的电荷的干预随程式化与抹除周期次数的增加而增加，使得临界电压随程式化与抹除周期次数的增加而增加。第1位被程式化，在轨迹2010(实心点)第1位被读出，在轨迹2020(空心点)第2位被读出。第2位被程式化，在轨迹2030(实心三角形)第1位被读出，在轨迹2040(空心三角形)第2位被读出。在轨迹2050(实心步骤)第1位被抹除并读出。在轨迹2060(空心步骤)第2位被抹除并读出。在不到10个程式化与抹除周期内，抹除与程式化周期之后的临界电压都明显升高，500个程式化与抹除周期后，没有进行这里所述的电荷平衡操作的记忆胞的抹除操作之后临界电压提升到了超过1V。

图19与20都显示了施用能平衡记忆胞中的电荷分布的偏压能减少或消除对抹除与程式化操作后的记忆胞所能实现的临界电压的干预。其他的实施例施用更强的闸极电压来减少使临界电压向收敛电压饱和所需的时间，或施用更弱的闸极电压来增加使临界电压向收敛电压饱和所需的时间。其他的实施例增加或减少施用负闸极电压的时间期间来改变临界电压接近收敛电压的程度。

图21绘示是临界电压的改变与保持时间关系的图表，对定期与没有定期施用平衡电荷分布的负闸极脉冲的记忆胞进行对照。轨迹2110、2120、2130与2140的记忆胞被进行10,000次程式化与抹除周期。但是，在轨迹2110与2120，统称为2125的记忆胞的抹除周期中，施用了改变记忆胞电荷分布的负闸极脉冲。对于轨迹2130与2140，统称为2145的记忆胞，没有对记忆胞施用负闸极脉冲。因为临界电压的较大的改变代表较差的资料保持能力，图表显示了平衡电荷分布的操作改善了记忆胞的资料保持能力。在保持试验中，对轨迹2110与2130的记忆胞的闸极施加了-7V的负闸极电压，对轨迹2120与2140的记忆胞的闸极施加了-9V的负闸极电压。由于提升了的电压应力，在轨迹2125中，轨迹2120的记忆胞的保持能力比轨迹2110的记忆胞的保持能力差，另外，在轨迹2145中，轨迹2140的记忆胞的保持能力比轨迹2130的记忆胞的保持能力差。

图22绘示是具有混合偏压抹除程式的电荷陷入记忆胞的简化示意图，该程式藉由热电洞注入流与电场辅助对照注入与射出流的结合降低记忆胞的临界电压，平衡电荷陷入结构中的电荷分布。基底包括n+掺杂区2250与2260，以及基底上n+掺杂区2250与2260之间的P掺杂区2270。记忆胞的其余部分包括基底上的氧化物结构2240，氧化物结构2240上的电荷陷入结构2230，电荷陷入结构2230上的另一个氧化物结构2220，以及氧化物结构2220上的闸极2210。将-21V的电压置于闸极2210上。一个3V的电压置于源极2250与汲极2260上。基底2270接地。在该混合偏压安排中，发生多种电荷移动。在一种电荷移动中，热电洞从源极2250与汲极2260移动至电荷陷入结构2230，从而降低记忆胞的临界电压。在另一种电荷移动中，电子2233从闸极2210移动至电荷陷入结构2230。在又一种电荷移动中，电子2273从电荷陷入结构2230移动至源极225、基底2270与汲极2260。无论电子2233从闸极2210移动至电荷陷入结构2230，还是电子2273从电荷陷入结构2230移动至源极225、基底2270与汲极2260，都属于电子从闸极移走的情况。施用的电压是根据具体实施例的情况而不同，要考虑到记忆胞的尺寸大小，记忆胞的结构，所用的材料，目标临界电压等等。如上所述，从电荷陷入层到基底的电子射出流实质上延伸通过整个通道长度，将平衡电荷陷入结构中的电荷分布。与单用电场辅助穿隧相比，从靠近源极与汲极区域的基底出来的热电洞注入流将提升记忆胞临界电压的变化率，因此可以实现更快的抹除。

图23绘示是临界电压与时间关系的图表，对有不同混合偏压的记忆胞进行比较。对轨迹2310的记忆胞施用负闸极电荷平衡偏压，源极与汲极处于接地电压。对轨迹2320、2330、2340与2350的记忆胞施用同时降低记忆胞的临界电压与平衡电荷陷入结构中的电荷分布的混合偏压。对于轨迹2310、2320、2330、2340与2350的记忆胞，对闸极施加-21V的负闸极电压，基底接地。在轨迹2310的记忆胞中，对源极与汲极施加0V。在轨迹2320的记忆胞中，对源极与汲极施加2.5V。在轨迹2330的记忆胞中，对源极与汲极施加3V。在轨迹2340的记忆胞中，对源极与汲极施加4V。在轨迹2350的记忆胞中，对源极与汲极施加5V。图23表示施用于源极与汲极的电压越大，就会有更多的电洞从源极与汲极移动到电荷陷入结构中，使得临界电压的下降更快。因此，能在脉冲中引起热电洞注入流，电子注入流与电子射出流的结合的混合偏压可以用于使用较短的抹除脉冲，使抹除时间更快。例如，如没有热电洞注入流，要建立图23的记忆胞例的临界电压收敛需要0.5到1.0秒等级的脉冲。有了对称地施加于源极与汲极的3伏电压引起的热电洞注入流，图23的记忆胞例的收敛便可以在约1到50毫秒内发生。其他的实施例施用更强的闸极电压来减少使临界电压向收敛电压饱和所需的时间，或施用更弱的闸极电压来增加使临界电压向收敛电压饱和所需的时间。其他的实施例增加或减少施用负闸极电压的时间期间来改变临界电压接近收敛电压的程度。其他的实施例改变源极与汲极的电压来改变降低记忆胞的临界电压所要的时间。

图24与25绘示表示藉由在降低记忆胞的临界电压前后改变并试图平衡电荷陷入层的电荷分布对电荷陷入记忆胞进行操作的代表性操作过程。

图24的代表性操作过程开始于从来没有经过任何程式化与抹除周期的新的记忆胞2410。在2420与2430，记忆胞被程式化与抹除。在一些实施例中，在第1个程式化与抹除周期前，进行一次试图平衡电荷陷入层中的电荷分布的操作。在2440，在程式化与抹除周期后，进行试图平衡电荷陷入层中的电荷分布的操作。接下来，对另一个程式化与抹除周期重复该过程。这样，在图24的代表性操作过程中，在一个程式化与抹除周期后，进行一次试图平衡电荷陷入层中的电荷分布的操作。在一些实施例中，在每个程式化与抹除周期后都进行试图平衡电荷陷入层中的电荷分布的操作。

图25的代表性操作过程与图24的代表性操作过程相似。图25的代表性操作过程也是开始于从来没有经过任何程式化与抹除周期的新的记忆胞2510。但是，改变并试图平衡电荷陷入层的电荷分布的操作2525发生在程式化记忆胞2520与抹除记忆胞2530之间，而不是在抹除记忆胞2530之后。在一些实施例中，在第1个程式化与抹除周期前，进行一次试图平衡电荷陷入层中的电荷分布的操作。

图26绘示表示藉由施用在降低记忆胞的临界电压的同时改变电荷陷入层的电荷分布的混合偏压对电荷陷入记忆胞进行操作的代表性操作过程。图26的代表性操作过程也是开始于从来没有经过任何程式化与抹除周期的新的记忆胞2610。在2620，记忆胞被程式化。在2630，在程式化操作之后，混合偏压被施用于记忆胞。混合偏压同时降低记忆胞的临界电压与改变电荷陷入层的电荷分布。在一些实施例中，在第1个程式化与抹除周期前，进行一次试图平衡电荷陷入层中的电荷分布的操作。

在一些实施例中，将图24、25与26的代表性操作过程的一部分结合起来。在一个实施例中，是在抹除记忆胞前也在其后，改变记忆胞中的电荷分。在各实施例中，混合偏压在抹除记忆胞前或后施用于记忆胞。在又一个实施例中，在向记忆胞施用混合偏压前也在其后，改变记忆胞中的电荷分布。

本发明提出一种电荷陷入存贮元件(如NROM或SONOS元件)的新的抹除方法。元件先用闸极注入(-Vg)“重置”为抹除状态。程式化可以藉由许多方法进行，例如通道热电子(channel hot electron，CHE)，通道启动辅助热电子(channel initiated secondary hot electron，CHISEL)注入，FN穿隧，脉冲激发基底热电子(pulse aditated substrate hotelectron，PASHEL)，或其他程式。抹除用(如一般用于NROM元件的)价带对导电带穿隧强化热电洞(BTBTHH)注入，用于SONOS元件的负FN穿隧，或其他方法进行，用作磁区抹除操作。在磁区抹除操作中，施用一个附加的通道抹除操作(用负闸极电压，正基底电压，或两者都用)，该通道抹除操作是要平衡电荷陷入结构中的电荷分布。该通道抹除方法提供了一种自收敛抹除机制。它是一种同时补偿抹除过度的记忆胞与难以抹除的记忆胞的道抹除方法。藉由这种电荷平衡技术，抹除状态目标临界电压Vt的分布可以被收紧。另外，氧化物或氮化物中的电洞陷入可以被闸极来的电子射出中和。这样，该电荷平衡方法也减少了热电洞造成的记忆胞的损坏。因此，藉由将电荷平衡技术与热电洞抹除方法结合起来便可获得良好的耐久与可靠特性。

电荷平衡/抹除操作可以在磁区抹除操作中的任何时候，以任意的顺序施用，以改善抹除的效果。另一种方法是稍稍开启接面偏压，在通道抹除中引入热电洞注入，这就是说让通道抹除与热电洞抹除同时进行。通道抹除与热电洞抹除的结合可以改善P/E窗与可靠性。

这里所说明的电荷平衡/抹除操作可以施用于低层氧化物的厚度足以阻挡电荷渗漏的NROM型组件。电荷平衡/抹除特性显示出对于只有Vt转降效应引起的初始Vt差的各种通道长度具有一致的趋势。因为用于电荷平衡操作的负闸极FN通道穿隧是一种一维的穿隧机制，对于整个通道实质上是对称的，因此它不取决于记忆胞的横向尺寸。这样，对于NROM型元件来说，运用这里所说明的电荷平衡/抹除方法，可以缩小关键的尺寸，取得更好的可靠性与耐久性。如图27所示，本技术与程式化程式，或其他用于建立记忆胞的高临界电压状态的程式结合使用。程式包括补充操作，在该操作中记忆胞先被施加偏压以引起高临界电压状态，然后施用电荷平衡脉冲以藉由造成从电荷陷入结构的浅陷入来的电子射出，以降低临界电压，然后藉由引起向电荷陷入结构的电子注入的第2脉冲向电荷陷入结构“补充”负电荷。在图27中，程式化程式由程式化指令启动(步骤2700)。这时，作为启始，将指数n置零，以在程式化重试程式中使用，并将指数m置零，以在对补充程式计数中使用。在有些施用中，程式化指令相当于一般快闪记忆体设备的位元操作。为回应程式化指令，执行偏压程式。在一个实施例中，偏压程式的第1个操作是施用引起电子注入进行程式化操作的记忆胞的偏压安排(步骤2701)。例如，在第1偏压安排中引起通道启动辅助电子注入。这引起了正在程式化的记忆胞的电荷陷入结构的一个面上的电子注入。在施用了电子注入偏压安排之后，状态机或其他逻辑电路藉由进行程式化确认操作对程式化操作是否对每个记忆胞均成功进行判断。这样，在下一步骤，规则系统对记忆胞是否通过确认操作进行判断(步骤2702)。如果记忆胞没有通过确认操作，则指数n往上加(步骤2703)，规则系统对指数是否已经达到预先设定的重试的最多次数N进行判断(步骤2704)。如果已经超过预先设定的重试的最多次数却还没有通过确认，则程式失败(步骤2705)。如果在步骤2704尚未超过重试的最多次数，则程式返回步骤2701，再重试电子注入偏压安排。如果在步骤2702，记忆胞通过了确认，则规则系统藉由对指数m是否已经达到其最大值M进行判断来判断是否已经进行了设定次数的补充(步骤2706)。如果指数m不等于M，则施用前面参照图1B说明过的、引起有利于首先将浅陷入的电子射出的电子射出流的、用于补充规则的电荷平衡脉冲(步骤2707)。电荷平衡偏压操作包括长度小于约10毫秒，例如约1毫秒的负闸极电压脉冲。这样的脉冲将使得浅能阶陷入中的电子射出到通道中。如果有的话，也很少会有电子注入发生，因为在补充周期中，记忆胞具有较高的负电荷浓度。在电荷平衡偏压操作之后，规则系统将指数m往上加(步骤2708，返回再施用步骤2701的引起电子注入的偏压安排。如果记忆胞进行了设定次数的补充操作，则规则系统结束(步骤2709)。

本技术的实施例包括参照图27说明的、在记忆胞进行任何程式化与抹除周期之前，或在参照图27说明的程式化操作之前施用的电荷平衡脉冲。另外，本技术的实施例包括执行上述图4、5、11与24-26所示的规则系统，包括在程式化操作中如前面参照图27说明的那样的补充程式。

图28与图29绘示是表示操作图27的补充操作的资料的图表，其中程式化偏压安排引起通道启动辅助电子CHISEL注入。资料的产生来源于首先对具有p-型多晶硅闸极的NROM型记忆胞执行电荷平衡脉冲(闸极电压为-21V，汲极、源极与基底的电压为0V，约1秒钟)，建立约3.8V的临界电压。接下来，施用若干次补充周期。每个补充周期包括引起将记忆胞的临界电压设置在约5.3V的CHISEL注入流的偏压安排，然后是一个短电荷平衡脉冲(闸极电压为-21V，汲极、源极与基底的电压为0V，约1毫秒)。

图28绘示是表示连续补充操作周期中的5个电荷平衡脉冲的临界电压与时间关系的图表。轨迹2800的第1个1毫秒电荷平衡脉冲后，临界电压从约5.3V降至约4.9V。在轨迹2801的下一个补充周期，临界电压在第2个1毫秒的电荷平衡脉冲后从约5.3V降至约5.1V。在轨迹2802的第3个补充周期，临界电压在第3个1毫秒的电荷平衡脉冲后从约5.3V降至约5.2V。在轨迹2803的第4个补充周期，临界电压在第4个1毫秒的电荷平衡脉冲后从约5.3V降至约5.22V。在轨迹2804的第5个补充周期，临界电压在第5个1毫秒的电荷平衡脉冲后从约5.3V降至约5.23V。

图29绘示是表示与图28所示的同样资料的图表，表示连续补充周期中每个周期中临界电压的下降情况。在第1个补充周期中，临界电压从约5.3V降至约4.9V。在第2个补充周期中，临界电压降至约5.1V。到第5个补充周期，因为被陷入电子的能级状态的频谱蓝移，临界电压在补充周期的电荷平衡脉冲中的改变开始饱和，因此短电荷平衡脉冲中的电荷丢失减少。

图30与图31绘示是表示操作图27的补充操作的资料的图表，其中程式化偏压安排引起有正闸极电压注入流的通道FN穿隧流。资料的产生来源于首先对具有p-多晶硅闸极的NROM型记忆胞执行电荷平衡脉冲(闸极电压为-21V，汲极、源极与基底的电压为0V，约1秒钟)，建立约3.8V的临界电压。接下来，施用若干次补充周期。每个补充周期包括引起将记忆胞的临界电压设置在约5.3V的FN穿隧流的偏压安排，然后是一个短电荷平衡脉冲(闸极电压为-21V，汲极、源极与基底的电压为0V，约1毫秒)。

图30绘示是表示连续补充操作周期中的5个电荷平衡脉冲的临界电压与时间关系的图表。轨迹2800的第1个4毫秒电荷平衡脉冲后，临界电压从约5.3V降至约5.05V。在轨迹2801的下一个补充周期，临界电压在第2个4毫秒的电荷平衡脉冲后从约5.3V降至约5.16V。在轨迹2802的第3个补充周期，临界电压在第3个4毫秒的电荷平衡脉冲后从约5.3V降至约5.22V。在轨迹2803的第4个补充周期，临界电压在第4个1毫秒的电荷平衡脉冲后从约5.3V降至约5.22V。在轨迹2804的第5个补充周期，临界电压在第5个1毫秒的电荷平衡脉冲后从约5.3V降至约5.25V。

图31绘示是表示与图31所示的同样资料的图表，表示连续补充周期中每个周期中临界电压的下降情况。在第1个补充周期中，临界电压从约5.3V降至约5.05V。在第2个补充周期中，临界电压降至约5.16V。到第5个补充周期，因为被陷入电子的能级状态的频谱蓝移，临界电压在补充周期的电荷平衡脉冲中的改变开始饱和，因此短电荷平衡脉冲中的电荷丢失会减少。

图32绘示表示进行补充处理与不进行补充处理的记忆胞的资料保持能力。资料代表经过10,000个程式化与抹除周期之后的元件的性能，以及最后的若电洞损坏。在轨迹3200所示的没有补充的组件中，在经过约150摄氏度相当于约一百万秒保持时间的烘烤时间之后，临界电压损失超过0.5V。在轨迹3201所示的有补充的组件中，在经过同样的烘烤时间之后，临界电压损失小于0.3V。

图33绘示是电荷陷入记忆胞的简化能级图，对本说明书中所用的概念进行说明。在该能级图中，第1区域3300相当于基底的通道。第2区域3301相当于一般由二氧化硅构成的底介电层。第3区域3302相当于一般由氮化硅构成的电荷陷入结构。第4区域3303相当于一般由二氧化硅构成的顶层介电层。第5区域3304相当于闸极，在本发明技术的实施例中，由p型多晶硅或其他较高功函数材料构成。如上所述，闸极用较高功函数材料可以使对电子3306的注入障碍高于有二氧化硅顶层介电层的n型多晶硅闸极。图33所示的功函数3307相当于将电子从闸极材料的传导带移动到自由电子能级的能量。图33还分别表示了电子3308与3309在电荷陷入结构中的浅与深陷入。上述参照图27说明的短电荷平衡脉冲将使得电子3308从浅陷入中射出先于电子3309从深陷入中射出。深陷入中的电子3309更能抵抗电荷渗漏，表示出更好的电荷保持特性。对于运用补充操作的实施例，底层氧化物最好厚于3纳米，以抑制直接穿隧。另外，顶层与底介电层材料可以为其他高电解常数的材料，例如Al₂O₃与HfO₂。同样地，电荷陷入结构也可以用其他材料。

负电荷平衡操作具有在整个阵列，在大量的程式化与抹除周期中保持稳定的临界电压分布的自收敛临界电压特性。另外，由于减少了底介电层中的热电洞损坏，因此还具有良好的可靠性。

本发明参照上面的技术与例子，进行了详细公开，但是应当知道这些例子是用以说明本发明，而不是用以对本发明进行限定的。任何发明所属技术领域的普通专业人员，在不脱离本发明之思想和下面的申请专利的范围内，当可作更动与结合。

Claims

1、一种具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于该操作方法包括：

藉由一第1偏压安排以降低该记忆胞的一临界电压，藉由一第2偏压安排，以提升该记忆胞的该临界电压；以及

在经过了一个发生了或可能发生多数次该临界电压的提升降低周期的一时间区间后，施用一第3偏压安排平衡该电荷陷入结构的一电荷分布。

2、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的记忆胞包含一闸极，在一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括施加从记忆胞的闸极到通道区的基底的电压值，为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压。

3、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的记忆胞包含一闸极，在一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括对该记忆胞的该闸极施加电压值为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压，同时对该通道区的该基底施加接近地电位的电压，对该源极与该汲极施加接近地电位的电压。

4、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度约为或小于3纳米，该第3偏压安排包括施加从该记忆胞的闸极到通道区的基底的电压值，为每纳米结合有效氧化物厚度约0.3伏或以上的一负电压。

5、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的记忆胞包含一闸极，在一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度约为或小于3纳米，该第3偏压安排包括对该记忆胞的该闸极施加电压值为每纳米结合有效氧化物厚度约0.3伏或以上的一负电压，同时对该通道区的胎基底施加接近地电位的电压，对该源极与该汲极施加接近地电位的电压。

6、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的记忆胞包含一闸极，在一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该第3偏压安排包括施加从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度1.0伏误差约10％的一负电压。

7、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的时间区间由一计时器决定。

8、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的时间区间藉由对该临界电压的提升与降低周期次数计数决定。

9、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的时间区间在随机次数的该临界电压提升降低周期后结束。

10、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的时间区间在记忆胞不能降低该临界电压时结束。

11、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的时间区间包括向包括记忆胞的机器供电之间的时间。

12、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中改变该电荷分布包括从电荷陷入结构移除多余的电子。

13、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中改变该电荷分布包括给电荷陷入结构增加电荷。

14、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中多个该临界电压提升降低周期使得该电荷陷入结构中产生干预藉由该第1偏压安排与该第2偏压安排中的至少一个所能实现的一最小临界电压的电荷分布，干预的结果是使得所能实现的最小临界电压超过该记忆胞的一抹除确认电压，改变电荷分布的结果是使得所能实现的一最小临界电压低于该记忆胞的该抹除确认电压。

15、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中还包括：

在任何该临界电压的提升与降低之前，根据该第3偏压安排对该记忆胞施加一脉冲。

16、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的第3偏压安排引起从电荷陷入结构到记忆胞基底的电子电场辅助穿隧与来自记忆胞闸极的电子电场辅助穿隧。

17、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的第1偏压安排引起热电洞注入，该第2偏压安排引起热电子注入，该第3偏压安排将记忆胞的闸极置于导致电荷平衡状态的负电压。

18、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的第1偏压安排引起热电洞注入，该第2偏压安排引起来自基底的电子电场辅助穿隧，该第3偏压安排将记忆胞的闸极置于导致电荷陷入层中电荷量的平衡状态的负电压。

19、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的第1偏压安排引起电洞电场辅助穿隧，该第2偏压安排引起来自基底的电子电场辅助穿隧，该第3偏压安排将记忆胞的闸极置于导致电荷陷入层中电荷量的平衡状态的负电压。

20、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中在一长度足以实质上建立电荷陷入层中电荷量的平衡状态的时间区间内施加该第3偏压安排。

21、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中在长于约100毫秒的该时间区间内施加该第3偏压安排。

22、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中在长于约500毫秒的时间区间内施加该第3偏压安排。

23、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中在长于约1秒的时间区间内施加该第3偏压安排。

24、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的第1偏压安排引起靠近通道一面的一第1区域的热电洞注入，该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的热电子注入，该第3偏压安排引起在该通道中延伸并与该第1与该第2区域重叠的一第3区域的电场辅助穿隧。

25、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入，该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的电子电场辅助穿隧，该第3偏压安排引起在该通道中延伸并与该第1区域重叠的一第3区域的电场辅助穿隧。

26、根据权利要求1所述的具有临界电压且包含电荷陷入结构的记忆胞的操作方法，其特征在于其中所述的第1偏压安排引起穿越该通道的电洞电场辅助穿隧，该第2偏压安排引起穿越该通道的电子电场辅助穿隧，该第3偏压安排引起穿越该通道的电场辅助穿隧。

27、一种集成电路元件，其特征在于其包括：

一半导体基底；

一基底上的多个记忆胞，该些记忆胞中的每一该些记忆胞都有一临界电压并具有一电荷陷入结构；以及

耦接于该些记忆胞的一控制电路，包括藉由一第1偏压安排降低该临界电压的一逻辑电路，藉由一第2偏压安排提升该临界电压的一逻辑电路，以及至少在经过了一个发生或可能发生多个临界电压提升降低周期的一时间区间之后，藉由一第3偏压安排改变该电荷陷入结构中一电荷分布的一逻辑电路。

28、根据权利要求27所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压。

29、根据权利要求27所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括该记忆胞的该闸极上的电压值为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压，同时对该通道区的该基底施加接近地电位的电压，对该源极与该汲极施加接近地电位的电压。

30、根据权利要求27所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度约为或小于3纳米，该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度约0.3伏或以上的一负电压。

31、根据权利要求27所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度约为或小于3纳米，该第3偏压安排包括在该记忆胞的该闸极上的电压值为每纳米结合有效氧化物厚度约0.3伏或以上的一负电压，同时对该通道区的该基底施加接近地电位的电压，对该源极与该汲极施加接近地电位的电压。

32、根据权利要求27所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的该基底上的一通道，在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度约1.0伏误差约10％的一负电压。

33、根据权利要求27所述的集成电路元件，其特征在于其中更包括一计时器，以及用该计时器判断时间区间的一逻辑电路。

34、根据权利要求27所述的集成电路元件，其特征在于其中更包括一程式化与抹除周期计数器，以及判断藉由对该临界电压的提升与降低周期计数以决定一时间区间的一逻辑电路。

35、根据权利要求27所述的集成电路元件，其特征在于其中更包括一时间区间在随机次数的临界电压提升降低周期后结束。

36、根据权利要求27所述的集成电路元件，其特征在于其中更包括在该记忆胞不能降低该临界电压时结束的一时间区间之后施用该第3偏压安排的逻辑电路。

37、根据权利要求27所述的集成电路元件，其特征在于其中更包括在根据该记忆胞供电情况结束的一时间区间之后施用该第3偏压安排的逻辑电路。

38、根据权利要求27所述的集成电路元件，其特征在于其中更包括在任何该临界电压的提升与降低周期之前施用该第3偏压安排的逻辑电路。

39、根据权利要求27所述的集成电路元件，其特征在于其中所述的第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自记该忆胞的该闸极的电子电场辅助穿隧。

40、根据权利要求27所述的集成电路元件，其特征在于其中所述的第3偏压安排引起来自该记忆胞的该闸极的电子电场辅助穿隧。

41、根据权利要求27所述的集成电路元件，其特征在于其中所述的第1偏压安排引起热电洞注入，该第2偏压安排引起热电子注入，该第3偏压安排将该记忆胞的该闸极置于导致该电荷陷入层的电荷量平衡状态的一负电压。

42、根据权利要求27所述的集成电路元件，其特征在于其中是第1偏压安排引起热电洞注入，第2偏压安排引起来自基底的电子电场辅助穿隧，第3偏压安排将记忆胞的闸极置于导致电荷陷入层中电荷量的平衡状态的负电压。

43、根据权利要求27所述的集成电路元件，其特征在于其中所述的第1偏压安排引起电洞电场辅助穿隧，该第2偏压安排引起来自该基底的电子电场辅助穿隧，该第3偏压安排将该记忆胞的该闸极置于导致电荷陷入层中电荷量的平衡状态的一负电压。

44、根据权利要求27所述的集成电路元件，其特征在于其中所述的逻辑电路在长度足以实质上建立电荷陷入层中电荷量的平衡状态的一时间区间内施用该第3偏压安排。

45、根据权利要求27所述的集成电路元件，其特征在于其中所述的逻辑电路在长于约100毫秒的时间区间内施用第3偏压安排。

46、根据权利要求27所述的集成电路元件，其特征在于其中所述的逻辑电路在长于约500毫秒的时间区间内施用该第3偏压安排。

47、根据权利要求27所述的集成电路元件，其特征在于其中所述的逻辑电路在长于约1秒的时间区间内施用该第3偏压安排。

48、根据权利要求27所述的集成电路元件，其特征在于其中所述的第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入，该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的热电子注入，该第3偏压安排引起在该通道中延伸并与该第1与该第2区域重叠的一第3区域的电场辅助穿隧。

49、根据权利要求27所述的集成电路元件，其特征在于其中所述的第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入，该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的电子电场辅助穿隧，该第3偏压安排引起在该通道中延伸并与该第1区域重叠的一第3区域的电场辅助穿隧。

50、根据权利要求27所述的集成电路元件，其特征在于其中所述的第1偏压安排引起穿越该通道的电洞电场辅助穿隧，该第2偏压安排引起穿越该通道的电子电场辅助穿隧，该第3偏压安排引起穿越该通道的电场辅助穿隧。

51、一种为进行操作而准备记忆胞的临界电压的方法，该记忆胞包括一电荷陷入结构，该方法包括：

在任何藉由一第1偏压安排降低该记忆胞的一临界电压以及任何藉由一第2偏压安排提升该记忆胞的该临界电压之前，藉由该记忆胞的一第3偏压安排向该电荷陷入结构增加电荷。

52、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括施用从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压。

53、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括对该记忆胞的该闸极施加电压值为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压，同时对该通道区的该基底施加接近地电位的电压，对该源极与该汲极施加接近地电位的电压。

54、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括施用从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度约0.3伏或以上的负电压。

55、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括对该记忆胞的该闸极施加电压值为每纳米结合有效氧化物厚度约0.3伏或以上的一负电压，同时对该通道区的该基底施加接近地电位的电压，对该源极与该汲极施加接近地电位的电压。

56、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该第3偏压安排包括施用从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度1.0伏误差误差约10％的一负电压。

57、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。

58、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的第1偏压安排引起热电洞注入，该第2偏压安排引起热电子注入，该第3偏压安排将该记忆胞的该闸极置于导致电荷平衡状态的一负电压。

59、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的第1偏压安排引起热电洞注入，该第2偏压安排引起来自该基底的电子电场辅助穿隧，该第3偏压安排将该记忆胞的该闸极置于导致电荷陷入层中电荷量的平衡状态的一负电压。

60、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的元件，其特征在于其中所述的第1偏压安排引起电洞电场辅助穿隧，该第2偏压安排引起来自该基底的电子电场辅助穿隧，该第3偏压安排将该记忆胞的该闸极置于导致电荷陷入层中电荷量的平衡状态的一负电压。

61、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中更包括在其长度足以实质上建立在该电荷陷入层中电荷量的平衡状态的一时间区间内施用该第3偏压安排。

62、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中更包括在长于约100毫秒的一时间区间内施用该第3偏压安排。

63、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中更包括在长于约500毫秒的一时间区间内施用该第3偏压安排。

64、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中更包括在长于约1秒的一时间区间内施用该第3偏压安排。

65、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入，该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的热电子注入，该第3偏压安排引起在该通道中延伸并与该第1与该第2区域重叠的一第3区域的电场辅助穿隧。

66、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入，该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的电子电场辅助穿隧，该第3偏压安排引起在该通道中延伸并与该第1区域重叠的一第3区域的电场辅助穿隧。

67、根据权利要求51所述的为进行操作而准备记忆胞的临界电压的方法，其特征在于其中所述的第1偏压安排引起穿越该通道的电洞电场辅助穿隧，该第2偏压安排引起穿越该通道的电子电场辅助穿隧，该第3偏压安排引起穿越该通道的电场辅助穿隧。

68、一种集成电路元件，其特征在于其包括：

一半导体基底；

该基底上的多个记忆胞，该些记忆胞中的每一个该记忆胞都有一临界电压并具有一电荷陷入结构；以及

耦接于该记忆胞的一控制电路，包括藉由一第1偏压安排降低临界电压的一逻辑电路，藉由一第2偏压安排提升临界电压的一逻辑电路，以及至少在任何该临界电压提升降低周期之前藉由一第3偏压安排向该电荷陷入结构增加电荷的一逻辑电路。

69、根据权利要求68所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压。

70、根据权利要求68所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括该记忆胞的该闸极上的电压值为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压，同时对该通道区的该基底施加接近地电位的电压，对该源极与该汲极施加接近地电位的电压。

71、根据权利要求68所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度约0.3伏或以上的一负电压。

72、根据权利要求68所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括该记忆胞的该闸极上的电压值为每纳米结合有效氧化物厚度约0.3伏或以上的一负电压，同时对该通道区的该基底施加接近地电位的电压，对该源极与该汲极施加接近地电位的电压。

73、根据权利要求68所述的集成电路元件，其特征在于其中所述的记忆胞包含一闸极，一基底区的一源极与一汲极区，以及该源极与该汲极区之间的一基底上的一通道，在该闸极与该通道之间包括一顶层介电层，该电荷陷入结构以及一底层介电层，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度1.0伏误差误差约10％的一负电压。

74、根据权利要求68所述的集成电路元件，其特征在于其中所述的第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。

75、根据权利要求68所述的集成电路元件，其特征在于其中所述的第1偏压安排引起热电洞注入，该第2偏压安排引起热电子注入，该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。

76、根据权利要求68所述的集成电路元件，其特征在于其中所述的第1偏压安排引起热电洞注入，该第2偏压安排引起电子电场辅助穿隧，该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。

77、根据权利要求27所述的集成电路元件，其特征在于其中所述的第1偏压安排引起电洞电场辅助穿隧，该第2偏压安排引起来电子电场辅助穿隧，该第3偏压安排引起从该电荷陷入结构到该记忆胞的该基底的电子电场辅助穿隧与来自该记忆胞的该闸极的电子电场辅助穿隧。

78、根据权利要求68所述的集成电路元件，其特征在于其中所述的逻辑电路在长度足以实质上建立在该电荷陷入层中电荷量的平衡状态的一时间区间内施用该第3偏压安排。

79、根据权利要求68所述的集成电路元件，其特征在于其中所述的逻辑电路在长于约100毫秒的一时间区间内施用该第3偏压安排。

80、根据权利要求68所述的集成电路元件，其特征在于其中所述的逻辑电路在长于约500毫秒的一时间区间内施用该第3偏压安排。

81、根据权利要求68所述的集成电路元件，其特征在于其中所述的逻辑电路在长于约1秒的一时间区间内施用该第3偏压安排。

82、根据权利要求68所述的集成电路元件，其特征在于其中所述的第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入，该第2偏压安排引起靠近该通道一面、与该第1区域有重叠的一第2区域的热电子注入，该第3偏压安排引起在该通道中延伸并与该第1与该第2区域重叠的一第3区域的电场辅助穿隧。

83、根据权利要求68所述的集成电路元件，其特征在于其中所述的第1偏压安排引起靠近该通道一面的一第1区域的热电洞注入，该第2偏压安排引起穿越与该第1区域有重叠的该通道的电子电场辅助穿隧，该第3偏压安排引起在该通道中延伸并与该第1区域重叠的一第3区域的电场辅助穿隧。

84、根据权利要求68所述的集成电路元件，其特征在于其中所述的第1偏压安排引起穿越该通道的电洞电场辅助穿隧，该第2偏压安排引起穿越该通道的电子电场辅助穿隧，该第3偏压安排引起穿越该通道的电场辅助穿隧。

85、一种集成电路元件，其特征在于其包括：

一半导体基底；

该基底上的多个记忆胞，该些记忆胞中的每个该记忆胞都有一临界电压并具有一电荷陷入结构，与一闸极，一基底上的一源极与一汲极区，以及在该闸极与该通道之间包括一顶层介电层，一电荷陷入结构以及一底层介电层；

耦接于该些记忆胞的一控制电路，包括藉由一第1偏压安排降低临界电压的一逻辑电路，藉由一第2偏压安排提升临界电压的一逻辑电路，以及施用一第3偏压安排的一逻辑电路，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度超过3纳米，该第3偏压安排包括施用从该记忆胞的该闸极到该通道区的该基底的电压值，为每纳米结合有效氧化物厚度约0.7伏或以上的一负电压。

86、一种集成电路元件，其特征在于其包括：

一半导体基底；

耦接于该些记忆胞的一控制电路，包括藉由一第1偏压安排降低临界电压的一逻辑电路，藉由一第2偏压安排提升临界电压的一逻辑电路，以及施用一第3偏压安排的一逻辑电路，其中该顶层介电层，该电荷陷入结构以及该底层介电层具有结合的一有效氧化物厚度，该底层介电层的有效氧化物厚度约为或小于3纳米，该第3偏压安排包括对该记忆胞的该闸极施加电压值为每纳米结合有效氧化物厚度约0.3伏或以上的一负电压。