CN1713391A - 集成电路装置 - Google Patents

Abstract

本发明是有关于一种集成电路装置。具有电荷陷入层的集成电路装置存储有数种偏压排列方式用以改变存储装置的阈值电压，并通过改变阈值电压的高低来记录数字讯号－0或1。传统的存储装置中，在经过多次循环降低及升高阈值电压后，会造成电荷陷入层中的电荷分布不均匀。这样的电荷不均匀效应会干扰了可达到最低的阈值电压。藉由应用电荷平衡偏压排列方式，可使电荷的分布达到平衡而重新恢复操作的最低阈值电压范围。而应用具有高功函数栅极的存储装置可降低电荷平衡偏压操作方式下的最低阈值电压。

Description

集成电路装置

技术领域

本发明涉及一种电子可程序且可抹除的非挥发性存储装置，且特别是涉及一种具有偏压排列方式的电荷陷入存储装置，除了提高及降低阈值电压的操作外，还修改了存储装置的电荷分布状况。

背景技术

以电荷储存结构为基础的电子可程序且可抹除非挥发性存储装置的技术，如今已被广泛的应用，例如已知的EEPROM(Electrically programmableand erasable read only memory)及快闪存储装置。传统上此两种存储装置是使用浮动栅极来记录数字数据。然而，随着集成电路尺寸的缩小，为了简化制造过程，引起了大家对以电荷陷入介电层为基础的非挥发性存储装置结构的兴趣。其中，以电荷陷入介电层为基础的非挥发性存储装置结构包括一些已知其工业名称的结构，例如NROM，SONOS，及PHINES等非挥发性存储装置结构。这些非挥发性存储装置结构是将电荷存放于电荷陷入介电层中而储存数据，上述的电荷陷入介电层例如为氮化硅层。当负电荷被阻陷时，存储装置的阈值电压就增加。反之，移除电荷陷入层中的负电荷，将使存储装置的阈值电压降低。

一般的硅-氧化硅-氮化硅-氧化硅-硅(SONOS)装置是使用超薄的底氧化层，其厚度例如小于3毫微米，且对于通道的抹除是利用偏压排列让硅基板上的电洞直接穿隧进入氮化硅层。虽然运用此技术的抹除速度很快，但由于电荷会从底氧化层漏出，因此电荷的保存是不佳的。

相对地，NROM装置则使用相当厚的底氧化层，其厚度例如大于3毫微米，而一般来说约为5～9毫微米之间，以防止装置漏电流的情况发生。此外，NROM装置是以价带间的穿隧作用取代直接穿隧的方式来注入热电洞(BTBTHH)，上述的穿隧作用可被用来抹除存储装置。然而，热电洞的注入会造成氧化层的损坏，导致在高阈值电压的存储装置有漏电流的情况，而在低阈值电压的存储装置则因为电洞的逃离而使得阈值电压上升。再者，在程序化与抹除循环过程中，由于电子与电洞堆积在电荷陷入层中而难以相互中和，因此其抹除所需的时间必然逐渐地增加。而会发生电荷堆积的原因是在于电洞注入的位置与电子注入的位置不一致，且有些电子在经过抹除的操作之后依然存在。此外，由于制程中的差异性(例如通道长度差异)，因此NROM快闪存储装置的每一个存储装置在区段抹除期间的抹除速度皆不相同。而抹除速度的差异将导致抹除状态的大阈值电压分布，其中有些存储装置变得难以抹除，有些存储装置则是发生过度抹除的状况。因此，存储装置在多次程序化与抹除的循环之后，目标阈值电压窗就关闭。当技术持续朝缩小装置尺寸的发展时，上述的现象将变得更为严重。

此外，电荷陷入存储装置捕捉电子于电荷陷入层中，且处于浅能阶与深能阶之中。而被捕捉到浅能阶的电子，其热激发而逃离缺陷的速度比被捕捉到较深能阶的电子来得快。而就电荷保存的问题来说，浅能阶的电子是影响数据储存的重要因子。为了能有好的电荷保存能力，捕捉电子到深能阶是最佳的状态。

因此，对存储装置而言存在着能被多次程序化及抹除的需求，且不会在操作后遭受阈值电压改变的问题而使得存储装置不能操作，还要能控制改善电荷的保存及可靠度。

由此可见，上述现有的存储装置在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决存储装置存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的存储装置存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的集成电路装置，能够改进一般现有的存储装置，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的存储装置存在的缺陷，而提供一种新的集成电路装置，所要解决的技术问题是使其可以改善存储装置的持久性及可靠度，从而更加适于实用。

本发明提出电荷陷入型存储装置结构的电荷平衡操作方法，此方法是包括一种含有电场(E-field)的偏压排列以帮助电子从栅极注入电荷陷入层后并随之排出至通道中，以及/或可应用在前述中具有薄底介电层的存储装置的电洞直接穿隧作用。另外，电荷平衡操作是藉由电场促进栅极到电荷陷入层的电子注入来达到平衡，且上述的电场供应负栅极电压到基底(供应-V_G与正基底电压+V_SUB其中之一，或是-V_G与+V_SUB的电压差)，接地或供应一个低的正电压到源极/漏极。为了在实际的时间限制内达到本发明的电荷平衡操作，电压穿过存储装置的栅极而到基底的通道内，其中上述的时间限制大约高于每纳米-0.7伏特(-0.7伏特/纳米)以及在实施例中所揭露约低于每纳米-1.0伏特。因此，对于具有栅极电极，顶氧化层，电荷陷入层以及位于通道上的底氧化层的存储装置而言，其电荷平衡操作的栅极到基底的偏压排列约等于顶介电层，电荷陷入介电层以及底介电层的组合的有效氧化层厚度，约为每纳米-0.7到-1.0伏特之间。

在电荷平衡操作期间，利用栅极注入及电子溢出的方法能使存储装置处于动态平衡或均衡的状态。在装置被热电洞被抹除后，利用栅极注入电子可以中和电洞。因此，电荷平衡操作可以热电洞注入后提供了一种强大的“电性上的回火效果”，将由热电洞注入造成的不稳定减到最低。存储装置在经过多次写入及抹除循环(P/E)后，测试其可靠度的结果依旧显示电荷平衡操作大大地减少漏电流的情况。

根据本发明的描述的方法，包括藉由第一偏压排列方式降低存储装置的阈值电压，藉由第二偏压排列提高存储装置的阈值电压，以及供应第三偏压排列到存储装置的栅极，例如电荷平衡脉冲，且与第一和第二偏压排列其中之一结合。其中，第三偏压排列是造成电子的第一动向及第二动向的原因。假设栅极供应负电压到基底，则电子的第一动向是从基底到电荷陷入层(电子注入栅极)，而电子的第二动向是从电荷陷入层到基底(电子排出至通道)。此外，假设栅极供应正电压到基底，则电子的第一动向是从基底到电荷陷入层，而电子的第二动向是从电荷陷入层到栅极。当阈值电压增加时，电子的第一动向的速度随之减慢，同时，电子的第二动向的速度随之加快；反之，当阈值电压降低时，电子的第二动向的速度随之减慢，而电子的第一动向的速度反而加快。因此，电子的动向使得阈值电压趋于目标阈值电压。

每一个存储装置具有阈值电压，且包括电荷陷入层，栅极和基底内的源极/漏极区。电路控制器包括利用逻辑操作藉由第一偏压排列以提升阈值电压，以及藉由供应第二偏压排列及第三偏压排列以降低阈值电压。藉由第二偏压排列存储装置的阈值电压就降低。此外，第三偏压排列使电子的第一动向及第二动向发生阈值电压朝平衡状态下的的阈值电压聚集。

依照本发明的较佳实施例所述，在上述的一种具有基底的集成电路，配置在基底上的存储装置以及耦接存储装置的电路控制器中，每一个存储装置具有阈值电压，且包括电荷陷入层，栅极和基底内的源极/漏极区。电路控制器包括利用逻辑操作以供应第一偏压排列。第一偏压排列影响电洞的动向，包括第一动向及第二动向。在电洞的动向中，电洞移动至电荷陷入层，且降低存储装置的阈值电压。由于电荷的动向的原因，阈值电压朝向聚合电压。

在一些实施例中，第三偏压排列从电荷陷入层中去除电洞。举例来说，电子被注入到电荷陷入层，将导致陷入的电洞被中和而等效移除电洞。

在一些实施例中，电荷平衡偏压排列可以发生在任何提高及降低阈值电压的循环之前。通过上述的方式，存储装置的阈值电压先是被提高，然后才进行提高及降低阈值电压的操作循环。在一实施例中，在提高及降低阈值电压的任何循环之前的这个已提高的阈值电压，比存储装置的程序化确认电压及抹除确认电压来得低。

依照本发明的较佳实施例所述的一种操作方法，适于含有电荷陷入层的存储装置。此方法包括降低存储装置的阈值电压以穿过第一偏压排列，以及提高存储装置的阈值电压以穿过第二偏压排列。在一间隔时间内，数次的阈值电压提高及降低循环发生或是有可能发生的，第三偏压排列被供应到电荷陷入层以决定电荷陷入层中的电荷分布平衡。当第三偏压排列在间隔时间内供应，电荷平衡操作包括长时间的脉冲(例如接下来实施例叙述的1秒)，使得存储装置达到均衡状态，或接近于均衡状态。在包括提供第三偏压排列的电荷平衡操作的间隔时间是由数种方法来决定，而这些方法就像是适合于一些特殊的执行。譬如间隔的时间可以用计时器来设定，使得电荷平衡操作在一个有规律的时间内完成。

本技术的实施例包括一种操作存储装置的方法，其中包括提出第一步骤(传统的抹除)以建立低阈值电压状态，而此低阈值电压状态包括第一偏压排列减少电荷陷入层中的负电荷，还包括第二偏压排列以平衡栅极和电荷陷入层之间以及电荷陷入层和通道之间的电荷穿隧作用。此外，第二步骤(传统的程序化)被用来建立高阈值电压存储装置的状态，其中包括第三偏压排列使得电荷陷入层中的负电荷增加。在实施例中，在为了建立低阈值电压状态的第一步骤中，供应电荷平衡脉冲，然而此电荷平衡脉冲的时间可能不足以达到均衡状态，但是此电荷平衡脉冲的时间却足以导致阈值电压紧缩(在接下来的实施例会提到介于50～100毫秒之间)，以及在电荷陷入层中的电荷达到平衡。

在此描述电荷平衡与抹除的技术，此技术可以在任何顺序内执行，例如启动抹除命令以启动抹除操作，如区段抹除。通过使用电荷平衡操作在上述的抹除程序，可能被使用在电荷平衡脉冲的短间隔上，这不一定达到平衡态，而是倾向于在电荷陷入层的电荷分布平衡。例如，相对短电荷平衡脉冲可能被运用在抹除操作之前，由于电荷在热电洞注入之前使电荷陷入层里的负电荷平衡脉冲的电荷将倾向于引起的更大的电子排出，为了收紧抹除的状态Vt分布，使抹除操作容易些。二者择一，相对短的电荷平衡脉冲可能被使用在抹除之后，平电荷衡脉冲的倾向于引起更巨大将电子注入，因为电荷陷入层有更高的正电压以中和电洞陷入且改善电荷的保存。

对于像NROM的快闪存储装置而言，区段抹除是藉由热电洞抹除步骤来执行。在本技术的实施例中描述一个附加的电荷平衡操作被提出，且与热电洞抹除步骤结合。由于电荷平衡操作具有自行聚集的特性，将有助于提升过度抹除的存储装置的阈值电压，以及以助于降低难以抹除的存储装置的阈值电压。同样地，利用电荷平衡操作使目标阈值电压的分布紧密而达到低阈值电压穿过阵列的存储装置的任务。此外，对SONOS型的存储装置，F-N穿隧作用被用在抹除步骤上，且与电荷平衡脉冲结合。

在为了电荷平衡的负栅极电压偏压排列时，一种可选择的方法是结合电荷平衡及热电洞抹除以打开源极/漏极的接合偏压排列。在这个的情况下，热电洞注入，栅极电子注入以及电子溢出电荷陷入层会同时发生。因此，比起传统的热电洞抹除的方法，本发明的混合的方式亦会显现出更好的持久性以及较佳的可靠度。

藉由本发明的技术提出敏捷的抹除规则系统。使用者可以设计电荷平衡及抹除的最适顺序以得到好的持久性及可靠度。电荷平衡操作以负栅极穿隧作用为基础，而此负栅极穿隧作用与热电洞或其他偏压排列结合，可达到较佳的抹除状态的阈值电压的控制，以及令人满意的速度。电压平衡/热电洞抹除能同时地聚集过度抹除的存储装置与难以抹除的存储装置的阈值电压。

电荷平衡操作可视为一种可使电洞中和的电性上的回火步骤，因此可大大地改善装置的可靠度。

在抹除操作中，电荷平衡的方法和抹除的方法可以在任何的顺序中结合，或可以同时地被开启。

另一实施例的方法亦提供数种偏压排列方式。穿过第一偏压排列，存储装置的阈值电压就提高。以降低阈值电压为指令，则第二偏压排列与第三偏压排列被提出。穿过第二偏压排列，存储装置的阈值电压就降低。第三偏压排列包括电荷平衡脉冲使得阈值电压朝平衡状态下的阈值电压聚集。在一些实施例中，以降低阈值电压为指令，则在第二偏压排列之后提出第三偏压排列。然而，在一些实施例中，以降低阈值电压为指令者，第三偏压排列被提出在第二偏压排列之前。此外，还有一些实施例，也是以降低阈值电压为指令，其第三偏压排列却在第二偏压排列前后都出现。在另一些实施例中，电荷平衡第三偏压排列与第二偏压排列结合并同时被提出。

在另一实施例中提出一种具有基底的集成电路，配置在基底上的存储装置以及耦合存储装置的电路控制器。每一个存储装置具有阈值电压，且包括电荷陷入层，栅极和基底内的源极/漏极区。电路控制器包括利用逻辑操作以提升阈值电压(程序化)穿过第一偏压排列，以及藉由供应第二偏压排列及第三偏压排列以降低阈值电压(抹除)为指令的逻辑操作。穿过第二偏压排列后，存储装置的阈值电压就降低。第三偏压排列使得电荷动向达到平衡，以致于阈值电压均朝平衡状态下的阈值电压聚集。

在一些实施例中，在任何提高及降低阈值电压循环之前，电荷偏压排列被提出以增加电荷陷入层中的电荷。举例来说，在任何提高及降低阈值电压循环之前，通过电荷偏压排列方始使得电荷陷入层中的电荷分布平衡；原本高过平衡阈值电压者会降低到平衡阈值电压，反之，原本低于平衡阈值电压的装置会升高到平衡的阈值电压。如此一来有助于解决制造过程中的紫外光或电将造成的电荷陷入层充电的问题。

依照本发明的实施例，程序化的规则系统包括一个再填入的循环以改变存储装置的电荷陷入层中的电荷陷入范围。藉由短电荷平衡脉冲使得电荷从电荷陷入层中的浅能阶上排出，接着再填入循环包括供应一个偏压排列以增加电荷陷入层中的负电荷，之后重复这些动作以增加电荷陷入层中的负电荷。一次或多次的再填入循环被提出以增加电荷陷入层中的深陷阱里的电荷数量，且维持程序化操作的目标高阈值电压状态。而在浅能阶上的电子逃逸的速度比深能阶的电子快。在电荷平衡脉冲后，阈值电压些微降低，且电子的再程序化或再填入被提出以回复装置最初的程序化阈值能阶。一直重复电荷平衡/再填入的过程导致陷入的光谱改变朝向深能阶电子，这个现象就叫做”光谱蓝色变化”(spectrum blue shift)。再填入的过程可以大大地改善电荷的保持，改善传统NROM装置在多次程序化与抹除循环后所造成底氧化层损坏。因此，再填入的过程提供一个有效的操作以改善电荷陷入存储装置中的电荷的保持。再者，依照再填入的方法，较薄的介电层可以被用来当作底介电层，电荷陷入层及顶介电层而不会有漏电流的情况发生。此外，较薄的介电层对电荷陷入存储装置而将有助于缩减装置的尺寸。

在另一实施例中，提出了一种具有基底的集成电路，配置在基底上的存储装置以及耦合存储装置的电路控制器。每一个存储装置具有阈值电压，且包括电荷陷入层，栅极和基底内的源极/漏极区。电路控制器包括利用逻辑操作以提高阈值电压(程序化)，且如上所述穿过一个再填入步骤。

电荷平衡操作的目标阈值电压依赖很多因素，包括一些对应的电荷穿隧作用，如由栅极穿过顶介电层到电荷陷入层的穿隧作用，以及从电荷陷入层穿过底介电层到通道的穿隧作用。对于一个较低平衡的阈值电压而言，需要减少是由从栅极注入到电荷陷入层的电子穿隧作用的电流。因此，本发明的实施例是利用具有高的功函数的栅极材料以抑制顶介电层内的穿隧作用。

综上所述，本发明特殊结构的集成电路装置，可以改善存储装置的持久性及可靠度。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在装置结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的存储装置具有增进的多项功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A所示为依照本发明的较佳实施例的未经过程序化及抹除循环前的电荷陷入存储装置的简图。

图1B所示为依照图1A的电荷陷入存储装置的电荷在多次程序化与抹除循环之前电荷增加的简图。

图2A所示为依照本发明的较佳实施例的经过数次程序化与抹除循环的电荷陷入存储装置的简图。

图2B所示为图2A的电荷陷入存储装置随着电荷分布的改变以及供应像先前描述的图1B的偏压排列。

图3A所示为依照本发明的较佳实施例的电荷陷入存储装置的简图。

图3B所绘示为图3A的电荷陷入存储装置未经过通道热电子注入的简图。

图3C所示为依照本发明的较佳实施例的图3B的电荷陷入层为经过包括热电洞注入的价带间的穿隧作用的简图。

图3D所示为依照本发明的较佳实施例的图3C的电荷陷入存储装置的简图。

图4所示为依照本发明的较佳实施例的一种典型的制程，为了在经过多次程序化与抹除循环后，改变电荷陷入存储装置的电荷分布的步骤流程图。

图5所示为依照本发明的较佳实施例的为一种典型的步骤流程图，在任何程序化与抹除循环之前，加入电荷到电荷陷入存储装置中，且在数次程序化与抹除的循环后，改变电荷陷入存储装置中的电荷的分布。

图6所示为依照本发明的较佳实施例的阈值电压与程序化和抹除循环的次数的对应关系图。

图7所示为依照本发明的较佳实施例的阈值电压与程序化和抹除循环的次数的对应关系图。

图8所示为依照本发明的较佳实施例的为阈值电压与抹除次数的对应关系图。

图9所示为依照本发明的较佳实施例的阈值电压的变化与保存的时间的对应关系图。

图10所示为依照本发明的较佳实施例的阈值电压的变化与保存的时间的对应关系图。

图11所示为依照本发明的较佳实施例的在增加存储装置到电荷陷入层之前，执行多次程序化与抹除循环，并且在程序化与抹除循环间隔可能发生之下，改变电荷陷入层中的电荷分布。

图12所示为依照本发明的较佳实施例的集成电路的方框图。

图13所示为依照本发明的较佳实施例的包括偏压排列脉冲的抹除操作的流程图。

图14所示为依照本发明的较佳实施例的包括偏压排列脉冲的可选择的抹除操作的流程图。

图15所示为依照本发明的较佳实施例的阈值电压与时间的关系图。

图16与图17所示为依照本发明的较佳实施例的阈值电压与时间的关系图，并且由于改变一种电荷使电荷陷入层中的电荷分布的偏压排列，显示存储装置的集中的行为。

图18所示为依照本发明的较佳实施例的阈值电压与时间的关系图。

图19所示为依照本发明的较佳实施例的阈值电压与程序化和抹除循环的次数关系图。

图20所示为依照本发明的较佳实施例的阈值电压与程序化和抹除循环的次数关系图。

图21所示为依照本发明的较佳实施例的阈值电压的变化与保存的时间的关系图。

图22所示为依照本发明的较佳实施例的一个具有混合偏压排列抹除程序的电荷陷入存储装置的简图。

图23所示为依照本发明的较佳实施例的阈值电压与时间的关系图。

图24与图25所示为依照本发明的较佳实施例的在降低存储装置的阈值电压前后，电荷陷入层的电荷分布趋于平衡的步骤流程图。

图26所示为依照本发明的较佳实施例的执行混合偏压排列以操作存储装置的过程步骤流程图。

图27所示为依照本发明的较佳实施例的程序化操作流程图。

图28所示为依照本发明的较佳实施例的阈值电压与电荷平衡脉冲的抹除时间的关系图。

图29所示为依照本发明的较佳实施例的每一个成功的再填入循环阈值电压方面的下降情形。

图30所示为依照本发明的较佳实施例的阈值电压与电荷平衡脉冲的抹除时间的关系图。

图31所示为依照本发明的较佳实施例的在每一个再填入循环的阈值电压的下降情形。

图32所示为依照本发明的较佳实施例的存储装置有经过再填入处理和没有经过再填入处理的比较数据。

图33所示为依照本发明的较佳实施例的电荷陷入存储装置的能阶简图。

110、210、310、2210：栅极

120、220、320、2220：顶氧化层

130、230、330、2230：电荷陷入层

140、240、340、2240：底氧化层

150、250、350、2250：源极

160、260、360、2260：漏极

170、270、370、2270：基底

131、132、231、232、331、332、333、334、335、2233、2253、2263、2273：电子

410、420、430、440、450、510、515、520、530、540、550、2410、2420、2430、2440、2510、2520、2525、2530、2610、2620、2630：步骤

610、620、630、640、650、660、710、720、810、820、910、920、930、1000、1010、1020、1030、1505、1510、520、1530、1540、1610、1620、1630、1640、1650、1710、1720、1725、1730、1735、1740、1810、1820、1830、1840、1850、1910、1920、1930、1940、1950、1960、2010、2020、2030、2040、2050、2060、2110、2120、2125、2130、2140、2145、2310、2320、2330、2340、2350、2800、2801、2802、2803、2804、3000、3001、3002、3003、3004、3200、3201：图标

670、680：电压线

1110、1115、1120、1140、1150、1201、1203、1206、1208、1209、1211、1212、1300、1301、1302、1303、1304、1305、1306、1307、1308、1400、1401、1402、1403、1404、1405、1406、1407、1408、1409、2700、2701、2702、2703、2704、2705、2706、2707、2708、2709：指令

1202：字线

1204、1207：位线

1205：地址

1250：集成电路

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的集成电路装置其具体实施方式、结构、特征及其功效，详细说明如后。

请参阅图1所示，为电荷陷入存储装置的简图。首先，如图1所示，此电荷陷入存储装置结构包括n型重掺杂区150、160，以及介于前述的n型重掺杂区150、160之间的p型淡掺杂区170。另外还包括底介电层(底氧化层)140，电荷陷入层130，顶介电层(顶氧化层)120以及栅极110。其中，底介电层140配置于基底上。电荷陷入层130配置于底介电层140上。顶介电层120配置于电荷陷入层130上。栅极110配置于顶介电层120上。典型的顶介电层的厚度大约为5～10纳米，且其材质例如是二氧化硅、氮氧化硅或是其他相似于高介电常数的材质，例如氧化铝(Al₂O₃)。而典型的底介电层的厚度大约为3～10纳米，且其材质例如是二氧化硅、氮氧化硅或是其他相似于高介电常数的材质。此外，典型的电荷陷入层的厚度大约为3～9纳米，且其材质例如是氮化硅或其他相似于高介电常数的材质，例如包括氧化铝、氧化铪及其他的金属氧化物。另外，电荷陷入层可能由一些不连续的区块所组成，也可能像图中所示的整层连续的电荷陷入层。而电荷阻陷于电荷陷入层130中，其代表如图所示的电荷131。

例如像NROM这种存储装置具有底氧化层，电荷陷入层以及顶氧化层。其中，底氧化层的厚度范围在3～10纳米之间，电荷陷入层的厚度范围在3～9纳米之间，而顶氧化层的厚度范围在5～10纳米之间。另外，例如像SONOS这种存储装置一样具有底氧化层，电荷陷入层以及顶氧化层。但是，其厚度范围却分别在1～3纳米之间，3～5纳米之间，以及3～10纳米之间。

在一些实施例中，栅极包括一个具有大于n型硅本身的功函数的材质，也就是说大于4.1电子伏特，且最好是大于4.25电子伏特，当然也包括大于5电子伏特。其中，典型的具有高功函数栅极的材质例如为p型多晶硅，氮化钛，铂金属以及其他高功函数的金属及材料。其中，上述的其他具有高功函数的金属与材料例如包括铷、镍以及钴金属等，以及金属合金例如铷钛合金与镍钛合金等，还有金属氮化物、金属氧化物如氧化铷皆适用于本发明的实施例，但不用以限定本发明。然而，比起材质为典型的n型多晶硅栅极，具有高的功函数的栅极材料可以抑制电子注入的电荷储存层的穿隧作用。

请参阅图1A所示，在图1A中的存储装置尚未经过任何的程序化及抹除循环，且被阻陷的电荷例如是半导体制造过程中的结果。像这样的存储装置的阵列，存储装置中的电荷是来自于制造过程中因为紫外光或电浆所造成的充电效应。

在一般的使用中，程序化的动作表示提高存储装置的阈值电压，而抹除的动作则表示降低存储装置的阈值电压。然而，本发明包括上述的两种结果及方法。

请参阅图1B所示，为依照图1A的电荷陷入存储装置的电荷在多次程序化与抹除循环之前因为阈值电压达到平衡状态下的简图。

请参阅图1B所示，源极150、漏极160和基底170的电位皆为0伏特，而栅极的电位为-20伏特，且此电位足以产生一个电场穿过底氧化层，而此电场约每纳米0.7到1.0伏特或更高。偏压排列有助于电荷陷入层130中的电子分布趋于平衡，其中包括从栅极到电荷陷入层的电子注入以及从电荷陷入层到通道的电子排出。其中，此平衡包括在足够的时间内达到动态平衡或均衡状态。此时，存储装置的阈值电压趋于平衡状态下的阈值电压，使得电荷的分布平衡发生在整个通道上的任何一的位置。偏压排列大致上是一致地发生在存储装置通道之上的每一个点，并增加电子到电荷陷入层中，如电子132，在供应偏压排列之前，存储装置可能有少量的电子存在。然而，这些电子被阻陷于电荷陷入层中，是因为装置在电场中被程序化及抹除之前，因为制造过程中来自紫外光或电浆产生充电应力所造成，若这些电子不均匀的分布则会严重扩大集成电路的存储阵列于某一状态下的分布，进而影响写入数据的判读。图1B的偏压排列趋于平衡，且建立一个均衡状态。图1B的偏压排列的平衡阈值电压仰赖着电子注入以及电子排出的均衡状态。均衡状态发生于当注入电荷陷入层的电子数量等于离开电荷陷入层的电子数量，且在偏压排列状态下大致上保持不变。存储装置的阈值电压是这些电荷陷入层中电子数量的函数，而动态平衡是仰赖着顶氧化层、底氧化层、栅极与电荷陷入层的特性。从栅极中的电子排出超过电子注入会降低平衡阈值电压。低的目标阈值电压是令人满意的，因为这样可以允许在读取期间有较低的电压操作。因此，本发明的存储装置具有高功函数的栅极材质，如p型重掺杂的掺杂多晶硅，或材质为高介电常数的顶氧化层，如氧化铝，或者是两者皆包括其中，以达到低目标阈值电压。

栅极到基底的偏压排列的强度是根据实施例的偏压排列平衡脉冲所造成在堆叠介电层上的电场大小，而对于一个偏压排列平衡脉冲电压而言，电场大小是取决于堆叠介电层的有效氧化层的厚度(EOT)，此堆叠介电层包括顶氧化层，电荷陷入层与底氧化层，EOT是堆叠介电层的实际厚度对于二氧化硅的介电常数作标准化后所得到的等效厚度。例如当顶氧化层、底氧化层与电荷陷入层的材质分别为二氧化硅、氮化硅及二氧化硅时，此结构可被当作为ONO堆叠结构。对一个ONO堆叠结构而言，其EOT等于顶氧化层的厚度，加上底氧化层的厚度，再加上电荷陷入层的厚度乘于氧化物的介电常数对于氮化物的介电常数的商值。于是，电荷平衡脉冲的偏压排列可被定义为两类，一为类NROM的存储装置令一为类SONOS的存储装置，其详细说明如下：

1.为了上述的描述，类NROM的存储装置具有底氧化层厚度＞3纳米。这个介电堆叠结构有EOT厚度(例如10纳米到25纳米)，且底氧化层的厚度大于3纳米以防止电子直接穿隧到基底。而栅极到基底的偏压排列具有一电压(例如为-12伏特到-24伏特)，将此电压除以EOT的结果小于-0.7伏特/纳米，且最好是小于-1.0伏特/纳米，或者大约正负10％范围内。

类NROM的存储装置的EOT的计算：

                              最小值             最大值

顶氧化层(介电常数为3.9)       5nm                10nm

氮化硅层(节点常数为7)         3nm                9nm

底氧化层(介电常数为3.9)       3nm                10nm

总和                          5+3*3.9/7+3＝10nm  10+9*3.9/7+10＝25nm

2.为了上述的描述，类SONOS一样的存储装置具有底氧化层厚度＜3纳米。这个介电堆叠结构有EOT厚度(例如5纳米到16纳米)，且底氧化层的厚度小于3纳米，允许电洞由基底直接穿隧进入电荷陷入层。而栅极到基底的偏压排列具有一电压(例如为-5伏特到-15伏特)，将此电压除以EOT的结果小于-0.3伏特/纳米，且最好是小于-1.0伏特/纳米，或者大约正负10％。

类SONOS的存储装置的EOT的计算：

                           最小值               最大值

顶氧化层(介电常数为3.9)    3nm                  10nm

氮化硅层(节点常数为7)      3nm                  5nm

底氧化层(介电常数为3.9)    1nm                  3nm

总和                       3+3*3.9/7+1＝5.7nm   10+5*3.9/7+3＝15.85nm

对于堆叠结构而言，除了二氧化硅和氮化硅以外其他材料来说，EOT的计算方式相同，藉由二氧化硅的介电常数与材料的介电常数之间的商值将材料的厚度标准化。

请参阅图2A所示，为依照电荷陷入存储装置在多次程序化与抹除循环之后的简图。如图2A所示，基底包括n型重掺杂区250、260以及介于n型重掺杂区250、260之间的p型淡掺杂区270。此存储装置的结构从基底由下而上依序为氧化层240，电荷陷入层230，另一氧化层220以及栅极210。然而，在多程序化与抹除循环之后，发现残余电子遗留在于电荷陷入层中230，如电子232，而无法使用价带间的穿隧作用来移除残存电子232，因为此种抹除方式是非常局部化的。

图2B所示为图2A的电荷陷入存储装置随着电荷分布的改变的简图，且提供一个偏压排列方式如上述的图1B。源极250、漏极260与基底270的电位为0伏特。在这个例子中，栅极210为-20伏特。电荷平衡偏压排列倾向于平衡电荷陷入层230的电荷分布，是藉由去除区域内残余的电子，这些多余的电子是在程序化与抹除循环期间所累积的，例如电子232，以及在足够的时间内藉由使栅极210到电荷陷入层230的电子注入及电荷陷入层230到通道的电子排出，达到一个动态平衡或均衡状态。此时，存储装置的阈值电压被回复到平衡阈值电压。这个电荷平衡偏压排列一致地发生在存储装置的通道上的每一个点。

依照本发明的方法所述，其中包括藉由第一偏压排列以降低存储装置的阈值电压，藉由第二偏压排列以提高存储装置的阈值电压，以及供应第三偏压排列到存储装置的栅极并结合第一偏压排列或第二偏压排列。此外，第三偏压排列可被视为影响电子的第一动向及第二动向。如果栅极相较于基底有负电压，则电子的第一动向是从栅极到电荷陷入层而电子的第二动向是从电荷陷入层到基底。反之，如果栅极相对于基底有正电压，则电子的第一动向是从基底到电荷陷入层而电子的第二动向是从电荷陷入层到栅极。当阈值电压增加时，电子的第一动向的速度减慢，而当阈值电压减少时，电子的第一动向的速度加快。反之，当阈值电压增加时，电子的第二动向的速度加快，而当阈值电压减少时，电子的第二动向的速度也跟着减慢。这些电子的动向使得阈值电压朝平衡阈值电压聚集。偏压排列使得在电荷陷入层的电荷的分布平衡，并且发生在通道上的每一个点，所以存储装置阈值电压维持固定值。

图3A到图3D所示为在改变电荷的分布之后(图3A)，以程序化(图3B)与抹除(图3C)的循环过程，并且显示利用偏压排列方式来驱离存储装置的电荷陷入层中残存的电子(图3D)。

图3A所示为在一次平衡动作之后的电荷陷入存储装置的简图。如图3A所示，基底包括n型重掺杂区350、360以及介于n型重掺杂区350、360之间的p型淡掺杂区370。此存储装置的结构从基底由下而上依序为氧化层340，电荷陷入层330，另一氧化层320以及栅极310。

图3B与图3C所示分别为程序化与抹除存储装置的偏压排列的例子。

图3B所示为图3A的电荷陷入存储装置，在经历通道热电子注入之后的简图。其中，源极350的电位为0伏特，漏极360的电位为5.5伏特，而栅极310的电位为8伏特。偏压排列使得通道热电子，如电子332，从n型掺杂的通道370传送到电荷陷入层330，且集中于靠近有供应正电压的漏极的区域。而电子331是在电子注入后被阻陷于电荷陷入层330的例子。其他的程序化偏压排列(偏压排列为了建立高阈值偏压排列状态)适用于其他实施例。典型的程序化偏压排列方式包括通道初使化二次电子注入(channel initiated secondary electron injection，CHISEL)、源极侧注入(source side injection，SSI)、漏极大量热电子注入(drain avalanchehot electron injection，DAHE)、脉冲激烈的基底热电子注入(pulseagitated substrate hot electron injection，PASHEI)等写入技术，以及正栅极电场以促进F-N穿隧作用与其他偏压排列可以将电子注入电荷陷入层。

图3C所示为图3B的程序化后的电荷陷入存储装置，经历包括热电子注入的价带间的穿隧作用的简图。栅极310的电位为-3伏特，源极350的电位为0伏特，漏极360的电位为5.5伏特，而基底370的电位为0伏特。偏压排列方式藉由电洞的价带间的穿隧作用产生热电洞334，如电洞334从靠近漏极360的区域加速注入到电荷陷入层330。而电洞333是在电洞334注入后被阻陷于电荷陷入层330的例子。在此区域的电洞被注入等效上减少电子在电荷陷入层330中对阈值电压的影响。因此在几次程序化与抹除的循环之后，有残余电子堆积在电荷陷入层靠近通道中央的位置330中，进而干扰了低阈值电压状态，并使装置的持久性受到限制。其他的抹除偏压排列方式(为了建立低阈值电压状态的偏压排列)包括负栅极电场促进穿隧作用，对于薄底氧化层实施例的电荷陷入层而言，造成电子排出而没有栅极的电子注入，电子直接穿隧排出，或电洞穿隧注入。

图3D所示为图3C的电荷陷入存储装置的简图，显示被陷入的电子335因为远离电洞注入的位置所以无法电洞333中和，并且干扰可能被取得的最小阈值电压。藉由提供如上述的图1B的电荷平衡偏压排列方式，使得电荷的分布平衡，而电荷陷入层中的电荷分布的改变，减少或消除多余的被阻陷的电荷。在这里例子，栅极的电位为-20伏特。从栅极到基底在通道地区内的电位的电压，除以由顶介电层、电荷陷入层与底介电层组成的EOT，对类NROM的存储装置而言，约小于-0.7伏特/纳米，最好是约为-1.0伏特/纳米，而对类SONOS的存储装置而言，约小于-0.3伏特/纳米，且最好是约为-1.0伏特/纳米。在这个例子里，源极350、漏极360和部分基底370的电位为0伏特，而通道则形成于前述的部分基底中。这个偏压排列方式引起在电荷陷入层330的电荷分布产生变化。此变化是去除多余的电荷，及/或增加电子。藉由像电场促进穿隧作用的电荷动向机制，电子，如电子311，从栅极310被传送到电荷陷入层330用以去除从电荷陷入层330中被阻陷的电洞，如电洞333。此外，藉由像电场促进穿隧作用的电荷动向机制，将从电荷陷入层330难以抹除的残余电子335排除到基底370。事实上，电场促进由电荷陷入层到通道的穿隧作用，同时发生在整个通道。这个偏压排列方式倾向于使电荷陷入层330中的电荷分布平衡，藉由去除在程序化与抹除循环期间累积在电荷陷入层330中的残存电子，例如电子335，以及在足够的时间内藉由使栅极310到电荷陷入层330的电子注入中和电荷陷入层330中的过多电洞334，达到一个动态平衡或均衡状态。此时，存储装置的阈值电压恢复到平衡阈值电压。这个电荷平衡偏压排列同时发生在存储装置的通道上的每一个位置。假设偏压排列方式供应长时间的脉冲，以0.5到1.0秒为命令，然后就可达到均衡或者接近均衡的状态，且电荷分布的平衡就像在图3A里说明的那样。如果偏压排列方式被供应短时间的脉冲，例如以1到50毫秒为命令，则电荷的分布倾向于平衡但是还不到平衡状态。

请参阅图4所示，为在多次存储装置程序化与抹除循环后，改变电荷陷入存储装置的电荷分布的典型的流程。首先，提供一个新的存储装置410，且此存储装置未经过任何的写入与抹除的循环。接着，在步骤420及步骤430中，存储装置藉由第一偏压排列与第二偏压排列而被程序化与被抹除。在步骤440中，判断关于程序化与抹除循环区间是否中止。如果区间尚未中止，则存储装置是再次程序化420与抹除430。反之，若区间中止则继续步骤450。在步骤450中，藉由第三偏压排列改变存储装置的电荷的分布，而栅极到基底的通道区有一个电位的电压，将其除以由顶介电层、电荷陷入层与底介电层组成的EOT，对类NROM的存储装置而言，约小于-0.7伏特/纳米，最好是约为-1.0伏特/纳米，而对类SONOS的存储装置而言，约小于-0.3伏特/纳米，且最好是约为-1.0伏特/纳米。

在不同的实施例中，第一偏压排列与第二偏压排列引起一个或多个电场以促进穿隧作用，热电子注入如通道热电子注入(CHEI)，CHISEL注入，以及/或如价电间的热电子注入(BTBTHH)，而不同的偏压排列方式下，电荷的动向可能相同或不相同。然而，在多数的不同偏压排列下，不论是一个或多个电荷的动向机制皆相同，第一偏压排列、第二偏压排列与第三偏压排列任一个都以不同的偏压排列方式在存储装置上，任一都结合不同的电压在存储装置的端子上。

在一些具有代表性的特定的实施例中，第三偏压排列相对于存储装置的源极、漏极与基底，置于栅极一负电位；第一偏压排列使得热电洞注入，而第二偏压排列使得电子注入，以及第三偏压排列使得电场促进穿隧作用。上述的电位强度对类NROM的存储装置而言，约小于-0.7伏特/纳米，最好是约为-1.0伏特/纳米，而对类SONOS的存储装置而言，约小于-0.3伏特/纳米，且最好是约为-1.0伏特/纳米。

请参阅图5所示，为在多次程序化与抹除循环之前，加入电荷到电荷陷入存储装置中的典型的流程，且在数次程序化与抹除的循环后，改变电荷陷入存储装置中的电荷的分布。此过程类似于图4的制程。然而，在多次程序化存储装置与抹除存储装置的步骤520、530之前，在步骤515中是使用上述的偏压排列平衡脉冲将电荷加入存储装置中，因此藉由程序化与/或抹除的操作而提高存储装置的阈值电压是可达到的。在完成步骤515后，此时的阈值电压小于抹除或程序化后的阈值电压，且小于程序化确认及抹除确认的存储装置的电压。

请参阅图6所示，为阈值电压与程序化和抹除循环的次数的对应关系图，以及比较电荷分布改变前后的存储装置的阈值电压。在电荷陷入层中的电荷分布改变前，存储装置经历不同次数的程序化与抹除循环。数据标示610(空心的圆点)是代表电荷分布改变前的存储装置。数据标示610的区域有630、640、650与660。在区域630中，每一个操作改变电荷分布前，存储装置每次操作都要经过500次程序化与抹除循环。在位置640中，在第一次1000次程序化与抹除循环后，每一个操作改变电荷分布前，存储装置每次操作都要经过1000次程序化与抹除循环。在位置650中，在第一次10000次程序化与抹除循环后，每一个操作改变电荷分布前，存储装置每次操作都要经过10000次程序化与抹除循环。在位置660中，在第一次50000程序化与抹除循环后，每一个操作改变电荷分布前，存储装置每次操作都要经过50000次程序化与抹除循环。当程序化与抹除循环的次数通过数据区域630、640、650与660增加时，及每一个操作改变电荷分布前，存储装置的阈值电压高于抹除确认电压，而造成阈值电压窗的关闭。数据标示620(实心的圆点)是代表经过如上述的图3D的偏压排列使电荷分布改变的存储装置。除了数据标示630之外，所有的数据标示610皆大于临界线670所指出的抹除确认的电压3.8伏特。数据标示660则甚至是大于临界线680所指出的程序化确认的电压5.3伏特。数据标示630、640、650与660显示存储装置可达到的最小阈值电压的程度。除了已经历一百万次的程序化与抹除循环之后的存储装置，数据标示620显示改变电荷分布的操作成功地降低存储装置的阈值电压，且低于抹除确认电压的临界线670。如图所示，在操作改变电荷分布前，程序化与抹除循环的次数增加会造成存储装置的最小阈值电压上升，因为通道上的电荷缺陷层残余电子增加，无法通过电洞抹除。因此，图6的数据可看出，图3D的偏压排列平衡安插在程序化与抹除循环中间，且每1000次的程序化与抹除循环后发生一次偏压排列平衡，藉由恢复到平衡阈值电压，以维持最低可达到的阈值电压。

请参阅图7所示，为阈值电压与程序化和抹除循环的次数的对应关系图，并且显示通过供应电荷偏压排列平衡使存储装置的阈值电压维持一致。其中，此电荷偏压排列发生在每1000次程序化(使用CHE)和抹除循环(BTBTHH)和之后，栅极的高负电压的相对长脉冲为2秒的命令。数据标示710(实心的圆点)代表继程序化操作之后的存储装置的阈值电压。数据标示720(空心的圆点)代表在一次抹除操作的存储装置的阈值电压。如图所示，在这个例子里多达100万次程序化和抹除循环，而经过抹除操作之后的阈值电压仍然低于目标阈值电压，约3.7伏特。

请参阅图8所示，为阈值电压与抹除次数的对应关系图，并且比较于降低阈值电压过程中，有无改变电荷分布的抹除操作的效力。数据标示810(实心的圆点)所代表为负电荷平衡操作以改变电荷分布前的存储装置。在负电荷平衡操作之前，即使在使用抹除脉冲很多次之后，由于只有电洞注入法无法将残余电子抹除，再多的抹除脉冲也无法降低存储装置的阈值电压。数据标示820(空心小圆点)所代表同样为在负电荷平衡操作之后的存储装置。如图所示，藉由程序化与抹除循环可产生最小的阈值电压，而负电荷平衡操作即迅速消除干扰。

请参阅图9所示，为阈值电压的变化与保存的时间的对应关系图，并且以一个仅被程序化而没有经历任何程序化与抹除循环的存储装置，和一些经历很多次程序化与抹除循环的存储装置来做比较。图形910所绘示没有经任何程序化与抹除循环的一个仅被程序化的存储装置，以致于有好的电荷的保存。920和930所绘示为已经历150000次程序化与抹除循环的存储装置，且每900次程序化与抹除循环就有一个负电荷平衡操作。图形920为在负电荷平衡操作之后，对一个已经历循环的存储装置做数据保存的立即测试。反之，图形930为在负电荷平衡操作之前，对一个已经历循环的存储装置所做的数据保存测试。为了加速保存的测试，供应栅极-10伏特的电位，因此加速了从存储装置的电荷陷入层中被阻陷的电子逃逸速度。因为，若阈值电压改变很多表示保存的状态不佳，而在图示中可看出负电压平衡操作有助于改善存储装置的数据的保存。

请参阅图10所示，为阈值电压的变化与保存的时间的对应关系图，并且比较在任何程序化与抹除循环之前，具有负电荷平衡操作的存储装置，与后来经历不同次数的程序化与抹除循环。数据标示1000(实心的圆点)所代表为一个仅被程序化而没经历任何程序化与抹除循环的存储装置。图示1010(空心三角形)、图示1020(空心正方形)，与图示1030(空心菱形)分别代表具有150000次程序化与抹除循环、200000次程序化与抹除循环以及1000000次程序化与抹除循环的存储装置。由图示1010、1020和1030所代表的存储装置在每1000次程序化与抹除循环后，存储装置就经历电荷分布改变的操作。在电荷分布改变的操作之后，数据的保存测试立即发生。如图所示，对经历150,000次程序化与抹除循环、200,000程序化与抹除循环，与1,000,000程序化与抹除循环的存储装置，负电荷平衡操作的周期应用导致数据保存的特性大致不变。

请参阅图11所示，为在任程序化与抹除循环前先执行负电荷平衡操作，并且在程序化与抹除循环间隔可能发生之下，改变电荷陷入层中的电荷分布。首先，在步骤1110中，提供一个新的存储装置，且此存储装置没有经过任何的程序化与抹除循环。在1115步骤中，藉由供应电荷平衡脉冲以增加电荷到存储装置中。在1120步骤中，程序化与抹除循环间隔的开始有可能发生。藉由第一偏压排列和第二偏压排列执行程序化与抹除操作。在步骤1140中，关于间隔是否中止的决定。如果不，间隔继续。否则，接着步骤1150。在步骤1150中，藉由第三偏压排列改变存储装置里的电荷分布。第三偏压排列包括具有相对于基底的通道区的负电荷脉冲，倾向于藉由从栅极到电荷陷入层的电子注入，与介于电荷陷入层和通道间，得到平衡电荷的分布。以及，在一些实施例中，供应一个脉冲且其脉冲长度足以聚集存储装置的阈值电压于目标阈值电压的阵列上，如例子中的-20伏特的脉冲长度为0.5秒到1.0秒。在不同的实施例中，在一个随机的程序化与抹除循环的次数后，间隔就中止，以及/或此时的存储装置抹除失败。在另一个实施例中，间隔时间包括开始到结束的时间，例如从供应电源到存储装置机器直到电源供应完毕。因此，在打开机器后第三偏压排列即被供应。

请参阅图12所示，为本发明的较佳实施例的集成电路的方框图。如图所示，集成电路1250包括存储阵列1200、列编码器1201、行编码器1203。存储阵列1200是在一个半导体基底上使用，且局限在电荷陷入存储装置的存储阵列。列编码器1201被耦接到大量的字线1202，并沿着存储阵列1200之列而排列。行编码器1203被耦接到大量的位线1204，并沿着存储阵列1200之行而排列。地址1205被提供到总线上，为了到列编码器1201与行编码器1203。感测放大器和数据输入的架构1206通过位线1207被耦接到行编码器1203。数据的提供是从集成电路1250的输入/输出接口通过数据输入线1211提供，或者从内部数据源及在集成电路1250以外的其他数据源提供到数据输入架构1206。数据的输出是通过数据输出线1212从架构1206的感测放大器到集成电路1250的输入/输出接口，或者到内部及集成电路1250以外的其他数据到达站。偏压排列状态机1209是用来控制偏压排列的应用以提供电压1208，如确认抹除及程序化的电压，第一和第二偏压排列是程序化操作及降低存储装置的阈值电压，而第三偏压排列是为了改变存储装置中电荷陷入层的电荷分布。

请参阅图13和图14所示，在图13和图14中提供一个技术结合抹除程序或其他步骤一起使用，以建立一个存储装置的低阈值电压。在图13中，藉由抹除命令(1300)做抹除程序的初始化。尝试错误点，在抹除步骤中N值被调整到0。在一些实施例中的抹除命令，符合习知的快闪存储装置的典型的区段抹除操作。由于抹除命令，一个有偏压排列的步骤被设立。在一实施例中，有偏压排列的步骤的第一个偏压排列操作是为了在存储装置(1301)的区段引起热电洞注入的一次偏压排列。例如，在区段内的字线有大约-3到-7伏特的偏压排列，耦接到存储装置的漏极的位线有大约+3到+7伏特的偏压排列，并且利用源线耦接到区段内的存储装置的接地的源极，因此，开始抹除操作使得邻接区段内的存储装置的漏极端的电荷陷入层的一侧有热电洞注入。在执行热电洞注入偏压排列之后，对每一区段内的存储装置藉由执行抹除确认操作，以状态机或者其他逻辑确定抹除操作成功与否。因此，在下一步里，算法确定存储装置是否通过确认操作(1302)。如果存储装置没通过确认，则索引n增加(1303)，且算法确定是否已经达成最大的数目N(1304)。如果最大的数量已经被执行而没有经过证实，则步骤失败(1305)。如果最大的数量没被执行(1304)，则步骤返回1301以复算热电洞注入偏压排列。如果在步骤1302，存储装置通过证实，则电荷平衡偏压操作，如同上述有关于图1B的引起电子注入和电子排出被使用(1306)。电荷平衡偏压排列操作包括一个负栅极电压脉冲，且按10到100毫秒的命令为一个长度，以及例如大约50毫秒。这样的脉冲倾向于平衡存储装置的电荷分布且使被阻陷的电洞无效，因而足以改善存储装置的持久性和可靠性。在电荷平衡偏压操作之后，抹除确认操作被重复(1307)。如果存储装置没经过确认，则算法回路到步骤1303。然后，是否增值索引n和复算或者下降，则决定于最大的再试数量。如果在步骤1307的算法通过，则抹除步骤即完成(1308)。

在图14中，藉由抹除命令(1400)做抹除程序的初始化。尝试错误点，在抹除步骤中N值被调整到0。在一些实施例中的抹除命令，符合习知的快闪存储装置的典型的区段抹除操作。由于抹除命令，一个有偏压排列的步骤被设立。在此例中，在抹除命令之后，电荷平衡偏压排列被使用如上述的(1401)引起电子注入和电子排出。电荷平衡偏压操作包括一个负栅极阈值电压脉冲，且按10到100毫秒的命令为一个长度，以及例如大约50毫秒。电荷平衡偏压排列倾向于当电荷分布的平衡时，目标阈值电压使电荷储存在存储装置里的区段内。在其他实施例方面，为了达到，或者差不多达到每一个抹除循环期间的电荷陷入层的平衡状态，电荷平衡偏压排列包括一个负栅极电压脉冲，且具有500到1000毫秒的命令长度。负栅极电压的脉冲宽度是根据存储装置阵列的实施例所选择的，时间预算考虑到区段抹除程序，热电洞注入偏压排列使用和其他的因素的长度。在有偏压排列的程序过程中，下一次操作是执行在存储装置(1402)的区段提供热电洞注入的偏压排列。例如，在区段内的字线有大约-3到-7伏特的偏压排列，耦接到存储装置的漏极的位线有大约+3到+7伏特的偏压排列，并且利用源线耦接到区段内的存储装置的接地的源极因此，开始抹除操作使得邻接区段内的存储装置的漏极端的电荷陷入层的一侧有热电洞注入。在执行热电洞注入偏压排列之后，对每一区段内的存储装置藉由执行抹除确认操作，以状态机或者其他逻辑确定抹除操作成功与否。因此，在下一步里，算法确定存储装置是否通过确认操作(1403)。如果存储装置没通过确认，则索引n增加(1404)，且算法确定是否已经达成最大的数目N(1405)。如果最大的数量已经被执行而没有经过证实，则步骤失败(1406)。如果最大的数量没被执行1405，则步骤返回1402以复算热电洞注入偏压排列。如果在步骤1403，存储装置通过确认，则第二电荷平衡偏压排列即同时引起电子注入和电子排出，如上面所描述的一样(1407)。电荷平衡偏压排列操作包括一个负栅极电压脉冲，且按10到100毫秒的命令为一个长度，以及例如大约50毫秒。这样的脉冲倾向于平衡存储装置的电荷分布且使被阻陷的电洞无效，因而足以改善存储装置的持久性和可靠性。在本发明的实施例方面，步骤1407的第二电荷平衡偏压排列没被利用。在1401的电荷平衡偏压操作及1407的电荷平衡偏压操作的脉冲长度可能比只有一个电荷平衡偏压操作的实施例来得短。在步骤1407的电荷偏压排列操作之后，抹除确认操作被重复(步骤1408)。如果存储装置没有通过确认，在回到算法回路的步骤1404，增值索引n和复算或者失败是根据是否是最大的再试数量。如果在步骤1408，通过抹除确认，则抹除程序被完成(步骤1409)。

请参阅图15所示，是阈值电压与时间的关系图，此时间是指负栅极电荷平衡偏压排列被供应到低阈值电压的存储装置的时间长短，平衡脉冲被用于低阈值电压存储装置的偏压排列充电的时间的长短，例如是新存储装置在没有程序化与抹除循环之前就像在图1A和图1B中的说明。有4种图示包括1510(空心三角形)、1520(实心的三角形)、1530(空心小圆点)和1540(实心的小圆点)，在各种各样的栅极电压比阈值电压会集的差别速度。这个实验的存储装置有长度/宽度尺寸为0.5微米/0.38微米，还有ONO的厚度(氧化物-氮化物-氧化物)分别为55埃、60埃、90埃，以及p型掺杂多晶硅的栅极。在任何程序化和抹除循环之前，负栅极电荷平衡脉冲包括在建立于源极、基底、漏极基础上时，在栅极阴性的电压的平衡脉冲被使用。数据标示1510提供-21伏特到栅极；数据标示1520提供-20伏特到栅极；数据标示1530提供19伏特到栅极；数据标示1540相当于提供-18伏特到栅极。数据标示1510、1520、1530和1540的阈值电压全部会集到普通电压1505，约3.8伏特。负栅极电压的更高强度引起阈值电压的更快的饱和。由于大约-21伏特在栅极上，阈值电压实质上被会集约0.1到1.0秒的脉冲完成。其他实施例提供更高强度的栅极电压以减少需要的时间，或者使用更低强度的栅极电压以增加需要的时间，而把阈值电压回归到平衡电压上。ONO堆叠结构的厚度或更厚的底氧化层将增加需要的时间，或者需要更高强度的负栅极电压，把阈值电压回归到平衡电压。同样地，ONO堆叠结构的厚度或者更薄的底氧化物将减少需要的时间，或者需要较低强度的负栅极电压，把阈值电压回归到平衡电压。

请参阅图16和图17所示，是阈值电压与时间的关系图，并且由于改变电荷陷入层中的电荷分布的偏压排列，显示存储装置的集中行为。存储装置的长度/宽度为0.5微米/0.38微米。

关于图16，多个不同存储装置的阈值电压代表没经历任何程序化与抹除循环或者不同程度地提升后，分别由5个图示1610、1620、1630、1640和1650分别表示。在增加这些电子之后，1610的存储装置有大约5.3伏特的阈值电压、1620的存储装置有大约3.0伏特的阈值电压、1630的存储装置有大约2.4伏特的阈值电压、1640的存储装置有大约2.0伏特的阈值电压以及1650的存储装置有大约1.5伏特的阈值电压。如图所示，说明这些存储装置的阈值电压的变化与时间的关系，随着-21伏特的负栅极电压被供应到栅极以建立在源极、基底和漏极基础上。在经过大约1秒的负栅极偏压之后，符合图形1610、1620、1630、1640与1650的存储装置全部朝向一个一致的平衡阈值电压会集，大约3.9伏特。

关于图17，藉由热载子注入包括通道热电子注入及热电洞排入，有4种图形1710、1720、1730和1740的存储装置的阈值电压被建立。图形1710的存储装置的阈值电压被提升到约4.9伏特。图形1720的存储装置的阈值电压被提升到约4.4伏特。图形1730的存储装置的阈值电压约是3.3伏特。图形1740的存储装置的阈值电压大约是3.1伏特。图示为说明随着-21伏特的负电压被供应到栅极，图形1710、1720、1730与1740的存储装置的阈值电压变化和时间的关系，且建立于源极，基底和漏极基础上。在经过大约1秒的负栅极F-N偏压排列，图形1710、1720，1730与1740全部向一个一致的平衡电压会集。

图16和图17说明尽管电荷注入种类的不同或存储装置的不同的阈值电压，而偏压平衡的应用足以引起电子注入和电子排出，达成平衡电荷分布，及恢复存储装置的阈值电压到他们的平衡阈值电压，而可以消除过多的电洞或者残存的电子，使得存储装置免于受到难以抹除及稳定度的问题。在其他实施例中，可以提供更高强度的负栅极电压以减少所需的时间，把阈值电压浸透到平衡电压，或者供应较低强度的负栅极电压以增加所需的时间，把阈值电压恢复到平衡电压。

请参阅图18所示，是阈值电压与时间的关系图发生在不同的通道长度的存储装置上的行为。符合图形1810和1820的存储装置的通道长度为0.38微米，而符合图形1830和1840的存储装置的通道长度为0.50微米。图形1820、1840的存储装置藉由通道热电子增加到电荷陷入层，使阈值电压提高。而图形1820的存储装置的阈值电压被提升到大约5.2伏特。图形1840的存储装置的阈值电压被提升到大约5.6伏特。图形1810和1830并没有经历任何程序化与抹除循环。图示为说明图形1810、1820、1830和1840的存储装置的阈值电压的变化与时间的关系，并随着-21伏特的负电压被供应到栅极，且建立于源极，基底和漏极基础上。相当于存储装置1830和1840向一个一致的会集大约3.8伏特。图形1810和1820的存储装置会集向一个一致的电压，大约3.5伏特。图18所示具有不同通道长度的存储装置朝向不同的平衡电压，图18说明有不同的通道长度的存储装置向不同平衡阈值电压浸透。但是通道长度的差别不应是决定平衡电压的一位主要贡献因素，以致于在穿过一个阵列的通道长度方面的变化在阵列里对平衡阈值电压的电压分布可以忽视影响。

在1850中说明通道长短的影响，较短的通道长度的存储装置有更低的阈值电压和更低的平衡电压。因此，为了改变电荷分布的偏压排列应用，缩小存储装置通道的长度将降低存储装置的阈值电压，与所供应的负栅极电压无重要关系。在其他实施例中，可以提供更高强度的负栅极电压以减少所需的时间，把阈值电压恢复到平衡电压，或者供应更低强度的负栅极电压以增加所需的时间，充满阈值电压到会集电压。以及，在平衡阈值电压的变化可以通过选择具有不同的功函数的栅极为材料，高的功函数材料倾向于降低会集阈值电压。还有，在平衡阈值电压方面的变化可以通过选择顶氧化层和底氧化层的材料，且有助于顶氧3化层或底氧化层的穿隧作用，而在顶氧化层的穿隧作用倾向于降低平衡阈值电压和操作电压。

图19和图20都是显示一个偏压排列的效力，平衡电荷的分布以保持存储装置的阈值电压的可达到性。

图19所示为阈值电压与程序化和抹除的次数的关系图，其是对于具有电荷分布的正常变化的多位存储装置。第一位被程序化，且在图形1910(实心小圆点)中第一位被读取，而在图形1920(空心小圆点)中第二位被读取。第二位被程序化，且在图形1930(实心三角形)中第一位被读取，而在图形1940(空心三角形)第二位被读取。在图形1950(实心正方形)中，第一位被抹除且被读取。在图形1960(空心正方形)中，第二位被抹除且被读取。当位被程序化时，1毫秒栅极电压是11.5伏特，漏极电压与源极电压其中之一是5伏特，另一个是0伏特，而基底是-2.5伏特。在程序化的操作下，CHISEL写入技术使电荷陷入层的电荷发生动向。当位被抹除时，1毫秒栅极电压-1.8伏特，漏极电压与源极电压其中之一是6伏特，另一个是0伏特，而基底则是0伏特。在抹除操作下，电荷陷入层的热电洞发生运动。在抹除循环期间，负栅极偏压排列倾向于平衡电荷陷入层内的电荷，且被用于适合50毫秒脉冲与-21伏特的栅极电压和接地的源极，漏极和基底。如图所示，阈值电压在100,000个P/E循环后维持在一个好的分布上。

图20所示为阈值电压与程序化和抹除循环的次数的关系图，像图19的多位存储装置一样。不过，与图19不同的是，在抹除循环期间，改变电荷分布的负栅极偏压排列不是被供应到存储装置。因此，电荷陷入层的电荷干扰是在程序化与抹除循环的次数增加时，而程序化和抹除循环的次数增加以提高阈值电压。第一位被程序化，且在存储装置2010(实心的小圆点)中第一位被读取，在存储装置2020(空心小圆点)中第二位被读取。当第二位被程序化，且在存储装置2030(实心三角形)的第一位被读取时，存储装置2040(空心三角形)的第二位被读取。在存储装置2050(实心的正方形)中，第一位被抹除且被读取。在存储装置2060(空心的正方形)中，第二位被抹除且被读取。不到10次的程序化和抹除循环，阈值电压随着抹除和程序化操作被合理的提高，且在500次程序化和抹除循环之后，存储装置的阈值电压随着没有在此描述的电荷平衡操作而提升，且至少超过1伏特。

图19和图20所示为阈值电压与程序化和抹除循环的次数关系图，显示执行一个偏压排列倾向于平衡电荷在存储装置内的均匀分布，或者消除在存储装置内的阈值电压抹除和程序化循环所遗留下来的残存电子。在其他实施例中，提供更高强度的负栅极电压以减少所需的时间，把阈值电压恢复到平衡阈值电压，或者供应更低强度的负栅极电压以增加所需的时间，把阈值电压恢复到平衡阈值电压。

请参阅图21所示，为阈值电压的变化与保存的时间的关系图，且比较存储装置有无使用负栅极脉冲，并倾向于平衡电荷分布。图形2110、2120、2130和2140的存储装置全部都经历过10,000次的程序化与抹除循环。但是，在抹除图形2110和2120的存储装置的循环期间，假设图形统称为2125，则负栅极脉冲被使用在存储装置里以改变电荷分布。对图形2130和2140的存储装置来说，统称为图形2145，负栅极脉冲没被应用于存储装置。因为阈值电压的更大变化代表更坏的数据保留，图中显示平衡电荷分布的操作以改进存储装置的数据保留。在保存期间的测试，负栅极电压为-7伏特，其被用于存储的栅极。图形2110和2130的存储装置的负栅极电压-9伏特被用于图形2120和2140的存储装置的栅极。由于增加的电压压力，在图形2125中，图形2120比2110的存储装置保存的更差。此外，在图形2145中，图形2140比2130的存储装置保存的更差。

请参阅图22所示，为一个具有混合偏压排列抹除程序的电荷陷入存储装置的简图，通过热电洞注入与电场帮助电子注入和电子排出的结合降低存储装置的阈值电压，且平衡电荷陷入层中的电荷分布。其中，基底包括掺杂n+区域2250、2260，以及介于掺杂n+区域2250、2260之间的掺杂p-区域2270。其他还有包括氧化层2240、电荷陷入层2230、另一氧化层2220以及栅极2210。其中，氧化层2240配置在基底上，电荷陷入层2230配置在氧化层2240上，氧化层2220配置在电荷陷入层上，栅极配置在氧化层2220上。而栅极的电位为-23伏特，源极和漏极的电位都是3伏特，基底的电位则是0伏特。基底2270接地。在这个混合的偏压排列期间，多次电荷运动进行。在一次的电荷动向，热电洞从源极2250和漏极2260移动进入电荷陷入层2230的电荷因此降低存储装置的阈值电压。在另一个电荷动向，电子2233的动向从栅极2210到电荷陷入层2230。在又一个电荷动向，来自电荷陷入层2230的电荷到源极2250，基底2270，以及漏极2260。从栅极2210到电荷陷入层2230的电荷2233两次的运动，以及来自源极2250和电荷陷入层2230的电荷的运动2273，基底2270和漏极2260是离开栅极的电子的运动的实例。使用潜在的电压被像对一个特别的实施例做改变，在存储装置里考虑到存储装置和架构的尺寸，材料利用，平衡阈值电压等等。如上所述从到基底电荷陷入层电子排出实质上发生在这条通道长度上的每一点，并且倾向于在电荷陷入层的电荷分布的平衡。从基底且靠近源极和漏极区域的热电洞注入倾向于增加存储装置的阈值电压的变化的速度，与单独以电场促进穿隧作用相比，以致于有更快的抹除速度。

请参阅图23所示，是阈值电压与时间的关系图，且以具有不同混合偏压排列的存储装置做比较。具有源极和漏极电位的负栅极电荷平衡偏压排列，被用于图形2310的存储装置。一个混合的偏压排列同时降低存储装置的阈值电压和倾向于平衡图形2320、2330、2340以及2350的存储装置的电荷陷入层的电荷分布。为了图形2310、2320、2330、2340和2350的存储装置，提供一个负栅极电压-21伏特用于栅极，且基底接地。在图形2310的存储装置里，源极和漏极的电位为0伏特。在图形2320的存储装置里，源极和漏极的电位为2.5伏特。在图形2330的存储装置里，源极和漏极的电位为3伏特。在图形2340的存储装置里，源极和漏极的电位为4伏特。在图形2350的存储装置里，源极和漏极的电位为5伏特。在图23中显示更大的电压被用于源极和漏极，更多的电洞从源极和漏极移动进入电荷陷入层，更迅速地降低阈值电压。因此，在脉冲期间混合偏压排列引起热电洞注入、电子注入和电子排出的结合，其可使用短抹除脉冲于快速抹除时间。举例来说，如果没有热电洞注入，则一脉冲按0.5到1秒的命令被要求在图23的存储装置中建立平衡阈值电压。如果有热电洞注入，以源极和漏极上对称使用的3伏特引起图23的存储装置在1到50毫秒内要求把阈值电压恢复到平衡电压。其他实施例提供更高强度的栅极电压以减少使阈值电压恢复到平衡阈值电压所需的时间，或者提供更低强度的栅极电压以增加将阈值电压恢复到平衡阈值电压所需的时间。其他实施例如增加或者减少持续使用负栅极电压，以便使阈值电压接近会集电压。其他实施例改变源极和漏极电压分布，以降低存储装置的阈值电压的时间数量。

请参阅图24和图25所示，是说明在降低存储装置的阈值电压前后，电荷陷入层的电荷分布趋于平衡。

图24的过程开始于一个还没有经历任何程序化与抹除循环的新存储装置2410。在2420和2430中，存储装置被程序化与抹除循环。在一些实施例方面，在第一次程序化和抹除循环之前，倾向于平衡电荷陷入层中的电荷分布。在2440中，在程序化和抹除循环之后，倾向于平衡电荷陷入层的电荷分布。之后，过程重复用另一个程序化与抹除循环。因此，在图24中，在一个程序化与抹除循环之后，倾向于平衡电荷陷入层中的电荷分布。在一些实施例中，在每一个程序化与抹除循环操作之后，倾向于执行平衡电荷陷入层的电荷分布。

图23的过程类似于图24，而图24的过程类似于图25。图25依然开始于一个未经过程序化与抹除循环的存储装置2510。然而，操作上有变化且倾向于平衡电荷陷入层2525的电荷分布，发生于程序化存储装置2520和抹除存储装置2530之间，且在程序化存储装置2520之后。在一些实施例方面，在第一次程序化与抹除循环之前，操作上有变化且倾向于执行平衡电荷陷入层的电荷分布。

请参阅图26所示，为通过执行一个偏压排列降低存储装置的阈值电压时同时改变电荷陷入层的电荷分布。图26的过程也开始于一个还没有经历任何程序化与抹除循环的新存储装置2610。在2620中，存储装置被程序化。继程序化操作之后，在2630中，一个偏压排列被用于存储装置。偏压排列同时降低存储装置的阈值电压且改变电荷陷入层中的电荷分布。在一些实施例中，第一次程序化与抹除循环之前，执行改变电荷陷入层的电荷分布的操作。

在一些实施例中，部分图24、图25和图26的过程被结合。在一个实施例内，存储装置的电荷分布在抹除存储装置前后都被改变。在不同的实施例中，抹除存储装置前后混合偏压排列被用于存储装置。在又一个实施例中，存储装置的电荷分布在供应混合偏压排列前后被改变。

一种电荷陷入存储装置(例如NROM或SONOS装置)的新的抹除方法被提出。此装置首先藉由栅极注入(-Vg)以回到起始状态。程序化操作的完成可藉由很多方法，例如通道热电子(CHE)，通道起始二次热电子(CHISEL)注入，FN穿隧作用，激烈脉冲基底热电子(PASHEI)或者其他方法。抹除的排出以价带间的穿隧作用加强热电洞(BTBTHH)注入(通常用在NROM装置中)，负FN穿隧作用在SONOS装置应用，或其它装置，以及其应用于区段的抹除操作。在区段抹除操作期间，附加的通道抹除操作(用负的栅极电压、正的基底电压或两者一起)被使用，通道抹除操作倾向于平衡电荷陷入层中的电荷分布。通道抹除方法提供一种自行会集的抹除机制。同时提供过度抹除的存储装置和难以抹除的存储装置电荷平衡方法。通过电荷平衡技术，抹除状态的目标阈值电压Vt的分布能紧缩。再者，从栅极中输出的电子可能使阻陷于氧化物或氮化物的电洞中和。因此，电荷平衡法也降低热电洞对存储装置所造成的损害。因此，藉由结合电荷平衡技术与热电洞抹除法可以得到良好的持久性及可靠性。

在区段抹除操作期间，此种电子平衡/抹除操作可应用于任何时间或任何顺序内，以改善抹除的效能。一种可选择的方法是在通道抹除时稍微打开偏压排列接合，并且采用热电洞注入，即是通道抹除和热电洞抹除同时发生。结合热电洞的抹除和通道抹除可以增进P/E阈值电压窗的可靠性。

这里所描述的电荷平衡/抹除方法可被应用在像NROM的装置中，且其具有厚的底氧化层足以阻止电荷渗漏。电荷平衡/抹除特性显示始终如一的趋势无关于各种通道长度。因为被用在电荷平衡操作的负栅极FN通道穿隧作用是一维穿隧作用机制，且实质上整齐的穿过这条通道，而不是取决于存储装置的侧面的尺寸大小。因此，使用在此描述的电荷平衡/抹除方法，对NROM型的装置而言有改善其可靠性和达到其持久性。此技术被应用与程序化方法或其他方法结合，以于存储装置中建立高阈值电压，如图27的说明。这方法包括再填入操作，其中存储装置首先有偏压排列引起一种高阈值电压状态，然后电荷平衡脉冲藉由引起电荷从电荷陷入层的浅陷阱中排出，被应用倾向于降低阈值电压，接着藉由第二脉冲引起电荷注入到电荷陷入层中，此时电荷陷入层以负电荷再填入。在图27中，藉由程序化命令(区块2700)以初始化程序化的步骤。尝试错误点，一个索引n被调整到零供程序化的复算程序使用，并且一索引m被调整到零供再填入程序使用。在一些实施过程中，程序化命令符合习知的快闪存储装置装置的一位典型操作。由于程序化命令，偏压排列的程序被设立。在一个实施例中，在偏压排列的程序过程中的第一个操作是执行热电子注入存储装置的偏压排列主要是程序化操作(区块2701)。例如，通道起动二级电子注入被在一次第一个偏压排列方面引起。这对在存储装置被编程序里使建筑物电荷陷入层的电荷的一侧引起电子注入。在执行电子注入偏压排列之后，一状态机或者其他逻辑确定程序化操作成功一程序化证实操作的使用的每存储装置是否。因此，在下一步里，算法确定是否存储装置通过证实操作(区块2702)。如果存储装置没通过证实，然后索引n是增加的(区块2703)，并且算法确定是否索引已经达成一预指定的再试(区块2704)的最大的数目N。如果最大的再试的数量已经被执行而没有通过证实，然后程序失败(区块2705)。如果最大的再试的数量没被在区块2704执行，然后程序回来堵塞区块2701复算电子注入偏压排列。如果在区块2702，存储装置通道证实，然后算法确定，是否被指定的再填入循环的数量已经通过确定是否索引m已经达成它的最大的M(2706)被执行。如果索引m不等于M，平衡脉冲适合再填入算法适合的一电荷然后，哪个引起电子排出当今的支持的在浅的陷阱内的电子的驱逐首先，并且像高于关于图1B描述的那样被使用(区块2707)。有偏压排列操作平衡的那些电荷包括负电压脉冲栅极有长度少于大约10毫秒，和例如大约1毫秒。这样的脉冲倾向于引起在浅的能量陷阱的电子被排出这条通道。如果有的话，电子注入被引起，因为存储装置在重新填补循环期间有负电荷的比较高的集中。在电荷平衡以偏压排列影响操作之后，那些索引(区块2708)增值算法，和返回再填入引起区块2701电子注入的那些偏压排列。如果存储装置已经经历再填入行动的数目，然后算法被完成(区块2709)。

具体来说，此技术包含脉冲式的电子平衡，请参阅图27所示，图27所示为本发明的装置中程序与抹除流程图，或是程序控制流程图。具体来说，当此程序操作时，此技术包括图4，5，11的演算法实施例，以及图24-26所描述的再输入过程。

请参阅图28和图29所示，是以数据说明图27中新输入数据操作程序。因为程序的偏压排列引起起始通道二次电子(CHISEL)殖入电流。这些数据是在P型复晶栅极似NROM存储装置中以第一次脉冲电子平衡波(以-21伏特栅极电压，与漏极。源极和基板无电压，历时约一秒)所整理出，建立一大约3.8伏特的阈值电压。然后，循环数据再填充过程。每个数据再填充循环包括提供一因为电子平衡瞬间脉冲(栅极电压-21伏特，漏极、源极、与基板瞬间零电压)而引起偏压排列造成的CHISEL注入电流来建立一阈值电压值约5.3伏特的存储装置。

图28所示为阈值电压与再填入操作成功的循环中五个电压平衡脉冲波时间。2800显示在第一个历时一毫秒的电子平衡波中，电压从5.3伏特降至4.9伏特。在2801，即下一个再填入循环中第二个历时一毫秒的电子平衡波电压由5.3伏特降至5.1伏特。在2802，即第三个再填入循环，即第三个历时一毫秒的电子平衡波电压由5.3伏特降至5.2伏特。在2803，即第四个再填入循环，第四个历时一毫秒的电子平衡波电压由5.3伏特降至5.22伏特。在2804，即第四个再填入循环，第四个历时一毫秒的电子平衡波电压由5.3伏特降至5.23伏特。

图29与图28显示相同数据，说明在每一个成功的再填入循环阈值电压方面的下降情形。因此，在第一个再填入循环期间，阈值电压电压从大约5.3伏特降到大约4.9伏特。在第2个再填入循环里，阈值电压降低到大约5.1伏特。到第5个再填入循环，阈值电压变化量因为再填入循环中电子平衡脉冲波电压引起捕捉电子能量造成频谱转移而开始饱和，所以在瞬间电子平衡脉冲波所引起的电子流失减少。

请参阅图30和图31所示，为图27再填入循环中因为程序偏压排列而引起通道FN贯穿电流及一栅极输入正电流的数据。数据由一P型复合单晶体栅极似NROM的存储装置与第一个执行电子平衡脉冲(以-21伏特栅极电压，漏极，源极和基板历时大约一秒的零电压)，建立大约3.8伏特的阈值电压。然后，许多再填入循环被使用。每个再填入循环随着有一电子平衡脉冲(栅极电压在-21伏特，漏极，源极和基板为零伏历时大约4毫秒)包括使用一次偏差安排(引起通道FN通道电流把存储装置的阈值电压确立到大约5.3伏特)。

图30是阈值电压与再填入循环期间五次电子平衡脉冲时间图。3000显示在第一个历时一毫秒的电子平衡波中，电压从5.3伏特降至5.05伏特。在3001，即下一个再填入循环中第二个历时一毫秒的电子平衡波电压由5.3伏特降至5.16伏特。在3002，即第三个再填入循环，即第三个历时一毫秒的电子平衡波电压由5.3伏特降至5.2伏特。在3003，即第四个再填入循环，第四个历时一毫秒的电子平衡波电压由5.3伏特降至5.22伏特。在3004，即第四个再填入循环，第四个历时一毫秒的电子平衡波电压由5.3伏特降至5.25伏特。

图31与图30显示相同的数据图，说明在每一个再填入循环的阈值电压的下降情形。因此，在第一个再填入循环期间，阈值电压电压从大约5.3伏特降到大约5.05伏特。在第2个再填入循环里，阈值电压降低到大约5.16伏特。到第5个再填入循环，阈值电压变化量因为再填入循环中电子平衡脉冲波电压引起捕捉电子能量造成频谱转移而开始饱和，所以在瞬间电子平衡脉冲波所引起的电子流失减少。

请参阅图32所示，显示存储装置有经过再填入处理和没有经过再填入处理的比较数据。在经历10,000次的程序化及抹除循环之后，带有热电洞损坏的数据。3200说明在一个没有经过再填入处理设备里，大约150度时，阈值电压损失超过0.5伏特，大约停留时间的符合100万秒。3201说明在一个设备里有再填入循环，阈值电压在相同时间损失不到0.3伏特。

请参阅图33所示，为电荷陷入存储装置的能阶简图，这说明与目前的技术有关的概念。在此能阶图里，第一个地区3300在基底的通道。第2地区3301符合底氧化层，通常包括二氧化硅。第3个地区3302符合电荷陷入层，通常包括氮化硅。第4地区3303符合顶氧化层，通常包括二氧化硅。第5个地区3304符合栅极，通常包括p型多晶硅或者其他比较高的功函数材料。如上所述，一种比较高的功函数材料在栅极被使用，以便电子3305注入的能障3306高于n型多晶硅与材质为二氧化硅的顶氧化层。功函数3307如图33说明，栅极的移动电子符合导带能源在自由电子能阶的数量。图33也分别说明在电荷陷入层内电子3308和3309的浅和深陷阱。一个短的电荷平衡脉冲就像图27所描述的倾向于在一个浅的陷阱引起电子3308的排出。在一个更深的陷阱电子3309的排出之前。电子3309在深陷阱内更对有抵抗力电荷渗漏并且证明更好的电荷滞留特性。使用再填入操作的实施例，也适合运用在类SONOS的存储装置上以抑制直接穿隧作用所造成的漏电流。此外，全部情况顶介电层的材料可能是其他高的介电常数材料，例如包括氧化铝(Al₂O₃)和氧化铪(HfO₂)。同样地，其他材料可能被为电荷陷入层利用。

负电荷平衡操作具有自行会集阈值电压的特性，因此可以在阵列上及大量的程序化与抹除循环上保持阈值电压的稳定分布。此外，由于降低底介电层中的热电洞损坏，因此可以得到极佳的可靠性。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (16)

1、一种集成电路装置，其特征在于其包括：

一基底；

多数个存储装置，该些存储装置设置于该基底上，每一该些存储装置具有一阈值电压，且包括一栅极与多数个源极/漏极区，其中该些源极/漏极区设置于该基底中，每一该些存储装置更包括一顶介电层、一电荷陷入层与一底介电层介于该栅极与通道之间，其中该栅极包含一材料层，且该材料层具有一高于n型多晶硅的功函数；以及

一电流控制器，且该电流控制器耦接该些存储装置，且包括利用逻辑操作以供应一电荷平衡偏压排列，其中该顶介电层、该电荷陷入层与该底介电层具有一组合的有效氧化层厚度，以及该底介电层具有一有效底氧化层厚度，且该有效底氧化层厚度大于3纳米，以及该电荷平衡偏压排列包括一负电压，该负电压是从该存储装置的该栅极到该基底的该通道区域，该负电压的强度为每纳米0.7伏特或更高。

2、根据权利要求1所述的集成电路装置，其特征在于其中所述的栅极包括一材料层，且该材料层具有高于4.25伏特的功函数。

3、根据权利要求1所述的集成电路装置，其特征在于其中所述的栅极包括一材料层，且该材料层具有高于5伏特的功函数。

4、根据权利要求1所述的集成电路装置，其特征在于其中所述的栅极的材质包括一具有p型掺质的掺杂多晶硅。

5、根据权利要求1所述的集成电路装置，其特征在于其中所述的电荷平衡偏压排列包括一负电压，该负电压是从该存储装置的该栅极到该基底的通道区，每纳米-1±10％伏特。

6、根据权利要求1所述的集成电路装置，其特征在于其中逻辑操作使用电荷平衡偏压排列的间隔大于100毫秒。

7、根据权利要求1所述的集成电路装置，其特征在于其中逻辑操作使用电荷平衡偏压排列的间隔大于500毫秒。

8、根据权利要求1所述的集成电路装置，其特征在于其中逻辑操作使用电荷平衡偏压排列的间隔大于1毫秒。

9、一种集成电路装置，其特征在于其包括：

一基底；

多数个存储装置，该些存储装置设置于该基底上，每一该些存储装置具有一阈值电压，且包括一栅极与多数个源极/漏极区，其中该些源极/漏极区设置于基底中，另外每一该些存储装置更包括一顶介电层，一电荷陷入层与一底介电层介于该栅极与一通道之间，其中该栅极包含一材料层，且该材料层具有一高于n型多晶硅的功函数；以及

一电流控制器，且该电流控制器耦接该些存储装置，且包括利用逻辑操作以供应一电荷平衡偏压排列，其中该顶介电层、该电荷陷入层与该底介电层具有一组合的有效氧化层厚度，以及该底介电层具有一有效底氧化层厚度，且该有效底氧化层厚度小于3纳米，以及该电荷平衡偏压排列包括一负电压，该负电压是从该存储装置的该栅极到该基底的该通道区域，该负电压的强度为每纳米0.7伏特或更高。

10、根据权利要求9所述的集成电路装置，其特征在于其中所述的栅极包含一材料层，且该材料层具有一高于4.25伏特的功函数。

11、根据权利要求9所述的集成电路装置，其特征在于其中所述的栅极包含一材料层，且该材料层具有一高于5伏特的功函数。

12、根据权利要求9所述的集成电路装置，其特征在于其中所述的栅极的材质包括一具有p型掺质的掺杂多晶硅。

13、根据权利要求9所述的集成电路装置，其特征在于其中所述的电荷平衡偏压排列包括一负电压，该负电压是从该存储装置的栅极到基底的通道区，每纳米-1±10％伏特。

14、根据权利要求9所述的集成电路装置，其特征在于其中逻辑操作使用电荷平衡偏压排列的间隔大于100毫秒。

15、根据权利要求9所述的集成电路装置，其特征在于其中逻辑操作使用电荷平衡偏压排列的间隔大于500毫秒。

16、根据权利要求9所述的集成电路装置，其特征在于其中逻辑操作使用电荷平衡偏压排列的间隔大于1毫秒。

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