TWI250526B - Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory - Google Patents

Description

f.doc/006 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種電子可程式且可抹除之非揮發 性記憶體，且特別是有關於一種具有偏壓排列方式的電^ 陷入記憶體，除了提高及降低啟始電壓的操作外，還修^ 了記憶體的電荷分布狀況。 3 【先前技術】 以電荷儲存結構為基礎的電子可程式且可抹除非揮 發性記憶體的技術，如今已被廣泛的應用，例如已知的 EEPROM(Electrically programmable and erasable read only memory)及快閃記憶體。傳統上此兩種記憶體是使用浮^ 閘極來記錄數位資料。然而，隨著積體電路尺寸的縮小， 為了簡化製造過程，胁了大家對以電荷陷人介電層為基 礎之非揮發性記憶元件結構的興趣。其中，以電荷陷入^ 電層為基礎的非揮發性記憶元件結構包括一些已知=工^ 名稱之結構，例如NROM，S0N0S，及1>扭施8等^揮發 性記憶7L件結構。非揮發性記憶元件結構係將電荷存 放於電荷陷人介電層中而儲存:諸，上述之電荷陷入介電 層例如為氮切層。當負電荷被_時，記憶元件的啟= 電壓就增加。反之，移除電荷陷人層中㈣電荷，將使記 憶元件的啟始電壓降低。 -般的餐氧化梦·氮切·氧切·邦〇N〇s)元件係 使用超溥的底氧化層，其厚度例如小於3毫微米，且對於 通道的抹除係_偏壓制讓喊板上的電洞直接穿隨進 l^〇m, doc/006 入氮化砍層。軸運用此技術的抹除速度錄，但由於 荷會從底氧化層漏出，因此電荷的保存是不佳的。、 相對地，服〇M元件則使用相當厚的底氧化層，其厚 度例如大於3毫微米，而一般來說約為5〜9毫微米之間、， 以防止元件漏電流的情況發生。此外，服⑽元件係 :=隨！？取：直接穿隧的方式來注入熱電洞 (BTBTHH) ’上述之牙_料细來抹除記,κ牛。然 US洞人會造成氧化層的損壞，導致在高啟始電 屋的疏讀有漏電流的情況，而在低啟始電_妨元 件則因為電洞的逃離而使得啟始電M上升。再者 ^ ^匕與抹除㈣過程巾，由於電子與電卿積在電荷陷^ 而難=相互中和’因此其抹除所需的時間必然逐^ 加。而會發生電荷堆積的原因係在於電洞注人的位置㈣ ==位置不-致’且有些電子在經過抹除的操作讀 依“、、'存在。此外’由於製程中的差異性(例如通道 ，因此動職閃記憶體元件的每一個記憶元件“ 域除期_抹除速度皆不相同。而抹除速度的差 致抹除狀態的大啟始電壓分佈，其中有些記憶元件變得難 以抹除’錢記憶7L相是發生過度抹除的狀況。因此、， 1己=在ί次程式化與抹除的循環之後，目標啟始電壓 由就關閉。當技術持續朝縮小元件尺寸的發展時，上述之 現象將變得更為嚴重。 此外，電荷陷入記憶體元件捕捉電子於電荷陷入芦 中’且處於淺麟與深能階之巾。而被捕捉到淺能階的^ loc/006 子’其熱激發而逃離缺陷的速度比被捕捉到較深能階的電 子來得快。而就電荷保存的問題來說，淺能階的電子是影 響資料儲存的重要因子。為了能有好的電荷保存能力，^ 捉電子到深能階是最佳的狀態。 口此，對5己彳思元件而言存在著能被多次程式化及抹 =的需求，且不會在操作後遭受啟始電壓改變的問題而使 得記憶元件不能操作，還要能控制改善電荷的保存及可 【發明内容】 本發明的目的就是在提供一種記憶元件㈣作方 種;體電路的構造’其包括上述之記憶元件， 以改善圮kTL件之持久性及可靠度。 方法本ΐΐίί 陷入型記憶Μ結構的電荷平衡操作 幫助電子r門二種含有電場(Μ,的偏壓排列以 以及〜電荷陷人層後並隨之排出至通道中， 洞直接穿有^底介電叙記憶元件的電 極到電荷陷入層的電子注二：衡操作係藉由電場促進開 應負閘極電壓到基底^ 且上述之電場供 -，或是-VG與+V U，與基底電壓+V_其中之 電麼到源極/汲極了^差），接地或供應一個低的正 之電荷平衡操作L在二^的時間限制㈣到本發明 道内，其中上述之時門己憶70件的間極而到基底的通 伏特/奈米}以及於二:制大約高於每奈米_0·7伏特(-〇.7 n也列中所揭露約低於每奈米-1〇伏

Stwf.doc/006 特。因此，對於具有間極電極，頂氧 及位於通道上的底氧化層之記憶元件而言，豆電;= =，的偏壓排列約等於頂介電層；= 在電荷平衡操作期間，利用閘極注入及電子溢出的方 =能使記憶元倾於動態平衡朗_ ;爾除後，利用閉極注入電子可以中和電洞。=: 二千衡#作可以熱電洞注人後提供了—種強大的，，電性 η效果’’將由熱電洞注人造成的不穩定 二果依錢示電荷平衡操作大大地減少漏電流的情 根據本發明之描述的方法，包括藉由第_ =式=低記憶元件之啟始電壓，#由第二偏壓排列提以己 =件之啟始電壓，以及供應第三偏麵 如r平舰衝，且與第—和第二偏壓 第二#°: /、中’弟三偏壓排列係造成電子的第-動向及 第原因。假設閘極供應負電壓到基底，則電子的 =動：係從基底到電荷陷入層(電子注入閘極)，而電子 外二=2荷陷入層到基底(電子排出至通道)。此 基底:=ί正電壓到基底，則電子的第—動向係從 二好:第二動向係從電荷陷入層到 田始’昼增加時’電子的第-動向之速度隨之減 Ι25〇526_〇〇6 慢，同時，電子的第二動向之速度隨之加快；反之，當啟 始電壓降低時，電子的第二動向之速度隨之減慢，而電子 的第一動向之速度反而加快。因此，電子的動向使得啟始 電壓趨於目標啟始電壓。 本發明的另一目的是提供一種具有基底的積體電 路，配置在基底上的記憶元件以及輕接記憶元件的電路控 制器。每一個記憶元件具有啟始電壓，且包括電荷陷入層， 閘極^基底⑽雜/汲極區。電路控彻包括利用邏輯 插作藉由第-偏壓制以提姐始電壓，以及藉由供應第 偏C排列及苐二偏壓排列以降低啟始 。 一 =列記憶元件的敌始電壓就降低。此外，第=二： 的及第二動向發生啟始電壓朝平衡狀態下 依照本發明的較佳實施例所述，在上述之一 ’配置在基底上的記憶元件以及輕接記憶元 ㈣n中’每—個記憶元件具有啟始電壓，且包 ^何陷入層’閘極和基底内的源極/汲極區。電路控制 電==操作以供應第一偏壓排列。第-偏壓排列 向中，，包括第—動向及第二動向。在電洞的動 壓。由二^動至電荷陷人層’且降低記憶元件的啟始電 在之動向的原因，啟始電壓朝向聚合電壓。 除雷:只施例中，第三偏壓排列從電荷陷入層中去 又的二、、同=來'兄’電子被注入到電荷陷入層，將導致陷 兒/5被中和而等效移除電洞。 1250526 12826twf.doc/006 日&在一些貫施例中’電荷平衡偏壓排列可以發生在任何 提南及降低啟始電愿的循環之前。透過上述的方式，記憶 元件的啟始先是被料，織找行提冑及降低啟^ 電麗的操作姆。在—實_中，在提高及降低啟始電壓 1任何循環之前的這個已提高的啟始雜，比記憶元件之 %式化確認電壓及抹除確認電壓來得低。 依照本發明之較佳實施例所述之一種操作方法，適 於t有電荷陷人層之記憶元件。此方法包括降低記憶元件 電ΐ以ΐ過第一偏壓排列，以及提高記憶元件之啟 〇包堅以牙過第二偏壓排列。在一間隔時間内，數次的啟 始電壓提高及降健環發生或是有可紐生的，第三偏壓 排列被供制電聽人層以決定f #陷 平衡。當第三偏壓排列在間隔時間内供應，電 包括長時間的脈衝(例如接下來實施例敘述 衡狀態’或接近於均衡狀態，在包括提： 荷平?操作的間隔時間是由數種方法來 、 一方去就像疋適合於一些特殊的執行。整如n 器來設定’使得電荷平衡操作“ 中包包括一種操作記憶元件的方法，- 出弟™步驟(傳統的抹除)以建立低啟始電壓二 恶，而此低啟始電壓狀態包括第一偏壓排列減”=狀 層中的負電荷’還包括第二偏壓排列 ：：陷人 入層之間以及電荷陷入層和通道之間的 1250526 12826twf.doc/006 木一(傳統的程式化)被用來建立 疋件的狀態’其中包括第 口]， 時間可能不足衝但==:= 衡。^之間）’以及在電荷陷入層t的電荷達到平 何順電二T術’此技術可以在任 段抹除。透過使用電====動抹除操作，如區 態，而脈衝的短間隔上，這不一定達到平衡 對短ίΙ r、在讀陷入層的電荷分佈平衡。例如，相 在熱電==;=抹除操作之前，由於電荷 更大的“; 可=操作容易些。二者擇-，相對短的 起更巨大抹除之後’平電荷衡脈衝的傾向於引 中和電:::二::::陷入層有更高的正術 =於像腦_快閃記憶元件而言，區段抹 抹除步驟來執行。在本技術之實施述二： 由於電荷平衡操作具有自行聚集的特性，相 1250526 12826twf.doc/006 =的，:件之啟始電壓，以及以助於降低難以抹除 ^己之啟始。同樣地，_電荷平衡摔作使目 1始電壓的分佈緊密而達到低啟始電壓穿過陣列的記情 讀之任務。糾，對SQN〇S型的·元件，？娜_ 用被用在抹除步驟上，且與電荷平衡脈衝結合。 在為了電荷平衡之負閘極電壓偏壓^ 法係結合電荷平衡及熱電洞抹除以罐二

=接5偏壓排列。在這個的情況下，熱電洞注入，間極 - 电子庄入以及電子溢出電荷陷入層會同。 起，的熱電洞抹除之方法，本發明之混合的方=會: 現出更好的持久性以及較佳的可靠度。 、、 猎由本發明之技術提出敏捷的抹除規則系統。使 者可以設計電荷平衡及抹除之最適順序以 及可靠度。電荷平衡操作以負閘極穿_用為基^夺^ 負閘極穿_用與熱電洞或其他偏壓排列結合，可 佳的抹除狀態之啟始賴的㈣，以及令人滿意的速户。又 電壓平衡/熱電洞抹除能同時地聚集過度抹除的記憶=

與難以抹除的記憶元件之啟始電壓。 電荷平衡操作可視為一種可使電洞中和之電性 回火步驟，因此可大大地改善元件的可靠度。 、 在抹除操作中，電荷平衡的方法和抹除的方法可ρ 在任何的順序中結合，或可以同時地被開啟。/ 。以 ^ 另一實施例之方法亦提供數種偏壓排列方式。穿過 第一偏壓排列，記憶元件的啟始電壓就提高。以降低 12 1250526 12826twf.doc/006 電壓為私令，則第二偏壓排列與第三偏壓排列被提出。穿 過第一偏壓排列，記憶元件的啟始電壓就降低。第三偏壓 排列包括電荷平衡脈衝使得啟始電壓朝平衡狀態下的啟始 電壓聚集。在-些實施例中，以降低啟始電壓為指令，則 在第二偏壓排列之後提出第三偏壓排列。然而，在一些實 施中’以降低啟始電壓為指令者，第三偏壓排列被提出 在第一偏墨排列之前。此外，還有一些實施例，也是以降 低啟始電壓為指令，其第三偏壓制卻在第二偏壓排顺 · ，都出現。在另-些實施例中，電荷平衡第三偏壓排列與 ·· 第二偏壓排列結合並同時被提出。 在另一實施例中提出一種具有基底的積體電路，配 置在基底上的記憶元件以及耦合記憶元件的電路控制哭。 每-個記憶元件具有啟始電壓’且包括電荷陷入層，&極 和基底内的源極/沒極區。電路控制器包括利用邏輯操作 以，升啟始電壓(程式化)穿過第—偏壓_，以及藉由供 應第二偏壓排列及第三偏壓排列以降低啟始電壓(抹除)為 指令的邏輯操作。穿過第二偏壓排列後，記憶元件的啟始 電壓就降低。第三偏壓排列使得電荷動向達到平衡，以致 鲁 於啟始電壓均朝平衡狀態下的啟始電壓聚集。 二在一些實施例中，於任何提高及降低啟始電壓循 ‘ 之則’電荷偏壓排顺提出以增加電荷陷人層巾的電荷: f例來說’在任何提高及降低啟始電壓循環之前，透過带 :偏壓排列方錢得電聽人層巾的電荷分佈平衡；原二 呵過平衡啟始電壓者會降低到平衡啟始電壓，反之，原本 13 1250526 twf.doc/〇〇6

12826t\A =平衡啟始電壓的元件會升高料_啟始電壓 。如此 3;=造過程中的紫外光或電將造成的電荷陷 依照本發明之實施例，程式化的規則系統包括一個 3„以改變記憶體元件之電荷陷人層中的電荷陷 =。猎由短電荷平衡脈衝使得電荷從電荷陷入層中的 亡排出’接著再填入循環包括供應一個偏壓排列以 =^陷人層巾的負储’之後重複這魏作以增加電 中的負電荷。一次或多次的再填入循環被提出以 何陷入層中的深陷_的電荷數量，且維持程式化 =標南啟始電壓狀態。而在淺能階上的電子逃逸的 階的電子快。在電荷平衡脈衝後，啟始電壓些 \^且電子的再程式化或再填人被提出朗復元件最 導致陷人的㈣平衡/再填入的過移 ^ π又朝向洙能階電子，這個現象就叫做，， i；；^；!，，(SPeCtmm ^ Shift) ° 魅謂的保持’改善傳統服⑽元件在多次程式化 提底氧化層損壞。因此，再填入的過移 的保持督：:：ΓΓ陷入記憶體元件中之電骑 流電層“電荷陷入層及頂介電層而不會有漏電 件而二1卜，較薄的介電層對電荷陷入記憶體元 件而將有助於縮減元件的尺寸。 在另-實施例中，提出了—種具有基底的積體電路， 1250526 12826tw£d〇c/〇〇6 細4的電路控制 閘極和基底内的源極/汲極區。電路入層’ 操作以提高啟始電壓(程式似包括利用邏輯 入步驟。 （牙式化）1如上所述穿過-個再填 =平衡操作的目標啟始電舰賴 應的電荷穿隨作用，如由·穿^= 隧作用。蚪~ , 了丨曰入層牙過底介電層到通道的穿 、； 一個較低平衡的啟始電壓而言，需要域/1、在 此攸電荷陷入層的電子穿隨作用的電流^因 抑制頂;電層：=:具有高的功函數之閉極材料以 顯易i讓下本二之二 目的、特徵和優點能更明 說明如下。+ 乂“關，並配合所附圖式，作詳細 【實施方式】 圖1所緣示為電荷陷入記憶元件 :，=電二，憶元件結構包細型重摻雜丄 LL「 别述之η型重摻雜區150、160之間的Ρ型淡 。另㈣包括底介電層(底氧 =1’頂介電層(頂氧化層伯―極11〇。；中 :ι’:οΥ 於基底上。電荷陷入層130配置於底介電 曰上。頁，,電層120配置於電荷陷入層13吐 配置於頂介電層120上。典型的頂介電層之厚度大約為 1250纖〜 5〜10奈米，且其材質例如是二氧化 他相似於高介電常數的材 =匕石夕或是其 =電層，厚度大約為奈例： 外’血型iC目似於高介電常數的材質。此 的電何陷人層之厚度大約為3 ===二_常數的材質·2 可能由—此不連續：心：：化物。另外，電荷陷入層 層連續的：H所成’也可能像圖中所示之整 其代表中’ 入層這件具有底氧化層’電荷陷 , 9 ，、中，底乳化層的厚度範圍在3〜ίο ^展沾r电何P曰入層的厚度範圍在3〜9奈米之間，而頂 2圍在5〜1〇奈米之間。另外，例如 :疋樣具有底氧化層，電荷陷入層以及頂氧化 ^但疋’其厚度範圍卻分別在1〜3奈米之間，3〜5奈米 之間，以及3〜1〇奈米之間。 在:些實施例中，閘極包括—個具有大於η型石夕本身 士 Lf/的材質’也就是說大於4.1電子伏特，且最好是 大於4.25電子伏特，當然也包括大於$電子伏特。其中， ί型ίίΐ高功函數開極的材質例如為P型多晶石夕，氮化 、至葛以及其他高功函數的金屬及材料。其中，上述 有高功函數的金屬與材料例如包括物、錄以及鈷 "蜀：、以及金屬合金例如铷鈦合金與鎳鈦合金等，還有 16 1250526 12826twf.doc/006 ==以==氧:㈣適，明之實施 多晶石夕閘極，呈有古’；、、而’比起材貝為典型的η型 人的電荷儲存層= = 數之間極材料可以抑制電子注 物細未經過任^ 程中的結果。像“的陷的電荷例如是半導體製造過 於製造過程中因為紫外光或電浆所造成的= 的啟始電ί =化㈣作表示提高記憶元件 壓。然而’本發明:括上述= ::= =件的啟始電 多:^2=1 示依照圖1Α的電荷陷入記憶元件之電荷在 的簡/ 麟之前因為啟始電壓達醉衡狀態下 ;場=底氧化層，而此電場約每奈?：二= :，列有助於電荷陷入層130中的電子分佈趨於平 括從間極到電荷陷入層的電子注入以及從電荷 二二『的電子排出。其中’此平衡包括在足夠的時 ==動態平衡或均衡狀態。此時，記憶元件的啟始電 在衡狀態下的啟始電麼，使得電荷的分佈平衡發生 正口通逼上的任何-的位置。偏_列大致上是一致地 17 1250526 12826twf.doc/006 :1===上個點’並增加電子到電荷 可能;:量應件 〇11二^ 場中被程式化及抹除之前，因為

中來自紫外光或電漿產生充電應力所造成，若J 布則會嚴重擴大積體電路的記憶陣列^ 麼排列之平衡啟始電壓仰賴著^主衡狀態，。訓的偏 衡狀態。均衡狀態發 :^!r 上保待不艾。記憶元件的 、▲ 双 子數量的函數，而動態平衡是仰描入層中電 、，荷陷入層的特性。從閘極中的羊電子;; 注入會降低平衡啟始電壓。低的=21知子 重摻雜之摻雜;二有;:二=材質’如㈣ :—者是兩者皆包括其二==電 :個偏_列平衡脈衝電壓而言，電：:=小’而對於 …之有效氧化層的厚度_)，此堆4==, 18 I25〇526£d〇c/〇〇6 氧化層，電荷陷入層與底氧化層，E〇T是堆疊介 際厚度對於二氧化石夕的介電常數作標準化後所得‘。 厚度。例如當頂氧化層、底氧化層與電荷陷入層之才^、 別為二^化石夕、氮化石夕及二氧化石夕時，此結構可被= ΟΝΟ堆疊結構。對一個〇N〇堆疊、结構而言，其^於 頂氧化層的厚度，加上底氧化層的厚度，再加上 ^ 層的厚度乘於氧化物的介電常數對於氮錄的介電常數的 商值。於是’電荷平衡脈衝的偏顯列可被定義為兩領， -為類NR〇M的記憶元件令—為類s 〇刪的記憶元ς、， 其詳細說明如下： 1. 為了上述之描述，類NR0M的記憶元件具 化層厚度>3奈米。職介電堆4結構有EOT厚度(例如10 奈米f 25奈米）’且底氧化層的厚度大於3奈米以防止電子 直接穿隧到基底。而閘極到基底的偏壓排列具有—電壓 如為―12伏特到_24伏特）’將此電壓除以EOT的結果小於_ 特^’且最好是小於^伏特/奈米，或者大約正 負10%範圍内。 類NROM的記憶元件2E〇T的計算： 最小值 最大值 5nm 10nm 3nm 9nm 3nm 5+3*3.9/7+3=10nm 10+9*3.9/7+10-25ηιι $氧化層（介電常數為3·9) 氮|b矽層（介電常數為7) |键邊(免f·常葱务3·9) 2. 為了上述之描述，類s〇N〇s一樣的記憶元件具有 &氣化層厚度<3奈米。這個介電堆疊結構有丁厚度(例 19 125〇526 12826twf.d〇c/〇〇6 =奈^到16奈米）’且底氧化層的厚度小於3奈米 進入電荷陷入層。而閘極到基广二： 具有-電壓(例如為_5伏特到_15伏特），將此電壓= 太白勺結果小於-0.3伏特/奈米，且最好是小於」. 示米’或者大約正負10〇/〇。 寻 類SONOS的記憶元件之EQT的計算 最大值 l〇nm 5nm 3nra ，氧化層（介電常數為3.9) $化矽層（介電常數為7) 3nm 3+3*3·9/7+1=5·7 ηιη10+5*3.9/ϋ5'·8.5；^· 對於堆疊結構而言，除了二氧化朴氮化石夕以 f才料來說，贿的計算方式相同，藉由二氧切的介電 ㊉數與材料的介電常數之_商值將材料的厚度標準化。 圖2A所繪示依照電荷陷入記憶元件在多次程式化與 抹除循環之後的簡圖。如圖2八所示，基底包括_重接雜 區250、260以及介型重摻雜區25〇、26〇之間的p型淡摻 雜區270。此記憶元件之結構從基底由下而上依序為氧化 層240，電荷陷入層23〇，另一氧化層22〇以及閘極^⑺。然 =，在多程式化與抹除循環之後，發現殘餘電子遺留在於 電荷陷入層中230，如電子232，而無法使用價帶間的穿隧 作用來移除殘存電子232，因為此種抹除方式是非常局部 化的。 ° ° 20 1250526 12826twf.doc/006 圖2B所繪示為圖2A之電荷陷入記憶元件隨著+ ^八 佈的改變之簡圖，且提供一個偏壓排列方式如上刀 1B。源極250、汲極260與基底270的電位為〇伏特^在二 個例子中，閘極21〇為-20伏特。電荷平衡偏壓排列傾向= 平衡電荷陷人層230之電荷分佈，储由去除區域内静 的電子’這些多餘的電子是在程式化與抹除循環期間所累 積的，例如電子232，以及在足约的時間内藉由使開極21〇 到電荷陷人層23G的電子注人及電荷陷人層23q到通道的恭 子排出，達到-鶴態平衡或均衡狀態。此時，記 : 的啟始電壓被回制平衡啟始電壓。這㈣荷平衡偏壓 列-致地發生在記憶元件之鮮±的每―個點。、 依照本發明之方法所述，其巾包括藉由第 ^降:記憶元件之啟始電壓，藉由第二偏壓排列以提高 結合第-偏厂輯列或第二偏壓排列。二二 =非列可被視為影響電子的第—動向及第二動向。㈣ 有負電壓，則電子的第—動向係從閘極到 :何:果二it:的第二動向係從電荷陷入層到基底。反 甲’極相對於基底有正電壓， 一 從基底到電荷陷入層而電子 、〃、 向係 開極。當啟始電壓增加時，動向係從電荷陷入層到 而當啟始電壓減少時，電子^子的第—動向之速度減慢， 當啟始電壓增加時，電子的動向之速度加快。反之， 始電壓減少時，電子的第動向之速度加快’而當啟 禾一動向之速度也跟著減慢。這些 21 1250526 12826twf.doc/006 電子的動向使得啟始鮮衡啟始電縣集 使付在電荷陷入層之電荷的分佈平衡，並且笋生 曾 的每一個點，所以記憶元件啟始電壓維持固^值。^ 圖3A到圖3D所緣示為在改變電荷的分佈之 3A)，以程式化（圖3B)與抹除（圖3C)的循環過程，並且顯 示利用偏壓湖方式來轉記憶元件之電荷陷存' 的電子（圖3D)。 曰τ饮仔 #圖所繪示為在一次平衡動作之後的電荷陷入記憶 元件之簡圖。如圖3A所示，基底包括n型重摻雜區35〇、36^ 以及介於η型重摻雜區350、360之間的p型淡摻雜區37〇。 此圮憶元件之結構從基底由下而上依序為氧化層，電 射陷入層330，另一氧化層320以及閘極31〇。 圖3Β與圖3C所繪示分別為程式化與抹除記憶元件之 偏壓排列的例子。 ~ 圖3Β所繪示為圖3Α的電荷陷入記憶元件，在經歷通 道熱包子注入之後的Μ圖。其中’源極350的電位為〇伏特， 汲極360的電位為5·5伏特，而閘極310的電位為8伏特。偏 壓排列使得通道熱電子，如電子332，從η型摻雜之通道37〇 傳送到電荷陷入層330，且集中於靠近有供應正電壓之汲 極的區域。而電子331是在電子注入後被阻陷於電荷陷入 層330的例子。其他的程式化偏壓排列(偏壓排列為了建立 高啟始偏壓排列狀態）適用於其他實施例。典型的程式化 偏壓排列方式包括通道初使化二次電子注入（channd initiated secondary electron injection，CHISEL)、源極側注 22 1250526 12826twf.doc/006 入(source side injection，SSI)、汲極大量熱電子注入(drain avalanche hot electron injection，DAHE)、脈衝激烈的基底 熱電子注入(pulse agitated substrate hot electron injection， PASHEI)等寫入技術，以及正閘極電場以促進F_N穿隧作 用與其他偏壓排列可以將電子注入電荷陷入層者。 圖3C所繪示為圖3B之程式化後的電荷陷入記憶元 件、纟工歷包括熱電子注入之價帶間的穿隨作用之簡圖。閘 極310的電位為_3伏特，源極35〇的電位為〇伏特，汲極3⑼ 的電=為5.5伏特，而基底370的電位為〇伏特。偏壓排列 方式藉由電洞之價帶間的穿隧作用產生熱電洞，如恭 洞334從靠近汲極36〇的區域加速注入到電荷陷入層伽二 而電洞333是在電洞334注入後被阻陷於電荷陷入的 =。在此區域的電顺注人等效上減少電子在電荷陷入 中對啟始電壓的影響。因此在幾次程式化與抹除的 位ίΠ 贼子_在電荷陷人層#奴道中央的 〇中進而干擾了低啟始電壓狀態，並使元件的掊 電他的抹除偏壓排列方式(為了建立低啟始 =有問極的電子注人，電子直接穿_出，或電洞m 圖3D所!會示為圖咒之電荷陷入記 -被陷入的電子335因為遠離電 :：圖丄顯 洞333中知，"0 丁置所以無法電 亚且干擾可能被取得的最小啟始電壓。藉由 23 1250526 12826twf.doc/006 提供如上述之圖1B的電射衡偏_财式 的分佈平衡，而電荷陷入層中的電荷分佈之:電= ^除多餘的被阻陷的電荷。在這裡例子，閘極位1 伏特。從閘極職底錢道地區_電奴電壓， 頂介電層、電荷陷入層與底介電層組成之膽，對類^ 的記憶it件而言，削、純7伏特/奈米，最好是約 伙特/奈米，而對類s〇N〇s的記憶 小二-. 7奈米，且最攸約為七伏特/奈米。在 源極31〇、及極鳩和部分基底3?〇的電位為〇伏特 動向機制，γ子二電=3==作用之電荷 入層33⑽以去除從電荷陷人層33q 如了^ 洞330。此外，藉由像電場促進穿隨 =二如电 將==人層33_以抹除的殘餘電子33=除向=底 370^貫上，電場促進由電荷陷人層到通道的穿隨作用: ，層330中的電荷分佈平衡，藉由去除在程== =積在電荷陷入層33。中的殘存電子，例:=盾 的；IT的時間内藉由使間極310到電荷陷入層33〇 的^注入中和電荷陷入層330中的過多電洞334 24 1 = 時’記憶元件的啟始電壓恢復 ' ϋ 1^個讀平衡偏壓排朋時發生在記憶 125鴨 :wf.doc/〇〇6 間的脈衝，以〇_ 〇又5又偏堡排列方式供應長時 接近均衡之纟 ./為°卩5，然後就可達到均衡或者 的那檨\里忐，电荷分佈的平衡就像在圖3A裡說明 1到50毫秒排列^式被供應短時間的脈衝，例如以 平衡狀態//、、°" ’則電荷的分佈傾向於平衡但是還不到 圖4所績示為在多次記憶元件程 =電雜入記憶元件的電荷分佈之典型的;= ==::1° ’且此記憶元件未經過任何的 -二抹?盾接者’在步驟420及步驟43〇中，記憶 由第一偏壓排列與第二偏壓排列而被程式化盥被： t在步驟440中，判斷關於程式化與抹除循環區間是:ί 旬未二:0果Γ尚未中止’則記憶元件係再次程式化420 二抹ΐ ’若區間中止則繼續步驟45。。在步驟45〇 中’猎由第三偏麟狀變記憶元件之電荷的分佈， 極到基底之通道區有-個電位之電壓，將其除以由= ^、電荷陷入層與底介電層組成之Ε0Τ，對類取⑽的^ 憶元件而言’約小於-0.7伏特/奈米，最好是約為_1〇伏特 奈米，而對類SONOS的記憶元件而言，約小於·〇3伏特 奈米’且最好是約為-1.0伏特/奈米。 、 在不同的實施例中，第一偏壓排列與第二偏壓 引起一個或多個電場以促進穿隧作用，熱電子注入2、列 熱電子注入(CHEI)，CHISEL注入，以及/或如價電 電子注入(BTBTHH)，而不同的偏壓排列方式下，^衣/、、 25 1250526 12826twf.doc/〇〇6 動向可⑨相同或不彳目同。錢，在多數料同偏壓排列下， 不論個或多個電荷的動向機制皆相同，第一偏壓排 列第_偏壓排列與第三偏壓排列任一個都以不同的偏壓 排列方式在§e，lt7L件上，任—都結合不同的電壓在記憶元 件的端子上。 在一些具有代表性之特定的實施例中，第三偏壓排 列相對於記憶70件之祕、祕與基底，置於閑極一負電 位；第-偏壓湖使得熱電洞m第二偏壓排列使得 電子注人’以及第三偏壓排列使得電場促進㈣作用。上 述之電位強度對類聰)M的記憶元件而言，約小於_〇7伏 奈米’最好是約為-i.O伏特/奈米’而對類s〇N〇s的記 m而言’約小於_0.3伏特/奈米，且最好是約為_1〇伏 将/余米。 圖 崎示為在乡切式化麟_環之前，加入電 何到电何陷人記憶元件中之典型的流程，且在數次 =抹除的循環後’改變電荷陷人記憶元件中之 _ 佈=過程類似於圖4的製程。絲，在多次程式化記憶 凡件與抹除記憶元件的步驟52〇、530夕乂 . ’ 入記憶元件中 = 喿作而提高記憶二^ 4疋了達到的。在元成步驟515後，此 於抹除或程式化制啟始電壓，到 =1始4小 確認之記料件的·。 、故初及抹除 係使用上述之偏壓排列平衡脈衝將電荷力^ 步驟515中 圖 6所緣示為啟始電壓與程式化和抹除循環的; :欠數之 26 1250526 12826twf.doc/〇〇6 對應關係圖，以及比較電荷八 始電壓。錢雜人射前後的記憶錯之啟 歷不同次數的程式化與抹佈改變前’記憶元件經 點)是代表電荷分佈改鐵〜％。資料標示610(空心的圓 域有630、64〇、65〇與：、:己=件。資料標示—的區 變電荷分佈前，狀元件每°^63G中’母—個操作改 與抹除循環。纽綱巾:^㈣經賴次程式化 除循環後，每—個改變次誦次程式化與抹 Γΐ、=次程式化與抹除循環。在位細中，在 二二_次程式化與抹除峨，每一個操作改變電 。’，憶71件每次操作都要經過麵0次程式化與 #德=位置_中，在第一次5_〇程式化與抹除循 ===操Γ改變電荷分佈前，記憶元件每次操作都 的式化與抹除循環。當程式化與抹除循環 的二人數透過資料區域63()、_、㈣與副增加時， 個Ϊ做變電荷分佈前，記憶元件的啟始高於抹除確 二电壓/而造成啟始電壓窗的關閉。資料標示620(實心的 =點^是代表經過如上述之圖3 D的偏壓排列使電荷分佈改 ^的記憶元件。除了資料標示63〇之外，所有的資料標示_ ^大於臨界線67〇所指出之抹除確認的電壓3 8伏特。資料 標示6 _甚至是大於臨界線6 8 〇所指出之程式化確認的電 壓5·3伏特。資料標示63〇、64〇、65〇與66〇顯示記憶元件 可達到之最小啟始電壓的程度。除了已經歷一百萬次的程 式化與抹除猶環之後的記憶元件，資料標示620顯示改變 27 1250526 12826twf.doc/006 電荷分佈的操作成功地降低記憶元狀啟始電壓 抹除^認電壓之臨界線㈣。如圖所示，在操作改變電行 Γ布刖，ϊί化與抹除循環的次數增加會造成記憶元件的 取小啟始電壓上升’因為通道上的電荷缺陷層殘餘電子辦 加，無法透過電洞抹除。因此，圖6的、^ 之偏壓排列平衡安插在程式化與抹除彳《中間且每 次的程式化與抹除循環後發生一次偏壓 4 復到平衡啟始電壓，以維持最低可達到的啟始電壓猎1人 圖W會示為啟始電壓與程式化和抹除循環的次數之 對^係® ’並簡示透過供應電荷偏壓排解 ，件的啟始電壓轉—致。其巾，此列^ .1000^ 後，閘極的南負電壓之相對長脈衝為2 4 示710(實心的圓點)代表繼程式化操作之後 啟始電壓。資料標示72G(空心的圓 ：= 作的記憶元件之啟始。如㈣2鋒人抹除“ i。。萬次程式化和抹除循環，而經:未 電壓仍然低於目標啟始電壓，約37伏特于知作之後的啟始 则係圖，並 平衡操作以改變電荷分佈前的記情二：戶:代表為負電何 作之前，即使在使用抹除脈衝很二後 注入法無法將殘餘電子抹除，再多的抹 28 1250 f.doc/006 US的啟始電壓°資料標示82G(空心小圓點）所代f 冋樣為在負電荷平衡操作之後的記憶元件。如圖所示，二 由秸式化與抹除循環可產生最小的啟始電二二藉 衡操作即迅速消除預。 ❿^何平 係圖圖啟始電㈣變化餘存的時間之對應關 ，、圖，亚且以一個僅被程式化而沒有經歷任何 ^楯％的纪憶兀件，和一些經歷很多次程式化與^除 的記憶元件來做比較。圖形910所繪*沒有經任何程= =除循環的-個僅被程式化的記憶元件，以致於有: 电何之保存。920和930所繪示為已經歷15〇〇〇〇次 記憶元件’且每簡次程式化與抹除循環就Ϊ 们負$辨衡·。圖職0為在負電荷平衡操作之後， 對-個已經歷循環的記憶元件做㈣保存的立即測試 之’圖形930為在負電荷平衡操作之前，對 ^記憶Μ所做的資料保存賴。為了加速保存g ^ ’供應閘極-10伏特的電位，因此加速了從記憶元件的 =何陷入層中被阻陷的電子逃逸速度。因為，紐始電壓 ^變很多表示保存的狀態不佳，而在圖示中可看出負電壓 平衡操作有助於改善記憶元件的資料之保存。 圖10所緣示為啟始電壓的變化與保存的時間之對應 關係圖’並魏較在任何程式化與絲觀之前，具有負 電荷平衡操刺記憶元件，與後來經歷額缝的程式化 與抹除循環。資料標示_(實心、的圓點)所代表為一個僅 被程式化而沒經歷任何程式化與抹除循環的記憶元件。圖 29 :wf.doc/006 1250526 12826tv m (工〜夂形）分別代表具有150000次程式化盥抹除循 ί r=::次J式化與抹除循環以及1000000次程式化與 =電荷分佈改變的操作。在電荷分 ==沈; =fH=2GG，咖帅b與絲«，與1，嶋， 期庫用導:二::環的記憶元件，負電荷平衡操作的週 观用*致貧料保存的特性大致不變。 荷平Ξ::繪:::，除循環前先執行負電 二改變電荷陷入層中的電荷= 先環:==之 提供-個新記憶元件，且 乂. 中 化與抹除循環。在1115牛又有經過任何的程式 增加電荷到記憶元件中應==以 ，：止的決定。如果不，間U二:著是 在步驟1150Φ，益山斤— 戶、货則，接者步驟1150。 分佈。第三偏壓元件裡的電荷 藉由從_電荷陷:層= 在二二和:道:1，得到平衡電荷的分佈。以及？ 、& 1 n倾衝且其脈衝長度足以聚集記 30 1250526 12826twf.doc/006 憶元件的啟始電壓於目標啟始電壓的陣列上，如例子中的 -20伏特之脈衝長度為〇.5秒到1〇秒。在不同的實施例中， 在-個隨機的程式化與抹_環的次數後，間隔就中止， 以及/或此時的記憶元件抹除失敗。在另一個實施例中， 間隔時，包括開始到結束的時間，例如從供應電源到記憶 元件枝為直到屯源供應完畢。因此，在打開機器後第三偏 壓排列即被供應。 圖12所繪示為本發明的較佳實施例之積體電路的方 、 框圖。如圖所示，積體電路125〇係包括記憶陣列12〇〇、列 φ· 編碼器讓、行編碼器12〇3。記憶陣列12〇〇係於一個半導 體基底上制，且局限在電荷陷人減元件之記憶陣列。 列編碼裔1201被耦接到大量的字元線12〇2，並沿著記憶陣 列1200之列雨排列。行編碼器12〇3被耦接到大量的位元線 1204，並丄著§己憶陣列12〇〇之行而排列。位址被提供 到U非1205上’為了到列編碼器12〇1與行編碼器。 感測放大器和資料輸入的架構12〇6透過位元線12〇7被耦接 到行編碼器1203。資料的提供是從積體電路1250的輸入/ m 輸出接口透過資料輸入線1211提供，或者從内部資料源及 在積體電路1250以外的其他資料源提供到資料輸入架構 1206。資料的輸出是透過資料輸出線1212從架構12〇6的感 · 測放大器到積體電路1250的輸入/輸出接口，或者到内部 及積體電路1250以外的其他資料到達站。偏壓排列狀態機 1209係用來控制偏壓排列的應用以提供電壓〗2〇8，如確認 抹除及程式化的電壓，第一和第二偏壓排列是程式化操作 31 1250526 12826twf.doc/006 及降低記憶元件的啟始電壓，而第三偏壓排列是為了改變 記憶元件中電荷陷入層的電荷分佈。 在圖13和圖14中，提供一個技術結合抹除程式或其 他步驟一起使用，以建立一個記憶元件之低啟始電壓。在 圖13中，藉由抹除命令(13〇〇)做抹除程式的初始化。嘗試 錯誤點’在抹除步驟中N值被調整到〇。在一些實施;中 的抹除命令，符合習知之快閃記憶體元件之典型的區段抹 除操作。由於抹除命令，一個有偏壓排列的步驟被設立。 ，一實施例中，有偏壓排列的步驟之第一個偏壓排列操作 ，為了在記憶元件（1301)的區段引起熱電洞注入的一次偏 壓排列。例如，在區段内的字元線有大約_3到_7伏特的偏 壓排列，耦接到記憶元件之汲極的位元線有大約+3到+7 伏特的偏壓排列，並且利用源線耦接到區段内的記憶元件 之接地的源極，因此，開始抹除操作使得鄰接區段内的記 憶元件找極端的電荷陷人層之_側有熱電敝入。在執 j電洞注人偏壓排狀後，對每—區段_記憶元件藉 由執行抹除確認㈣，錄態機或者其他邏财定抹除操 =功與否。因此，在下-步裡，算法確定記憶元件是否 通過確認操作(1302)。如果記憶元件沒通過確認，則索引 ^^則）’且算法是否已經達成最大的數目 。如果最大雜量已經被執行而沒有經過證實， 牛^驟失敗(1305)。如果取大的數量沒被執 =返回㈣以複算熱電洞注人_排列。如果在 1302 ’記憶元件通過證實，則電射衡偏壓操作，如同上 32 1250526 12826twf.doc/006 石M Λ n〜以j卿包括個負間極電舰衝，且按10 ϋ令為—個長度’以及例如大約％毫秒。這 衝傾向於平衡記憶元件的電荷分佈且使被阻陷的電 :1效，_足以改善記憶元件特久師性。 =衡^操作之後，抹除確認操作被重複(13G7)。如果 32，_確認’則算法迴路到步驟⑽然後是 否和複算或者下降，職定於最大的再試數量。 如果^驟1307的算法通過，則抹除步驟即完成（謂）。 化。心二猎令(1400)做抹除程式的初始 2曰，先點’在抹除步驟作值被調 此 =t:除命令，符合習知之快閃記憶體元件之典； =抹除操作。由於抹除命令，一個有偏壓排列的步驟 被汉立。於此例中，在抹除命令之後，電 被使用如上述之(1401)引起電子注入和電子排出。^荷平 括一個負閘極啟始電壓脈衝，且按卿〇〇 笔秒的命令為-個長度，以及例如大⑽毫秒。 列傾向於當電荷分佈的平衡時，目標啟始電壓使電 何儲存在記憶元件裡龍段内。在其他實施例方面，為了 達到，或者差不多達到每_個抹除循環期間之電二声 的平衡狀態，電辭衡漏制包括— ς 衝:且ί有50__毫秒的命令長度。負開極電;： 衝見度疋根據S己憶几件陣列的實施例所選擇的管 考慮到區段抹除程式，熱電敝人偏壓排列使用和 33 I25〇m： f.doc/006 因素的長度。在料壓_触式财巾，下 執行在記憶顿刚)的區段提供熱電洞的 列，麵接到記憶元件之沒極的 ^的偏昼排 地的源極因此，開始抹轉作使得鄰錢段㈣ 之汲極端的電荷陷人層之—側有熱電洞注人。在執 洞注入偏壓排狀後，對每—區段内的記憶元件藉由= =:作在Γ;ΐ或ΐ其他邏輯確定抹嶋成: ，、否□此訂法確定記憶 認操作（剛）。如故憶元件沒通 (:!，且算:確定是否已經達成最大的數；ΐ:口 ⑽6!。如果最大的數量沒被執賴05,則步么= 以後异熱電洞注人偏壓排列。如果在步驟咖，記 通過確認’則第二電荷平衡偏壓排列即同時引起電付入 和包子排出’如上面所描述的—樣 ，作包括-個負問極電壓脈衝，且按10到10:::】 二：為-個長度，以及例如大約50毫秒。這樣的脈衝 =平衡記憶元件的電荷分佈且使被_的電洞無效，因而 =改善記憶元件的持纽和可#性。在本發明之實施例 面’步驟1407的第二電荷平衡偏壓排列沒被利用。在1401 ^電荷平衡偏壓操作及丨術的電荷平衡偏壓操作之脈衝 又可能比只有—個電荷平衡偏壓操作之實補來得短 34 1250微__ 步驟1407的電荷偏壓·操作之後，抹除確認操作被重複 (步驟1408)。如果記憶元件沒有通過確認，在回到算法迴 路=步驟M04。然後，增值索引n和複算或者失敗覺決定 於取大的再試數量是否。如果在步驟14〇8，通透過抹除確 認’則抹除程式被完成(步驟1409)。 圖15是啟始電壓與時間的關係圖，此時間是指負閘 極電荷平衡偏壓排顺供應到低啟始電壓之記憶元件的時 間長紐，平衡脈衝被用於低啟始電壓記憶元件的偏壓排列 充電^時間的長短，例如是聽憶元件在沒有程式化與抹 除循環之前就像在圖1A和圖1B中的說明。有4種圖示包括 1510(空心三角形）、152〇(實心的三角形）、153〇(空心小圓 點）和1540(實心的小圓點），在各種各樣的閘極電壓比啟 始包壓會集的差別速度。這個實驗的記憶元件有長度/寬 度尺寸為〇·5微米/0.38微米，還有Ονο的厚度（氧化物_氮 化物"氧化物）分別為55埃、60埃、90埃，以及ρ型摻雜多 晶矽之閘極。在任何程式化和抹除循環之前，負閘極電荷 平衡脈衝包括在建立於源極、基底、汲極基礎上時，在閘 極陰性的電壓之平衡脈衝被使用。資料標示151〇提供_21 伏特到閘極；資料標示1520提供-20伏特到閘極；資料標 不1530提供19伏特到閘極；資料標示154〇相當於提供_18 伏特到閘極。資料標示1510、1520、1530和1540的啟始電 壓全部會集到普通電壓1505，約3·8伏特。負閘極電壓的 更馬強度引起啟始電壓的更快的飽和。由於大約_21伏特 在閘極上，啟始電壓實質上被會集約仏丨到^秒的脈衝完 35 1250碰 twf.d〇c/〇〇6 ，他實施例提供更高強度的閘極電壓以減少需要的時 ^ ’或者使用更低強度的閘極電壓以增加需要的時間，而 =電壓回歸到平衡電壓上。⑽堆疊結構的厚度或 =的底氧化層將增加需要的時間，或者需要更高強度的 =極電壓，把啟始電壓回歸到平衡電壓。同樣地，〇n〇 2結構的厚度或者更薄的底氧化物將減少需要的時間， =需要較低強度的貞閘極電壓，把啟始電壓回歸到平衡 電壓。 圖16和圖17是啟始電壓與時間的關係圖，並且由於 荷陷人層中的電荷分佈之偏壓排列，顯示記憶元件 、术中行為。記憶元件之長度/寬度為〇·5微米/〇·38微米。 關於圖16’多個不同記憶元件之啟始電壓代表沒經 二壬何程々b與鎌循環或者Μ程度地提升後，分別 =個圖f刪、162G、咖、1640和1650分別表示之。 牦加這些電子之後，161〇的記憶元件有大約5·3伏特的 啟始私壓、1620的記憶元件有大約3 〇伏特的啟始電壓、 1630的記憶科有大約2·4伏特的啟始電壓 、1640的記憶 兀^有大約2.0伏特的啟始電壓以及165〇的記憶元件有大 、、礼5伏特的啟始電壓。如圖所示，說明這些記憶元件之 啟始電壓的變化與時間的關係，隨著_21伏特的負間極電 疋被供應制㈣建立在雜、基底和祕基礎上。在經 過大約1秒的負閘極偏壓之後，符合圖形161〇、162〇、16邓、 1640與165〇之挪元件全部朝向—個_致的平衡啟始電 會集，大約3.9伏特。 36 1250徽 twf.doc/006 關於圖17，藉由熱載子注入包括通道熱電子注入及 熱電洞排入，有4種圖形1710、1720、1730和1740之記憶 元件的啟始電壓被建立◦圖形1710之記憶元件的啟始電壓 被提升到約4·9伏特。圖形1720之記憶元件的啟始電壓被 提升到約4.4伏特。圖形1730之記憶元件的啟始電壓約是 3.3伏特。圖形1740之記憶元件的啟始電壓大約是3.丨伏 特。圖示為說明隨著-21伏特之負電壓被供應到閘極，圖 形1710、1720、1730與1740之記憶元件的啟始電壓變化和 日寸間的關係，且建立於源極，基底和汲極基礎上。在經過 大約1秒的負閘極F-N偏壓排列，圖形1710、1720，1730 與1740全部向一個一致的平衡電壓會集。 圖16和圖17說明儘管電荷注入種類之不同或記憶元 件的不同的啟始電壓，而偏壓平衡的應用足以引起電子注 入和電子排出，達成平衡電荷分佈，及恢復記憶元件的啟 始迅壓到他們的平衡啟始電壓，而可以消除過多的電洞或 者殘存的電子，使得記憶元件免於受到_抹除及穩定度 的問題。在其他實施例中，可以提供更高強度的負問極電 壓以減少所需的時間，把啟始電壓浸透到平衡電壓，或者 供應較低強度的㈣極電壓以增加所需的時間，把啟始電 壓恢復到平衡電壓。 圖18是啟始電壓與時間的關係圖發生在不同的通道長 度的記憶70件上的行為。符合_181G和腳之記憶 的通這長度為G.38微米，而符合圖形183()和184之記情元 件的通道長度為0.50微米。_182()、腳之記憶元料 I25〇526_ 甶通道熱電千增加到電荷陷入層，使啟始電壓提高。 圖 圖 形1820之記憶元件的啟始電壓被提升到大約5 2 =特 形1840之記憶元件的啟始電壓被提升到大約5石伏特。 形lSlO和刪並沒有題任何程式化雜_環 二 說明圖形1810、182〇、183〇和屬之記憶元 ％ 之變化與時__，並隨著_21伏特的負電壓秘= 閘極，且建立於源極，基底侦極基礎上。相當於記情元 件1830和圓向-個一致的會集大約3·8伏特。圖形咖 和1820之記憶兀件向一個一致的會集電壓，大約3 $伏 圖18·示具有不同通道長度之記憶元件麵不同之平衡 電壓’圖職财不同的通道長度的記憶元件向不同平衡 啟始電壓浸透。但技道長度的差別不應是決定平衡電$ 的位主要貝獻因素’以致於在穿過一個陣列的通道長产 方面的變化在_裡對平衡啟始電_錢分佈可以忽ς 影響。 在1850中說明通道長短之影響，較短的通道長度之 記憶元件有更低的啟始雜和更低辭衡電壓。因此， 了改變電荷分佈的偏壓射彳制，縮小記憶元件通道的長 度將降低記憶元件的啟始電壓，與所供應的負閘極電壓^ =關係。在其他實施例中，可以提供更高強度的負問極 电堅以減少所需的時間’把啟始電壓恢復解衡電壓，或 者供應更低強度的貞問極㈣以增域 電壓浸透到會錢壓。缝，在顿啟始電壓的變f匕^ 透過不同的功函數而選擇閘極為材料，高的功函數材料傾 38 1250526 12826twf.doc/〇〇6 向於降低會集啟始電壓。還 化可以透過選擇頂氧化層和底氧2衡啟始電壓方面的變 以化層或底氧化層之穿隨作用^之材料’且有助於頂 傾向於降低平衡啟始電壓和摔作頂氧化層之穿隨作用 圖^圖2時是顯示—個偏^排 _記憶元件之啟始電壓的可。 係圖，祕躲具有電砂佈次數之關 件。第一位元姑# 卜 巾旳正吊雙化之多位兀記憶元 一位元被a 1 ’且在圖形191〇(實心小圓點）中第 4,取’而在_〇(空心小圓點)中第二位元; ;二_呈式化，且在_〇(實心三角 !:。，则(實心正方粉，第 取。ίγ1960。(空心正方形)中，第二位元被抹除且被 :朽干二立儿被程式化時’1毫秒閘極電壓是u.5伏特， 與源極電壓其中之-是5伏特，另一個是〇伏特， 基底是_2.5伏特。在程式化的操作下，CHISEL寫入枯 ^吏電荷陷人層的電荷發生動向。當位元被抹除時，p 私閘極電壓-1.8伏特’汲極電壓與源極電壓其中之—^ 另-個是〇伏特’而基底則是〇伏特。在抹除操作下疋 电荷入層的熱電洞發生運動。在抹除循環期間， 偏壓排列傾向於平衡電荷陷人層_電荷，且被用於私 5〇毫秒脈衝與_21伏特的閘極電壓和接地的源極，没極二 基底。如圖所不，啟始電壓在1〇〇，〇〇〇個p/E循環後維持 39 !250526 twf.doc/006 12826^ 在一個好的分佈上。 圖20所㈣為啟始電壓與程式化和抹除循環的次數 之關係圖’像㈣之多位元記憶元件―樣。不過，與圖19 =同的是，在抹除循環顧，改變電荷分佈的負閘極偏壓 排列不是被供應到記憶元件。因此，電荷陷入層的電荷干 擾是在程iUb無__缝增加時，而料化和抹除 循環的次數增純提高啟始電壓。第—位元餘式化，且 在記憶元件2010(實心的小圓點）中第—位元被讀取，在記 憶元件遞(空心小圓點）中第二位元被讀取。當第二位元 f程式化，且在記憶元件删(實心三㈣)之第—位元被 頌取時，記憶元件2_(空心三角形)之第二位元被讀取。 ^己憶το件2050(實邱正謂）巾，第—位元被抹除且被 =取、。，記憶兀件2060(空心的正方形）中，第二位元被抹 二且被項取。不卿次的程式化和抹除彳轉，啟始電壓隨 者抹除和料傾倾合理的提冑，且在次程式化和 圖19和圖20所繪示為啟始電壓與程式化和抹除循環 數關係圖，顯喊行—個偏壓制傾向於平衡電荷在 = i：:7C件内的均勻分佈，或者、;肖除在記憶元件内的啟始電 堅ί除和料化簡所遺留下來的齡電子。在其他實施 歹1 ’提供更南強度的負開極電壓以減少所需的時間，把 =電壓恢復到平衡啟始電壓，或者供應更低強度的負間 虽弘壓以增加所需的時間，把啟始電壓恢復到平衡啟始電 ίί循環之後’記憶元件的啟始電壓隨著沒有在此描述的 電荷平衡操作而提升，且至少超過丨伏特。 1250 526 twf.doc/006 I2826t 壓。 圖21所繪不為啟始電壓的變化與保存的時間之關係 圖，且比較記憶元件有無使用負閘極脈衝，並傾向於平 電荷分佈。圖形2110、2120、2130和2140的記憶元件全部 都經歷過10，000次的程式化與抹除循環。但是，在抹除 圖形2110和2120的記憶元件之循環期間，假設圖形統稱^ 2125，則負閘極脈衝被使用在記憶元件裡以改變電 佈。對圖形2130和2140的記憶元件來說，統稱為圖形214^ 負閘極脈衝沒被應用於記憶元件。因為啟始電壓的更大讎 化代表更壞的數據保留，圖巾顯示平衡電荷分佈的操作以 數據保留。在保存期__，負電 [為-7伏特，其被用於記憶的·。_㈣和㈣之 憶元件的負閘極電壓_9伏特被用於圖形期和214〇的_ 讀的閘極。由於增加的電壓壓力，在圖形助中: 的記憶元件保存的更差。此外，在圖形2145中，^ 圖形214G比213G的記憶元件保存的更差。 衔二:緣：為：個具有混合偏壓排列抹除程式的電 二 過熱制注入與電場幫助電子 電荷陷二降:，件的啟始電壓，且平衡 2250 πα Γ 其中’基底包括摻雜區域 2260 ㈣域勘且介於摻細場域、 氧納括氧化層觸、電荷陷人層2230、另一 T =_及_21()。其中’氧化層纖配置在基底 、何陷人層2230配置在氧化層2·上，氧化層222〇配 41 1250¾ f.doc/006 ^在電荷陷人層上’閘極配置在氧化層薦上。而間極的 電位，·23储，源極和祕的電_是3伏特，基底 位則疋G伏特。基底2270接地。在這個混合的偏壓排 次電荷運動進行。在—次的電荷動向，熱電洞從源 極2250和汲極22_缺人電荷陷人層223⑽電荷因 =記憶兀件的啟始·。在另—個電荷動向，電子則 動向從閘極22_電荷陷人層223Q。在又—個電荷動向， 來自電相人層223G的電荷到源極225q，基底227〇，以及 汲極2260。從閘極221〇到電荷陷入層223〇的電荷咖兩次 的運動’以及來自祕225G和電荷陷人層奶⑽電荷 =3使=°3極226。是離開閘極的電子的運動的 貝例。使用潛在的電壓被像對—個特別的實施例做改變， 在捕7C件裡考慮到記憶元件和架_尺寸，材料

平倾始料。如上所述朗基底電伽人層電子排 出實負上發生在這條通道長度上的每—點，危傾向於 電荷陷入狀電荷分㈣平衡。絲敍靠魏極和汲極 區域的熱電财人㈣於增加記憶^件的啟始電壓的 之速度’與單獨以電場促進穿_用概，以 的抹除速度。 $文K 圖23是啟始電壓與時_關個，且以具有不同、、曰 合偏壓排㈣記憶元件做比較。具有源極和汲極電； 問極電荷平衡驗则，被胁圖卵職妙 … 個混合的題制_降低記U件·始錢和 平衡圖形2320、233G、2340以及235_記憶元件之電荷陷 42 125〇徽_ 入層^電荷分佈。為了圖形2310、2320、2330、2340和2350 的"己^元件，提供一個負閘極電壓-21伏特用於閘極，且 基底接地。在圖形231〇的記憶元件裡，源極和没極的電位 j 、寺在圖形M20的記憶元件裡，源極和汲極的電位 :、、、特在圖形2330的記憶元件裡，源極和沒極的電 位為3伏特。在圖形幻牝的記憶元件裡，源極和汲極 °在圖形235G的記憶元件裡，源極和汲極的電 ^ ，特。在圖23中顯示更大的電壓被用於源極和汲極， 二源極和汲極移動進入電荷陷入層，更迅速地 -"電壓。因此，在脈衝期間混合偏壓排列引起敎電 注入和電子排出的結合，其可使用短抹^ ，快，抹除時間。舉例來說，如果沒有熱電洞注入，則 =秒的命令被要求在圖23的記憶元件中建立 、〇、屯堅。如果有熱電洞注入，以源極和汲極上對稱 使用的3伏特引起圖23之記憶元件在毫秒内要求把啟 =壓恢復到平衡電壓。其他實施例提供更高強度的閉極 I：以減^使啟始電壓恢復到平衡啟始電壓所需的時間， 或者提供更低強度的閘極電壓以增加將啟始電壓恢復到平 衡啟始電壓所需的時間。其他實施例如增加或者減少持續 使用負閘極電壓’以便使啟始電壓接近會集電壓。立他實 施例改變源極和没極電壓分佈，以降低記憶元件的啟始電 壓之時間數量。 圖24和圖25係說明在降低記憶元件的啟始電壓前 後，電荷陷入層的電荷分佈趨於平衡。 43 1250526 12826twf.doc/〇〇6 除循環的新=:。=^何=化f 程式化與抹除循環。在一些實施例方面，在第 和抹除循環之前，傾向於平衡電荷陷人層中 ίΓ的式化和抹除循環之後’傾向於平衡i荷陷 循環。=刀，„之ί ’過程重複用另一個程式化與抹除 傾向‘r:中化在與= 循環操作之後’傾向於執行平衡電 圖23的過㈣員似於圖24，而圖娜過程類 個未經過程式化與抹除循環的記㈣ :分佈’發生於程式化記憶元件 方面:第且=化記憶元件2520之後。 =在弟—次程式化與抹除循環之前 傾向於執行平衡電荷陷入層的電荷分佈。 電愿日降錢^件之啟始 始於—個還、力 日日之电何分佈。圖26的過程也開 期。在26^ 新記憶元件 在勒中，—個式化操作之後， 降低記憶元件的啟始電虔且改變 佈。在-些實施例中，第—次程式化^===: 44 1250孤 f.doc/006 行改變電荷陷入層的電荷分佈之操作。 在一些實施例中，部分圖24、圖25和圖26的過程被 結合。在-個實施_，記憶元件的電荷分佈在抹除記憶 元件前後都被改變。在不_實施例巾，抹除記憶元件前 後混合偏壓排列被用於記憶元件。在又—個實施例中，圮 憶元件的電荷分佈在供應混合偏壓排列前後被改變。° 一種電荷陷入記憶體元件(例如Nr〇 之新的抹除方法被提出。此树首先藉^極注1；^ 以回到起始狀態。程式化操作的完成可藉由很多方法，例 如通道熱電子(CHE)，通道起始二次熱電子（CHISEL) ，入，，激烈脈衝基底熱電子(pAs卿或者 用加強熱電洞 在SONOS元件在件中），負_隨作用 抹糾L 以及其應用於區段的 負的^ +「區段抹雜仙間，附加_道抹除操作(用 負的閘極電壓、正的基底電壓或兩者 =:傾=平，入層中的電荷分佈。通道= 記情元件㈣订錢之絲_。同時提供過度抹除之 :態之目標啟始電壓vt的分佈能緊縮。再 電祠3因Γϋ?Γ能使阻陷於氧化物或氮化物的 造成的損空门笔何平衡法也降低熱電洞對記憶元件所 法可以得物衡一 45 1250526 12826twf.doc/〇〇6 在區段抹除操作期 用於任何時間或任何 、種電子平衡/抹除操作可應 選擇的方法是在通道抹除能。一種可 採用熱電洞注入，即θ u打開偏&排列接合，並且 結合熱電洞的抹除和抹除和熱制抹除同時發生。 可靠性。 道抹除可以增進P/E啟始電墨窗的 NR;::;述::衡/抹除方法可被應用在像 漏。電荷平衡/抹除特氧化層足以阻止電荷渗 通道長度。ϋ騎肖在電°衡° 無關於各種 道，而不是取決於j 貫質上整齊的穿過這條通 用在此描述之電^平箱的尺寸大小。因此，使 言有改善ίΐ靠，對nr_之元件而 他方法結合，以於記憶元件中建立高啟始電 件首ΪΓ 。這方法包括再填入操作，其中記憶元 2偏塵排列引起—種高啟始電麗狀態，然後電荷平 二，由引起電荷從電荷陷入層的淺陷牌中排出，被應 到^於降低啟始電壓，接鶴由第二脈衝㈣電荷注入 27二荷陷广層中’此時電荷陷入層以負電荷再填入。在圖 驟。二，由程式化命令（區塊27〇〇)以初始化程式化的步 铲。、嘗試錯誤點，一個索引n被調整到零供程式化之複算 使用，並且一索引m被調整到零供再填入程式使用。 些實施過程中，程式化命令符合習知之快閃記憶元件 46 1250526 12826twf.doc/006 元件的一位元典型操作。由於程式化命令，偏壓排列的程 式被設立。在一個實施例中，在偏壓排列的程式過程中的 第個操作疋執行熱電子注入記憶元件之偏壓排列主要是 程式化操作（區塊27(H)。例如，通道起動二級電子注入被 在-次第-個偏壓排列方面引起。這對在記憶元件被編程 式裡使建築物電荷陷入層的電荷的一側引起電子注入。在 執行電子注人偏壓排列之後’―狀態機或者其他邏輯確定 程式化操作成功-程式化證實操作的使用的每記憶元件是 =。因此，在下-步裡，算料定衫記航件透過證實 #作（區塊2702)。如果記憶元件沒透過證實，缺後索引n 是增加的（區塊2703)，並4法確定是衫引已經達成一 預指定的再試（區塊2704)的最大的數目N。如果最大的再 =的數量已經魏行而沒有透過證實，然後程式失敗（區， =2服）。如果最大的再試的數量沒被在區塊綱執行， =後程式回來職區塊27()1複#電子注人偏獅列。如果 扑，=元件通道證實，然後算法確定，是否被 數量已經透過確定是否索引米已經達 匕的取大賴(2706)被執行。如果丨米不等於m 合再填人算法適合的_電荷然後，·引起電子 :卜的支持的在淺的陷阱内的電子的 =於關於議描述的那樣被使用偏

St 衡 淺的能量陷_電子被排出這條通道二==引= 47 注入被引起，因為記憶元件在重新填補循環期間有負電荷 的比較高的集中。在電荷平衡以偏壓排列影響操作之後， 那些索引（區塊2708)增值算法，和返回再^入引起區塊 2701電子注入的那些偏壓排列。如果記憶元件已經經歷再 填入行動的數目，然後算法被完成（區塊27〇9)。 具體來說，此技術包含脈衝式的電子平衡，請參照 圖27 ’圖27所緣示為本發明之|置巾程式與抹除流程圖， 或是程式控制流程圖。具體來說，當此程式操作時，此技 術包括圖4，5，11的演算法實施例，以及圖冰26所描述 之再輪入過程。 圖28和圖29疋以數據說明圖27中新輸入資料操作程 序。因為程式的偏壓排列引起起始通道二次電子 / c^msEL)殖入電流。這些數據是在p型複晶閘極似nr〇m 記憶元件中以第一次脈衝電子平衡波（以_21伏特閘極電 壓，與汲極。源極和基板無電壓，歷時約一秒)所整理出， 建立-大約3.8伏特的啟始電虔。缝，循環資料再填充 過程。每個資料再填充循環包括提供-因為電子平衡瞬間 脈衝（閘極電壓-21伏特，汲極、源極、與基板瞬間零電 壓）而引起偏壓排列造成的CHISEL注人電流來建立 始電壓值約5·3伏特之記憶元件。 圖28所繪示為啟始電壓與再填入操作成功的猶環 五個電壓平衡脈衝波時間。28〇〇顯示在第一個歷時一毫和、 的電子平衡波中，電壓從5.3伏特降至4.9伏特。在28〇1 f 即下-個再填入循環中第二個歷時一毫秒的電子平衡波電 48 125〇氣 '.doc/006 二、、,至士1伏特。在2802,即第三個再填人循環， I弟一固歷日寸一耄秒的電子平衡波電壓由5.3伏特降至5.2 :特。在2803，即第四個再填入循環，第四個歷時一毫秒 ^電子平衡波電壓由5·3伏特降至5 22伏特 。在2804 ，即 =個再填人循環，第四個歷時—毫秒的電 由5.3伏特降至5.23伏特。 书、 圖29與圖28顯示相同數據，說明在每一個成功的再 啟始電壓方面的下降情形。因此，在第一個再填 =循壤期間’啟始電壓電壓從大約5.3伏特降到大約4.9伏 、:在第2個再填入循環裡’啟始電壓降低到大約51伏特。 =弟5個再填人循環，啟始電壓變化量因為再填入循環中 平衡脈衝波·引賴捉電子能量造賴譜轉移而開 ^和’所以在_電子平衡脈衝波所引㈣電子流失減 圖30和圖31緣示為圖27再填人循環中因為程式偏壓 =列而引起通道FN貫穿電流及—閘極輸人正電流的數 ^數據由-P型複合單晶體閘極似NR〇M的記隱元件與 個執行電子平衡脈衝(m伏制極電壓，汲極，源 ^基板歷時大約—秒的零電壓），建立大約3.8伏特的啟 :二壓。然後’許多再填人循·使用。每個再填入循環 =有-電子平衡脈衝⑽極電壓在_21伏特，祕，源極 、土板為令伏歷日$大約4毫秒）包括使用一次偏差安排（引 已通道FN通道電流把記憶元件的啟始電壓確立到大約53 伏特）。 · 49 12505為_。· 圖3 〇是啟始電壓與再填入循環期間五次電子 衝時間圖。2800顯示在第一個歷時一毫秒的電子平衡波 中，電壓從5.3伏特降至5.05伏特。在28〇ι，即下L個再 填入循環中第二個歷時一毫秒的電子平衡波電壓由5 3伏 特降至5.16伏特。在2802，即第三個再填入循環，第三 個歷時一毫秒的電子平衡波電壓由53伏特降至5·2伏了 在2803，即第四個再填入循環，第四個歷時—毫秒帝 平衡波電壓由5.3伏特降至5·22伏特。在28〇4，即第=個 再填入循環，第四個歷時-毫秒的電子平衡 伏特降至5.25伏特。 包1由5._3 圖31與H3G顯示相同的數據圖，制在每—個 入循環之啟始電壓的下降情形。因此，在第—個 盾 環，間，啟始電壓電壓從大約5·3伏特降到大約5 〇5伏特。 在^2個再填人循環裡’啟始電壓降低到大約&Μ伏 到第5個再填人循環，啟始電壓變化量因為再填入循 電子平衡脈衝波電㈣起她好能量造成輯轉移二開 =飽和，所以麵卩㈣子平衡脈衝波所引起的電子流失減 圖32顯示記憶元件有_再填人處理和沒有 填入處理的比較數據。在經㈣，_次的程式化及抹二 禮核之後，帶有熱電洞損壞的數據。3·說明在一個 經過再填人處理設備裡，大約15()度時，啟始電壓損失 過〇.5伏特，大約停时_符合_萬秒。32_明在ί 個設備裡有再填人循環，啟始轉在相_關失不到〇·3 50 1250526 12826twf.doc/006 伏特。

明細圖ί3ΓΓ示為電荷陷入記憶元件之能階簡圖，這說 月=技術有關的概念。在此能階圖裡，第一個地區 在基底的通這。第2地區遍符合底氧化層，通常包 括一乳切。第3個地㈣Q2符合電伽人層，通常包括 3石夕。第4地區3303符合頂氧化層，通常包括二氧化石夕。 ，一固地區33G4符合間極，通常包括p型多晶⑦或者其他比 ^的功函數材料。如上所述，—種比較高的功函數材料 曰&極被使用，以便電子33G5注入之能障3施高於η型多 曰曰石夕與材質為二氧切的頂氧化層。功函數別7如圖％說 閘極的移動電子符合導帶能源在自由電子能階之數 里一圖33也分別說明在電荷陷入層内電子3308和3309之淺 和深陷阱。一個短的電荷平衡脈衝就像圖27所描述之傾向 於，一個淺的陷阱引起電子33〇8的排出。在一個更深的陷 阱^子3309的排出之前。電子3309在深陷阱内更對有抵抗 力電1滲漏並且證明更好的電荷滯留特性。使用再填入操 作的實，例’也適合運用在類SONOS的記憶元件上以抑 制直接穿隧作用所造成的漏電流。此外，全部情況頂介電 層的材料可能是其他高的介電常數材料，例如包括氧化鋁 (Α12〇2)和氧化給(Hf〇2)。同樣地，其他材料可能被為電 陷入層利用。 負電荷平衡操作具有自行會集啟始電壓的特性，因 ，可以在陣列上及大量的程式化與抹除循環上保持啟始電 壓的％定分佈。此外，由於降低底介電層中的熱電洞損壞， 51 1250碰 twf.doc/006 因此可以得到極佳的可靠性。 雖然本發明已以較佳實施例揭露如上，秋 以限定本發明，杯, α ρ …、，、並非用 任何熱省此技藝者，在不脫離本發明之替 當可作些許之更動與潤飾，因此本發明之ί 4祀圍§錢附之冑料職騎界定者為準。’、 【圖式簡單說明】 圖1Α繪示為依照本發明的較佳實施例之未經 化及抹除循環前的電荷陷人記憶元件之簡圖。 圖1Β所繪示依照圖1Α的電荷陷入記憶元件之電 多次程式化與抹除循環之前電荷增加的簡圖。 σ 圖2Α缘示依照本發明的較佳實施例之經過數次程 化與抹除循環的電荷陷入記憶元件之簡圖。 二 圖2Β所繪示為圖2Α之電荷陷入記憶元件隨著電荷分 佈的改變以及供應像先前描述之圖1Β的偏壓排列。 圖3Α繪示為依照本發明的較佳實施例之電 憶元件之簡圖。 圖3Β所繪示為圖3Α的電荷陷入記憶元件未經過通道 熱電子注入之簡圖。 圖3C所繪示為依照本發明的較佳實施例之圖3Β之電 荷陷入層為經過包括熱電洞注入之價帶間的穿隧作用之簡 圖〇 圖3D所繪示為依照本發明的較佳實施例之圖3c之電 荷陷入記憶元件的簡圖。 圖4繪示為依照本發明的較佳實施例之一種典型的製 52 1250級 twf.d〇c/〇〇6 口為了在經過多次程式化與^ 記憶元件的電料佈之㈣餘’以電荷陷入 圖5繪示為依照本發明的較佳 =程圖，在任何程式化與抹除; 憶元件中’且在數次程式化與抹除的循：] 改又心頂人記憶元件中之電荷的分佈。 讀 式較料關线㈣壓與程 琢除循％的次數之對應關係圖。 式化本發3㈣難實關讀始電壓血程 式化和抹__键之對應_目。 【辟 抹除=^^；^發9物紐實闕之為啟始電壓與 化與:==r:佳實施例之啟始電壓的變 變化糊线始電壓的 元件^電^ 5 _的較佳實施例之在增加記憶 且在3之丽，執行多次程式化與抹除循環，並 層中Γ電荷=除循環間隔可能發生之下，改變電荷陷入 方框^。S示為依妝本發明的較佳實施例之積體電路的 列脈的較佳實施例之包括偏壓排 53 1250526 wfdoc/006 為依照本發明的較佳實_之包括偏壓排 列脈衝的可、擇的抹除操作之流程圖。 m 15 丁— >» 時間的關^依照本發明的較佳實施狀啟始電壓與 圖1士6與n mf示為依照本發日月的較佳實施例之啟始 ::tr:間關係圖，並且由於改變-種電荷使電荷陷入 1中何分麵偏壓排列，顯示記憶元件的集中的行 為。 ，示為依照本發明的較佳實施例之啟始電壓盥 時間的關係圖。 圖1增示為依照本發明的較佳實施例之啟始電壓與 私式化和抹除循環的次數關係圖。 八 π _V 不為依照本發明的較佳實施彳狀啟始電壓與 私式化和抹除循環的次數關係圖。 /、 -介：i?示為依照本發明的較佳實施例之啟始電壓的 婕化與保存的時間之關係圖。 ㈣ 入偏依照本發明的較佳實關之-個具有混 口偏^排列抹除程式的電荷陷人記憶元件之簡圖。 時間健本糾的㈣實_之啟始電壓與 低糊之在降 平衡的步職程圖。 I诚人層㈣荷分佈趨於 圖26繪示為依照本發日㈣較佳實施狀執行混合偏 54 1250微 6twf.doc/006 壓排列記憶元件之過 圖27冷/两 <私圖。 流程圖為依照本發明的較佳實施例之程式化操作 圖2 8繪示為依照本 電荷平衡脈衝之抹除時_關^^施例之啟始電髮與 圖29緣示為依照本發 的再填入循環啟始電壓方面的^^^例之母―個成功 ά ϊ Γ為依照本發明的較佳實施例之啟始電壓血 甩何千衡脈衝之抹除時間的關係圖。 /、 圖^繪示為依照本發明的較佳實施例的在每—個再 真入循環之啟始電壓的下降情形。 一圖32、、、0示為依恥本發明的較佳實施例之記憶元件有 經過再填人處理和沒有經過再填人處理的比較數據。 圖33繪示為依照本發明的較佳實施例之電荷陷入記 憶元件的能階簡圖。 【主要元件符號說明】 110、210、310、2210 :閘極 120、220、320、2220:頂氧化層 130、 230、330、2230 ··電荷陷入層 140、240、340、2240:底氧化層 150、250、350、2250 :源極 160、260、360、2260 :汲極 170、270、370、2270 ··基底 131、 132、23卜 232、331、332、333、334、335、 55 125051一 2233、2253、2263、2273 :電子 410 ^ 420 > 430 > 440 ^ 450 ^ 510 > 515 > 520 > 530 > 540、550、2410、2420、2430、2440、2510、2520、2525、 2530、2610、2620、2630 :步驟

610 > 620、630、640 > 650、660、710、720、810、 820、910、920、930、1000、1010、1020、1030、1505、 1510、520、1530、1540、1610、1620、1630、1640、1650、 1710、1720、1725、1730、1735、1740、1810、1820、1830、 1840、1850、1910、1920、1930、1940、1950、1960、2010、 2020、2030、2040、2050、2060、2110、2120、2125、2130、 2140、2145、2310、2320、2330、2340、2350、2800、2801、 2802、2803、2804、3000、30(Π、3002、3003、3004、3200、 3201 :圖標 670、680 ··電壓線

1110、1115、1120、1140、1150、12(Η、1203、1206、 1208、1209、1211、1212、1300、13(Η、1302、1303、1304、 1305、1306、1307、1308、1400、1401、1402、1403、1404、 1405、1406、1407、1408、1409、2700、27(Π、2702、2703、 2704、2705、2706、2707、2708、2709 ··指令 1202 :字元線 1204、1207 :位元線 1205 :位址 1250 :積體電路 56

Claims (1)

1250526 12826twf.doc/006 十、申睛專利範圍： ]· 一種積體電路元件，包括： 一基底； 多數個記憶元件， 每一該些雜元件具有元件設置於該基底上， 個源極/祕區，发中 ° 4 ’且包括—閘極與多數 每-該些記憶元件二括設 底介電#介於兮j貝η电層、一電何陷入層與一 層，且;材料;：道之間’其中該閘極包含-材料 一 j科層/、有一高於㈣多晶石夕之功函數；以及 且勺;’且該電流控制_接該些記憶元件， 二ϊ作以供應一電荷平衡偏壓排列，其中該 气^H 4謂陷人層與該底介電層具有—組合的有效 曰钤度#以及该底介電層具有-有效底氧化層厚度， M 效底氧化層厚度大於3奈米，以及該電荷平衡偏壓 兮^括—負電壓’該負電壓係從該記憶元件的該閘極到 ϋ的該通道區域’該負電壓的強度為每奈米G.7伏特 取更向。 2.如申請專利範圍第1項所述之積體電路元件，其中 1極包括—材料層，且該材料層具有高於4.25伏特之功 函數。 ^ 3·如申請專利範圍第1項所述之積體電路元件，其中 ^閘極包括-材料層，且該材料層具有高於$伏特之功函 數。 4.如申請專利範圍第丨項所述之積體電路元件，其中 57 1250526 12826twf.doc/006 該間=才！ Ϊ括—具幻型摻質之摻雜多晶石夕。 該電荷平衡偏壓排列包括一員負t之積體電路元件，其中 元件之該間極到該基底的通=每記憶 、轉二利範圍第1項所述之積體電路元件 '中 =，平衡偏顯列之間隔大於_秒 範圍第1項所述之積體電路元件，龙中 電荷，偏麟列之間隔大於毫秒 饉;ΤΙ /專利氣圍第1項所述之積體電路元件，复中 邏細呆作使用電荷平衡偏壓排列之間隔大於！毫秒。"中 9· 一種積體電路元件，包括·· 一基底； —多數個記憶元件，該些雜元件設置於該基 母一該些記憶元件具有一啟始電壓，且 j上 個源極/汲極區’其中該些源極/汲極區設置於▲底中1 =憶f件更包括一頂介電層’―電荷陷入層與 -)丨私層；丨於该閘極與一通道之間，其中該間極包人一 材料層，且該材料層具有一高於n型多晶石夕之功函數L 一電流控制器，且該電流控制器耦接該些記憶元 且包括利用邏輯操作以供應—電荷平衡偏壓排列，其中兮 頂介電層、該電荷陷人層與該底介電層具有_組合的有^ 氧化層厚度，以及誠介電層具有—有效底氧化層厚产^ 且該有效底氧化層厚度小於3奈米，以及該電荷“ 58 1250526 12826twf.doc/006 排列包括一負電壓，該負電壓係 該通道區域’該㈣為 該閘層範 功函數。 f q 有一高於4.25伏特之 該問=含申述之積體電路元件，其中 函J 3材枓層，且讀料層具有-高於嫌功 請專職_9項_之频魏元件，立中 相㈣材質包括—具有Ρ型摻質之摻雜多tT 該電冇η厂專利_第9項所述之積體電路元件，其中 排列包括—負電壓，該負電壓係從該記憶 件，，，該基底的通道區’每奈米侧%伏特。 邏輯=1範_摘述之频電路元件，其中 木乍使用電何平衡偏壓排列之間隔大於1〇〇毫秒。 邏輯請專利範圍第9項所述之積體電路元件，其中 麵作使用電荷平衡偏壓湖之間隔大於毫秒。 邏輕如申請專利範圍第9項所述之積體電路元件，其中 -輯細作使用電荷平衡偏壓排列之間隔大於〗毫秒。 59