CN101523580A - 具有双阈值电压的基于多晶体管的非易失性存储单元 - Google Patents

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Abstract

一种布置在半导体衬底(1)上的基于多晶体管的非易失性存储单元(M1)包含至少一个存取晶体管(AT1；AT2；AT2’；AT2”)和至少一个存储晶体管(TM2a；TM2b；TM2c；TM2d)。所述至少一个存取晶体管是“常断”晶体管，并且包含第一扩散区和第二扩散区(S1，S2)、存取沟道区(R1)和存取栅极(AG)。存取沟道区在第一扩散区和第二扩散区之间。所述至少一个存储晶体管包含第三扩散区和第四扩散区(S2，S3)、沟道区(R2)、电荷俘获组件(01－N－02)和控制栅极(CG)。沟道区在第三扩散区和第四扩散区之间，并且电荷俘获组件位于沟道区之上，而控制栅极位于电荷俘获组件之上。半导体衬底为第一导电类型。至少一个存储晶体管被提供了具有在零伏以上的上限和在零伏以下的下限的存储阈值电压窗。

Description

具有双阈值电压的基于多晶体管的非易失性存储单元
技术领域
本发明涉及基于多晶体管的非易失性存储单元和用于制造这样的非易失性存储单元的方法。
背景技术
基于多晶体管的非易失性存储单元涉及包含至少一个存取晶体管和至少一个存储晶体管的非易失性存储单元。例如公知的包含串联起来的一个存取晶体管和一个存储晶体管的2T非易失性存储单元。
存取晶体管包含可以作为源极或漏极的扩散区、存取沟道区、和存取栅极。存取沟道区布置在存取晶体管的多个扩散区之间。
存储晶体管包含可以作为源极或漏极的扩散区、沟道区、电荷俘获组件和控制栅极。沟道区布置在多个扩散区之间。电荷俘获组件位于沟道区上方，布置来存储电荷。控制栅极位于电荷俘获组件上方。一般来说，电荷俘获组件包含第一绝缘层、电荷存储层、和第二绝缘层的叠层，其中第一绝缘层布置在沟道区和电荷存储层之间，第二绝缘层布置在电荷存储层和控制栅极之间。
在存储晶体管的栅极电压(即控制栅极电压)的控制之下，电荷俘获组件可以被编程和擦除。
在SONOS(半导体氧化物氮化物氧化物半导体)存储单元器件中，电荷俘获组件包含二氧化硅底层、电荷俘获氮化硅层、和二氧化硅顶层的叠层，也被称为ONO叠层。
在这些具有ONO叠层的非易失性半导体器件中，编程(即在氮化硅层中存储电荷)是由从载流沟道经过二氧化硅底层(氧化物隧道层)到氮化硅层的电子的隧穿(富勒—诺德汉姆隧穿或者直接隧穿)的方式来完成的，另一种替代方式是热载流子注入。
不利的是，一个NMOS SONOS存储器件(基于n型沟道增强或“常断”晶体管)会遭受读干扰和擦饱和，这会给SONOS存储器件的阈值电压窗带来不利的影响。
这种所谓的擦饱和效应与电荷俘获层内的电荷(电子)擦除相关，所述擦除是由负栅极偏压驱动的穿过隔离底层的空穴隧穿以及隧穿后的空穴与电荷俘获层内的电子的复合来实现的。在擦除过程中，可能会产生从栅极经由隔离顶层到达氮化物层的寄生电子流，并且相对大的电流会流过隔离底层和隔离顶层，这将造成隔离底层和隔离顶层劣化。另外，这种不想要的向氮化物层的电子注入会妨碍注入的空穴的擦除行为，因此导致一种通常称为“擦饱和”的对擦除过程的减缓。由于擦饱和现象的缘故，擦除后的存储单元的阈值电压没有所需要的低。
在存储器件的寿命期间，重复暴露于擦饱和会产生在绝缘层中积累的缺陷(例如深陷阱)。这样，决定存储器状态的阈值电压电平，或者存储器件的位值(或者为0或者为1，取决于存储器件的实际电压是低于还是高于阈值电压)在器件的寿命期间会慢慢增加。毫无疑问，由擦除行为引发的阈值电压改变会给存储器件的读行为带来不利的影响。
读干扰效应与在存储晶体管的读过程中在控制栅极上施加的电压(读电压)的行为有关，其中读电压介于擦除状态的阈值电压和编程状态的阈值电压之间。在控制栅极上应用这样一种读电压值会使得存储单元逐渐向编程状态改变(“软编程”)。
发明内容
本发明的目的是提出一种基于多晶体管的非易失性存储单元，其中，与现有技术相比，擦饱和与读干扰的效应被显著减小或避免。
该目的是由布置在半导体衬底上的基于多晶体管的非易失性存储单元来实现的，该存储单元包括：
至少一个存取晶体管和至少一个存储晶体管；其中至少一个存取晶体管包含第一扩散区和第二扩散区、存取沟道区和存取栅极，存取沟道区布置在第一扩散区和第二扩散区之间；
至少一个存储晶体管包含第三扩散区和第四扩散区、沟道区、电荷俘获组件和控制栅极；
沟道区布置在第三扩散区和第四扩散区之间，电荷俘获组件布置在沟道区之上并用于存储电荷，控制栅极布置在电荷俘获组件之上；
半导体衬底具有第一导电类型；
至少一个存取晶体管为“常断”型晶体管；
至少一个存储晶体管具有存储阈值电压窗，存储阈值电压窗具有高于零伏的上限和低于零伏的下限。
通过使用具有以上存储阈值电压窗特性的存储晶体管，有利地避免了擦饱和的出现。另外，在存储晶体管中，读电压电平可以是(或者接近)零伏特，这有利地避免了或者大大减少了读干扰效应的出现。
在第一方面中，本发明涉及一种如上所述的基于多晶体管的非易失性存储单元，其中存储晶体管的栅极长度比存取晶体管的栅极长度短。
在第二方面中，本发明涉及一种如上所述的基于多晶体管的非易失性存储单元，其中只有存取晶体管的存取沟道区包含第一导电类型的阈值电压调整注入区。
在第三方面中，本发明涉及一种如上所述的基于多晶体管的非易失性存储单元，其中存储晶体管包含沟道区中的第二导电类型的注入区，并且存取晶体管包含一个存取沟道区中的第一导电类型的注入区，第二导电类型和第一导电类型电学性质相反。
在第四方面中，本发明涉及一种如上所述的基于多晶体管的非易失性存储单元，其中存储晶体管包含存取沟道区中的第二导电类型的注入区，存取晶体管包含存取沟道区中的第一导电类型的注入区，存取栅极为第一导电类型，控制栅极也为第一导电类型。
并且，本发明涉及一种用于制造布置在半导体衬底上的基于多晶体管的非易失性存储单元的方法，该基于多晶体管的非易失性存储单元包括至少一个存取晶体管和至少一个存储晶体管，所述方法包含：
提供半导体衬底，该衬底为第一导电类型；
提供至少一个存取晶体管，该至少一个存取晶体管包含第一扩散区和第二扩散区、存取沟道区和存取栅极，存取沟道区布置在第一扩散区和第二扩散区之间；
提供至少一个存储晶体管，该至少一个存储晶体管包含第三扩散区和第四扩散区、沟道区、电荷俘获组件和控制栅极，沟道区布置在第三扩散区和第四扩散区之间，电荷俘获组件布置在沟道区之上并用于存储电荷，控制栅极布置在电荷俘获组件之上；
将所述至少一个存取晶体管布置为“常断”类型的晶体管；
将所述至少一个存储晶体管布置为具有存储阈值电压窗，使得所述存储阈值电压窗具有在零伏以上的上限和在零伏以下的下限。
附图说明
下面将参照其中示出了本发明说明性实施例的附图来详细说明本发明。
图1示出在编程和擦除期间的阈值电压瞬时值的测量值的示例图；
图2示出根据本发明第一实施例的一个2晶体管非易失性存储单元的横截面；
图3示出作为晶体管栅极长度的函数的阈值电压测量值的示例图；
图4a和图4b示出根据第二实施例的2晶体管非易失性存储单元的横截面；
图5示出在一个制造步骤期间图4a或图4b的2晶体管非易失性存储单元的横截面；
图6示出在下一个制造步骤期间图4a或图4b的2晶体管非易失性存储单元的横截面；
图7示出在接下来的制造步骤期间图4a或图4b的2晶体管非易失性存储单元的横截面；
图8示出另一个制造步骤期间图4a或图4b的2晶体管非易失性存储单元的横截面；
图9示出又一个制造步骤期间图4a或图4b的2晶体管非易失性存储单元的横截面；
图10示出根据第三实施例的2晶体管非易失性存储单元的横截面；
图11a、图11b、图11c和图11d示出在一个制造步骤期间图10的2晶体管非易失性存储单元的横截面；
图12示出根据第四实施例的2晶体管非易失性存储单元的横截面。
具体实施方式
根据本发明的非易失性存储单元提供双阈值电压，也就是说，至少一个存取晶体管提供有与增强型晶体管的阈值电压窗的对应阈值电压窗；而至少一个存储晶体管提供有与存取晶体管的阈值电压不同并导致了具有高于零伏的上限和低于零伏的下限的阈值窗的自然阈值电压。
图1示出在对基于SONOS的第一类型存储晶体管和基于SONOS的第二类型存储晶体管进行编程和擦除期间的分别作为时间的函数的所测阈值电压瞬时值。这些图形通常被称为“编程和擦除特性”。第一类型存储晶体管和第二类型存储晶体管之间的不同之处在于栅极材料和沟道掺杂。第一类型具有n型多晶硅栅极和导致正中性(positive neutral)VT的沟道掺杂(增强型或“常断”晶体管)，而第二类型具有p型多晶硅栅极和导致负中性VT的沟道掺杂(耗尽型或“常通”晶体管)。
第一类型基于SONOS的存储晶体管具有针对增强型晶体管的典型特性，该特性具有如曲线图上半部分中由VP1和VE1两条曲线示出的阈值电压窗。曲线VP1描绘出作为时间的函数的用于编程的阈值电压，曲线VE1描绘出作为时间的函数的用于擦除的阈值电压。在该第一类型晶体管中，需要一个相对高的读电压VR1来检测第一类型晶体管的电荷俘获组件的状态(例如，VR1可以在t＝10-4s处介于VP1和VE1之间。注意VP1和VE1可以在测量的一开始，即t＝0处就已被确定)。
通常情况下，电压窗(VE1和VP1之间的差)由编程/擦除电压和它应用的持续时间联合决定。一般来说，较大的编程/擦除电压会带来较大的电压窗。与此类似，较长的编程或者擦除操作时间一般也会导致较大的电压窗。典型的情况是，编程操作的持续时间在大约1毫秒到大约10毫秒之间，而擦除操作的持续时间在大约10毫秒到大约100毫秒之间。因此，在图1中示出的例子中，第一类型晶体管会在编程后获得一个大概3.8伏特(在10毫秒处)的阈值电压，而在擦除操作后获得一个大概0.4伏特(在100毫秒处)的阈值电压。在这种情况下，适合的读电压VR介于2到2.5伏特之间。
第二类型的基于SONOS的存储晶体管一般具有如曲线图下半部分中的VP2和VE2曲线所示出的阈值电压窗。曲线VP2描绘出作为时间的函数的用于编程的阈值电压；曲线VE2描绘出作为时间的函数的用于擦除的阈值电压。与第一类型存储晶体管相比而言，第二类存储晶体管具有一个在0伏(或者接近于0伏)的阈值电压值VT附近的阈值电压窗，用于擦除的阈值电压VE2作为时间的函数持续减小，并且在一个给定点处甚至变为比上述的第一类型存储晶体管更加不饱和的负值。第二类存储晶体管中更低的阈值电压是由不同的沟道注入引起的，造成耗尽(“常通”)行为而不是增强(“常断”)行为。在擦除特性VE2中(相比VE1而言)的饱和效应减小是通过使用p型多晶硅栅极取代n型栅极造成的。
通过利用具有如这里讨论的第二类存储晶体管的特性的存储晶体管，擦饱和现象被有利地预防了。在第二类存储晶体管中，读电压电平可以为(或者接近于)0伏特，这有利地避免了或者大大减小了读干扰现象。显然，在包括至少一个第二类存储晶体管TD和至少一个存取晶体管的基于多晶体管的存储单元中，所述至少一个存取晶体管应该为一个增强型晶体管以保证位选择性(在一个阵列中)和防止击穿的安全性。
为了获得将如图1的下半部分所示的特性VP2、VE2、VR2与增强型存取晶体管相结合的存储晶体管，可以以各种方式来实现本发明，以下将详细阐述。
图2示出根据本发明第一实施例的2晶体管非易失性存储单元的横截面。
图2中示出的非易失性存储单元M1包含两个晶体管：一个存取晶体管AT1和一个第二类型的存储晶体管TM2a，如以上针对图1的描述。
在半导体衬底1上，布置第一扩散区S1、第二扩散区S2和第三扩散区S3，它们将用作源极区和/或漏极区。
存取晶体管AT1位于半导体衬底的第一扩散区S1和第二扩散区S2之间的第一沟道区R1上。存取晶体管包括布置在位于扩散区S1和S2之间的第一沟道区R1的表面上的第一栅极氧化物G1、位于第一栅极氧化物G1之上的存取栅极AG和形成存取晶体管AT1的隔离侧壁的隔离物SP。
第二类非易失性存储晶体管TM2a位于半导体衬底的在第三扩散区S2和第四扩散区S3之间的第二沟道区R2上。注意，该存储晶体管的第三扩散区与该存取晶体管的第二扩散区为同一个。
存储晶体管TM2a包含一个电荷俘获组件，这个电荷俘获组件包含位于扩散区S2和扩散区S3之间的第二半导体区R2的表面上的第一绝缘层01、电荷存储层N和第二绝缘层02的叠层。在电荷俘获组件之上有一个控制栅极CG。
在该叠层中，第一绝缘层01布置在第二沟道区R2和电荷存储层N之间，并且第二绝缘层02布置在电荷存储层N和控制栅极CG之间。
典型地，电荷俘获组件可以包含ONO叠层，其中，第一绝缘层01包含二氧化硅，电荷存储层N包含氮氧化硅，并且第二绝缘层02包含二氧化硅。
可以注意到，所属领域的技术人员将会意识到还存在各种不同的其它替代的电荷捕获叠层。这种二氧化硅底层和/或二氧化硅顶层可以替代地包含一种高K物质。这样的高K物质包含硅酸铪(或者是氮化物)、硅酸锆、氧化铪、氧化锆、氧化钽、氧化铝。而且，电荷俘获氮化硅层可以被例如硅纳米晶体层来替代。
隔离层SP布置来形成存储晶体管TM2a的绝缘侧壁。
非易失性存储晶体管TM2a的外面两个扩散区S1、S3，存取栅极AG和控制栅极CG一般配备有相应的电触点。为附图清楚起见，这种电触点在这里没有示出。
在第一半导体区R1中，布置了一个在非易失性存储单元M1的操作期间能够导电的第一沟道区。第一沟道区具有第一沟道长度L1。类似地，在第二半导体区R2中布置了一个第二沟道区。第二沟道区具有一个第二沟道长度L2。
在半导体衬底1中有一个p阱区PW，一个抗击穿区APT，和一个阈值电压调整区。p阱区PW位于半导体衬底1的相对最深的位置，抗击穿区APT位于p阱区PW之上，但是在扩散区S1、S2、S3之下。阈值电压调整区基本上位于沟道区R1和R2之中。除了这些注入之外，其他的注入(比如一个在P阱之下隐埋N阱)也可能出现。
在第一实施例中，第二沟道长度L2比第一沟道长度L1短，正如将参考图3而解释的那样，(存储)晶体管的阈值电平取决于那种晶体管的沟道长度。
图3示出针对带有各种不同栅极长度的各个晶体管的作为晶体管栅极长度的函数的阈值电压的一个示例图。
晶体管的阈值电压取决于栅极长度GL；L1；L2。对于较短的栅极长度阈值电压也相应降低。由于扩散区之间的较短的距离，在栅极下面生成一个反向区域(inversion zone)所需的栅极上的电压降低了。这种效应被称为VT漂移(rolloff)。正常来说，这种效应被通过在沟道区之下注入p型晕或袋而抵消。在本发明的该实施例中，对于存储晶体管TM2a省略了晕或袋的注入，并且仅仅在存取晶体管AT1的沟道区R1内生成晕或袋。可替代地，在存取晶体管AT1的沟道区R1中的晕或袋的注入也可以被省略，在这种情况下，存取晶体管AT1的合适的栅极长度能够造成存取晶体管AT1的阈值电压有一个比较高的值。
存储晶体管TM2a被布置来具有比存取晶体管AT1的栅极长度L1更短的栅极长度L2。
需要注意到，由于存取晶体管对于击穿和对于位选择性必须很安全(例如，对于一个至少6纳米的栅极氧化物厚度，它必须能够承受一个大约5伏特的抑制电压)这一事实和，存取晶体管AT1的沟道长度L1很难再被升级。由于这个原因，存取晶体管的沟道长度L1需要为0.2微米量级。对于存储晶体管TM2a的要求则不是那么严格，这是因为它仅仅要求能够获得对于“1”和“0”位值的读电流(也就是，当施加读电压VR2时在第二沟道区R2中的电流)的明确调制。从图3可见，对于这里示出的示例技术，在0.24微米的第一栅极长度L1和0.18微米的第二栅极长度L2之间的阈值电压差值大概为200毫伏。对于具有更短第二栅极长度L2的更新一代产品中，阈值电压的差值可以变得更大，这是由于在第一和第二栅极长度之间的差增大的事实(也就是说，在器件由一代更新到下一代的过程中，L2递减而L1实质上保持不变，或者至少是以一个慢得多的速度在递减)。这样在具有增强型阈值电压电平的增强型的存取晶体管AT1之后可以制造出具有在0伏特附近的阈值电压窗的存储晶体管TM2a。
图4a和图4b示出一个根据第二实施例的2晶体管非易失性存储单元的横截面。
在第二实施例中，非易失性存储单元M2包含两个晶体管：如上面关于图1描述的存取晶体管AT2和第二类存储晶体管TM2b。在图4a和图4b中具有相同参考数字的实体表示在前一张图中同样的实体。
为了获得存取晶体管AT2和存储晶体管TM2b之间的阈值电压差，在制造这些晶体管AT2、TM2b的过程中，通过在存取晶体管AT2的沟道区R1内执行局部VT调整注入VAR的方式来执行了VT调整处理。该注入层不位于存储晶体管TM2b下。
根据这个步骤，存储晶体管TM2b的阈值电压窗在0伏特附近，存取晶体管AT2的阈值电压窗使得存取晶体管AT2成为增强型晶体管。根据第二实施例的非易失性存储单元M2的制造过程将参照图5到图9来阐述。
在半导体衬底1中有p阱区PW、抗击穿区APT和阈值电压调整区。P阱区PW位于半导体衬底1的相对最深的位置，抗击穿区APT位于p阱区PW之上，但是在扩散区S1、S2、S3之下。阈值电压调整区位于沟道区R1和R2之中。
在图4a中，APT区主要位于存取晶体管AT2之下。在图4b中，APT区位于存取晶体管AT2和存储晶体管TM2b之下。省略在存储晶体管TM2b之下形成APT区，虽然会影响存储晶体管TM2b的短沟道行为，但控制栅极的阈值电压可以被进一步降低。这种折衷在一些情况下将会被所属领域技术人员所乐于接受。
图5示出了图4a或图4b的2晶体管非易失性存储单元在一个制造步骤中的横截面。
在开始制造步骤中，在半导体衬底1上沉积或生长第一绝缘层01。接下来，在第一绝缘层01上沉积电荷俘获层N。然后沉积第二绝缘层02。
注意到，在之前的步骤可以进行一个全面的离子注入处理，以针对存取晶体管AT2和存储晶体管TM2b两者而在衬底1上生成p阱区PW。
在图4a中所示实施例的情况下，同样在图5所示步骤之前的一个步骤中执行针对存取晶体管AT2和存储晶体管TM2b来生成APT区(这里没有示出)的全面离子注入处理。
图6示出了图4a或图4b的2晶体管非易失性存储单元在下一个制造步骤期间的横截面。
在这个制造步骤中，在之前的步骤中形成的第一绝缘层01、电荷俘获层N和第二绝缘层02的叠层的顶部生成一个掩膜层ML。掩膜层ML被以这样的方式形成图案以使它能够至少覆盖将在后面的阶段形成存储晶体管TM2b的区。在存取晶体管AT2将被形成的区上，通过标准光刻处理来去除掩膜层ML。
接下来，执行蚀刻处理以去除第二绝缘层02和电荷俘获层N的未被掩膜层ML覆盖的部分。
图7示出了图4a或图4b的2晶体管非易失性存储单元在下一个制造步骤期间的横截面。
在这个步骤中，执行离子注入处理Qp以在半导体衬底1上未被掩膜层ML覆盖的区Rp中注入p型元素(例如硼(B)，铟(In))。在图4b的情况中，紧邻这个步骤之前或之后，通过使用掩膜层ML来执行离子注入处理以用来仅在打开的衬底1之下生成局部APT区(这里没有示出)。
图8示出了图4a或图4b的2晶体管非易失性存储单元在又下一个制造步骤期间的横截面。
首先，掩膜层ML被去除。然后，第一绝缘层01被通过蚀刻选择性地去除一部分或者整个去掉。(可能因为存取栅极氧化物的质量或者氧化物厚度的可控性而考虑去除01。)接下来，执行氧化处理以在衬底的表面上形成一个二氧化硅层G。在这个氧化处理期间，电荷俘获层N用作硬掩膜以防止下面的隧道氧化物01的进一步氧化。优选的是，该氧化处理是所谓的干氧化处理，它不会通过氮化物的再氧化不利地影响电荷俘获层N。
二氧化硅层G将用作将形成存取晶体管AT2的栅极氧化物层。
注意到，由于在氧化处理期间衬底的高温度，可能会发生被注入的p型元素的重新分布。
图9示出了图4a或图4b的2晶体管非易失性存储单元的再下一个制造步骤期间的横截面。
在这个步骤中，多晶硅层2沉淀在图8中所示的结构之上。多晶硅层2可以或者是非掺杂的、掺杂了n型杂质，或者掺杂了p型杂质。如果需要，这种多层可以被提供一个例如氧化硅或氮化硅的覆盖层(未示出)。
如果需要，多晶硅层2可以被平坦化。然后，在这个多晶硅层2上沉淀掩膜层，并且随后形成图案。第一掩膜部分MT1位于要形成存取晶体管AT2的区上。第二掩膜部分MT2位于要形成存储晶体管TM2b的区上。
接下来，执行蚀刻处理以去除在第一掩膜部分MT1和第二掩膜部分MT2外面的多晶硅层和ONO叠层。
在保留在第一掩膜部分MT1下面的多晶硅层的掩膜部分将形成存取晶体管AT2的存取栅极AG。在保留在第二掩膜部分MT2下面的多晶硅层和ONO叠层的掩膜部分将分别形成存储晶体管TM2b的控制栅极CG和电荷俘获组件。
在去除掉掩膜部分MT1、MT2之后，在多晶硅层2和ONO叠层的掩膜部分的侧壁上形成隔离物SP。
通过前述步骤产生的结构M2由图4a或图4b示出(根据APT区的形状)。
图10示出根据第三实施例的2晶体管非易失性存储单元的横截面。
在第三实施例中，非易失性存储单元M2包含两个晶体管：一个存取晶体管AT2’和一个如上面针对图1描述的第二类存储晶体管TM2c。在图10中具有相同参考数字的实体表示如前面附图所示的相同实体。
存储晶体管TM2c的沟道区R2包含注入区DR，使得存储晶体管TM2b为一个耗尽型(＝“常通”)晶体管。在p型衬底上的NMOS晶体管的情况下，注入区DR由n型离子注入来形成。例如，砷(As)被用作n型注入区DR内的n型杂质元素。
优选地，将用于生成注入区DR的离子注入处理被执行成全覆盖处理(blanket process)，其中，要生成存取晶体管和存储晶体管的表面区都暴露于n型注入离子束。
由于把要生成存取晶体管AT2’的存取晶体管区暴露于n型注入离子束，因此存取晶体管区还会包含一个耗尽型VT调整注入并且存取晶体管AT2’将会是耗尽型晶体管。然而，为了获得增强型存取晶体管AT2’，在要生成存取晶体管的区中进行p型补偿离子注入处理。在补偿离子注入处理之后，要生成存取晶体管AT2’沟道区R1的区包含一个p型补偿区0V，其中过量的p型杂质元素以这样一种方式来分布，使得在沟道区R1中的n型杂质元素DR被过补偿。结果，沟道区R1用作p型杂质区。这种仅在存取栅极AG之下施加该选择性的VT调整注入0V的方式和前一实施例中的措施相类似。
图11a、图11b、图11c和图11d示出在制造步骤期间图10的2晶体管非易失性存储单元的横截面。
根据第三实施例的2晶体管非易失性存储器件的制造过程很大程度上与根据第二实施例的器件的制造过程相类似。
在图11a中，首先，执行全面离子注入处理，用于定义p阱区PW、APT(抗击穿)注入区APT和n型VT调整注入区DR。另外，可能存在其他的注入方式，例如隐埋N阱。
然后，如图11b中所示，在半导体衬底的表面上生成ONO叠层01、N、02。掩膜层ML被沉积在ONO叠层01、N、02上并被形成图案。利用已被形成图案的掩膜层ML，在要生成存取晶体管的区中去除ONO叠层。然后，在要生成存取晶体管的区中执行p型补偿注入处理。在补偿注入处理之后，在要形成存取晶体管AT2’沟道区R1的区包含一个p型的补偿区0V，其中，过量的p型杂质元素以这样一种方式来分布，使得在沟道区R1内的n型杂质元素DR被过量补偿。结果，沟道区R1用作一个p型杂质区。
可替代地，如图11c和图11d中描绘的那样，ATP区可以以这样一种方式来形成，以使APT区仅位于要形成存取晶体管的区域之下。
在图11c中，首先进行全面例子注入处理，用于定义p阱区PW和n型注入区DR。
然后，如图11d中所示，在半导体衬底的表面上生成ONO叠层01、N、02。掩膜层ML被沉积在ONO叠层01、N、02上并被形成图案。利用已形成图案的掩膜层ML，在要形成存取晶体管的区中去除ONO叠层。然后，在要形成存取晶体管区中执行离子注入处理，以创建一个局部的APT区。然后，在要形成存取晶体管的区中执行p型补偿注入处理。可替代地，APT和补偿注入的顺序可以被交换。在补偿注入处理之后，要形成存取晶体管AT2’沟道区R1的区域包含一个p型的补偿区0V，其中，过量的p型杂质元素以这样一种方式来分布，使得在沟道区R1内的n型杂质元素DR被过量补偿。结果，沟道区R1用作一个p型杂质区。
可以使用例如硼(B)或铟(In)作为P型的杂质元素。
这种2晶体管非易失性存储器件的进一步制造过程通过与在图7到图9中所示的类似处理来说明。
在该第三实施例中，存取栅极AG和控制栅极CG为包含非掺杂材料或者n型材料(比如n型掺杂多晶硅)的栅极。
图12示出根据第四实施例的2晶体管非易失性存储单元M2’的横截面。
在第四实施例中，非易失性存储单元M2’具有和如在图10中所示的根据第三实施例的非易失性存储单元类似的布局，它包括一个存取晶体管AT2”和一个如上所述的第二类存储晶体管TM2d。
在第四实施例中，存取晶体管AT2”的存取栅极AG和存储晶体管TM2d的控制栅极CG为包含p型材料(如p掺杂多晶硅)的p型栅极。如参照图1所讨论的，使用p型栅极是非常有利的，因为它可以减少擦饱和。
然而，通过生成p型存取栅极AG，与n型存取栅极相比，这种存取晶体管AT2”的阈值电压窗升高了大约+1伏特。有利的是，这种阈值电压窗的升高降低了由p型离子注入对全面n型离子注入(如以上参照图10和11讨论过的那样)的过量补偿的要求。与第三实施例相比，在第四实施例中，p型补偿区RE中的p型离子的浓度可以被降低。
由于应用p型控制栅极CG而不是n型控制栅极，擦饱和现象被抵消了，但是同时存储晶体管TM2d的阈值电压窗升高了大概+1伏特(与n型控制栅极相比)。结果，用于擦除存储晶体管TM2d的阈值电压可以在如以上描述过的用于n型存储晶体管的擦除的阈值实质相似的水平上；阈值电压窗仍然可以在大致以0伏为中心的周围。如果需要，这种耗尽型VT注入可以被适用于微调VT窗的位置。
另外，注意基于多晶体管的非易失性存储单元不仅限于包含SONOS存储单元的存储单元。可以替代地，这种电荷存储元可以是浮栅组件、高K材料/氮化硅/二氧化硅叠层、高K材料/氮化硅/高K材料叠层、二氧化硅/高K材料/二氧化硅叠层，一种纳米点组件或者一种NROM组件。注意，一种替代的电荷俘获材料可以被用来替代这种电荷俘获的氮氧化硅层。
并且，注意，上述基于多晶体管的存储单元可以以多种不同的存储阵列配置来注入，例如，NAND、NOR、AND、2T和虚拟地型存储阵列。
所属领域的技术人员将理解可以设想和实现本发明的其它替代和等同实施例而不脱离本发明的真实精神，本发明的范围仅由所附权利要求限定。

Claims (15)

1.一种布置在半导体衬底(1)上的基于多晶体管的非易失性存储单元(M1)，其包含：
至少一个存取晶体管(AT1；AT2；AT2’；AT2”)和至少一个存储晶体管(TM2a；TM2b；TM2c；TM2d)；
所述至少一个存取晶体管包含第一扩散区和第二扩散区(S1，S2)、存取沟道区(R1)和存取栅极(AG)，其中存取沟道区布置在第一扩散区和第二扩散区之间；
所述至少一个存储晶体管包含第三扩散区和第四扩散区(S2，S3)、沟道区(R2)、电荷俘获组件(01-N-02)和控制栅极(CG)；
所述沟道区布置在第三扩散区和第四扩散区之间，电荷俘获组件布置在所述沟道区之上并用于存储电荷，控制栅极布置在电荷俘获组件之上；
所述半导体衬底为第一导电类型；
所述至少一个存取晶体管为“常断”晶体管；
所述至少一个存储晶体管被提供了存储阈值电压窗，存储阈值电压窗具有在零伏以上的上限和在零伏以下的下限。
2.根据权利要求1所述的基于多晶体管的非易失性存储单元，其中存储晶体管(TM2a)的栅极长度(L2)比存取晶体管(AT1)的栅极长度(L1)要短。
3.根据权利要求1所述的基于多晶体管的非易失性存储单元，其中只有存取晶体管(AT2)中的存取沟道区(R1)包含第一导电类型的阈值电压调整注入区(VAR)。
4.根据权利要求1所述的基于多晶体管的非易失性存储单元，其中存储晶体管(TM2c)包含沟道区(R2)中的第二导电类型的注入区(DR)，并且存取晶体管(AT2’)包含存取沟道区(R1)中的第一导电类型的注入区(DR+OV)，第二导电类型在电学性质上与第一导电类型相反。
5.根据权利要求3或4所述的基于多晶体管的非易失性存储单元，其中存取栅极为包含第二导电类型材料的第二导电类型的栅极。
6.根据权利要求3或4或5所述的基于多晶体管的非易失性存储单元，其中控制栅极为包含第二导电类型材料的第二导电类型的栅极。
7.根据权利要求1所述的基于多晶体管的非易失性存储单元，其中存储晶体管(TM2d)包含沟道区(R2)中的第二导电类型的注入区(DR)，存取晶体管(AT2”)包含存取沟道区(R1)中的第一导电类型的注入区(DR+OV)，存取栅极为第一导电类型，并且控制栅极为第一导电类型。
8.根据前述权利要求中任一项所述的基于多晶体管的非易失性存储单元，其中第一导电类型为p型，第二导电类型为n型。
9.根据前述权利要求中任一项所述的基于多晶体管的非易失性存储单元，其中第一导电类型为n型，第二导电类型为p型。
10.根据权利要求3或4或6所述的基于多晶体管的非易失性存储单元，其中抗击穿注入区(APT)仅位于存取晶体管(AT2；AT2’；AT2”)之下。
11.根据权利要求1所述的基于多晶体管的非易失性存储单元，其中电荷俘获组件是浮栅组件、二氧化硅/氮化硅/二氧化硅叠层、高K材料/氮化硅/二氧化硅叠层、高K材料/氮化硅/高K材料叠层、二氧化硅/高K材料/二氧化硅叠层以及纳米点组件中之一。
12.一种存储阵列，其包含至少一个布置在半导体衬底(1)上的基于多晶体管的非易失性存储单元(M1)，所述基于多晶体管的非易失性存储单元包含：
至少一个存取晶体管(AT1；AT2；AT2’；AT2”)和至少一个存储晶体管(TM2a；TM2b；TM2c；TM2d)；
所述至少一个存取晶体管包含第一扩散区和第二扩散区(S1，S2)、存取沟道区(R1)和一个存取栅极(AG)，所述至少一个存取沟道区布置在第一扩散区和第二扩散区之间；
所述至少一个存储晶体管包含第三扩散区和第四扩散区(S2，S3)、沟道区(R2)、电荷俘获组件(01-N-02)和控制栅极(CG)；
所述沟道区布置在第三扩散区和第四扩散区之间，电荷俘获组件布置在沟道区之上并且用于存储电荷，控制栅极布置在电荷俘获组件之上；
所述半导体衬底为第一导电类型；
所述至少一个存取晶体管为“常断”晶体管；
所述至少一个存储晶体管被提供了存储阈值电压窗，存储阈值电压窗具有在零伏以上的上限和在零伏以下的下限。
13.根据权利要求12所述的存储阵列，其中所述存储阵列为NAND、2T、NOR、AND和虚拟地类型中之一。
14.一种半导体器件，其包含至少一个根据权利要求1所述的基于多晶体管的非易失性存储单元。
15.一种用于制造布置在半导体衬底(1)上的基于多晶体管的非易失性存储单元(M1)的方法，所述基于多晶体管的非易失性存储单元包含至少一个存取晶体管(AT1；AT2；AT2’；AT2”)和至少一个存储晶体管(TM2a；TM2b；TM2c；TM2d)，所述方法包括：
-提供半导体衬底，所述衬底为第一导电类型；
-提供至少一个存取晶体管，所述至少一个存取晶体管包含第一扩散区和第二扩散区(S1，S2)、存取沟道区(R2)和存取栅极(AG)，所述存取沟道区布置在第一扩散区和第二扩散区之间；
-提供至少一个存储晶体管，所述至少一个存储晶体管包含第三扩散区和第四扩散区(S2，S3)、沟道区(R2)、电荷俘获组件(01-N-02)和控制栅极(CG)，沟道区分布在第三扩散区和第四扩散区之间，电荷俘获组件布置在沟道区之上并且用于存储电荷，控制栅极布置在电荷俘获组件之上；
-将所述至少一个存取晶体管布置为一个“常断”晶体管；
-将所述至少一个存储晶体管布置为具有存储阈值电压窗，以使存储阈值电压窗具有在零伏以上的上限和在零伏以下的下限。
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