TWI463498B - 規劃具有獨立抹除閘的分裂閘非依電性浮動閘記憶體胞元之方法 - Google Patents

規劃具有獨立抹除閘的分裂閘非依電性浮動閘記憶體胞元之方法 Download PDF

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Description

規劃具有獨立抹除閘的分裂閘非依電性浮動閘記憶體胞元之方法 發明領域
本發明係關於一種規劃具有浮動閘的非依電性記憶體胞元之方法，及更特別地關於一種規劃具有獨立抹除閘的分裂閘非依電性浮動閘記憶體胞元之方法。
 發明背景
具有用以儲存電荷之浮動閘的非依電性記憶體胞元在此技術領域中已廣為人知。參考圖1，顯示先前技術之非依電性記憶體胞元10的橫截面圖。此記憶體胞元10包含具有例如P型之第一導電型的一單晶基板12。位在或接近此基板12之一表面為具有例如N型的第二導電型之第一區域14。與第一區域14隔離的是第二區域16，亦具有第二導電型。在第一區域14及第二區域16之間為通道區域18。由多晶矽製成之字元線20係安置在通道區域18的第一部分上。此字元線20係以例如(二)氧化矽之絕緣層22與通道區域18隔離。緊鄰字元線20且與字元線20隔離者為浮動閘24，其亦由多晶矽製成，且係安置於通道區域18之另一部分上。浮動閘24係藉由通常亦為(二)氧化矽製成的另一絕緣層30與通道區域18隔離。耦合閘26，亦由多晶矽製成，係安置於浮動閘24上並藉由另一絕緣層32與浮動閘24絕緣。在浮動閘24的另一側且與其隔離的是抹除閘28，亦由多晶矽製成。抹除閘28係安置於第二區域 16上且與其絕緣。抹除閘28鄰近耦合閘26並與其隔離。抹除閘28可於浮動閘24上具有一微小懸垂部。在記憶體胞元10之操作中，儲存在浮動閘24上的電荷控制第一區域14與第二區域16之間的電流流動。當浮動閘24上帶負電，此記憶體胞元被規劃。當是浮動閘24上帶正電，此記憶體胞元被抹除。記憶體胞元10係充分地揭露於美國專利第7,868,375號，其揭露內容之全文在此併入以為參考。
記憶體胞元10操作如下。在規劃操作期間，在浮動閘24反轉下，利用通路18的部分，經由熱電子注入使電子被注射至浮動閘24，將呈脈衝形狀的第一正電壓施加到字元線20，致使在字元線20下方的通道區域18的部分具有導電性。將亦呈脈衝形狀的第二正電壓，施加至耦合閘26，以利用界於耦合閘26與浮動閘24之間的高耦合比以最大化耦合至浮動閘24的電壓。將亦呈脈衝形狀的第三正電壓，施加至抹除閘28，以利用界於抹除閘28與浮動閘24之間的耦合比以最大化耦合至浮動閘24的電壓。將亦呈脈衝形狀的電壓差施加於第一區域14與第二區域16之間，以提供通路18中熱電子的產生。所有第一正電壓、第二正電壓、第三正電壓及電壓差皆實質同時施加，並實質地同時終止。在規劃操作期間，浮動閘24上的電位自規劃操作起動的最高值單調地減少至規劃操作結束的最低值。
在抹除操作期間，當自浮動閘24移除電子時，一高正電壓被施加至抹除閘28。負電壓或接地電壓可被施 加至耦合閘26及/或字元線20。藉由傅勒-諾德翰穿隧(Fowler-Nordheim tunneling)，通過界於浮動閘24與抹除閘28之間的絕緣層，將電子自浮動閘24轉移到抹除閘28。特別地，浮動閘可形成一尖峰面向抹除閘28，藉而促進該電子的穿隧。
在讀取操作期間，第一正電壓被施加至字元線20以接通位在字元線20下方的通道區域18的部分。第二正電壓被施加至耦合閘26。電壓差被施加到第一區域14及第二區域16。若浮動閘24被規劃，亦即浮動閘24儲存電子，施加至耦合閘26之第二正電壓無法克服儲存於浮動閘24之負電子，且位在浮動閘24下方之通道區域18的部分維持非導電性。因此，沒有電流或小到可忽略的電流會流經第一區域14及第二區域16之間。然而，若浮動閘24未被規劃，亦即浮動閘24維持中性或帶正電，則施加至耦合閘26的第二正電壓能夠導致位在浮動閘24下方之通道區域18的部分為導電性。因此，電流能在第一區域14與第二區域16之間流動。
如眾所周知的，記憶體胞元10一般以陣列形式形成於半導體晶片上，具有多數記憶體胞元10的行及列。浮動閘非依電性記憶體胞元之陣列的用途之一是做為智慧卡。然而，在此應用中，非依電性記憶體胞元之陣列必須具有高規劃/抹除耐受性。在先前技術中，在規劃期間，一高電壓已施加至耦合閘26及抹除閘28，以致能在浮動閘24上感應產生充足的電位，以致使熱電子自通道區域18注 入浮動閘24。然而，在規劃操作起動時於浮動閘24上感應產生之最大電位可致使界於浮動閘24與通道區域18之間的絕緣層30以及界於通道區域18與絕緣層30之間的界面相對快速劣化。這些區域的劣化為影響記憶體胞元的規劃/抹除耐受性之主因。
先前技術亦揭露在規劃期間，施加斜坡電壓(ramped voltage)至具有字元線閘20及耦合閘26(但沒有抹除閘)的記憶體胞元的耦合閘26，以增加記憶體胞元之耐受性。參見姚等人(Yao et al.)之「用於高注入金屬氧化物半導體(HIMOS)閃存記憶體胞元之耐受性最佳化的方法(Method For Endurance Optimization of The HIMOS Flash Memory Cell)」，電機電子工程師學會第43屆國際可靠性物理年會，聖荷西，2005，第662-663頁(IEEE 43rd Annual International Reliability Physics Symposium,San Jose,2005,pp.662-663)。
記憶體胞元10不需要將高電壓施加至第二區域16以導致規劃，其能使高規劃/抹除耐受性變為可能。然而，先前技術的規劃方法對於高規劃/抹除耐受性尚未最佳化。因此，本發明之一目的為最佳化用於規劃如圖1所示之記憶體胞元類型的參數，使耐受性進一步增加。
 發明概要
本發明為一種規劃非依電性記憶體胞元的方法，該記憶體胞元具有第一導電型單晶基板及上表面的形 式。第二導電型之第一區域是沿著該上表面在該基板中。第二導電型之第二區域是沿著該上表面在基板中，與第一區域隔離，具有界於第一區域與第二區域的通道區域。字元線閘係安置於通道區域的第一部分之上，藉由第一絕緣層與該通道區域隔離。浮動閘係安置於該通道區域的另一部分上，鄰近該字元線閘並與該字元線閘隔離。浮動閘係藉由第二絕緣層與該通道區域隔離。耦合閘係安置於浮動閘上並藉由第三絕緣層與其絕緣。抹除閘係安置於鄰近浮動閘並位於相對於該字元線閘之一側上。抹除閘係安置於該第二區域上且與其絕緣。在規劃方法中，將第一正電壓施加至該字元線閘以接通該字元線閘下方的通道區域的部分。與該第一正電壓實質同時地，將電壓差施加至該第一區域與該第二區域之間，以提供該通道中熱電子之產生。與該第一正電壓實質同時地，將第二正電壓施加至該耦合閘，以提供自該通道到該浮動閘之熱電子注入。將第三正電壓施加至該抹除閘。該第三正電壓係在該第一正電壓、該第二正電壓及界於該第一區域與該第二區域之間的該電壓差起動後，相隔一延遲期間之後施加，以在規劃操作期間降低該浮動閘之最大電位，且因此改良記憶體胞元之規劃/抹除耐久性。
10‧‧‧記憶體胞元
12‧‧‧基板
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧通道區域
20‧‧‧字元線；字元線閘
22‧‧‧絕緣層
24‧‧‧浮動閘
26‧‧‧耦合閘；控制閘
28‧‧‧抹除閘
30‧‧‧絕緣層
32‧‧‧絕緣層
50‧‧‧脈衝波形形狀
52‧‧‧脈衝波形形狀
54‧‧‧電壓Vcs
56‧‧‧電壓Vdp
60‧‧‧脈衝波形形狀
80‧‧‧圖形
82‧‧‧圖形
Vwl‧‧‧脈衝
Vcg‧‧‧脈衝
Veg‧‧‧脈衝
Vfg1‧‧‧峰值電壓
Vfg2‧‧‧峰值電壓
圖1為本發明之規劃方法可應用之具有用以儲存電荷之浮動閘之先前技術的非依電性記憶體胞元的橫截面圖。
圖2係顯示在本發明方法之方法中使用於規劃圖1之記憶體胞元的電壓之不同波形的圖。
圖3係顯示電壓脈衝實質同時施加到抹除閘及控制閘之先前技術的結果，及當電壓脈衝未同時施加之本發明的結果的浮動閘上電壓電位之圖形。
 較佳實施態樣的詳細說明
參照圖2，其顯示使用於本發明之方法中以規劃顯示於圖1之記憶體胞元10的電壓之不同波形的圖。在本發明的方法中，將實質具有脈衝波形形狀50之第一正電壓施加至字元線閘20。施加至字元線閘20之脈衝被確認為圖2中的脈衝Vwl。將實質具有脈衝波形形狀52之第二正電壓施加至耦合閘26。施加到耦合閘26之脈衝被確認為圖2中的脈衝Vcg。脈衝Vwl及Vcg係實質同時施加，並實質同時結束。包含施加到第二區域16之電壓Vcs 54及施加到第一區域14之電壓Vdp 56的電壓差亦實質為脈衝形狀形式且實質上與脈衝Vwl及Vcg同時施加。將實質具有脈衝波形形狀60之第三正電壓施加到抹除閘28。施加到抹除閘28之脈衝被確認為圖2中之脈衝Veg。在脈衝Vwl及Vcg起動後相隔一延遲期間之後，施加脈衝Veg，但脈衝Veg實質上與脈衝Vwl及Vcg同時終止。
在本發明之規劃方法中，將第一正電壓施加至字元線閘以接通通道區域位在字元線閘下方之通道區域的部分。實質上與該第一正電壓同時，在界於第一區域及第 二區域之間施加電壓差，同時實質地作為第一正電壓，以提供在通道中熱電子的產生。實質上與該第一正電壓同時，將第二正電壓施加至耦合閘，以感應高電位到浮動閘且因此，以致使熱電子自通道區域注入浮動閘。將第三正電壓施加至抹除閘，以提供額外的電壓吸引待注入該浮動閘的電子。在施加該第一正電壓、該第二正電壓及界於該第一區域與該第二區域之間的該電壓差後相隔一延遲期間之後，施加第三正電壓，以改良記憶體胞元的規劃/抹除耐久性。
在先前技術中，當所有脈衝Vcg、脈衝Vwl及脈衝Veg皆實質同時施加時，浮動閘24的電壓經驗係在最高峰，而介於浮動閘24與通道區域18之間的絕緣層30受到的應力最大。此降低了記憶體胞元10的耐久性。
在本發明中，藉由延遲Veg的施加，降低規劃操作期間的最高浮動閘電位，藉此降低界於浮動閘24與通道區域18之間的絕緣層30以及界於通道區域18與絕緣層30之間的界面之劣化，以及因此增加了記憶體胞元10之耐久性。
參照圖3，顯示浮動閘24上之電壓的圖形80，其為如同在先前技術之方法中，電壓脈衝實質同時施加到抹除閘28及控制閘26之結果，以及浮動閘24上之電壓的圖形82，其為電壓脈衝是在與電壓施加至控制閘26後相隔一延遲期間之後施加至抹除閘28的結果。因為施加電壓至抹除閘28的延遲發生於一延遲期間T之後，本發明方法中之峰值電壓Vfg2低於先前技術方法中之峰值電壓Vfg1。結果，降 低界於浮動閘24與通道區域18之間的絕緣層30以及界於通道區域18與絕緣層30之間的界面之劣化。
50‧‧‧脈衝波形形狀
52‧‧‧脈衝波形形狀
54‧‧‧電壓Vcs
56‧‧‧電壓Vdp
60‧‧‧脈衝波形形狀
Vwl‧‧‧脈衝
Vcg‧‧‧脈衝
Veg‧‧‧脈衝

Claims (7)

  1. 一種規劃非依電性記憶體胞元的方法，該記憶體胞元具有一第一導電型之單晶基板及一上表面，具有在該基板中沿著該上表面之第二導電型之一第一區域，以及在該基板中沿著該上表面且與該第一區域隔離的第二導電型之一第二區域，具有該第一區域與該第二區域之間的一通道區域；一字元線閘係安置於該通道區域的一第一部分之上藉由一第一絕緣層與該通道區域隔離；一浮動閘係安置於該通道區域的另一部分上，鄰近該字元線閘並與該字元線閘隔離，其中該浮動閘係藉由一第二絕緣層與該通道區域隔離；一耦合閘係安置於該浮動閘上並藉由一第三絕緣層與其絕緣；以及一抹除閘係安置於鄰近該浮動閘並位於相對於該字元線閘之一側上；該抹除閘係安置於該第二區域上且與其絕緣；該方法包含：將一第一正電壓施加至該字元線閘以接通該字元線閘下方的該通道區域的部分；將電壓差施加至該第一區域與該第二區域之間；與該第一正電壓實質同時地，將一第二正電壓施加至該耦合閘，致使熱電子自該通道區域注入到該浮動閘；在該第一及第二正電壓及界於該第一區域與該第二區域之間的該電壓差開始後相隔一延遲期間之後，將一第三正電壓施加至該抹除閘，致使電子被注入到該浮動閘。
  2. 如申請專利範圍第1項之方法，其中該第一、第二及第三正電壓係實質同時終止。
  3. 如申請專利範圍第1項之方法，其中該第一區域與該第二區域之間的該電壓差係實質上與該第一及第二正電壓同時施加。
  4. 如申請專利範圍第1項之方法，其中該第一、第二及第三電壓係各自為一脈衝形狀的信號，且其中該第三電壓係一延遲的脈衝信號。
  5. 如申請專利範圍第4項之方法，其中該第一、第二及第三正電壓係實質同時終止。
  6. 如申請專利範圍第1項之方法，其中該延遲期間係長到足夠在規劃操作期間降低在該浮動閘上之最大電位。
  7. 如申請專利範圍第1項之方法，其中該抹除閘具有在該浮動閘之上的一懸垂部。
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