CN101308867A - 存储装置及其制造方法和操作方法 - Google Patents

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Abstract

本发明提供了一种存储装置、一种制造该存储装置的方法以及一种操作该存储装置的方法。所述存储装置可以包括：沟道区，具有上端，其中，上端的两侧弯曲，两侧的弯曲部分允许在编程或擦除中将电荷注入到两侧的弯曲部分中，使得注入有电荷的弯曲部分与确定阈值电压的部分分开；栅极结构，在沟道区上。

Description

存储装置及其制造方法和操作方法
技术领域
示例实施例涉及一种闪速存储装置及其制造和操作的方法。其它的示例实施例涉及一种可以弥补由注入有电子或空穴的部分的劣化导致的非期望的可靠性的闪速存储装置以及制造和操作该闪速存储装置的方法。
背景技术
非易失性存储装置是即使当不提供电源时也可以保持存储的数据的半导体存储装置。代表性的非易失性存储装置可以为闪速存储装置。组成闪速存储器的多个存储单元中的每个可以包括具有这样的栅极结构的单元晶体管，即，在所述栅极结构中，可以顺序堆叠存储电荷(例如，数据)的浮置栅极和控制浮置栅极的控制栅极。可以使用Fowler-Nordheim(F-N)隧穿机制在单元晶体管中执行编程或擦除操作。
为了满足扩大闪速存储装置的存储容量的需求，已经减小了存储单元的尺寸。此外，根据存储单元的尺寸的减小，浮置栅极在垂直方向上的高度会被减小。然而，浮置栅极的尺寸会限制闪速存储装置的尺寸的减小。为了处理这种限制，已经开发了包括电荷捕获层以替代浮置栅极的电荷捕获闪速(CTF)存储装置。CTF存储装置可以利用电荷被捕获在电荷捕获层中时的偏移的阈值电压(shifting threshold voltage)。CTF存储装置可以小于在浮置栅极中存储电荷的闪速存储装置。
图1A和图1B是示出了传统的CTF存储装置的编程和擦除操作的剖视图。参照图1A和图1B，构成传统的CTF存储装置的存储单元可以包括：隧道氧化物层1，形成在半导体基底的沟道区8上，并允许电荷隧穿过隧道氧化物1；电荷捕获层3，形成在隧道氧化物层1上，并使得隧穿过隧道氧化物层1的电荷被捕获在电荷捕获层3中；阻挡氧化物层5，形成在电荷捕获层3上，并防止或减少穿过电荷捕获层3的电荷向上移动；控制栅极7，形成在阻挡氧化物层5上。沟道区8可以形成在半导体基底中。在存储单元阵列中，可以由浅沟隔离(STI)形成器件隔离区9，以限定沟道区8并将存储单元电分开。沟道氧化物层1、电荷捕获层3、阻挡氧化物层5和控制栅极7可以形成在沟道区8和器件隔离区9上。可以由沟道区8限定存储单元。
参照图1A，在编程模式下，可以将较高的电压(例如，16V至17V)施加到控制栅极7，并可以将较低的电压(例如，0V)施加到沟道区8。因此，电子可以从沟道区8被注入到电荷捕获层3中，然后被捕获在电荷捕获层3中。可以将较低的电压(例如，0V的电压Vbody)施加到半导体基底和沟道区8。
参照图1B，在擦除模式下，可以将低电压(例如，0V)施加到控制栅极7，可以将沟道区8浮置，可以将高电压(例如，17V至18V的电压Vbody)施加到半导体基底。因此，可以将存储在电荷捕获层3中的电子从电子捕获层3释放到沟道区8，或由与从沟道区8注入到电荷捕获层3中的空穴复合以去除存储在电荷捕获层3中的电子。
如图2中所示，可以在沟道区8的与沟道区8和隧道氧化物层1相邻的中心部分A′处确定阈值电压。然而，在编程或擦除模式下，可以将电子或空穴注入到中心部分A′，从而使隧道氧化物层1劣化(degrade)。如图3中所示，由隧道氧化物层1的注入有电子或空穴的部分中产生的阱会导致隧道氧化物层1的劣化。这种阱可以影响位于下方的沟道区8并使编程的阈值电压偏移。因此，当在编程或擦除模式下注入有电子或空穴的部分劣化时，会使阈值电压偏移，从而使CTF存储装置的可靠性劣化。
发明内容
示例实施例提供一种具有通过注入有电荷的区域与确定阈值电压的区域分开而提高的可靠性的电荷捕获闪速(CTF)存储装置，以及制造并操作该CTF存储装置的方法。
根据示例实施例，一种存储装置可以包括：沟道区，具有上端，其中，上端的两侧弯曲，两侧的弯曲部分允许在编程或擦除中将电荷注入到两侧的弯曲部分中，使得注入有电荷的弯曲部分与确定阈值电压的部分分开；栅极结构，在沟道区上。
沟道区的上端可以形成为在两侧具有凸曲率。沟道区的上端还可以形成为在中心具有凹曲率。具有凸曲率的部分的曲率可以大于具有凹曲率的部分的曲率。栅极结构可以包括隧道绝缘层，其中，隧道绝缘层的靠近凹曲率的部分厚于其靠近凸曲率的部分。构成栅极结构的至少一些层可以形成为符合沟道区的弯曲形状。
栅极结构可以为电荷捕获型的栅极结构，所述电荷捕获型的栅极结构包括：隧道绝缘层和电荷捕获层，在沟道区上，以符合沟道区的弯曲形状；阻挡绝缘层，在电荷捕获层上；控制栅极，在阻挡绝缘层上。
根据示例实施例，一种制造存储装置的方法可以包括的步骤如下：准备基底；形成包括突起部分和绝缘材料区的结构，所述突起部分形成在基底上的预备沟道区位置上，并在突起部分的上端具有彼此分开的第一突起和第二突起，所述绝缘材料区形成在突起部分的两侧上，以暴露第一突起和第二突起；形成具有上端部的沟道区；蚀刻上端部的两侧，使得第一突起和第二突起具有凸曲率；在沟道区上形成栅极结构。
形成包括突起部分和绝缘材料区的结构的步骤可以包括：在基底上形成台阶式结构，所述台阶式结构包括突起部分和在突起部分两侧上并延伸超过突起部分的绝缘材料区；蚀刻在突起部分的除了与绝缘材料区相邻的部分之外的部分上的第一硬掩模层，并仅暴露突起部分的中心区域；通过将突起部分的暴露的中心部分蚀刻至一深度来在突起部分的上端上形成彼此分开的第一突起和第二突起；去除第一硬掩模层，并部分地去除绝缘材料区，以暴露第一突起和第二突起的外表面。
形成台阶式结构的步骤可以包括：在基底上形成第二硬掩模层；通过以一深度去除第二硬掩模层和基底的除了预备沟道区位置的部分来形成突起部分；在突起部分的两侧形成绝缘材料区，使得绝缘材料区延伸超过突起部分，从而获得台阶式结构；通过去除第二硬掩模层来暴露台阶式结构。蚀刻第一硬掩模层的步骤可以包括：在台阶式结构上形成第一硬掩模层；仅蚀刻在突起部分的除了与绝缘材料区相邻的部分之外的部分上的第一硬掩模层。
根据示例实施例，一种操作存储装置的方法可以包括：通过施加编程或擦除电压将电荷注入到具有上端的沟道区中，沟道区的上端的两侧弯曲；通过施加额外电压来加速注入的电荷的移动。
额外电压可以为直流(DC)电压或直流加交流(DC加AC)电压。额外电压的幅值可以小于编程或擦除电压的幅值。额外电压的DC极性可以与编程或擦除电压的DC极性相反。
附图说明
通过下面结合附图的详细描述，将更清楚地理解示例实施例。图1A至图13K不限制这里描述的示例实施例。
图1A和图1B是示出了电荷捕获闪速(CTF)存储装置的编程和擦除操作的剖视图；
图2是示出了CTF存储装置中确定阈值电压的部分的剖视图；
图3是说明由CTF存储装置的隧道氧化物层中产生的阱导致劣化的示图；
图4A是根据示例实施例的CTF存储装置的剖视图；
图4B是图4A中的CTF存储装置沿另一方向的剖视图；
图5A是示出了注入到具有凸曲率的部分中的电子的密度的曲线图；
图5B是示出了注入到具有凸曲率的部分中的空穴的密度的曲线图；
图6示出了根据示例实施例的CTF存储装置的编程操作；
图7A示出了在编程操作期间电子被注入到电荷捕获层中的状态及其电势；
图7B示出了当将额外电压施加到通过图7A的编程操作将电子注入到电荷捕获层中的CTF存储装置时电子的移动和电势的改变；
图8A示出了根据示例实施例的CTF存储装置的擦除操作；
图8B示出了当将额外电压施加到通过图8A的擦除操作将空穴注入到电荷捕获层中的CTF存储装置时的空穴的移动；
图9示出了根据示例实施例的CTF存储装置的读取操作；
图10A和图10B示出了根据示例实施例的在根据操作闪速存储装置的方法进行编程期间的电压波形的实施例；
图11A和图11B示出了基于增量阶跃脉冲编程(ISPP，incremental steppulse programming)方法分别使用图10A和图10B的电压波形进行编程期间的电压波形；
图12A和图12B示出了根据示例实施例的在根据操作闪速存储装置的方法进行擦除期间的电压波形的实施例；
图13A至图13K是示出了根据示例实施例的制造CTF存储装置的方法的剖视图。
应该注意的是，这些附图意在示出特定示例实施例中所利用的方法、结构和/或材料的普通特性，并意在补充下面提供的书面描述。然而，这些附图不是按比例的，并可以不精确地反应任何给出的实施例的精确的结构或性能特性，并不应该被理解为限定或限制示例实施例所包含的值或性质的范围。例如，为了清晰起见，可以减小或夸大分子、层、区域和/或结构性元件的相对厚度和定位。各附图中的相似或相同的标号的使用意在表示存在相似或相同的元件或特征。
具体实施方式
现在，将参照其中示出了示例实施例的附图来更充分地描述示例实施例。然而，示例实施例可以以许多不同的形式实施，并不应被理解为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并将示例实施例的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，夸大了层、膜和区域的厚度。在整个说明书中，相同的标号表示相同的元件。
应该理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层或者“结合到”另一元件或层时，它可以直接在另一元件或层上、直接连接到另一元件或层或者直接结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层或者“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如这里所使用的，术语“和/或”包括一个或多个相关所列项的任意和全部组合。
应该理解的是，虽然术语第一、第二、第三等可以在这里用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
为了描述方便，在这里可以使用空间相对术语，例如，“在......以下”“在......下方”、“下面的”、“在......上方”、“上面的”等来描述如附图中示出的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包括除附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“以下”的元件将随后被定位为“在”其它元件或特征“上方”。因此，示例性术语“在......下方”可以包括“在......上方”和“在......下方”两个方位。可将装置另外定位(旋转90度或处于其它方位)，并相应地解释这里使用的空间相对描述符。
这里使用的术语只是出于描述具体实施例的目的，而不意在成为示例实施例的限制。除非上下文另外清楚地指出，否则这里所使用的单数形式也意在包括复数形式。还应该理解的是，当术语“包括”和/或“包含”在此说明书中使用时，其表明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在这里参照作为示例实施例的理想的实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，将预料到由例如制造技术和/或公差造成的示图的形状的变化。因此，示例实施例不应该被理解为限于这里示出的区域的具体形状，而是将包括例如由制造造成的形状的偏差。例如，示出为矩形的注入区通常会在其边缘处具有倒圆的或者弯曲的特征和/或具有注入浓度梯度，而不是从注入区到非注入区的二元变化。同样，由注入形成的埋区会导致在埋区和发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状不意在示出装置的区域的真实形状，也不意图限制示例实施例的范围。
除非另外限定，否则这里使用的所有术语(包括技术术语和科学术语)的含义与示例实施例所属领域的普通技术人员通常理解的含义相同。还应该理解的是，除非在这里被特定地限定，否则术语(比如在通用字典里定义的术语)应该被理解为其含义与相关领域的环境中它们的含义一致，并且不应该被理想化或过度正式地理解。
根据示例实施例的闪速存储装置可以包括具有浮置栅极的浮置栅极型闪速存储装置和具有电荷捕获层的电荷捕获闪速(CTF)存储装置。现在将说明作为根据示例实施例的闪速存储器的CTF存储装置。图4A是根据示例实施例的CTF存储装置10的剖视图。图4B是沿另一方向观看的图4A中的CTF存储装置10的剖视图。详细地讲，图4A和图4B示出了CTF存储装置10的一个存储单元。当布置存储单元以构成NAND型闪速存储装置时，图4A是沿字线方向的剖视图，图4B是沿位线方向的剖视图。
参照图4A和图4B，CTF存储装置10可以包括形成在基底11中的沟道区11a和形成在沟道区11a上的栅极结构20。在图4A中没有示出基底11。基底11可以为硅半导体基底，或者基底11可以为通过在绝缘体上硅(SOI)基底上形成单晶硅层所获得的基底。沟道区11a可以具有至少侧部被弯曲的上端，从而可以将所述弯曲的侧部用作在编程或擦除模式下注入有电荷的区域。结果，注入有电荷的部分和确定阈值电压的部分彼此分开。沟道区11a的上端可以包括在两侧的具有凸曲率的侧部A，并还可以包括在中心的具有凹曲率的部分B。凸曲率可以大于凹曲率。
图5A是示出了注入到具有凸曲率的部分中的电子的密度的曲线图。图5B是示出了注入到具有凸曲率的部分中的空穴的密度的曲线图。参照图5A，可以将大部分的电子注入到具有凸曲率的部分中。参照图5B，可以将大部分的空穴注入到具有凸曲率的部分中。由凸曲率引起的增强的场效应可以导致大部分的电子和空穴被注入到具有凸曲率的部分中。
因此，如图4A中所示，当沟道区11a的上端包括在两侧的具有凸曲率的部分A和在中心的具有凹曲率的部分B时，可以将大部分的电荷注入到在两侧的具有凸曲率的部分(被称为电荷注入区)A中，并且可以通过在中心的具有凹曲率的部分(被称为阈值电压确定区)B来确定阈值电压。因此，由于发生劣化的电荷注入区A与确定阈值电压的阈值电压确定区B是分开的，所以可以降低由于注入有电子或空穴的电荷注入区A的劣化导致阈值电压偏移的风险，从而在相当大的程度上提高了CTF存储装置10的可靠性。
CTF存储装置10的栅极结构20可以包括隧道绝缘层21。电荷注入区A的曲率可以大于阈值电压确定区B的曲率。隧道绝缘层21可以具有靠近具有凹曲率的阈值电压确定区B并厚于更靠近具有凸曲率的电荷注入区A的部分的一部分，以防止或减少在擦除模式下从阈值电压确定区域B直接释放电子。例如，因为阈值电压确定区B的曲率可以小于电荷注入区A的曲率，并且隧道绝缘层21的靠近阈值电压确定区B的部分可以相对厚，所以在擦除模式下可以不从阈值电压确定区B直接释放电子。
栅极结构20可以包括多个层。构成栅极结构20的至少一些层可以符合沟道区11a的上端的弯曲形状。例如，CTF存储装置10的栅极结构20可以包括形成在沟道区11a上的隧道绝缘层21、形成在隧道绝缘层21上的电荷捕获层23、形成在电荷捕获层23上的阻挡绝缘层25和形成在阻挡绝缘层25上的控制栅极27。如图4A中所示，隧道绝缘层21和电荷捕获层23可以形成在沟道区11a上，以符合沟道区11a的弯曲形状。
隧道绝缘层21可以允许例如电子或空穴的电荷隧穿过隧道绝缘层21。隧穿过隧道绝缘层21的电荷可以被捕获在电荷捕获层23中。在编程模式中，注入的电子可以被捕获在电荷捕获层23中。在擦除模式中，注入的空穴可以与在电荷捕获层23中捕获的电子复合。阻挡绝缘层25可以防止或减少穿过电荷捕获层23的电荷向上移动。参照图4B，掺杂有预定或给定的导电杂质的第一杂质区13和第二杂质区14可以形成在基底11中。第一杂质区13和第二杂质区14中的任意一个可以被用作漏极D，第一杂质区13和第二杂质区14中的剩余的一个可以被用作源极S。在图4B中，标号19表示分隔件。
隧道绝缘层21可以形成在基底11上，以接触第一杂质区13和第二杂质区14，并被置于沟道区11a上。隧道绝缘层21可以为由SiO2、各种高k氧化物(其中，k为介电常数)或它们的组合形成的隧穿氧化物层。可选择地，隧道绝缘层21可以为由Si3N4形成的氮化硅层。可以由喷射气相沉积来形成氮化硅层，使得氮化硅层具有的杂质密度与氧化硅层的杂质密度相似，并且氮化硅层具有提高的硅上界面特性。可选择地，隧道绝缘层21可以具有包括氮化硅层和氧化物层的双层结构。
电荷可以被捕获在电荷捕获层23中，因此，可以在电荷捕获层23中存储数据。电荷捕获层23可以包含氮化物、高k介电物质和纳米点(nanodot)中的任意一种。例如，电荷捕获层23可以由例如Si3N4的氮化物或例如SiO2、HfO2、ZrO2、Al2O3、HfSiON、HfON或HfAlO的高k氧化物形成。电荷捕获层23可以包括多个不连续排列的纳米点作为电荷捕获部位(charge trapsite)。纳米点可以为纳米晶(nanocrystalline)。防止或减少穿过电荷捕获层23的电荷向控制栅极27移动的阻挡绝缘层25可以为氧化物层。
阻挡绝缘层25可以由SiO2或具有的介电常数高于隧道绝缘层21的介电常数的高k材料(例如，Si3N4、Al2O3、HfO2、Ta2O5或ZrO2)形成。阻挡绝缘层25可以具有多层结构。例如，阻挡绝缘层25可以具有双层或更多层的多层结构，所述双层或更多层的多层结构包括由普通绝缘材料(例如，SiO2)形成的绝缘层和由介电常数高于隧道绝缘层21的介电常数的材料形成的高k介电层。控制栅极27可以为金属层。例如，控制栅极27可以由铝(Al)形成。可选择地，控制栅极27可以由通常用于半导体存储装置的栅电极的金属(例如Ru)或TaN或硅化物(例如，NiSi)形成。可以由通过浅沟隔离(STI)形成的将存储单元电分开的器件隔离区15来限定形成在半导体基底11中的沟道区11a。
图4A示出了CTF存储装置10可以包括由器件隔离区15限定的沟道区11a、形成在沟道区11a上以符合沟道区11a的弯曲形状的隧道绝缘层21和电荷捕获层23以及与电荷捕获层23和器件隔离区15交叉形成的阻挡绝缘层25和控制栅极27。CTF存储装置10可以根据沟道区11a、隧道绝缘层21和电荷捕获层23的曲率来控制空穴注入区。结果，因为电荷注入区A和阈值电压确定区B彼此分开，所以可以避免由于隧道绝缘层21的劣化而导致的阈值电压的偏移，从而防止或降低CTF存储装置10的可靠性劣化。
图6示出了根据示例实施例的CTF存储装置的编程操作。参照图6，在编程操作期间，可以将相对高的电压(例如，大约16V至大约17V)施加到控制栅极27，可以将基底11保持在Vbody＝0V的状态下。由于曲率导致的相对高的场效应，所以在编程操作期间，可以将大部分的电子注入到具有凸曲率的电荷注入区A中，同时由于相反的曲率导致电子不会被注入到阈值电压确定区B中。电荷注入区A和阈值电压确定区B可以彼此空间地分开。
图7A示出了在编程操作期间电子被注入到电荷捕获层23中的状态及其电势。图7B示出了当将额外电压施加到CTF存储装置10并且将电子注入到电荷捕获层23时电子的移动和电势的改变。因为大部分的电子被注入到形成在沟道区11a的两侧上的具有凸曲率的电荷注入区A中，所以电荷捕获层23的两侧部分可以变为较高的电势区，并且电荷捕获层23的中心部分可以变为较低的电势区。图7A的下面的示图示出了电荷捕获层23的横向电势分布。
由于电势差，电子可以被移动到电荷捕获层23的中心部分，从而改变阈值电压。根据示例实施例的编程方法，在将电子如上所述地注入之后，可以施加极性与编程电压的极性相反的额外的偏置电压。所述额外电压可以加速在电荷捕获层23中注入的电子的移动。所述额外电压可以为小于编程电压的体偏置直流(DC)电压或直流加交流(AC)电压。所述额外电压可以具有与编程电压相反的DC极性。
图7B示出了将控制栅极27保持在大约0V的状态下并且将大约8V的体偏置电压(例如，Vbody＝～8V)施加到基底11。当以这种方式施加额外电压时，可以进一步增加较高电子密度区域和较低电子密度区域之间的电势电荷(potential charge)的差，如图7B的下面的示图中所示，从而加速电子的移动。
因此，额外电压增加有关电子的移动的驱动力，从而移动电子。例如，当施加DC加AC偏置电压时，可以增加电子的漂移迁移率，从而有利于电子的移动。
图8A示出了根据示例实施例的CTF存储装置10的擦除操作。图8B示出了当将额外电压施加到CTF存储装置10时，通过图8A的擦除操作注入到电荷捕获层23中的空穴被移动。参照图8A，在擦除期间，可以将控制电极27保持在大约0V的状态下，并将较高的电压(例如，Vbody＝大约17V～大约18V)施加到基底11。
因为即使在擦除期间，也是将空穴注入到具有凸曲率的电荷注入区A中，所以隧道绝缘层21的劣化可以被限制到电荷注入区A。因为阈值电压确定区B的曲率小于电荷注入区A的曲率，并且隧道绝缘层21的靠近阈值电压确定区B的部分厚于隧道绝缘层21的靠近电荷注入区A的部分，所以可以不从具有凹曲率的阈值电压确定区B直接释放电子。
根据示例实施例的擦除操作，在以这种方式注入空穴之后，可以施加极性与擦除电压的极性相反的额外的偏置电压，以将在电荷捕获层23中的空穴移动到确定阈值电压的部分，然后去除电子。所述额外电压可以加速注入的空穴的移动。在擦除操作中的所述额外电压可以为小于擦除电压的DC或DC加AC电压。此外，所述额外电压的DC极性可以与擦除电压的DC极性相反。参照图8B，当将大约8V的较低的DC或DC加AC电压作为额外电压施加到控制栅极27时，空穴可以漂移到电荷捕获层23中，从而加速擦除操作。例如，当施加所述额外电压时，即使在擦除期间，也可以将电子和空穴快速地相互复合。
如上所述，可以通过将电子注入到CTF存储装置10中并将注入的电子捕获到电荷捕获层23的捕获部位中，来将编程操作执行为编程状态的阈值电压，可以通过将空穴注入到CTF存储装置10中并由电子和空穴之间的复合来去除电子，来将擦除操作执行为擦除状态的阈值电压。
因此，每个存储单元具有两种状态，例如，编程状态和擦除状态。擦除状态可以为由于在读取操作期间施加到控制栅极27的电压而使电流流到连接到位线的漏极的导通状态，从而降低存储单元的阈值电压；编程状态可以为由于在读取操作期间施加到控制栅极27的电压而使电流可以没流到连接到位线的漏极的截止状态，从而增大存储单元的阈值电压。
图9示出了根据示例实施例的CTF存储装置10的读取操作。参照图9，在读取操作期间，可以将例如大约4.5V的读取电压施加到控制栅极27，并且可以将基底11保持在Vbody＝0V的状态下。因为在电荷捕获层23的与电荷注入区A对应的部分中的电子的密度仍然相对高，所以电荷注入区A的阈值电压会为高。虽然电荷注入区A和阈值电压确定区B之间的区域C具有的电子密度与阈值电压确定区B的电子密度相似，但是因为由于凹曲率导致阈值电压确定区B为相对高的栅极场区，所以阈值电压确定区B可以具有最低的阈值电压。
因为导致劣化的电荷注入区A与阈值电压确定区B是分开的，所以已编程的阈值电压不会偏移，从而即使在读取操作期间也提高了可靠性。在根据示例实施例的CTF存储装置10中，可以通过对沟道区11a、隧道绝缘层21和电荷捕获层23增添曲率来改变电子或空穴注入区。结果，因为电荷注入区A和阈值电压确定区B彼此分开，所以可以避免阈值电压的偏移，从而防止或降低CTF存储装置10的可靠性劣化。
在编程中，在通过施加编程偏压(bias)注入电子之后，当还施加了小于编程偏压的DC或DC加AC额外电压时，电子可以移动到电荷捕获层23中的期望的位置，从而将电荷注入区A与阈值电压确定区B分开。在擦除操作中，因为在施加擦除偏压以注入空穴之后施加小了于擦除偏压的DC或DC加AC额外电压，所以空穴可以移动到确定阈值电压的位置，以擦除电子。
因此，当为了编程或擦除在注入电荷之后施加额外电压时，可以提高电荷稳定性和复合速度，可以降低不完全的复合的可能性，可以降低相反电荷的共存的可能性，可以保证擦除状态或编程状态的稳定性，并且可以降低编程或擦除中阈值电压分布(dispersion)的劣化的可能性。
在CTF存储装置的发生的操作中，在编程期间，可以通过将编程电压脉冲施加到CTF存储装置的存储单元来执行编程操作，然后可以通过施加校验电压来执行编程校验操作，以校验存储单元是否被编程。此外，在基于增量阶跃脉冲编程(ISPP)方法的编程模式下，将编程电压施加到存储单元的编程操作以及随后的施加校验电压的编程校验操作可以重复地执行，直到存储单元的阈值电压到达编程状态下的阈值电压。
在擦除中，可以通过将擦除电压脉冲施加到CTF存储装置的存储单元来执行擦除操作，然后可以通过施加校验电压来执行擦除校验操作，以确定存储单元是否被擦除。因此，作为示例实施例的操作方法，当为编程或擦除而注入电荷，然后施加额外电压时，所述额外电压可以被施加在用于编程或擦除的电压与校验电压之间。例如，在通过施加编程电压或擦除电压然后施加额外电压来执行编程或擦除之后，可以通过施加校验电压来执行校验操作。可以将编程电压、擦除电压、额外电压和校验电压施加为图10A至图12B中所示的脉冲。
图10A和图10B示出了当根据示例实施例的操作方法来执行编程操作时的电压波形的实施例。图10A示出了当额外电压为幅值小于编程电压的幅值并且极性与编程电压的极性相反的DC电压时的电压波形。图10B示出了当额外电压为幅值小于编程电压的幅值并且DC极性与编程电压的DC极性相反的DC加AC电压时的电压波形。
参照图10A和图10B，在编程期间，顺序施加编程电压、额外电压和校验电压，同时形成一个包(package)。图11A和图11B示出了当分别使用图10A和图10B的电压波形来执行基于ISPP方法的编程操作时的电压波形。如可以从图11A和图11B看出的，可以将根据示例实施例的操作方法应用于基于ISPP方法的编程操作。在图11A和图11B中，Vpgm表示在基于ISPP方法的编程操作期间基本编程电压的幅值，ΔVpgm表示在基于ISPP方法的编程操作期间编程电压的增量。
当将根据示例实施例的操作方法应用于基于ISPP方法的编程操作时，可以施加具有预定或给定的幅值的编程电压脉冲以执行编程操作，可以施加额外电压脉冲，然后可以施加校验电压脉冲以确定阈值电压是否到达编程状态下的阈值电压。当确定阈值电压没有到达编程状态的阈值电压时，可以将编程电压脉冲的幅值增大预定或给定的电平，并且可以重复上面的过程。该过程可以被重复几次，直到阈值电压到达编程状态的阈值电压。
图12A和图12B示出了当根据示例实施例的操作方法来执行擦除操作时的电压波形的实施例。图12A示出了当额外电压为幅值小于擦除电压的幅值并且极性与擦除电压的极性相反的DC电压时的电压波形。图12B示出了当额外电压为幅值小于擦除电压的幅值并且DC极性与擦除电压的DC极性相反的DC加AC电压时的电压波形。参照图12A和图12B，在擦除期间，可以顺序施加擦除电压、额外电压和校验电压，同时形成包。
图13A至图13K是示出了根据示例实施例的制造CTF存储装置的方法的剖视图。
参照图13A至图13I，可以准备基底11。基底11可以为硅半导体基底或由通过在SOI基底上形成单晶硅层而获得的基底。可以在基底11上形成这样的结构，即，该结构包括：突起部分33，形成在基底11的预备沟道区位置上并具有上端，所述上端的第一突起33a和第二突起33b彼此分开；绝缘材料区15′，形成在突起部分33的两侧，以暴露第一突起33a和第二突起33b。
可以执行蚀刻，使得第一突起33a和第二突起33b可以具有凸曲率，如图13J所示。因此，可以形成具有其侧部具有凸曲率的上端的沟道区11a。如图13J和图13K所示，可以在沟道区11a上形成栅极结构20。至少可以形成隧道绝缘层21和电荷捕获层23以符合沟道区11a的弯曲形状。
可以通过图13A至图13D的工艺来形成包括突起部分33和绝缘材料区15′的结构，从而可以在基底11上形成具有突起部分33和延伸超过突起部分33的绝缘材料区15′的台阶式结构。为了形成所述台阶式结构，参照图13A，可以在基底11上形成硬掩模层31。参照图13B，可以以预定或给定的深度来去除硬掩模层31和基底11的除了预备沟道区位置的部分，以形成突起部分33。硬掩模层31可以为例如Si3N4层的氮化物层。参照图13C，可以在突起部分33的两侧上形成绝缘材料区15′，并且绝缘材料区15′延伸超过突起部分33。绝缘材料区15′可以延伸到硬掩模层31的高度。参照图13D，可以去除硬掩模层31以暴露所述台阶式结构。
绝缘材料区15′可以由氧化物形成。当根据示例实施例的CTF存储装置10的存储单元可以通过STI彼此电分开时，通过STI工艺，绝缘材料区15′可以与器件隔离区15对应。可以仅在突起部分33的与绝缘材料区15′相邻的部分上形成硬掩模层35，以暴露突起部分33的中心部分，如图13E和13F所示。参照图13E，可以在台阶式结构的整个表面上形成硬掩模层35。参照图13F，可以执行蚀刻，使得可以仅在突起部分33的与绝缘材料区15′相邻的部分上留有硬掩模层35，并且可以暴露突起部分33的中心部分。
参照图13G，可以使用硬掩模层35作为掩模将突起部分33的上端处的暴露的中心部分蚀刻到预定或给定的深度，以获得彼此分开的第一突起33a和第二突起33b。参照图13H，可以去除硬掩模层35。参照图13I，可以部分地去除绝缘材料区15′，以暴露第一突起33a和第二突起33b的外表面。
参照图13J，可以执行蚀刻，使得第一突起33a和第二突起33b可以具有凸曲率，并且第一突起33a和第二突起33b之间的空间可以具有凹曲率。可以在具有弯曲形状的沟道区11a上形成隧道绝缘层21。参照图13K，可以在隧道绝缘层21上形成电荷捕获层23、阻挡绝缘层25和控制栅极27，从而完成根据示例实施例的CTF存储装置10。
虽然已经参照图13A至图13K说明了制造CTF存储装置10的方法，但是根据示例实施例的制造方法可以不限于此，并且可以在示例实施例的范围内做出各种修改。虽然在上面的描述中将电荷注入区与阈值电压确定区空间上分开的技术被应用到CTF存储装置，但是示例实施例可以不限于此。
因此，可以将示例实施例的技术应用到其它存储装置，例如，与将所述技术应用到CTF存储装置10相同，可以将所述技术应用到包括浮置栅极和控制栅极的浮置栅极型闪速存储装置。因为通过上面的描述和公知常识，对于本领域的一个普通技术人员来说，将所述技术应用到浮置栅极型闪速存储装置是显而易见的，所以将不给出对其的详细说明。
如上所述，根据示例实施例，可以将电荷注入区和阈值电压确定区彼此分开。因此，可以克服由在编程或擦除期间注入有电子或空穴的区域的隧道绝缘层(氧化物层)的劣化导致的阈值电压的偏移而产生的可靠性劣化。
此外，在根据示例实施例的闪速存储装置的编程或擦除操作期间，因为在施加编程或擦除电压以注入电荷之后施加了额外电压，所以可以提高电荷稳定性和复合速度，可以降低不完全复合的可能性，可以降低相反电荷共存的可能性，可以保证擦除或编程状态的稳定性，并可以降低由在编程或擦除中阈值电压的偏移而导致的劣化的可能性。
虽然已经参照本发明的示例实施例具体地示出并描述了本发明，但是本领域普通技术人员应该理解的是，在不脱离权利要求的精神和范围的情况下，可以在本发明中做出形式和细节上的各种改变。

Claims (24)

1、一种存储装置，包括：
沟道区，具有上端，其中，上端的两侧弯曲，两侧的弯曲部分允许在编程或擦除中将电荷注入到两侧的弯曲部分中，使得注入有电荷的弯曲部分与确定阈值电压的部分分开；
栅极结构，在沟道区上。
2、如权利要求1所述的存储装置，其中，沟道区的上端形成为在两侧具有凸曲率。
3、如权利要求2所述的存储装置，其中，沟道区的上端还形成为在中心具有凹曲率。
4、如权利要求3所述的存储装置，其中，具有凸曲率的部分的曲率大于具有凹曲率的部分的曲率。
5、如权利要求4所述的存储装置，其中，栅极结构包括隧道绝缘层，
其中，隧道绝缘层的靠近凹曲率的部分厚于其靠近凸曲率的部分。
6、如权利要求1所述的存储装置，其中，构成栅极结构的至少一些层形成为符合沟道区的弯曲形状。
7、如权利要求6所述的存储装置，其中，栅极结构为电荷捕获型的栅极结构，所述电荷捕获型的栅极结构包括：
隧道绝缘层和电荷捕获层，在沟道区上，以符合沟道区的弯曲形状；
阻挡绝缘层，在电荷捕获层上；
控制栅极，在阻挡绝缘层上。
8、一种制造存储装置的方法，所述方法包括的步骤如下：
准备基底；
形成包括突起部分和绝缘材料区的结构，所述突起部分形成在基底上的预备沟道区位置上，并在突起部分的上端具有彼此分开的第一突起和第二突起，所述绝缘材料区形成在突起部分的两侧上，以暴露第一突起和第二突起；
形成具有上端部的沟道区；
蚀刻上端部的两侧，使得第一突起和第二突起具有凸曲率；
在沟道区上形成栅极结构。
9、如权利要求8所述的方法，其中，形成包括突起部分和绝缘材料区的结构的步骤包括：
在基底上形成台阶式结构，所述台阶式结构包括突起部分和位于突起部分两侧并延伸超过突起部分的绝缘材料区；
蚀刻在突起部分的除了与绝缘材料区相邻的部分之外的部分上的第一硬掩模层，并仅暴露突起部分的中心部分；
通过将突起部分的暴露的中心部分蚀刻至一深度来在突起部分的上端上形成彼此分开的第一突起和第二突起；
去除第一硬掩模层，并部分地去除绝缘材料区，以暴露第一突起和第二突起的外表面。
10、如权利要求9所述的方法，其中，形成台阶式结构的步骤包括：
在基底上形成第二硬掩模层；
通过以一深度去除第二硬掩模层和基底的除了预备沟道区位置的部分来形成突起部分；
在突起部分的两侧形成绝缘材料区，使得绝缘材料区延伸超过突起部分，从而获得台阶式结构；
通过去除第二硬掩模层来暴露台阶式结构。
11、如权利要求9所述的方法，其中，蚀刻第一硬掩模层的步骤包括：
在台阶式结构上形成第一硬掩模层；
仅蚀刻在突起部分的除了与绝缘材料区相邻的部分之外的部分上的第一硬掩模层。
12、如权利要求8所述的方法，其中，沟道区的上端部还形成为在中心具有凹曲率。
13、如权利要求12所述的方法，其中，凸曲率的曲率大于凹曲率的曲率。
14、如权利要求13所述的方法，其中，形成栅极结构的步骤包括形成隧道绝缘层，
其中，隧道绝缘层的靠近凹曲率的部分厚于其靠近凸曲率的部分。
15、如权利要求8所述的方法，其中，形成栅极结构的步骤包括形成多个层，
其中，构成栅极结构的多个层中的至少一些层形成为符合沟道区的弯曲形状。
16、如权利要求15所述的方法，其中，形成栅极结构的步骤包括形成电荷捕获型栅极结构，所述形成电荷捕获型栅极结构的步骤包括：
在沟道区上形成隧道绝缘层和电荷捕获层，以符合沟道区的弯曲形状；
在电荷捕获层上形成阻挡绝缘层；
在阻挡绝缘层上形成控制栅极。
17、一种操作存储装置的方法，所述方法包括：
通过施加编程或擦除电压将电荷注入到具有上端的沟道区中，所述上端的两侧弯曲；
通过施加额外电压来加速注入的电荷的移动。
18、如权利要求17所述的方法，其中，存储装置的沟道区的上端形成为在两侧具有凸曲率及在中心具有凹曲率，凸曲率的曲率大于凹曲率的曲率。
19、如权利要求18所述的方法，其中，额外电压为直流电压或直流加交流电压。
20、如权利要求19所述的方法，其中，额外电压的幅值小于编程或擦除电压的幅值。
21、如权利要求19所述的方法，其中，额外电压的直流极性与编程或擦除电压的直流极性相反。
22、如权利要求17所述的方法，其中，额外电压为直流电压或直流加交流电压。
23、如权利要求22所述的方法，其中，额外电压的幅值小于编程或擦除电压的幅值。
24、如权利要求22所述的方法，其中，额外电压的直流极性与编程或擦除电压的直流极性相反。
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