KR20050030741A - 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법 Download PDF

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KR20050030741A
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윤인구
유재민
박재현
이용선
문정호
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삼성전자주식회사
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Abstract

부유게이트 전극 상에 평탄화된 절연막을 추가 형성함으로 커패시턴스를 작게 함으로 커플링 비율을 높여 프로그램 특성을 향상시킨 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 반도체 기판과 상기 반도체 기판 상에 형성된 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되고, 양측 에치부의 두께에 비해 중앙부의 두께가 얇은 부유게이트 패턴과 상기 부유게이트 패턴 상에 형성되고, 중앙부의 두께에 비해 양측 에지부의 두께가 얇은 제1절연막과, 상기 제1절연막 상에 형성되고, 상부면이 평탄하게 되도록 양측 에치부의 두께에 비해 중앙부의 두께가 얇은 제2절연막으로 형성된 인터폴리 절연막과 상기 결과물의 일측벽 및 상기 일측벽에 인접한 반도체 기판 상부를 덮는 터널절연막 패턴과 상기 터널절연막 패턴 상에 형성된 제어게이트 패턴을 포함하는 것이 특징이다. 제1절연막 상에 평탄화된 제2절연막을 추가 형성시킴으로 인터폴리 절연막에서 발생하는 커패시턴스를 작게 하여 커플링 비율을 높임으로 상기 부유게이트에 유기되는 전압을 높여 프로그램 특성을 향상시키고 상기 평탄화된 제2절연막을 부유게이트 도전막의 식각방지막으로 이용함으로 부유게이트 패턴의 팁 부분의 손상을 방지할 수 있다.

Description

스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법{SPLIT-GATE TYPE NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 스플리트 게이트(split-gate)형 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 부유게이트 전극 상에 평탄화된 절연막을 추가 형성함으로 커패시턴스를 작게 함으로 커플링 비율을 높여 프로그램 특성을 향상시킨 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
최근, 비휘발성 반도체 메모리 소자는 전기적으로 데이터의 소거와 프로그램이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 다양한 분야에서 그 응용이 증가하는 추세에 있다. 이러한 비휘발성 반도체 메모리 소자의 메모리 소자는 대표적으로 낸드형과 노아형으로 구분된다. 낸드형 메모리 소자와 노아형 메모리 소자는 각각 고집적화와 고속성으로 대별되는 장점을 갖고 있으며, 각각의 장점이 부각되는 분야에서 그 사용이 증가하는 추세에 있다.
그리고 비휘발성 메모리 소자에서는 비트라인에 메모리 소자들이 병렬로 연결되어 있어 메모리 소자 트랜지스터의 문턱전압(threshold voltage)이 비선택 메모리 소자의 제어게이트 전극에 인가되는 전압(통상 0V)보다 낮아지게 되면, 선택 메모리 소자의 온, 오프에 관계없이 소오스와 드레인 사이에서 전류가 흘러 모든 메모리 소자가 온 상태로 읽혀지는 오동작이 발생한다. 따라서, 이러한 비휘발성 메모리 소자에서는 문턱전압을 엄격하게 관리해야 하는 어려움이 있다. 또한, 채널 핫 전자 주입 방식에 의한 프로그래밍 때에 과도한 메모리 소자 전류가 흐르기 때문에 프로그래밍에 필요한 전압을 발생시키기 위한 고용량의 전압 펌프회로가 필요하다.
이러한 문제점을 해결하기 위해 통상 스플리트 게이트형(split-gate type)이라고 불리어지는, 다양한 구조의 비휘발성 반도체 메모리 소자가 제안되어 왔다. 스플리트 게이트형 비휘발성 메모리 소자의 전형적인 예로서 'METHOD OF MANUFACTURING A SINGLE TRANSISTOR NON-VOLATILE,ELECTRICALLY ALTERABLE SEMICONDUCTOR MEMORY DEVICE' 라는 제목으로 개시된 미국 특허 제 5,045,488호가 있다.
도 1a 내지 도 1f는 종래의 스플리트 게이트형 비휘발성 메모리 소자 제조방법을 설명하는 공정 순서도이다.
도 1a을 참조하면, 반도체 기판(10) 상에 정해진 영역에 바람직하게 이온주입 방식을 이용하여 드레인 영역(20)과 소오스 영역(30)을 형성한다. 그 이후에, 상기 반도체 기판 상에 게이트 절연막(40), 부유게이트 도전막(50) 및 하드마스크막(60)을 차례로 형성한다.
다음에, 도 1b를 참조하면, 상기 하드마스크막(60)을 사진 식각 공정을 이용하여 상기 부유게이트 도전막의 일부를 노출시키는 상기 하드마스크막 패턴(70)을 형성한다.
다음에, 도 1c를 참조하면, 상기 노출된 부유게이트 도전막의 상부를 열 산화 방법으로 성장시켜 인터폴리 절연막(80)을 형성한다. 상기 인터폴리 절연막(80)은 중앙에서 양 사이드로 갈수록 두께가 얇아지는 모양을 가진다.
다음에, 도 1d를 참조하면, 상기 하드마스크막 패턴(70)을 제거한다.
다음에, 도 1e를 참조하면, 상기 인터폴리 절연막(80)을 식각 방지막으로 이용하여 상기 부유게이트 도전막(50)과 상기 게이트 절연막(40)을 제거하여 결국에 부유게이트 전극(110)을 형성한다. 상기 부유게이트 전극(110)은 인터폴리 절연막(80), 부유게이트 패턴(90)과 게이트 절연막 패턴(100)을 포함한다. 여기서, A 부분은 부유게이트 도전막과 게이트 절연막을 제거할 때 상기 인터폴리 절연막(80)의 사이드 부위의 두께가 얇아서 부유게이트 패턴(90)의 팁 부분이 손상된다.
다음에, 도 1f를 참조하면, 상기 반도체 기판 상에 상기 부유게이트 전극(110) 상부를 콘 포말하게 덮는 터널 절연막(미도시) 및 게이트 도전막(미도시)을 차례로 형성한다. 그 후에, 사진 식각 공정을 이용하여 상기 부유게이트 전극의 일측벽 및 상부의 일부를 덮는 제어게이트 전극(140)을 형성한다. 상기 제어게이트 전극(140)은 터널 전연막 패턴(120)과 제어게이트 패턴(130)을 포함한다.
이로써, 종래의 스플리트 게이트형 비휘발성 메모리 소자가 형성된다.
다음에, 상기 스플리트 게이트형 비휘발성 메모리 소자의 프로그램 동작에 대하여 아래에서 설명한다.
도 2는 종래의 스플리트 게이트형 비휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 상기 도 1f의 도면을 사용하였으며 부호를 생략한다. 제어게이트에 문턱전압(Vth)이 인가되고, 드레인 영역에 고전압(Vpp)이 인가되고, 소오스 영역에 0V가 인가되고, 기판에 0V를 인가함으로써 프로그램이 수행된다.
드레인 영역에 고전압(Vpp)이 인가되면, 부유게이트의 전위가 올라가고, 부유게이트 아래의 채널 영역이 온(점선)된다. 그리고, 제어게이트에 문턱전압(Vth)이 인가되어 제어게이트 아래의 채널 영역은 약간 온(점선)된다. 그래서, 전자는 소스 영역에서 드레인 영역으로 흐르기 시작한다. 그리고, 이 전자는 부유게이트로 부터의 정전기력 때문에 절연막을 통하여 부유게이트 내로 주입됨에 의해서 프로그램이 수행된다. 따라서, 부유게이트가 음으로 충전되어 '0'으로 프로그램된다.
즉, 메모리 소자의 드레인 영역에 고전압(Vpp)을 인가하여, 전압에 의한 커플링에 의해서 부유게이트가 소정의 전압으로 유기되고 제어게이트에 소정의 전압(제어게이트와 채널에 의해 형성되는 트랜지스터의 문턱전압(Vth))을 인가하여 소스 영역과 드레인 영역사이에 전류가 흐를 때 발생하는 채널 핫 전자 주입에 의해서 부유게이트로 전자를 주입시킴에 의해서 프로그램이 수행된다.
특히, 상기 커플링은 커플링 비율로 나타내는 식 1에 의하여 여러 인자들에 의하여 영향을 받고 있다.
: 커플링 비율
Vpp : 드레인 영역에 걸리는 고전압
Vwl : 제어게이트, 즉 워드라인에 걸리는 문턱전압
Ctotal : 부유게이트에 관련된 커패시턴스의 총합계
Ct : 부유게이트와 제어게이트 사이의 터널 절연막에 발생하는 커패시턴스
Cc : 부유게이트와 채널 영역 사이의 절연막에 발생하는 커패시턴스
Cs : 부유게이트와 드레인 영역 사이의 절연막에 발생하는 커패시턴스
Cip : 부유게이트와 제어게이트 사이의 인터폴리 절연막과 터널 절연막에 발생하는 커패시턴스 합계
상기 식 1에서 나타내듯이, 부유게이트와 제어게이트 사이의 인터폴리 절연막과 터널 절연막에 발생하는 커패시턴스 합계, 즉 Cip를 작게하여 커플링 비율을 높이면 상기 부유게이트에 유기되는 전압을 크게하여 프로그램 특성을 향상시킬 수 있음 알 수 있다.
그러나 종래의 제조방법 중의 일부분인 상기 도 1c에서 보여주듯이, 상기 인터폴리 절연막은 상기 부유게이트 도전막의 노출된 부분을 열 산화 방법으로 성장시킨 것으로 중앙에서 양 사이드로 갈수록 두께가 얇아짐으로 커패시턴스의 값을 크게하여 상기 커플링 비율을 낮추며, 또한 도 1e의 A 부분에서 보여주듯이, 부유 게이트 도전막을 제거하는 과정 중에 상기 인터폴리 절연막의 사이드 부분이 얇아서 식각 방지막의 역할을 못하여 부유게이트 패턴의 팁 부분의 손상을 방지할 수 없다.
따라서, 본 발명의 목적은 새로운 스플리트 게이트형 비휘발성 메모리 소자 을 제공하는 것이다.
본 발명의 다른 목적은 새로운 스플리트 게이트형 비휘발성 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판과 상기 반도체 기판 상에 형성된 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되고, 양측 에치부의 두께에 비해 중앙부의 두께가 얇은 부유게이트 패턴과 상기 부유게이트 패턴 상에 형성되고, 중앙부의 두께에 비해 양측 에지부의 두께가 얇은 제1절연막과, 상기 제1절연막 상에 형성되고, 상부면이 평탄하게 되도록 양측 에치부의 두께에 비해 중앙부의 두께가 얇은 제2절연막으로 형성된 인터폴리 절연막과 상기 결과물의 일측벽 및 상기 일측벽에 인접한 반도체 기판 상부를 덮는 터널절연막 패턴과 상기 터널절연막 패턴 상에 형성된 제어게이트 패턴을 포함하는 스플리트 게이트형 비휘발성 메모리 소자을 제공하는 것이다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명은 게이트 절연막이 형성된 반도체 기판 상에 부유게이트 도전막 및 하드마스크막을 차례로 형성하는 단계와 상기 하드마스크막을 선택적으로 식각하여 상기 부유게이트 도전막의 일부를 노출시키는 하드마스크막 패턴을 형성하는 단계와 상기 노출된 부유게이트 도전막의 상부를 열 산화시키어 제1절연막을 형성하고, 상기 제1절연막의 상에 표면이 평탄한 제2절연막을 형성하여 인터폴리 절연막을 형성하는 단계와 상기 하드마스크막 패턴 및 상기 부유게이트 도전막을 차례로 제거하여 부유게이트 전극를 형성하는 단계와 상기 결과물의 일측벽 및 상기 일측벽에 인접한 반도체 기판 상부를 덮는 터널절연막 패턴을 형성하는 단계와 상기 터널절연막 패턴 상에 제어게이트 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 스플리트 게이트형 비휘발성 메모리 소자 제조방법을 제공하는 것이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 스플리트 게이트형 비휘발성 메모리 소자이다.
도 3를 참조하면, 반도체 기판(200)에 정해진 영역에 드레인 영역(210)과 소오스 영역(220)이 형성되어 있다. 그리고, 상기 반도체 기판 상(200)에 부유게이트 전극(280)이 형성되어 있다. 상기 부유게이트 전극(280)은 상기 반도체 기판(200) 상에 위치한 게이트 절연막 패턴(230)과 상기 게이트 절연막 패턴(230) 상에 형성되고, 양측 에치부의 두께에 비해 중앙부의 두께가 얇은 부유게이트 패턴(240)과 상기 부유게이트 패턴(240) 상에 형성되고, 중앙부의 두께에 비해 양측 에지부의 두께가 얇은 제1절연막(250)과 상기 제1절연막(250) 상에 형성되고, 상부면이 평탄하게 되도록 양측 에치부의 두께에 비해 중앙부의 두께가 얇은 제2절연막(260)을 포함한다. 상기 부유게이트 전극의 제1절연막(250)과 상기 제2절연막(260)이 인터폴리 절연막(270)이다.
그리고, 상기 부유게이트 전극(280)의 일측벽에 인접한 반도체 기판 상부와 상기 부유게이트 전극(280)의 일측벽 및 상부의 일부를 콘 포말하게 덮는 제어게이트 전극(310)을 형성되어 있다. 상기 제어게이트 전극(310)은 상기 부유게이트 전극(280)의 일측벽에 인접한 반도체 기판 상부와 상기 부유게이트 전극(280)의 일측벽 및 상부의 일부를 콘 포말하게 덮는 터널절연막 패턴(290)과 상기 터널절연막 패턴(290) 상에 형성된 제어게이트 패턴(300)을 포함한다.
도 4를 참조하면, 상기 도 3의 도면을 사용하였으며 부호를 생략한다. 제어 게이트에 문턱전압(Vth)이 인가되고, 드레인 영역에 고전압(Vpp)이 인가되고, 소오스 영역에 0V가 인가되고, 기판에 0V를 인가함으로써 프로그램이 수행된다.
드레인 영역에 고전압(Vpp)이 인가되면, 부유게이트의 전위가 올라가고, 부유게이트 아래의 채널 영역이 온(점선)된다. 그리고, 제어게이트에 문턱전압(Vth)이 인가되어 제어게이트 아래의 채널 영역은 약간 온(점선)된다. 그래서, 전자는 소스 영역에서 드레인 영역으로 흐르기 시작한다. 그리고, 이 전자는 부유게이트로 부터의 정전기력 때문에 절연막을 통하여 부유게이트 내로 주입됨에 의해서 프로그램이 수행된다. 따라서, 부유게이트가 음으로 충전되어 '0'으로 프로그램된다.
즉, 메모리 소자의 드레인 영역에 고전압(Vpp)을 인가하여, 전압에 의한 커플링에 의해서 부유게이트가 소정의 전압으로 유기되고 제어게이트에 소정의 전압(제어게이트와 채널에 의해 형성되는 트랜지스터의 문턱전압(Vth))을 인가하여 소스 영역과 드레인 영역사이에 전류가 흐를 때 발생하는 채널 핫 전자 주입에 의해서 부유게이트로 전자를 주입시킴에 의해서 프로그램이 수행된다.
여기서, 상기 커플링은 커플링 비율로 나타내는 상기 식 1에 의하여 여러 인자들에 의하여 영향을 받고 있다. 상기 식 1를 다시 기록한다.
: 커플링 비율
Vpp : 드레인 영역에 걸리는 고전압
Vwl : 제어게이트, 즉 워드라인에 걸리는 문턱전압
Ctotal : 부유게이트에 관련된 커패시턴스의 총합계
Ct : 부유게이트와 제어게이트 사이의 터널 절연막에 발생하는 커패시턴스
Cc : 부유게이트와 채널 영역 사이의 절연막에 발생하는 커패시턴스
Cs : 부유게이트와 드레인 영역 사이의 절연막에 발생하는 커패시턴스
Cip : 부유게이트와 제어게이트 사이의 인터폴리 절연막과 터널 절연막에 발생하는 커패시턴스 합계
도 5a 내지 도 5h는 본 발명의 실시예에 따른 스플리트 게이트형 비휘발성 메모리 소자의 제조방법을 설명하는 공정 순서도이다.
도 5a을 참조하면, 반도체 기판(400) 상에 정해진 영역에 바람직하게 이온주입 방식을 이용하여 드레인 영역(410)과 소오스 영역(420)을 형성한다. 그 이후에, 상기 반도체 기판(400) 상에 게이트 절연막(430), 부유게이트 도전막(440) 및 하드마스크막(450)을 차례로 형성한다.
다음에, 도 5b를 참조하면, 상기 하드마스크막(450)을 사진 식각 공정을 이용하여 상기 부유게이트 도전막(440)의 일부를 노출시키는 상기 하드마스크막 패턴(460)을 형성한다.
다음에, 도 5c를 참조하면, 상기 노출된 부유게이트 도전막((440)의 상부를 열 산화 방법으로 성장시켜 제1절연막(470)을 형성한다. 상기 제1절연막(470)은 상기 부유게이트 도전막 상부에 형성되고, 중앙부의 두께에 비해 양측 에지부의 두께가 얇아지는 모양을 가진다.
다음에, 도 5d를 참조하면, 상기 하드마스크막 패턴(460) 상과 상기 제1절연막(470) 상에 제2절연막(480)을 증착한다. 상기 제2절연막은 바람직하게 CVD(chemical vapor deposition) 방식을 이용한다.
다음에, 도 5e를 참조하면, 상기 제2절연막(480)을 평탄화하여 상기 하드마스크막 상에 증착된 제2절연막을 제거하면서 상기 제1절연막(470) 상에 평탄화된 제2절연막(490)을 형성한다. 상기 평탄화는 에치백(etch back) 공정을 이용한다.
상기 제1절연막(470)과 상기 평탄화된 제2절연막(490)이 인터폴리 절연막(500)이다.
다음에, 도 5f를 참조하면, 상기 평탄화된 제2절연막(490)과 상기 제1절연막(470)을 식각 방지막으로 이용하여 상기 하드마스크막 패턴(460)를 제거한다.
다음에, 도 5g를 참조하면, 상기 도 5f처럼 상기 평탄화된 제2절연막(490)과 상기 제1절연막(470)을 식각 방지막으로 이용하여 상기 부유게이트 도전막(440)과 상기 게이트 절연막(430)을 제거하여 부유게이트 전극(530)을 형성한다. 상기 부유게이트 전극(530)은 상기 인터폴리 절연막(500), 부유게이트 패턴(510)과 게이트 절연막 패턴(520)을 포함한다.
여기서, 상기 평탄화된 제2절연막(490) 때문에 부유게이트 도전막(440)의 제거 시에 발생하는 부유게이트 패턴(510)의 팁 부분(B)의 손상이 방지된다.
다음에, 도 5h를 참조하면, 상기 반도체 기판 상에 상기 부유게이트 전극(530)을 콘 포말하게 덮는 터널 절연막(미도시) 및 게이트 도전막(미도시)을 차례로 형성한다. 그 후에, 사진 식각 공정을 이용하여 상기 부유게이트 전극(530)의 일측벽에 인접한 반도체 기판 상부와 상기 부유게이트 전극(530)의 일측벽 및 상부의 일부를 콘 포말하게 덮는 제어게이트 전극(560)을 형성한다. 상기 제어게이트 전극(560)은 터널 절연막 패턴(540)과 제어게이트 패턴(550)을 포함한다.
이로써, 제1절연막 상에 평탄화된 제2절연막을 추가 형성시킴으로 인터폴리 절연막에서 발생하는 커패시턴스를 작게 하여 커플링 비율을 높임으로 상기 부유게이트에 유기되는 전압을 높여 프로그램 특성을 향상시킬 수 있음을 알 수 있다.
그리고 도 5g의 B 부분에서 보여주듯이, 부유게이트 도전막을 제거하는 과정 중에 상기 평탄화된 절연막을 식각방지막으로 이용함으로 부유게이트 패턴의 팁 부분의 손상을 방지할 수 있다.
본 발명에 의하면, 제1절연막 상에 평탄화된 제2절연막을 추가 형성시킴으로 인터폴리 절연막에서 발생하는 커패시턴스를 작게 하여 커플링 비율을 높임으로 상기 부유게이트에 유기되는 전압을 높여 프로그램 특성을 향상시키고 상기 평탄화된 제2절연막을 부유게이트 도전막의 식각방지막으로 이용함으로 부유게이트 패턴의 팁 부분의 손상을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래의 스플리트 게이트형 비휘발성 메모리 소자 제조방법을 설명하는 공정 순서도이다.
도 2는 종래의 스플리트 게이트형 비휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 스플리트 게이트형 비휘발성 메모리 소자이다.
도 4는 본 발명의 실시예에 따른 스플리트 게이트형 비휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 도면이다.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 스플리트 게이트형 비휘발성 메모리 소자의 제조방법을 설명하는 공정 순서도이다.
<주요 도면의 부호에 대한 설명>
10, 200, 400 : 반도체 기판 20, 210, 410 : 드레인 영역
30, 220, 420 : 소오스 영역 40, 430 : 게이트 절연막
50, 440 : 부유게이트 도전막 60, 450 : 하드마스크막
70, 460 : 하드마스크막 패턴 80, 270, 500 : 인터폴리 절연막
90, 240, 510 : 부유게이트 패턴 100, 230, 520 : 게이트 절연막 패턴
110, 280, 530 : 부유게이트 전극 120, 290, 540 : 터널 절연막 패턴
130, 300, 550 : 제어게이트 패턴 140, 310, 560 : 제어게이트 전극
250, 470 : 제1절연막 260, 480, 490 : 제2절연막

Claims (5)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 형성되고, 양측 에치부의 두께에 비해 중앙부의 두께가 얇은 부유게이트 패턴;
    상기 부유게이트 패턴 상에 형성되고, 중앙부의 두께에 비해 양측 에지부의 두께가 얇은 제1절연막과, 상기 제1절연막 상에 형성되고, 상부면이 평탄하게 되도록 양측 에치부의 두께에 비해 중앙부의 두께가 얇은 제2절연막으로 형성된 인터폴리 절연막;
    상기 결과물의 일측벽 및 상기 일측벽에 인접한 반도체 기판 상부을 덮는 터널절연막 패턴;
    상기 터널절연막 패턴 상에 형성된 제어게이트 패턴을 포함하는 스플리트 게이트형 비휘발성 메모리 소자.
  2. 게이트 절연막이 형성된 반도체 기판 상에 부유게이트 도전막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막을 선택적으로 식각하여 상기 부유게이트 도전막의 일부를 노출시키는 하드마스크막 패턴을 형성하는 단계;
    상기 노출된 부유게이트 도전막의 상부를 열 산화시키어 제1절연막을 형성하고, 상기 제1절연막의 상에 표면이 평탄한 제2절연막을 형성하여 인터폴리 절연막을 형성하는 단계;
    상기 하드마스크막 패턴 및 상기 부유게이트 도전막을 차례로 제거하여 부유게이트 전극를 형성하는 단계;
    상기 결과물의 일측벽 및 상기 일측벽에 인접한 반도체 기판 상부를 덮는 터널절연막 패턴을 형성하는 단계;
    상기 터널절연막 패턴 상에 제어게이트 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 스플리트 게이트형 비휘발성 메모리 소자 제조방법.
  3. 제2항에 있어서, 상기 인터폴리 절연막을 형성하는 단계는
    상기 노출된 부유게이트 도전막의 상부를 열 산화시키어 제1절연막을 형성하고, 상기 하드마스크막 패턴과 상기 제1절연막의 상에 제2 절연막을 증착하는 단계;
    상기 제2절연막을 평탄화하여 상기 하드마스크막 상에 증착된 제2절연막을 제거하면서 상기 제1절연막의 상에 표면이 평탄한 제2절연막을 형성하여 인터폴리 절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 스플리트 게이트형 비휘발성 메모리 소자 제조방법.
  4. 제3항에 있어서, 상기 제2절연막은 CVD 방식으로 증착되는 것을 특징으로 하는 스플리트 게이트형 비휘발성 메모리 소자 제조방법.
  5. 제3항에 있어서, 상기 평탄화는 에치백 공정을 이용하는 것을 특징으로 하는 스플리드 게이트형 비휘발성 메모리 소자 제조방법.
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