TWI489467B - 快閃電可抹除唯讀記憶體裝置之抹除方法 - Google Patents
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Description
本發明係關於一種非揮發性記體之操作方式，特別關於利用控制儲存電荷來抹除記憶胞之方法。
美國專利第7,796,443(Danny Berco)號揭露了一快閃電可抹除唯讀記憶體(flash Electrical Erasable Programmable Read Only Memory，EEPROM)利用分別將兩個時間區隔之電壓脈衝(two time-separated voltage pulses)施加至半導體基板與控制閘極。此專利揭露之該兩時間區隔脈衝序列在負閘源抹除(Negative Gate Source Erase，NGSE)序列具有良好的可靠度，且可以比習之F/N通道穿隧(Fowler-Nordheim(F/N)tunneling)較快地進行抹除。雖然習知F/N通道穿隧方法具有無熱洞注入(no hot-hole injection)造成在穿隧介電(silicon dioxide)的相關洞損壞問題，但是穿隧過程卻需要相當長的時間由儲存物質挖出儲存的電子電荷(電子或電洞)。習知F/N穿隧脈衝(F/N tunneling pulses)之期間需要花費約由幾毫秒以下(sub-milliseconds)至幾百毫秒(hundreds of milliseconds)。典型地，利用F/N穿隧來抹除一快閃記憶體陣列至欲得的臨界電壓範圍所需的時間可為幾秒鐘，時間的長短視施加之電場強度(跨越通道介電物質電壓除以介電物質之厚度)大小與儲存物質之特性而定。儲存物質為一複晶矽、以缺陷為基礎之絕緣薄膜(trap based dielectric film)(如氮化物(nitride))、或奈米晶粒(nano-crystals)。氮化物薄膜(nitride film)如同電荷缺陷物質，通常比複晶矽之儲存物質需要花費較多時間。
觀察使用F/N穿隧，在記憶胞之臨界電壓被抹除至其固有的(intrinsic)臨界電壓時，抹除效率會非常差，於期間儲存物質儲存之淨電荷(net charges)幾乎為零(在控制閘極之通道區域的總電子與電洞)。吾人歸納此現象係穿隧電流(tunneling current)與穿隧介電缺陷(tunneling dielectric traps)(特別係
對兩表面間的介電缺陷(interfacial traps))之相互影響。實際上，慢速的位元記憶胞(slow-bit cells)或受應力的記憶胞(stressed cells)之抹除(erase)/寫入(program)行為，在記憶胞之穿隧介電層中具有較高的缺陷密度(trap density)也會顯示出類似的相互影響問題。相反地，快速地抹除/寫入位元記憶胞在穿隧介電時將具有較少的缺陷密度。
另一方面，相對於習知F/N穿隧過程之幾百到幾+毫秒之脈衝期間，美國專利第7,796,443(Danny Berco)之快速抹除方法在每一個抹除脈衝之脈衝期間為數百微秒(hundreds of microseconds)，於期間會有非常大的下降位移(down-shift)臨界電壓。此專利之時間比習知穿隧抹除減少了數百倍之時間。因此，此專利揭露之方法之抹除速度大約比習知F/N穿隧過程快了兩階層(two orders of magnitudes)大小之速度。儘管此專利中揭露之較短的脈衝時間，但其抹除方法在多次的寫入/抹除穿隧過程後會較習知F/N穿隧過程累積更多電子。此在穿隧介電層累積之電子會減少抹除之效率，而導致需要更多的抹除脈衝提供給重複操作的快閃記憶胞來達到欲得的抹除臨界電壓。
為了最小化此美國專利在穿隧介電層的電子累積，且增強接近固有記憶胞臨界電壓以提高F/N穿隧之抹除效率，本發明中應用了新的抹除序列與合併F/N穿隧脈波與該兩時間區隔脈衝。本發明之新的抹除序列對於快閃記憶胞的寫入/抹除，可達成非常高的抹除效率與較少的電子累積功效。
一種快閃記憶體裝置包含有一傳導類型之一第一半導體區域形成於一相反傳導類型之一第二半導體區域之中；一源極與汲極區域形成自該相反傳導類型之一半導體層且位於該第一半導體區域中；一井電極形成自該傳導類型之一半導體層且位於該第一半導體區域；一電荷儲存層利用一介電
層與該第一半導體層電性隔離，且該電荷儲存層具有電荷保持特性；以及一控制閘極電極利用一金屬導線間絕緣材料與該電荷儲存層電性隔離。
一典型N型與P型非揮發性記憶體裝置之剖面圖與應用於本發明實施例對應之電極分別如第1圖與第2圖所示。
依據本發明之一實施例，一種用電洞取代電子之抹除方法，包含有下列步驟：
(1)在幾毫秒(couple of milliseconds)的期間，同時對井電極與第二半導體區域施加一正極性之第一電壓偏壓，且對控制閘極電極施加一負極性之第二電壓偏壓。源極與汲極區域可保持浮接或與井電極相同之電壓。
(2)在幾微秒(microseconds)的期間，對該井電極與該第二半導體區域施加一正極性之第三電壓偏壓，且源極與汲極區域可保持浮接或與井電極相同之電壓，同時對該控制閘極電極施加一零電壓偏壓。
(3)在幾百微秒(hundreds of microseconds)期間，對井電極施加第三電壓偏壓後，對該控制閘極電極施加一負極性之第四電壓偏壓。
F/N通道穿隧發生於步驟1，以讓儲存電荷被挖出儲存物質。藉此，在抹除序列之第一半部(步驟1)中，電荷儲存層儲存之電荷(電子)藉由F/N穿隧通過通道介電層至井電極、源極與汲極區域。而抹除序列的第二半部(步驟2與3，以下文中可參考缺陷輔助通道抹除(Trap Assisted Channel Erase，TACE))係增強電荷儲存層由一儲存電荷極性(如電子)至其他儲存電荷(如電洞)極性之處理。
依據本發明之一實施例，一種用電子取代電洞之抹除方法，包含有下列步驟：
(1)在幾微秒(microseconds)的期間，對井電極與第二半導體區域施加一負極性之第一電壓偏壓，且源極與汲極區域可保持浮接或與井電極相同之電壓，同時對控制閘極電極施加一零電壓偏壓。
(2)在施加該第一電壓偏壓後之幾百微秒(hundreds of microseconds)期間，對控制閘極電極施加一正極性之第二電壓偏壓。
(3)在幾毫秒(couple of milliseconds)的期間，對該控制閘極電極施加一正極性之第三電壓偏壓，且對該井電極與該第二半導體區域施加一負極性之第四電壓偏壓，源極與汲極區域可保持浮接或與井電極相同之電壓。
步驟3之F/N穿隧期間，會讓電子被挖入電荷儲存層。藉此，在抹除序列之第一半部(步驟1與2，TACE)，電荷儲存層儲存之電荷極性(如電洞)被換至其他儲存電荷極性(如電子)之後，F/N穿隧處理會被挖出更多電子至電荷儲存層(於步驟step 3)。
本發明之抹除方法係具有很大的進步功效，利用F/N穿隧之技術以移除或增加儲存電荷，且屬於缺陷輔助通道抹除(Trap Assisted Channel Erase，TACE)可互換電荷儲存層之儲存電荷極性。在TACE之第一階段利用施加正極性電壓至井電極，靠近矽基板之介面缺陷將會被推至耗盡而減少。舉例而言，利用施加正電壓之方式，可將占用靠近矽基板介面缺陷之電子耗盡。在TACE接下來之階段，控制閘極被反向偏壓，電荷在未被占領之介面缺陷與電荷儲存層之間穿隧。吾人觀察出電荷互換處理之增強會消失在一時間區間。此區間為兩個區隔之電壓脈衝之間(i.e.TACE)，且此區間大於幾百微秒(several hundreds of microseconds).此現象表示出介面缺陷之數百微秒之階層之釋放時間包含此電荷互換過程。
以下配合圖式詳細說明本發明之各種實施例。該些或其他可能的實施例係充分揭露以讓本領域之技術者據以實施。實施例彼此間並不互斥，部分實施例亦可與其中之一或多個實施例結合成為新的實施例。接下來之詳細說明僅是舉例並不限制本發明之保護範圍。
第1圖顯示一n型非揮發性記憶體裝置(n-type non-volatile semiconductor memory)之剖面圖與應用於本發明實施例對應之電極。非揮發性記憶體裝置100係形成於一p型三重井(p-type triple well)101。p型三重井101形成於n型深井(n-type deep well)102。而n型深井102形成於p型基板103。裝置100包含有一控制閘極(control gate)104，該控制閘104極係形成於儲存物質(storing material) 105(亦指電荷儲存層(charge storing layer))中。而金屬導線間絕緣材料(inter-layer coupling dielectric)106形成於儲存物質105與控制閘極104之間。儲存物質105可為一複晶矽浮停閘(poly-silicon floating gate)，以缺陷為基礎之絕緣薄膜(trap based dielectric film)(如氮化物(nitride))、或奈米晶粒(nano-crystals)。儲存物質105與通道區域(channel area)係由穿隧介電層(tunneling dielectric layer)107隔離。汲極(drain) 108與源極110係由n型半導體形成。p型三重井101係與一高摻雜p型區塊112連接。n型深井102係與一高摻雜n型區塊114連接。電場隔離區域(Field isolation areas)109電性隔離記憶體裝置與各種接點區域(contact areas)(各種型式之井與p型基板)。
第2圖顯示本發明一實施例之一P型非揮發性記憶體裝置之剖面圖與其對應之電極。非揮發性記憶體裝置200係形成於一n型井202。而n型井202係置於一p型基板203。裝置200包含有一控制閘極204。該控制閘極係形成於儲存物質205上。金屬導線間絕緣材料206形成於儲存物質205與控制閘極204之間。儲存物質205可為一複晶矽浮停閘、以缺陷為基礎之絕緣薄膜(如氮化物)、或奈米晶粒。儲存物質205與通道區域係由穿隧介電層207隔離。汲極208與源極210係由p型半導體形成。n型井202係與一高摻雜n型區塊212連接。P型基板係由一高摻雜p型區塊214連接。電場隔離區域209電性隔離記憶體裝置與接點區域(n井202與p型基板203)。
本發明一實施例中，儲存物質由電子儲存狀態(electron-storing state)變換至電洞儲存狀態(hole-storing state)，可分別抹除每一N型與P型非揮發性記憶體裝置(如圖1與圖2)之快閃記憶胞(flash cell)。此處之抹除動作可由第3圖描述之井與閘極電極之偏壓方式實現。該井電壓偏壓係屬於正極性(positive polarity)，而控制閘極電壓偏壓係屬於負極性(negative polarity)。在F/N(Fowler/Nordheim)穿隧階段(tunneling stage)，電場強度係由同時施加之井電壓偏壓(V1
)與控制閘極電壓偏壓(V2
)之電壓差(V1
-V2
)形成，此電場強度係足夠讓F/N穿隧電流通過介電層幾千分之一秒之時間間隔T1
。一般施加的F/N穿隧電壓差幾十伏特左右(tens of volt)。在F/N穿隧程序中，具有較高能量狀態之電子會穿過儲存物質105。須注意，第3圖與第4圖之井電壓偏壓係同時施加於井電極112與n型深井102(經由高摻雜n型區塊114)，此時源極110與汲極108可為浮接或與井電極112之電壓相同。
在F/N穿隧程序之後，至控制閘極104之電壓偏壓被切換至零，且井電壓偏壓被切換至第三正電壓V3
，因此由電壓差V3
產生的電場可足以讓儲存物質105與裝置基板103發生F/N穿隧效應。同時，施加於井之電壓偏壓V3
會減少靠近通道界面之缺陷(trap)之電子數目。缺陷電子減少(traps depopulation)程序之速度快且連續，為少於幾微(百萬分之一秒)之時間間隔T2
。第三時間間隔T3
為幾百微秒(hundreds of microseconds)，於此期間，井之電壓偏壓被切換至零，且一負極性之第四電壓V4
被施加至控制閘極104。第3圖與第4圖中，時間間隔T3
係定義為缺陷輔助穿隧(traps assisted tunneling)之期間。在時間間隔T3
期間，電荷在儲存物質105與缺陷的界面(interfacial traps)進行穿隧。在施加之電壓偏壓斷路(switched off)後，缺陷中過剩的電子(excessive electrons)會慢慢的釋放(relax)至一平衡狀態(equilibrium state)。依此方式，儲存物質105之淨電荷(net charge)狀態會由電子儲存狀態變換為電洞儲存狀態。
本發明另一實施例中，儲存物質由電子儲存狀態變換為電洞儲存狀態，可分別抹除第1圖與第2圖之N型與P型非揮發性記憶體裝置之快閃記憶胞。此處之抹除動作可由第4圖描述之井與閘極電極之偏壓方式實現。該井電壓偏壓係屬於正極性，而控制閘極電壓偏壓係屬於負極性。 電場強度係由同時施加之井電壓偏壓(V1
)與控制閘極電壓偏壓(V2
)之電壓差(V1
-V2
)形成，此電場強度係足夠讓F/N穿隧電流通過介電層幾千分之一秒之時間間隔T1
。一般對非揮發性記憶體施加之兩電極之電壓差約為幾十伏特左右(tens of volt)。在F/N穿隧程序中，具有較高能量狀態之電子會穿過儲存物質105。在時間間隔T1
之後，施加至控制閘極104之負電壓偏壓與施加至井電極112之正電壓偏壓會在延遲時間TD
切換為零。
延遲時間TD
之後，井電壓偏壓係切換至第三正電壓V3
，以讓兩電極間之第三電壓差V3
產生之電場足夠在儲存物質105與裝置基板103間產生穿隧效應。同時，施加於井之電壓偏壓V3
會減少靠近通道界面之缺陷(trap)之電子數目。缺陷電子減少(traps depopulation)程序之速度快且連續，為少於幾微(百萬分之一秒)之時間間隔T2
。第三時間間隔T3
為幾百微秒，於此期間，井電極112之電壓偏壓被切換至零，且一負極性之第四電壓V4
被施加至控制閘極104。在時間間隔T3
期間，電荷在儲存物質105與缺陷的界面(interfacial traps)進行穿隧。在施加之電壓偏壓斷路(Switched off)後，缺陷中過剩的電子會慢慢的釋放至一平衡狀態。依此方式，儲存物質105之淨電荷(net charge)狀態會由電子儲存狀態變換為電洞儲存狀態。
本發明一實施例中，儲存物質由電洞儲存狀態變換至電子儲存狀態，可分別抹除每一N型與P型非揮發性記憶體裝置(如圖1與圖2)之快閃記憶胞。此處之抹除動作可由第5圖描述之井與閘極電極之偏壓方式實現。將控制閘極204之施加一為零之電壓，且將井電極212施加一第一負電壓V1
，以讓電場由電壓差V1
產生，此電場之強度係足夠讓儲存物質205與裝置基板203間產生穿隧效應。同時，施加於井之負極性電壓偏壓V1
會減少靠近通道界面之缺陷(trap)之電洞數目。缺陷電洞減少(traps depopulation)程序之速度快且連續，為少於幾微(百萬分之一秒(microseconds))之時間間隔T1
。在時間間隔T2
約幾百微秒(hundreds of microseconds)，正極性之電壓偏壓V2
施加至控制閘極204，同時井電壓偏壓被切換至零。如圖5與圖6中，時間間隔T2
係定義為陷阱輔助穿隧期間。在時間間隔T2
期間，電荷在儲存物質205與缺陷的界面進行穿隧。依此方式，儲存物質205之淨電荷(net charge)狀態會由電洞儲存狀態變換為電子儲存狀態。須注意，圖5與圖6之井電壓偏壓係同時施加於井電極212與基板203(經由高摻雜p型區塊214)，此時源極210與汲極208可為浮接或與井電極212之電壓相同。
狀態改變之後，控制閘極電壓V3
為正極性，而井電壓偏壓V4
為負極性。電場強度係由同時施加之控制閘極電壓偏壓(V3
)與井電壓偏壓(V4
)之電壓差(V3
-V4
)形成，此電場強度係足夠讓F/N穿隧電流通過介電層幾千分之一秒之時間間隔T3
。一般對非揮發性記憶體施加之兩電極之電壓差約為幾十伏特左右。在F/N穿隧程序中，具有較高能量狀態之電子會穿過儲存物質205。
本發明另一實施例中，儲存物質由電洞儲存狀態變換至電子儲存狀態，可分別抹除每一N型與P型非揮發性記憶體裝置(如圖1與圖2)之快閃記憶胞。此處之抹除動作可由圖6描述之井與閘極電極之偏壓方式實現。將控制閘極204之施加一為零之電壓，且將井電極212施加一第一負電壓V1
，以讓電場由電壓差V1
產生，此電場之強度係足夠讓儲存物質205與裝置基板203間產生穿隧效應。同時，施加於井之負極性電壓偏壓V1
會減少靠近通道界面之缺陷(trap)之電洞數目。缺陷電洞減少(traps depopulation)程序之速度快且連續，為少於幾微(百萬分之一秒(microseconds))之時間間隔T1
。在時間間隔T2
約幾百微秒(hundreds of microseconds)，正極性之電壓偏壓V2
施加至控制閘極204，同時井電壓偏壓被切換至零。在時間間隔T2
期間，電荷在儲存物質205與缺陷的界面進行穿隧。在施加之電壓偏壓斷路(switched off)後，在缺陷中過剩之電洞會釋放能量至一平衡狀態。依此方式，在時間間隔T2
結束後，儲存物質205之淨電荷(net charge)狀態會由電洞儲存狀態變換為電子儲存狀態。
在缺陷能量釋放之後，時間間隔T3
期間，正極性之電壓偏壓V3
與負極性之電壓偏壓V4
分別施加至控制閘極204與井電極212。電場係由同時施加之控制閘極電壓偏壓(V3
)與井電壓偏壓(V4
)之電壓差(V3
-V4
)形成，此電場之強度係足夠讓F/N穿隧電流通過介電層幾千分之一秒之時間間隔T3
。一般對非揮發性記憶體施加之兩電極之電壓差約為幾十伏特左右(tens of volt)。在F/N穿隧程序中，具有較高能量狀態之電子會穿過儲存物質205。
上述之運作方式係適用於各種電子式可清除程序化只讀存儲器(Electrically Erasable Programmable Read-Only Memory cell，EEPROM cell)，依據電荷之極性設計或是半導體之規格可利用相同或反向之極性之波形進行控制。此外本發明預期能夠含蓋所有實施例的變化與可能性。以上各種實施例之排列及/或組合，係在示例說明並非限制本發明，且各種措詞與術語之使用目的僅是為了描述清楚。上述雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更，該些變形或變更皆應落入本發明之申請專利範圍中。
100、200．．．非揮發性記憶體裝置
101．．．p型三重井
102、202．．．n型井
103、203．．．p型基板
104、204．．．控制閘極
105、205．．．儲存物質
106、206．．．金屬導線間絕緣材料
107、207．．．穿隧介電層
108、208．．．汲極
109、209．．．電場隔離區域
110、210．．．源極
112、212．．．井電極
114．．．高摻雜n型區塊
214．．．高摻雜p型區塊
第1圖顯示一n型非揮發性記憶體裝置之剖面圖與應用於本發明實施例對應之電極。
第2圖顯示一p型非揮發性記憶體裝置之剖面圖與應用於本發明實施例對應之電極。
第3圖顯示本發明一實施例之井與閘極電極之偏壓波形時序圖，該圖係將儲存物質由電子儲存狀態變換至電洞儲存狀態，可分別抹除每一N型與P型非揮發性記憶體裝置之快閃記憶胞。
第4圖顯示本發明另一實施例之井與閘極電極之偏壓波形時序圖，該圖係將儲存物質由電子儲存狀態變換為電洞儲存狀態，可分別抹除每一N型與P型非揮發性記憶體裝置之快閃記憶胞。
第5圖顯示本發明另一實施例井與閘極電極之偏壓波形時序圖，該圖係將儲存物質由電洞儲存狀態變換至電子儲存狀態，可分別抹除每一N型與P型非揮發性記憶體裝置之快閃記憶胞。
第6圖顯示本發明另一實施例井與閘極電極之偏壓波形時序圖，該圖係將儲存物質由電洞儲存狀態變換至電子儲存狀態，可分別抹除每一N型與P型非揮發性記憶體裝置之快閃記憶胞。
Claims (17)
- 一種快閃電可抹除唯讀記憶體裝置之抹除方法，該裝置包含有一傳導類型之一第一半導體區域形成於一相反傳導類型之一第二半導體區域之中；一源極與汲極區域形成自該相反傳導類型之一半導體層且位於該第一半導體區域中；一井電極形成自該傳導類型之一半導體層且位於該第一半導體區域；一電荷儲存層利用一介電層與該第一半導體層電性隔離，且該電荷儲存層具有電荷保持特性；以及一控制閘極電極利用一金屬導線間絕緣材料與該電荷儲存層電性隔離，該方法包含有：在一F/N通道穿隧期間，對該井電極與該第二半導體區域施加一正極性之第一電壓偏壓，且對該控制閘極電極施加一負極性之第二電壓偏壓；在F/N通道穿隧期間之後之缺陷減少期間，對該井電極與該第二半導體區域施加一正極性之第三電壓偏壓，且對該控制閘極電極施加一第一零電壓偏壓；以及在該缺陷減少期間之後之缺陷輔助穿隧期間，對該控制閘極電極施加一負極性之第四電壓偏壓，且對該井電極與該第二半導體區域施加一第二零電壓偏壓。
- 如申請專利範圍第1項所述之方法，更包含：施加一第三零電壓偏壓至該控制閘極、該井電極與該第二半導體區域一時間長度，該時間長度係位於該施加該第一電壓偏壓與該第二電壓偏壓步驟與施加該第三電壓偏壓與該第一零電壓偏壓步驟之間。
- 如申請專利範圍第1項所述之方法，其中每一該源極與該汲極區域係保持浮接或與該井電極相同之電壓。
- 如申請專利範圍第1項所述之方法，其中該電荷儲存層之初始狀態為一電子儲存狀態。
- 如申請專利範圍第1項所述之方法，其中該電荷儲存層在施加該第四電壓偏壓與該第二零電壓偏壓之後為一電洞儲存狀態。
- 一種快閃電可抹除唯讀記憶體裝置之抹除方法，該裝置包含有一傳導類型之一第一半導體區域形成於一相反傳導類型之一第二半導體區域之中；一源極與汲極區域形成自該相反傳導類型之一半導體層且位於該第一半導體區域中；一井電極形成自該傳導類型之一半導體層且位於該第一半導體區域；一電荷儲存層利用一介電層與該第一半導體層電性隔離，且該電荷儲存層具有電荷保持特性；以及一控制閘極電極利用一金屬導線間絕緣材料與該電荷儲存層電性隔離，該方法包含有：在一缺陷減少期間，對該井電極與該第二半導體區域施加一負極性之第一電壓偏壓，且對該控制閘極電極施加一第一零電壓偏壓；在該缺陷減少期間之後之缺陷輔助穿隧期間，對該控制閘極電極施加一正極性之第二電壓偏壓，且對該井電極與該第二半導體區域施加一第二零電壓偏壓；在該缺陷輔助穿隧期間之後之F/N穿隧期間，對該控制閘極電極施加一正極性之第三電壓偏壓，且對該井電極與該第二半導體區域施加一負極性之第四電壓偏壓。
- 如申請專利範圍第6項所述之方法，更包含：施加一第三零電壓偏壓至該控制閘極、該井電極與該第二半導體區域一時間長度，該時間長度係位於該施加該第二電壓偏壓與該第二零電壓偏壓步驟與施加該第三電壓偏壓與該第四電壓偏壓步驟之間。
- 如申請專利範圍第6項所述之方法，其中每一該源極與該汲極區域係保持浮接或與該井電極相同之電壓。
- 如申請專利範圍第6項所述之方法，其中該電荷儲存層之初始狀態為一電洞儲存狀態。
- 如申請專利範圍第6項所述之方法，其中該電荷儲存層在施加該第二電壓偏壓與該第二零電壓偏壓之後為一電子儲存狀態。
- 一種快閃電可抹除唯讀記憶體裝置之抹除方法，該裝置包含有一傳導類型之一第一半導體區域形成於一相反傳導類型之一第二半導體區域之中；一源極與汲極區域形成自該相反傳導類型之一半導體層且位於該第一半導體區域中；一井電極形成自該傳導類型之一半導體層且位於該第一半導體區域；一電荷儲存層利用一介電層與該第一半導體層電性隔離，且該電荷儲存層具有電荷保持特性；以及一控制閘極電極利用一金屬導線間絕緣材料與該電荷儲存層電性隔離，該方法包含有：在一F/N穿隧期間，對該井電極與該第二半導體區域施加一第一電壓偏壓，且對該控制閘極電極施加一第二電壓偏壓；在一缺陷減少期間，對該井電極與該第二半導體區域施加一第三電壓偏壓，且對該控制閘極電極施加一第一零電壓偏壓；以及在該缺陷減少期間之後之缺陷輔助穿隧期間，對該控制閘極電極施加一第四電壓偏壓，且對該井電極與該第二半導體區域施加一第二零電壓偏壓。
- 如申請專利範圍第11項所述之方法，其中每一該源極與該汲極區域係保持浮接或與該井電極相同之電壓。
- 如申請專利範圍第11項所述之方法，其中該第一電壓偏壓之極性與該第二電壓偏壓之極性相反，且該第三電壓偏壓之極性與該第一電壓偏壓相同但與該第四電壓偏壓相反。
- 如申請專利範圍第11項所述之方法，其中當該電荷儲存層之初始狀態為一電子儲存狀態，該施加該第一電壓偏壓與該第二電壓偏壓之步驟之後接著該施加該第三電壓偏壓與該第一零電壓偏壓之步驟。
- 如申請專利範圍第14項所述之方法，更包含：對該控制閘極電極、該井電極與該第二半導體區域施加一第三零電壓偏壓一時間長度，該時間長度係位於該施加該第一電壓偏壓與該第二電壓偏壓步驟與施加該第三電壓偏壓與該第一零電壓偏壓步驟之間。
- 如申請專利範圍第11項所述之方法，其中當該電荷儲存層之初始狀態為一電洞儲存狀態，該施加該第四電壓偏壓與該第二零電壓偏壓步驟之後接著該施加該第一電壓偏壓與該第二電壓偏壓之步驟。
- 如申請專利範圍第16項所述之方法，更包含：對該控制閘極電極、該井電極與該第二半導體區域施加一第三零電壓偏壓一時間長度，該時間長度係位於該施加該第四電壓偏壓與該第二零電壓偏壓步驟與該施加該第一電壓偏壓與該第二電壓偏壓步驟之間。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614693B1 (en) * | 2002-03-19 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | Combination erase waveform to reduce oxide trapping centers generation rate of flash EEPROM |
| US6856552B2 (en) * | 2001-11-30 | 2005-02-15 | Fujitsu Limited | Semiconductor memory and method of driving the same |
| TWI265522B (en) * | 2004-04-26 | 2006-11-01 | Macronix Int Co Ltd | Operation scheme for spectrum shift in charge trapping non-volatile memory |
| US20070036001A1 (en) * | 2005-07-29 | 2007-02-15 | Renesas Technology Corp. | Floating-gate nonvolatile semiconductor memory device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698787A (en) | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US5077691A (en) | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
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| US5457652A (en) | 1994-04-01 | 1995-10-10 | National Semiconductor Corporation | Low voltage EEPROM |
| US5790460A (en) | 1997-05-12 | 1998-08-04 | Eon Silicon Devices, Inc. | Method of erasing a flash EEPROM memory |
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| CN100463138C (zh) * | 2004-04-26 | 2009-02-18 | 旺宏电子股份有限公司 | 电荷陷入非易失性存储器的电荷平衡操作方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6856552B2 (en) * | 2001-11-30 | 2005-02-15 | Fujitsu Limited | Semiconductor memory and method of driving the same |
| US6614693B1 (en) * | 2002-03-19 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | Combination erase waveform to reduce oxide trapping centers generation rate of flash EEPROM |
| TWI265522B (en) * | 2004-04-26 | 2006-11-01 | Macronix Int Co Ltd | Operation scheme for spectrum shift in charge trapping non-volatile memory |
| US20070036001A1 (en) * | 2005-07-29 | 2007-02-15 | Renesas Technology Corp. | Floating-gate nonvolatile semiconductor memory device |
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