JPWO2007145031A1 - 半導体装置の駆動方法及び半導体装置 - Google Patents

Abstract

ソース・ドレイン・ウェル領域が形成された半導体基板上に電荷蓄積層を含む積層絶縁膜とその上に形成された第一のゲート電極とを有するトラップ型不揮発性メモリセルに書き込みを行う際、ウェルに与えるウェル電圧とドレインに与えるドレイン電圧と第一のゲートに与えるゲート電圧との組み合わせを書き込み条件として、１つのメモリノードに対して２つ以上の異なる書き込み条件で複数回電荷注入する。これにより、電荷蓄積層中に台形状の電子分布を形成し、保持特性の劣化現象を抑える。

Description

本発明は、半導体装置及びその駆動方法に関し、特に、信号電荷の保持特性が優れたトラップ型不揮発性メモリの駆動方法に関するものである。

フラッシュメモリの微細化においては、０．１３μｍ世代までは、フローティングゲート（ＦＧ）型を用いたセル面積の縮小や絶縁膜の薄膜化が主流であった。ところが、９０ｎｍ世代以降では、保持特性の確保の観点から絶縁膜の薄膜化が困難になったため、電荷捕獲層に絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。トラップ型メモリは、ＦＧ型メモリと比べて、トンネル酸化膜の薄膜化を含めた酸化膜換算膜厚の低減が可能であり、デバイス構造がＦＧ型と比較して単純であるなどの優位性を持つ。また、電荷の局所性を利用することにより、１セルあたり２ビット以上の書き込み状態を実現することが可能であり、１ビットあたりのセル面積の縮小にも有利である。従来のトラップ型メモリは、例えば、特許公開２００２−２２２６７８号公報や特許第３２４９８１１号公報に記載されている。

図１に代表的な従来のトラップ型メモリの平面図を示す。図１に示すように、トラップ型メモリは、半導体基板の所定の領域に素子分離領域９が配置されてソース・ドレイン領域（ビット線Ｂ１、Ｂ２）４，５を含む活性領域を限定する。その活性領域を複数の第一のゲート電極（ワードゲートＷＧ）１が横切り、ゲート電極１と活性領域との間に電荷蓄積膜（電荷トラップ層）７が介在する。また、ゲート電極１は、ゲート側壁２及びサイドウォール３を含む。

図２ａ及び図２ｂは、それぞれ、図１のＩ−Ｉ’線及びII−II’線に沿って切断された従来のトラップ型メモリの断面図である。素子分離領域９を備えたシリコン基板１０上に第一のゲート絶縁膜６、電荷蓄積膜７及び第二のゲート絶縁膜８が形成されている。第二のゲート絶縁膜８上には、第一のゲート電極１及びゲート側壁２からなるゲート電極部と、サイドウォール３とが形成されている。また、シリコン基板１０には、ソース・ドレイン領域（ビット線Ｂ１、ビット線Ｂ２）４，５が形成されている。ここで、電荷蓄積膜７の、ゲート電極１の両側端の下付近が、ノード１、ノード２の電荷蓄積領域となる。

図３は、従来技術によるノード２への書き込み動作フローを示したものである。図４は、書き込み時にワードゲートＷＧ、ビット線Ｂ１及びビット線Ｂ２にそれぞれ与える電圧パルスを示している。

まず、ステップ１において、ビット線Ｂ１を基準電圧としてビット線Ｂ２に正の電圧を与え、ワードゲートＷＧに正の電圧を与えることでビット線Ｂ１からビット線Ｂ２に電子電流を流し、ビット線Ｂ２付近で発生したチャネルホットエレクトロン（ＣＨＥ：Channel Hot Electron）を電荷蓄積膜に注入する。これによってノード２を書き込み状態にする。図４に示す様に、書き込みは複数回の電圧パルスで行ない、ステップ２において、電圧パルスを印加する毎に所定の書き込み量に達したかどうかの確認を行なう。このような、書き込み及び確認を行う従来の方法は、例えば、特許公開２００５−４４４５４号公報や特許公開２００６−１２３８２号公報に記載されている。

図５は、書き込み電荷量の検出原理を示したものである。書き込み電荷量を検出する場合、ビット線Ｂ１に正の電圧を印加し、ワードゲートＷＧを正の電圧に掃引することでビット線Ｂ２からビット線Ｂ１に電子電流を流す。このとき、電子電流がある所定の値に達するためのワードゲートＷＧ電圧の閾値電圧が、ノード２への書き込み電荷量に依存して変化する。これは、電子蓄積によりノード２付近の仕事関数が正方向に変化し、反転層が形成されにくくなるためである。この閾値電圧変化をモニターすることで電荷蓄積量を把握することができる。そこで、図３に示すように閾値電圧が所定の値に達するまで電荷注入を繰り返せば、書き込み電荷量を所定の値とすることができる。なお、従来の書き込み電荷量の検出方法は、例えば、特許公開１９９５−１５３９２４号公報にも記載されている。

オン電流特性を向上させるためにワードゲートＷＧの微細化が進むにつれ、ビット線Ｂ１・Ｂ２間のパンチスルー電流を抑えるために拡散層４，５と基板１０との境界における不純物濃度プロファイルを急峻にする必要がある。しかし、不純物プロファイルを急峻にすると、基板／拡散層のＰＮジャンクション付近に電界が集中し、ＣＨＥ注入による蓄積電子分布プロファイルが急峻な形状になる。図６に示すように蓄積電子プロファイルが急峻な場合、高温保持試験において自己電界を緩和するように蓄積電荷が拡散するため、信号強度が経時的に変化して情報が失われ易いという問題点がある。

特許公開２００６−１２３８２号公報には、メモリゲート電圧を低くしてＣＨＥもしくはＳＳＩ（Source side injection）による注入を行った後、メモリゲート電圧に高い電圧をかけてＣＨＥで追加の注入を行い電荷蓄積層への電子注入を広い範囲で行うようにした技術が開示されている。しかしながら、この方法は、ソース・ドレイン拡散層に近づく方向に電子の注入位置がずれる為、先の書き込みで蓄積された電荷の影響を大きく受け、後で行う電荷注入速度が大幅に低減し、書き込み速度が遅くなるという問題点がある。その為、例えば１１Ｖといった高いゲート電圧を必要となってしまうという問題点がある。また、原理的に、前の電荷注入位置よりもソース・ドレイン拡散層側の電荷量をモニターするのが困難であるため、チップごとの蓄積電荷分布ばらつきを低減することが不可能である。

本発明は、高いゲート電圧を用いることなく、安定した情報保持を可能にする半導体装置の駆動方法を提供することを目的とする。

本発明の半導体装置の駆動方法は、ソース・ドレイン・ウェル領域が形成された半導体基板上に、電荷蓄積層を含む積層絶縁膜とその上に形成された第一のゲート電極とを有するトラップ型不揮発性メモリセルを含む半導体装置の駆動方法において、前記ウェルに与えるウェル電圧と前記ドレインに与えるドレイン電圧と前記第一のゲートに与えるゲート電圧との組み合わせを書き込み条件として、一つのメモリノードに対して二つ以上の異なる書き込み条件で複数回電荷注入することを特徴とする。

前記トラップ型不揮発性メモリセルには、前記第一のゲート電極に絶縁膜を介して隣接してまたは一対の前記第一のゲート電極に絶縁膜を介して挟まれて、かつ前記半導体基板上にゲート絶縁膜を介して形成された第二のゲート電極をさらに備えるものが含まれる。

また、本発明の半導体装置の駆動方法は、後で行なう電荷注入のドレイン電圧がそれよりも前で行なう電荷注入のドレイン電圧よりも高いか、もしくは、後で行なう電荷注入のウェル電圧がそれよりも前で行なうウェル電圧よりもソース・ドレインの空乏層が広がる方向に高いことを特徴とする。望ましくは、後で行なう電荷注入のドレイン電圧がそれよりも前に行なう電荷注入のドレイン電圧よりも１Ｖ以上高いか、後で行なう電荷注入のウェル電圧とそれよりも前に行なう電荷注入のウェル電圧との電圧差が１Ｖ以上であることを特徴とする。

本発明の特徴を有する電荷注入方式を用いることで、図８に示す様な台形状の電子分布を電荷蓄積層中に形成することができ、保持特性の劣化現象を解決することが可能となる。

また、本発明の半導体装置の駆動方法は、電荷注入を行なう毎に、それぞれの書き込み条件に応じた所定の電荷量が書き込まれたかどうかを、各書き込み条件に対応する閾値検出条件で確認する動作を含むことを特徴とする。

望ましくは、第一の書き込み条件で電荷注入を行い、当該電荷注入を行う時とは逆向きのチャネル電流に基づき前記第一の書き込み条件での電荷注入による電荷書き込み量を検出し、第一の所定の書き込み量になるまで前記第一の書き込み条件による電荷注入と電荷書き込み量の検出とを繰り返す工程と、前記第一の書き込み条件よりもドレイン電圧を高くするかまたはソース・ドレインの空乏層が広がる方向にウェル電圧を変化させた第二の書き込み条件で前記第一の書き込み条件による電荷注入と同じ向きの電荷注入を行い、当該電荷注入時と同じ向きのチャネル電流に基づき前記第二の電荷書き込み条件での電荷注入による電荷書き込み量を検出し、第二の所定の書き込み量になるまで第二の書き込み条件による電荷注入と電荷書き込み量の検出とを繰り返す工程とを含むことを特徴とする。

もしくは、第一の書き込み条件で電荷注入を行い、当該電荷注入を行う時と同じ向きのチャネル電流に基づきから前記第一の書き込み条件での電荷注入による電荷書き込み量を検出し、第一の所定の書き込み量になるまで前記第一の書き込み条件による電荷書き込みと電荷書き込み量の検出とを繰り返す工程と、前記第一の書き込み条件よりもドレイン電圧を高くするかまたはソース・ドレインの空乏層が広がる方向にウェル電圧を変化させた第二の書き込み条件で前記第一の書き込み条件による電荷注入と同じ向きの電荷注入を行い、当該電荷注入時と同じ向きでなおかつ前記第一の書き込み条件による電荷注入に対する電荷書き込み量検出条件よりもピンチオフ点をソース側にずらしたチャネル電流に基づき前記第二の書き込み条件での電荷注入による電荷書き込み量を検出し、第二の所定の書き込み量になるまで前記第二の書き込み条件による電荷注入と電荷書き込み量の検出とを繰り返す工程を含むことを特徴とする。

以上のような書き込み電荷量の検出法を用いることで、それぞれの書き込み電圧条件における書き込み電荷量を正確にモニターすることができ、素子ごとの特性バラツキを吸収し、蓄積電荷の分布形状を揃えることができる。

本発明によれば、ソース・ドレイン・ウェル領域が形成された半導体基板上に電荷蓄積層を含む積層絶縁膜とその上に形成された第一のゲート電極とを有するトラップ型不揮発性メモリセルの一つのメモリセルへ書き込みを行う際に、ウェルに与えるウェル電圧とドレインに与えるドレイン電圧と第一のゲートに与えるゲート電圧との組み合わせを書き込み条件として、２以上の異なる書き込み条件で複数回書き込みを行うようにしたことで、蓄積電荷の分布形状を台形状にすることができ、それによって保持特性を大幅に改善できる。また、メモリノードごとの書き込み電荷量及び分布形状のばらつきを低減することができる。しかも、ドレイン電圧またはウェル電圧を変化させるようにしたことで、高いゲート電圧を用いる必要もない。

従来の代表的なトラップ型メモリである単純トランジスタ型の不揮発性メモリ素子を説明するための平面図である。 図１のＩ−Ｉ’線断面図である。 図１のII−II’線断面図である。 従来の不揮発性メモリへの書き込み動作を示すフローチャートである。 従来の方法により書き込みを行う際に、不揮発性メモリの各部に印加される電圧パルスを示す図である。 従来の方法により不揮発性メモリに書き込まれた電荷の量を検出する方法を説明するための図である。 従来の方法により不揮発性メモリに書き込まれた電荷の蓄積密度分布を示すグラフである。 本発明の第１の実施の形態に係る半導体装置の駆動方法により不揮発性メモリの各部に印加される電圧パルスを示す図である。 図７の電圧パルスを用いて不揮発性メモリのノードに蓄積された電荷（電子）の密度分布を示すグラフである。 本発明の他の実施の形態に係る半導体装置の駆動方法により不揮発性メモリの各部に印加される電圧パルスを示す図である。 本発明の第２の形態に係る半導体装置の駆動方法により、複数の書き込み条件でノードに電荷を書き込む際のフローチャートである。 図１０のフローチャートに従ってノードへの書き込みを行う場合に、不揮発性メモリの各部に印加される電圧パルスを示す図である。 図１０及び図１１の書き込み量検出動作を説明するための第一の書き込み条件に対応する書き込み量検出条件Ａを説明するための図である。 図１０及び図１１の書き込み量検出動作を説明するための第二の書き込み条件に対応する書き込み量検出条件Ｂを説明するための図である。 図１０及び図１１の書き込み量検出動作の他の例を説明するための第一の書き込み条件に対応する書き込み量検出条件Ａ’を説明するための図である。 図１０及び図１１の書き込み量検出動作の他の例を説明するための第二の書き込み条件に対応する書き込み量検出条件Ｂ’を説明するための図である。 従来書き込み法による書き込みを行った場合の、閾値電圧ＶＴの書き込み時間（Prog.Time）依存性を示す書き込み特性グラフである。 本発明の実施例１に係る駆動方法による書き込みを行った場合の、閾値電圧ＶＴの書き込み時間（Prog.Time）依存性を示す書き込み特性グラフである。 ４種の書き込み条件を示す図である。 図１６ａの条件を用いて書き込みを行った後、１５０℃ベークを行った場合の閾値変動を示すグラフである。 本発明が適用可能なＴＷＩＮＭＯＮＯＳ型の不揮発性メモリ素子を説明するための平面図である。 図１７のＩ−Ｉ’線断面図である。 図１７のII−II’線断面図である。 本発明の半導体装置の駆動方法により、ＴＷＩＮＭＯＮＯＳ型メモリの各部に印加される電圧パルスの一例を示す図である。 本発明の半導体装置の駆動方法により、ＴＷＩＮＭＯＮＯＳ型メモリの各部に印加される電圧パルスの他の例を示す図である。 本発明の半導体装置の駆動方法により、ＴＷＩＮＭＯＮＯＳ型メモリの各部に印加される電圧パルスのさらに別の例を示す図である。

以下、添付した図面を参照して、本発明の望ましい実施の形態について詳細に説明する。なお、ここでは、図１及び図２に示した一般的なトラップ型不揮発性メモリのメモリノード２へ電荷を書き込む場合を想定している。

図７は、本発明の第１の形態に係る半導体装置の駆動方法によりメモリノード２への電荷を書き込む際のワードゲートＷＧ、ビット線Ｂ１、ビット線Ｂ２、及びウェル（ＷＥＬＬ）に与える電圧パルスを示したものである。

図７に示す様に、ソースとなるビット線Ｂ１とウェルを基準電圧として、ドレインとなるビット線Ｂ２及び第一のゲート電極（ＷＧ）に正の電圧を与えることで、ゲート電極下の反転層中にソースからドレインに向かって電子電流が流れる。このとき、ドレイン領域周辺はウェルに対して逆バイアスとなっている為、ドレイン領域周辺に空乏層が形成され、高電界領域ができる。そして、ドレイン領域周辺の高電界効果によって生成されたチャネルホットエレクトロンが電荷蓄積層７に注入され、一部が電荷蓄積層７に蓄積される。これにより、メモリノード２を消去状態から書き込み状態に変化させることができる。

なお、書き込み状態とは、ビット線Ｂ２とウェルを基準電圧として、ビット線Ｂ１とワードゲートＷＧに正の電圧を与えることにより、書き込み時とは逆に、ビット線Ｂ２をソースとして、ビット線Ｂ２からビット線Ｂ１に向かって電子電流を流した場合に、ビット線Ｂ２近傍の電荷蓄積層７に蓄積された電子がその領域の仕事関数を正方向にシフトさせる効果により、チャネル電流がある規定の電流値以下になる状態を意味する。

本実施の形態に係る駆動方法では、書き込み時のビット線Ｂ２電圧を２段階とし、低いビット線Ｂ２電圧で書き込んだ後、高いビット線Ｂ２電圧で書き込みを行う。前述したように、チャネルホットエレクトロンはドレイン近傍の高電界効果によって生成される為、ビット線Ｂ２電圧を上げた場合、ドレイン（ビット線Ｂ２）領域周辺の空乏層はさらにソース（ビット線Ｂ１）方向に伸び、チャネルホットエレクトロンの生成位置もソース方向にずれる。よって、図７に示した本実施の形態に係る駆動方法を用いた場合、電荷蓄積層７に蓄積される電子の分布密度（蓄積電子密度分布）を、図８に示した台形状とすることができる。台形状の蓄積電子密度分布は、高温保持試験における信号強度の低下が小さい。

なお、後の書き込みにおけるビット線Ｂ２電圧を、前の書き込みにおけるビット線Ｂ２電圧よりも１Ｖ以上高く設定することが望ましい。ビット線Ｂ２に印加する電圧差を１Ｖ以上とすることにより、前の書き込みによる電荷分布のピークと後の書き込みによる電荷分布のピークとを十分に離すことができ、理想的な台形状の蓄積電荷分布を形成することができる。

また、図７ではビット線Ｂ２電圧を高い電圧に変化させたが、２回目以降の書き込みを低い方向に変化させることでも同様の蓄積密度分布を形成することができる。しかし、２回目以降の書き込みビット線Ｂ２電圧を下げた場合、１回目の書き込みで蓄積された電子の影響によって、反転層を流れる電子電流量が大幅に低下し、書き込み時のワードゲートＷＧ電圧を大幅に上げる必要が生じる。それゆえ、本実施の形態では、ビット線Ｂ２電圧を高い電圧方向に変化させる。後で行う電子注入時のビット線Ｂ２電圧を上げた場合、前で行った電子注入による電子蓄積領域がピンチオフ点よりも空乏層側に入るため、反転層を流れる電子電流量の低減を抑制することができる。

また、図９に示すように、電子注入時のビット線Ｂ２電圧を変えずに、ウェル（ＷＥＬＬ）電圧を負方向に変化させることによっても、ドレイン（Ｂ２）領域周辺の空乏層を変化させることができ、ビット線Ｂ２電圧を変えた場合と同様の効果を得ることができる。

通常、容量の大きなウェル領域に短時間のパルスを与えてその電位を変化させることは困難である。そこで、まずＷＥＬＬにある電圧を与え、ＷＥＬＬ電圧が安定化するのに十分な時間が経過した後、ビット線Ｂ２及びワードゲートＷＧにある電圧パルスを与えることで、第一の書き込み条件による電荷注入時間を正確にコントロールする。そして、第一のＷＥＬＬ電圧による１回以上の書き込みの後、ＷＥＬＬに第二の電圧を与えてＷＥＬＬ電圧が安定化するのに十分な時間が経過した後、ビット線Ｂ２及びワードゲートＷＧにある電圧パルスを与えることで第二の書き込み条件による電荷注入を正確にコントロールする。

このようにウェル電圧を変更して書き込みを行う場合も、後の書き込みにおけるウェル電圧を前の書き込みにおけるウェル電圧よりも１Ｖ以上変化させることが望ましい。電圧差を１Ｖ以上とすることにより、前の書き込みによる電荷分布のピークと後の書き込みによる電荷分布のピークとを十分に離すことができ、理想的な台形状の蓄積電荷分布を形成することができるからである。

次に、本発明の第２の実施の形態に係る半導体装置の駆動方法について説明する。なお、本実施の形態においても、図１及び図２に示した一般的なトラップ型不揮発性メモリのメモリノード２へ電荷を書き込むものとする。

図１０は、ノード２に複数の書き込み条件で電荷を書き込む際の動作フローを示したものである。また、図１１は、図１０の動作フローにしたがって書き込みを行う際のワードゲートＷＧ、ビット線Ｂ１、ビット線Ｂ２、及びウェル（ＷＥＬＬ）に印加される電圧変化を示したものである。

図１０及び図１１に示すように、本実施の形態では、ステップ１１において、第一の書き込み条件で１回もしくは複数回の電子注入を行い、各電子注入の後に、ステップ１２において、電子注入量が所定の値に達しているかどうかをチェックする。チェックの結果、電子注入量が第一の所定の値に達したならば、ステップ１３において、ビット線Ｂ２電圧を第一の書き込み条件よりも高い第二の書き込み条件の電圧に変化させて電子注入を行う。第二の書き込み条件による電子注入も１回もしくは複数回行い、各電子注入の後に、ステップ１４において、電子注入量が第二の所定の値に達したかどうかをチェックする。

第一の書き込み条件による電子注入の際の書き込み量検出条件と、第二の書き込み条件による電子注入の際の書き込み量検出条件とを異なるものとすることで、第一及び第二の書き込み条件それぞれの電子注入量を所望の量に調整することが可能である。その結果、素子間の蓄積電子分布密度及び分布形状のばらつきを低減でき、書き込み時の電気特性のばらつきを改善することができる。

なお、図１１では、まずビット線Ｂ２にある電圧を印加した状態で、ワードゲートＷＧに電圧パルスを与え、ワードゲートＷＧに与える電圧パルスの時間で書き込み時間を制御している。しかしながら、ワードゲートＷＧにある電圧を印加した状態で、ビット線Ｂ２に電圧パルスを与え、ビット線Ｂ２に印加する電圧パルス時間で書き込み時間を制御するようにしてもよい。

次に、書き込み電荷量のチェック（検出）を行う方法について、図１２ａ及び図１２ｂを用いて詳細に説明する。

第一の書き込み条件による電荷注入においては、図１２ａに示すように、書き込み時とは逆向きのチャネル電流を用いて電荷書き込み量を検出する。この場合、書き込み電荷Ｃ１はチャネル電流に大きな影響を与え、チャネル電流がある電流値に達するのに必要なワードゲートＷＧの閾値電圧をその値に応じて上昇させる。それゆえ、ワードゲートＷＧの閾値電圧を用いて書き込み電荷Ｃ１の量をモニターすることができる。

他方、第一の書き込み条件よりも高いドレイン電圧を用いた第二の書き込み条件による電荷書き込みを行う際には、図１２ｂに示すように、電荷書き込み時と同じ向きのチャネル電流を用いて電荷書き込み量を検出する。この場合、書き込み電荷Ｃ１はピンチオフ点よりもドレイン側に入り込んでいるためチャネル電流への影響は小さく、第二の電荷書き込み条件による書き込み電荷Ｃ２の方がチャネル電流に大きな影響を与える。それゆえ、書き込みの場合と同方向のチャネル電流を流すのに必要なワードゲートＷＧの閾値電圧を用いて書き込み電荷Ｃ２の量をモニターすることができる。

次に、書き込み電荷量の別の検出法を図１３ａ及び図１３ｂを用いて説明する。

第一の書き込み条件による電荷注入に対しては、図１３ａに示すように、書き込み時と同じ向きのチャネル電流を用いて電荷書き込み量を検出する。つまり、チャネル電流がある電流値に達する為のワードゲートＷＧ電圧を閾値電圧とし、ワードゲートＷＧの閾値電圧がある所定の値に達したか否かにより、電荷書き込み量が第一の所定の量に達したか否かを判定する。この際、書き込み電荷Ｃ１の分布中心よりもピンチオフ点がドレイン側になるように、ドレイン電圧を十分下げておく。

他方、第一の書き込み条件よりも高いドレイン電圧もしくはソース・ドレインの空乏層が広がる方向にウェル電圧を変化させた第二の書き込み条件による電荷の書き込みによる電荷書き込み量の検出は、次のように行う。即ち、この場合も、図１３ｂに示すように、書き込み時と同じ向きのチャネル電流を用いて電荷書き込み量を検出する。具体的には、第一及び第二の電荷書き込み時と同じ向きでなおかつピンチオフ点をソース方向にずらしたチャネル電流がある電流値に達するためのワードゲートＷＧを閾値電圧として、ワードゲートＷＧの閾値電圧がある所定の値に達したか否かにより、電荷書き込み量が第二の所定の量に達したか否かを判定する。ピンチオフ点はドレイン電圧もしくはウェル電圧をソース・ドレインからの空乏層が広がる方向に変えることでソース側にシフトさせることができる。ピンチオフ点が第一の書き込み条件による電荷分布の中心よりもソース側でなおかつ第二の書き込み条件による電荷分布の中心よりもドレイン側の場合、チャネル電流は第二の書き込み条件による電荷の影響を大きく受けるため、ワードゲートＷＧの閾値電圧を用いて書き込み電荷量Ｃ２をモニターすることができる。

以上のような、書き込みフローを用いることで、メモリノードごとの書き込み電荷量および分布形状のバラツキを改善することが可能となる。また、蓄積電荷分布の形状を台形状にすることで保持特性の大幅な向上を低バラツキで実現することができる。
（実施例１）
次に、本発明の半導体装置の駆動方法をＳＯＮＯＳ型不揮発メモリに用いた具体例について詳細に述べる。評価に用いたデバイス構造は図１及び図２に示したものと同様である。第一のゲート絶縁膜６としてＩＳＳＧ（In Situ Steam Generation）で形成した酸化膜を用い、電荷蓄積膜７としてＣＶＤ−Ｓｉ３Ｎ４膜を用い、第二のゲート酸化膜８としてＣＶＤ窒化膜上部をＩＳＳＧで酸化して形成した酸化膜を用いた。ゲート電極１の直下における上部酸化膜／窒化膜／下部酸化膜の各膜厚は４ｎｍ／４ｎｍ／５ｎｍである。

図１４は、ビット線Ｂ１をソース、ビット線Ｂ２をドレインとし、［ドレイン電圧（ＶＤ）＝４Ｖ、ワードゲートＷＧ電圧（ＶＧ）＝６Ｖ、ソース電圧（ＶＳ）＝０Ｖ、ウェル電圧（ＶＷＥＬＬ）＝０Ｖ］の書き込み条件（従来の書き込み条件）でノード２に書込み（電荷注入）を行った場合の書込み特性である。閾値電圧（ＶＴ）の検出は書き込み時とは逆に、ビット線Ｂ１をドレイン（ＶＤ＝１．２Ｖ）、ビット線Ｂ２をソース（ＶＳ＝０Ｖ）とし、チャネル電流が５Ｅ−６ＡになるワードゲートＷＧ電圧を閾値電圧（ＶＴ）として検出する方法を用いた（検出条件Ａ）。図１４から、書き込み時間の増大と共に、閾値電圧検出時のソース端であるノード２付近の蓄積電荷量が増し、閾値電圧ＶＴが上昇してゆくのがわかる。

次に、第一の書き込み条件として［ドレイン電圧（ＶＤ）＝４Ｖ、ワードゲートＷＧ電圧（ＶＧ）＝６Ｖ、ソース電圧（ＶＳ）＝０Ｖ、ウェル電圧（ＶＷＥＬＬ）＝０Ｖ］を用いて４μsecの間電荷書き込みを行った後、第二の書き込み条件として［ドレイン電圧（ＶＤ）＝５Ｖ、ワードゲートＷＧ電圧（ＶＧ）＝６Ｖ、ソース電圧（ＶＳ）＝０Ｖ、ウェル電圧（ＶＷＥＬＬ）＝０Ｖ］を用いてノード２に追加電荷注入を行った際の書き込み特性を図１５に示す。ここでは、閾値電圧検出は検出条件Ａ［ビット線Ｂ１をドレイン（ＶＤ＝１．２Ｖ）、ビット線Ｂ２をソース（ＶＳ＝０Ｖ）として、ビット線Ｂ２からビット線Ｂ１へ流れるチャネル電流からワードゲートＷＧの閾値電圧を検出する条件］と、検出条件Ｂ［Ｂ２をドレイン（ＶＤ＝１．２Ｖ）、ビット線Ｂ１をソース（ＶＳ＝０Ｖ）としてビット線Ｂ１からビット線Ｂ２へ流れるチャネル電流からワードゲートＷＧの閾値電圧を検出する条件］を用いた。

図１５に示すように、検出条件Ａでは追加書き込みによってほとんど閾値電圧ＶＴが変化しないのに対して、検出条件Ｂでは追加書き込みによって閾値電圧ＶＴが上昇した。検出条件Ａで閾値電圧ＶＴがほとんど変化しない理由は、ノード２の蓄積電荷領域がピンチオフ点よりもソース側にあるため、閾値電圧ＶＴに対する第一の書き込み条件による蓄積電荷の影響が大きく、第二の書き込み条件による蓄積電荷がほとんど検知できないためである。一方、検出条件Ｂでは、ピンチオフ点が第一の書き込み条件による蓄積電荷分布中心と第二の書き込み条件による蓄積電荷分布中心との間にあるため、第二の書き込み条件による蓄積電荷量を正確に検知できる。よって、第二の書き込み条件による蓄積電荷を所望の量にコントロールすることができる。

図１６ａは、書き込み条件Ａ（従来の書き込み方法）：ＶＧ／ＶＤ＝６Ｖ／４Ｖ，２μsec、Ｂ：ＶＧ／ＶＤ＝６Ｖ／４Ｖ，２μsec→ＶＧ／ＶＤ＝６．５Ｖ／４．５Ｖ，１μsec、Ｃ：ＶＧ／ＶＤ＝６Ｖ／４Ｖ，４μsec→ＶＧ／ＶＤ＝６Ｖ／５Ｖ，２μsec、Ｄ：ＶＧ／ＶＤ＝６Ｖ／４Ｖ，４μsec→ＶＧ／ＶＤ＝６Ｖ／７Ｖ，１μsecを示し、図１６ｂは、書き込み条件Ａ乃至Ｄによる書き込みを行った場合の、１５０℃ベークによる閾値電圧ＶＴの変動を示したものである。

図１６ｂに示すように、書き込み条件Ｂでは従来書き込み法（書き込み条件Ａ）に対して閾値電圧ＶＴの変動量の低減効果は見られなかった。これに対して、ドレイン電圧を１回目の書き込み条件に比べて１Ｖ以上増大させた書き込み条件Ｃ及び書き込み条件Ｄでは閾値電圧ＶＴの変動量の低減効果が見られ、保持特性が改善されていることが分かる。

なお、書き込み条件Ｂで効果がなかった原因は、第二の書き込み条件のドレイン電圧の増大量が０．５Ｖと小さいために、書き込み電荷の分布中心があまりずれず、理想的な台形状の蓄積電子分布にならなかったためと考えられる。しかし、ソース・ドレインの不純物濃度プロファイルをより緩やかにすれば、ピンチオフ点が移動しやすくなり、１Ｖ未満の印加電圧の変化量でも保持特性の改善効果が得られる。

以上のようにして、本発明の半導体装置の駆動方法を用いることで、蓄積電荷分布の形状を制御性よく台形状にすることができ、保持特性を向上できることを実証できた。
（実施例２）
本発明の半導体装置の駆動方法をＴＷＩＮＭＯＮＯＳ型トラップメモリに適用した場合について詳細を説明する。

図１７はＴＷＩＮＭＯＮＯＳ型トラップメモリの平面図であり、図１８ａは、図１７のＩ−Ｉ’線断面図、図１８ｂは、図１７のII−II’線断面図である。

ＴＷＩＮＭＯＮＯＳ型トラップメモリの場合、ワードゲート１１（ＷＧ）の両脇にゲート間絶縁膜１３を介して設置されたコントロールゲート１２（ＣＧ１、ＣＧ２）が一対の第一のゲート電極を構成し、ワードゲート１１がそれらに挟まれた第二のゲート電極を構成する。

各コントロールゲート１２の下には、第一のゲート絶縁膜６、電荷蓄積膜７、第二のゲート絶縁膜８が形成されている。コントロールゲートＣＧ１の下に位置する電荷蓄積領域がノード１、コントロールゲートＣＧ２下の電荷蓄積領域がノード２となる。

また、ワードゲート１１の下には、ワードゲート用ゲート絶縁膜１４が形成されている。

図１９は、本発明の半導体装置の駆動方法を、図１８のトラップメモリに適用してメモリノード２へ電荷を書き込む場合の、ワードゲートＷＧ、コントロールゲートＣＧ１，ＣＧ２、ビット線Ｂ１，Ｂ２、及びウェル（ＷＥＬＬ）に印加される電圧パルスを示したものである。

図１９に示す様に、ソースとなるビット線Ｂ１とウェルを基準電圧として、ドレインとなるビット線Ｂ２、第一のゲート電極ＣＧ１、ＣＧ２及びワードゲートＷＧに正の電圧を与えることで、ゲート電極下の反転層中をソースからドレイン向かって電子電流が流れる。なお、ドレイン領域はウェルに対して逆バイアスとなっている為、ドレイン周辺に空乏層が形成され、高電界領域ができる。このとき、ドレイン近傍の高電界効果によって生成されたチャネルホットエレクトロンが電荷蓄積層７に注入され、一部が電荷蓄積層７に蓄積されることでノード２を消去状態から書き込み状態に変化させることができる。

本実施例では、書き込み時のビット線Ｂ２電圧を２段階とし、低いビット線Ｂ２電圧で書き込んだ後、高いビット線Ｂ２電圧で書き込みを行っている。前述したように、チャネルホットエレクトロンはドレイン近傍の高電界効果によって生成される。ビット線Ｂ２電圧を上げた場合、ドレイン（ビット線Ｂ２）領域付近の空乏層はさらにソース（ビット線Ｂ１）方向に伸び、チャネルホットエレクトロンの生成位置もソース方向にずれる。よって、図１９に示した電圧パルスを用いた書き込みにより、図８に示した台形状の蓄積電子密度分布を形成することができる。

図１９では、ビット線Ｂ２電圧を高い電圧に変化させたが、２回目以降の書き込みを低い方向に変化させることでも同様の蓄積密度分布を形成することができる。しかし、２回目以降の書き込みビット線Ｂ２電圧を下げた場合、１回目の書き込みで蓄積された電子の影響によって、反転層を流れる電子電流量が大幅に低下し、書き込み時のゲート電圧ＶＧを大幅に上げる必要が生じる。そこで、本実施例においても第１の実施の形態で説明した場合と同様に、ビット線Ｂ２電圧を高い方へ変化させる。後で行う電子注入時のビット線Ｂ２電圧を上げた場合、前で行った電子注入による電子蓄積領域がピンチオフ点よりも空乏層側に入るため、反転層を流れる電子電流量の低減を抑制することができる。

また、図２０に示すように、電子注入時のビット線Ｂ２電圧を変えずに、ＷＥＬＬ電圧を負方向に変化させることによっても、ドレイン（ビット線Ｂ２）領域近傍の空乏層を変化させることができ、ビット線Ｂ２電圧を変えた場合と同様の効果を得ることができる。

通常、容量の大きなＷＥＬＬ領域に短時間のパルスを与えてその電位を変化させることは困難である。そこで、まずＷＥＬＬにある電圧を与え、ＷＥＬＬ電圧が安定した後、ビット線Ｂ２及びコントロールゲートＣＧ２にある電圧パルスを与えることで第一の書き込み条件による電荷注入時間を正確にコントロールする。そして、第一のＷＥＬＬ電圧による１回以上の書き込みの後、ＷＥＬＬに第二の電圧を与えておき、ウェル電圧の安定に十分な時間が経過した後、ビット線Ｂ２及びコントロールゲートＣＧ２にある電圧パルスを与えることで第二の書き込み条件による電荷注入時間を正確にコントロールする。

ノード２への書き込みは、図１０に示した動作フロート同様に行うことができる。ここでは、図２１に示すように、第一の書き込み条件で１回もしくは複数回の電子注入を行い、電子注入を行う毎に、電子注入量が第一の所定の値に達しているかどうかチェックする。そして、電子注入量が第一の所定の値に達した後、ビット線Ｂ２電圧が第一の書き込み条件よりも高い第二の書き込み条件で電子注入を行う。第二の書き込み条件による電子注入も、１回もしくは複数回で行い、電子注入を行う毎に電子注入量が第二の所定の値に達したかどうかのチェックを行う。このとき、第一の書き込み条件による電子注入の後の書き込み量検出条件と、第二の書き込み条件による電子注入の後の書き込み量検出条件を変えることで、第一及び第二の書き込み条件での電子注入量をそれぞれ所望の量に調整することが可能となる。つまり、素子間の蓄積電子分布密度及び分布形状のばらつきを低減でき、書き込み時の電気特性のばらつきを改善することができる。

なお、図２１では、まずビット線Ｂ２、ワードゲートＷＧ、コントロールゲートＣＧ１にある電圧を印加後にコントロールゲートＣＧ２に電圧パルスを与え、コントロールゲートＣＧ２の電圧パルスの時間で書き込み時間を制御しているが、ビット線Ｂ２、ワードゲートＷＧ、コントロールゲートＣＧ２にある電圧を印加した後にコントロールゲートＣＧ１に電圧パルスを与え、コントロールゲートＣＧ１の電圧パルス時間で書き込み時間を制御してもよい。また、ビット線Ｂ２、コントロールゲートＣＧ１，ＣＧ２に対してある電圧を印加した後、ワードゲートＷＧに電圧パルスを与え、ワードゲートＷＧの電圧パルス時間で書き込み時間を制御してもよい。あるいは、ワードゲートＷＧ、コントロールゲートＣＧ１，ＣＧ２に対してある電圧を印加した後、ビット線Ｂ２に電圧パルスを与え、ビット線Ｂ２の電圧パルス時間で書き込み時間を制御するようにしてもよい。

書き込み電荷量の検出法は、まず、第一の書き込み条件による電荷注入においては、書き込み時とは逆向きのチャネル電流を利用して電荷書き込み量を検出する。次に、第一の書き込み条件よりも高いドレイン電圧を用いた第二の書き込み条件による電荷を書き込む際には、電荷書き込み時と同じ向きのチャネル電流を利用し、その閾値電圧に基づいて第二の電荷書き込み条件の電荷書き込み量を検出する。この場合、第一の書き込み条件による書き込み電荷はピンチオフ点よりもドレイン側に入り込んでおりチャネル電流への影響は小さく、第二の電荷書き込み条件による書き込み電荷の方がチャネル電流に大きな影響を与える。よって、コントロールゲートＣＧ２の閾値電圧を用いて書き込み電荷量Ｃ２をモニターすることができる。

次に、書き込み電荷量の他の検出法について説明する。

第一の書き込み条件による電荷注入においては、書き込み時と同じ向きのチャネル電流を利用して電荷書き込み量を検出する。つまり、チャネル電流がある電流値に達する為のコントロールゲートＣＧ２電圧を閾値電圧とし、コントロールゲートＣＧ２の閾値電圧がある所定の値に達したか否かを判定する。この際、第一の書き込み条件による書き込み電荷の分布中心よりもピンチオフ点がドレイン側になるように、ドレイン電圧を十分下げておく。

第一の書き込み条件よりも高いドレイン電圧もしくはソース・ドレインの空乏層が広がる方向にウェル電圧を変化させた第二の書き込み条件による電荷の書き込みに対しては、第一及び第二の電荷書き込み時と同じ向きでなおかつピンチオフ点をソース方向にずらしたチャネル電流を利用してコントロールゲートＣＧ２の閾値電圧が所定の値に達したか否かを判定する。なお、ピンチオフ点はドレイン電圧もしくはウェル電圧をソース・ドレインからの空乏層が広がる方向に変えることでソース側にシフトさせることができる。ピンチオフ点が第一の書き込み条件による電荷分布の中心よりもソース側でなおかつ第二の書き込み条件による電荷分布の中心よりもドレイン側の場合、チャネル電流は第二の書き込み条件による電荷の影響を大きく受けるため、コントロールゲートＣＧ２の閾値電圧を用いて第二の書き込み条件による書き込み電荷量をモニターすることができる。

以上のように、本発明の半導体不揮発性メモリの駆動方法をＴＷＩＮＭＯＮＯＳ型メモリに用いても、台形状の蓄積電荷分布を形成することができ、保持特性を改善することができる。

なお、いずれか一方のコントロールを持たないＭＯＮＯＳ型メモリ（第一のゲート電極に絶縁膜を介して隣接する第二のゲート電極を有するトラップ型不揮発性メモリセル）に対しても本発明は適用可能である。

Claims (11)

1. ソース・ドレイン・ウェル領域が形成された半導体基板上に、電荷蓄積層を含む積層絶縁膜とその上に形成された第一のゲート電極とを有するトラップ型不揮発性メモリセルを含む半導体装置の駆動方法において、
   前記ウェルに与えるウェル電圧と前記ドレインに与えるドレイン電圧と前記第一のゲートに与えるゲート電圧との組み合わせを書き込み条件として、一つのメモリノードに対して二つ以上の異なる書き込み条件で複数回電荷注入することを特徴とする半導体装置の駆動方法。
2. 請求項１に記載の半導体装置の駆動方法において、
   前記トラップ型不揮発性メモリセルは、前記第一のゲート電極に絶縁膜を介して隣接しまたは一対の前記第一のゲート電極に絶縁膜を介して挟まれ、かつ前記半導体基板上にゲート絶縁膜を介して形成された第二のゲート電極をさらに備えていることを特徴とする半導体装置の駆動方法。
3. 請求項１または請求項２に記載の半導体装置の駆動方法において、
   後で行なう電荷注入のドレイン電圧がそれよりも前で行なう電荷注入のドレイン電圧よりも高いことを特徴とする半導体装置の駆動方法。
4. 請求項１または請求項２に記載の半導体装置の駆動方法において、
   後で行なう電荷注入のウェル電圧がそれよりも前で行なうウェル電圧よりもソース・ドレインの空乏層が広がる極性で高いことを特徴とする半導体装置の駆動方法。
5. 請求項３に記載の半導体装置の駆動方法において、
   後で行なう電荷注入のドレイン電圧がそれよりも前に行なう電荷注入のドレイン電圧よりも１Ｖ以上高いことを特徴とする半導体装置の駆動方法。
6. 請求項４に記載の半導体装置の駆動方法において、
   後で行なう電荷注入のウェル電圧とそれよりも前に行なう電荷注入のウェル電圧との電圧差が１Ｖ以上であることを特徴とする半導体装置の駆動方法。
7. 請求項１または請求項２に記載の半導体装置の駆動方法において、
   電荷注入を行なう毎に、前記書き込み条件に応じた所定の電荷量が書き込まれたかどうかを、各書き込み条件に対応する閾値検出条件で確認することを特徴とする半導体装置の駆動方法。
8. 請求項７に記載の半導体装置の駆動方法において、
   第一の書き込み条件で電荷注入を行い、当該電荷注入を行う時とは逆向きのチャネル電流を利用して前記第一の書き込み条件での電荷注入による電荷書き込み量を検出し、第一の所定の書き込み量になるまで前記第一の書き込み条件による電荷注入と電荷書き込み量の検出とを繰り返す工程と、
   前記第一の書き込み条件よりもドレイン電圧を高くするかまたはソース・ドレインの空乏層が広がる方向にウェル電圧を変化させた第二の書き込み条件で前記第一の書き込み条件による電荷注入と同じ向きの電荷注入を行い、当該電荷注入時と同じ向きのチャネル電流を利用して第二の書き込み条件での電荷注入による電荷書き込み量を検出し、第二の所定の書き込み量になるまで前記第二の書き込み条件による電荷注入と電荷書き込み量の検出とを繰り返す工程とを含むことを特徴とする半導体装置の駆動方法。
9. 請求項７に記載の半導体装置の駆動方法において、
   第一の書き込み条件で電荷注入を行い、当該電荷注入を行う時と同じ向きのチャネル電流を利用して前記第一の書き込み条件での電荷注入による電荷書き込み量を検出し、第一の所定の書き込み量になるまで前記第一の書き込み条件による電荷書き込みと電荷書き込み量の検出とを繰り返す工程と、
   前記第一の書き込み条件よりもドレイン電圧を高くするかまたはソース・ドレインの空乏層が広がる方向にウェル電圧を変化させた第二の書き込み条件で前記第一の書き込み条件による電荷注入と同じ向きの電荷注入を行い、当該電荷注入時と同じ向きでなおかつ前記第一の書き込み条件による電荷注入に対する電荷書き込み量検出条件よりもピンチオフ点をソース側にずらしたチャネル電流を利用して前記第二の書き込み条件での電荷注入による電荷書き込み量を検出し、第二の所定の書き込み量になるまで前記第二の書き込み条件による電荷注入と電荷書き込み量の検出とを繰り返す工程とを含むことを特徴とする半導体装置の駆動方法。
10. 電荷トラップ層に信号電荷を局所的に蓄積するトラップ型メモリセルを含む半導体装置の駆動方法において、
    台形状の電荷蓄積分布を形成するように電荷注入を行うことを特徴とする半導体装置の駆動方法。
11. 電荷トラップ層に信号電荷を局所的に蓄積させるトラップ型メモリセルを含む半導体装置において、
    前記電荷トラップ層に前記信号電荷を書き込んだ状態のとき、ドレイン端からの電子密度分布がソースに向かって台形状であることを特徴とする半導体装置。

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