JP5462461B2 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

不揮発性半導体記憶装置及びその駆動方法 Download PDF

Info

Publication number
JP5462461B2
JP5462461B2 JP2008252611A JP2008252611A JP5462461B2 JP 5462461 B2 JP5462461 B2 JP 5462461B2 JP 2008252611 A JP2008252611 A JP 2008252611A JP 2008252611 A JP2008252611 A JP 2008252611A JP 5462461 B2 JP5462461 B2 JP 5462461B2
Authority
JP
Japan
Prior art keywords
level voltage
burst signal
memory device
semiconductor memory
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008252611A
Other languages
English (en)
Other versions
JP2010087099A (ja
Inventor
潤 藤木
浩一 村岡
直樹 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008252611A priority Critical patent/JP5462461B2/ja
Priority to US12/496,064 priority patent/US8223552B2/en
Publication of JP2010087099A publication Critical patent/JP2010087099A/ja
Application granted granted Critical
Publication of JP5462461B2 publication Critical patent/JP5462461B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、電荷保持層を有するトランジスタ型メモリセルを用いた不揮発性半導体記憶装置とその駆動方法に関する。
電荷保持層として電荷蓄積層または浮遊電極を有するＮＡＮＤ型フラッシュメモリにおいては、記憶容量の大容量化をメモリセルの微細化と多値化技術によって進めている。メモリセルトランジスタの微細化は、適用する絶縁膜の薄膜化・高誘電率化を通じてなし得ている。結果として、単一メモリセルトランジスタのゲートスタックにおいては、等価酸化膜厚が薄膜化の一途をたどっている。
結果として、薄膜化が進むメモリセルのゲートスタックに対して、大きなゲート電圧を印加することとなり、メモリセルを構成する絶縁膜に大きな電界ストレス及び電流ストレスが印加される傾向がある。電界ストレス及び電流ストレスが加わると、半導体層と絶縁膜の界面特性が劣化する問題や絶縁膜の絶縁性が劣化する問題が生じる。
これに対して、例えば特許文献１では、メモリセル内で半導体層に接する絶縁膜のバンドアライメントを調整することにより、効率良く電荷を注入する不揮発メモリが検討されている。特許文献１では、高速に多くの電荷を電荷保持層に注入できるため、絶縁膜に印加されるストレス時間を低減できる効果を認めることができる。これはメモリセル内の絶縁膜の膜厚や素材の調整によって実現されるものであって、いわゆる内部パラメータの制御方法を開示したものである。
しかし、メモリセル内部のパラメータは各種の要求仕様を同時に満たすことが必要であるため、この方法による絶縁膜のストレスの緩和には限界がある。
従って、メモリセル内部のパラメータではなく、メモリセル外部の駆動回路の外部パラメータによって、メモリセル内部の絶縁膜に印加されるストレスを緩和する方法の開発が望まれる。しかし、ゲート電極や半導体層に印加する書き込みパルスや消去パルスによって、絶縁膜に印加されるストレスを緩和する手法は今までに知られていない。
なお、特許文献２には、スプリットゲート構造の不揮発性半導体記憶装置において、ホットホール注入を行う場合にソース・ドレインに大きな電圧を印加しつつ複数回のパルス電圧をゲート部に印加する書き込み方法が開示されている。
また、特許文献３には、ステップアップ電圧で書き込む方法が開示されている。
なお、多値化技術に関連し、例えば特許文献４には、ＮＯＲ型フラッシュメモリにおいて、電荷の捕獲位置を制御することにより、メモリセルあたり２ビットの情報を記憶させる技術が開示されている。
特開２００７−１８４３８０号公報 特開２００８−１５３６７８号公報 特開２００５−２７６４２８号公報 米国特許第６，４５９，６２２Ｂ１号明細書
本発明は、半導体層と絶縁膜との間の界面の特性を改善した不揮発性半導体記憶装置及びその駆動方法を提供する。
本発明の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリセルと、前記ゲート電極と前記半導体層との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、前記電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行う駆動部と、を備え、前記バースト信号は、前記バースト信号の印加時間をＴｂとした時、１００ナノ秒から０．１ミリ秒の周期Ｔａのパルスを（Ｔｂ／Ｔａ）個含み、前記パルスの立ち上り時間及び立ち下がり時間はＴａ／２０秒からＴａ／２秒であり、前記バースト信号は、高レベル電圧と、前記高レベル電圧よりも低い低レベル電圧と、を有するたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリセルと、書き込みの処理を行う駆動部と、を備え、前記駆動部は、前記処理において、前記ゲート電極と前記半導体層との間に、低レベル電圧と前記低レベル電圧よりも高い高レベル電圧とを有する一定の振幅と、一定の周波数と、を有するバースト信号を印加して前記電荷保持層に電荷を書き込み、前記バースト信号の印加後に、前記ゲート電極と前記半導体層との間に、絶対値が前記高レベル電圧の絶対値よりも小さいベリファイ信号を印加して、前記メモリセルのしきい値を読み出し、前記バースト信号の印加後で前記ベリファイ信号の印加前に、前記ゲート電極と前記半導体層との間に、前記低レベル電圧を印加することを特徴とする不揮発性半導体記憶装置が提供される。
本発明の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリセルと、消去の処理を行う駆動部と、を備え、前記駆動部は、前記処理において、前記ゲート電極と前記半導体層との間に、低レベル電圧と前記低レベル電圧よりも高い高レベル電圧とを有する一定の振幅と、一定の周波数と、を有するバースト信号を印加して前記電荷保持層の電荷を消去し、前記バースト信号の印加後に、前記ゲート電極と前記半導体層との間に、絶対値が前記低レベル電圧の絶対値よりも小さいベリファイ信号を印加して、前記メモリセルのしきい値を読み出し、前記バースト信号の印加後で前記ベリファイ信号の印加前に、前記ゲート電極と前記半導体層との間に、前記高レベル電圧を印加することを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、前記ゲート電極と前記半導体層との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、前記電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行い、前記バースト信号は、前記バースト信号の印加時間をＴｂとした時、１００ナノ秒から０．１ミリ秒の周期Ｔａのパルスを（Ｔｂ／Ｔａ）個含み、前記パルスの立ち上り時間及び立ち下がり時間はＴａ／２０秒からＴａ／２秒であり、前記一定の電圧は、高レベル電圧と、前記高レベル電圧よりも低い低レベル電圧と、を有することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、書き込みの処理を行う際に、前記ゲート電極と前記半導体層との間に、低レベル電圧と前記低レベル電圧よりも高い高レベル電圧とを有する一定の振幅と、一定の周波数と、を有するバースト信号を印加して前記電荷保持層に電荷を書き込み、前記バースト信号の印加後に、前記ゲート電極と前記半導体層との間に、絶対値が前記高レベル電圧の絶対値よりも小さいベリファイ信号を印加して、前記メモリセルのしきい値を読み出し、前記バースト信号の印加後で前記ベリファイ信号の印加前に、前記ゲート電極と前記半導体層との間に、前記低レベル電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられたゲート電極と、を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、消去の処理を行う際に、前記ゲート電極と前記半導体層との間に、低レベル電圧と前記低レベル電圧よりも高い高レベル電圧とを有する一定の振幅と、一定の周波数と、を有するバースト信号を印加して前記電荷保持層の電荷を消去し、前記バースト信号の印加後に、前記ゲート電極と前記半導体層との間に、絶対値が前記低レベル電圧の絶対値よりも小さいベリファイ信号を印加して、前記メモリセルのしきい値を読み出し、前記バースト信号の印加後で前記ベリファイ信号の印加前に、前記ゲート電極と前記半導体層との間に、前記高レベル電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明によれば、半導体層と絶縁膜との間の界面の特性を改善した不揮発性半導体記憶装置及びその駆動方法が提供される。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置は、電荷保持層として、浮遊電極、電荷蓄積層及び浮遊電極のいずれかを有するトランジスタ型メモリセルに適用できる。
電荷蓄積層及び浮遊電極は、１層である必要はなく、例えば２層あるいは３層であっても良い。また、電荷蓄積層または浮遊電極を、浮遊ドット層(ナノクリスタル層)に置き換えても良い。
ここに挙げた浮遊ドット層とは、シリコンやゲルマニウム、あるいは有機物や金属の粒状物のことで、サイズが０．５ｎｍから３ｎｍである。浮遊ドット層は、１つのメモリセルの中に十分な個数を収めるために、できるだけ小さな粒状物であることが望ましく、そのサイズは０．５ｎｍから２ｎｍであることが望ましい。
以下、本実施形態に係る不揮発性半導体記憶装置について、電荷保持層として電荷蓄積層を用いたＮチャネル型のメモリセルの例を用いて説明する。なお、本実施形態に係る不揮発性半導体記憶装置は、Ｎチャネル型に限らず、Ｐチャネル型にも適用可能である。その際、ソース領域・ドレイン領域及び半導体層の不純物を逆極性とし、半導体層とゲート電極とに印加する電圧を交換することにより、以下の説明が類推でき、適用することができる。
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１０１のメモリセルの構成を模式的断面図として例示しており、１つのトランジスタ型メモリセルを表している。同図では、Ｐ型不純物がドーピングされた半導体層１の上にメモリセルが形成されている。ここで言う半導体層の形態は、Ｐ型ウェルやＰ型半導体層あるいはＰ型のポリシリコン層などを含む。これらの層には、シリコンバルク基板や（ＳＯＩ：Silicon On Insulator層）などを用いることができる。
図１に表したように、本実施形態に係る不揮発性半導体記憶装置１０１においては、半導体層１の上に、電荷保持層３Ｂを含む積層構造体３が設けられている。そして、積層構造体３の上にゲート電極４が設けられている。積層構造体３は、電荷保持層３Ｂと、電荷保持層３Ｂと半導体層１との間に設けられた第１絶縁膜３Ａと、電荷保持層３Ｂとゲート電極４との間に設けられた第２絶縁膜３Ｃと、を有する。そして、このような構造を有するメモリセルに、駆動部２０が接続されている。
なお、電荷保持層３Ｂは、電荷蓄積層であっても良く、また、浮遊ドット層であっても良く、また、浮遊電極であっても良い。
すなわち、電荷保持層３Ｂは、導電体層であっても良く、その場合、電荷保持層３Ｂとして、シリコンやゲルマニウムといった半導体材料であっても良い。その他の形態として、ＡｕやＰｔといった金属材料であっても良い。
図２は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式図である。
図２に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１０２においては、半導体層１の上に、積層構造体３が設けられている。積層構造体３は、電荷保持層３Ｂを含み、本具体例の場合は、電荷保持層３Ｂとして電荷蓄積層３Ｄが用いられている。そして、積層構造体３の上にゲート電極４が設けられている。積層構造体３は、電荷保持層３Ｂとなる電荷蓄積層３Ｄと、電荷蓄積層３Ｄと半導体層１との間に設けられた第１絶縁膜３Ａと、を有する。このように、電荷保持層３Ｂの構成によっては、第２絶縁膜３Ｃは省略可能である。
「電荷蓄積層」とは、注入された電荷を捕獲する機能がある絶縁膜の呼称である。電荷蓄積層３Ｄは、例えば、離散トラップを有する。離散トラップは空間的に分布しており、電荷蓄積層３Ｄ中に、または、電荷蓄積層３Ｄの半導体層１の側（すなわち、第１絶縁膜３Ａの側）の界面付近に分布している。電荷蓄積層３Ｄには、例えば窒化シリコン膜を用いることができ、また、離散トラップの密度が高い金属酸化膜などを用いることもできる。また、離散トラップを有する複数の材料を積層して電荷蓄積層３Ｄを構成することも可能である。さらに、電荷蓄積層３Ｄには、電荷蓄積層３Ｄの中に離散トラップを有していない絶縁層を適用することもできる。
以下では、電荷蓄積層３Ｄも含むものとして、電荷保持層３Ｂについて説明する。
電荷保持層３Ｂには、酸窒化シリコン(ＳｉＯＮ)、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ)、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）、などさまざまな材料を適用いることができる。
また、電荷保持層３Ｂとして、積層構造の電荷蓄積層３Ｄの構造を用いる例としては、例えば、窒化シリコンを“Ｎ”、酸化アルミニウムを“Ａ”、ハフニアを主要元素に含む材料を“Ｈ”、ランタンを主要元素に含む材料を“Ｌ”、と表記すれば、ＮＡ、ＮＨ、ＮＬ、ＮＡＮ、ＮＨＮ、ＮＬＮ、ＮＨＡ、ＮＡＬ、ＡＨＬ（いずれも順不定）、などさまざまな積層構造を電荷保持層３Ｂに適用することができる。
第１絶縁膜３Ａは、半導体層１から電荷保持層３Ｂを電気的に分離して、電荷保持時に電荷保持層３Ｂ中の電荷を閉じ込める役割がある。一方、第２絶縁膜３Ｃは、ゲート電極４から電荷保持層３Ｂを電気的に分離して、電荷保持時に電荷保持層３Ｂ中の電荷を閉じ込める役割がある。
第１絶縁膜３Ａ及び第２絶縁膜３Ｃは、電荷保持層３Ｂに対する電位障壁が高いほど、電荷保持層３Ｂに電荷を閉じ込める効果が大きい。
第１絶縁膜３Ａ及び第２絶縁膜３Ｃには、酸化シリコンを用いることができるが、電荷保持層３Ｂに対して電位障壁を有するならば他の材料に置き換えることも可能である。第１絶縁膜３Ａ及び第２絶縁膜３Ｃには、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）、などさまざまな材料を用いることができる。
積層構造体３の上にゲート電極４が形成されており、ゲート電極４をマスクとして半導体層１にＮ型の不純物をイオン注入することにより、ソース・ドレイン領域２（ソース領域及びドレイン領域）が形成されている。
以下では、本実施形態に係る不揮発性半導体記憶装置１０１の場合について説明するが、不揮発性半導体記憶装置１０２においても同様である。
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置に適用される駆動方法を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置１０１に適用される、それぞれ、書き込み動作と消去動作とのシーケンスを表している。
図３（ａ）に表したように、書き込み動作では、メモリセルにまず書き込み信号を印加し（ステップＳ１１０）、その後ベリファイ動作を行う（ステップＳ１２０）。そして、メモリセルのしきい値が目標の値に到達するまで、書き込み信号の印加（ステップＳ１１０）とベリファイ動作（ステップＳ１２０）とを繰り返す。
同様に図３（ｂ）に表したように、消去動作では、メモリセルにまず消去信号を印加し（ステップＳ２１０）、その後ベリファイ動作を行う（ステップＳ２２０）。そして、メモリセルのしきい値が目標の値に到達するまで、消去動作（ステップＳ２１０）とベリファイ動作（Ｓ２２０）とを繰り返す。
ここで、ベリファイ動作（ステップＳ１２０及びステップＳ２２０）とは、メモリセルにベリファイ信号（検査読み出し信号）を印加して、しきい値を読み出す動作に対応している。ベリファイ動作により、しきい値が目標の値に到達した段階で書き込み動作または消去動作のシーケンスは終了する。このベリファイ動作には、例えば、特許文献３に記載されている方法を用いることができる。
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置に適用される駆動方法を例示する模式図である。
すなわち、同図（ａ）は、書き込み動作に用いられる駆動波形を例示しており、同図（ｂ）は、消去動作に用いられる駆動波形を例示している。同図において横方向の軸は時間ｔを表している。一方、同図において、縦軸は、半導体層１とゲート電極４との間に印加される電位差を表している。ここで言う電位差とは、半導体層１の電位を基準とした、ゲート電極４の電位のことを表している。
図４（ａ）に表したように、書き込み動作においては、メモリセルへの書き込み信号の印加（ステップＳ１１０）においては、書き込み用バースト信号Ｐ１１０が印加される。そして、ベリファイ動作（ステップＳ１２０）としては、ベリファイ信号Ｐ１２０が印加される。そして、ステップＳ１１０とステップＳ１２０の繰り返しに相当して、書き込み用バースト信号Ｐ１１０とベリファイ信号Ｐ１２０とが繰り返して印加される。そして、ベリファイ動作（ステップＳ１２０）で読み出されるしきい値が目標の値に到達するまで、書き込み用バースト信号Ｐ１１０の印加（ステップＳ１１０）が繰り返される。
このように、本実施形態に係る不揮発性半導体記憶装置１０１においては、書き込み信号として、複数のパルスが連続して一定の時間に渡って印加される書き込み用バースト信号Ｐ１１０を用いる。書き込み用バースト信号Ｐ１１０は、一定の振幅と一定の周波数とを有する。ここで、振幅は、書き込み用バースト信号Ｐ１１０における最も高い電圧と最も低い電圧との差の絶対値である。但し、ノイズなどによる変動は無視する。
書き込み用バースト信号Ｐ１１０に含まれるパルスの周期を周期Ｔ１１とし、書き込み用バースト信号Ｐ１１０の時間をＴ１２とする。書き込み用バースト信号Ｐ１１０の書き込み用バースト周波数Ｆｂ１は周期Ｔ１１の逆数である。書き込み用バースト信号Ｐ１１０内において、書き込み用バースト周波数Ｆｂ１は一定であり、すなわち、周期Ｔ１１は一定である。
書き込み用バースト信号Ｐ１１０に含まれるパルスの数は、（Ｔ１２／Ｔ１１）個となる。なお、この時、１つのパルスのデューティ比が例えば５０％である時、（Ｔ１２／Ｔ１１）個×Ｔ１１はＴ１２からずれ、それらの差が（Ｔ１１）／２となるが、その差は小さいのでここでは無視する。すなわち、書き込み用バースト信号Ｐ１１０は、周期Ｔ１１のパルスを（Ｔ１２／Ｔ１１）個含む。なお、１つのパルスのデューティ比は５０％以外でも良く、任意である。
そして、書き込み用バースト信号Ｐ１１０、すなわち、それに含まれる各パルスは、高レベル電圧（Ｖｈ１）と低レベル電圧（Ｖｌ１）とを有する。ここで、高レベル電圧（Ｖｈ１）は、低レベル電圧（Ｖｌ１）よりも高い。なお、書き込み用バースト信号Ｐ１１０内において、高レベル電圧（Ｖｈ１）の値は一定であり、低レベル電圧（Ｖｌ１）の値は一定である。本具体例では、高レベル電圧（Ｖｈ１）と低レベル電圧（Ｖｌ１）との差の絶対値が、書き込み用バースト信号Ｐ１１０の振幅であり、振幅は一定である。但し、ノイズなどによる変動は無視する。
一方、ベリファイ信号Ｐ１２０は、時間Ｔ１３の長さを有する。ベリファイ信号Ｐ１２０の電圧の絶対値は、書き込まれた電荷の状態に実質的に影響を与えないように、高レベル電圧（Ｖｈ１）の絶対値よりも小さく設定される。
書き込み用バースト信号Ｐ１１０に含まれるパルスのそれぞれの周期Ｔ１１は、ベリファイ信号Ｐ１２０の時間Ｔ１３よりも短い。すなわち、書き込み用バースト周波数Ｆｂ１は、ベリファイ信号Ｐ１２０の時間Ｔ１３に相当する周波数よりも高い。
同様に、図４（ｂ）に表したように、消去動作においては、メモリセルへの消去信号の印加（ステップＳ２１０）においては、消去信号として消去用バースト信号Ｐ２１０が印加される。そして、ベリファイ動作（ステップＳ２２０）としては、ベリファイ信号Ｐ２２０が印加される。そして、ステップＳ２１０とステップＳ２２０の繰り返しに相当して、消去用バースト信号Ｐ２１０とベリファイ信号Ｐ２２０とが繰り返して印加される。そして、ベリファイ動作（ステップＳ２２０）で読み出されるしきい値が目標の値に到達するまで、消去用バースト信号Ｐ２１０の印加（ステップＳ２１０）が繰り返される。
このように、本実施形態に係る不揮発性半導体記憶装置１０１においては、消去パルスとして、複数のパルスが連続して一定の時間に渡って印加される消去用バースト信号Ｐ２１０を用いる。消去用バースト信号Ｐ２１０は、一定の振幅と一定の周波数とを有する。。ここで、振幅は、消去用バースト信号Ｐ２１０における最も高い電圧と最も低い電圧との差の絶対値である。但し、ノイズなどによる変動は無視する。
消去用バースト信号Ｐ２１０に含まれるパルスの周期を周期Ｔ２１とし、消去用バースト信号Ｐ２１０の時間をＴ２２とする。消去用バースト信号Ｐ２１０の消去用バースト周波数Ｆｂ２は周期Ｔ２１の逆数である。消去用バースト信号Ｐ２１０内において、消去用バースト周波数Ｆｂ２は一定であり、すなわち、周期Ｔ２１は一定である。
この時、消去用バースト信号Ｐ２１０に含まれるパルスの数は、（Ｔ２２／Ｔ２１）個となる。なお、この時、１つのパルスのデューティ比が例えば５０％である時、（Ｔ２２／Ｔ２１）個×Ｔ２１はＴ２２からずれ、それらの差が（Ｔ２１）／２となるが、その差は小さいのでここでは無視する。すなわち、消去用バースト信号Ｐ２１０は、周期Ｔ２１のパルスを（Ｔ２２／Ｔ２１）個含む。なお、１つのパルスのデューティ比は５０％以外でも良く、任意である。
そして、消去用バースト信号Ｐ２１０、すなわち、それに含まれる各パルスは、高レベル電圧（Ｖｈ２）と低レベル電圧（Ｖｌ２）とを有する。ここで、高レベル電圧（Ｖｈ２）は、低レベル電圧（Ｖｌ２）よりも高い。なお、消去用バースト信号Ｐ２１０内において、高レベル電圧（Ｖｈ２）の値は一定であり、低レベル電圧（Ｖｌ２）の値は一定である。本具体例では、高レベル電圧（Ｖｈ２）と低レベル電圧（Ｖｌ２）との差の絶対値が、消去用バースト信号Ｐ２１０の振幅であり、振幅は一定である。但し、ノイズなどによる変動は無視する。
一方、ベリファイ信号Ｐ２２０は、時間Ｔ２３の長さを有する。ベリファイ信号Ｐ１２０の電圧の絶対値は、消去された電荷の状態に実質的に影響を与えないように、低レベル電圧（Ｖｌ２）の絶対値よりも小さく設定される。
消去用バースト信号Ｐ２１０に含まれるパルスのそれぞれの周期Ｔ２１は、ベリファイ信号Ｐ２２０の時間Ｔ２３よりも短い。すなわち、消去用バースト周波数Ｆｂ２は、ベリファイ信号Ｐ２２０の時間Ｔ２３に相当する周波数よりも高い。
書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０には、以下に説明するように、さまざまな形状が適用可能である。
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置に適用される書き込み動作における駆動波形を例示する模式図である。
図６は、本発明の第１の実施形態に係る不揮発性半導体記憶装置に適用される消去動作における駆動波形を例示する模式図である。
すなわち、図５及び図６は、半導体層１とゲート電極４との間に印加される、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を、それぞれ例示している。
図５（ａ）に表したように、書き込み用バースト信号Ｐ１１０の一例では、書き込み用バースト信号Ｐ１１０を構成するそれぞれのパルスは、略方形波の形状を有している。
なお、同図に例示したように、低レベル電圧（Ｖｌ１）は必ずしも０Ｖに設定される必要はなく、０Ｖ以外であっても良い。書き込み用バースト信号Ｐ１１０においては、高レベル電圧（Ｖｈ１）の絶対値は、低レベル電圧（Ｖｌ１）の絶対値よりも大きければ良い。
また、図５（ｂ）に表したように、書き込み用バースト信号Ｐ１１０の別の例では、それぞれのパルスは、台形の形を有している。すなわち、高レベル電圧（Ｖｈ１）と低レベル電圧（Ｖｌ１）との相互の変化が瞬時に行われるのではなく、ある程度の時間を要しながら変化する例である。
また、図５（ｃ）に表したように、書き込み用バースト信号Ｐ１１０の別の例では、それぞれのパルスは、高レベル電圧（Ｖｈ１）に近い部分での電圧は一定になっておらず、三角形状になっている。
また、図５（ｄ）に表したように、書き込み用バースト信号Ｐ１１０の別の例では、それぞれのパルスは、充電電流のような歪んだ形状の波形になっている。
図５（ｃ）及び（ｄ）に例示したように、パルス電圧波形が三角形状や歪んだ形状の波形である場合も、書き込み用バースト信号Ｐ１１０の最も高い電圧は高レベル電圧（Ｖｈ１）であり、最も低い電圧は低レベル電圧（Ｖｌ１）であり、それらの差の絶対値である振幅は一定である。
このように、書き込み動作に適用可能な書き込み用バースト信号Ｐ１１０は、それが複数のパルスを連続で印加する、いわゆるバースト形状である限りにおいて、方形、台形、三角形、充電電流のような形状など、さまざまな形状を有することができ、その形状は任意である。このように、書き込み用バースト信号Ｐ１１０内において、例えば、高レベル電圧（ｈｉｇｈ１）に近い部分における電圧は変化しても良いが、その変化の仕方は、書き込み用バースト信号Ｐ１１０内において同じである。
また、上記のいずれの場合においても、低レベル電圧（Ｖｌ１）は、さまざまな電圧に設定できる。
一方、図６（ａ）に表したように、消去用バースト信号Ｐ２１０の一例では、消去用バースト信号Ｐ２１０を構成するそれぞれのパルスは略方形波の形状を有している。
なお、同図に例示したように、高レベル電圧（Ｖｈ２）は必ずしも０Ｖに設定される必要はなく、０Ｖ以外であっても良い。消去用バースト信号Ｐ２１０においては、低レベル電圧（Ｖｌ２）の絶対値は、高レベル電圧（Ｖｈ２）の絶対値よりも大きければ良い。
また、図６（ｂ）に表したように、消去用バースト信号Ｐ２１０の別の例では、それぞれのパルスは、台形の形を有している。
また、図６（ｃ）に表したように、消去用バースト信号Ｐ２１０の別の例では、それぞれのパルスは、低レベル電圧（Ｖｌ２）に近い部分においては電圧は一定になっておらず、三角形状になっている。
また、図６（ｄ）に表したように、消去用バースト信号Ｐ２１０の別の例では、それぞれのパルスは、充電電流のような歪んだ形状の波形になっている。
図６（ｃ）及び（ｄ）に例示したように、パルス電圧波形が三角形状や歪んだ形状の波形である場合も、消去用バースト信号Ｐ２１０の最も高い電圧は高レベル電圧（Ｖｈ２）であり、最も低い電圧は低レベル電圧（Ｖｌ２）であり、それらの差の絶対値である振幅は一定である。
以上のように、消去用バースト信号Ｐ２１０においては、その波形がバースト形状である限りにおいて、方形、台形、三角形、充電電流のような形状など、さまざまな形状を有することができ、その形状は任意である。消去用バースト信号Ｐ２１０内において、例えば、低レベル電圧（Ｖｌ２）に近い部分における電圧は変化しても良いが、その変化の仕方は、消去用バースト信号Ｐ２１０内において同じである。
また、上記のいずれの場合においても、高レベル電圧（Ｖｈ２）はさまざまな電圧に設定できる。
このように、消去動作に適用可能な消去用バースト信号Ｐ２１０には、それが複数のパルスを連続で印加する、いわゆるバースト形状である限りにおいて、さまざまな形状、電圧値を適用することができる。
また、書き込み用バースト信号Ｐ１１０に用いられるパルスパラメータには、さまざまな値が適用可能である。例えば、書き込み用バースト信号Ｐ１１０に適用できるパルスパラメータとしては、１つのパルスの周期Ｔ１１を１００ナノ秒から０．１ミリ秒とすることができる。すなわち、書き込み用バースト周波数Ｆｂ１は、１０ｋＨｚ〜１０ＭＨｚとすることができる。
書き込み用バースト信号Ｐ１１０の印加時間がＴ１２秒であるならば、パルスの印加回数は、Ｔ１２／Ｔ１１回とすることができる。そして、１つのパルスにおいて、立ち上り時間及び立ち下がり時間は、Ｔ１１／２０秒〜Ｔ１１／２秒とすることができる。なお、高レベル電圧（Ｖｈ１）は低レベル電圧（Ｖｌ１）よりも高く、高レベル電圧（Ｖｈ１）の絶対値は、低レベル電圧（Ｖｌ１）の絶対値よりも大きい。
同様に、消去用バースト信号Ｐ２１０に用いられるパルスパラメータも、さまざまな値が適用可能である。例えば、消去用バースト信号Ｐ２１０に適用できるパルスパラメータとしては、１つのパルスの周期Ｔ２１を１００ナノ秒から０．１ミリ秒とすることができる。すなわち、消去用バースト周波数Ｆｂ２は、１０ｋＨｚ〜１０ＭＨｚとすることができる。
消去用バースト信号Ｐ２１０の印加時間がＴ２２秒であるならば、パルスの印加回数は、Ｔ２２／Ｔ２１回とすることができる。そして、１つのパルスにおいて、立ち上り時間及び立ち下がり時間は、Ｔ２１／２０秒〜Ｔ２１／２秒とすることができる。なお、高レベル電圧（Ｖｈ２）は低レベル電圧（Ｖｌ２）よりも高く、低レベル電圧（Ｖｌ２）の絶対値は、高レベル電圧（Ｖｈ２）の絶対値よりも大きい。
なお、消去用バースト周波数Ｆｂ２は、書き込み用バースト周波数Ｆｂ１と同じであっても良いし、異なっても良い。以下では、消去用バースト周波数Ｆｂ２が、書き込み用バースト周波数Ｆｂ１と同じである場合として説明する。
このように、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０に用いられるパルスパラメータには、さまざまな値が適用可能である。パルスパラメータの周期Ｔ１１及び周期Ｔ２１は、高速動作と配線遅延を考慮して１００ナノ秒から０．１ミリ秒の範囲に設定することが好ましい。すなわち、０．１ミリ秒よりも長いと動作が遅くなり、１００ナノ秒よりも短いと配線遅延により波形が歪み、所望の信号を印加できなくなり、書き込み動作や消去動作が正常にできなくなる。
また、第１絶縁膜３Ａや第２絶縁膜３Ｃに印加される電界ストレスを緩和するために、第１絶縁膜３Ａや第２絶縁膜３Ｃに印加される等価酸化膜電界が１０ＭＶ／ｃｍ〜２０ＭＶ／ｃｍの範囲に収まるように、高レベル電圧（Ｖｈ１、Ｖｈ２）及び低レベル電圧（Ｖｌ１、Ｖｌ２）は設定される。
すなわち、書き込み用バースト信号Ｐ１１０がゲート電極４に印加される場合は、高レベル電圧（Ｖｈ１）は、第１絶縁膜３Ａに印加される等価酸化膜電界が１０ＭＶ／ｃｍ〜２０ＭＶ／ｃｍになる電圧に設定される。
また、書き込み用バースト信号Ｐ１１０が半導体層１に印加される場合は、低レベル電圧（Ｖｌ１）は、第１絶縁膜３Ａに印加される等価酸化膜電界が１０ＭＶ／ｃｍ〜２０ＭＶ／ｃｍになる電圧に設定される。
一方、消去用バースト信号Ｐ２１０がゲート電極４に印加される場合は、低レベル電圧（Ｖｌ２）は、第１絶縁膜３Ａに印加される等価酸化膜電界が１０ＭＶ／ｃｍ〜２０ＭＶ／ｃｍになる電圧に設定される。
また、消去用バースト信号Ｐ２１０が半導体層１に印加される場合は、高レベル電圧（Ｖｈ２）は、第１絶縁膜３Ａに印加される等価酸化膜電界が１０ＭＶ／ｃｍ〜２０ＭＶ／ｃｍになる電圧に設定される。
さらに、第１絶縁膜３Ａや第２絶縁膜３Ｃに印加される電界ストレスをより有効に緩和しつつ、安定して動作させるためには、以下が望ましい。
すなわち、書き込み用バースト信号Ｐ１１０がゲート電極４に印加される場合は、高レベル電圧（Ｖｈ１）は、第１絶縁膜３Ａの等価酸化膜電界が書き込み電界１５ＭＶ／ｃｍ以上に相当する値に設定される。
また、書き込み用バースト信号Ｐ１１０が半導体層１に印加される場合は、低レベル電圧（Ｖｌ１）は、第１絶縁膜３Ａの等価酸化膜電界が書き込み電界１５ＭＶ／ｃｍ以上に相当する値に設定される。
一方、消去用バースト信号Ｐ２１０がゲート電極４に印加される場合は、低レベル電圧（Ｖｌ２）は、第１絶縁膜３Ａの等価酸化膜電界が書き込み電界１５ＭＶ／ｃｍ以上に相当する値に設定される。
また、消去用バースト信号Ｐ２１０が半導体層１に印加される場合は、高レベル電圧（Ｖｌ１）は、第１絶縁膜３Ａの等価酸化膜電界が書き込み電界１５ＭＶ／ｃｍ以上に相当するように設定される。
このように、本実施形態に係る不揮発性半導体記憶装置１０１においては、書き込み動作及び消去動作の少なくともいずれかにおいて、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用いて、書き込み動作及び消去動作の少なくともいずれかを行う。このように、書き込み動作や消去動作にバースト信号を用いることにより、半導体層１と第１絶縁膜３Ａとの界面における劣化を緩和することができる。すなわち、絶縁膜に印加されるストレスを緩和し、これにより信頼性の高い不揮発性半導体記憶装置を提供することができる。
以下、本実施形態に係る不揮発性半導体記憶装置１０１の特性の評価結果について説明する。
不揮発性半導体記憶装置１０１における信頼性を表す指標として、書き込みと消去とを繰り返した時に生じる界面準位の増加量ΔＮｉｔを用いることができる。界面準位の増加量ΔＮｉｔは、半導体層１と第１絶縁膜３Ａとの界面の劣化を指数化したものである。ここで、界面準位の増加量ΔＮｉｔは、書き込みと消去とを行う前の初期の界面準位の量と、書き込みと消去とを繰り返した後の界面準位の量と、の差である。
以下、具体例として説明する不揮発性半導体記憶装置１０１においては、メモリセルは以下の構造を有す。すなわち、メモリセルは、ｎ型チャネルＭＯＳＦＥＴであり、第１絶縁膜３Ａがシリコン酸窒化膜（膜厚が４ｎｍ)であり、電荷保持層３Ｂ（電荷蓄積層３Ｄ）がシリコン窒化膜（膜厚が５ｎｍ）であり、第２絶縁膜３Ｃが、アルミニウム酸化膜（膜厚が２０ｎｍ）とシリコン窒化膜（膜厚が２ｎｍ）の積層絶縁膜であり、ゲート電極４がｎ型ポリシリコンである。
そして、このような構造の不揮発性半導体記憶装置１０１において、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用いて、書き込み及び消去を繰り返し、その繰り返しの回数と、その時の界面準位の増加量ΔＮｉｔとの関係を評価した。
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、同図（ａ）は、本実施形態に係る不揮発性半導体記憶装置１０１において用いられる書き込み及び消去の波形を例示している。そして同図（ｂ）は、評価結果を例示するグラフ図であり、横軸は、書き込み及び消去の繰り返しの回数Ｎを表し、縦軸は、界面準位の増加量ΔＮｉｔを表す。そして、同図（ｂ）には、書き込みＷと消去Ｅにおける特性が示されている。
図７（ａ）に表したように、本評価実験においては、書き込み用バースト信号Ｐ１１０と消去用バースト信号Ｐ２１０を繰り返して印加し、その繰り返しの回数Ｎを変えて、書き込み後のしきい値読み出しＲ１、及び、消去後のしきい値読み出しＲ２が行われる。
そして、書き込み用バースト信号Ｐ１１０に用いたパルスパラメータは以下である。すなわち、高レベル電圧（Ｖｈ１）が２０Ｖで、低レベル電圧（Ｖｌ１）が０Ｖである。１つのパルスの周期Ｔ１１が２μｓであり、すなわち、書き込み用バースト周波数Ｆｂ１は５００ｋＨｚである。１回の書き込み用バースト信号Ｐ１１０の印加時間Ｔ１２が２００μｓであり、すなわち、１つの書き込み用バースト信号Ｐ１１０あたりのパルスの数が１００回である。１つの周期Ｔ１１のパルスにおけるデューティ比は５０％であり、立ち上がり時間及び立ち下がり時間は、それぞれ２００ｎｓである。
一方、消去用バースト信号Ｐ２１０に用いたパルスパラメータは以下である。すなわち、高レベル電圧（Ｖｈ２）が０Ｖで、低レベル電圧（Ｖｌ２）が−１８Ｖである。１つのパルスの周期Ｔ２１が２μｓであり、すなわち、消去用バースト周波数Ｆｂ２は５００ｋＨｚである。１回の消去用バースト信号Ｐ２１０の印加時間Ｔ２２が２ｍｓであり、すなわち、１つの消去用バースト信号Ｐ２１０あたりパルスの数が１０００回である。１つの周期Ｔ２１のパルスにおけるデューティ比は５０％であり、立ち上がり時間及び立ち下がり時間は、それぞれ２００ｎｓである。
図７（ｂ）に表したように、本実施形態に係る不揮発性半導体記憶装置１０１において、書き込みと消去の繰り返し回数Ｎが増えるに従って、界面準位の増加量ΔＮｉｔが増大している。ただし、書き込みと消去の繰り返し回数Ｎに対して、界面準位の増加量ΔＮｉｔの増大は、以下に説明する第１の比較例に比べて、抑制されている。
（第１の比較例）
図８は、第１の比較例の不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、同図（ａ）は、第１の比較例の不揮発性半導体記憶装置１０９において用いられた書き込み及び消去の波形を例示している。そして同図（ｂ）は、評価結果を例示するグラフ図であり、横軸は、書き込み及び消去の繰り返しの回数Ｎを表し、縦軸は、界面準位の増加量ΔＮｉｔを表す。
第１の比較例の不揮発性半導体記憶装置１０９のメモリセルの構成は、不揮発性半導体記憶装置１０１と同様であるが、以下のように、書き込みと消去に用いられた波形が異なっている。
すなわち、図８（ａ）に表したように、第１の比較例の不揮発性半導体記憶装置１０９では、書き込み用のパルスと消去用のパルスがバースト信号ではなく、それぞれ単一のパルスとされる。そして、書き込みと消去とを繰り返し印加し、その繰り返しの回数Ｎを変えて、書き込み後のしきい値読み出しＲ１、及び、消去後のしきい値読み出しＲ２が行われる。
そして、書き込み用パルスＷＰのパルスパラメータは以下である。すなわち、高レベル電圧（Ｖｈ１）が２０Ｖで、低レベル電圧（Ｖｌ１）が０Ｖで、書き込み用パルスＷＰの印加時間は１００μｓである。立ち上がり時間及び立ち下がり時間は、それぞれ２００ｎｓである。
そして、消去用パルスＥＰのパルスパラメータは以下である。すなわち、高レベル電圧（Ｖｈ２）が０Ｖで、低レベル電圧（Ｖｌ２）が−１８Ｖで、消去用パルスＥＰの印加時間は１ｍｓである。立ち上がり時間及び立ち下がり時間は、それぞれ２００ｎｓである。
なお、図７（ａ）及び図８（ａ）に例示した波形において、書き込み動作または消去動作の際に高電界が第１絶縁膜３Ａに印加されるのは、書き込み動作では、高レベル電圧（Ｖｈ１）が印加された時であり、消去動作では、低レベル電圧（Ｖｌ２）が印加された時である。
そして、本実施形態に係る不揮発性半導体記憶装置１０１における書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０のデューティ比が５０％であることを考慮すると、第１の比較例の不揮発性半導体記憶装置１０９における書き込み用パルスＷＰの高レベル電圧（Ｖｈ１）及び消去用パルスＥＰの低レベル電圧（Ｖｌ２）の印加時間の合計は、不揮発性半導体記憶装置１０１と同等である。すなわち、本実施形態及び第１の比較例のいずれの場合も、書き込み動作では、高レベル電圧（Ｖｈ１）が印加される合計時間は１００μｓであり、消去動作において、低レベル電圧（Ｖｌ２）が印加される合計時間は１ｍｓである。
図８（ｂ）に表したように、第１の比較例の不揮発性半導体記憶装置１０９においても、書き込みと消去の繰り返し回数Ｎが増えるに従って、界面準位の増加量ΔＮｉｔが増大している。そして、書き込みと消去の繰り返し回数Ｎに対して、界面準位の増加量ΔＮｉｔの増大は、本実施形態に係る不揮発性半導体記憶装置１０１に比べて著しく大きい。例えば、書き込みと消去の繰り返し回数Ｎが１５００回の時、第１の比較例の不揮発性半導体記憶装置１０９においては、書き込み側ＷのΔＮｉｔと消去側ＥのΔＮｉｔとも、約２．５×１０１２ｃｍ−２である。
一方、図７（ｂ）に例示したように、本実施形態に係る不揮発性半導体記憶装置１０１においては、書き込みと消去の繰り返し回数Ｎが１５００回の時、書き込み側ＷのΔＮｉｔと消去側ＥのΔＮｉｔとも、約１．１×１０１２ｃｍ−２である。このように、本実施形態に係る不揮発性半導体記憶装置１０１においては、第１の比較例の不揮発性半導体記憶装置１０９に比べて、界面準位の増加量ΔＮｉｔが半減以下となっている。
このように、第１の比較例の不揮発性半導体記憶装置１０９のように、矩形波形状のパルスを印加して書き込み・消去を繰り返すよりも、本実施形態に係る不揮発性半導体記憶装置１０１のように、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用いて書き込み・消去を繰り返した方が、界面準位量の増加が緩和されることがわかる。
このように、本実施形態に係る不揮発性半導体記憶装置１０１によれば、界面準位の増加量ΔＮｉｔを減少させ、すなわち、半導体層１と第１絶縁膜３Ａとの界面における劣化を緩和し、絶縁膜に印加されるストレスを緩和し、これにより信頼性の高い不揮発性半導体記憶装置を提供することができる。
図９は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
同図は、本実施形態に係る不揮発性半導体記憶装置１０１において、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０のパルスパラメータを種々変えて、書き込み及び消去を繰り返し、その時の界面準位の増加量ΔＮｉｔ変化を調べた結果を例示している。なお、同図は、繰り返し回数Ｎが１０００回の時を例示しており、縦軸は、繰り返し回数が１０００回の時の界面準位の増加量ΔＮｉｔ３を示している。この時、界面準位の増加量ΔＮｉｔ３としては、消去側の値を示した。そして、横軸は下記のバースト周波数Ｆｂを表している。
同図に結果を例示した実験では、書き込み用バースト信号Ｐ１１０の印加時間Ｔ１２及び消去用バースト信号Ｐ２１０の印加時間Ｔ２２を、図７に例示した実験の条件と同じ、すなわち、それぞれ２００μｍ及び２ｍｓに設定し、書き込み用バースト信号Ｐ１１０の１つのパルスの周期Ｔ１１及び消去用バースト信号Ｐ２１０の１つのパルスの周期Ｔ２１を変えた。この時、周期Ｔ１１と周期Ｔ２１とは同じであり、すなわち、書き込み用バースト周波数Ｆｂ１と消去用バースト周波数Ｆｂ２とが同じであり、これをバースト周波数Ｆｂとする。
図９に表したように、バースト周波数Ｆｂが大きくなるに従って、界面準位の増加量ΔＮｉｔ３が減少している。すなわち、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０の周波数を上昇させ、すなわち、パルスの印加回数を増大させるに従って、界面準位の増加量ΔＮｉｔ３が減少する。
同図には示さないが、書き込み側の界面準位の増加量ΔＮｉｔ３も、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０の周波数を上昇させることで、減少した。
このように、バースト周波数Ｆｂを上昇させるに従って、半導体層１と第１絶縁膜３Ａとの界面における劣化をより緩和し、絶縁膜に印加されるストレスをより緩和し、その結果、より信頼性の高い不揮発性半導体記憶装置を提供することができる。
ここで、同図において、比較例として、図８（ａ）に例示した波形、すなわち、単一のパルスを用いた不揮発性半導体記憶装置１０９の場合の、繰り返し回数Ｎが１０００回の時の界面準位の増加量ΔＮｉｔ３が、点線で示されている。これによると、バースト周波数Ｆｂが６ｋＨｚ以上において、比較例よりも、界面準位の増加量ΔＮｉｔ３を小さくできると見積もれる。
すなわち、本発明においては、書き込み用バースト周波数Ｆｂ１と消去用バースト周波数Ｆｂ２とは、６ｋＨｚ以上とすることができる。これよりも周波数が低い場合は、界面準位の増加量ΔＮｉｔ３の低減効果が小さい。
さらに、界面準位の増加量ΔＮｉｔ３の低減効果を確実に得るために、書き込み用バースト周波数Ｆｂ１と消去用バースト周波数Ｆｂ２とは、１０ｋＨｚ以上とすることができる。すなわち、書き込み用バースト周波数Ｆｂ１と消去用バースト周波数Ｆｂ２とが１０ｋＨｚよりも低い場合は、界面準位の量の増加の抑制効果が実質的に低いため、１０ｋＨｚ以上が好ましい。
そして、書き込み用バースト周波数Ｆｂ１は、書き込み用バースト信号Ｐ１１０の印加時間Ｔ１２を分割してバースト信号を構成する観点からも、例えば印加時間Ｔ１２が１００μｓの時、１０ｋＨｚ以上とすることができる。
同様に、消去用バースト信号Ｐ２１０のバースト周波数Ｆｂ２、すなわち、周期Ｔ２１の逆数は、消去用バースト信号Ｐ２１０の印加時間Ｔ２２を分割してバースト信号を構成することから、印加時間Ｔ２２が１ｍｓの時、１００ｋＨｚ以上と見積もることができる。ただし、図７（ｂ）に例示したように、書き込み動作側よりも消去動作側の方が界面準位の増加量ΔＮｉｔが小さいので、実用的には、消去用バースト周波数Ｆｂ２も、１０ｋＨｚ以上とすることができる。
さらに、安定して書き込み及び消去が可能な回数をより増加させるために、界面準位の増加量ΔＮｉｔをより低く抑えるために、書き込み用バースト周波数Ｆｂ１及び消去用バースト周波数Ｆｂ２は、１００ｋＨｚ以上であることがより好ましい。これにより、より高い信頼性を確保できる。
一方、不揮発性半導体記憶装置１０１における配線の容量カップリングなどによる信号波形の変形を考慮すると、書き込み用バースト周波数Ｆｂ１及び消去用バースト周波数Ｆｂ２は、１０ＭＨｚ以下が好ましい。
すなわち、１０ＭＨｚよりも大きくなると、信号波形は変形され、有効な書き込みや消去がし難くなる。
また、書き込み用バースト周波数Ｆｂ１及び消去用バースト周波数Ｆｂ２は、１ＭＨｚ以下がさらに好ましい。これにより、信号波形の変形がより生じ難くでき、高精度の動作を得ることができる。
図１０は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の特性を例示する模式図である。
すなわち、同図（ａ）は、本実施形態に係る別の不揮発性半導体記憶装置１０１ａにおいて用いられる書き込み及び消去の波形を例示している。そして同図（ｂ）は、評価結果を例示するグラフ図であり、横軸は、書き込み及び消去の繰り返しの回数Ｎを表し、縦軸は、界面準位の増加量ΔＮｉｔを表す。
本実施形態に係る別の不揮発性半導体記憶装置１０１ａのメモリセルの構成は、不揮発性半導体記憶装置１０１と同様であるが、以下のように、不揮発性半導体記憶装置１０１に対して、消去に用いられた波形が異なっている。
すなわち、図１０（ａ）に表したように、本評価実験においては、書き込み用バースト信号Ｐ１１０と消去用バースト信号Ｐ２１０とを繰り返し印加し、その繰り返しの回数Ｎを変えて、書き込み後のしきい値読み出しＲ１及び消去後のしきい値読み出しＲ２が行われる。
そして、書き込み用バースト信号Ｐ１１０に用いたパルスパラメータは、不揮発性半導体記憶装置１０１と同様である。
一方、消去用バースト信号Ｐ２１０に用いたパルスパラメータは以下である。すなわち、高レベル電圧（Ｖｈ２）が２Ｖで、低レベル電圧（Ｖｌ２）が−１８Ｖで、１つのパルスの周期Ｔ２１が２μｓであって、１回の消去用バースト信号Ｐ２１０の印加時間Ｔ２２が２ｍｓであり、すなわち、１つの消去用バースト信号Ｐ２１０あたりパルスの回数が１０００回である。１周期Ｔ２１のパルスにおけるデューティ比は５０％であり、立ち上がり時間及び立ち下がり時間は、それぞれ２００ｎｓである。
すなわち、不揮発性半導体記憶装置１０１ａにおいては、消去用バースト信号Ｐ２１０の高レベル電圧（Ｖｈ２）が、不揮発性半導体記憶装置１０１の０Ｖから２Ｖに変えられており、それ以外は、不揮発性半導体記憶装置１０１と同様である。
図１０（ｂ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置１０１ａにおいては、書き込みと消去の繰り返し回数Ｎに対して、界面準位の増加量ΔＮｉｔは、不揮発性半導体記憶装置１０１によりもさらに抑制されている。例えば、不揮発性半導体記憶装置１０１の場合は、書き込みと消去の繰り返し回数Ｎが１５００回の時、書き込み側ＷのΔＮｉｔと消去側ＥのΔＮｉｔとも、約１．１×１０１２ｃｍ−２であるのに対して、不揮発性半導体記憶装置１０１ａの場合は、書き込み側ＷのΔＮｉｔは１．１×１０１２ｃｍ−２であり、消去側ＥのΔＮｉｔは１．０２×１０１２ｃｍ−２とさらに減少している。
このように、消去動作において、高レベル電圧（Ｖｈ２）を高くすることによって、界面準位量をさらに低下させることができる。
このように、本実施形態に係る別の不揮発性半導体記憶装置１０１ａのように、消去用バースト信号Ｐ２１０において、消去動作に直接関係の無い、高レベル電圧(Ｖｈ２)を変化させることによって、界面準位の増加を抑制することができ、消去動作の安定性を維持したまま、さらに信頼性を向上させることができる。
また、同様に、バースト信号を用いた書き込み動作において、低レベル電圧（Ｖｌ１）を低くすることによって、界面準位量をさらに低下させることができる。
このように書き込み用バースト信号Ｐ１１０において、書き込み動作に直接関係の無い、低レベル電圧(Ｖｌ１)を変化させることによって、界面準位の増加を抑制することができ、書き込み動作の安定性を維持したまま、さらに信頼性を向上させることができる。
なお、既に説明したように、書き込み用バースト信号Ｐ１１０の低レベル電圧（Ｖｌ１）、及び、消去用バースト信号Ｐ２１０の高レベル電圧（Ｖｈ２）は任意に設定できる。
ところで、メモリセルに書き込みや消去を行う際に、書き込みや消去が不十分である場合や多値のデータを書き込む場合に、書き込みや消去のためのパルスを複数回印加することがあるが、その場合には、図７のように、界面準位の増加量ΔＮｉｔの抑制の効果はない。すなわち、本発明は、従来の書き込みや消去のためのパルスを複数回印加するのとは、本質的に異なる。発明者は、図７、図９及び図１０に例示したように、バースト信号を印加することによって界面準位の量が抑制できることを新たに見出し、本発明は、この新たな知見を応用してなされたものである。
すなわち、従来の不揮発性半導体記憶装置においては、例えば、書き込み及び消去のための信号のパルスの印加時間は、例えば、ベリファイ信号の時間Ｔ１３や読み出しのためのパルス信号の時間と同等か、それよりも長いのが通常である。これは、ベリファイや読み出し動作よりも、書き込みや消去の処理をより確実に行うためである。従って、例えば、書き込みや消去が不十分であるなどの場合に、書き込みや消去のためのパルスを複数回印加する場合には、複数の書き込みや消去の信号のそれぞれの時間は、ベリファイ信号や読み出し信号と同等程度、またはそれ以上の長さである。
これに対し、本実施形態に係る不揮発性半導体記憶装置１０１の場合には、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０のパルス列の周期は、例えばベリファイ信号や読み出し信号の時間よりも非常に短く、桁が異なり、例えば、１／１０以下である。
そして、本発明においては、バースト信号は、一定の振幅と一定の周波数とを有する。すなわち、書き込み用バースト信号Ｐ１１０内において、高レベル電圧（Ｖｈ１）の値は一定であり、低レベル電圧（Ｖｌ１）の値は一定である。そして、書き込み用バースト信号Ｐ１１０内において、書き込み用バースト周波数Ｆｂ１は一定であり、すなわち、周期Ｔ１１は一定である。また、消去用バースト信号Ｐ２１０内において、高レベル電圧（Ｖｈ２）の値は一定であり、低レベル電圧（Ｖｌ２）の値は一定である。そして、消去用バースト信号Ｐ２１０内において、消去用バースト周波数Ｆｂ２は一定であり、すなわち、周期Ｔ２１は一定である。
これにより、書き込み動作及び消去動作を安定化させることができる。すなわち、高レベル電圧（Ｖｈ１、Ｖｈ２）及び低レベル電圧（Ｖｌ１、Ｖｌ２）のそれぞれは、メモリセルへの電荷の書き込み及び消去に対して最適な電圧に設定される。その電圧には、メモリセルの、第１絶縁膜３Ａの誘電率や厚さなどの仕様、電荷保持層３Ｂの誘電率や厚さなどの仕様、第２絶縁膜３Ｃの誘電率や厚さなどの仕様、ゲート電極４の長さなどの仕様、半導体層１のソース・ドレイン領域２及びチャネル１ａの電気的特性の他、メモリセルと駆動部２０とを接続する各種の配線などの仕様、メモリセル及び駆動部２０の面積、集積された場合の面積あたりメモリセルの密度、メモリセル及び駆動部２０の製造条件の許容範囲などに基づき、高速で、安定して書き込み及び消去が実行できる最適の値が用いられる。
本実施形態に係る不揮発性半導体記憶装置においては、書き込み及び消去の安定性から、設計的に許容できる最適の振幅（電圧値）を用い、かつ、可能な限り高い周波数のバースト波形を用いる。これにより、書き込みが安定し、かつ、界面準位の増大量（ΔＮｉｔ）が低減できる。
すなわち、図９に例示した特性から、バースト周波数Ｆｂが高いほど界面準位の増加量ΔＮｉｔが小さくなることが今回初めて見出された。従って、波形の歪みなどによる悪影響がない限り、バースト周波数Ｆｂは高いほど良い。すなわち、パルスの周期は短いほど良い。
特許文献２には、スプリットゲート構造の不揮発性半導体記憶装置において、複数回のパルスを印加する方法が開示されており、その場合、各パルスの時間は変えられている。もし、この場合において、最も短い時間のパルスによって、上記の界面準位の増加量ΔＮｉｔが低減される効果が得られたとしても、長い時間のパルスも含んでいるので、界面準位の増加量ΔＮｉｔの低減効果は低い。すなわち、特許文献２においては、図９に例示した現象（バースト周波数ＦｂとΔＮｉｔとの関係）に関する知見がないので、複数のパルスの時間に関してはなんら考慮されていない。
これに対し、本実施形態では、設計的に許される一番高い値に、バースト周波数を一定に設定することで、ΔＮｉｔの低減を効果的に発現できる。
一方、特許文献３には、ステップアップ電圧で書き込む方法が開示されているが、この場合には、上記の最適の値の電圧ではなく、それ以外の電圧を含む波形によって電荷の書き込みまたは消去を行うことになる。このため、書き込みや消去の動作は、最適な条件ではなく、最適な条件からはずれた条件で行われる。このため、書き込みや消去の動作が安定して行えず、書き込みが不十分、または、消去が不十分となる。
そして、この場合も、図９に例示した現象（バースト周波数ＦｂとΔＮｉｔとの関係）に関する知見がないので、複数のパルスの時間に関してはなんら考慮されておらず、一定の振幅（電圧値）で一定の周波数のバースト信号を印加した時に得られる、界面準位の増加量ΔＮｉｔの効果的な低減効果は得られない。
なお、本実施形態に係る不揮発性半導体記憶装置１０１において、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０は、一定の振幅（電圧値）と一定の周波数とを有するが、例えば、多値の情報を書き込む場合などにおいて、例えば、ベリファイを介して行われる異なる書き込み動作どうし、及び、異なる消去動作どうし、においては、電圧値や周波数を変えても良い。
すなわち、第１の情報を書き込む際における第１の書き込み用バースト信号Ｐ１１０（１）と第２の情報を書き込む際における第２の書き込み用バースト信号Ｐ１１０（２）とにおいて、振幅（電圧値）や周波数を変えても良い。同様に、第１の消去を行う際における第１の消去用バースト信号Ｐ２１０（１）と第２の消去を行う際における第２の消去用バースト信号Ｐ２１０（２）とにおいて、振幅（電圧値）や周波数を変えても良い。すなわち、１つの書き込み用バースト信号Ｐ１１０、及び、１つの消去用バースト信号Ｐ２１０のそれぞれにおいて、一定の振幅（電圧値）と一定の周波数で有れば良い。
（第２の実施の形態)
本発明の第２の実施形態に係る不揮発性半導体記憶装置は、電荷保持層として、電荷蓄積層または浮遊ドット層を有するトランジスタ型メモリセルに適用できる。
電荷蓄積層や浮遊ドット層は、１層である必要はなく、例えば２層あるいは３層であっても良い。
以下、本実施形態に係る不揮発性半導体記憶装置について、電荷蓄積層を有するＮチャネル型のメモリセルの例を用いて説明する。なお、本実施形態に係る不揮発性半導体記憶装置は、Ｎチャネル型に限らず、Ｐチャネル型にも適用可能である。その際、ソース領域・ドレイン領域または半導体層の不純物を逆極性とし、半導体層とゲート電極に印加する電圧を交換することにより、以下の説明が類推でき、適用することができる。
図１１は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置１２１及び不揮発性半導体記憶装置１２２の構成をそれぞれ例示しており、１つのトランジスタ型メモリセルを表している。同図では、メモリセルがＰ型不純物がドーピングされた半導体層１の上に形成されている。
図１１（ａ）に表したように、本実施形態に係る不揮発性半導体記憶装置１２１においては、半導体層１の上に、電荷保持層３Ｂを含む積層構造体３が設けられている。そして、積層構造体３の上にゲート電極４が設けられている。積層構造体３は、電荷保持層３Ｂと、電荷保持層３Ｂと半導体層１との間に設けられた第１絶縁膜３Ａと、電荷保持層３Ｂとゲート電極４との間に設けられた第２絶縁膜３Ｃと、を有する。
この場合の電荷保持層３Ｂは、電荷蓄積層３Ｄである。なお、上に説明したように、電荷保持層３Ｂには、浮遊ドット層を用いても良い。
このように、不揮発性半導体記憶装置１２１は、いわゆるＭＯＮＯＳ型メモリセルを有している。ＭＯＮＯＳとは、Metal-Oxide-Nitride-Oxide-Siliconの略称である。その他、ＳＯＮＯＳ型メモリセルとは、ＭＯＮＯＳ型メモリセルの一形態である。ＳＯＮＯＳとは、polySilicon-Oxide-Nitride-Oxide-Siliconの略称である。ＭＯＮＯＳ型メモリセルにおけるMetalとは、ゲート電極全般を表す概念であり、ＳＯＮＯＳ型メモリセルにおけるpolysilicon電極を内包する概念である。本実施形態に係る不揮発性半導体記憶装置１２１は、ＳＯＮＯＳ型メモリセルを含むＭＯＮＯＳ型メモリセルに対して、好適に用いられる。
図１１（ｂ）に表したように、本発明の第２の実施形態に係る別の不揮発性半導体記憶装置１２２においては、不揮発性半導体記憶装置１２１の第２絶縁膜３Ｃが省略されている。このように、電荷保持層３Ｂの構成によっては、第２絶縁膜３Ｃは省略可能である。 このように、不揮発性半導体記憶装置１２２は、いわゆるＭＮＯＳ型メモリセルを有する。ＭＮＯＳとは、Metal-Nitride-Oxide-Siliconの略称である。本実施形態に係る不揮発性半導体記憶装置１２２は、ＭＮＯＳ型メモリセルに対して、好適に用いられる。
不揮発性半導体記憶装置１２１及び不揮発性半導体記憶装置１２２に用いられる電荷蓄積層３Ｄ、第１絶縁膜３Ａ及び第２絶縁膜３Ｃには、第１の実施形態に関して説明した各種の材料を用いることができる。
以下では、本実施形態に係る不揮発性半導体記憶装置１２１の場合について説明するが、不揮発性半導体記憶装置１２２においても同様である。
本実施形態に係る不揮発性半導体記憶装置１２１においては、書き込み動作及び消去動作の少なくともいずれかにおいて、バースト信号を印加することによって、電荷保持層３Ｂ（電荷蓄積層３Ｄ）内部におけるチャネル１ａに対して平行方向の電荷分布を制御する。これにより、チャネル１ａに対して平行方向の電荷分布を新たな情報量として、不揮発性半導体記憶装置１２１のメモリセルへ記憶させる。
本実施形態に係る不揮発性半導体記憶装置１２１においても、図４〜図６に関して説明した書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用いることができる。
例えば、書き込み用バースト信号Ｐ１１０には、図５（ａ）〜（ｄ）に表したように、それぞれのパルスは、略方形波、台形、三角、及び、充電電流のような歪んだ形状など、各種の形状を有することができる。
また、書き込み用バースト信号Ｐ１１０においては、高レベル電圧（Ｖｈ１）の絶対値が低レベル電圧（Ｖｌ１）の絶対値よりも大きければ良く、低レベル電圧（Ｖｌ１）は任意であり、低レベル電圧（Ｖｌ１）は、さまざまな電圧に設定できる。
一方、図６（ａ）〜（ｄ）に表したように、消去用バースト信号Ｐ２１０においては、それぞれのパルスは、略方形波、台形、三角、及び、充電電流のような歪んだ形状など、各種の形状を有することができる。
また、消去用バースト信号Ｐ２１０においては、低レベル電圧（Ｖｌ２）の絶対値が、高レベル電圧（Ｖｈ２）の絶対値よりも大きければ良く、高レベル電圧（Ｖｈ２）は任意であり、高レベル電圧（Ｖｈ２）は、さまざまな電圧に設定できる。
そして、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０には、第１の実施形態に関して説明した各種のパルスパラメータ（周期Ｔ１１、Ｔ１２、バーススト信号の印加時間Ｔ１２、Ｔ２２、高レベル電圧Ｖｈ１、Ｖｈ２、低レベル電圧Ｖｌ１、Ｖｌ２、立ち上がり時間、及び立ち下がり時間など）を適用できる。
以上のような書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を、それぞれ、書き込みや消去動作に用いることにより、電荷蓄積層３Ｄが捕獲する電荷のチャネル１ａに対して平行方向の分布を制御することが可能となる。
この際、チャネル１ａに対して平行方向のしきい値分布を導出する方法を応用することができる。これには、例えば、Masakatsu Tsuchiaki “A New Charge Pumping Method for Determining the Spatial Distribution of Hot-Carrier-Induced Fixed Charge in p-MOSFET’s” IEEE TRANSACTION ON ELECTRON DEVICES, VOL.40, NO.10, OCTOBER 1993に記載されているCharge Pumping法を用いることができる。
すなわち、チャネル１ａに対して平行方向の局所的なしきい値分布は、同じく電荷蓄積層３Ｄ内部のチャネル１ａに対して平行方向の局所的な電荷の捕獲量に対応しており、これを利用して、チャネル１ａに対して平行方向の電荷の捕獲状態を制御する。
以下、本実施形態に係る不揮発性半導体記憶装置１２１において、電荷蓄積層３Ｄが捕獲する電荷のチャネル１ａに対して平行方向の分布の制御の具体例について説明する。
以下説明する具体例の不揮発性半導体記憶装置１２１のメモリセルは、第１の実施形態に係る不揮発性半導体記憶装置１０１と同様の構成を有している。
図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図は、書き込み動作と消去動作を繰り返した時に、界面準位の量が増加する様子を表したもので、パルス形状を変化させた時の界面劣化を比較する際に好適に用いられる図である。同図の横軸は、チャネル１ａに対して平行方向の相対距離Ｌｘを、ゲート長を１として表示していおり、同図の縦軸は、局所的なしきい値電圧のシフト量ΔＶｔｈを示している。
そして、同図は、第１の実施形態に係る不揮発性半導体記憶装置１０１に関して説明したのと同様の書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用いて、書き込み動作及び消去動作を行った際の、不揮発性半導体記憶装置１２１のチャネル１ａに対して平行方向のしきい値電圧の変化を例示している。
そして、不揮発性半導体記憶装置１２１においては、書き込み動作及び消去動作の際には、ソース・ドレイン領域２の電位は、半導体層１と同電位にされている。
図１２に表したように、本実施形態に係る不揮発性半導体記憶装置１２１において、チャネル１ａに対して平行方向のしきい値の分布は、書き込み側のしきい値シフトＶｔｈｓｗがチャネル１ａに対して平行方向においてほぼ均一であるのに対して、消去側のしきい値シフトＶｔｈｓｅは、ソース・ドレイン領域２近傍で低く、チャネル１ａの中央部で高くなっている。このように、チャネル１ａに対して平行方向のしきい値の分布を制御できる。
（第２の比較例）
図１３は、第２の比較例の不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図（ａ）は、第２の比較例の不揮発性半導体記憶装置１０９ａの特性を例示しており、同図の横軸は、チャネル１ａに対して平行方向の相対距離を、ゲート長さを１として表示していおり、同図の縦軸は、しきい値電圧のシフト量を示している。
第２の比較例の不揮発性半導体記憶装置１０９ａのメモリセルの構成は、不揮発性半導体記憶装置１２１と同様である。そして、第２の比較例の不揮発性半導体記憶装置１０９ａに用いられた書き込み用パルスＷＰのパルスパラメータは、第１の比較例の不揮発性半導体記憶装置１０９に関して説明したのと同様である。
この場合も、書き込み動作及び消去動作の際には、ソース・ドレイン領域２の電位は、半導体層１と同電位にされている。
図１３に表したように、第１の比較例の不揮発性半導体記憶装置１０９ａでは、チャネル１ａに対して平行方向のしきい値の分布は、書き込み側のしきい値シフトＶｔｈｓｗ及び消去側のしきい値シフトＶｔｈｓｅとも、チャネル１ａに対して平行方向においてほぼ均一であり、チャネル１ａに対して平行方向のしきい値の分布ができない。
これに対し、図１２に関して既に説明したように、本実施形態に係る不揮発性半導体記憶装置１２１では、消去側のしきい値シフトＶｔｈｓｅは、ソース・ドレイン領域２近傍で低く、チャネル１ａの中央部で高くなっており、チャネル１ａに対して平行方向のしきい値の分布を制御できる。
そして、このチャネル１ａに対して平行方向のしきい値の分布を新たな情報量として書き込み、また、後述する手法等によって読み出すことで、さらに高密度の情報の記録と再生が可能となる。
図１２に例示したように、バースト信号を用いることによってチャネル１ａに対して平行方向のしきい値の分布が制御できることは、今回新たに見出された現象であり、本発明はこの新たな知見を応用してなされたものである。
近年の、等価酸化膜厚の薄膜化に伴い、電荷保持層３Ｂからの電荷漏れが顕著となり、保持可能な電荷数の減少が問題視されており、多値化技術の導入が困難になる傾向がある一方で、記憶容量の大容量化の要求に従い、多値化技術の導入は必須である。既に説明したように特許文献４には、ＮＯＲ型フラッシュメモリにおける多値化の技術が開示されているが、本実施形態に係る不揮発性半導体記憶装置１２１によれば、既存のフラッシュメモリの中で最も集積度が高く、最も容量が大きいＮＡＮＤ型フラッシュメモリに適用可能な、多値化の技術を提供できる。
図１４は、本発明の第２の実施形態に係る別の不揮発性半導体記憶装置の特性を例示するグラフ図である。
本実施形態に係る別の不揮発性半導体記憶装置１２１ａのメモリセルの構成は、不揮発性半導体記憶装置１２１と同様である。
そして、不揮発性半導体記憶装置１２１ａでは、不揮発性半導体記憶装置１２１と同様の書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０が用いられる。ただし、この場合は、ソース・ドレイン領域２の電位は、電気的に浮遊状態とされている。これ以外は、不揮発性半導体記憶装置１２１と同様である。
図１４に表したように、本実施形態に係る別の不揮発性半導体記憶装置１２１ａにおいて、チャネル１ａに対して平行方向のしきい値の分布は、書き込み側のしきい値シフトＶｔｈｓｗがチャネル１ａに対して平行方向においてほぼ均一であるのに対して、消去側のしきい値シフトＶｔｈｓｅは、ソース・ドレイン領域２近傍で低く、チャネル１ａの中央部で高くなっている。そして、この現象は、図１２に例示した不揮発性半導体記憶装置１２１よりもさらに顕著である。すなわち、不揮発性半導体記憶装置１２１ａにおける消去側のしきい値シフトＶｔｈｓｅは、不揮発性半導体記憶装置１２１よりも、ソース・ドレイン領域２近傍でさらに低くなっている。
このように、不揮発性半導体記憶装置１２１ａにおいては、チャネル１ａに対して平行方向のしきい値の分布をさらに効率良く制御できる。
このように、不揮発性半導体記憶装置１２１及び不揮発性半導体記憶装置１２１ａのように、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用いて書き込み動作及び消去動作を行うことにより、チャネル１ａに対して平行方向のしきい値の分布を制御できる。
特に、消去側のしきい値の分布に関して言うならば、ソース・ドレイン領域２近傍において、局所的にしきい値を制御できる。
チャネル１ａに対して平行方向の局所的なしきい値分布は、電荷蓄積層３Ｄ内部のチャネル１ａに対して平行方向の局所的な電荷分布に対応しているので、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用いて書き込み動作及び消去動作を行うことによって、チャネル１ａに対して平行方向の電荷分布を制御することができることを意味している。
書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用いた場合において、ソース・ドレイン領域２の電位を浮遊状態にすることによって、消去側のしきい値分布を変化させることができる。特に、ソース・ドレイン領域２の電位を浮遊状態にすることによって、消去側のソース・ドレイン領域２近傍の局所的なしきい値を大きく低下させることができる。
このように、バースト信号を印加している時に、ソース・ドレイン領域２の電位が固定電位であるか、浮遊電位であるかによって、チャネル１ａに対して平行方向における電荷の保持状態を変化させ得ることは今回初めて見出された現象である。この現象を応用して、本実施形態に係る不揮発性半導体記憶装置１２１ａは、さらに効果的に、チャネル１ａに対して平行方向における電荷の保持状態を制御することができる。
なお、図１２及び図１４に例示したように、不揮発性半導体記憶装置１２１、１２１ａにおける特性は、チャネル１ａに対して平行方向に関して左右対称なしきい値分布を有している。ただし、本発明は、これに限らず、例えば、ソース領域あるいはドレイン領域のいずれか一方の電位を変化させることにより、非対称なしきい値の分布を形成することができる。
すなわち、本実施形態に係る不揮発性半導体記憶装置１２１、１２１ａ、１２２において、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０を用い、ソース領域あるいはドレイン領域のいずれか一方に電位を与えることによって、チャネル１ａに対して平行方向に関して左右非対称なしきい値分布を形成させることも可能である。
（第３の実施の形態）
図１５は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
図１５に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置１３１には、例えば、第２の実施の形態に係る不揮発性半導体記憶装置１２１のような、電荷蓄積層３Ｄを有するトランジスタ型メモリセルが用いられる。すなわち、いわゆるＭＯＮＯＳ型メモリセルやＭＮＯＳ型メモリセルに対して、好適に適用することができる。
以下では、メモリセルは、第２の実施形態に係る不揮発性半導体記憶装置１２１のメモリセルと同様のものを用いた場合として説明する。
そして、本実施形態に係る不揮発性半導体記憶装置１３１においては、駆動部２０によって、書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０の少なくともいずれかによって書き込み動作及び消去動作を行うことで、チャネル１ａに対して平行方向の電荷の捕獲位置を制御する。
そして、駆動部２０は、チャネル１ａに対して平行方向の電荷の分布（捕獲位置）を検出する。
チャネル１ａに対して平行方向の電荷の捕獲位置の制御に関しては、第２の実施形態に係る不揮発性半導体記憶装置１２１、１２１ａで説明した方法を用いることができるので説明を省略する。以下では、チャネル１ａに対して平行方向の電荷の捕獲位置を検出する技術について説明する。
駆動部２０は、チャネル１ａに対して平行方向の電荷の捕獲位置に対応した、チャネル１ａに対して平行方向のしきい値の分布に対応した情報を読み出す。
例えば、不揮発性半導体記憶装置１３１においては、駆動部２０は、読み出し用繰り返しパルスＲＢをゲート電極４に印加しつつ、その間にソース・ドレイン電流及び基板電流のいずれかを読み出す機能を有する。
このような電流の計測方法は、一般にCharge Pumpingと呼び、その測定値をCharge Pumping電流（Ｉｃｐ）と呼称する。なお、Charge Pumping電流（Ｉｃｐ）については、例えば先に挙げたCharge Pumping法に関する文献を参考にすることができる。
図１５に表したように、駆動部２０の制御部２１からの出力である読み出し用繰り返しパルスＲＢが、メモリセルのゲート電極４に印加される。読み出し用繰り返しパルスＲＢとしては、既に説明した書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０と類似の信号を用いることができる。また、読み出し用繰り返しパルスＲＢには、書き込み用バースト信号Ｐ１１０や消去用バースト信号Ｐ２１０とは異なる電圧値や周波数の繰り返しパルスを用いても良い。ただし、読み出し用繰り返しパルスＲＢにおける高レベル電圧（Ｖｈｒ）は、例えば、書き込み用バースト信号Ｐ１１０における高レベル電圧（Ｖｈ１）よりも低く設定される。
そして、駆動部２０は、読み出し用繰り返しパルスＲＢが印加されている間に、半導体層１またはソース・ドレイン領域２を通じて流れる電流量を検出する。
この際、例えば、読み出し用繰り返しパルスＲＢの高レベル電圧（Ｖｈｒ）を掃引することによって、チャネル１ａに対して平行方向のしきい値の分布に対応した情報を読み出す。
なお、書き込み側の読み出しと消去側の読み出しとで、読み出し用繰り返しパルスＲＢの高レベル電圧（Ｖｈｒ）を変えても良いが、以下では同じとして説明する。
図１６は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図は、不揮発性半導体記憶装置１３１において、読み出し用繰り返しパルスＲＢの高レベル電圧（Ｖｈｒ）を掃引した時の、Charge Pumping電流（Ｉｃｐ）の検出結果を例示しており、同図（ａ）及び（ｂ）の横軸は、高レベル電圧（Ｖｈｒ）を表している。そして、同図（ａ）の縦軸は、Charge Pumping電流（Ｉｃｐ）を等間隔目盛で表し、そして、同図（ｂ）の縦軸は、Charge Pumping電流（Ｉｃｐ）を対数目盛で表している。 すなわち、同図は、不揮発性半導体記憶装置１３１のメモリセルの書き込み側Ｗと消去側ＥのＩｃｐ−Ｖｈｒ特性を展開している。
本測定結果は、第２の実施形態に係る不揮発性半導体記憶装置１２１のメモリセルの構造と同一の構造のメモリセルに関するものである。また、メモリセルに対する書き込み動作及び消去動作に関しては、図１２に関して説明した駆動条件が用いられている。
図１６（ａ）、（ｂ）に表したように、書き込み側Ｗと消去側Ｅでは、Ｉｃｐ−Ｖｈｒ特性のプロットの形状が大きく異なっている。この形状の差異は、図１２に例示したチャネル１ａに対して平行方向のしきい値の分布が、書き込み側Ｗ（Ｖｔｈｓｗ）と消去側Ｅ（Ｖｔｈｓｅ）とで異なることに対応している。
例えば、図１２において消去側に見られるソース・ドレイン領域２近傍の局所的なしきい値（Ｖｔｈｓｅ）の低下と、図１６（ａ）、（ｂ）において消去側Ｅに見られる低Ｖｈｒでの大きなＩｃｐの値に対応している。
このように、駆動部２０は、チャネル１ａに対して平行方向の電荷の分布に応じた情報の読み出しに際し、ゲート電極４に読み出し用繰り返しパルスＲＢを印加しつつ、ソース・ドレイン領域２及び半導体層１の少なくともいずれかに流れる電流を読み出す。この場合は、読み出し用繰り返しパルスＲＢの電圧値を例えば掃引して読み出しを行う。これにより、メモリセルのチャネル１ａに対して平行方向のしきい値の分布に対応した情報を取得することが可能である。
これにより、チャネル１ａに対して平行方向の電荷の分布を読み出すことができ、これを新たな情報として用いることによって高密度の情報の記憶と読み出しが可能となる。
さらに、チャネル１ａに対して平行方向の電荷の分布に応じた情報の読み出しに際し、以下の方法を用いることができる。
すなわち、メモリセルのしきい値を読み出し、ゲート電極４に読み出し用繰り返しパルスＲＢを印加しつつ、ソース・ドレイン領域２及び半導体層１の少なくともいずれかに流れる電流を読み出す。すなわち、読み出されたしきい値を基に、そのしきい値から所定の電圧だけ差がある電圧の高レベル電圧（Ｖｈｒ）を有する読み出し用繰り返しパルスＲＢを印加しつつ、電流を読み出す。
例えば、図１６（ａ）及び（ｂ）に例示した特性の場合は、例えば消去Ｅにおけるしきい値は約５Ｖと読み出され、その値から所定の電圧値として２．６Ｖだけ低い２．４Ｖの読み出し用繰り返しパルスＲＢを印加しつつ、Ｉｃｐを読み出す。そして、このＩｃｐの大きさによって、メモリセルのチャネル１ａに対して平行方向のしきい値の分布に対応した情報を取得することが可能となる。
図１７は、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式図である。
図１７に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置１３２においては、駆動部２０は、メモリセルのトランスコンダクタンスを読み出すように配置され、メモリセルと接続されている。なお、トランスコンダクタンスとは、メモリセルのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性における傾きと定義される。
駆動部２０は、制御部２１の出力であるゲート電圧（Ｖｇ）をメモリセルのゲート電極４に印加する。また、駆動部２０は、ゲート電圧（Ｖｇ）が印加されている間に、ソース・ドレイン領域２を通じて流れる電流量を検出する。すなわち、ゲート電圧（Ｖｇ）を掃引しつつドレイン電流（Ｉｄ）を検出する。
以下、第２の実施形態に係る不揮発性半導体記憶装置１２１のメモリセルの構造と同一の構造のメモリセルの特性の測定結果を説明する。また、メモリセルに対する書き込み動作及び消去動作に関しては、図１２に関して説明した駆動条件が用いられている。
図１８は、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図は、メモリセルのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性の測定結果を例示しており、横軸は、ゲート電圧（Ｖｇ）であり、縦軸はドレイン電流（Ｉｄ）である。そして、同図は、メモリセルの書き込み側Ｗと消去側ＥのＩｄ−Ｖｇ特性を例示している。
図１８に表したように、書き込み側Ｗと消去側Ｅとでは、Ｉｄ−Ｖｇ特性のプロットの形状が大きく異なる。この形状の差異は、図１２に例示したチャネル１ａに対して平行方向のしきい値の分布が、書き込み側Ｗ（Ｖｔｈｓｗ）と消去側Ｅ（Ｖｔｈｓｅ）とで異なることに対応している。
具体的には、図１８のＩｄ−Ｖｇ特性のプロットの傾き（トランスコンダクタンス）が、図１２におけるチャネル１ａに対して平行方向のしきい値の分布の形状に対応する。
すなわち、チャネル１ａに対して平行方向における電荷の分布の変化は、実効的なチャネル１ａの長さが変化したのと同様の挙動をもたらし、それにより、Ｉｄ−Ｖｇ特性の傾きが変化する。
トランスコンダクタンスを導出する際には、まず、メモリセルのしきい値特性を読み出す。しきい値特性は、Ｉｄ−Ｖｇ特性におけるしきい値に関する特性であり、例えば、Ｉｇ−Ｖｇ特性の立ち上がりや飽和特性などの曲線の形状を含む。そして、読み出されたしきい値特性に基づいた電圧をメモリセルのゲート電極４に印加してメモリセルのトランスコンダクタンスを読み出す。この時、Ｉｄ−Ｖｇ特性の傾きの変化に対応させるように、例えば、読み出されたしきい値から所定の電圧だけシフトした電圧をゲート電極４に印加して、その電圧におけるメモリセルのトランスコンダクタンスを読み出すことができる。
例えば、図１８に例示した消去Ｅの特性の場合、Ｉｄ−Ｖｇ特性の立ち上がりの電圧である５．５Ｖをしきい値とし、その電圧に所定の電圧である１．５Ｖを加えた電圧である７．０Ｖの電圧をゲート電極４に印加して、その時のＩｄ−Ｖｇ特性の傾き（トランスコンダクタンス）を検出することができる。また、例えば、しきい値として、Ｉｄ−Ｖｇ特性が飽和する電圧として１０．５Ｖを採用した場合には、その電圧から所定の電圧として３．５Ｖだけ低い電圧である７．０Ｖの電圧をゲート電極４に印加して、その時のＩｄ−Ｖｇ特性の傾き（トランスコンダクタンス）を検出することができる。
なお、メモリセルのしきい値特性が予め分かっている場合は、メモリセルのしきい値特性の読み出しは省略できる。
このように、本実施形態に係る別の不揮発性半導体記憶装置１３２によれば、トランスコンダクタンスを検出することによって、メモリセルのチャネル１ａに対して平行方向のしきい値(及び電荷保持層３Ｂ内部の電荷)の分布に対応した情報を取得することが可能である。
図１９は、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の動作を例示するグラフ図である。
すなわち、同図は、トランスコンコンダクタンスの導出に係る動作を例示している。横軸は時間ｔであり、同図中の上の図の縦軸はゲート電圧Ｖｇであり、下の図の縦軸はドレイン電流Ｉｄである。
本具体例では、例えば、ドレイン電流Ｉｄの基準値を２点以上設定し、この基準値のドレイン電流Ｉｄが流れる時のゲート電圧Ｖｇを検出することによってトランスコンダクタンスを求める。
図１９に表したように、特定のドレイン電流Ｉｄの基準値を２点以上設定する。本具体例では、基準値として、Ｉｄ．ｓｅｓ１及びＩｄ．ｓｅｎｓ２が設定される。そして、この基準値のドレイン電流Ｉｄが流れる時のゲート電圧Ｖｇ、すなわち、Ｖｇ．ｓｅｓ１及びＶｇｓｅｎｓが求められる。そして、これら４つの値によって、Ｉｄ−Ｖｇ特性における２点間の傾き(トランスコンダクタンス)を求めることが可能となる。
このように、駆動部２０は、チャネル１ａに対して平行方向の電荷の分布に応じた情報の読み出しに際し、メモリセルのしきい値を読み出すための信号をメモリセルに印加し、メモリセルのトランスコンダクタンスを読み出すための信号をメモリセルに印加する。
これにより、メモリセルのチャネル１ａに対して平行方向のしきい値(及び電荷保持層３Ｂ内部の電荷)の分布に対応した情報を取得する。
このように、この場合も、メモリセルのしきい値特性を読み出し、そして、読み出されたしきい値特性に基づいて上記のドレイン電流Ｉｄの基準値を定めることができる。そして、ドレイン電流Ｉｄの基準値に対応する電圧をメモリセルのゲート電極４に印加してメモリセルのトランスコンダクタンスを読み出す。なお、メモリセルのしきい値特性が予め分かっている場合は、メモリセルのしきい値特性の読み出しは省略できる。
（第４の実施形態）
本発明の第４の実施形態に係る不揮発性半導体記憶装置は、第１〜第３の実施形態の少なくともいずれかのメモリセルを複数配置したメモリセルアレイを有する。
そして、メモリセルアレイは、さまざまな形態のメモリセルアレイとすることができる。例えば、ＮＡＮＤ型やＮＯＲ型のみならず、ＡＮＤ型、ＤＩＮＯＲ型、スタック型、３層ポリシリコン型、３Ｔｒ−ＮＡＮＤなど、さまざまなメモリセルアレイの構造が適用可能である。
このうちの一例として、ＮＡＮＤ型メモリセルアレイであり、第１の実施形態に係る不揮発性半導体記憶装置１０１を用いた場合について説明する。ただし、本発明はこれに限らず、記第１〜第３の不揮発性半導体記憶装置の少なくともいずれかを用いた全ての構造のメモリセルアレイに適用できる。
図２０は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、同図は、ＮＡＮＤストリングの列方向の断面図である。ＮＡＮＤストリングは、ＮＡＮＤ型メモリセルアレイの最小構成を表すもので、ＮＡＮＤ型メモリセルアレイでは、複数のＮＡＮＤストリングが並列に配置されている。
図２０に表したように、本実施形態の不揮発性半導体記憶装置１４１においては、半導体層１の上に複数のトランジスタ型のメモリセル（Ｍ１〜Ｍｎ）が配列されている。各メモリセルのゲート電極は、隣のＮＡＮＤストリング列と電気的に接触しており、ワード線（ＷＬ１〜ＷＬｎ）と称している。ワード線間の下方の半導体層１の表面部分にはソース・ドレイン領域２が形成されている。メモリセル（Ｍ１〜Ｍｎ）は、列方向とそれに交差する行方向にも配列しており、これによりメモリセルアレイ１１（図示しない）が構成される。
第１セレクトトランジスタＳ１及び第２セレクトトランジスタＳ２は、通常のＭＯＳＦＥＴで構成される。これら第１及び第２セレクトトランジスタＳ１、Ｓ２のゲート電極は、それぞれ第１セレクトゲートＳＧ１及び第２セレクトゲートＳＧ２である。
これらＭＯＮＯＳ型メモリセル及びセレクトトランジスタの上に、層間絶縁膜５(例えば二酸化シリコン)が厚く堆積される。
第２セレクトトランジスタＳ２に近接しているソース・ドレイン領域２には、ビットコンタクトＢＣ２を介してビット線ＢＬ２が接続されている。同様に、第１セレクトトランジスタＳ１に近接しているソース・ドレイン領域２には、ビットコンタクトＢＣ１を介してビット線ＢＬ１が接続されている。ビット線ＢＬ１、ＢＬ２は、ソース・ドレイン領域への配線である。ビットコンタクトＢＣ１、ＢＣ２は、ソース・ドレイン領域２への電気的な接触端子である。なお、ビットコンタクトＢＣ１及びビット線ＢＬ１は図示していない。
このような構成を有する不揮発性半導体記憶装置１４１において、ＮＡＮＤストリングには、第１〜第３の実施形態で説明したバースト信号が、半導体層１とワード線ＷＬ１〜ＷＬｎとの間に、印加される。
例えば、ソース・ドレイン領域２の電位を半導体層１と同電位とする場合には、以下のよう動作を行う。すなわち、ｉ番目（ｉ＝１〜ｎ）のメモリセルＭｉに、書き込み用バースト信号Ｐ１１０が印加される。すなわち、例えば、書き込み動作においては、書き込み動作におけるソース・ドレイン領域２の電位は、ビット線ＢＬ２の電位を０Ｖにし、ビット線ＢＬ１の電位を電源電圧にし、第２セレクトゲートＳＧ２に第２セレクトトランジスタＳ２のしきい値以上の電位を与え、第１セレクトゲートＳＧ１に第２セレクトトランジスタＳ１のしきい値未満の電位を与え、ワード線ＷＬ１〜ＷＬｉ−１及びＷＬｉ＋１〜ＷＬｎに、それぞれメモリセルＭ１〜Ｍｉ−１及びＭｉ＋１〜Ｍｎのしきい値以上の電位を与えることによって、当該ソース・ドレイン領域２の電位は半導体層１と同電位になる。
また、例えば、ｉ番目（ｉ＝１〜ｎ）のメモリセルＭｉに、消去用バースト信号Ｐ２１０が印加される。すなわち、例えば、消去動作においては、消去動作におけるソース・ドレイン領域２の電位は、ビット線ＢＬ２の電位を浮遊状態にし、ビット線ＢＬ１の電位を浮遊状態にし、第１及び第２セレクトゲートＳＧ１、ＳＧ２の電位を浮遊状態にし、ワード線ＷＬ１〜ＷＬｎの電位を０Ｖにすることによって、当該ソース・ドレイン領域２の電位は半導体層１と同電位になる。
なお、当該メモリセルとしては図２０中のメモリセルＭ１〜Ｍｎの中の、どの１つを採用しても良く、半導体層１と当該メモリセルのゲート電極の間に、第１〜第３の実施形態で説明したバースト信号のいずれかが印加される限りにおいて、当該メモリセルのゲート電極には、正・負いずれの極性の電圧が印加されても良い。
このような構成を有する不揮発性半導体記憶装置１４１において、第３の実施形態に係る不揮発性半導体記憶装置１３１の構成によって、チャネル１ａに対して平行方向の電荷の分布を読み出す場合の構成を説明する。
ｉ番目（ｉ＝１〜ｎ）のメモリセルＭｉにおけるチャネル１ａに対して平行方向の電荷の分布を読み出す際には、例えば、半導体層１またはビット線ＢＬ１、ＢＬ２を駆動部２０の電流検出部に接続する。そして、第１及び第２セレクトゲートＳＧ１、ＳＧ２に、それぞれ第１及び第２セレクトトランジスタＳ１、Ｓ２のしきい値以上の電位を与え、ワード線ＷＬ１〜ＷＬｉ−１及びＷＬｉ＋１〜ＷＬｎに、それぞれメモリセルＭ１〜Ｍｉ−１及びＭｉ＋１〜Ｍｎのしきい値以上の電位を与え、さらに、ワード線ＷＬｉにバースト信号を与える。これにより図１５に例示した構成が実現でき、メモリセルにおけるチャネルに対して平行方向の電荷の分布を読み出すことができる。
また、不揮発性半導体記憶装置１４１において、第３の実施形態に係る別の不揮発性半導体記憶装置１３２の構成によって、チャネル１ａに対して平行方向の電荷の分布を読み出す場合には、以下のように行うことができる。
ｉ番目（ｉ＝１〜ｎ）のメモリセルＭｉにおけるチャネル１ａに対して平行方向の電荷の分布を読み出す際には、例えば、半導体層１及びビット線ＢＬ１を接地し、ビット線ＢＬ２を駆動部２０の電流検出部に配線し、第１及び第２セレクトゲートＳＧ１、ＳＧ２にそれぞれ第１及び第２セレクトトランジスタＳ１、Ｓ２のしきい値以上の電位を与え、ワード線ＷＬ１〜ＷＬｉ−１及びＷＬｉ＋１〜ＷＬｎにそれぞれメモリセルＭ１〜Ｍｉ−１及びＭｉ＋１〜Ｍｎのしきい値以上の電位を与え、さらにワード線ＷＬｉを駆動部２０の電圧発生回路に接続する。これにより図１７に例示した構成が実現でき、メモリセルにおけるチャネル１ａに対して平行方向の電荷の分布を読み出すことができる。
図２１は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
図２１に表したように、本実施形態に係る不揮発性半導体記憶装置１４１は、第１〜第３の実施形態に関して説明したメモリセルを複数配置してなるメモリセルアレイ１１と、メモリセルアレイを駆動する駆動部２０と、を有する。駆動部２０は、電源発生回路１３と電圧制御回路１２と読み出し回路１４とを有する。この構成により、第１及び第２の実施形態に関して説明した書き込み用バースト信号Ｐ１１０及び消去用バースト信号Ｐ２１０をメモリセルアレイ１１のメモリセルに印加する。また、第３の実施形態に関して説明した動作により、チャネル１ａに対して平行方向の電荷の分布を読み出すことができる。
本実施形態に係る不揮発性半導体記憶装置１４１により、電荷保持層３Ｂを有するメモリセルにおいて、半導体層１とそれに接する第１絶縁膜３Ａとの界面の、書き込み・消去動作に伴う界面劣化を緩和することができる。
また、電荷蓄積層３Ｄまたは浮遊ドット層を有するメモリセルにおいて、電荷蓄積層内部のチャネル１ａに対して平行方向の捕獲電荷の位置を制御することができ、合わせて電荷蓄積層内部のチャネル１ａに対して平行方向の捕獲電荷の位置に対応した情報を読み出すことが可能となる。
（第５の実施の形態）
本発明の第５の実施形態は不揮発性半導体記憶装置の駆動方法である。本実施形態に係る不揮発性半導体記憶装置の駆動方法は、チャネル１ａと前記チャネル１ａの両側に設けられたソース・ドレイン領域２（ソース領域及びドレイン領域）とを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、電荷保持層３Ｂの上に設けられたゲート電極４と、を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法である。そして、ゲート電極４と半導体層１との間に、一定の電圧値と一定の周波数とを有するバースト信号を印加し、電荷保持層３Ｂに電荷の書き込み及び消去の少なくともいずれかを行う。
これにより、電荷保持層内部のチャネルに対して平行方向の電荷の捕獲位置を制御し、また、絶縁膜に印加されるストレスを緩和した不揮発性半導体記憶装置の駆動方法が提供できる。
具体的には、図３に関して説明したように、書き込み動作及び消去動作において、ベリファイを行うことができる。
すなわち、前記書き込み及び前記消去の前記少なくともいずれかの後に、ゲート電極４と半導体層１との間に検査読み出し信号を印加して、前記メモリセルのしきい値を読み出す。
そして、本実施形態に係る不揮発性半導体記憶装置の駆動方法においては、前記バースト信号に含まれる複数のパルス列の周期は、前記検査読み出し信号の印加時間よりも短い。
そして、第１の実施形態に関して説明したように、バースト信号の周波数は、１０ｋＨｚ以上１０ＭＨｚ以下であることが望ましい。また、バースト信号の周波数は、１００ｋＨｚ以上１ＭＨｚ以下であることがさらに望ましい。
図２２は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置１３１に関して説明した駆動方法を実行する方法を例示しており、同図（ｂ）は、不揮発性半導体記憶装置１３２に関して説明した駆動方法を例示している。
すなわち、図２２（ａ）に表したように、チャネル１ａに対して平行方向における電荷の分布に応じた情報の読み出しに際しては、例えば、メモリセルのしきい値を読み出す（ステップＳ３１０）。そして、その読み出されたしきい値に基づいて、例えば、そのしきい値から所定の電圧だけ差がある高レベル電圧（Ｖｈｒ）を有する読み出し用繰り返しパルスＲＢをゲート電極４に印加しつつ、ソース・ドレイン領域２及び半導体層１の少なくともいずれかを流れる電流を読み出す（ステップＳ３２０）。
または、高レベル電圧（Ｖｈｒ）を掃引しながら読み出し用繰り返しパルスＲＢをゲート電極４に印加しつつ、ソース・ドレイン領域２及び半導体層１の少なくともいずれかを流れる電流を読み出す（ステップＳ３２０）。なお、このように、高レベル電圧（Ｖｈｒ）を変えて印加する場合には、メモリセルのしきい値を予め読み出すステップＳ３１０は不要である。
また、図２２（ｂ）に表したように、チャネル１ａに対して平行方向における電荷の分布に応じた情報の読み出しに際しては、まず、メモリセルのしきい値特性を読み出す（ステップＳ４１０）。そして、読み出されたしきい値特性に基づいて、例えばそのしきい値から所定の電圧だけ差がある電圧をゲート電極４に印加してメモリセルのトランスコンダクタンスを読み出す（ステップＳ４２０）。なお、上記において、メモリセルのしきい値特性が予め分かっている場合は、メモリセルのしきい値特性の読み出しのステップＳ４１０は省略できる。
このような方法により、電荷保持層内部のチャネル１ａに対して平行方向の電荷の捕獲位置を読み出すことができ、これを新たな情報として用いることにより、高密度の情報の記憶が可能となる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置及びその駆動方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその駆動方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその駆動方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。 本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置に適用される駆動方法を例示する模式図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置に適用される駆動方法を例示する模式図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置に適用される書き込み動作における駆動波形を例示する模式図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置に適用される消去動作における駆動波形を例示する模式図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性を例示する模式図である。 第１の比較例の不揮発性半導体記憶装置の特性を例示する模式図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。 本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の特性を例示する模式図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。 第２の比較例の不揮発性半導体記憶装置の特性を例示するグラフ図である。 本発明の第２の実施形態に係る別の不揮発性半導体記憶装置の特性を例示するグラフ図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。 本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式図である。 本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の特性を例示するグラフ図である。 本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の動作を例示するグラフ図である。 本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。 本発明の第５の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。
符号の説明
１ 半導体層
１ａ チャネル
２ ソース・ドレイン領域（ソース領域、ドレイン領域）
３ 積層構造体
３Ａ 第１絶縁膜
３Ｂ 電荷保持層
３Ｃ 第２絶縁膜
３Ｄ 電荷蓄積層
４ ゲート電極
５ 層間絶縁膜
１１ メモリセルアレイ
１２ 電圧制御回路
１３ 電圧発生回路
１４ 読み出し回路
２０ 駆動部
２１ 制御部
１０１、１０１ａ、１０２、１０９、１０９ａ、１２１、１２１ａ、１２２、１３１、１３２、１４１ 不揮発性半導体記憶装置
Ｐ１１０ 書き込み用バースト信号
Ｐ１２０ ベリファイ信号
Ｐ２１０ 消去用バースト信号
Ｐ２２０ ベリファイ信号
ＢＣ１、ＢＣ２ ビットコンタクト
ＢＬ１、ＢＬ２ ビット線
Ｍ１、Ｍ２、Ｍ３、Ｍｎ メモリセル
Ｒ１ 書き込み後のしきい値読み出し
Ｒ２ 消去後のしきい値読み出し
Ｓ１ 第１セレクトトランジスタ
Ｓ２ 第２セレクトトランジスタ
ＳＧ１ 第１セレクトゲート
ＳＧ２ 第２セレクトゲート
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬｎ ワード線

Claims (20)

  1. チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
    前記チャネルの上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた電荷保持層と、
    前記電荷保持層の上に設けられたゲート電極と、
    を有するメモリセルと、
    前記ゲート電極と前記半導体層との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、前記電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行う駆動部と、
    を備え、
    前記バースト信号は、前記バースト信号の印加時間をＴｂとした時、１００ナノ秒から０．１ミリ秒の周期Ｔａのパルスを（Ｔｂ／Ｔａ）個含み、前記パルスの立ち上り時間及び立ち下がり時間はＴａ／２０秒からＴａ／２秒であり、前記バースト信号は、高レベル電圧と、前記高レベル電圧よりも低い低レベル電圧と、を有することを特徴とする不揮発性半導体記憶装置。
  2. 前記バースト信号は、高レベル電圧と、前記高レベル電圧よりも低い低レベル電圧と、を有し、前記高レベル電圧の極性は、前記低レベル電圧の極性とは異なることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
    前記チャネルの上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた電荷保持層と、
    前記電荷保持層の上に設けられたゲート電極と、
    を有するメモリセルと、
    書き込みの処理を行う駆動部と、
    を備え、
    前記駆動部は、前記処理において、
    前記ゲート電極と前記半導体層との間に、低レベル電圧と前記低レベル電圧よりも高い高レベル電圧とを有する一定の振幅と、一定の周波数と、を有するバースト信号を印加して前記電荷保持層に電荷を書き込み、
    前記バースト信号の印加後に、前記ゲート電極と前記半導体層との間に、絶対値が前記高レベル電圧の絶対値よりも小さいベリファイ信号を印加して、前記メモリセルのしきい値を読み出し、
    前記バースト信号の印加後で前記ベリファイ信号の印加前に、前記ゲート電極と前記半導体層との間に、前記低レベル電圧を印加することを特徴とする不揮発性半導体記憶装置。
  4. チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
    前記チャネルの上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた電荷保持層と、
    前記電荷保持層の上に設けられたゲート電極と、
    を有するメモリセルと、
    消去の処理を行う駆動部と、
    を備え、
    前記駆動部は、前記処理において、
    前記ゲート電極と前記半導体層との間に、低レベル電圧と前記低レベル電圧よりも高い高レベル電圧とを有する一定の振幅と、一定の周波数と、を有するバースト信号を印加して前記電荷保持層の電荷を消去し、
    前記バースト信号の印加後に、前記ゲート電極と前記半導体層との間に、絶対値が前記低レベル電圧の絶対値よりも小さいベリファイ信号を印加して、前記メモリセルのしきい値を読み出し、
    前記バースト信号の印加後で前記ベリファイ信号の印加前に、前記ゲート電極と前記半導体層との間に、前記高レベル電圧を印加することを特徴とする不揮発性半導体記憶装置。
  5. 前記バースト信号は、前記バースト信号の印加時間をＴｂとした時、１００ナノ秒から０．１ミリ秒の周期Ｔａのパルスを（Ｔｂ／Ｔａ）個含み、前記パルスの立ち上り時間及び立ち下がり時間はＴａ／２０秒からＴａ／２秒であることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
  6. 前記高レベル電圧の極性は、前記低レベル電圧の極性とは異なることを特徴とする請求項３〜５のいずれか１つに記載の不揮発性半導体記憶装置。
  7. 前記バースト信号の周波数は、１０ｋＨｚ以上１０ＭＨｚ以下であることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
  8. 前記バースト信号が印加されている間の、前記ソース領域及び前記ドレイン領域の少なくともいずれかの電位は、固定電位または浮遊電位とされていることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性半導体記憶装置。
  9. 前記電荷保持層は、単層または複数の絶縁層を有する電荷蓄積層、及び、半導体または金属からなる粒子が絶縁体中に分散した構造を有する浮遊ドット層の少なくともいずれかを含むことを特徴とする請求項１〜８のいずれか１つに記載の不揮発性半導体記憶装置。
  10. 前記駆動部は、前記処理が行われた電荷が、前記チャネルに対して平行な方向において分布を有するように、前記処理を行うことを特徴とする請求項９記載の不揮発性半導体記憶装置。
  11. 前記駆動部は、前記分布に応じた情報を読み出し、
    前記駆動部は、前記分布に応じた情報の読み出しに際し、前記ゲート電極に読み出し用繰り返しパルスを印加しつつ、前記ソース領域、前記ドレイン領域及び前記半導体層の少なくともいずれかに流れる電流を読み出すことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  12. 前記駆動部は、前記分布に応じた情報を読み出し、
    前記駆動部は、前記分布に応じた情報の読み出しに際し、前記メモリセルのしきい値特性に基づいた電圧を前記メモリセルの前記ゲート電極に印加して前記メモリセルのトランスコンダクタンスを読み出すことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  13. チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
    前記チャネルの上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた電荷保持層と、
    前記電荷保持層の上に設けられたゲート電極と、
    を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、
    前記ゲート電極と前記半導体層との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、前記電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行い、
    前記バースト信号は、前記バースト信号の印加時間をＴｂとした時、１００ナノ秒から０．１ミリ秒の周期Ｔａのパルスを（Ｔｂ／Ｔａ）個含み、前記パルスの立ち上り時間及び立ち下がり時間はＴａ／２０秒からＴａ／２秒であり、前記一定の電圧は、高レベル電圧と、前記高レベル電圧よりも低い低レベル電圧と、を有することを特徴とする不揮発性半導体記憶装置の駆動方法。
  14. 前記バースト信号は、高レベル電圧と、前記高レベル電圧よりも低い低レベル電圧と、を有し、前記高レベル電圧の極性は、前記低レベル電圧の極性とは異なることを特徴とする請求項１３記載の不揮発性半導体記憶装置の駆動方法。
  15. チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
    前記チャネルの上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた電荷保持層と、
    前記電荷保持層の上に設けられたゲート電極と、
    を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、
    書き込みの処理を行う際に、
    前記ゲート電極と前記半導体層との間に、低レベル電圧と前記低レベル電圧よりも高い高レベル電圧とを有する一定の振幅と、一定の周波数と、を有するバースト信号を印加して前記電荷保持層に電荷を書き込み、
    前記バースト信号の印加後に、前記ゲート電極と前記半導体層との間に、絶対値が前記高レベル電圧の絶対値よりも小さいベリファイ信号を印加して、前記メモリセルのしきい値を読み出し、
    前記バースト信号の印加後で前記ベリファイ信号の印加前に、前記ゲート電極と前記半導体層との間に、前記低レベル電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
  16. チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
    前記チャネルの上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた電荷保持層と、
    前記電荷保持層の上に設けられたゲート電極と、
    を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、
    消去の処理を行う際に、
    前記ゲート電極と前記半導体層との間に、低レベル電圧と前記低レベル電圧よりも高い高レベル電圧とを有する一定の振幅と、一定の周波数と、を有するバースト信号を印加して前記電荷保持層の電荷を消去し、
    前記バースト信号の印加後に、前記ゲート電極と前記半導体層との間に、絶対値が前記低レベル電圧の絶対値よりも小さいベリファイ信号を印加して、前記メモリセルのしきい値を読み出し、
    前記バースト信号の印加後で前記ベリファイ信号の印加前に、前記ゲート電極と前記半導体層との間に、前記高レベル電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
  17. 前記バースト信号は、前記バースト信号の印加時間をＴｂとした時、１００ナノ秒から０．１ミリ秒の周期Ｔａのパルスを（Ｔｂ／Ｔａ）個含み、前記パルスの立ち上り時間及び立ち下がり時間はＴａ／２０秒からＴａ／２秒であることを特徴とする請求項１５または１６に記載の不揮発性半導体記憶装置の駆動方法。
  18. 前記高レベル電圧の極性は、前記低レベル電圧の極性とは異なることを特徴とする請求項１５〜１７のいずれか１つに記載の不揮発性半導体記憶装置の駆動方法。
  19. 前記バースト信号の周波数は、１０ｋＨｚ以上１０ＭＨｚ以下であることを特徴とする請求項１３〜１８のいずれか１つに記載の不揮発性半導体記憶装置の駆動方法。
  20. 前記バースト信号を印加している間の、前記ソース領域及び前記ドレイン領域の少なくともいずれかの電位は、固定電位または浮遊電位とされていることを特徴とする請求項１３〜１９のいずれか１つに記載の不揮発性半導体記憶装置の駆動方法。
JP2008252611A 2008-09-30 2008-09-30 不揮発性半導体記憶装置及びその駆動方法 Expired - Fee Related JP5462461B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008252611A JP5462461B2 (ja) 2008-09-30 2008-09-30 不揮発性半導体記憶装置及びその駆動方法
US12/496,064 US8223552B2 (en) 2008-09-30 2009-07-01 Nonvolatile semiconductor memory device and method for driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008252611A JP5462461B2 (ja) 2008-09-30 2008-09-30 不揮発性半導体記憶装置及びその駆動方法

Publications (2)

Publication Number Publication Date
JP2010087099A JP2010087099A (ja) 2010-04-15
JP5462461B2 true JP5462461B2 (ja) 2014-04-02

Family

ID=42057326

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008252611A Expired - Fee Related JP5462461B2 (ja) 2008-09-30 2008-09-30 不揮発性半導体記憶装置及びその駆動方法

Country Status (2)

Country Link
US (1) US8223552B2 (ja)
JP (1) JP5462461B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10189891B2 (en) 2012-03-28 2019-01-29 Ge Healthcare Bioprocess R&D Ab Affinity chromatography matrix

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101524830B1 (ko) * 2009-07-20 2015-06-03 삼성전자주식회사 반도체 소자 및 그 형성방법
US9378821B1 (en) 2013-01-18 2016-06-28 Cypress Semiconductor Corporation Endurance of silicon-oxide-nitride-oxide-silicon (SONOS) memory cells

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169861A (ja) * 1993-12-14 1995-07-04 Nec Corp 不揮発性半導体記憶装置
JPH08250611A (ja) * 1995-03-14 1996-09-27 Nkk Corp 不揮発性半導体記憶装置
JP3624098B2 (ja) * 1998-07-14 2005-02-23 株式会社東芝 不揮発性半導体記憶装置
ATE458249T1 (de) 2001-03-15 2010-03-15 Halo Inc Doppelbit monos speicherzellgebrauch für breite programbandbreite
CN100595923C (zh) 2004-05-27 2010-03-24 株式会社瑞萨科技 集成半导体非易失性存储器的控制方法
US6980471B1 (en) * 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
JP2005276428A (ja) 2005-04-11 2005-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP4907173B2 (ja) 2006-01-05 2012-03-28 マクロニクス インターナショナル カンパニー リミテッド 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
US8018781B2 (en) * 2007-02-28 2011-09-13 Samsung Electronics, Co., Ltd. Method of operating nonvolatile memory device
US7978520B2 (en) * 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10189891B2 (en) 2012-03-28 2019-01-29 Ge Healthcare Bioprocess R&D Ab Affinity chromatography matrix

Also Published As

Publication number Publication date
JP2010087099A (ja) 2010-04-15
US20100080065A1 (en) 2010-04-01
US8223552B2 (en) 2012-07-17

Similar Documents

Publication Publication Date Title
US11742032B2 (en) Semiconductor memory device
JP4881401B2 (ja) Ｎａｎｄ型フラッシュメモリ
JP2009266356A (ja) Ｎａｎｄ型フラッシュメモリ
JP5281455B2 (ja) 不揮発性半導体記憶装置及びその駆動方法
JP2008217972A (ja) 不揮発性メモリ素子の作動方法
US8693255B2 (en) Method for driving a nonvolatile semiconductor memory device
JP2009076680A (ja) 不揮発性半導体記憶装置及びその動作方法
CN112771617B (zh) 具有降低的干扰的三维存储器器件编程
JP2004134799A (ja) 単一ビット不揮発性メモリーセル、および、その書き込み方法および消去方法
JP5462461B2 (ja) 不揮発性半導体記憶装置及びその駆動方法
JP3175665B2 (ja) 不揮発性半導体記憶装置のデータ消去方法
US7317634B2 (en) Nonvolatile semiconductor memory device
JP5166095B2 (ja) 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置
JPWO2007145031A1 (ja) 半導体装置の駆動方法及び半導体装置
JP2007042166A (ja) 不揮発性半導体記憶装置及びその動作方法
JP2010244641A (ja) 不揮発性半導体メモリ装置の消去方法
JP5355980B2 (ja) 不揮発性半導体記憶装置及びその駆動方法
KR100997837B1 (ko) 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치
JP2008172233A (ja) 消去ゲートを用いて消去動作を行う半導体メモリ装置及び該半導体メモリ装置の製造方法
CN117672308A (zh) 具有降低的阈值电压偏移的三维存储器器件编程
JP2011108295A (ja) 不揮発性半導体記憶装置の消去方法、及び不揮発性半導体記憶装置
JP2007115359A (ja) 半導体メモリのデータ書込方法
JPH09260514A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110615

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130722

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140117

LAPS Cancellation because of no payment of annual fees