WO2007145031A1 - 半導体装置の駆動方法及び半導体装置 - Google Patents

半導体装置の駆動方法及び半導体装置 Download PDF

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Masayuki Terai
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Definitions

  • the present invention relates to a semiconductor device and a driving method thereof, and more particularly to a trapping nonvolatile memory driving method having excellent signal charge retention characteristics.
  • the mainstream was the reduction of the cell area using the (FG) type and the thin film of the insulating film.
  • the trap type memory can reduce the equivalent film thickness of the oxide film including the thin film of the tunnel oxide film and is simpler than the SFG type. Has an advantage.
  • By utilizing the locality of charge it is possible to realize a writing state of 2 bits or more per cell, which is advantageous in reducing the cell area per bit.
  • Conventional trap-type memories are described in, for example, Japanese Patent Publication No. 2002-222678 and Japanese Patent No. 3249811.
  • FIG. 1 shows a plan view of a typical conventional trap type memory.
  • an element isolation region 9 is arranged in a predetermined region of a semiconductor substrate to limit an active region including source / drain regions (bit lines Bl, B2) 4 and 5.
  • a plurality of first gate electrodes (word gate WG) 1 traverse the active region, and a charge storage film (charge trap layer) 7 is interposed between the gate electrode 1 and the active region.
  • the gate electrode 1 includes a gate side wall 2 and a side wall 3.
  • FIGS. 2a and 2b are cross-sectional views of a conventional trap-type memory taken along lines I ⁇ and II II ′ in FIG. 1, respectively.
  • a first gate insulating film 6, a charge storage film 7 and a second gate insulating film 8 are formed on a silicon substrate 10 having an element isolation region 9.
  • a gate electrode portion including the first gate electrode 1 and the gate side wall 2 and a side wall 3 are formed on the silicon substrate 10 having a source drain. Regions (bit line Bl, bit line B2) 4, 5 are formed.
  • bit line Bl, bit line B2) 4, 5 are formed.
  • the vicinity of the both sides of the gate electrode 1 of the charge storage film 7 is the charge storage region of the nodes 1 and 2.
  • FIG. 3 shows a flow of a write operation to the node 2 according to the prior art.
  • FIG. 4 shows voltage pulses applied to the word gate WG, the bit line B1, and the bit line B2, respectively, at the time of writing.
  • Step 1 by applying a positive voltage to the bit line B2 using the bit line B1 as a reference voltage and a positive voltage to the word gate WG, an electronic current is caused to flow from the bit line B1 to the bit line B2. Then, channel hot electrons (CHE) generated near the bit line B2 are injected into the charge storage film. This puts node 2 in the write state. As shown in Fig. 4, writing is performed with a plurality of voltage pulses, and in step 2, it is confirmed whether or not the force has reached a predetermined writing amount each time a voltage pulse is applied.
  • Such conventional methods for writing and checking are described in, for example, Japanese Patent Publication No. 2005-44454 and Japanese Patent Publication No. 2006-12382.
  • FIG. 5 shows the detection principle of the write charge amount.
  • a positive voltage is applied to the bit line B1 and the word gate WG is swept to a positive voltage to cause an electron current to flow from the bit line B2 to the bit line B1.
  • the threshold voltage force of the word gate WG voltage for the electron current to reach a predetermined value changes depending on the amount of charge written to the node 2. This is because the work function near node 2 changes in the positive direction due to the accumulation of electrons, making it difficult to form an inversion layer.
  • the amount of charge accumulation can be determined. Therefore, as shown in FIG. 3, if the charge injection is repeated until the threshold voltage reaches a predetermined value, the write charge amount can be set to the predetermined value.
  • a conventional method for detecting the write charge amount is described in, for example, Japanese Patent Publication No. 1995-153924.
  • Patent Publication 2006-12382 the memory gate voltage is lowered and injection is performed by CHE or SSI (Source Side Injection), and then the memory gate voltage is applied to the memory gate voltage and CHE is added.
  • a technique is disclosed in which electron injection into the charge storage layer is performed in a wide range.
  • this method shifts the electron injection position in the direction closer to the source / drain diffusion layer, it is greatly affected by the charge accumulated in the previous writing, and the charge injection speed performed later is greatly reduced. There is a problem that writing speed becomes slow. Therefore, there is a problem that a high gate voltage such as 11V is required. In principle, it is difficult to monitor the amount of charge on the source / drain diffusion layer side of the previous charge injection position, so it is impossible to reduce the accumulated charge distribution variation from chip to chip.
  • An object of the present invention is to provide a driving method of a semiconductor device that enables stable information holding without using a high gate voltage.
  • a method for driving a semiconductor device includes: a stacked insulating film including a charge storage layer; a first gate electrode formed thereon; and a semiconductor substrate on which a source 'drain' well region is formed.
  • a method for driving a semiconductor device including a trap-type nonvolatile memory cell having the above characteristics a combination of a well voltage applied to the well, a drain voltage applied to the drain, and a gate voltage applied to the first gate is set as a write condition. It is characterized in that charge is injected into a memory node multiple times under two or more different write conditions.
  • the semiconductor is adjacent to the first gate electrode via an insulating film or sandwiched between a pair of the first gate electrodes via an insulating film, and the semiconductor It further includes a second gate electrode formed on the substrate via a gate insulating film.
  • the drain voltage of charge injection performed later is higher than the drain voltage of charge injection performed earlier, or the charge performed later. It is characterized by the fact that the injection voltage is higher in the direction in which the depletion layer of the source and the drain spreads than the voltage that is performed before that.
  • the drain voltage of the subsequent charge injection is IV or higher than the drain voltage of the previous charge injection, or the charge voltage of the subsequent charge injection and the previous charge injection well. The voltage difference from the voltage is IV or more.
  • a trapezoidal electron distribution as shown in FIG. 8 can be formed in the charge storage layer, and the deterioration phenomenon of the retention characteristics can be solved. Is possible.
  • the method for driving a semiconductor device of the present invention corresponds to each writing condition whether or not a predetermined amount of charge according to each writing condition is written each time charge is injected. It includes an operation of checking with a threshold detection condition.
  • charge injection is performed under the first write condition, and the amount of charge written by charge injection under the first write condition is detected based on the channel current in the direction opposite to that when performing the charge injection. And repeating the charge injection under the first write condition and the detection of the charge write amount until the first predetermined write amount is reached, and the drain voltage is made higher than the first write condition or Charge injection in the same direction as the charge injection under the first write condition is performed under the second write condition in which the well voltage is changed in the direction in which the source and drain depletion layers expand, and the same direction as the charge injection is performed.
  • the charge write amount by charge injection under the second charge write condition is detected based on the channel current of the second charge condition. And a step of repeatedly detecting the amount of writing.
  • charge injection is performed under the first write condition, and based on the channel current in the same direction as when the charge injection is performed, the charge write amount by charge injection under the first write condition is detected, A step of repeating charge writing under the first write condition and detection of the charge write amount until the first predetermined write amount is reached, and a force for raising the drain voltage higher than the first write condition or source'drain
  • the second write condition in which the Wel voltage is changed in the direction in which the depletion layer expands
  • charge injection in the same direction as the charge injection in the first write condition is performed, and in the same direction as in the charge injection, and before
  • the amount of charge written by charge injection under the second write condition is detected based on the channel current with the pinch-off point shifted to the source side than the condition for detecting charge write amount for charge injection under the first write condition.
  • a trap-type nonvolatile memory having a stacked insulating film including a charge storage stack on a semiconductor substrate in which a source / drain / well region is formed, and a first gate electrode formed thereon.
  • a combination of a well voltage applied to the well, a drain voltage applied to the drain, and a gate voltage applied to the first gate is used as a write condition under two or more different write conditions.
  • the distribution shape of the accumulated charge can be made trapezoidal, which can greatly improve the retention characteristics.
  • the variation in the write charge amount and the distribution shape for each memory node can be reduced.
  • the drain voltage or the well voltage is changed, it is not necessary to use a high gate voltage!
  • FIG. 1 is a plan view for explaining a simple transistor type nonvolatile memory element which is a typical conventional trap type memory.
  • Fig. 1-1 is a cross-sectional view along line 1-1.
  • FIG. 2b is a cross-sectional view taken along the line II—— ⁇ in FIG.
  • FIG. 3 is a flowchart showing a write operation to a conventional nonvolatile memory.
  • FIG. 4 is a diagram showing voltage pulses applied to each part of a nonvolatile memory when writing is performed by a conventional method.
  • FIG. 5 is a diagram for explaining a method of detecting the amount of charge written in a nonvolatile memory by a conventional method.
  • FIG. 6 A graph showing the accumulated density distribution of charges written in a non-volatile memory by a conventional method. It is rough.
  • FIG. 7 is a diagram showing voltage pulses applied to each part of the nonvolatile memory by the method for driving the semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a graph showing a density distribution of electric charges (electrons) accumulated in a non-volatile memory node using the voltage pulse of FIG.
  • FIG. 9 is a diagram showing voltage pulses applied to each part of the nonvolatile memory by the method for driving a semiconductor device according to another embodiment of the present invention.
  • FIG. 11 is a diagram showing voltage pulses applied to each part of the nonvolatile memory when writing to the node according to the flowchart of FIG.
  • FIG. 12A is a diagram for explaining a write amount detection condition A corresponding to the first write condition for explaining the write amount detection operation of FIGS. 10 and 11.
  • FIG. 12B is a diagram for explaining a write amount detection condition B corresponding to the second write condition for explaining the write amount detection operation of FIGS. 10 and 11.
  • FIG. 13A is a diagram for explaining a write amount detection condition A ′ corresponding to the first write condition for explaining another example of the write amount detection operation of FIGS. 10 and 11.
  • FIG. 13B is a diagram for explaining a write amount detection condition B ′ corresponding to a second write condition for explaining another example of the write amount detection operation of FIGS. 10 and 11.
  • FIG. 14 is a write characteristic graph showing the dependency of the threshold voltage VT on the write time (Prog. Time) when writing by the conventional writing method.
  • FIG. 16a is a diagram showing four types of write conditions.
  • FIG. 16b is a graph showing the threshold value fluctuation when writing under the condition of FIG. 16a and then performing 150 ° C. beta.
  • FIG. 17 is a plan view for explaining a TWINMONOS type nonvolatile memory element to which the present invention is applicable.
  • FIG. 18a is a cross-sectional view taken along the line II ′ of FIG.
  • FIG. 18b is a sectional view taken along line II II in FIG.
  • FIG. 19 is a diagram showing an example of voltage pulses applied to each part of a TWINMONOS type memory by the method for driving a semiconductor device of the present invention.
  • FIG. 20 is a diagram showing another example of voltage pulses applied to each part of the TWINMONOS memory by the method for driving a semiconductor device of the present invention.
  • FIG. 21 is a diagram showing still another example of voltage pulses applied to each part of the TWINMONOS memory by the semiconductor device driving method of the present invention.
  • FIG. 7 shows the word gate WG, the bit line Bl, the bit line B2, and the well (WELL) when writing charges to the memory node 2 by the method for driving the semiconductor device according to the first embodiment of the invention.
  • the voltage pulse to be given is shown.
  • bit line B2 and the well are used as reference voltages, and a positive voltage is applied to the bit line B1 and the word gate WG.
  • a positive voltage is applied to the bit line B1 and the word gate WG.
  • the depletion layer around the drain (bit line B2) region further becomes a source (bit line B1 ) Direction, and the position where channel hot electrons are generated is also shifted in the source direction. Therefore, when the driving method according to the present embodiment shown in FIG. 7 is used, the distribution density of electrons accumulated in the charge storage stack 7 (accumulated electron density distribution) is the trapezoid shown in FIG. Can do.
  • the trapezoidal accumulated electron density distribution shows a small decrease in signal strength in the high temperature holding test.
  • bit line B2 voltage in the subsequent writing is set higher by IV or more than the bit line B2 voltage in the previous writing.
  • the voltage difference applied to the bit line B2 is set to IV or more, the peak of the charge distribution from the previous writing and the peak of the charge distribution from the subsequent writing can be sufficiently separated, and an ideal trapezoidal shape is stored. Charge distribution can be formed.
  • the same accumulation density distribution can be formed by changing the second and subsequent writings in the low direction by changing the bit line B2 voltage to a high voltage.
  • the bit line B2 voltage is changed in the higher voltage direction. If the bit line B2 voltage is increased during the subsequent electron injection, the electron accumulation region due to the previous electron injection enters the depletion layer side of the pinch-off point, so the reduction in the amount of electron current flowing through the inversion layer is suppressed. be able to.
  • the depletion around the drain (B2) region can also be achieved by changing the wall (WELL) voltage in the negative direction without changing the bit line B2 voltage during electron injection.
  • the layer can be changed, and the same effect as when the bit line B2 voltage is changed can be obtained.
  • FIG. 10 shows an operation flow when writing charges into the node 2 under a plurality of write conditions.
  • FIG. 11 shows voltage changes applied to the word gate WG, the bit line Bl, the bit line B2, and the well (WELL) when writing is performed according to the operation flow of FIG.
  • Step 11 one or more electron injections are performed under the first write condition, and after each electron injection, Step 1 In step 2, it is checked whether the electron injection amount has reached a predetermined value. If the electron injection amount reaches the first predetermined value as a result of the check, in step 13, the bit line B2 voltage is changed to the voltage of the second write condition higher than the first write condition, and the electron injection is performed. I do.
  • the electron injection under the second writing condition is also performed once or a plurality of times, and after each electron injection, it is checked in step 14 whether the electron injection amount has reached the second predetermined value.
  • the first and first It is possible to adjust the electron injection amount for each of the two writing conditions to the desired amount It is. As a result, variations in the accumulated electron distribution density and distribution shape between elements can be reduced, and variations in electrical characteristics during writing can be improved.
  • a voltage pulse is first applied to the word gate WG with a voltage applied to the bit line B2, and the write time is controlled by the time of the voltage pulse applied to the word gate WG.
  • the write time is controlled by the time of the voltage pulse applied to the word gate WG.
  • the voltage at the word gate WG applied apply a voltage pulse to the bit line B2, and control the write time with the voltage pulse time applied to the bit line B2.
  • the charge write amount is detected using a channel current in the direction opposite to that at the time of write.
  • the write charge C1 has a large influence on the channel current, and the threshold voltage of the word gate WG required to reach a certain current value of the channel current is increased according to the value. Therefore, the amount of write charge C1 can be monitored using the threshold voltage of the word gate WG.
  • the charge write amount is detected using a channel current in the same direction as during write.
  • the word gate WG voltage for reaching a certain current value of the channel current is set as a threshold voltage
  • the charge write amount is set to a first predetermined value depending on whether the threshold voltage of the word gate WG has reached a predetermined value. Determine whether the force has reached the amount.
  • the drain voltage is sufficiently lowered so that the point is on the drain side.
  • the detection of the amount of charge written by writing the charge under the second write condition in which the drain voltage is changed in the direction in which the drain voltage higher than the first write condition or the depletion layer of the source and drain spreads is as follows. Do as follows. That is, also in this case, as shown in FIG. 13b, the charge write amount is detected by using the channel current in the same direction as the write. Specifically, the word gate WG for reaching a certain current value with the channel current in the same direction as the first and second charge writing and with the pinch-off point shifted in the source direction is used as a threshold voltage. It is determined whether or not the power writing amount reaches the second predetermined amount depending on whether or not the threshold voltage of the gate WG reaches a predetermined value.
  • the pinch-off point can be shifted to the source side by changing the drain voltage or the well voltage in the direction in which the depletion layer from the source and drain spreads. If the pinch-off point is closer to the source side than the center of the charge distribution due to the first write condition and further to the drain side than the center of the charge distribution due to the second write condition, the channel current will be affected by the charge due to the second write condition. Since it is greatly received, the write charge amount C2 can be monitored using the threshold voltage of the word gate WG.
  • the device structure used for evaluation is the same as that shown in Figs.
  • An oxide film formed by ISSG In Situ Steam Generation
  • a CVD-Si3N4 film is used as the charge storage film 7
  • an upper portion of the CVD nitride film is used as the second gate oxide film 8.
  • An acid film formed by acid-oxidizing with ISSG was used.
  • Each film thickness of the upper oxide film Z nitride film Z lower oxide film immediately below the gate electrode 1 is 4 nm, Z4 nm, and Z5 nm.
  • FIG. 14 shows that the bit line B1 is a source and the bit line B2 is a drain.
  • Drain voltage (VD) 4V
  • word gate WG voltage (VG) 6V
  • source voltage (VS) 0V
  • wall voltage ( VWELL) 0V
  • the write characteristics when writing (charge injection) to node 2 under the write condition (conventional write condition).
  • a method of detecting the WG voltage as a threshold voltage (VT) was used (detection condition A). From Fig. 14, it can be seen that as the write time increases, the amount of accumulated charge near node 2 that is the source terminal at the time of threshold voltage detection increases and the threshold voltage VT rises.
  • the threshold voltage VT hardly changed by additional writing
  • the threshold voltage VT increased by additional writing.
  • the reason why the threshold voltage VT hardly changes under the detection condition A is that the accumulated charge region of the node 2 is closer to the source side than the pinch-off point, so the influence of the accumulated charge due to the first write condition on the threshold voltage VT is large. This is because the accumulated charge due to the second write condition can hardly be detected.
  • the pinch-off point is between the accumulated charge distribution center due to the first write condition and the accumulated charge distribution center due to the second write condition, so the accumulated charge amount due to the second write condition is reduced. It can be detected accurately. Therefore, the accumulated charge due to the second writing condition can be controlled to a desired amount.
  • Figure 16b shows the variation of threshold voltage VT due to 150 ° C beta when writing is performed under write conditions A to D. It is.
  • the cause of the effect under the write condition B is that the increase in the drain voltage in the second write condition is as small as 0.5 V, so that the distribution center of the write charge does not deviate so much. This is thought to be due to the strong trapezoidal distribution of accumulated electron distribution.
  • the impurity concentration profile of the source drain is made more gradual, the pinch-off point becomes easier to move, and the retention characteristics can be improved even when the applied voltage is less than IV.
  • the shape of the accumulated charge distribution can be trapezoidal with good controllability, and the retention characteristics can be improved.
  • FIG. 17 is a plan view of a TWINMONOS type trap memory
  • FIG. 18a is a cross-sectional view taken along the line ⁇ - ⁇ in FIG. 17
  • FIG. 18b is a cross-sectional view taken along the line II- ⁇ in FIG.
  • control gate 12 (CG1, CG2) installed on both sides of the word gate 11 (WG) via the inter-gate insulating film 13 constitutes the first gate electrode of the pair
  • the word gate 11 constitutes a second gate electrode sandwiched between them.
  • a first gate insulating film 6, a charge storage film 7, and a second gate insulating film 8 are formed under each control gate 12.
  • the charge storage region located under control gate CG1 is node 1
  • the charge storage region force 2 is under control gate CG2.
  • a word gate gate insulating film 14 is formed under the word gate 11.
  • FIG. 19 shows a word gate WG, control gates CGI, CG 2, bit lines Bl, when the semiconductor device driving method of the present invention is applied to the trap memory of FIG. 18 and charges are written to the memory node 2.
  • bit line B1 As shown in FIG. 19, by using the bit line B1 as the source and the well as the reference voltage, a positive voltage is applied to the bit line B2 as the drain, the first gate electrodes CG1, CG2, and the word gate WG.
  • the electron current flows in the inversion layer under the gate electrode by the source force and the drain force. Since the drain region is reverse-biased with respect to the well, a depletion layer is formed around the drain, creating a high electric field region.
  • channel hot electrons generated by the high electric field effect in the vicinity of the drain are injected into the charge storage layer 7, and a part of the channel hot electrons are stored in the charge storage layer 7, thereby changing the node 2 to the erase state or the write state. be able to.
  • the bit line B2 voltage at the time of writing is set in two stages, writing is performed with a low bit line B2 voltage, and then writing is performed with a high bit line B2 voltage.
  • channel hot electrons are generated by the high electric field effect near the drain.
  • bit line B2 voltage is increased, the depletion layer near the drain (bit line B2) region further extends in the source (bit line B1) direction, and the generation position of channel hot electrons also shifts in the source direction. Therefore, the trapezoidal accumulated electron density distribution shown in FIG. 8 can be formed by writing using the voltage pulse shown in FIG.
  • the same accumulation density distribution can also be formed by changing the bit line B2 voltage to a high voltage and changing the writing after the second time in the low direction.
  • the bit line B2 voltage for the second and subsequent write bit lines is lowered, the amount of electron current flowing through the inversion layer is significantly reduced due to the effects of electrons accumulated in the first write, and the gate voltage VG during write is greatly reduced. Need to be raised. Therefore, in the present embodiment as well, the bit line B2 voltage is changed to a higher one as in the case described in the first embodiment.
  • the bit line B2 voltage When the bit line B2 voltage is increased during the subsequent electron injection, the electron accumulation region due to the previous electron injection enters the depletion layer side of the pinch-off point, so the reduction in the amount of electron current flowing through the inversion layer is suppressed. can do.
  • the vicinity of the drain (bit line B2) region can also be obtained.
  • the depletion layer can be changed, and the same effect as when the bit line B2 voltage is changed can be obtained.
  • Writing to the node 2 can be performed in the same manner as the operation float shown in FIG.
  • the electron injection amount reaches the first predetermined value every time the electron injection is performed once or a plurality of times under the first write condition. Please check. Then, after the electron injection amount reaches the first predetermined value, the bit line B2 voltage is higher than the first write condition, and electron injection is performed under the second write condition.
  • the electron injection according to the second writing condition is also performed once or a plurality of times, and each time the electron injection is performed, it is checked whether the electron injection amount has reached the second predetermined value.
  • the write amount detection condition after the electron injection by the first write condition and the write amount detection condition after the electron injection by the second write condition the first and second write conditions are changed. It becomes possible to adjust the electron injection amount to a desired amount. In other words, it is possible to reduce the variation in the distribution density and distribution shape of the accumulated electrons between elements, and to improve the variation in electrical characteristics during writing.
  • a voltage pulse is applied to the control gate CG2 after applying the voltages on the bit line B2, the word gate WG, and the control gate CGI, and the write time is controlled by the time of the voltage pulse on the control gate CG 2.
  • Applying a voltage to bit line B2, word gate WG, control gate CG2 and then applying a voltage pulse to control gate CGI and controlling the write time with the voltage pulse time of control gate CG1 May be.
  • a voltage pulse may be applied to the word gate WG and the write time may be controlled by the voltage pulse time of the word gate WG.
  • a voltage pulse is applied to the bit line B2, and the write time is controlled by the voltage pulse time of the bit line B2.
  • the charge write amount is detected by using a channel current in the opposite direction to that at the time of charge injection under the first write condition.
  • the channel current in the same direction as during charge write is used, and the charge is based on the threshold voltage.
  • the charge write amount of the second charge write condition is detected.
  • the write charge by the first write condition enters the drain side from the pinch-off point, and the influence on the channel current is small.
  • the write charge by the second charge write condition is larger in the channel current. Influence. Therefore, the write charge amount C2 can be monitored using the threshold voltage of the control gate CG2.
  • a charge write amount is detected using a channel current in the same direction as during write. That is, the control gate CG2 voltage to reach a certain current value of the channel current is set as a threshold voltage, and it is determined whether or not the threshold voltage of the control gate CG2 has reached a predetermined value. At this time, the drain voltage is sufficiently lowered so that the pinch-off point is closer to the drain side than the distribution center of the write charge under the first write condition.
  • the threshold voltage of the control gate CG2 is used. It is possible to monitor the write charge amount according to the second write condition.

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Abstract

　ソース・ドレイン・ウェル領域が形成された半導体基板上に電荷蓄積層を含む積層絶縁膜とその上に形成された第一のゲート電極とを有するトラップ型不揮発性メモリセルに書き込みを行う際、ウェルに与えるウェル電圧とドレインに与えるドレイン電圧と第一のゲートに与えるゲート電圧との組み合わせを書き込み条件として、１つのメモリノードに対して２つ以上の異なる書き込み条件で複数回電荷注入する。これにより、電荷蓄積層中に台形状の電子分布を形成し、保持特性の劣化現象を抑える。

Description

明 細 書
半導体装置の駆動方法及び半導体装置
技術分野
[0001] 本発明は、半導体装置及びその駆動方法に関し、特に、信号電荷の保持特性が 優れたトラップ型不揮発性メモリの駆動方法に関するものである。
背景技術
[0002] フラッシュメモリの微細化においては、 0. 13 μ m世代までは、フローティングゲート
(FG)型を用いたセル面積の縮小や絶縁膜の薄膜ィ匕が主流であった。ところが、 90 nm世代以降では、保持特性の確保の観点から絶縁膜の薄膜ィ匕が困難になったた め、電荷捕獲層に絶縁膜中のトラップを利用するトラップ型メモリが注目されるように なった。トラップ型メモリは、 FG型メモリと比べて、トンネル酸ィ匕膜の薄膜ィ匕を含めた 酸ィ匕膜換算膜厚の低減が可能であり、デバイス構造力 SFG型と比較して単純であるな どの優位性を持つ。また、電荷の局所性を利用することにより、 1セルあたり 2ビット以 上の書き込み状態を実現することが可能であり、 1ビットあたりのセル面積の縮小にも 有利である。従来のトラップ型メモリは、例えば、特許公開 2002— 222678号公報や 特許第 3249811号公報に記載されている。
[0003] 図 1に代表的な従来のトラップ型メモリの平面図を示す。図 1に示すように、トラップ 型メモリは、半導体基板の所定の領域に素子分離領域 9が配置されてソース'ドレイ ン領域 (ビット線 Bl、 B2) 4, 5を含む活性領域を限定する。その活性領域を複数の 第一のゲート電極 (ワードゲート WG) 1が横切り、ゲート電極 1と活性領域との間に電 荷蓄積膜 (電荷トラップ層） 7が介在する。また、ゲート電極 1は、ゲート側壁 2及びサ イドウォール 3を含む。
[0004] 図 2a及び図 2bは、それぞれ、図 1の I Γ線及び II II'線に沿って切断された従来 のトラップ型メモリの断面図である。素子分離領域 9を備えたシリコン基板 10上に第 一のゲート絶縁膜 6、電荷蓄積膜 7及び第二のゲート絶縁膜 8が形成されている。第 二のゲート絶縁膜 8上には、第一のゲート電極 1及びゲート側壁 2からなるゲート電極 部と、サイドウォール 3とが形成されている。また、シリコン基板 10には、ソース'ドレイ ン領域 (ビット線 Bl、ビット線 B2) 4, 5が形成されている。ここで、電荷蓄積膜 7の、ゲ ート電極 1の両側端の下付近が、ノード 1、ノード 2の電荷蓄積領域となる。
[0005] 図 3は、従来技術によるノード 2への書き込み動作フローを示したものである。図 4は 、書き込み時にワードゲート WG、ビット線 B1及びビット線 B2にそれぞれ与える電圧 パルスを示している。
[0006] まず、ステップ 1において、ビット線 B1を基準電圧としてビット線 B2に正の電圧を与 え、ワードゲート WGに正の電圧を与えることでビット線 B1からビット線 B2に電子電流 を流し、ビット線 B2付近で発生したチャネルホットエレクトロン（CHE : Channel Hot Electron)を電荷蓄積膜に注入する。これによつてノード 2を書き込み状態にする。図 4に示す様に、書き込みは複数回の電圧パルスで行ない、ステップ 2において、電圧 パルスを印加する毎に所定の書き込み量に達した力どうかの確認を行なう。このよう な、書き込み及び確認を行う従来の方法は、例えば、特許公開 2005— 44454号公 報や特許公開 2006— 12382号公報に記載されている。
[0007] 図 5は、書き込み電荷量の検出原理を示したものである。書き込み電荷量を検出す る場合、ビット線 B1に正の電圧を印加し、ワードゲート WGを正の電圧に掃引するこ とでビット線 B2からビット線 B1に電子電流を流す。このとき、電子電流がある所定の 値に達するためのワードゲート WG電圧の閾値電圧力 ノード 2への書き込み電荷量 に依存して変化する。これは、電子蓄積によりノード 2付近の仕事関数が正方向に変 化し、反転層が形成されにくくなるためである。この閾値電圧変化をモニターすること で電荷蓄積量を把握することができる。そこで、図 3に示すように閾値電圧が所定の 値に達するまで電荷注入を繰り返せば、書き込み電荷量を所定の値とすることができ る。なお、従来の書き込み電荷量の検出方法は、例えば、特許公開 1995— 15392 4号公報にも記載されて 、る。
[0008] オン電流特性を向上させるためにワードゲート WGの微細化が進むにつれ、ビット 線 Β1 ·Β2間のパンチスルー電流を抑えるために拡散層 4, 5と基板 10との境界にお ける不純物濃度プロファイルを急峻にする必要がある。しかし、不純物プロファイルを 急峻にすると、基板 Ζ拡散層の ΡΝジャンクション付近に電界が集中し、 CHE注入に よる蓄積電子分布プロファイルが急峻な形状になる。図 6に示すように蓄積電子プロ ファイルが急峻な場合、高温保持試験において自己電界を緩和するように蓄積電荷 が拡散するため、信号強度が経時的に変化して情報が失われ易いという問題点があ る。
[0009] 特許公開 2006— 12382号公報には、メモリゲート電圧を低くして CHEもしくは SS I (Source side injection)による注入を行った後、メモリゲート電圧に高い電圧をかけ て CHEで追カ卩の注入を行 、電荷蓄積層への電子注入を広!、範囲で行うようにした 技術が開示されている。しかしながら、この方法は、ソース'ドレイン拡散層に近づく方 向に電子の注入位置がずれる為、先の書き込みで蓄積された電荷の影響を大きく受 け、後で行う電荷注入速度が大幅に低減し、書き込み速度が遅くなるという問題点が ある。その為、例えば 11Vといった高いゲート電圧を必要となってしまうという問題点 がある。また、原理的に、前の電荷注入位置よりもソース'ドレイン拡散層側の電荷量 をモニターするのが困難であるため、チップごとの蓄積電荷分布ばらつきを低減する ことが不可能である。
発明の開示
[0010] 本発明は、高いゲート電圧を用いることなぐ安定した情報保持を可能にする半導 体装置の駆動方法を提供することを目的とする。
[0011] 本発明の半導体装置の駆動方法は、ソース'ドレイン'ゥエル領域が形成された半 導体基板上に、電荷蓄積層を含む積層絶縁膜とその上に形成された第一のゲート 電極とを有するトラップ型不揮発性メモリセルを含む半導体装置の駆動方法におい て、前記ゥエルに与えるゥエル電圧と前記ドレインに与えるドレイン電圧と前記第一の ゲートに与えるゲート電圧との組み合わせを書き込み条件として、一つのメモリノード に対して二つ以上の異なる書き込み条件で複数回電荷注入することを特徴とする。
[0012] 前記トラップ型不揮発性メモリセルには、前記第一のゲート電極に絶縁膜を介して 隣接してまたは一対の前記第一のゲート電極に絶縁膜を介して挟まれて、かつ前記 半導体基板上にゲート絶縁膜を介して形成された第二のゲート電極をさらに備えるも のが含まれる。
[0013] また、本発明の半導体装置の駆動方法は、後で行なう電荷注入のドレイン電圧が それよりも前で行なう電荷注入のドレイン電圧よりも高いか、もしくは、後で行なう電荷 注入のゥ ル電圧がそれよりも前で行なうゥ ル電圧よりもソース'ドレインの空乏層が 広がる方向に高いことを特徴とする。望ましくは、後で行なう電荷注入のドレイン電圧 がそれよりも前に行なう電荷注入のドレイン電圧よりも IV以上高いか、後で行なう電 荷注入のゥエル電圧とそれよりも前に行なう電荷注入のゥエル電圧との電圧差が IV 以上であることを特徴とする。
[0014] 本発明の特徴を有する電荷注入方式を用いることで、図 8に示す様な台形状の電 子分布を電荷蓄積層中に形成することができ、保持特性の劣化現象を解決すること が可能となる。
[0015] また、本発明の半導体装置の駆動方法は、電荷注入を行なう毎に、それぞれの書 き込み条件に応じた所定の電荷量が書き込まれた力どうかを、各書き込み条件に対 応する閾値検出条件で確認する動作を含むことを特徴とする。
[0016] 望ましくは、第一の書き込み条件で電荷注入を行い、当該電荷注入を行う時とは逆 向きのチャネル電流に基づき前記第一の書き込み条件での電荷注入による電荷書 き込み量を検出し、第一の所定の書き込み量になるまで前記第一の書き込み条件に よる電荷注入と電荷書き込み量の検出とを繰り返す工程と、前記第一の書き込み条 件よりもドレイン電圧を高くするかまたはソース'ドレインの空乏層が広がる方向にゥェ ル電圧を変化させた第二の書き込み条件で前記第一の書き込み条件による電荷注 入と同じ向きの電荷注入を行い、当該電荷注入時と同じ向きのチャネル電流に基づ き前記第二の電荷書き込み条件での電荷注入による電荷書き込み量を検出し、第 二の所定の書き込み量になるまで第二の書き込み条件による電荷注入と電荷書き込 み量の検出とを繰り返す工程とを含むことを特徴とする。
[0017] もしくは、第一の書き込み条件で電荷注入を行い、当該電荷注入を行う時と同じ向 きのチャネル電流に基づきから前記第一の書き込み条件での電荷注入による電荷 書き込み量を検出し、第一の所定の書き込み量になるまで前記第一の書き込み条件 による電荷書き込みと電荷書き込み量の検出とを繰り返す工程と、前記第一の書き 込み条件よりもドレイン電圧を高くする力またはソース'ドレインの空乏層が広がる方 向にゥエル電圧を変化させた第二の書き込み条件で前記第一の書き込み条件によ る電荷注入と同じ向きの電荷注入を行い、当該電荷注入時と同じ向きでなおかつ前 記第一の書き込み条件による電荷注入に対する電荷書き込み量検出条件よりもピン チオフ点をソース側にずらしたチャネル電流に基づき前記第二の書き込み条件での 電荷注入による電荷書き込み量を検出し、第二の所定の書き込み量になるまで前記 第二の書き込み条件による電荷注入と電荷書き込み量の検出とを繰り返す工程を含 むことを特徴とする。
[0018] 以上のような書き込み電荷量の検出法を用いることで、それぞれの書き込み電圧条 件における書き込み電荷量を正確にモニターすることができ、素子ごとの特性バラッ キを吸収し、蓄積電荷の分布形状を揃えることができる。
[0019] 本発明によれば、ソース ·ドレイン ·ゥエル領域が形成された半導体基板上に電荷蓄 積層を含む積層絶縁膜とその上に形成された第一のゲート電極とを有するトラップ型 不揮発性メモリセルの一つのメモリセルへ書き込みを行う際に、ゥエルに与えるゥエル 電圧とドレインに与えるドレイン電圧と第一のゲートに与えるゲート電圧との組み合わ せを書き込み条件として、 2以上の異なる書き込み条件で複数回書き込みを行うよう にしたことで、蓄積電荷の分布形状を台形状にすることができ、それによつて保持特 性を大幅に改善できる。また、メモリノードごとの書き込み電荷量及び分布形状のば らっきを低減することができる。しカゝも、ドレイン電圧またはゥエル電圧を変化させるよ うにしたことで、高 、ゲート電圧を用いる必要もな!/、。
図面の簡単な説明
[0020] [図 1]従来の代表的なトラップ型メモリである単純トランジスタ型の不揮発性メモリ素子 を説明するための平面図である。
[図 2a]図 1の 1—1，線断面図である。
[図 2b]図 1の II— ΙΓ線断面図である。
[図 3]従来の不揮発性メモリへの書き込み動作を示すフローチャートである。
[図 4]従来の方法により書き込みを行う際に、不揮発性メモリの各部に印加される電 圧パルスを示す図である。
[図 5]従来の方法により不揮発性メモリに書き込まれた電荷の量を検出する方法を説 明するための図である。
[図 6]従来の方法により不揮発性メモリに書き込まれた電荷の蓄積密度分布を示すグ ラフである。
圆 7]本発明の第 1の実施の形態に係る半導体装置の駆動方法により不揮発性メモリ の各部に印加される電圧パルスを示す図である。
[図 8]図 7の電圧パルスを用いて不揮発性メモリのノードに蓄積された電荷 (電子）の 密度分布を示すグラフである。
圆 9]本発明の他の実施の形態に係る半導体装置の駆動方法により不揮発性メモリ の各部に印加される電圧パルスを示す図である。
圆 10]本発明の第 2の形態に係る半導体装置の駆動方法により、複数の書き込み条 件でノードに電荷を書き込む際のフローチャートである。
[図 11]図 10のフローチャートに従ってノードへの書き込みを行う場合に、不揮発性メ モリの各部に印加される電圧パルスを示す図である。
圆 12a]図 10及び図 11の書き込み量検出動作を説明するための第一の書き込み条 件に対応する書き込み量検出条件 Aを説明するための図である。
圆 12b]図 10及び図 11の書き込み量検出動作を説明するための第二の書き込み条 件に対応する書き込み量検出条件 Bを説明するための図である。
圆 13a]図 10及び図 11の書き込み量検出動作の他の例を説明するための第一の書 き込み条件に対応する書き込み量検出条件 A'を説明するための図である。
圆 13b]図 10及び図 11の書き込み量検出動作の他の例を説明するための第二の書 き込み条件に対応する書き込み量検出条件 B'を説明するための図である。
[図 14]従来書き込み法による書き込みを行った場合の、閾値電圧 VTの書き込み時 間（Prog.Time)依存性を示す書き込み特性グラフである。
圆 15]本発明の実施例 1に係る駆動方法による書き込みを行った場合の、閾値電圧 VTの書き込み時間（Prog.Time)依存性を示す書き込み特性グラフである。
[図 16a]4種の書き込み条件を示す図である。
[図 16b]図 16aの条件を用 、て書き込みを行った後、 150°Cベータを行った場合の閾 値変動を示すグラフである。
[図 17]本発明が適用可能な TWINMONOS型の不揮発性メモリ素子を説明するた めの平面図である。 [図 18a]図 17の I— I'線断面図である。
[図 18b]図 17の II II，線断面図である。
[図 19]本発明の半導体装置の駆動方法により、 TWINMONOS型メモリの各部に印 カロされる電圧パルスの一例を示す図である。
[図 20]本発明の半導体装置の駆動方法により、 TWINMONOS型メモリの各部に印 カロされる電圧パルスの他の例を示す図である。
[図 21]本発明の半導体装置の駆動方法により、 TWINMONOS型メモリの各部に印 カロされる電圧パルスのさらに別の例を示す図である。
発明を実施するための最良の形態
[0021] 以下、添付した図面を参照して、本発明の望ましい実施の形態について詳細に説 明する。なお、ここでは、図 1及び図 2に示した一般的なトラップ型不揮発性メモリのメ モリノード 2へ電荷を書き込む場合を想定して ヽる。
[0022] 図 7は、本発明の第 1の形態に係る半導体装置の駆動方法によりメモリノード 2への 電荷を書き込む際のワードゲート WG、ビット線 Bl、ビット線 B2、及びゥエル (WELL )に与える電圧パルスを示したものである。
[0023] 図 7に示す様に、ソースとなるビット線 B1とゥエルを基準電圧として、ドレインとなるビ ット線 B2及び第一のゲート電極 (WG)に正の電圧を与えることで、ゲート電極下の反 転層中にソース力もドレインに向力つて電子電流が流れる。このとき、ドレイン領域周 辺はゥエルに対して逆ノ ィァスとなっている為、ドレイン領域周辺に空乏層が形成さ れ、高電界領域ができる。そして、ドレイン領域周辺の高電界効果によって生成され たチャネルホットエレクトロンが電荷蓄積層 7に注入され、一部が電荷蓄積層 7に蓄積 される。これにより、メモリノード 2を消去状態力 書き込み状態に変化させることがで きる。
[0024] なお、書き込み状態とは、ビット線 B2とゥエルを基準電圧として、ビット線 B1とワード ゲート WGに正の電圧を与えることにより、書き込み時とは逆に、ビット線 B2をソースと して、ビット線 B2からビット線 B1に向力つて電子電流を流した場合に、ビット線 B2近 傍の電荷蓄積層 7に蓄積された電子がその領域の仕事関数を正方向にシフトさせる 効果により、チャネル電流がある規定の電流値以下になる状態を意味する。 [0025] 本実施の形態に係る駆動方法では、書き込み時のビット線 B2電圧を 2段階とし、低 いビット線 B2電圧で書き込んだ後、高いビット線 B2電圧で書き込みを行う。前述した ように、チャネルホットエレクトロンはドレイン近傍の高電界効果によって生成される為 、ビット線 B2電圧を上げた場合、ドレイン (ビット線 B2)領域周辺の空乏層はさらにソ ース（ビット線 B1)方向に伸び、チャネルホットエレクトロンの生成位置もソース方向に ずれる。よって、図 7に示した本実施の形態に係る駆動方法を用いた場合、電荷蓄 積層 7に蓄積される電子の分布密度 (蓄積電子密度分布)を、図 8に示した台形状と することができる。台形状の蓄積電子密度分布は、高温保持試験における信号強度 の低下が小さい。
[0026] なお、後の書き込みにおけるビット線 B2電圧を、前の書き込みにおけるビット線 B2 電圧よりも IV以上高く設定することが望ましい。ビット線 B2に印加する電圧差を IV 以上とすることにより、前の書き込みによる電荷分布のピークと後の書き込みによる電 荷分布のピークとを十分に離すことができ、理想的な台形状の蓄積電荷分布を形成 することができる。
[0027] また、図 7ではビット線 B2電圧を高い電圧に変化させた力 2回目以降の書き込み を低い方向に変化させることでも同様の蓄積密度分布を形成することができる。しか し、 2回目以降の書き込みビット線 B2電圧を下げた場合、 1回目の書き込みで蓄積さ れた電子の影響によって、反転層を流れる電子電流量が大幅に低下し、書き込み時 のワードゲート WG電圧を大幅に上げる必要が生じる。それゆえ、本実施の形態では 、ビット線 B2電圧を高い電圧方向に変化させる。後で行う電子注入時のビット線 B2 電圧を上げた場合、前で行った電子注入による電子蓄積領域がピンチオフ点よりも 空乏層側に入るため、反転層を流れる電子電流量の低減を抑制することができる。
[0028] また、図 9に示すように、電子注入時のビット線 B2電圧を変えずに、ゥヱル (WELL )電圧を負方向に変化させることによつても、ドレイン (B2)領域周辺の空乏層を変化 させることができ、ビット線 B2電圧を変えた場合と同様の効果を得ることができる。
[0029] 通常、容量の大きなゥエル領域に短時間のパルスを与えてその電位を変化させるこ とは困難である。そこで、まず WELLにある電圧を与え、 WELL電圧が安定化するの に十分な時間が経過した後、ビット線 B2及びワードゲート WGにある電圧パルスを与 えることで、第一の書き込み条件による電荷注入時間を正確にコントロールする。そ して、第一の WELL電圧による 1回以上の書き込みの後、 WELLに第二の電圧を与 えて WELL電圧が安定ィ匕するのに十分な時間が経過した後、ビット線 B2及びワード ゲート WGにある電圧パルスを与えることで第二の書き込み条件による電荷注入を正 確にコントロールする。
[0030] このようにゥエル電圧を変更して書き込みを行う場合も、後の書き込みにおけるゥェ ル電圧を前の書き込みにおけるゥエル電圧よりも IV以上変化させることが望ましい。 電圧差を IV以上とすることにより、前の書き込みによる電荷分布のピークと後の書き 込みによる電荷分布のピークとを十分に離すことができ、理想的な台形状の蓄積電 荷分布を形成することができるからである。
[0031] 次に、本発明の第 2の実施の形態に係る半導体装置の駆動方法について説明す る。なお、本実施の形態においても、図 1及び図 2に示した一般的なトラップ型不揮 発性メモリのメモリノード 2へ電荷を書き込むものとする。
[0032] 図 10は、ノード 2に複数の書き込み条件で電荷を書き込む際の動作フローを示した ものである。また、図 11は、図 10の動作フローにしたがって書き込みを行う際のヮー ドゲート WG、ビット線 Bl、ビット線 B2、及びゥエル (WELL)に印加される電圧変化 を示したものである。
[0033] 図 10及び図 11に示すように、本実施の形態では、ステップ 11において、第一の書 き込み条件で 1回もしくは複数回の電子注入を行い、各電子注入の後に、ステップ 1 2において、電子注入量が所定の値に達しているかどうかをチェックする。チェックの 結果、電子注入量が第一の所定の値に達したならば、ステップ 13において、ビット線 B2電圧を第一の書き込み条件よりも高い第二の書き込み条件の電圧に変化させて 電子注入を行う。第二の書き込み条件による電子注入も 1回もしくは複数回行い、各 電子注入の後に、ステップ 14において、電子注入量が第二の所定の値に達したかど うかをチェックする。
[0034] 第一の書き込み条件による電子注入の際の書き込み量検出条件と、第二の書き込 み条件による電子注入の際の書き込み量検出条件とを異なるものとすることで、第一 及び第二の書き込み条件それぞれの電子注入量を所望の量に調整することが可能 である。その結果、素子間の蓄積電子分布密度及び分布形状のばらつきを低減でき 、書き込み時の電気特性のばらつきを改善することができる。
[0035] なお、図 11では、まずビット線 B2にある電圧を印加した状態で、ワードゲート WGに 電圧パルスを与え、ワードゲート WGに与える電圧パルスの時間で書き込み時間を制 御している。し力しながら、ワードゲート WGにある電圧を印加した状態で、ビット線 B2 に電圧パルスを与え、ビット線 B2に印加する電圧パルス時間で書き込み時間を制御 するようにしてちょい。
[0036] 次に、書き込み電荷量のチェック (検出）を行う方法について、図 12a及び図 12bを 用いて詳細に説明する。
[0037] 第一の書き込み条件による電荷注入においては、図 12aに示すように、書き込み時 とは逆向きのチャネル電流を用いて電荷書き込み量を検出する。この場合、書き込 み電荷 C1はチャネル電流に大きな影響を与え、チャネル電流がある電流値に達す るのに必要なワードゲート WGの閾値電圧をその値に応じて上昇させる。それゆえ、 ワードゲート WGの閾値電圧を用いて書き込み電荷 C1の量をモニターすることがで きる。
[0038] 他方、第一の書き込み条件よりも高いドレイン電圧を用いた第二の書き込み条件に よる電荷書き込みを行う際には、図 12bに示すように、電荷書き込み時と同じ向きの チャネル電流を用いて電荷書き込み量を検出する。この場合、書き込み電荷 C1はピ ンチオフ点よりもドレイン側に入り込んでいるためチャネル電流への影響は小さぐ第 二の電荷書き込み条件による書き込み電荷 C2の方がチャネル電流に大きな影響を 与える。それゆえ、書き込みの場合と同方向のチャネル電流を流すのに必要なヮー ドゲート WGの閾値電圧を用いて書き込み電荷 C2の量をモニターすることができる。
[0039] 次に、書き込み電荷量の別の検出法を図 13a及び図 13bを用いて説明する。
[0040] 第一の書き込み条件による電荷注入に対しては、図 13aに示すように、書き込み時 と同じ向きのチャネル電流を用いて電荷書き込み量を検出する。つまり、チャネル電 流がある電流値に達する為のワードゲート WG電圧を閾値電圧とし、ワードゲート WG の閾値電圧がある所定の値に達したか否かにより、電荷書き込み量が第一の所定の 量に達した力否かを判定する。この際、書き込み電荷 C1の分布中心よりもピンチオフ 点がドレイン側になるように、ドレイン電圧を十分下げておく。
[0041] 他方、第一の書き込み条件よりも高いドレイン電圧もしくはソース'ドレインの空乏層 が広がる方向にゥエル電圧を変化させた第二の書き込み条件による電荷の書き込み による電荷書き込み量の検出は、次のように行う。即ち、この場合も、図 13bに示すよ うに、書き込み時と同じ向きのチャネル電流を用いて電荷書き込み量を検出する。具 体的には、第一及び第二の電荷書き込み時と同じ向きでなおかつピンチオフ点をソ ース方向にずらしたチャネル電流がある電流値に達するためのワードゲート WGを閾 値電圧として、ワードゲート WGの閾値電圧がある所定の値に達した力否かにより、電 荷書き込み量が第二の所定の量に達した力否かを判定する。ピンチオフ点はドレイ ン電圧もしくはゥエル電圧をソース ·ドレインからの空乏層が広がる方向に変えること でソース側にシフトさせることができる。ピンチオフ点が第一の書き込み条件による電 荷分布の中心よりもソース側でなおかつ第二の書き込み条件による電荷分布の中心 よりもドレイン側の場合、チャネル電流は第二の書き込み条件による電荷の影響を大 きく受けるため、ワードゲート WGの閾値電圧を用いて書き込み電荷量 C2をモニター することができる。
[0042] 以上のような、書き込みフローを用いることで、メモリノードごとの書き込み電荷量お よび分布形状のバラツキを改善することが可能となる。また、蓄積電荷分布の形状を 台形状にすることで保持特性の大幅な向上を低バラツキで実現することができる。 (実施例 1)
次に、本発明の半導体装置の駆動方法を SONOS型不揮発メモリに用いた具体例 につ 、て詳細に述べる。評価に用 、たデバイス構造は図 1及び図 2に示したものと同 様である。第一のゲート絶縁膜 6として ISSG (In Situ Steam Generation)で形成し た酸ィ匕膜を用い、電荷蓄積膜 7として CVD— Si3N4膜を用い、第二のゲート酸化膜 8として CVD窒化膜上部を ISSGで酸ィ匕して形成した酸ィ匕膜を用いた。ゲート電極 1 の直下における上部酸ィ匕膜 Z窒化膜 Z下部酸ィ匕膜の各膜厚は 4nmZ4nmZ5nm である。
[0043] 図 14は、ビット線 B1をソース、ビット線 B2をドレインとし、 [ドレイン電圧（VD) =4V 、ワードゲート WG電圧（VG) =6V、ソース電圧（VS) =0V、ゥヱル電圧（VWELL) = 0V]の書き込み条件 (従来の書き込み条件)でノード 2に書込み (電荷注入)を行 つた場合の書込み特性である。閾値電圧 (VT)の検出は書き込み時とは逆に、ビット 線 B1をドレイン (VD= 1. 2V)、ビット線 B2をソース（VS = OV)とし、チャネル電流が 5E— 6Aになるワードゲート WG電圧を閾値電圧 (VT)として検出する方法を用いた ( 検出条件 A)。図 14から、書き込み時間の増大と共に、閾値電圧検出時のソース端 であるノード 2付近の蓄積電荷量が増し、閾値電圧 VTが上昇してゆくのがわかる。
[0044] 次に、第一の書き込み条件として [ドレイン電圧 (VD) =4V、ワードゲート WG電圧
(VG) =6V、ソース電圧（VS) =OV、ゥエル電圧（VWELL) =OV]を用いて 4 μ sec の間電荷書き込みを行った後、第二の書き込み条件として [ドレイン電圧 (VD) = 5V 、ワードゲート WG電圧（VG) =6V、ソース電圧（VS) =OV、ゥヱル電圧（VWELL) = OV]を用 ヽてノード 2に追加電荷注入を行った際の書き込み特性を図 15に示す。 ここでは、閾値電圧検出は検出条件 A [ビット線 B1をドレイン (VD= 1. 2V)、ビット 線 B2をソース (VS = OV)として、ビット線 B2からビット線 B1へ流れるチャネル電流か らワードゲート WGの閾値電圧を検出する条件]と、検出条件 B [B2をドレイン (VD = 1. 2V)、ビット線 B1をソース（VS = OV)としてビット線 B1からビット線 B2へ流れるチ ャネル電流からワードゲート WGの閾値電圧を検出する条件]を用いた。
[0045] 図 15に示すように、検出条件 Aでは追加書き込みによってほとんど閾値電圧 VTが 変化しないのに対して、検出条件 Bでは追加書き込みによって閾値電圧 VTが上昇 した。検出条件 Aで閾値電圧 VTがほとんど変化しない理由は、ノード 2の蓄積電荷 領域がピンチオフ点よりもソース側にあるため、閾値電圧 VTに対する第一の書き込 み条件による蓄積電荷の影響が大きぐ第二の書き込み条件による蓄積電荷がほと んど検知できないためである。一方、検出条件 Bでは、ピンチオフ点が第一の書き込 み条件による蓄積電荷分布中心と第二の書き込み条件による蓄積電荷分布中心と の間にあるため、第二の書き込み条件による蓄積電荷量を正確に検知できる。よって 、第二の書き込み条件による蓄積電荷を所望の量にコントロールすることができる。
[0046] 図 16aは、書き込み条件 A (従来の書き込み方法）： VG/VD = 6V/4V, 2 ^ sec , B:VG/VD = 6V/4V, 2 ^ sec→VG/VD = 6. 5V/4. 5V, 1 ^ sec, C :VG /VD = 6V/4V, 4 μ sec→VG/VD = 6V/5V, 2 μ sec D :VG/VD = 6V/4 V, 4 μ sec→VG/VD = 6V/7V, 1 secを示し、図 16bは、書き込み条件 A乃至 Dによる書き込みを行つた場合の、 150°Cベータによる閾値電圧 VTの変動を示した ものである。
[0047] 図 16bに示すように、書き込み条件 Bでは従来書き込み法 (書き込み条件 A)に対 して閾値電圧 VTの変動量の低減効果は見られな力つた。これに対して、ドレイン電 圧を 1回目の書き込み条件に比べて IV以上増大させた書き込み条件 C及び書き込 み条件 Dでは閾値電圧 VTの変動量の低減効果が見られ、保持特性が改善されて 、ることが分力る。
[0048] なお、書き込み条件 Bで効果がな力つた原因は、第二の書き込み条件のドレイン電 圧の増大量が 0. 5Vと小さいために、書き込み電荷の分布中心があまりずれず、理 想的な台形状の蓄積電子分布にならな力つたためと考えられる。しかし、ソース'ドレ インの不純物濃度プロファイルをより緩やかにすれば、ピンチオフ点が移動しやすく なり、 IV未満の印加電圧の変化量でも保持特性の改善効果が得られる。
[0049] 以上のようにして、本発明の半導体装置の駆動方法を用いることで、蓄積電荷分布 の形状を制御性よく台形状にすることができ、保持特性を向上できることを実証でき た。
(実施例 2)
本発明の半導体装置の駆動方法を TWINMONOS型トラップメモリに適用した場 合について詳細を説明する。
[0050] 図 17は TWINMONOS型トラップメモリの平面図であり、図 18aは、図 17の Ι— Γ 線断面図、図 18bは、図 17の II— ΙΓ線断面図である。
[0051] TWINMONOS型トラップメモリの場合、ワードゲート 11 (WG)の両脇にゲート間 絶縁膜 13を介して設置されたコントロールゲート 12 (CG1、CG2)がー対の第一の ゲート電極を構成し、ワードゲート 11がそれらに挟まれた第二のゲート電極を構成す る。
[0052] 各コントロールゲート 12の下には、第一のゲート絶縁膜 6、電荷蓄積膜 7、第二のゲ ート絶縁膜 8が形成されている。コントロールゲート CG1の下に位置する電荷蓄積領 域がノード 1、コントロールゲート CG2下の電荷蓄積領域力 ード 2となる。 [0053] また、ワードゲート 11の下には、ワードゲート用ゲート絶縁膜 14が形成されている。
[0054] 図 19は、本発明の半導体装置の駆動方法を、図 18のトラップメモリに適用してメモ リノード 2へ電荷を書き込む場合の、ワードゲート WG、コントロールゲート CGI, CG2 、ビット線 Bl, B2、及びゥヱル (WELL)に印加される電圧パルスを示したものである
[0055] 図 19に示す様に、ソースとなるビット線 B1とゥエルを基準電圧として、ドレインとなる ビット線 B2、第一のゲート電極 CG1、 CG2及びワードゲート WGに正の電圧を与える ことで、ゲート電極下の反転層中をソース力もドレイン向力つて電子電流が流れる。な お、ドレイン領域はゥエルに対して逆バイアスとなっている為、ドレイン周辺に空乏層 が形成され、高電界領域ができる。このとき、ドレイン近傍の高電界効果によって生 成されたチャネルホットエレクトロンが電荷蓄積層 7に注入され、一部が電荷蓄積層 7 に蓄積されることでノード 2を消去状態力 書き込み状態に変化させることができる。
[0056] 本実施例では、書き込み時のビット線 B2電圧を 2段階とし、低 、ビット線 B2電圧で 書き込んだ後、高いビット線 B2電圧で書き込みを行っている。前述したように、チヤネ ルホットエレクトロンはドレイン近傍の高電界効果によって生成される。ビット線 B2電 圧を上げた場合、ドレイン (ビット線 B2)領域付近の空乏層はさらにソース (ビット線 B 1)方向に伸び、チャネルホットエレクトロンの生成位置もソース方向にずれる。よって 、図 19に示した電圧パルスを用いた書き込みにより、図 8に示した台形状の蓄積電 子密度分布を形成することができる。
[0057] 図 19では、ビット線 B2電圧を高い電圧に変化させた力 2回目以降の書き込みを 低 、方向に変化させることでも同様の蓄積密度分布を形成することができる。しかし、 2回目以降の書き込みビット線 B2電圧を下げた場合、 1回目の書き込みで蓄積され た電子の影響によって、反転層を流れる電子電流量が大幅に低下し、書き込み時の ゲート電圧 VGを大幅に上げる必要が生じる。そこで、本実施例においても第 1の実 施の形態で説明した場合と同様に、ビット線 B2電圧を高い方へ変化させる。後で行 う電子注入時のビット線 B2電圧を上げた場合、前で行った電子注入による電子蓄積 領域がピンチオフ点よりも空乏層側に入るため、反転層を流れる電子電流量の低減 を抑制することができる。 [0058] また、図 20〖こ示すよう〖こ、電子注入時のビット線 B2電圧を変えずに、 WELL電圧 を負方向に変化させることによつても、ドレイン (ビット線 B2)領域近傍の空乏層を変 ィ匕させることができ、ビット線 B2電圧を変えた場合と同様の効果を得ることができる。
[0059] 通常、容量の大きな WELL領域に短時間のパルスを与えてその電位を変化させる ことは困難である。そこで、まず WELLにある電圧を与え、 WELL電圧が安定した後 、ビット線 B2及びコントロールゲート CG2にある電圧パルスを与えることで第一の書 き込み条件による電荷注入時間を正確にコントロールする。そして、第一の WELL電 圧による 1回以上の書き込みの後、 WELLに第二の電圧を与えておき、ゥエル電圧 の安定に十分な時間が経過した後、ビット線 B2及びコントロールゲート CG2にある電 圧パルスを与えることで第二の書き込み条件による電荷注入時間を正確にコントロー ルする。
[0060] ノード 2への書き込みは、図 10に示した動作フロート同様に行うことができる。ここで は、図 21に示すように、第一の書き込み条件で 1回もしくは複数回の電子注入を行 い、電子注入を行う毎に、電子注入量が第一の所定の値に達しているかどうかチエツ クする。そして、電子注入量が第一の所定の値に達した後、ビット線 B2電圧が第一 の書き込み条件よりも高!、第二の書き込み条件で電子注入を行う。第二の書き込み 条件による電子注入も、 1回もしくは複数回で行い、電子注入を行う毎に電子注入量 が第二の所定の値に達したかどうかのチェックを行う。このとき、第一の書き込み条件 による電子注入の後の書き込み量検出条件と、第二の書き込み条件による電子注入 の後の書き込み量検出条件を変えることで、第一及び第二の書き込み条件での電子 注入量をそれぞれ所望の量に調整することが可能となる。つまり、素子間の蓄積電子 分布密度及び分布形状のばらつきを低減でき、書き込み時の電気特性のばらつきを 改善することができる。
[0061] なお、図 21では、まずビット線 B2、ワードゲート WG、コントロールゲート CGIにある 電圧を印加後にコントロールゲート CG2に電圧パルスを与え、コントロールゲート CG 2の電圧パルスの時間で書き込み時間を制御している力 ビット線 B2、ワードゲート WG、コントロールゲート CG2にある電圧を印加した後にコントロールゲート CGIに電 圧パルスを与え、コントロールゲート CG1の電圧パルス時間で書き込み時間を制御 してもよい。また、ビット線 B2、コントロールゲート CGI, CG2に対してある電圧を印 加した後、ワードゲート WGに電圧パルスを与え、ワードゲート WGの電圧パルス時間 で書き込み時間を制御してもよい。あるいは、ワードゲート WG、コントロールゲート C Gl, CG2に対してある電圧を印加した後、ビット線 B2に電圧パルスを与え、ビット線 B2の電圧パルス時間で書き込み時間を制御するようにしてもょ 、。
[0062] 書き込み電荷量の検出法は、まず、第一の書き込み条件による電荷注入にぉ 、て は、書き込み時とは逆向きのチャネル電流を利用して電荷書き込み量を検出する。 次に、第一の書き込み条件よりも高いドレイン電圧を用いた第二の書き込み条件によ る電荷を書き込む際には、電荷書き込み時と同じ向きのチャネル電流を利用し、その 閾値電圧に基づいて第二の電荷書き込み条件の電荷書き込み量を検出する。この 場合、第一の書き込み条件による書き込み電荷はピンチオフ点よりもドレイン側に入 り込んでおりチャネル電流への影響は小さぐ第二の電荷書き込み条件による書き込 み電荷の方がチャネル電流に大きな影響を与える。よって、コントロールゲート CG2 の閾値電圧を用いて書き込み電荷量 C2をモニターすることができる。
[0063] 次に、書き込み電荷量の他の検出法について説明する。
[0064] 第一の書き込み条件による電荷注入においては、書き込み時と同じ向きのチヤネ ル電流を利用して電荷書き込み量を検出する。つまり、チャネル電流がある電流値 に達する為のコントロールゲート CG2電圧を閾値電圧とし、コントロールゲート CG2 の閾値電圧がある所定の値に達したか否かを判定する。この際、第一の書き込み条 件による書き込み電荷の分布中心よりもピンチオフ点がドレイン側になるように、ドレ イン電圧を十分下げておく。
[0065] 第一の書き込み条件よりも高 、ドレイン電圧もしくはソース ·ドレインの空乏層が広 力 方向にゥエル電圧を変化させた第二の書き込み条件による電荷の書き込みに対 しては、第一及び第二の電荷書き込み時と同じ向きでなおかつピンチオフ点をソー ス方向にずらしたチャネル電流を利用してコントロールゲート CG2の閾値電圧が所 定の値に達した力否かを判定する。なお、ピンチオフ点はドレイン電圧もしくはゥエル 電圧をソース'ドレイン力もの空乏層が広がる方向に変えることでソース側にシフトさ せることができる。ピンチオフ点が第一の書き込み条件による電荷分布の中心よりもソ ース側でなおかつ第二の書き込み条件による電荷分布の中心よりもドレイン側の場 合、チャネル電流は第二の書き込み条件による電荷の影響を大きく受けるため、コン トロールゲート CG2の閾値電圧を用いて第二の書き込み条件による書き込み電荷量 をモニターすることができる。
[0066] 以上のように、本発明の半導体不揮発性メモリの駆動方法を TWINMONOS型メ モリに用いても、台形状の蓄積電荷分布を形成することができ、保持特性を改善する ことができる。
[0067] なお、 、ずれか一方のコントロールを持たな!、MONOS型メモリ（第一のゲート電 極に絶縁膜を介して隣接する第二のゲート電極を有するトラップ型不揮発性メモリセ ル）に対しても本発明は適用可能である。

Claims

請求の範囲
[1] ソース'ドレイン'ゥエル領域が形成された半導体基板上に、電荷蓄積層を含む積 層絶縁膜とその上に形成された第一のゲート電極とを有するトラップ型不揮発性メモ リセルを含む半導体装置の駆動方法にぉ 、て、
前記ゥエルに与えるゥエル電圧と前記ドレインに与えるドレイン電圧と前記第一のゲ ートに与えるゲート電圧との組み合わせを書き込み条件として、一つのメモリノードに 対して二つ以上の異なる書き込み条件で複数回電荷注入することを特徴とする半導 体装置の駆動方法。
[2] 請求項 1に記載の半導体装置の駆動方法にお!、て、
前記トラップ型不揮発性メモリセルは、前記第一のゲート電極に絶縁膜を介して隣 接しまたは一対の前記第一のゲート電極に絶縁膜を介して挟まれ、かつ前記半導体 基板上にゲート絶縁膜を介して形成された第二のゲート電極をさらに備えていること を特徴とする半導体装置の駆動方法。
[3] 請求項 1または請求項 2に記載の半導体装置の駆動方法にぉ 、て、
後で行なう電荷注入のドレイン電圧がそれよりも前で行なう電荷注入のドレイン電圧 よりも高いことを特徴とする半導体装置の駆動方法。
[4] 請求項 1または請求項 2に記載の半導体装置の駆動方法にぉ 、て、
後で行なう電荷注入のゥエル電圧がそれよりも前で行なうゥエル電圧よりもソース'ド レインの空乏層が広がる極性で高いことを特徴とする半導体装置の駆動方法。
[5] 請求項 3に記載の半導体装置の駆動方法にお 、て、
後で行なう電荷注入のドレイン電圧がそれよりも前に行なう電荷注入のドレイン電圧 よりも IV以上高いことを特徴とする半導体装置の駆動方法。
[6] 請求項 4に記載の半導体装置の駆動方法にお 、て、
後で行なう電荷注入のゥエル電圧とそれよりも前に行なう電荷注入のゥエル電圧と の電圧差が IV以上であることを特徴とする半導体装置の駆動方法。
[7] 請求項 1または請求項 2に記載の半導体装置の駆動方法にぉ 、て、
電荷注入を行なう毎に、前記書き込み条件に応じた所定の電荷量が書き込まれた かどうかを、各書き込み条件に対応する閾値検出条件で確認することを特徴とする半 導体装置の駆動方法。
[8] 請求項 7に記載の半導体装置の駆動方法にお 、て、
第一の書き込み条件で電荷注入を行い、当該電荷注入を行う時とは逆向きのチヤ ネル電流を利用して前記第一の書き込み条件での電荷注入による電荷書き込み量 を検出し、第一の所定の書き込み量になるまで前記第一の書き込み条件による電荷 注入と電荷書き込み量の検出とを繰り返す工程と、
前記第一の書き込み条件よりもドレイン電圧を高くする力またはソース'ドレインの空 乏層が広がる方向にゥエル電圧を変化させた第二の書き込み条件で前記第一の書 き込み条件による電荷注入と同じ向きの電荷注入を行い、当該電荷注入時と同じ向 きのチャネル電流を利用して第二の書き込み条件での電荷注入による電荷書き込み 量を検出し、第二の所定の書き込み量になるまで前記第二の書き込み条件による電 荷注入と電荷書き込み量の検出とを繰り返す工程とを含むことを特徴とする半導体 装置の駆動方法。
[9] 請求項 7に記載の半導体装置の駆動方法にお 、て、
第一の書き込み条件で電荷注入を行い、当該電荷注入を行う時と同じ向きのチヤ ネル電流を利用して前記第一の書き込み条件での電荷注入による電荷書き込み量 を検出し、第一の所定の書き込み量になるまで前記第一の書き込み条件による電荷 書き込みと電荷書き込み量の検出とを繰り返す工程と、
前記第一の書き込み条件よりもドレイン電圧を高くする力またはソース'ドレインの空 乏層が広がる方向にゥエル電圧を変化させた第二の書き込み条件で前記第一の書 き込み条件による電荷注入と同じ向きの電荷注入を行い、当該電荷注入時と同じ向 きでなおかつ前記第一の書き込み条件による電荷注入に対する電荷書き込み量検 出条件よりもピンチオフ点をソース側にずらしたチャネル電流を利用して前記第二の 書き込み条件での電荷注入による電荷書き込み量を検出し、第二の所定の書き込 み量になるまで前記第二の書き込み条件による電荷注入と電荷書き込み量の検出と を繰り返す工程とを含むことを特徴とする半導体装置の駆動方法。
[10] 電荷トラップ層に信号電荷を局所的に蓄積するトラップ型メモリセルを含む半導体 装置の駆動方法において、 台形状の電荷蓄積分布を形成するように電荷注入を行うことを特徴とする半導体装 置の駆動方法。
電荷トラップ層に信号電荷を局所的に蓄積させるトラップ型メモリセルを含む半導 体装置において、
前記電荷トラップ層に前記信号電荷を書き込んだ状態のとき、ドレイン端からの電 子密度分布がソースに向力つて台形状であることを特徴とする半導体装置。
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