JP2006024938A - 電荷トラッピング不揮発性メモリおよびそのゲートバイゲート消去のための方法 - Google Patents

電荷トラッピング不揮発性メモリおよびそのゲートバイゲート消去のための方法 Download PDF

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Abstract

【課題】多重ゲートメモリセルは、半導体本体および前記半導体本体に連続的に配置された複数のゲートを有する。
【解決手段】前記半導体本体の電荷蓄積構造は、前記複数のゲート中のゲートの下方に電荷トラッピング位置を具備する。連続した最初のゲートおよび最後のゲートに近接する前記半導体本体に、ソースおよびドレーンバイアス電圧を伝導する回路、および、前記複数のゲートに、ゲートバイアス電圧を伝導する回路を有する。多重ゲートメモリセルは、いくつかの、またはすべての前記ゲートの間の電荷蓄積位置と共に、連続した前記複数のゲートの下方に、連続した多重ゲートチャネル領域を具備する。
【選択図】図４

Description

本発明は集積回路不揮発性メモリデバイスに関し、さらに詳しくは、新規性のあるメモリセル、および、そのようなデバイスの動作方法に関する。
（関連出願）
本願は、２００４年７月６日に出願された米国の仮出願第６０／５８５，６５８号、および２００４年７月６日に出願された米国の仮出願第６０／５８５，６５７号の利益を主張する。
電荷蓄積に基づくＥＥＰＲＯＭおよびフラッシュメモリとして公知の、電気的にプログラム可能で、消去可能な不揮発性メモリ技術は、さまざまな最新用途で用いられる。ＥＥＰＲＯＭおよびフラッシュメモリに対して多くのメモリセル構造が用いられる。集積回路の寸法が縮小するにつれて、電荷トラッピング誘電体層に基づくメモリセル構造に対して、その製造プロセスの計測可能性および簡単さのために、より大きい関心を集めている。電荷トラッピング誘電体層に基づくメモリセル構造には、例えば、産業名ＮＲＯＭ、ＳＯＮＯＳ、ＭＯＮＯＳ、およびＰＨＩＮＥＳで知られる構造がある。これらのメモリセル構造は、窒化シリコンなどの電荷トラッピング誘電体層に電荷をトラップすることによりデータを保存する。負荷電がトラップされるとき、メモリセルのしきい値電圧は増加する。電荷トラッピング層から負荷電を取り去ることによって、メモリセルの前記しきい値電圧は低下する。
図１は、従来技術のＳＯＮＯＳ型の電荷トラッピングメモリセルの略図である。基板は、ソースおよびドレーン端子１５および１６として機能するｎ+ドーピングされた領域、ならびに、前記端子１５と１６の間のｐドーピングされたチャネル領域１７を具備する。メモリセルの残りの部分は、基板に接触する形で底部誘電体１４と、底部誘電体１４に接触して電荷トラッピング材料１３と、電荷トラッピング材料１３に接触して上部誘電体１２と、上部誘電体１２に接触してゲート１１と、を有する電荷トラッピング構造を具備する。代表的な上部誘電体には、およそ５〜１０ナノメートルの厚さを有する二酸化シリコンおよび酸化窒化シリコン、または、例えばＡｌ2Ｏ3を含む他の同様の高誘電定数材料がある。代表的な底部誘電体には、およそ３〜１０ナノメートルの厚さを有する二酸化シリコンおよび酸化窒化シリコン、または、他の同様の高誘電定数材料がある。この型の電荷トラッピング構造に対する代表的電荷トラッピング材料には、およそ３から９ナノメートルの厚さを有する窒化シリコン、または、酸化窒化シリコン、Ａｌ2Ｏ3やＨｆＯ2やその他の金属酸化物を含む他の同様の高誘電定数材料がある。電荷トラッピング材料は、電荷トラッピング材料のポケットまたは粒子の不連続な集合、または、図に示すような連続した層である。
メモリセルに対する端子１５、１６は、メモリセルの読出し、プログラミング、および消去に用いられるバイアス配置において、ソースおよびドレーンとして機能する。端子１５、１６を形成するドーピングされた領域は、通常、半導体基板に注入された不純物を有し、チャネル領域１７の導電性型と反対の導電性型を有する伝導性の端子を形成する。不純物の注入手法は注入された不純物の半導体基板への拡散を生じ、パターン描画技術を用いた達成可能最小寸法の縮小にもかかわらず、端子１５と１６の間のチャンネル長縮小の可能性を制限する。
図２（Ａ）および（Ｂ）は、高いしきい値状態にメモリセルをプログラムするために、基板から電荷トラッピング構造へのＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを誘発する従来技術の１つのバイアス配置を図示する。図２（Ａ）は、ゲートバイアス電圧Ｖｇ、ソースバイアス電圧Ｖｓ、ドレーンバイアス電圧Ｖｄ、および基板バイアス電圧Ｖｂを示すテーブルであり、この従来技術の配置によって、図２（Ｂ）で図示されるような電子トンネリングを生じる。
図３は、ＮＡＮＤ型のアレイ構造のために連続的に配置された従来技術のＳＯＮＯＳ型セルを示し、選択されたセルをプログラムするバイアス配置を示している。図３の連続したセルは、ｎ+ドーピングされた領域２０〜２６、選択ゲートＳＬＧ１およびＳＬＧ２、ならびに、ワード線ＷＬ1〜ＷＬ4を有する。電荷蓄積構造２７〜３０を、それぞれワード線ＷＬ1〜ＷＬ4の下方、ならびに、ドーピングされた領域２１と２２の間、ドーピングされた領域２２と２３の間、ドーピングされた領域２３と２４の間、および、ドーピングされた領域２４と２５の間のチャネル領域３１〜３４の上方に設ける。ドーピングされた領域２０および２６は、それぞれ、ビット線またはビット線ＢＬ1およびＢＬ2に対する接点として機能する。選択ゲートＳＬＧ１およびＳＬＧ２、ドーピングされた領域２０および２１、ならびに、ドーピングされた領域２５および２６によって形成される選択トランジスタは、それぞれ、前記連続したメモリセルをビット線ＢＬ1およびＢＬ2と接続するか、または、前記連続したメモリセルをビット線ＢＬ1およびＢＬ2から隔離するように機能する。ＷＬ1におけるメモリセルなどの前記連続したメモリセル中で選択されたメモリセルをプログラムするために、バイアス配置を図示のように適用し、ＢＬ1は、アース（ＦＮ注入で前記選択されたセルをプログラムするため）、または、供給ポテンシャルＶｃｃ（前記選択されたセルのプログラミングを抑制するため）のいずれかに結合される。選択ゲートＳＬＧ１は、ビット線ＢＬ1をドーピングされた領域２１と結合するために供給ポテンシャルＶｃｃを印加される。選択ゲートＳＬＧ２は、ビット線ＢＬ2をドーピングされた領域２５から隔離するためにゼロボルトまたはアースを得る。本実施例ではＷＬ1であるところの前記選択されたセルのワード線は、およそ１８Ｖの高電圧を印加され、その間、基板はアースされている。選択されないセルのワード線は、およそ１０Ｖの電圧を印加され、その電圧は、それらの個々のチャネル領域において極性反転を誘発するために十分であるが、有意な電荷注入を生じさせるためには不十分である。図３に示すように、ドーピングされた領域が、個々のチャネル領域の間に形成される。
このように、従来のメモリセルサイズについての１つの制限が、ソースおよびドレーン端子に対する半導体基板におけるディフージョンラインの利用から生じる。前記ディフージョンラインの形成に用いられる不純物の拡散が、注入がなされた位置を超えて広がり、前記ドーピングされた領域サイズを増加させ、セルサイズについての他の制限を生じさせ、パンチスルーの防止に対する最小チャンネル長を包含する。
ディフージョンラインの利用にともなう課題を克服する１つのアプローチが開発されてきており、そのアプローチは、メモリセル中の電荷蓄積構造に隣接した制御電極を用いて、基板中に伝導性反転領域を誘発し、前記動的に設けられた反転領域がソースおよびドレーン端子として機能することに基づいている。注入が全く関係しないため、製造プロセスの最小機能寸法に従って、より正確に前記反転領域の寸法を制御できる。Ｓａｓａｇｏ ｅｔ ａｌ．， “９０−ｎｍ−ｎｏｄｅ ｍｕｌｔｉ−ｌｅｖｅｌ
ＡＧ−ＡＮＤ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｗｉｔｈ ｃｅｌｌ ｓｉｚｅ
ｏｆ ｔｒｕｅ ２Ｆ2／ｂｉｔ ａｎｄ ｐｒｏｇｒａｍｍｉｎｇ ｔｈｒｏｕｇｈｐｕｔ ｏｆ １０ ＭＢ／ｓ，” ＩＥＤＭ， ２００３， ｐａｇｅｓ ８２３−８２６ （笹子他の「真の２Ｆ2／ビットのセルサイズおよび１０ＭＢ／ｓのプログラミングスループットを有する９０ｎｍのノード多準位ＡＧ−ＡＮＤ型フラッシュメモリ」 ＩＥＤＭ、２００３年発行８２３〜８２６ページ）、および、Ｕｎｉｔｅｄ Ｓｔａｔｅｓ
Ｐａｔｅｎｔ Ａｐｐｌｉｃａｔｉｏｎ Ｐｕｂｌｉｃａｔｉｏｎ Ｎｏ．ＵＳ ２００４／００８４７１４ ｂｙ Ｉｓｈｉｉ ｅｔ ａｌ．（石井他の米国特許出願公報 第ＵＳ ２００４／００８４７１４号）を参照のこと。笹子他のアシストゲート方式は、さまざまな形で浮動ゲートメモリデバイスに適用されるいわゆる「分割ゲート」技術の拡張と見なされるかもしれない。分割ゲートデバイスに関連した背景については、チャンの米国特許第５，４０８，１１５号を参照のこと。
容易に製造され、高密度用途をサポートする不揮発性メモリのためのメモリ技術を提供することが望ましい。
多重ゲートメモリセルに基づく集積回路メモリデバイスについて記述する。そのようなデバイスの実施例は、半導体本体および前記半導体本体に連続的に配置された複数のゲートを有する。前記半導体本体の電荷蓄積構造は、複数のゲート中の２つ以上のゲートの下方に電荷トラッピング位置を具備する。最初のゲートおよび最後のゲートに近接する前記半導体本体において、それぞれ連続的に位置する第１および第２の端子位置へ、ソースおよびドレーンバイアス電圧を伝導する回路、および、前記複数のゲートへゲートバイアス電圧を伝導する回路を有する。多重ゲートメモリセルは、前記第１と第２の端子位置間における、連続した前記複数のゲートの下方に、連続した多重ゲートチャネル領域を具備する。いくつかの実施例では、所与の多重ゲートメモリセルに対し、連続した前記すべてのゲートの下方に電荷トラッピング位置を有し、すべてのゲートは、データ記憶用の制御ゲートとして用いられる。他の実施例では、連続した前記すべてのゲートがデータ記憶用の制御ゲートとして用いられるわけではない。一実施例では、一つおきのゲートがデータ記憶用の制御ゲートとして用いられ、連続して位置する他のゲートが、前記メモリセルの前記蓄積位置間の分離を改善するために用いられる。
前記多重ゲートメモリセルの実施例では、データが、連続した前記複数のゲート中の２つ以上、または、すべてのゲートの下方の２つの位置に記憶され、その結果、データ記憶用の制御ゲート毎に２つの蓄積位置が用いられる。
実施例では、ソースおよびドレーンバイアス電圧を伝導する回路は、ビット線として配置された導電性材料を有し、ゲートバイアス電圧を伝導する回路は、ワード線として配置された導電性材料を有する。例えば、前記半導体本体に第１および第２のドーピングされた領域が設けられ、前記最初のゲートに連続して隣接する端子位置、および、前記最後のゲートに連続して隣接する端子位置を提供する。前記ドーピングされた領域は、前記半導体本体の導電性型と反対の導電性型を有し、ソースおよびドレーン端子として機能する。他の実施例では、前記第１および第２の端子位置は、前記多重ゲートメモリセルの前蓄積位置へのアクセスの間に前記基板に誘発される反転領域によって提供される。いくつかの実施例では、選択トランジスタなどのデバイスを有し、前記第１および第２の端子位置の少なくとも一方として機能する前記ドーピングされた領域または反転領域を、選択的にビット線に接続する。
多重ゲートメモリセルを具備する集積回路デバイスは、ソースおよびドレーンバイアス電圧を伝導する前記回路、ならびに、ゲートバイアス電圧を伝導する前記回路を制御するコントローラで実行され、前記メモリセルを作動させるバイアス配置を確立する。一実施例では、前記コントローラで提供されるバイアス配置は、高いしきい値状態を確立するために、前記セルに連続して配置された選択されたゲートの下方の前記電荷トラッピング位置への電子注入トンネリングを誘発するプログラムバイアス配置を有する。プログラミングの間、前記チャネル領域に極性反転を誘発し、前記電子トンネリングをサポートするに十分な大きさの選択されたゲートバイアス電圧が、連続して配置された別の制御ゲートまたは他のすべての制御ゲートに印加される。電子注入によるプログラミングを有する実施例では、前記コントローラで提供されるバイアス配置は、低しきい値状態を確立するために、消去される前記電荷蓄積位置への電子射出または正孔注入を誘発する消去バイアス配置を有する。
制御ゲート毎に２つの蓄積位置を利用する実施例を含み、前記多重ゲートメモリセルを有する集積回路の実施例では、コントローラは、連続した複数のゲートの内の２つ以上の各ゲートの下方の電荷トラッピング位置にデータを保存するバイアス配置を確立するために、ソースおよびドレーンバイアス電圧を伝導する前記回路、ならびに、ゲートバイアス電圧を伝導する前記回路を制御する。一実施例では、前記コントローラで提供されるバイアス配置は、低しきい値状態を確立するために、前記セルに連続して配置された選択されたゲートの下方の前記２つの電荷蓄積位置の内の選択された一方の前記電荷トラッピング位置への熱正孔注入トンネリングを誘発するプログラムバイアス配置を有
する。選択された制御ゲートの下方の選択された電荷蓄積位置のプログラミングの間、前記チャネル領域に極性反転を誘発し、前記正孔トンネリングをサポートするに十分な大きさのバイアス電圧が、連続して配置された別のゲートまたは他のすべてのゲートに印加される。正孔注入によるプログラミングを有する実施例では、前記コントローラで提供されるバイアス配置は、高いしきい値状態を確立するために、消去される前記電荷蓄積位置への電子注入を誘発する消去バイアス配置を有する。制御ゲート毎に２つの蓄積位置を利用する実施例を含み、前記多重ゲートメモリセルを有する集積回路の実施例では、コントローラは、前記多重ゲートメモリセルに連続して配置された選択されたゲートの下方の蓄積位置を消去する一方で、連続した別のゲートの下方の蓄積位置を消去することのない消去処理手順に従って、いくつかの実施例では熱正孔消去を含む消去のためのバイアス配置を適用する。
いくつかの実施例では、前記コントローラで提供されるバイアス配置は読出しバイアス配置を有し、そのバイアス配置下では、選択された制御ゲートが読出し電圧を印加され、他の蓄積位置上方の制御ゲートが、前記多重ゲートチャネル領域に極性反転を誘発するための電圧を印加され、前記選択されたメモリ位置の読出しをサポートする。
また、集積回路メモリデバイスを作動させる方法が記述され、前記デバイスは、上述した多重ゲートメモリセルを有し、前記方法は、通常、オンチップコントローラによって制御される。前記方法は、選択されたゲートの下方の位置でデータを読み出すバイアス配置、選択されたゲートの下方の位置でデータをプログラムするバイアス配置、および、前記デバイスにおいて前記データを消去するバイアス配置を適用することからなる。前記方法の実施例では、プログラミングする前記バイアス配置は、前記多重ゲートチャネル領域における前記半導体本体に、基板バイアス条件を適用し、連続した前記最初の、および、最後のゲートの一方に近接する前記半導体本体に、ソースバイアス条件を適用し、連続した前記最初の、および、最後のゲートの他方に近接する前記半導体本体に、ドレーンバイアス条件を適用し、連続した前記複数のゲートにゲートバイアス条件を適用し、ここで、前記ゲートバイアス条件は、高しきい値状態を確立するために、連続して配置された選択されたゲートについての前記基板バイアス条件に比例し、前記選択されたゲートの下方の電荷トラッピング位置への電子注入電流を誘発するために十分な大きさのプログラム電圧を有し、前記他のゲートの下方の電荷蓄積位置への有意の電子注入を生じることなく、前記他のゲートの下方の前記多重ゲートチャネル領域において極性反転を誘発するために十分な大きさの連続した他のゲートについての極性反転電圧を有する。
前記方法の実施例では、消去する前記バイアス配置は、前記多重ゲートチャネル領域における前記半導体本体に、基板バイアス条件を適用し、連続した前記最初の、および、最後のゲートの一方に近接する前記半導体本体に、ソースバイアス条件を適用し、連続した前記最初の、および、最後のゲートの他方に近接する前記半導体本体に、ドレーンバイアス条件を適用し、連続した前記複数のゲートにゲートバイアス条件を適用し、ここで、前記ゲートバイアス条件は、前記低しきい値状態を確立するために、連続した前記ゲートの下方の前記電荷トラッピング位置からの電子射出または正孔注入を誘発するために十分な大きさの電圧を有する。
別の実施例では、消去する前記バイアス配置は、前記多重ゲートチャネル領域における前記半導体本体に、基板バイアス条件を適用し、連続した前記最初の、および、最後のゲートの一方に近接する前記半導体本体に、ソースバイアス条件を適用し、連続した前記最初の、および、最後のゲートの他方に近接する前記半導体本体に、ドレーンバイアス条件を適用し、連続した前記複数のゲートの下方の１つ以上の選択位置を消去するゲートバイアス条件を適用し、ここで、前記ゲートバイアス条件は、選択されたゲートにおいて低しきい値状態を確立するために、連続した選択されたゲートの下方の前記電荷トラッピング位置への正孔注入を誘発するために十分な大きさの電圧を有し、前記他のゲートの下方の前記多重ゲートチャネル領域において極性反転を誘発するために十分な大きさの連続した他のゲートについての極性反転電圧を有する。
前記方法の実施例による消去処理手順は、連続した前記複数のゲート中の消去されるゲートの２つ以上の要素を有する集合を同定し、ゲートの前記集合中の第１の選択されたゲートに、消去する前記ゲートバイアス条件を適用し、ソース端およびドレーン端の一方または両方に、前記第１の選択されたゲート下方の前記電荷蓄積位置へのバンド間トンネリングによる熱正孔注入を誘発し、ゲートの前記集合中の隣接する選択されたゲートに、消去する前記ゲートバイアス条件を適用し、ソース端およびドレーン端の一方または両方に、前記隣接する選択されたゲート下方の前記電荷蓄積位置へのバンド間トンネリングによる熱正孔注入を誘発し、前記集合中の全ゲートに、消去する前記ゲートバイアス条件を適用するまで反復する。
前記方法の実施例では、高しきい値状態および低しきい値状態によって表されるデータを判定するために読み出す前記バイアス配置は、前記多重ゲートチャネル領域における前記半導体本体に、基板バイアス条件を適用し、連続した前記最初の、および、最後のゲートの一方に近接する前記半導体本体に、ソースバイアス条件を適用し、連続した前記最初の、および、最後のゲートの他方に近接する前記半導体本体に、ドレーンバイアス条件を適用し、連続した前記複数のゲートにゲートバイアス条件を適用し、ここで、前記ゲートバイアス条件は、前記低しきい値状態に対するしきい値電圧より高く、連続して配置された選択されたゲートについての前記基板バイアス条件に比例する読出し電圧を有し、前記高しきい値状態より高く、他のゲート下方の前記多重ゲートチャネル領域において極性反転を誘発するために十分な大きさの連続した前記他のゲートについての極性反転電圧を有する。
本明細書に記述される多重ゲートメモリセルは、アレイ状に配置され、少なくとも１列に配置された多重ゲートメモリセルの前記複数のゲートと結合された複数のワード線と、前記複数のワード線と互いに直交し、前記複数のカラム中の１つ以上のカラムにおいて多重ゲートメモリセルに接続するために配置された複数のビット線と、少なくとも１列に配置された個々の多重ゲートメモリセルを、選択ゲート制御信号に対応する前記複数のビット線中の対応するビット線に接続するために配置された複数の選択ゲートと、前記選択ゲート制御信号を供給するために、少なくとも１列に配置された前記複数の選択ゲートと結合された選択線を具備する。さらに、コントローラは、前記複数のビット線、前記複数のワード線、および前記選択線を制御し、ソースおよびドレーンバイアス電圧を、アレイ状に配置された前記多重ゲートメモリセルに伝導し、ゲートバイアス電圧を、少なくとも１列に配置された前記多重ゲートメモリセル中の前記複数のゲートに伝導し、前記選択ゲート制御信号を供給する。
いくつかの実施例では、本明細書に記述される多重ゲートメモリセルおよび多重ゲートメモリセルアレイは、方法に従って製造される。第１の導電性型を有する半導体本体を提供し、前記半導体本体に電荷蓄積構造を形成し、第１のゲート導体層を前記電荷蓄積構造の上方に堆積させ、前記第１のゲート導体層をパターン描画し、前記電荷蓄積構造の上方に第１の複数のゲートを形成し、前記第１の複数のゲートは、前記半導体本体における第１の端子位置と第２の端子位置の間の連続した多重ゲートチャネル領域の上方に、間隔を有して連続的に配置され、前記第１の複数のゲートの少なくとも側壁上に絶縁層材料を形成し、前記第１の複数のゲート間の間隔を含み、前記絶縁層で前記第１の複数のゲートから絶縁された状態で、前記絶縁層の上方に第２のゲート導体層を堆積させ、前記半導体本体の上方に第２の複数のゲートを形成し、前記第１の複数のゲートおよび前記第２の複数のゲートは、前記半導体本体における前記第１の端子位置と前記第２の端子位置間の前記連続した多重ゲートチャネル領域の上方に、連続的に配置され、多重ゲートメモリセルを形成する。
本明細書に記述された前記多重ゲートメモリセルの実施例では、連続した前記ゲートは短距離によって相互に分離され、前項に記述するように製造された実施例に対しては、前記制御ゲートの前記側壁上の前記絶縁層の厚さによって相互に分離される。そのような距離は、前記連続した多重ゲートのチャンネルにおいて実質的に前記ゲート長より小さく、前記個々のゲートに対して、１００ナノメートル未満の距離である。
本発明の他の態様および利点は、以下の図面、詳細な説明、およびクレームを参照することによって理解される。
図４〜図５１を参照しながら、本発明の実施例の詳細な説明をする。
一般に本明細書に用いられるように、プログラミングは、選択された蓄積位置のしきい値電圧をビットごとに設定することを示し、および、消去は、蓄積位置の選択されたブロックのしきい値電圧、または、選択された蓄積位置を、全アレイまたはアレイのセクタのフラッシュ消去を含む「消去条件」に設定することを示す。データは、本発明の実施例において次の処理手順によって書き込まれる。すなわち、最初に、指定されたブロックに対して、ブロック中の蓄積位置を、通常、高しきい値状態または低しきい値状態の一方であるところの消去しきい値に設定する消去プロセスを実行し、次に、ブロック中の蓄積位置に対して、選択された蓄積位置を、通常、高しきい値状態または低しきい値状態の他方であるところのプログラム状態に設定するプログラム処理を実行し、この間、ブロック中の選択されない蓄積位置は消去状態のまま放置される。本明細書に記述される技術の実施例は、プログラミングが、蓄積位置のしきい値電圧を増加させることを示し、消去が、蓄積位置のしきい値電圧を低下させることを示す製品および方法、ならびに、プログラミングが、蓄積位置のしきい値電圧を低下させることを示し、消去が、蓄積位置のしきい値電圧を増加させることを示す製品および方法の両方を含む。
図４は、選択された位置をプログラムするバイアス配置を有する、本発明のダブルゲートメモリセルを図示する。ダブルゲートメモリセルは、左右の端子位置において、それぞれ、ｎ+ドーピングされた領域によって形成された端子５５、５６、左右のゲート５０、５１、および基板５７におけるチャネル領域５８を具備する。ドーピングされた領域は、ダブルゲートメモリセルを、ビット線またはバイアス電圧を供給する他の回路に接続する端子５５、５６としての機能を果たす。チャネル領域５８は、端子５５と５６の間の基板において連続したｐ型領域であり、左右のゲート５０、５１の下方のチャネル領域のセグメントを分離するドーピングされた領域を特に備えない。電荷蓄積構造は、およそ９ｎｍの代表的厚さを有する二酸化シリコンなどの上部誘電体５２、電荷トラッピング層５３、および、およそ６ｎｍの代表的厚さを有する二酸化シリコンなどの底部誘電体５４からなり、ゲート５０、５１とｐ型基板におけるチャネル領域５８との間に形成される。電荷トラッピング層５３は、厚さおよそ６ｎｍの窒化シリコンなどの材料の層、または他の構造からなり、連続した他の位置のしきい値電圧に実質的な影響を及ぼすであろう領域へ、選択されたセルに対するトラップされた電荷を伝導しない。いくつかの実施例では、ゲート５０、５１はｎ型またはｐ型のポリシリコンからなる。他の代表的ゲート材料には、窒化チタン、白金、および他の大きい仕事関数を有する金属および材料がある。各蓄積位置は、１ビットまたは複数のビットのデータを保存できる。例えば、位置に対する複数プログラムしきい値レベルを設定することにより、各位置において複数のビットを保存できる。
図５は、図４に関して記述されたダブルゲートメモリセルと類似のダブルゲートメモリセルの図式的な記号を示し、ソースおよびドレーンは、それぞれドーピングされた領域の端子５５および５６に対応し、制御ゲート１はゲート５０に対応し、制御ゲート２はゲート５１に対応している。
図６は、図４に関して記述されたダブルゲートメモリセルと類似のダブルゲートメモリセルにおいて選択された蓄積位置をプログラミングするバイアス配置を図示する。前記バイアス配置に従えば、ゲート５０下方の電荷蓄積構造において電子の記号６０によって表された位置でＦＮトンネリングが誘発され、そのとき、基板５７をアースし、およそ１８ボルトのＶｇ1をゲート５０に印加し、およそ１０ボルトをゲート５１に印加し、ドーピングされた領域の端子５５および５６の一方がアースされ、他方がアースまたは浮動状態に残されている。
図７（Ａ）〜（Ｄ）は、図４に関して記述されたダブルゲートメモリセ
ルと類似のダブルゲートメモリセルにおいてデータを読み出すバイアス配置を図示する。図７（Ａ）および（Ｂ）では、ダブルゲートメモリセルの「ビット１」に対応し、ゲート電圧Ｖｇ1を印加されたゲート５０の下方の電荷蓄積位置７０に保存されたデータが、２ボルトを印加されたソース端またはドレーン端のいずれかで読み出される。図７（Ｃ）および（Ｄ）では、ダブルゲートメモリセルの「ビット２」に対応し、ゲート電圧Ｖｇ2を印加されたゲート５１の下方の電荷蓄積位置７１に保存されたデータが、２ボルトを印加されたソース端またはドレーン端のいずれかで読み出される。
図７（Ａ）は、正の２ボルトを印加されドレーンとして機能する端子５６、およびアースされソースとして機能する端子５５によって、蓄積位置７０の「ビット１」を読み出すバイアス配置を図示する。ゲート５１に印加されるゲート電圧Ｖｇ2は十分に高く、端子５５と５６の間のチャネル領域に極性反転７３を生じさせる。ゲート電圧Ｖｇ2によって誘発された極性反転７３は、ドレーンまたはソースにおける電圧を、蓄積位置７０に近接するチャネル領域と結合する働きをする。ゲート５０に印加されるゲート電圧Ｖｇ1は、メモリセルに対する低しきい値状態より高く、および高しきい値状態より低く設定される。一実施例では、およそ２ボルトのゲート電圧Ｖｇ1を印加する。図７（Ｂ）は、端子５６および端子５５に対するバイアスを逆にした状態での蓄積位置７０における同一の「ビット１」の読出しを図示する。
図７（Ｃ）は、正の２ボルトを印加されドレーンとして機能する端子５６、およびアースされソースとして機能する端子５５によって、蓄積位置７１の「ビット２」を読み出すバイアス配置を図示する。ゲート５０に印加されるゲート電圧Ｖｇ1は十分に高く、端子５５と５６の間のチャネル領域に極性反転７４を生じさせる。ゲート電圧Ｖｇ1によって誘発された極性反転７４は、ドレーンまたはソースにおける電圧を、蓄積位置７１に近接するチャネル領域と結合する働きをする。ゲート５１に印加されるゲート電圧Ｖｇ2は、メモリセルに対する低しきい値状態より高く、および高しきい値状態より低く設定される。一実施例では、およそ２ボルトのゲート電圧Ｖｇ2を印加する。図７（Ｄ）は、端子５６および端子５５に対するバイアスを逆にした状態での蓄積位置７１における同一の「ビット２」の読出しを図示する。
図８および図９は、多重ゲートセルにおいて制御ゲート毎に１ビットで作動する、図４と類似したメモリセルにおいてデータを消去する代替のバイアス配置を図示し、このバイアス配置は図６のプログラミングバイアス配置と組み合わせた利用に適する。図８に示すように、制御ゲート５０下方の蓄積位置の「ビット１」を消去する消去バイアス配置では、およそ−５ボルトのゲート電圧Ｖｇ1をゲート５０に印加し、およそ１０ボルトのゲート電圧Ｖｇ2をゲート５１に印加し、端子５５をアースし、およそ５ボルトを端子５６に印加する。これによって、ゲート５１の下方に反転領域７５を生じ、ゲート５０の下方の基板に熱正孔７６を誘発する。熱正孔は「ビット１」の蓄積位置に注入され、電子を置換し、ゲート５０下方の蓄積位置に対するしきい値電圧を低下させる。
図９に示すように、制御ゲート５０下方の蓄積位置の「ビット１」を消去する代替の消去バイアス配置では、およそ−５ボルトのゲート電圧Ｖｇ1をゲート５０に印加し、およそ１０ボルトのゲート電圧Ｖｇ2をゲート５１に印加し、端子５６をアースし、およそ５ボルトを端子５５に印加する。これによって、ゲート５１の下方に反転領域７７を生じ、ゲート５０の下方の基板に熱正孔７８を誘発する。熱正孔は「ビット１」の蓄積位置に注入され、電子を置換し、ゲート５０下方の蓄積位置に対するしきい値電圧を低下させる。いくつかの実施例では、最初に、図８のバイアス配置を適用することによって「ビット１」を消去し、次に、図９のバイアス配置によって消去し、それによって、蓄積位置における電荷分布のバランス均衡傾向を維持できる。
図１０は、図４に示す実施例を、基板１００の単一の連続したチャネル領域の上方のＮ個のゲートに拡張し、多重ゲートメモリセルにおいて２つより多いゲートを有する実施例を図示する。図１０の多重ゲートセルは、基板１００に埋込み型拡散（ｂｕｒｉｅｄ ｄｉｆｆｕｓｉｏｎ）で実装した第１の端子１０１および第２の端子１０２を具備する。複数の制御ゲート１０３−１〜１０３−Ｎが、上部誘電体１０５、電荷トラ
ッピング層１０６、および底部誘電体１０７からなる電荷蓄積構造の上方に配置される。電荷トラッピング層１０６内の電荷蓄積位置１０４−１〜１０４−Ｎが、端子１０１と１０２の間の連続したチャンネル領域における基板の上方に配置される。図に示すように、バイアス配置は、ゲート電圧Ｖｇ1〜ＶｇNを制御ゲート１０３−１〜１０３−Ｎに印加し、ソース電圧Ｖｓを端子１０１に印加し、ドレーン電圧Ｖｄを端子１０２に印加する。もちろん、ソースおよびドレイン電圧を端子１０２および１０１に、それぞれ逆に印加することが可能である。
図１０に示すような単一の多重ゲートメモリセルの制御ゲートの個数Ｎは、特定の実施のニーズに適すように選択できる。例えば、一実施例では、Ｎは８である。他の実施例では、Ｎは８より大きいか、または８より小さくてもよい。
図１１は、図１０に関して記述された多重ゲート構造と類似の多重ゲート構造の図式的な記号を示し、ソースおよびドレーンは、それぞれ端子１０１よび１０２に対応し、制御ゲート１はゲート１０３−１に対応し、制御ゲートＮはゲート１０３−Ｎに対応している。
図１２は、図１０に関して記述された多重ゲートメモリセルと類似の多重ゲートメモリセルにおいて選択された蓄積位置をプログラミングするバイアス配置を図示する。前記バイアス配置に従えば、ゲート１０３−２下方の電荷蓄積構造において電子の記号１１０によって表された位置でＦＮトンネリングが誘発され、そのとき、基板１００をアースし、およそ１８ボルトのＶｇ2をゲート１０３−２に印加し、およそ１０ボルトをゲート１０３−１およびゲート１０３−３〜１０３−Ｎに印加し、端子１０１および１０２の一方がアースされ、他方がアースまたは浮動状態に残されている。
図１３は、正の２ボルトを印加されドレーンとして機能する端子１０２、およびアースされソースとして機能する端子１０１によって、蓄積位置１０４−５の「ビット５」を読み出すバイアス配置の一例を図示する。ゲート電圧Ｖｇ1〜Ｖｇ4およびＶｇ6〜ＶｇNは十分に高く、端子１０１と１０２の間のチャネル領域に極性反転１２０および１２１を生じさせる。ゲート電圧Ｖｇ1〜Ｖｇ4およびＶｇ6〜ＶｇNによって誘発された極性反転１２０および１２１は、ドレーンまたはソースにおける電圧を、蓄積位置１０４−５に近接するチャネル領域と結合する働きをする。ゲート１０３−５に印加されるゲート電圧Ｖｇ5は、メモリセルに対する低しきい値状態より高く、および高しきい値状態より低く設定される。図示された実施例では、およそ２ボルトのゲート電圧Ｖｇ5が印加される。
図１４および図１５は、多重ゲートセルにおいて制御ゲート毎に１ビットで作動する、図１０と類似したメモリセルにおいてデータを消去する代替のバイアス配置を図示し、このバイアス配置は図１２のプログラミングバイアス配置と組み合わせた利用に適する。図１４に示すように、制御ゲート１０３−３下方の蓄積位置の「ビット３」を消去する消去バイアス配置では、およそ−５ボルトのゲート電圧Ｖｇ3をゲート１０３−３に印加し、およそ１０ボルトのゲート電圧Ｖｇ1〜Ｖｇ2およびＶｇ4〜ＶｇNをゲート１０３−１〜１０３−２および１０３−４〜１０３−Ｎに印加し、端子１０１をアースし、およそ５ボルトを端子１０２に印加する。これによって、ゲート１０３−１および１０３−２の下方において反転領域１２５を、ならびに、ゲート１０３−４〜１０３−Ｎの下方において反転領域１２６を生じ、ゲート１０３−３の下方の基板に熱正孔１３０を誘発する。熱正孔は「ビット３」の蓄積位置に注入され、電子を置換し、ゲート１０３−３下方の蓄積位置に対するしきい値電圧を低下させる。
図１５に示すように、制御ゲート１０３−３下方の蓄積位置の「ビット３」を消去する代替の消去バイアス配置では、およそ−５ボルトのゲート電圧Ｖｇ3をゲート１０３−３に印加し、およそ１０ボルトのゲート電圧Ｖｇ1〜Ｖｇ2およびＶｇ4〜ＶｇNをゲート１０３−１〜１０３−２および１０３−４〜１０３−Ｎに印加し、端子１０２をアースし、およそ５ボルトを端子１０１に印加する。これによって、ゲート１０３−１および１０３−２の下方において反転領域１２７を、ならびに、ゲート１０３−４〜１０３−Ｎの下方において反転領域１２８を生じ、ゲート１０３−３の下方の基板に熱正孔
１３１を誘発する。熱正孔は「ビット３」の蓄積位置に注入され、電子を置換し、ゲート１０３−３下方の蓄積位置に対するしきい値電圧を低下させる。
いくつかの実施例では、最初に、図１４のバイアス配置を適用することによって「ビット３」または他の選択されたビットを消去し、次に、図１５のバイアス配置によって消去し、それによって、蓄積位置における電荷分布のバランス均衡傾向を維持できる。
図１６は、図１４および図１５のバイアス配置による利用に適する消去処理手順を図示し、この処理手順では、各ビット位置付近に熱正孔を誘発するために各ビット位置に別々にバイアスを印加することが要求される。処理手順は、図１０に示すようなメモリセルなどのメモリセルの全データを消去するコマンド（ブロック２５０）で始まる。処理手順のステップは、インデックスｉ＝１（ブロック２５１）を設定するステップを有し、ここで、インデックスｉは、メモリセルの中のゲート番号１〜Ｎに対応する。バイアス配置が、現在のビット（ブロック２５２）に適用される。適用されるバイアス配置は、図１４の配置、図１５の配置、または他のバイアス配置でもよい。次に、処理手順は、インデックスｉ＝Ｎ（ブロック２５３）か否かを検査することで、セルの全ビット位置を消去完了したか否かを判定する。インデックスｉがＮではないとき、プロセスはブロック２５４に進み、インデックスｉを増加させ、ブロック２５１でセルの次のビット位置にバイアス配置を適用する。インデックスｉがＮのとき、本例（ブロック２５５）において消去検証処理手順が実行される。次に、プロセスは、消去検証処理手順がメモリセル（ブロック２５６）を通過させたか否かを検査する。通過しなかったとき、処理手順は、本実施例においてはブロック２５１でやり直される。セルが消去検証を通過したとき、処理手順は完了する（ブロック２５７）。他の実施例は、ビット線の同じ集合を共有するセルの集合などの複数のセルを、並行して同時に消去する処理手順を有する。処理手順の実施例は、インデックスｉを増加させる前に、ブロック２５２の後に検証し、その検証が失敗であるときには、ブロック２５２を再試行することにより、各ビット位置に対する消去検証および再試行プロセスを適用できる。
図１７は、ボックス１５０、１５１で表され、ソースおよびドレーンバイアス電圧を、セルの連続したゲートの最初のゲート１０３−１および最後のゲート１０３−Ｎに近接する半導体本体の端子位置に伝導する回路を有する、図１０と類似した多重ゲートメモリセルの実施例を図示する。回路１５０、１５１を様々な方法で実施することができる。例として、図１０の端子１０１、１０２と類似した、端子１０１、１０２に電圧を供給する導体との接点を有するドーピングされた領域の端子の利用がある。端子１０１、１０２をローカルコンタクトポイントとして実施でき、そのローカルコンタクトポイントに対して、端子との接点を設けるために、集積回路の金属層または他の層に、図示されない相互接続された構造が配置される。あるいはまた、端子１０１、１０２を多重ゲートメモリセルのカラムによって共有され、カラムに沿って任意の位置に電圧を供給する回路と結合された伝導線として実施できる。
図１８は、ソースおよびドレーンバイアス電圧を半導体本体に伝導する回路の別の実施例を図示する。本実施例では、ゲート２０１、端子位置２０２のドーピングされた領域、および端子位置２０３のドーピングされた領域からなる第１の選択ゲートトランジスタ、ならびに、ゲート２０９、端子位置２０５のドーピングされた領域、および端子位置２０６のドーピングされた領域からなる第２の選択ゲートトランジスタを有する。端子位置２０２および２０６のドーピングされた領域は、個々の端子にバイアス電圧を伝達するグローバルビット線または他のビット線構造と結合される。バイアス電圧は、ゲート２０１、２０２に印加される制御電圧ＳＬＧ１およびＳＬＧ２に対応して、端子位置２０３および２０５のドーピングされた領域と結合される。単層の二酸化シリコンなどのゲート誘電体２０７が、端子２０２と２０３の間のチャネル領域の上方に配置される。同様に、ゲート誘電体２０８が、端子２０５と２０６の間のチャネル領域の上方に配置される。
図１９は、ソースおよびドレーンバイアス電圧を半導体本体に伝導する
回路の別の実施例を図示する。本実施例では、第１の選択ゲート２１０および第２の選択ゲート２１１が、それぞれ、半導体本体およびゲート誘電体２１４、２１５の上方に実装される。第１および第２の選択ゲート２１０、２１１は、それぞれ、連続したゲートおよび多重ゲートメモリセルの電荷蓄積位置の下方の連続したチャネル領域の反対端の端子位置２１２と２１３の間に載置される。図１９は、端子位置２０３および２０５のドーピングされた領域を除去している点で、図１８の実施例と異なっている。第１の選択ゲート２１０および第２の選択ゲート２１１の下方に反転領域を誘発することによって、バイアス電圧は端子位置２１２および２１３を介して印加され、端子２１２および２１３から多重ゲートメモリセルの電荷蓄積位置の下方の連続したチャネル領域まで電圧を伝導する。
さらに、図２０は、ソースおよびドレーンバイアス電圧を半導体本体に伝導する回路の別の実施例を図示する。図２０の実施例は、図１９の実施例と異なっており、その相違点は、上部誘電体１０５、電荷トラッピング層１０６、および底部誘電体層１０７からなる電荷蓄積構造が、第１の選択ゲート２２０および第２の選択ゲート２２１の下方に拡張されている点である。
さらに、図２１は、ソースおよびドレーンバイアス電圧を半導体本体の端子位置に伝導する回路の別の実施例を図示する。図２１の実施例は、図２０の実施例と異なっており、その相違点は、上部誘電体１０５、電荷トラッピング層１０６、および底部誘電体層１０７からなる電荷蓄積構造が、ドーピングされた領域の端子１０１および１０２の上方に拡張されている点である。
図２２および図２３は、一つおきのゲートだけが蓄積位置の上方に配置され、データを読み書きする制御ゲートとして機能する多重ゲートメモリセルの実施例を図示する。図示された実施例では、選択ゲートが各制御ゲートの間に実装される。図２２および図２３で示されるような実施例では、多重ゲートセルに対する連続したゲートに、奇数個のゲートを有することが望ましい。したがって、連続した最後のゲートは、ゲート番号が「Ｎ＋１」であると考えうる。図２２の実施例では、偶数番目のゲートがデータ記憶用の制御ゲートとして機能する。電荷蓄積構造は、全ゲートの間で連続してもよく、または、図に示されるように分割され、データ記憶用の制御ゲートだけの下方に配置されてもよい。このように、ゲート１７３−２、１７３−４、１７３−６、…１７３−Ｎは、電荷蓄積位置１８４−２、１８４−４、１８４−６、１８４−Ｎの上方に配置され、ゲート１７４−１、１７４−３、１７４−５、…１７４−Ｎ＋１は、選択ゲートとして用いられ、多重ゲートメモリセルのプログラミングおよび読出しを制御する反転領域を誘発する。
図２３の実施例では、奇数番目のゲートがデータ記憶用の制御ゲートとして機能する。電荷蓄積構造は、全ゲートの間で連続してもよく、または、図に示されるように分割され、データ記憶用の制御ゲートだけの下方に配置されてもよい。このように、ゲート１７３−１、１７３−３、１７３−５、…１７３−Ｎ＋１は、電荷蓄積位置１８４−１、１８４−３、１８４−５、１８４−Ｎ＋１の上方に配置され、ゲート１７４−２、１７４−４、１７４−６、…１７４−Ｎは、選択ゲートとして用いられ、多重ゲートメモリセルのプログラミングおよび読出しを制御する反転領域を誘発する。
図２４Ａ〜図２４Ｆは、図１０と類似した多重ゲートメモリセルを製造する１つの方法を図示する。図２４Ａで示されるように、プロセスは、ｐ型シリコン基板または他の半導体基板などの半導体基板３００を提供することから始まる。本発明の実施例では、基板３００はいわゆるトリプルウェル技術を用いて絶縁され、半導体基板３００は、ｐ型領域をｎ型領域の中に埋め込み、つづいてｐ型領域に埋め込んだものである。多重ゲートメモリセルが実装される基板の領域に、底部酸化物層３０１、電荷トラッピング層３０２、および上部酸化物層３０３が形成される。これらの層は、熱酸化物成長、化学気相成長、プラズマ支援化学蒸着、高密度プラズマ化学蒸着、原子層デポジション、および他の公知技術および最新技術を含む当技術分野で知られたさまざまな技術を用いて形成され得る。
図２４Ｂに示すように、底部酸化物層３０１、電荷トラッピング層３０２、および上部酸化物層３０３の形成後に、ポリシリコン層３０４または他の伝導性のゲ
ート材料を、多重ゲートメモリセルが実装される基板の領域の上方に堆積する。ポリシリコンは、さまざまな公知技術を用いて堆積され得る。
図２４Ｃに示すように、ポリシリコン層３０４がパターンにエッチングされ、ゲート電極３０４ｘを形成する。いくつかの実施例では、ゲート電極は、セルが実装される領域を横断する平行線で拡張する、すなわち図のページの中へ延びるワード線構造によって実装される。
図２４Ｄに示すように、二酸化シリコン、窒化シリコン、または他の絶縁材などの誘電体材料の絶縁層３０５を用いた次のステップにおいて、複数のゲート電極３０４ｘが、その側壁を含めてカバーされる。誘電体材料の層３０５は、ゲート電極３０４ｘの側壁をカバーし、間隙を充填する隣接するゲートからゲート電極３０４ｘを絶縁する。一実施例では、ゲート電極の側壁上の絶縁層３０５の厚さは１００ｎｍ未満である。最小の機能寸法Ｆを有する実施例では、厚さは０．１Ｆ未満であることが望ましい。一般に、絶縁層の厚さは条件が許す限りできるだけ小さくされ、実際上、ゲート電極３０４ｘの長さより小さい。
図２４Ｅに示すように、第２の多結晶シリコン蒸着が実行され、ゲート電極３０４ｘの間にゲート電極３０６ｘを形成する。効果的に間隙を充填する化学気相成長または他の技術を用いて、第２の多結晶シリコン蒸着を実施可能である。図示されるように、ゲート電極３０６ｘは、ゲート電極３０４ｘと同一の高さを有する。他の実施例では、電極は同一の高さではない。いくつかの実施例では、他の平坦化技術用の化学機械研磨技術を用いることができる。
ゲート電極３０４ｘおよび３０６ｘは、当技術分野で知られているように導電性を改善するためにシリサイドまたは金属の最上層を具備することができる。
最終的に、図２４Ｆに示すように、底部酸化物層３０１、電荷トラッピング層３０２、上部酸化物層３０３、およびポリシリコン層からなる電荷蓄積構造が、基板３００の注入領域を露出するためにパターン化およびエッチングされ、ｎ型不純物が端子位置に注入され、ソース端子３０７およびドレーン端子３０８を形成する。図２４Ａ〜図２４Ｆの工程段階の結果、図１０に示されるような多重ゲートメモリセルが実装される。そのようなメモリセルアレイを実装するために本質的に同じステップ順序を適用できる。同様に、当技術分野で知られている技術を用いることで容易に構造についての変形を実施することができる。
図２５は、メモリセルのソース端子３１７およびドレーン端子３１８に対する注入領域において、底部酸化物層３０１、電荷トラッピング層３０２、および上部酸化物層３０３が除去されないプロセスの実施例のステップを図示する。このようにすると、注入処理手順は、電荷トラッピング構造を実装するために用いられた材料の層を貫通して注入する図２４Ｆのステップの代替手段のように変更される。
図２６Ａ〜図２６Ｄは、図２２と類似した多重ゲートメモリセルを製造する１つの方法を図示する。図２４Ａ〜図２４Ｂで示されるように、プロセスは、以前と同様に、半導体基板３００を提供することから始まる。多重ゲートメモリセルが実装される基板の領域に、底部酸化物層３０１、電荷トラッピング層３０２、および上部酸化物層３０３が形成される。図２６Ａは、図２２に示すように、メモリセルの偶数番目のゲート下方に蓄積位置を有するメモリセルを実装するプロセスにおける次のステップを示す。図２６Ａ〜図２６Ｄのプロセスでは、図２４Ｂの構造はパターン化され、図２４Ｃにおいて行なわれたように上部酸化物３０３の位置で中止することなしにエッチングされる。むしろエッチングは、ポリシリコン制御ゲートの下方の電荷蓄積位置を含む多層スタック３５１〜３５６を残して、電荷蓄積位置を形成するために用いられた材料（３０１、３０２、３０３）の層を通して、基板３００まで続行する。図２６Ｂに示されるステップでは、二酸化シリコンなどの絶縁体層３４０が形成され、多層スタック３５１〜３５６を絶縁し、間隙３４１〜３４７においてゲート誘電体を提供する。図２６Ｃに示されるステップでは、ポリシリコンで間隙３４１〜３４７を充填する。図２６Ｄに示されるステップでは、端子位置においてソースおよびドレーン注入３４９、３５０が実施され、メモリセルを完成
する。
図２７は、本発明の実施例の集積回路の簡略化されたブロック図である。集積回路４５０は、半導体基板上に、多重ゲートを用いて実装され、電荷トラッピングメモリセルをローカライズされたメモリアレイ４００を具備する。ロウデコーダ４０１が、複数のワード線４０２および多重ゲートメモリセルに対する選択ゲート線と結合され、メモリアレイ４００の列に沿って配置される。カラムデコーダ４０３は、メモリアレイ４００のカラムに沿って配置された複数のビット線４０４と結合され、ソースおよびドレーン電圧を伝達し、アレイ４００の多重ゲートメモリセルからデータを読み出す。アドレスが、バス４０５によってカラムデコーダ４０３およびロウデコーダ４０１に供給される。ブロック４０６の感度増幅器およびデータイン構造体が、データバス４０７によってカラムデコーダ４０３と結合される。データが、データイン線４１１を通して、集積回路４５０の入出力ポートから、または、集積回路４５０の内部または外部の他のデータソースから、ブロック４０６のデータイン構造体へ供給される。データは、データアウト線４１２を通して、ブロック４０６の感度増幅器から集積回路４５０の入出力ポートへ、または、集積回路４５０の内部または外部の他のデータ送信先へ供給される。
本実施例においてバイアス配置状態マシン４０９を用いて実装されたコントローラが、読出し、プログラム、消去、消去検証、およびプログラム検証の電圧などのバイアス配置供給電圧４０８の印加を制御する。コントローラは、当技術分野で知られている特殊目的のロジック回路を用いて実装され得る。代替の実施例では、コントローラは、同一の集積回路上に実装され得る、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサからなる。さらに他の実施例では、コントローラの実装のために、特殊目的のロジック回路と汎用プロセッサの組み合わせを利用できる。
図２８は、２つの制御ゲート５０１、５０２を備えるセルに対して、各制御ゲートの下方に２つのデータ蓄積位置を有する実施例を図示する。図示されるセルは、メモリセルに対するソースおよびドレーンとして機能するｎ型端子５０３およびｎ型端子５０４を有する半導体基板５００を具備する。４ビットに対する電荷蓄積位置が図示され、ビット１−１およびビット１−２が制御ゲート５０１の下方にあり、ビット２−１およびビット２−２が制御ゲート５０２の下方にある。バイアス電圧Ｖｇ1およびＶｇ2が、それぞれゲート５０１および５０２に印加される。いくつかの実施例では、メモリセルの各ゲート下方の２つの蓄積位置の各々において、２ビット以上を保存できる。メモリセルに対してどちらの端子がソースの機能を実行しているか、および、どちらの端子がドレーンの機能を実行しているかによって、バイアス電圧Ｖｓが端子５０３、５０４の一方に印加され、バイアス電圧Ｖｄが端子５０４、５０３の他方に印加される。バイアス電圧Ｖｂが、基板５００に印加される。バイアス配置は、電荷蓄積位置のデータをプログラムし、消去し、および読み出すために適用される。
図２９および図３０は、特定のゲートの下方の蓄積位置を消去する代替のバイアス配置を図示する。図２９のバイアス配置において、本実施例ではおよそ８ボルトの正のゲート電圧Ｖｇ1をゲート５０１に印加し、およそゼロボルトをゲート５０２に印加し、およそ−１０ボルトを、ソース端子５０３、ドレーン端子５０４、および基板５００の各々に印加することによって、基板５００とゲート５０１の下方の電荷蓄積位置の間に、Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ ＦＮトンネリング（記号５０５で示される）が誘発される。ＦＮトンネリングは、セルのしきい値電圧の上昇を生じさせ、高しきい値消去状態を確立する。図３０のバイアス配置において、本実施例ではおよそ−８ボルトの負のゲート電圧Ｖｇ1をゲート５０１に印加し、およそゼロボルトをゲート５０２に印加し、正のおよそ１０ボルトを基板５００に印加し、ソース端子５０３およびドレーン端子５０４の各々を浮動状態にすることよって、ゲート５０１とゲート５０１下方の電荷蓄積位置の間に、Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ ＦＮトンネリング（記号５０６で示される）が誘発される。ＦＮトンネリングは、セルのしきい値電圧の上昇を生じさせ、高しきい値消去状態を確立する。
図２９および図３０と類似した消去バイアス配置と組み合わせた利用に
好適な、メモリセルの各ゲート下方の２つの電荷蓄積位置をプログラムするバイアス配置が、熱正孔注入に基づいて図３１〜図３４に図示される。図３１に示されるように、ビット１−１が、図示されるようなバイアス配置を用いて熱正孔注入によってプログラムされ、すなわち、ゲート５０１が、Ｖｇ1＝−５ボルトを印加され、ゲート５０２が、Ｖｇ2＝＋１０ボルトを印加され、端子５０３が、Ｖｓ＝＋５ボルトを印加され、端子５０４が、Ｖｄ＝０ボルトを印加され、基板が、Ｖｂ＝０ボルトを印加される。バイアス配置は、ゲート５０２の相対的に高い電圧によってゲート５０２の下方に極性反転５１０を誘発する。また、端子５０３として機能するｎ+注入領域に隣接するチャネル領域において誘発された熱正孔が、記号５１１によって示されるように電荷蓄積構造に注入され、電子を置換し、ビット１−１に対する電荷蓄積位置のメモリセルのしきい値を低下させる。
図３２に示されるように、ビット１−２が、図示されるようなバイアス配置を用いて熱正孔注入によってプログラムされ、すなわち、ゲート５０１が、Ｖｇ1＝−５ボルトを印加され、ゲート５０２が、Ｖｇ2＝＋１０ボルトを印加され、端子５０３が、Ｖｓ＝０ボルトを印加され、端子５０４が、Ｖｄ＝＋５ボルトを印加され、基板が、Ｖｂ＝０ボルトを印加される。バイアス配置は、ゲート５０２の相対的に高い電圧によってゲート５０２の下方に極性反転５１２を誘発する。また、極性反転領域５１２に隣接するチャネル領域において誘発された熱正孔が、記号５１３によって示されるように電荷蓄積構造に注入され、電子を置換し、ビット１−２に対する電荷蓄積位置のメモリセルのしきい値を低下させる。
図３３に示されるように、ビット２−１が、図示されるようなバイアス配置を用いて熱正孔注入によってプログラムされ、すなわち、ゲート５０１が、Ｖｇ1＝＋１０ボルトを印加され、ゲート５０２が、Ｖｇ2＝−５ボルトを印加され、端子５０３が、Ｖｓ＝＋５ボルトを印加され、端子５０４が、Ｖｄ＝０ボルトを印加され、基板が、Ｖｂ＝０ボルトを印加される。バイアス配置は、ゲート５０１の相対的に高い電圧によってゲート５０１の下方に極性反転５１４を誘発する。また、極性反転領域５１４に隣接するチャネル領域において誘発された熱正孔が、記号５１５によって示されるように電荷蓄積構造に注入され、電子を置換し、ビット２−１に対する電荷蓄積位置のメモリセルのしきい値を低下させる。
図３４に示されるように、ビット２−２が、図示されるようなバイアス配置を用いて熱正孔注入によってプログラムされ、すなわち、ゲート５０１が、Ｖｇ1＝＋１０ボルトを印加され、ゲート５０２が、Ｖｇ2＝−５ボルトを印加され、端子５０３が、Ｖｓ＝０ボルトを印加され、端子５０４が、Ｖｄ＝＋５ボルトを印加され、基板が、Ｖｂ＝０ボルトを印加される。バイアス配置は、ゲート５０１の相対的に高い電圧によってゲート５０１の下方に極性反転５１６を誘発する。また、端子５０４として機能するｎ+注入領域に隣接するチャネル領域において誘発された熱正孔が、記号５１７によって示されるように電荷蓄積構造に注入され、電子を置換し、ビット２−２に対する電荷蓄積位置のメモリセルのしきい値を低下させる。
図２９および図３０と類似した消去バイアス配置、および、図３１〜図３４と類似したプログラムバイアス配置と組み合わせた利用に好適な、メモリセルの各ゲート下方の２つの電荷蓄積位置を読み出すバイアス配置が、図３５〜図３８に図示される。図３５に示されるように、ビット１−１が、図示されるような逆読出しバイアス配置を用いて読み出され、すなわち、ゲート５０１が、Ｖｇ1＝２ボルトを印加され、ゲート５０２が、Ｖｇ2＝＋１０ボルトを印加され、端子５０３が、Ｖｓ＝０ボルトを印加され、端子５０４が、Ｖｄ＝＋２ボルトを印加され、基板が、Ｖｂ＝０ボルトを印加される。バイアス配置は、ゲート５０２の相対的に高い電圧によってゲート５０２の下方に極性反転５１０を誘発する。この逆読出しバイアス配置に対するメモリセルのしきい値は、ビット１−１の位置に蓄積された電荷によって決定される。ビット１−１の電荷蓄積位置が消去され、高しきい値状態が確立されると、読出しバイアス配置の下では電流が流れない。代わりに、ビット１−１の電荷蓄積位置がプログラムされ、低しきい値状態が確立されると、読出しバイアス配置の下でメモリセルのチャンネルを介して電流が流れる。
図３６に示されるように、ビット１−２が、図示されるような逆読出しバイアス配置を用いて読み出され、すなわち、ゲート５０１が、Ｖｇ1＝＋２ボルトを印加され、ゲート５０２が、Ｖｇ2＝＋１０ボルトを印加され、端子５０３が、Ｖｓ＝＋２ボルトを印加され、端子５０４が、Ｖｄ＝０ボルトを印加され、基板が、Ｖｂ＝０ボルトを印加される。バイアス配置は、ゲート５０２の相対的に高い電圧によってゲート５０２の下方に極性反転５１２を誘発する。ビット１−２の電荷蓄積位置が消去され、高しきい値状態が確立されると、読出しバイアス配置の下では電流が流れない。代わりに、ビット１−２の電荷蓄積位置がプログラムされ、低しきい値状態が確立されると、読出しバイアス配置の下でメモリセルのチャンネルを介して電流が流れる。
図３７に示されるように、ビット２−１が、図示されるような逆読出しバイアス配置を用いて読み出され、すなわち、ゲート５０１が、Ｖｇ1＝＋１０ボルトを印加され、ゲート５０２が、Ｖｇ2＝＋２ボルトを印加され、端子５０３が、Ｖｓ＝０ボルトを印加され、端子５０４が、Ｖｄ＝＋２ボルトを印加され、基板が、Ｖｂ＝０ボルトを印加される。バイアス配置は、ゲート５０１の相対的に高い電圧によってゲート５０１の下方に極性反転５１４を誘発する。ビット２−１の電荷蓄積位置が消去され、高しきい値状態が確立されると、読出しバイアス配置の下では電流が流れない。代わりに、ビット２−１の電荷蓄積位置がプログラムされ、低しきい値状態が確立されると、読出しバイアス配置の下でメモリセルのチャンネルを介して電流が流れる。
図３８に示されるように、ビット２−２が、図示されるような逆読出しバイアス配置を用いて読み出され、すなわち、ゲート５０１が、Ｖｇ1＝＋１０ボルトを印加され、ゲート５０２が、Ｖｇ2＝＋２ボルトを印加され、端子５０３が、Ｖｓ＝＋２ボルトを印加され、端子５０４が、Ｖｄ＝０ボルトを印加され、基板が、Ｖｂ＝０ボルトを印加される。バイアス配置は、ゲート５０１の相対的に高い電圧によってゲート５０１の下方に極性反転５１６を誘発する。ビット２−２の電荷蓄積位置が消去され、高しきい値状態が確立されると、読出しバイアス配置の下では電流が流れない。代わりに、ビット２−２の電荷蓄積位置がプログラムされ、低しきい値状態が確立されると、読出しバイアス配置の下でメモリセルのチャンネルを介して電流が流れる。
２つのゲートおよび各ゲートに関連する２つの蓄積位置を有する図２８のセル構造を、２より大きいＮ個のゲートを有する図３９に示される実施例に拡張する。図３９の多重ゲートメモリセルが、ｐ型不純物を有する半導体本体６００に形成される。ｎ型端子６０１、６０２が、多重ゲートメモリセルに対するソースおよびドレーンとして機能する。上部誘電体６０５、電荷トラッピング誘電体６０６、および底部誘電体６０７からなる電荷蓄積構造が、端子６０１と６０２の間の連続したチャネル領域の上方に配置される。制御ゲート６０３−１〜６０３−Ｎが、電荷蓄積構造およびチャネル領域の上方に配置される。図示の実施例によると、制御ゲート６０３−１〜６０３−Ｎの各々に関連する２つの電荷蓄積位置がある。したがって、図示されるように、電荷蓄積位置６０４−１−１および６０４−１−２が、ゲート６０３−１に関連する。電荷蓄積位置６０４−２−１および６０４−２−２が、ゲート６０３−２に関連する。電荷蓄積位置６０４−３−１および６０４−３−２が、ゲート６０３−３に関連する。電荷蓄積位置６０４−４−１および６０４−４−２が、ゲート６０３−４に関連する。電荷蓄積位置６０４−５−１および６０４−５−２が、ゲート６０３−５に関連する。電荷蓄積位置６０４−６−１および６０４−６−２が、ゲート６０３−６に関連する。電荷蓄積位置６０４−（Ｎ−１）−１および６０４−（Ｎ−１）−２が、ゲート６０３−Ｎ−１に関連する。電荷蓄積位置６０４−Ｎ−１および６０４−Ｎ−２が、ゲート６０３−Ｎに関連する。メモリセルに関連する回路が、電荷蓄積位置に保存されたデータをプログラム、消去、および読み出すバイアス電圧を印加する。バイアス電圧は、制御ゲート６０３−１〜６０３−Ｎにおいて、それぞれＶｇ1〜ＶｇNを有する。バイアス電圧は、端子６０１に印加されるＶｓ、および、端子６０２に印加されるＶｄを有する。最後に、バイアス電圧は、半導体本体６００に印加されるＶｂを有する。上述されたいくつかの実施例では、半導体本体６００は、より大きい半導体基板において絶縁された領域を有する。
図３９のメモリセルを消去し、プログラムし、読み出す代表的バイアス配置を図４０−図４５を参照しながら説明する。
代替の消去バイアス配置が、図４０および図４１に示される。図４０では、多重ゲートメモリセルの選択されたゲート下方の電荷蓄積位置を消去するために、正のゲート電圧ＦＮトンネリングバイアス配置が用いられる。その結果、図４０に示されるバイアス配置に従って、およそ＋８ボルトのＶｇ1、Ｖｇ3、Ｖｇ4、Ｖｇ6、Ｖｇ(N-1)、およびＶｇN、およそ０ボルトのＶｇ2およびＶｇ5、ならびに、およそ−１０ボルトのＶｓ、Ｖｄ、およびＶｂを印加することにより、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−Ｎ−１、および６０３−Ｎが消去される。このバイアス配置は、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−Ｎ−１、および６０３−Ｎの下方に記号６１０−１、６１０−３、６１０−４、６１０−６、６１０−Ｎ−１、および６１０−Ｎで示されるように、基板から電荷蓄積構造への電子トンネリングを誘発する。電子トンネリングは、各選択されたゲートに関連する両方の蓄積位置に対する対象消去しきい値状態まで、しきい値電圧を上昇させる。選択されないゲート６０３−２および６０３−５が、およそ０ボルトのゲート電圧を印加され、このおよそ０ボルトのゲート電圧は、電子のトンネリングを誘発するためには不十分であり、選択されないメモリセルの先に確立されたしきい値状態を著しく擾乱するためには十分である。
図４１は、図４０のバイアス配置の代替手段として負のゲート電圧ＦＮトンネリングバイアス配置を図示する。図４１に示されるバイアス配置に従って、およそ−８ボルトのＶｇ1、Ｖｇ3、Ｖｇ4、Ｖｇ6、Ｖｇ(N-1)、およびＶｇN、およそ０ボルトのＶｇ2およびＶｇ5、ならびに、およそ＋１０ボルトのＶｓ、Ｖｄ、およびＶｂを印加することにより、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−Ｎ−１、および６０３−Ｎが消去される。このバイアス配置は、記号６１１−１、６１１−３、６１１−４、６１１−６、６１１−Ｎ−１、および６１１−Ｎで示されるように、選択された制御ゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−Ｎ−１、および６０３−Ｎから電荷蓄積構造への電子トンネリングを誘発する。電子トンネリングは、各選択されたゲートに関連する両方の蓄積位置に対する対象消去しきい値状態まで、しきい値電圧の上昇をもたらす。選択されないゲート６０３−２および６０３−５が、およそ０ボルトのゲート電圧を印加され、このおよそ０ボルトのゲート電圧は、電子のトンネリングを誘発するためには不十分であり、選択されないメモリセルの先に確立されたしきい値状態を著しく擾乱するためには十分である。
図４２および図４３は、図３９のメモリセルに対するバンド間トンネリングで誘発された熱正孔注入による左端および右端のプログラミングを図示する。左端の蓄積位置、例えば、ゲート６０３−５下方の蓄積位置６０４−５−１をプログラムするために、図４２に示されるバイアス配置を用いる。図４２のバイアス配置によると、選択されないゲート６０３−１〜６０３−４、および６０３−６〜６０３−Ｎが、およそ＋１０ボルトなどの高電圧を印加され、選択されたゲート６０３−５が、およそ−５ボルトのＶｇ5を印加される。端子６０１が、およそ＋５ボルトと等しいＶｓを印加され、端子６０２が、およそ０ボルトと等しいＶｄを印加される。同様に、基板が、およそ０ボルトのＶｂを印加される。選択されないゲートの相対的に高い電圧は、反転領域６１５および６１６を誘発し、その反転領域は、端子６０１および６０２をゲート６０３−５下方のチャネル領域と結合する。記号６１７で示されるバンド間トンネリングで誘発される熱正孔が、制御ゲート６０３−５の下方の反転領域６１５の縁部において誘発され、電荷蓄積位置６０４−５−１へ注入され、選択されたゲート６０３−５に関連する蓄積位置左端のしきい値電圧を、対象プログラム状態まで低下させるために十分なほどになる。
図４３は、選択されたゲートに関連する蓄積位置右端をプログラムするバイアス配置を図示する。右端の蓄積位置、例えば、ゲート６０３−３下方の蓄積位置６０４−３−２をプログラムするために、図４３に示されるバイアス配置を用いる。図４３のバイアス配置によると、選択されないゲート６０３−１〜６０３−２、および６０３−
４〜６０３−Ｎが、およそ＋１０ボルトなどの高電圧を印加され、選択されたゲート６０３−３が、およそ−５ボルトのＶｇ3を印加される。端子６０１が、およそ０ボルトと等しいＶｓを印加され、端子６０２が、およそ＋５ボルトと等しいＶｄを印加される。同様に、基板が、およそ０ボルトのＶｂを印加される。選択されないゲートの相対的に高い電圧は、反転領域６２５および６２６を誘発し、その反転領域は、端子６０１および６０２をゲート６０３−３下方のチャネル領域と結合する。記号６２７で示されるバンド間トンネリングで誘発される熱正孔が、制御ゲート６０３−３の下方の反転領域６２６の縁部において誘発され、電荷蓄積位置６０４−３−２へ注入され、選択されたゲート６０３−３に関連する蓄積位置右端のしきい値電圧を、対象プログラム状態まで低下させるために十分なほどになる。
図４４および図４５は、図３９のメモリセルに対する左端および右端の逆読出しバイアス配置を図示する。左端の蓄積位置、例えば、ゲート６０３−５下方の蓄積位置６０４−５−１を読み出すために、図４４に示されるバイアス配置を用いる。図４４のバイアス配置によると、選択されないゲート６０３−１〜６０３−４、および６０３−６〜６０３−Ｎが、およそ＋１０ボルトなどの高電圧を印加され、選択されたゲート６０３−５が、およそ＋２ボルトのＶｇ5を印加される。端子６０１が、およそ０ボルトと等しいＶｓを印加され、端子６０２が、およそ＋２ボルトと等しいＶｄを印加される。同様に、基板が、およそ０ボルトのＶｂを印加される。選択されないゲートの相対的に高い電圧は、反転領域６３５および６３６を誘発し、その反転領域は、端子６０１および６０２をゲート６０３−５下方のチャネル領域と結合する。電荷蓄積位置６０４−５−１が高しきい値状態（消去されている）を有するとき、電流フローは端子６０１と６０２の間でブロックされる。代わりに、電荷蓄積位置６０４−５−１が低しきい値状態（プログラムされている）を有するとき、電流フローは端子６０１と６０２の間に生じる。電荷蓄積位置６０４−５−１に保存されたデータを表示するために電流フローを読み取ることができる。
左端の蓄積位置、例えば、ゲート６０３−３下方の蓄積位置６０４−３−２を読み出すために、図４５に示されるバイアス配置を用いる。図４５のバイアス配置によると、選択されないゲート６０３−１、６０３−２、および６０３−４〜６０３−Ｎは、およそ＋１０ボルトなどの高電圧を印加され、選択されたゲート６０３−３は、およそ＋２ボルトのＶｇ5を印加される。端子６０１が、およそ＋２ボルトと等しいＶｓを印加され、端子６０２が、およそ０ボルトと等しいＶｄを印加される。同様に、基板が、およそ０ボルトのＶｂを印加される。選択されないゲートの相対的に高い電圧は、反転領域６４５および６４６を誘発し、その反転領域は、端子６０１および６０２をゲート６０３−３下方のチャネル領域と結合する。電荷蓄積位置６０４−３−２が高しきい値状態（消去されている）を有するとき、電流フローは端子６０１と６０２の間でブロックされる。代わりに、電荷蓄積位置６０４−３−２が低しきい値状態（プログラムされている）を有するとき、電流フローは端子６０１と６０２の間に生じる。電荷蓄積位置６０４−３−２に保存されたデータを表示するために電流フローを読み取ることができる。
図４６−図５２は、図１１に示された多重ゲートセルに対する記号を用いて、本明細書に記述される多重ゲートメモリセルに対するアレイレイアウトの代表的実施例を図式的に図示する。１セル当たり１ビット、および、より詳細に上で議論されたように、各制御ゲートに関連する各蓄積位置において、２ビット以上が保存される実施例を含む１セル当たり複数ビットの実施例と共に、図示されたアレイレイアウトを用いることができる。
図４６は、図１８に示される構造を有する多重ゲートメモリセル７００−７０６が、ビット線ＢＬN-3〜ＢＬN+3と共に配置される第１のレイアウトの実施例を図示する。ワード線が、並列にバイアス電圧Ｖｇ1〜ＶｇNを多重ゲートメモリセルの対応するゲートに伝達するために配置される。ビット線ＢＬN-3〜ＢＬN+3は、バイアス電圧ＶｓおよびＶｄの一方を、それぞれ選択ゲート７１０−７１６を介して多重ゲートメモリセル７００−７０６の底部端子に伝達するために配置される。選択ゲート７１０−７１６は、
ワード線と平行して配置され、制御信号ＳＬＧ２を伝送するバイアス線と結合されるゲートを有する。また、ビット線ＢＬN-3〜ＢＬN+3は、バイアス電圧ＶｓおよびＶｄの他方を、それぞれ選択ゲート７２０−７２６を介して多重ゲートメモリセル７００−７０６の上部端子に伝達するために配置される。選択ゲート７２０−７２６は、ワード線と平行して配置され、制御信号ＳＬＧ１を伝送するバイアス線と結合されるゲートを有する。ビット線ＢＬN-3〜ＢＬN+3は、通常、集積回路に金属層を用いて実装され、接点ｖｉａｓ７１８および７２８などの接点ｖｉａｓを用いて選択ゲート７１０−７１６または７２０−７２６のソースまたはドレーン端子と結合される。図示されたアレイレイアウトでは、多重ゲートメモリセル７０６は、選択ゲート７１６および７２６を介して、ビット線ＢＬN+3およびＢＬN+2にそれぞれ結合される。多重ゲートメモリセル７０５は、選択ゲート７１５および７２５を介して、ビット線ＢＬN+1およびＢＬN+2にそれぞれ結合される。多重ゲートメモリセル７０４は、選択ゲート７１４および７２４を介して、ビット線ＢＬN+1およびＢＬNにそれぞれ結合される。多重ゲートメモリセル７０３は、選択ゲート７１３および７２３を介して、ビット線ＢＬN-1およびＢＬNにそれぞれ結合される。多重ゲートメモリセル７０２は、選択ゲート７１２および７２２を介して、ビット線ＢＬN-1およびＢＬN-2にそれぞれ結合される。多重ゲートメモリセル７０１は、選択ゲート７１１および７２１を介して、ビット線ＢＬN-3およびＢＬN-2にそれぞれ結合される。多重ゲートメモリセル７００は、選択ゲート７１０および７２０を介して、ビット線ＢＬN-3およびＢＬN-4（図示されない）にそれぞれ結合される。図４６の実施例では、多重ゲートメモリセルは並列に配置され、単一の多重ゲートメモリセルのアレイのビット線への接続は、２つの選択ゲートによって制御される。２つの隣接する並列のセルのソースは一体化され、単一のビット線と結合される。同様に、２つの隣接する並列のセルのドレーンは一体化され、単一のビット線と結合される。
図４７は、図１８に示される構造を有する多重ゲートメモリセル７００−７０６が、ビット線ＢＬN-3〜ＢＬN+3と共に配置される代替のレイアウトの実施例を図示する。ワード線が、並列にバイアス電圧Ｖｇ1〜ＶｇNを多重ゲートメモリセルの対応するゲートに伝達するために配置される。ビット線ＢＬN-3〜ＢＬN+3は、バイアス電圧Ｖｄを、それぞれ選択ゲート７２０−７２６を介して多重ゲートメモリセル７００−７０６の上部端子に伝達するために配置される。また、水平ソース線７１９が、埋込み型ドーピング領域によって、または金属層によって実装され、バイアス電圧Ｖｓを、選択ゲート７１０−７１６を介して多重ゲートメモリセル７００−７０６の底部端子にそれぞれ伝達するために配置される。選択ゲート７１０−７１６は、ワード線と平行して配置され、制御信号ＳＬＧ２を伝送するバイアス線と結合されるゲートを有する。ビット線ＢＬN-3〜ＢＬN+3は、通常、集積回路に金属層を用いて実装され、接点ｖｉａ７２８などの接点ｖｉａｓを用いて選択ゲート７２０−７２６のドレーン端子と結合される。図示されたアレイレイアウトでは、多重ゲートメモリセル７０６は、選択ゲート７１６および７２６を介して、ビット線ＢＬN+3およびソース線７１９にそれぞれ結合される。多重ゲートメモリセル７０５は、選択ゲート７２５を介して、ビット線ＢＬN+2およびソース線７１９にそれぞれ結合される。多重ゲートメモリセル７０４は、選択ゲート７２４を介して、ビット線ＢＬN+1およびソース線７１９にそれぞれ結合される。多重ゲートメモリセル７０３は、選択ゲート７２３を介して、ビット線ＢＬNおよびソース線７１９にそれぞれ結合される。多重ゲートメモリセル７０２は、選択ゲート７２２を介して、ビット線ＢＬN-1およびソース線７１９にそれぞれ結合される。多重ゲートメモリセル７０１は、選択ゲート７２１を介して、ビット線ＢＬN-2およびソース線７１９にそれぞれ結合される。多重ゲートメモリセル７００は、選択ゲート７２０を介して、ビット線ＢＬN-3およびソース線７１９にそれぞれ結合される。図４７の実施例では、セクタのすべての並列のセルのソースは一体化され、ビット線方向と直交する水平ソース線と結合される。各多重ゲートメモリセルのドレーンは、隣接するビット線と共有されていない単一のビット線と結合される。
図４８は、図４６のレイアウトと同様の別のレイアウトの実施例を図示する。図４８の実施例では、選択ゲート７２０−７２６および７１０−７１６は、一度に
唯一の多重ゲートメモリセルをビット線と接続可能とするデコーディング機能を提供するために配置される。特に、選択ゲート７２１、７２３、７２５は、制御信号ＳＬＧ１と結合されるゲート端子を有し、選択ゲート７２０、７２２、７２４、７２６は、制御信号ＳＬＧ２と結合されるゲートを有する。同様に、選択ゲート７１１、７１３、７１５は、制御信号ＳＬＧ４と結合されるゲート端子を有し、選択ゲート７１０、７１２、７１４、７１６は、制御信号ＳＬＧ３と結合されるゲートを有する。その他の点では、配置は図４６で記述された配置と同様である。図４８の実施例では、単一の多重ゲートメモリセルへのビット線の接続が、２つの選択ゲートによって制御される。２つの隣接する並列のセルのソースは一体化され、単一のビット線と結合される。同様に、２つの隣接する並列のセルのドレーンは一体化され、単一のビット線と結合される。隣接する並列のセルが、同時に、共有されたビット線に接続されないように選択ゲートを制御する。
図４９は、図２０に示される構造を有する多重ゲートメモリセル７４０−７４６が、ビット線ＢＬN-3〜ＢＬN+3と共に配置される第１のレイアウトの実施例を図示する。ワード線が、並列にバイアス電圧Ｖｇ1〜ＶｇNを多重ゲートメモリセルの対応するゲートに伝達するために配置される。ビット線ＢＬN-3〜ＢＬN+3は、バイアス電圧ＶｓおよびＶｄの一方を、それぞれ多重ゲートメモリセル７４０〜７４６の上部端子に伝達するために配置される。多重ゲートメモリセルの上部制御ゲート７５０〜７５６が、ワード線と平行して配置され、制御信号ＳＬＧ１を伝送するバイアス線と結合される。また、ビット線ＢＬN-3〜ＢＬN+3は、バイアス電圧ＶｓおよびＶｄの他方を、多重ゲートメモリセル７４０〜７４６の底部端子に伝達するために配置される。底部制御ゲート７６０〜７６６が、ワード線と平行して配置され、制御信号ＳＬＧ２を伝送するバイアス線と結合される。ビット線ＢＬN-3〜ＢＬN+3は、通常、集積回路に金属層を用いて実装され、接点ｖｉａｓ７４８および７４９などの接点ｖｉａｓを用いて選択ゲート７１０〜７１６または７２０〜７２６のソースまたはドレーン端子と結合される。図示されたアレイレイアウトでは、多重ゲートメモリセル７４６は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN+3およびＢＬN+2とそれぞれ結合される。多重ゲートメモリセル７４５は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN+1およびＢＬN+2とそれぞれ結合される。多重ゲートメモリセル７４４は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN+1およびＢＬNとそれぞれ結合される。多重ゲートメモリセル７４３は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN-1およびＢＬNとそれぞれ結合される。多重ゲートメモリセル７４２は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN-1およびＢＬN-2とそれぞれ結合される。多重ゲートメモリセル７４１は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN-3およびＢＬN-2とそれぞれ結合される。多重ゲートメモリセル７４０は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN-3およびＢＬN-4（図示されない）とそれぞれ結合される。各セルの上部および底部制御ゲートは、低しきい値状態において上部および底部制御ゲートに関連する蓄積位置を保持するために作動され、上部および底部制御ゲートを、図４６のアレイの実施例における選択ゲート７１０〜７１６および７２０〜７２６と類似の選択ゲートの代替として用いることを可能とする。図４９の実施例では、多重ゲートメモリセルは並列に配置され、単一の多重ゲートメモリセルのアレイのビット線への接続は、２つの選択ゲートによって制御される。２つの隣接する並列のセルのソースは一体化され、単一のビット線と結合される。同様に、２つの隣接する並列のセルのドレーンは一体化され、単一のビット線と結合される。
図５０は、図２０に示される構造を有する多重ゲートメモリセル７４０〜７４６が、ビット線ＢＬN-3〜ＢＬN+3と共に配置される第１のレイアウトの実施例を図示する。ワード線が、並列にバイアス電圧Ｖｇ1〜ＶｇNを多重ゲートメモリセルの対応するゲートに伝達するために配置される。ビット線ＢＬN-3〜ＢＬN+3は、バイアス電圧Ｖｄを、多重ゲートメモリセル７４０〜７４６の上部端子にそれぞれ伝達するために配置され
る。多重ゲートメモリセルの上部制御ゲート７５０〜７５６が、ワード線と平行して配置され、制御信号ＳＬＧ１を伝送するバイアス線と結合される。また、水平ソース線７６９が、埋込み型ドーピング領域によって、または金属層によって実装され、バイアス電圧Ｖｓを、多重ゲートメモリセル７４０〜７４６の底部端子に伝達するために配置される。底部制御ゲート７６０〜７６６が、ワード線と平行して配置され、制御信号ＳＬＧ２を伝送するバイアス線と結合される。ビット線ＢＬN-3〜ＢＬN+3は、通常、集積回路に金属層を用いて実装され、接点ｖｉａ７５８などの接点ｖｉａｓを用いて多重ゲートメモリセルのドレーン端子と結合される。図示されたアレイレイアウトでは、多重ゲートメモリセル７４６は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN+3およびソース線７６９とそれぞれ結合される。多重ゲートメモリセル７４５は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN+2およびソース線７６９とそれぞれ結合される。多重ゲートメモリセル７４４は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN+1およびソース線７６９とそれぞれ結合される。多重ゲートメモリセル７４３は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬNおよびソース線７６９とそれぞれ結合される。多重ゲートメモリセル７４２は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN-1およびソース線７６９とそれぞれ結合される。多重ゲートメモリセル７４１は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN-2およびソース線７６９とそれぞれ結合される。多重ゲートメモリセル７４０は、その上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に対応して、ビット線ＢＬN-3およびソース線７６９とそれぞれ結合される。各セルの上部および底部制御ゲートは、低しきい値状態において上部および底部制御ゲートに関連する蓄積位置を保持するために作動され、上部および底部制御ゲートを、図４７のアレイの実施例における選択ゲート７１０〜７１６および７２０〜７２６と類似の選択ゲートの代替として用いることを可能とする。図５０の実施例では、セクタのすべての並列のセルのソースは一体化され、ビット線方向と直交する水平ソース線と結合される。各多重ゲートメモリセルのドレーンは、隣接するビット線と共有されていない単一のビット線と結合される。
図５１は、図４６に示されるセクタと類似の多重ゲートメモリセルの複数のセクタからなるメモリブロックのレイアウトを図示する。また、このレイアウトは、図４７〜図５０に示されるセクタ構造に対しても利用できる。図５１では、第１のセクタ８００および第２のセクタ８０１が図示される。第１のセクタ８００と第２のセクタ８０１は、両者の間の接点８０２、８０３、８０４、８０５を共有する。第１のセクタ８００は、その上方の同一レイアウトを有するセクタと接点８０６、８０７、８０８を共有する。同様に、第２のセクタは、その下方の同一レイアウトを有するセクタと接点８０９、８１０、８１１を共有する。セクタはメモリブロックを形成するために反復され、ブロックは集積回路に大アレイを形成するために反復される。代替の実施例では、第１のセクタ８００および第２のセクタ８０１を共有された接点を中心に鏡像型に配置できる。図５１に示される複数のメモリブロックを有するアレイは、図２７に示されるような高密度のメモリデバイスにおいて利用される。
図４６〜図４８、および図５１に示される実施例の各選択ゲート対の間には、唯一の多重ゲートメモリセルのみを有するが、他の実施例では、選択ゲートの間に２つ以上の多重ゲートメモリセルを有する。同様に、図４８および図４９は、ビット線との接点の間に、または、水平ソース線におけるビット線との接点の間に、連続した単一の多重ゲートメモリセルを有するアレイを図示する。他の実施例では、連続して配置された先頭の多重ゲートメモリセルにおいて先頭の選択ゲートとして機能する先頭のゲート、および、連続して配置された最終の多重ゲートメモリセルにおいて最終の選択ゲートとして機能する最終のゲートを備えた、連続した複数の多重ゲートメモリセルを有することができる。
本明細書に記述された技術は、１セル当たり複数のビットを保存可能で
、簡易なプロセスを用いて製造できる高密度メモリを提供する。さらに、比較的低電力でプログラム動作および消去動作を実行可能である。
先に詳細に説明された好ましい実施例および具体例を参照することによって本発明は開示されるが、これらの事例は、例を示したものであり、制限の意味を有するものではない。変更および組み合わせは、当業者にとって容易に可能であるが、それらの変更および組み合わせは、本発明の精神および以下のクレームの範囲の中にある。
従来技術の電荷トラッピングメモリセルの図である。 （Ａ）（Ｂ）は、ＦＮトンネリングを誘発することによって従来技術の電荷トラッピングメモリセルをプログラムするバイアス配置を図示する。 連続した選択されたセルをプログラムするバイアス配置を有する、連続したＮＡＮＤ構成における一連の電荷トラッピングメモリセルの従来技術の配置を図示する。 ２つの制御ゲートを備えた多重ゲートメモリセルを図示する。 図４と類似の多重ゲートメモリセルに対する図式的な記号である。 連続した選択されたセルの下方の蓄積位置をプログラムするバイアス配置を有する、連続した２つの制御ゲートを備えた多重ゲートメモリセルを図示する。 （Ａ）〜（Ｄ）は、連続した選択されたセルの下方の蓄積位置を読み出す個々のバイアス配置を有する、連続した２つの制御ゲートを備えた多重ゲートメモリセルを示す。 連続した選択されたセルの下方の蓄積位置を消去するバイアス配置を有する、連続した２つの制御ゲートを備えた多重ゲートメモリセルを図示する。 連続した選択されたセルの下方の蓄積位置を消去する代替のバイアス配置を有する、連続した２つの制御ゲートを備えた多重ゲートメモリセルを図示する。 Ｎ個の制御ゲートを備えた多重ゲートメモリセルを図示する。 図４と類似の多重ゲートメモリセルに対する図式的な記号である。 連続した選択されたセルの下方の蓄積位置をプログラムするバイアス配置を有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを図示する。 連続した選択されたセルの下方の蓄積位置を読み出すバイアス配置を有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを示す。 連続した選択されたセルの下方の蓄積位置を消去するバイアス配置を有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを示す。 連続した選択されたセルの下方の蓄積位置を消去する代替のバイアス配置を有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを示す。 図１４または図１５のバイアス配置を適用した消去処理手順の簡略化したフローチャートである。 連続した最初の、および、最後のゲートに近接する半導体本体に、ソースおよびドレーン電圧を伝導する回路を有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを示す。 連続した最初の、および、最後のゲートに近接する半導体本体に、ソースおよびドレーン電圧を伝導する選択ゲートトランジスタを有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを示す。 連続した最初の、および、最後のゲートに近接する半導体本体に、ソースおよびドレーン電圧を伝導する選択ゲートに代わる代替の実施方法を有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを示す。 連続した最初の、および、最後のゲートに近接する半導体本体に、ソースおよびドレーン電圧を伝導する選択ゲートに代わる別の代替の実施方法を有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを示す。 連続した最初の、および、最後のゲートに近接する半導体本体に、ソースおよびドレーン電圧を伝導する代替の実施回路を有する、連続したＮ個の制御ゲートを備えた多重ゲートメモリセルを示す。 偶数番目の連続したゲートがデータ記憶用制御ゲートとして機能する、奇数Ｎ＋１個の連続した制御ゲートを備えた多重ゲートメモリセルを示す。 奇数番目の連続したゲートがデータ記憶用制御ゲートとして機能する、奇数Ｎ＋１個の連続した制御ゲートを備えた多重ゲートメモリセルを示す。 多重ゲートメモリセルを製造するプロセスを図示する。 多重ゲートメモリセルを製造するプロセスを図示する。 多重ゲートメモリセルを製造するプロセスを図示する。 多重ゲートメモリセルを製造するプロセスを図示する。 多重ゲートメモリセルを製造するプロセスを図示する。 多重ゲートメモリセルを製造するプロセスを図示する。 図２４Ａ〜図２４Ｆのプロセスと類似した多重ゲートメモリセルを製造するプロセスにおいて、電荷蓄積構造を貫通してソースおよびドレーン注入が実施されるステップを図示する。 図２２または図２３の多重ゲートメモリセルと類似した多重ゲートメモリセルを製造するプロセスのステップを図示する。 図２２または図２３の多重ゲートメモリセルと類似した多重ゲートメモリセルを製造するプロセスのステップを図示する。 図２２または図２３の多重ゲートメモリセルと類似した多重ゲートメモリセルを製造するプロセスのステップを図示する。 図２２または図２３の多重ゲートメモリセルと類似した多重ゲートメモリセルを製造するプロセスのステップを図示する。 多重ゲートメモリセルアレイを具備する集積回路のブロック図である。 ２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 選択された制御ゲートの下方のデータを消去するバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 選択された制御ゲートの下方のデータを消去する代替のバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 第１の制御ゲートの下方左側のビット１−１をプログラムするバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 第１の制御ゲートの下方右側のビット１−２をプログラムするバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 第２の制御ゲートの下方左側のビット２−１をプログラムするバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 第２の制御ゲートの下方右側のビット２−２をプログラムするバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 第１の制御ゲートの下方左側のビット１−１を読み出すバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 第１の制御ゲートの下方右側のビット１−２を読み出すバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 第２の制御ゲートの下方左側のビット２−１を読み出すバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 第２の制御ゲートの下方右側のビット２−２を読み出すバイアス配置を有する、２つの制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 Ｎ個の制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 選択された制御ゲートの下方のデータを消去するバイアス配置を有する、Ｎ個の制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 選択された制御ゲートの下方のデータを消去する代替のバイアス配置を有する、Ｎ個の制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 選択された制御ゲートの下方左側のビットをプログラムするバイアス配置を有する、Ｎ個の制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 選択された制御ゲートの下方右側のビットをプログラムするバイアス配置を有する、Ｎ個の制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 選択された制御ゲートの下方左側のビットを読み出すバイアス配置を有する、Ｎ個の制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 選択された制御ゲートの下方右側のビットを読み出すバイアス配置を有する、Ｎ個の制御ゲートおよび各制御ゲートと関連する２つの蓄積位置を備えた多重ゲートメモリセルを図示する。 多重ゲートメモリセルのセクタに対するレイアウトの略図である。 多重ゲートメモリセルのセクタに対する第１の代替レイアウトの略図である。 多重ゲートメモリセルのセクタに対する第２の代替レイアウトの略図である。 多重ゲートメモリセルのセクタに対する第３の代替レイアウトの略図である。 多重ゲートメモリセルのセクタに対する第４の代替レイアウトの略図である。 複数のセクタを有する多重ゲートメモリセルのブロックに対するレイアウトを図示する。
符号の説明
１ 制御ゲート
２ 制御ゲート
１１ ゲート
１２ 上部誘電体
１３ 電荷トラッピング材料
１４ 底部誘電体
１５ ドレーン端子
１７ チャネル領域
２０-２６ 領域
２７-３０ 電荷蓄積構造
３１-３４ チャネル領域
５０ 制御ゲート
５１ ゲート
５２ 上部誘電体
５３ 電荷トラッピング層
５４ 底部誘電体
５５ 端子
５６ 端子
５７ 基板
５８ チャネル領域
６０ 記号
７０ 電荷蓄積位置
７１ 電荷蓄積位置
７３ 極性反転
７４ 極性反転
７５ 反転領域
７６ 熱正孔
７７ 反転領域
７８ 熱正孔
１００ 基板
１０１ 第１の端子
１０２ 第２の端子
１０３ 制御ゲート
１０４ 電荷蓄積位置
１０５ 上部誘電体
１０６ 電荷トラッピング層
１０７ 底部誘電体層
１１０ 記号
１２０ 極性反転
１２５ 反転領域
１２６ 反転領域
１２７ 反転領域
１２８ 反転領域
１３０ 熱正孔
１３１ 熱正孔
１５０ 回路
１７３−１〜Ｎ ゲート
１７４−１〜Ｎ＋１ ゲート
１８４ 電荷蓄積位置
２０１ ゲート
２０２ 端子位置
２０３ 端子位置
２０５ 端子位置
２０６ 端子位置
２０７ ゲート誘電体
２０８ ゲート誘電体
２０９ ゲート
２１０ 選択ゲート
２１１ 選択ゲート
２１２ 端子位置
２１４ ゲート誘電体
２２０ 選択ゲート
２２１ 選択ゲート
２５０−２５７ ブロック
３００ 半導体基板
３０１ 底部酸化物層
３０２ 電荷トラッピング層
３０３ 上部酸化物層
３０４ｘ ゲート電極
３０４ ポリシリコン層
３０５ 絶縁層
３０６ｘ ゲート電極
３０７ ソース端子
３０８ ドレーン端子
３１７ ソース端子
３１８ ドレーン端子
３４０ 絶縁体層
３４１-３４７ 間隙
３４９ ドレーン注入
３５１-３５６ 多層スタック
４００ メモリアレイ
４０１ ロウデコーダ
４０２ ワード線
４０３ カラムデコーダ
４０４ ビット線
４０５ バス
４０６ ブロック
４０７ データバス
４０８ バイアス配置供給電圧
４０９ バイアス配置状態マシン
４１１ データイン線
４１２ データアウト線
４５０ 集積回路
５００ 半導体基板
５０１ ゲート
５０１ 制御ゲート
５０２ 制御ゲート
５０３ ソース端子
５０４ ドレーン端子
５０５ 記号
５０６ 記号
５１０ 極性反転
５１１ 記号
５１２ 極性反転領域
５１３ 記号
５１４ 極性反転領域
５１５ 記号
５１６ 極性反転
５１７ 記号
６００ 半導体本体
６０１ ｎ型端子
６０２ ｎ型端子
６０３ 制御ゲート
６０４ 電荷蓄積位置
６０５ 上部誘電体
６０６ 電荷トラッピング誘電体
６０７ 底部誘電体
６１０ 記号
６１１ 記号
６１５ 反転領域
６１７ 記号
６２５ 反転領域
６２６ 反転領域
６２７ 記号
６３５ 反転領域
６４５ 反転領域
７００ 多重ゲートメモリセル
７０１ 多重ゲートメモリセル
７０２ 多重ゲートメモリセル
７０３ 多重ゲートメモリセル
７０４ 多重ゲートメモリセル
７０５ 多重ゲートメモリセル
７０６ 多重ゲートメモリセル
７１０-７１６ 選択ゲート
７１９ 水平ソース線
７２０−７２５ 選択ゲート
７４０−７４６ 多重ゲートメモリセル
７５０-７５６ 上部制御ゲート
７６０-７６６ 底部制御ゲート
７６９ 水平ソース線
８００ セクタ
８０１ セクタ
８０２ 接点
８０６ 接点
８０９ 接点ｉ インデックス

Claims (20)

  1. 半導体本体と、
    連続的に配置された最初のゲート、および連続的に配置された最後のゲートを有し、連続した隣接するゲートから、連続したゲートを隔離する絶縁部材を備えた、前記半導体本体に連続的に配置された複数のゲートと、
    連続した前記複数のゲートの２つ以上の下方に電荷トラッピング位置を有する、前記半導体本体の電荷蓄積構造と、
    ソースおよびドレーンバイアス電圧を、連続した前記最初のゲートに近接する前記半導体本体へ、および、連続した前記最後のゲートに近接する前記半導体本体へ伝導する回路と、
    ゲートバイアス電圧を前記複数のゲートに伝導する回路とを有し、
    前記半導体本体は、連続した前記複数のゲートの下方に、ｎ型およびｐ型の導電性の一方を有する連続した多重ゲートチャネル領域、ならびに、
    連続した前記複数のゲートの内の前記２つ以上の各ゲートの下方の電荷トラッピング位置にデータを保存するために、ソースおよびドレーンバイアス電圧を伝導する前記回路、ならびに、ゲートバイアス電圧を伝導する前記回路を制御するコントローラとを有し、前記コントローラは、連続した前記複数のゲートの内の前記２つ以上の各ゲートの下方の前記蓄積位置に対するプログラム処理手順、消去処理手順、および読出し処理手順を制御するために配置され、前記消去処理手順は、連続した別のゲートの下方の蓄積位置を消去することなく、前記多重ゲートメモリセルにおいて連続した選択されたゲートの下方の蓄積位置を消去することを含むことを特徴とする集積回路メモリデバイス。
  2. 連続したすべての前記ゲートの下方に電荷トラッピング位置を有することを特徴とする請求項１に記載のデバイス。
  3. ソースおよびドレーンバイアス電圧を伝導する前記回路が、ビット線として配置された導電性材料を有し、ゲートバイアス電圧を伝導する前記回路が、ワード線として配置された導電性材料を有することを特徴とする請求項１に記載のデバイス。
  4. 前記消去処理手順が、連続した前記選択されたゲートの下方の前記電荷トラッピング位置への正孔注入電流を誘発することを含むことを特徴とする請求項１に記載のデバイス。
  5. 前記消去処理手順が、連続した別のゲートの下方の蓄積位置を消去することなく、連続した前記選択されたゲートの下方の前記電荷トラッピング位置への正孔注入電流を誘発することを含み、前記プログラム処理手順が、連続した別のゲートの下方の蓄積位置をプログラムすることなく、連続した選択されたゲートの下方の前記電荷トラッピング位置への電子注入電流を誘発することを含むことを特徴とする請求項１に記載のデバイス。
  6. 前記多重ゲートメモリセルが、連続した前記最初のゲートに隣接する第１の端子位置を有し、連続した前記最後のゲートに隣接する第２の端子位置を有し、前記消去処理手順が、前記選択されたゲートの下方の領域の一端または両端における、前記基板から前記選択されたゲートの下方の前記電荷蓄積構造へのバンド間トンネリングで誘発される熱正孔注入により、正孔注入電流を誘発することを含むことを特徴とする請求項１に記載のデバイス。
  7. 前記電荷蓄積構造が、底部誘電体層、電荷トラッピング誘電体層、および上部誘電体層を有する誘電体スタックからなることを特徴とする請求項１に記載のデバイス。
  8. 前記電荷蓄積構造が、底部誘電体層、電荷トラッピング誘電体層、および上部誘電体層を有する誘電体スタックからなり、前記電荷トラッピング誘電体層が、シリコン窒化物からなることを特徴とする請求項１に記載のデバイス。
  9. 前記連続したゲートが、３つ以上のゲートを有し、前記電荷蓄積構造が、前記連続したゲートの中の３つ以上のゲートの下方に電荷トラッピング位置を有することを特徴とする請求項１に記載のデバイス。
  10. 半導体本体と、
    前記半導体本体に渡設する複数のワード線と、
    一般に、前記半導体本体を横断する前記複数のワード線と互いに直交するように配置される複数のビット線と、
    前記複数のワード線および前記複数のビット線と結合される、前記半導体本体のデコーディング回路と、
    前記複数のワード線および前記複数のビット線と結合される多重ゲート蓄積素子アレイと、ここで、個々の前記多重ゲート蓄積素子は、
    連続的に配置された最初のゲート、および連続的に配置された最後の
    ゲートを有し、連続した隣接するゲートから、連続したゲートを
    隔離する絶縁部材を備えた、連続的に配置され、前記複数のワー
    ド線の中の個々のワード線と結合される複数のゲートと、
    連続した前記複数のゲートの２つ以上の下方に電荷トラッピング位置
    を有する、前記半導体本体の電荷蓄積構造と、
    連続した前記複数のゲートの下方に、ｎ型およびｐ型の導電性の一方
    を有する連続した多重ゲートチャネル領域と、
    少なくとも前記ソースおよびドレーン端子の一方が前記複数のビット
    線の中のビット線と結合される、連続した前記最初のおよび最後
    のゲートに近接するソースおよびドレーン端子とを有し、
    連続した前記複数のゲートの内の前記２つ以上の各ゲートの下方の電荷トラッピング位置にデータを保存するために、前記複数のワード線および前記複数のビット線を制御し、ソースおよびドレーンバイアス電圧、ならびに、ゲートバイアス電圧を伝導するコントローラとを有し、前記コントローラは、連続した前記複数のゲートの内の前記２つ以上の各ゲートの下方の前記蓄積位置に対するプログラム処理手順、消去処理手順、および読出し処理手順を制御するために配置され、前記消去処理手順は、連続した別のゲートの下方の蓄積位置を消去することなく、前記多重ゲートメモリセルにおいて連続した選択されたゲートの下方の蓄積位置を消去することを含むことを特徴とする集積回路メモリデバイス。
  11. 連続したすべての前記ゲートの下方に電荷トラッピング位置を有することを特徴とする請求項１０に記載のデバイス。
  12. 前記消去処理手順が、連続した前記選択されたゲートの下方の前記電荷トラッピング位置への正孔注入電流を誘発することを含むことを特徴とする請求項１０に記載のデバイス。
  13. 前記消去処理手順が、連続した別のゲートの下方の蓄積位置を消去することなく、連続した前記選択されたゲートの下方の前記電荷トラッピング位置への正孔注入電流を誘発することを含み、前記プログラム処理手順が、連続した別のゲートの下方の蓄積位置をプログラムすることなく、連続した選択されたゲートの下方の前記電荷トラッピング位置への電子注入電流を誘発することを含むことを特徴とする請求項１０に記載のデバイス。
  14. 前記消去処理手順が、前記選択されたゲートの下方の領域のソース端およびドレーン端の一方または両方における、前記基板から前記選択されたゲートの下方の前記電荷蓄積構造へのバンド間トンネリングで誘発される熱正孔注入により、正孔注入電流を誘発することを含むことを特徴とする請求項１０に記載のデバイス。
  15. 前記電荷蓄積構造が、底部誘電体層、電荷トラッピング誘電体層、および上部誘電体層を有する誘電体スタックからなることを特徴とする請求項１０に記載のデバイス。
  16. 前記電荷蓄積構造が、底部誘電体層、電荷トラッピング誘電体層、および上部誘電体層を有する誘電体スタックからなり、前記電荷トラッピング誘電体層が、シリコン窒化物からなることを特徴とする請求項１０に記載のデバイス。
  17. 前記連続したゲートが、３つ以上のゲートを有し、前記電荷蓄積構造が、
    前記連続したゲートの中の３つ以上のゲートの下方に電荷トラッピング位置を有することを特徴とする請求項１０に記載のデバイス。
  18. 集積回路メモリデバイスを動作させるための方法において、
    前記デバイスは、半導体本体と、連続的に配置された最初のゲート、および連続的に配置された最後のゲートを有し、連続した隣接するゲートから、連続したゲートを隔離する絶縁部材を備えた、前記半導体本体に連続的に配置された複数のゲートと、連続した前記複数のゲートの２つ以上の下方に電荷トラッピング位置を有する、前記半導体本体の電荷蓄積構造とを有し、前記半導体本体は、連続した前記複数のゲートの下方に、ｎ型およびｐ型の導電性の一方を有する連続した多重ゲートチャネル領域を有する、集積回路メモリデバイスを動作させるための方法であって、前記方法は、選択されたゲートにおいてデータをプログラムするバイアス配置を適用し、
    消去する前記バイアス配置が、
    前記多重ゲートチャネル領域における前記半導体本体に、基板バイアス条件を適用し、
    連続した前記最初の、および、最後のゲートの一方に近接する前記半導体本体に、ソースバイアス条件を適用し、
    連続した前記最初の、および、最後のゲートの他方に近接する前記半導体本体に、ドレーンバイアス条件を適用し、
    連続した前記複数のゲートに、消去用のゲートバイアス条件を適用し、前記ゲートバイアス条件は、前記選択されたゲートにおいて前記低しきい値状態を確立するために、連続した選択されたゲートの下方の前記電荷トラッピング位置からの電子射出、または前記電荷トラッピング位置への正孔注入を誘発するために十分な大きさの電圧を有し、前記他のゲートの下方の前記多重ゲートチャネル領域において極性反転を誘発するために十分な大きさの連続した他のゲートについての極性反転電圧を有し、
    プログラムする前記バイアス配置は、
    前記多重ゲートチャネル領域における前記半導体本体に、基板バイアス条件を適用し、
    連続した前記最初の、および、最後のゲートの一方に近接する前記半導体本体に、ソースバイアス条件を適用し、
    連続した前記最初の、および、最後のゲートの他方に近接する前記半導体本体に、ドレーンバイアス条件を適用し、
    連続した前記複数のゲートに、プログラム用のゲートバイアス条件を適用し、
    前記ゲートバイアス条件は、高しきい値状態を確立するために、連続して配置された選択されたゲートについての前記基板バイアス条件に比例し、前記選択されたゲートの下方の電荷トラッピング位置への電子注入電流を誘発するために十分な大きさのプログラム電圧を有し、前記他のゲートの下方の電荷蓄積位置への有意の電子注入を生じることなく、前記他のゲートの下方の前記多重ゲートチャネル領域において極性反転を誘発するために十分な大きさの連続した他のゲートについての極性反転電圧を有することを特徴とする集積回路メモリデバイスを動作させるための方法。
  19. 請求項１８に記載の方法において、さらに、読み出すバイアス配置を適用することが、
    前記多重ゲートチャネル領域における前記半導体本体に、基板バイアス条件を適用し、
    連続した前記最初の、および、最後のゲートの一方に近接する前記半導体本体に、ソースバイアス条件を適用し、
    連続した前記最初の、および、最後のゲートの他方に近接する前記半導体本体に、ドレーンバイアス条件を適用し、
    連続した前記複数のゲートにゲートバイアス条件を適用し、前記ゲートバイアス条件は、連続して配置された選択されたゲートについての前記基板バイアス条件に比例し、前記低しきい値状態に対するしきい値電圧よりも高い読出し電圧を有し、前記他のゲート
    の下方の前記多重ゲートチャネル領域において極性反転を誘発するために十分な大きさを有し、前記高しきい値状態よりも高い、連続した他のゲートについての極性反転電圧を有することを特徴とする請求項１８に記載の方法。
  20. 前記消去処理手順が、
    消去されるべき連続した前記複数のゲート中の２つ以上の要素を有するゲートの集合を同定し、
    ゲートの前記集合中の第１の選択されたゲートに対して、消去用の前記ゲートバイアス条件を適用し、ソース端およびドレーン端の一方または両方に、前記第１の選択されたゲート下方の前記電荷蓄積位置へのバンド間トンネリングによる熱正孔注入を誘発し、
    ゲートの前記集合中の隣接する選択されたゲートに対して、消去用の前記ゲートバイアス条件を適用し、ソース端およびドレーン端の一方または両方に、前記隣接する選択されたゲート下方の前記電荷蓄積位置へのバンド間トンネリングによる熱正孔注入を誘発し、前記集合中のすべての前記ゲートに、消去用の前記ゲートバイアス条件を適用するまで反復することを特徴とする請求項１８に記載の方法。
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