TWI267859B - Integrated circuit memory device and operating method thereof - Google Patents

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Description

1267859 17186twf.doc/y 九、發明說明： 、【發明所屬之技術領域】 v 本發明是有關於一種積體電路非易失性記憶體元 件’且特別是有關於一種新的記憶體單元及其操作方法。 【先前技術】 私性可編程及可擦除的非易失性記憶體技術已應用在 現今的許多元件中，如用於電荷儲存的電性可擦除且可編 • 程之唯讀記憶體(EEpR〇M)與快閃記憶體(flash memory)。 八中些6己’丨思體單元結構被使用來作爲電性可擦除且可編 私唯視圮憶體與快閃記憶體。隨著積體電路尺寸的日益縮 • 二爲I製程的可擴充性與簡化，具有電荷捕捉介電層的 、 記憶體單元結構逐漸受到大眾的關注。具有電荷捕捉介電 層的記憶體單元結構例如包括工業命名爲氮化矽之唯讀記 憶體(NR0M)、石夕-氧化物-氮化物-氧化物-石夕(SONOS)、、金 屬-氧化物·氮化物氧化物考(M〇N〇s)及pmNES的結 ，“這些§己憶體單元結構利用在例如是氮化矽的電荷捕捉 響 $電層中捕捉電荷來儲存資料。當捕捉負電荷時，記憶體 早兀的臨界電壓(threshold)就會增加。藉由從電荷捕捉層中 t 移除負電荷就會降低記憶體單元的臨界電壓。 : 圖^是習知的一種SONOS型的電荷捕捉記憶體單元 ‘ 的結構示意圖。基底包括作爲源極和汲極15、16的n+摻 =區。以及位於接點15、16之間的p-掺雜通道區17。記 L體單元的剩餘部分包括電荷捕捉結構，該電荷捕捉結構 ^括位於基底上的底介電層14、位於底介電層μ上的電 5 1267859 17186twf.doc/y 何捕捉材料13、位於雷y 及位於頂介電層12 ±的足=料13上的頂介電層12以 度爲5〜10奈米的二氧7 : 一般的頂介電層包括厚 介電常數材料，例如包括气夕^鼠氧化石夕，或其他類似的高 包括厚度爲3〜1〇奈米的% (Ai2〇_3) ° —般的底介電層 似的高介電常數材二、對⑽’或其他類 (Ai2〇3)、二氧化铪ϋ匕物如氧化紹 的^恤材料區域或顆粒，或是如圖所示連續 讀體單元的接點15、16作爲偏 =，以對記憶料城行讀取、、_觸除。形m及 雜質’以產生與通 之*笔形式相反的導電接點。植入雜質的步驟將使 的雜質擴散至半導體基底中’進而限制了縮小接點 、6之間的通道長度的能力，甚 小技術所能達_最小尺寸的能力。 圖2A與圖2B是習知的-種偏壓措施，可導致福勒諾 爐=隧(Fowle卜Nordheim tunneling)自基底進入電荷捕捉姓 構中，而將記憶體單元編程至高臨界電壓狀態。根據羽^ =措施，，2A是顯示問極，及極與基底二 =Vg、Vs、Vd、Vb的表格，這些偏壓導致了如圖2b 所不的電子穿隧。 1267859 17186twf.doc/y _圖4二知，ΛΑ:型Γ 記情μ r早7^ 偏壓措施來編程選擇的 〜2:' = m圖3中’記憶體單元串包括奸摻雜區20 广擇閘極SLG1與SLG2以及字元線wli〜乳*。 电荷儲存結構27〜3〇位於字元線wli〜wl4之下，以及 =分別在摻雜區21與22、摻雜區22與23、摻雜區^ ^ 24、摻雜區24與25之間的通道區31〜34之上。摻雜 區20、26可分別作爲位元線或位元線BL1與BL2之接^ 部。選擇電晶體可分別由選擇閘極SLG1與SU}2、捧雜區 ^2丨以及摻雜區25與％而形成，用來連接或隔離記 ^脰早tl串與位元線BU、BL2。爲了編程記憶體單元串 中所選的記憶體單元，如字元線WL1上的記憶體 如圖所示使用一偏壓措施’其中位元線BL1接地(以阳注 =來編程轉的記憶體單元)，或者減賴加電位Vcc(以 禁止編程所選的記憶體單元）。選擇閘極SLG1接收施加電 位Vcc，以耦接位元線BU至摻雜區21。選擇閘極乩㈤ =收0V的電壓或接地，以隔離位元線BL2與摻雜區25。 ^基底接地時，選擇的記憶體單元的字元線（在本例中爲 字元，WL1)接收約爲18V的高電壓。未選擇的記憶體單 兀=字兀線接收約爲1〇v的電壓，以足夠讓各通道區產生 反轉丄但不足以注入大量的電荷。如圖3所示，摻雜區形 成在每一個通道區之間。 <因此，由於使用半導體基底中的擴散線(diffusion line) 作爲源極和汲極，使得傳統的記憶體單元在尺寸上受到限 7 1267859 17186twf.doc/y 制。當用來形成擴散線的雜質擴散蔓延到植入位置的外部 時，將增加了摻雜區的尺寸並產生關於記憶體單元尺寸的 其他限制’例如包括避免擊穿(punch-through)現象產生的 最小通道長度。 至於克服上述使用擴散線問題的方法已被發展出來， 此方法基於使用在記憶體單元中鄰近電荷儲存結構的控制 接點在基底中産生導電反轉區域，因此動態建立的反轉區 域則作爲源極和汲極。因爲沒有進行植入製程，反轉區域 的尺寸能夠依據製程的最小特徵尺寸而更準確地控制，其 詳見於由Ishii等人所提出的美國專利公開號ν〇· US 2004/0084714 -u90-nm-node multi-level AG-AND type flash rnemory with cell size of true 2F^/bit and programming throughput of l〇MB/s，”IEDM，2003, Page823-826。Sasago 等人所提出的改進閘極的技術可以視爲應用在各種形式的 浮置閘極記憶體元件之所謂的“分離閘極，，（splitgate)技 術的延伸，其内容請參考由Chang所提出關於分離閘極元 件的美國專利第5,408，115號。 因此，需要簡單製程並可支持高密度應用的非易失性 記憶體的技術。 【發明内容】 本發明提出一種具有多重閘極(multiple_gate)記憶體單 元的積體電路記憶體元件。在一實施例中，上述元件包括 -半導體主體以及在半導體主體上串聯排列的多數個閘 極。在半導體主體上的一個電荷儲存結構包括在多數個閘 8 1267859 17186twf.doc/y =中，超過-_極之下的電荷 Ξ=Τ+:導體主體中，在閘極串列的第= 阶接點巴細，和汲極偏壓至第一接點區域 =:π:的多數個·之下的多重閘極通道】 二itr接點區域與第二接點區域之間。在-此實 下其中：:二 閉極串列的所 施例中，並_極串歹閉極以儲存資料。在其他實 儲存資料。在一個實施例中所可作爲控制閑極以 體早凡中储存區域之_隔離效果。 胃進。己 ^一些實施例中’就多丄 儲存在閑極串列中的多數 ，貧料 下面的兩個區域，麥以減f中U或超過一個開極 存區域來儲存資料使母—個控制閘極能夠使用兩個館 統包括作爲nr，導源極和沒極偏壓的第—電路系 路系統包括作3 =材料’而傳導開極偏㈣第二電 區和第二2:;:ΓΪ?導電材料。舉咖^ 列的第1接與最終間極的二提供鄰接間極串 反的導電類型並作 在多重間極記憶體單元中存取錯存區域時;:： 9 1267859 17186twf.doc/y ，反轉區域來提供第-接點區域和第二接點區域此 =施例中，包括例如爲選擇電晶體的—個 二 =餘㈣至位元線’其中換雜區或反轉【可 作^^ 一弟一接點區域與第二接點區域。 爲了建立偏壓措施來進行記憶體單元的操作，積體 路讀可以包括控制傳導源極和沒路 =傳導閘極偏壓的第二電路系統的控制器#在^= 施，以所提供的偏壓措施包括—個編程偏壓措 的閘極下面的電科捕早兀之閑極串列中選擇 肤能。捕捉域中，以建立一個高的臨界電壓 中^ ; ^的過程中，施加選擇的閘極偏壓至閘極串列 Ϊ = 制間極或其他所有的控制閑極，而在通道區 編程的每Α以產生電子穿随。在一些利用電子注入來進行 偏二m ’控制器提供偏壓措施’其包括一個擦除 電荷^區或電雖入至正在進行擦除的 區或中，以建立一個低的臨界電壓狀能。 包括多朗極記憶體單元的積體電路的i施例中， 控制傳導2制閘極利用兩個儲存區域的實施例，控制器 的第=和錄顯的第m統與料閘極偏壓 中統來建立一個偏愿措施，以在位於間極串列 實施極之下的電荷捕捉區域儲存資料。在-個 麼措施，以引=2所提，_措施包括一個編程偏 捉區域中广，、心同注入牙隨至記憶體單元上的電荷捕 乂建立一個低的臨界電壓狀態，其中此電荷捕 1267859 17186twf.doc/y 捉區域在選擇的兩個電、 存區域位於間極串列中的選‘二 之-’而電荷儲 的控制閘極之下赫心+的服之下。在對位於選擇 加偏《至_ f财電f鱗區朗編筒程中，施 在通道區中引起反轉===财的間極，《 洞注入來進行編程的杂 Π°在—些包括利用電 施，其包括-個擦除二^ ’藉由控制器來提供偏壓措 行擦除的電荷儲存" ’叫起f子注人至正在進 態。在具❹重個高的料電壓狀 二擦除’其賴—個擦除步驟，此^ 中的另-個閉極之下：=:而不擦除位於閉極串列 取偏在賴供偏壓措施’其包括，讀 收讀取H 措施之下’選擇的控制閘極接 而i多區域上的控制閘極接收電壓 域。 通遏&域中引起反轉，以讀取選擇的儲存區 I中種積體電路記憶體元件的操作方法， 二貝§己憶體元件包括如上所述的多重閘極記憶體 早兀、中此積體電路記憶體元件的操作方法—般是以曰 片内置(.chip)控制器來進行控制。本發明的積 : fe、體兀件的㈣方法包括於元件巾施加偏壓措施在位於選 1267859 17186twf.doc/y 嗖摆二叫之下的區域，以讀取資料、施加偏壓措施在位於 ^、ί極之下的區域，以編^料以及施加偏壓措施以 ^此胃料。在本發明之積體電路記憶體元件的操作方法 的貫施例中’用以編程的偏壓措施包括： 在夕重閘極通道區中施加一基底偏壓條件批 condition)至半導體主體； 、 >在閘極串列中的第一閘極和最終閘極的其中之一附 近施加一源極偏壓條件至半導體主體；
在閘極串列中的第一閘極和最終閘極中的其中另一 们附近化加/及極偏壓條件至半導體主體；以及 夕在閘極串列中施加用於編程的多數個閘極偏壓條件 至夕數個，極，其中這些閘極偏壓條件包括—編程電壓與 -反轉電壓，其中施加在閘極串列中的選擇閘極上的編程 電壓乃是相對於基底偏壓條件，其足以引起電子注入電流 至位於選擇閘極下方的電荷捕捉區域，域立高臨界電辩 狀態。此反轉電壓在沒有日·的電子注人至位於其他閘^ 下方的多數個電荷儲存區的情況下，施加在閘極串列中的 其他閘極上的此反轉電_足則丨衫重閘極通道區中的 反轉之發生’其中多重閘極通道區乃是位於上述其他間極 在本方法的實施例中，用以擦除的偏壓措施包括： 體主體 在多重閘極通這區中施加_基底偏壓條件至半導 在閘極串列巾之第—閘極與最終閘極的其中之一 12 1267859 17186twf.doc/y 附近施加一源極偏壓條件至半導體主體； 在$極_列巾之帛—閉極與最終間極的1中另一 個附近施加—汲_壓條件至轉體主體；」 p w甘1_串列中施加多數個閘極偏壓條件至多數個 =些間極偏壓條件包括多數個電壓，這些電壓 戈電洞注入至位於間極串列中的問極之 下h何捕捉區域，以建立低的臨界電壓狀離。 在另-個實施例中，肋擦除的偏壓措施包括： 體主體在多重閘_道區巾施加—基底偏壓條件至半導 之一 、 在閘極串列中之第-閘極與最終閘極的其中 附近施加一源極偏壓條件至半導體主體； 在閘極㈣巾之第—閘極與最終閘極的其中另一 附近施加-汲極賴條件至半導體主體丨以及 在閘極串列中施加多數個閘極偏壓條件以擦除位於多 作杜trr方個❹個選擇的區域’其中這些閘極偏壓 =包括多數個電壓，而這些電壓^則丨起電洞注入至位 ^極串列中之選擇的閘極下方的電荷捕捉區域，且這些 =極偏壓條件包括於閘極串列中的其他閘極上的反轉偏 、塗=反轉電奴以弓丨起位於其他閘極下方的多重問極通 、品，反轉’以在選擇的閘極中建立低的臨界電壓狀態。 依知本發明較佳實施例所述的擦除步驟，此擦除步驟 又才古· 組閘 對閘極串财欲進行擦除的多數個閘極中的 13 1267859 17186twf.doc/y 極進行驗證，其中此組閘極具有多於—個的間極； 閘極谁施數個開極偏峨對此組間極中的第-選擇 “、/為除，以引_極側或閘極側的射之-或兩去 穿 _and_tG-band tunneling)所引發㈣電洞、、主 方；以及 =於巧儲存區，其中此電荷館存區位於第—選_極^ 施加數個閘極偏壓條件對此組閘極中的下一 個選擇 ㈣或閘極側的其中之—或兩者 人1儲广，°7 to_band tunnd㈣所引發的熱電洞注 請^區，射此電荷齡區倾τ— :二=步驟直到施加上述閘極偏壓條件至此: 體電路域體元件的操作方法的實施例中，決 的和低的臨界賴狀態所表示的轉的讀取偏壓措 沪在夕重閘極通道區中施加一基底偏壓條件至半導體主 >在間極串列中之第一閘極與最終間極的其中之一附 施加一源極偏壓條件至半導體主體； a在閉極串列中之第一間極與最終閑極的其中另 施加一汲極偏壓條件至半導體主體；以及 在巧串列中施加多數個間極偏壓條件至多數個閘 i相對於偏麼條件包括在問極串列令的選擇閘極 相對於基底驗條件的讀取電壓，而此讀取電壓高於低 14
1267859 17186twf.doc/y 臨界電壓狀態的臨界電壓， 極串列中的其他問極上的反間ff·件包括在間 引起位於上述之其他閘極反下=气，其 鏟，A + C+ f 』?）下方的多重閘極通道區中的反 上、十、之/#^ N於喊界電絲態的臨界電麼。 該陣列f體單元乃是排列在—陣列中，而 -選擇：：中:二：ί條位元線、多數個選擇間極與 憶體少，接至多重閉極記 直排列，其中這JL線 記憶體單元；這些選擇閘極的至少一列分 :: =’以提供選擇閘極控制訊號。此外，—控制器 夕條紅線、多條位元線與選擇線，而在陣列中 極偏壓與汲極偏壓至多重閘極記憶辟元，且在至小一二 中傳導閘極偏壓至多重閘極記憶體單元^仃 以提供選擇閘極控制訊號。 致個閘極 。在-些實施财’依照本發_積體電路記憶 的插作方法製作上述的乡制極記憶體單元^ 憶體單元的陣列，此方法包括： -夕更閘極兄 提供具有第一導電類型的一半導體主體； 在半導體主體上形成一電荷儲存結構； 在電荷儲存結構上沉積第一一閘極導體層； 圖案化第一閘極導體層以定義出位於儲存社 15 1267859 17186twf.doc/y 而串聯地排列於連續的多重閘 ,有間隙 極通道區位於半導體主，=”區上’其中此多重閉 域之間；㈣版中的弟—接點區域與第二接點區 :f4:r間極的側壁上形成-絕緣層； …上層上沉積一第二閘極導體層，而此第二問 極V胜層匕括位在多數個第一閘極
緣層來隔離多數個第一閑極，勝坐、曾jnpwjt亚以絶 個笛m甘“ m 於+導體主體上定義多數 列於：二的夕；p:些第一閘極與這些第二閘極串聯地排 :==極通道區之上，而該多重閘極通道區係 == 第—接點區域與第二接點區域之間， 以形成夕重閘極記憶體單元。 在土述多重閘極記憶體單元的實施例中，在間極串列 :==利Γ空制閘極側壁上的絕緣層之厚度而小距 二 中此製作方法已經在前段敘述。在連續 产了對=逼區中’ ΐ種間隔距離實質上小於閘極的長 又冷填太4的閘極而言，此距離例如小於100奈米。 易懂%和其他目的、特徵和優點能更明顯 、牛貝也例，並配合所附圖式，作詳細說明如 下0 【實施方式】 以下將同時參閱圖4至圖51對本發明實施例做詳細的 祝明。 在此、為祆疋指逐位元（bit-by-bit)設定選擇的儲存 1267859 17186twf.doc/y 區域的叫，轉除M狀選擇㈣存 c〇ndition)" ==陣列或部分陣列的快_)擦除 的貝施例中，資料的寫入步驟包括，首先 „除程序而將區塊t的健存區設定至擦除= ς ^南臨界電壓狀態或低臨界f壓狀態的苴中一 咖物刺將選擇的儲存 ㈣m私狀心’一叙馬高臨界電壓狀態或低臨界電壓 另一種’而留下區塊中未選擇的儲存區在擦除 中編m所14技★的㈣靖包括的産品和方法，其 二::严儲存區的臨界電壓而擦除是指降低儲存 臨界電壓而擦除是指提高儲存區的臨界^槪的 =是㈣本發明的—觀_記憶 接點㈣左右^5=_以η+摻㈣所形成的 換雜區作m ]極 以及基底57中的通道區58。 二二T ’連接雙間極記憶體單元至位元線 :二;，以提編。通道區58爲位於基底π中 巴58立、之間的連續p型區域，很明顯地，通道 錄區，其用以-在^二 有約二;：：rts)。電荷錯存結構包括例如爲具 m不米的代表性厚度的二氧化 捉層53與例如爲具有約6奈米的代表性厚度“= 1267859 17186twf.doc/y 介電層54,其中此電荷儲存結構 # P ^ 57 58 ^fBl 01,^； J 33 54'! 如爲約6奈米厚的氮切或其他結構的—4;= ί捕=將:會傳導被捕捉的電荷由擇的= = ' =:上衫響閘極串列中其他位置的臨界_的£ 恤的間極材料包括氮化二 數的金屬和材料。每—個儲存區域可以(： 存-位7〇或夕位几的資料。舉例來說，藉由於區域建 個編^呈^轉位階’可以在每—個區域_存多位元。 雙閑極記憶體單元的電路符號示意圖，關 於此閘極雜體單棚請參關4的描述，1中源極盥^ 而才工制閘極2對應閘極51。 的一 雙閘極記憶體單元中選擇的儲存區進行編程 二，幻曰施’關於此閉極記憶體單元則請參閱圖4的 ^。依照此偏壓措施，藉由將基底57接地、施加約游 二55' 5=15°、施加約贈至閘極5卜並將摻雜區接 •，” 八中之一接地，且摻雜區接點55、56之其中另 地或浮置而引起™穿隨現象於位於 甲° 下方的電荷儲存結構中的區域中，其以電子符號 60來代表。 "" 〜
茂=7Α至圖7D是在雙閘極記憶體單元中讀取資料的偏 £才曰施，至於此閘極記憶體單元乃是如圖4所示。在圖7 A 18 1267859 17186twf.doc/y ，圖7B巾，藉由在源極側或汲極側接收 應於雙記缝單福“位元_=取對 ，儲存在位於接收閘極電厂堅Vgl的閘二7下== 存區70内。在圖7C和圖7D中，藉由 收2V電壓以讀取對應雙間極記憶體單元的 白;貧料’其中此資料儲存在位於接收間 (二 51之下的電荷儲存區7卜 W的閘極 圖7A是在電荷儲存區7〇讀取“位元丨， 極的接點56上施加正的2 =驢 接地的伯厭i 1從仆烏/原極的接點55 以事接點55曰U祕51所施加的高閘極電壓Vg2足 j接點55、56之_通道區中産生 :巧，反轉區73可將卿 50 电 區7〇的通道區中的區域。施加在閘極 的閘極電壓Vgl乃是設定在儲存單元 :^與高的臨界電壓之間。在—實施例中，所 0i gl約爲2V。圖7B繪示為對接點、％造成反 軺之偏壓，广在電荷儲存區70中讀取相同的“位元Γ，。 ? ^ 37C疋在電荷儲存區71讀取“位元2”，當施加正的 兒壓於作爲没極的接點％⑽將作爲源極的接點Η i、j偏壓措施時。在閘極50所施加的高閘極電壓vy 足^讓接點55、56之間的通道區中産生反轉區74。由閑 極電，Vgi所産生的反轉區74將源極或汲極上的電壓耦 接至罪近電荷儲存區71的通道區中的區域。施加至閑極 的間極電壓Vg2乃是設定在記憶體單元中之低的臨界 19 1267859 17186twf.d〇c/y 的臨精之間。在-實施例中，所施加的閉極 ，2V。圖7D繪示為對接點55、56造成反轉 之偏堡，以在電荷儲存區71中讀取相同的“位元2”。 料沾圖Λ與圖9是如圖4所示之用於擦除記憶體單元中資 極乃是’其中在多閑極記憶體單元中之每一控制間 的^ 位元來進行操作，並且適於結合圖6所示 極、50偏壓措施來使用。請參閱圖8所示，在位於控制閘 括，於儲存區域中’擦除“位元「的擦除偏麗措施包 L it 閑極電^ %至閘極5〇、施加約購的 二電垄Vg2至閘極5卜使接點55接地並施加約5v至 56。如此便在閘極5!之下的基底57中産生一反轉區 们亚且在閘極50之下的基底57中產生熱電洞％。熱電 I π可庄人至“位元丨”的儲存區域以取代電子並且降低閘 σ 之下的儲存區域的臨界電麼。
一，，閱圖9’用於擦除控制閘極5〇下之儲存區中的“位 凡1的擦除偏壓措施包括，施加約_5V 施加約1〇v的閉極電壓Vg2至間極二使8接點 接地且施加約5V至接點55時；如此，便在閘極51之 :産生反觀77,並且在之下的絲对產生熱 ^同78。熱電洞78可注入至“位幻，，的儲存區域以取代電 :亚且降低閘極50之下的儲存區域的臨界電堡。在〆些實 施例中，可先施加圖8所示的偏屢措施，再施加圖9所示 =塵措施，以擦除“位元Γ，，並使儲存 布趨於平衡。 20 1267859 17186twf.doc/y 圖ιυ疋本啦明一實施例，其中在多重閘極記憶體單元 中具有超過兩個閘極，並將圖4所示的實施例擴展爲在基 底100中之單一連續通道區上的Ν個閘極。圖10所示的 多重閘極記憶體單元包括在基底100上以埋入式擴散 (buded diffusion)方式所形成的第一接點1〇1與第二接點 102。多數個控制閘極1〇3-1〜103-N配置於電荷儲存結構 之上，其中此電荷儲存結構包括頂介電層105、電荷捕捉 層106與底介電層1〇7。電荷捕捉層1〇6中的電荷儲存區 104-1〜1〇4-；^配置於介於接點1〇1和1〇2之間的連續的通 道區中的基底1GG上。如圖1G所示，—種偏壓措施施加閘 ^壓Vgl〜VgN至控制閘極.H03-N、施加源極電 i s至接點101以及施加汲極電壓vd至接，點⑽。冬狹， 極電壓可以相反地方式分別施加在接點： 極的 記憶_中之控制閘 q依特疋的貫施例之需要而蚊。舉例來 在—貫施例中，控制閘極的數目N等於8 . #來 實㈣，的數目”以大於或小於8在其它的 結構如圖:電路符號示意圖，此間極 102,且控制閘極i對應/閘極：及極分別對輪1〇1和 極1〇3七。 ’心T ° 3-1 ’而控制閘極Ν對應閘 输疋在夕重閘極自己憶體單元中對選擇的儲户r 的—種偏壓措施，其與圖Η)所述之内容相 21 1267859 17186twf.doc/y 壓措施，藉由將基底100接地、施加18V的Vg2至閘極 103-2、施加約10V至閘極1〇3_1以及103-3至i〇3-N、接 點101、102的其中之一接地且接點丨〇1、1〇2的其中另一 個也接地或浮置(floating)，而在閘極103-2之下的電荷儲 存結構中的區域引起FN穿隧現象，其中此區域乃是 子符號110來表示。 兒
胃、圖13疋在電荷儲存區104-5中讀取“位元5”的一個偏 壓措施的-實施例之示意圖，其對作爲沒極的接點1〇2施 加正的2V ’並將作爲源極的接點1〇1接地。由於閘極電壓 Vgl〜Vg4與Vg6〜VgN足夠高，故可在介於接點1〇1、 102之間的通道區中産生反轉區12〇、121。閘極電壓％ 〜Vg4與Vg6〜VgN所産生的反轉區12〇、121可將在源 極或沒極上的電壓_至靠近電荷儲存區·5的通道區 中的區域。施加至· 1G3_5的閘極電壓Vg5可設定在記 憶體單元之低的臨界電壓之上，且在高_界輕之下。 在本實施例中，所施加的間極電壓Vg5約爲2v。 圖14與圖15¾不為用於擦除如圖1()所示的記憶體單 =中㈣料的替代性的偏壓措施，在多重閘極記憶體單元 社=母|空制閘極用一位元的方式來進行操作，並且適於 圖12所不的編私偏壓來執行。請參閱目14，在位於 2閘^㈣之下的儲存區域中，擦除“位元3，，的擦除偏 t曰施匕括’施加約_5V的閘極電壓Vg3至間極、 =施加約H)V的間極電壓Vgl〜Vg2與Vg4〜VgN至間 D 3 1 103-2與1〇3_4〜ι〇3_Ν、將接點1〇1接地且施加 22 1267859 17186twf.doc/y =5V至接點102。如此，便可在問極肌 主生反轉區125、在閘極1〇3_4〜1〇3_N之下 =6’以及在閘極H)3-3之下的基底削中二=區 卜低位於閘極Κ)3·3之下的儲存區域的臨界電^⑨子亚且 請茶關15,在位於控制閑極1〇3_3 ^ 擦除“位元3，，的替代性的擦除偏壓措施包括，: 至閉極103_3、分別施力^ Vgl〜Vg2與Vg4〜VgN至開極 =、將接，點102接地且施加約w至接點⑼、二 便可在閘極剛與购之下産 = 103-4〜103-N之下产绦只me , 柃區12了、在閘極 生反钇區I28，並且在閘極103_3之 下的基底100中産生熱電洞131。熱電 區域’以取代電子並且降低位於閘極ι〇3_3之;的 儲存區域的臨界電壓。 再^:些實施例中，藉由先施加圖14所示的偏壓措施， =加圖15所示的偏壓措施，可以擦除“位幻，，或並他選 擇的位元’並使儲存區域中的電荷分布趨於達到平衡。 拆二!^示為適用於如圖14與圖15所示的偏壓措施的 =步驟流程圖，其中此步驟是时對每—個位元區施加 偏壓，以在位元區的附近産生熱電洞。首先，於 開始對—個記憶體單元中的全部資料進行擦除，例如 =圖10所不的記憶體單元。接著，在步驟251 +，設定指 ^(mdex)i-；1 ’其中指標i乃是對應記憶體單元中的閘極工 23 1267859 17186twf.doc/y ^ 〜N然後，在步驟252巾，對當前位元(贈⑽⑽施加 偏壓措^。此偏壓措施可以是如圖l4、圖Η所示或其 一 他的偏壓措施。接下來，在步驟253中，藉由測定是否 來判定記憶體單元中所有的位元區是否已被擦除。如果指 標i不等於Ν，Μ進行步驟254,以增加指標}的值，並在 步驟251中施加偏壓措施至記憶體單元中的下一個位元 區。假=i等於N，則在步驟255中，進行擦除驗證之步 § 驟接著，在步驟256中，判定記憶體單元是否通過擦除 驗也的步驟。假如沒有通過，在此實施例中則從步驟251 重新開始。假如記憶體單元通過擦除驗證，則進行步驟257 • 以結束流程。其他實施例包括擦除多數個並聯的記憶體單 元的步驟，並聯的記憶體單元例如是一組共用同一組位元 線的記憶體單元。其處理流程可以對每一個位元區在步驟 252之後且增加指標i之前進行擦除檢驗，以及當驗證失 敗時重新進行步驟252。 圖17繪不為如圖10所示的多重閘極記憶體單元的一 響彳@實_ /其具有電路系統15G、15卜以將雜偏壓與汲 極偏壓傳導至位於半導體本體中的記憶體單元閘極串列中 , 的閘極103-1與103_N附近的接點區域。電路系統15〇、 丨51可以用許多的方式來完成，其包括使用如圖10中的接 ▲ 點101、102的摻雜區接點，並利用以導體爲材質的接點 (contact)供應電壓至接點1〇卜1〇2。接點1〇卜1〇2可以是 局口卩接觸點(local c〇ntactp〇int)，其爲配置於積體電路中的 金屬層或其他膜層中的内連線結構(圖中未示)所連接之接 24 1267859 17186twf.doc/y 點。可選擇性地，接點1(Π、102可以是一行多重間極 憶體單元所共用的導體線，並且墟至電路系統H 系統可沿著上述多重閘極而供應電壓至任何—處。 圖18繪示為傳導源極偏壓與汲極偏壓至半=體主 電路系統的另-實施例。在此實施例中，第一 晶體包括閘極201、位於接點區域2〇2的推雜區愈位= 點區域203的摻雜區。第二選擇問極電晶體包括_ _接 位於接點區域205的摻雜區與位於接點區域2〇6的 區。位於接點區域202與接點區域2〇6的摻雜區耦接至她 體的位元線或其他傳送電駐各自的接點的位元線結構了 偏壓耦接至位於接點區域203與接點區域2〇5的摻^區， 以回應施加於閘極2(Π、202的控制電壓SLG1、SLG2。閘 極介電層207配置於接點2〇2、2〇3之間的通道區之上，二 中閘極介電層207例如爲單層的二氧化石夕層。同樣地，閘 極介電層208配置於接點205、206之間的通道區之上。 圖19繪示為傳導源極偏壓與汲極偏 電的另—實施例。在此實施例中，第-與弟-廷擇閘極211分別配置於半導體主體與間極介電層 214、215之上。第一選擇閘極21〇與第二選擇閘極21丨分 別配^於接點212、213之間，並位在閘極串列的相對端， 且連續的通道區位於多重閘極記憶體單元中的電荷儲存區 之下。圖19與圖18實施例的差異在於省略了位於接點2〇3 y、接205的摻雜區。藉由施加偏壓於位在接點區域212 與接點區域213的摻雜區，而在第-選擇閘極210與第二 25 1267859 17186twf.doc/y 遠擇閘極211之下産生反轉區，以將電壓自接點212、213 傳導至位於多重閘極記憶體單元中的電荷儲存區之下連續 的通道區。 、 圖2崎示為傳導源極偏㈣沒極偏星至半導體主體的 二二的另—實施例。圖2G與圖19實施例的差異在於 =何^存結構延伸至第一選擇閘極2ig與第二選擇間極 声106 m電思荷儲存結構包括頂介電層1〇5、電荷捕捉 席ιυ()興底介電層107。 電路導源極_與沒極偏虔至半導體主體的 電荷儲存处構延二圖21與圖10實施例的差異在於 中電之上，其 介電層1〇7。括頂^層105、電荷捕捉層106與底 示意圖圖22其與中圖每 並作爲控術謂存區域上 選擇閘極配置於每—個控_極^在^兩個實施例中， 所示的較佳實施例中， ^在如圖22與圖23 列包括奇數個閘極。因二=記憶體單元中的閘極串 爲、1”問極。在圖的最終間極可以視 以儲存資料。二所=输作爲 疋連績的，或是如圖所示之分2所有閘極之間可以 僅位於控制閘極之 、、、° ，使資料儲存結構 極記憶體單元的編程 取 § 閘極 17‘1、174-3、174_5 26 1267859 17186twf.doc/y 174-N+l 173 4 173 6 &生反轉區時，閘極173-2、 173-4、173-6〜173-N乃是分別配置於 184-4、184-6 〜184-N 上。 电㈣存 & 184-2、 儲的閘極乃是作爲控制 或是如圖所示分段的結構，使得 =的 問極之下來細料。因此，爲了_=立= 元的編程與讀取，當閘極174_2、174_4、174如；^^ 爲選擇閘極以産生反轉區時，閘極173_卜173 3、⑺5 〜173-Ν+1乃分別配置於電荷儲存區184_ 〜184-Ν+1 上。 J ⑽ 3 m 示為如圖10所示的多重閘極記憶體 3〇Γ ’私。首先’睛參閱圖⑽’提供半導體基底 财基底或其他半導體基底。在本發明的實 二歹f二底3〇0利用所謂的三井(triple-Well)技術來隔 離，其中基底雇包括埋在n型區域中的p型區域，其中 =區域依序地埋在p型區域中。在要形成多重閘極記憶 體早兀的基底區域中’形成底氧化層3〇1、電荷捕捉層搬 ，頂乳化層撕。上述膜層可以利用各種熟知的技術來形 坦’包括熱氧化成長法、化學氣相沉積法、電聚增强型化 錢相沉積法、高密度賴化學氣相沉積法、原子層沉積 法或其他熟知的和新興的技術。 接著’凊參閱目施，在形成底氧化層別、電荷捕捉 層302與頂氧化層303之後，在要形成多重間極記憶體單 27 1267859 17186twf.doc/y 兀的基底300上的Q域形成一層多 閘極材料，其中多晶矽犀^他V电 形成。 7層304可以利用各種熟知的技術來 '、、、後㈣圖24c m破層304進行®案化蝕 ^以形成·職。在—些實施例中，該閘極^ 由字元線、賴岐作，射字元線賴平躲沿著進入^ 面之紙張方向而延伸、橫越要形成記憶體單元的區域。 接下來’請參閱圖24D，以絕緣層305覆蓋多數個閘 ，4'包括覆蓋間極贿的側壁，其中絕緣層3〇5^ 材貝例如爲-乳化碎、氮化梦或其他絕緣材料。絕緣層奶 覆蓋閘極3 04X的側壁，以與填入空隙中的相鄰閘極隔絕。 在-實施例中，閘極304X之側壁上的絕緣層3〇5的厚度 小於10G奈米。在具有-個最小的特徵尺寸F的實施例 中’而上述厚度最好是小於0.1F。-般來說，絕緣層的厚 度應盡可能的小，貫質上乃是小於閘極3〇4χ的長度。 接著，請參閱圖24Ε，沉積第二多晶石夕層，以在間極 304Χ之間形成閘極306Χ。可使用化學氣相沉積法或其他 技術形成第二多晶石夕層，以有效地填滿空隙。如圖所示， 閘極306Χ具有與閘極304Χ相同的高度。在其他實施例 中，接點之間不一定具有相同的高度。在一些實施例中， 平坦化的技術例如可以使用化學機械研磨技術。 如一般所知的，閘極304Χ與閘極3〇6χ可以包括以矽 化物或金屬爲材質的頂層，以增進其導電性。 最後，請參閱圖24F，將具有底氧化層3〇1、電荷捕捉 28 1267859 17186twf.doc/y yf 002 案化與二構;j行圖 ，入接㈣，㈣购 記‘二Γ=:’完/與圖10所示之相似的多重閘極 類基=執行相同順序的步驟將可以形成這 樣地’至於結構上的— 例圖並ΐϊ示為多重問極記憶體單元之一製程步驟的實施 i未化層30卜電荷捕捉層302與頂氧化層303 被二° ^體早兀上的源極317與汲極318的摻雜區域中 被私除。因此，圖25之植入步驟與圖24F *同 所 必須穿過用來形成電荷捕捉結構㈣料層。 …貝 記:體，，顧會示為製作如圖22所示的多重間極 疋的方法。首先，與圖24A至圖雇相同，提供 $體基底_。在要形成多重__單元的基底區 =^成底氧化層3()1、電荷捕捉層搬與頂氧化層期。 5月參閱圖26A’完成具有儲存區域的記憶體單元， ，存區域位於記憶體單元中偶數的閘極的下方。在 伸鱼ίΙΓ中’對圖24B中的結構進行圖案化熱刻， 不同的是’圖2从至圖迎並未以頂氧化層 卿、302、303)而到達基底3〇〇 = 荷错^ 351〜356 ’其包難於多㈣控侧極下方的電 了储存區。在圖施的步驟中，形成如二氧切的隔離層 29 1267859 I7186twf.d〇c/y 340以隔離堆疊層351〜356,且在間隙341〜347中提供一 層間極介電層。K26C的步驟包括以多晶石夕填滿間隙⑷ 〜347。在圖26D的步驟中，包括在接點區域植入源極349 與汲極350以完成記憶體單元的製作。 圖27繪示為本發明一實施例的一種積體電路的方塊 圖:積體電路450包括在半導體基底上以多重閘極所形成 的儲存陣列400，此儲存陣列400採用局部化的電荷捕捉 | =憶體單元。行解碼器(row dec〇der)4〇丨耦接至多重閘極記 憶體單元的多數條字元線402以及耦接至選擇閘極線，並 沿著儲存陣列400的行方向而排列。列解碼器（c〇lumn dec〇der)403耦接至沿著儲存陣列4〇〇的列方向而排列的多 數條位元線404，以傳送源極電壓與汲極電壓，並且自儲 存陣列400中的多重閘極記憶體單元讀取資料。可藉由匯 流排405而提供位址(address)至列解碼器403與行解碼器 401。在方塊406中，感測放大器(sense ampimers)與資料 輸入結構(data-in structure)經由資料匯流排4〇7而耦接至 | 列解碼器403。來自於積體電路45〇上的輸入/輸出埠 (input/output port)或積體電路45〇内部或外部的其他資料 來源的資料，可經由資料輸入線(data_innne)4ii而提供至 方塊406中的資料輸入結構。在方塊4〇6中，從感測放大 器而來的資料，可經由資料輸出線(data 〇ut line)412而供應 到積體電路450上的輸入/輸出璋，或供應到積體電路45〇 内部或外部的其他資料之目的地。 在此實施例中’使用偏壓措施狀態機(bias arrangement 30 1267859 17186twf.doc/y state machme)409的控制器可控制偏壓措施之供應電壓 (bias arrangement supply v〇ltage)4〇8 ’ 例如為讀取、編程、 擦除、擦除驗證與編程驗證電壓。控制器可以使用熟知的 特殊目的邏輯電路系統(special_purp〇se 1〇咖士叫㈣來 運作在另κ細例中，控制器包括一般目的的處理機 (processor)，其可以在相同的積體電路上運作，該積體電 路可執行電腦程式以控制元件的操作。在其他實施例中， 利用特殊目的邏輯電路系統與一般目的之處理機的結合， 將可以作爲一控制器。 -圖= 會示為本發明一實施例之一種多重閑極記憶體單 兀的示’E、圖’其中記憶體單元具有兩個控制閘極501、 在每一個控制問極501、502之下分別具有兩個資 二二:區二此記憶體單元包括半導體基底500，其具有作 爲§己憶體單元的源極與汲極的η型接點503、504。如圖所 存區具有4個位元，其中位元W與位元Μ 閘極Γ〇2’Γ極5〇1之下’而位元2-1與位元2-2位於控制 :J02—之下。偏壓Vgl與㈣分別施加至控制問極· 資料錢财’記憶醉元巾每_極之下的兩個 資二:2 ’其每個資料儲存區皆可以儲存超過1位元的 是汲極ιίϊ憶體單元中之接點乃是作爲源極的功能或者 的其中之1此，來決定是否施加偏壓Vs至接點503、504 -個，其；々:加二愿別至接點503、504中的其中另 可以對電荷儲^乃疋^加於基底500。施加偏壓措施將 坷存區域進仃編程、擦除與讀取資料等功能。 31 1267859 17186twf.doc/y 圖29與圖30繪示為擦除特定閘極之下的儲存區域的 可選擇的偏壓措施之示意圖。在圖29的偏壓措施中，藉由 施加約8V的正的閘極電壓Vgl至控制閘極5〇1、施加約 0V的電壓至控制閘極502,以及施加約_1〇v的電壓至源極 503、汲極504與基底500，可在基底500與控制閘極5〇1 之下的電荷捕捉區域之間產生FN穿隧(如符號5〇5所示） 現象。FN穿隧現象將使得記憶體單元的臨界電壓增加，並 | 建立了咼的臨界電壓擦除狀態。在圖3〇的偏壓措施中，藉 由施加約-8V的負的閘極電壓Vgl至至控制閘極5〇1、施 加約0V至控制閘極502，以及施加約1〇v至基底5〇〇，並 浮置(floating)每一源極503與汲極504,將在控制閘極5〇1 與控制閘極501之下的電荷捕捉區域之間產生FN穿隧(如 符號506所示）。FN穿隧將使得記憶體單元的臨界電壓增 加，並建立了高的臨界電壓擦除狀態。 圖31至圖34繪示為使用熱電洞注入法而對記憶體單 元中母一個閘極下的兩個電荷儲存區進行編程的偏壓措 | 施，其適於結合圖29與圖30中的擦除偏壓措施使用。如 圖31所示，藉由如圖所示的偏壓措施的熱電洞注入法，可 以將位元Μ編程，其中控制閘極5〇1接收Vgl=_5V、控 制閘極502接收Vg2=+10V、接點503接收Vs=+5V、接點 504接收Vd二0V，且基底接收vb=0V。由於在控制閘極5〇2 上施加相對咼的電壓，故此偏壓措施可在控制閘極5〇2下 方引起反轉區510。另外，在通道區中鄰近於作爲接點5〇3 的n+植入區所引起的熱電洞（如符號511所示）可注入電 32 1267859 17186twf.doc/y 一 ΐ儲存結構、置換電子並降低在龍於位元w之電荷儲 子區中之記憶體單元的臨界電蜃。 、、如圖32所不，藉由使用如圖所示的偏壓措施的熱電洞 可以將位7U編程，其中控制閘極501接收 V.5V、控制閘極5〇2接收他叫〇v、接點5〇3接收
Vs 0V、接點504接收Vd=+5V，且基底接收vb=〇v。由 於在控制閘極502上施加相對高的電壓，故此偏壓措施可 • f控制閘極搬下方引起反轉區512。另外，在通道區中 ' 料於反轉區512所引起的熱電洞（以符號513表示）可 入電荷儲存結構、置換電子並降低對應於位元1_2之電 • 何儲存區中的記憶體單元的臨界電壓。 •、、如圖33所示，藉由使用如圖所示的偏壓措施的熱電洞 /主入，可以將位元2-1編程，其中控制閘極接收 VghlOV、控制閘極502接收Vg2=-5V、接點5〇3接收
Vs +5V、接點504接收Vd=OV，且基底接收vb=〇v。由 於在控制閘極501上施加相對高的電壓，故此偏壓措施可 則工制閘極501下方引起反轉區514。另外，在通道區中 鄰近於^轉區514所引起的熱電洞（以符號515表示）可 • ^入私荷儲存結構、置換電子並降低對應於位元2-1之電 荷儲存區中的記憶體單元的臨界電壓。 、如圖34所示，藉由使用如圖所示的偏壓措施的熱電洞 /主入，可以將位元2-2編程，其中控制閘極接收 Vgi=+iov、控制閘極502接收Vg2=_5v、接點5〇3接收 Vs 0V、接點504接收Vd=+5V，且基底接收vb=〇v。由 33 1267859 17186twf.doc/y 於在控制閘極501上施加相對高的電壓，故此偏壓措施可 於控制閘極501下方引起反轉區516。另外，在通道區中 鄰近於作爲接點504的n+植入區所引起的熱電洞（以符號 517#表示）可注入電荷儲存結構、置換電子並降低對應於 位元2-2之電荷儲存區中的記憶體單元的臨界電壓。 圖35至圖38緣示為對記憶體單元中每一個閘極下的 兩個電荷儲存區進行讀取的偏壓措施，其適於將如圖29 ，圖30中的擦除偏壓措施以及如圖31至圖34中的編程偏 壓指^施結合使用。如圖35所示，使用如圖所示的反轉讀取 偏壓措施可以讀取位元，其中控制閘極5〇丨接收 Vgl=2V、控制閘極502接收Vg2=:+1〇v、接點5〇3接收 Vs-OV、接點504接收Vd=+2V，且基底接收vb=0V。由 於在控制閘極502上施加相對高的電壓，故此偏壓措施可 在控制閘極502 T方引起反轉d 510。用於反轉讀取偏壓 措施之記憶體單元的臨界偏壓乃是由儲存在位元M的區 域中的電荷決定。假如在位元M的電荷儲存區域被擦除 而建立高的臨界電壓狀態，則在讀取偏壓措施之下將沒有 私/爪流過。相反地，假如在位元M的電荷儲存區域被編 程而建立低的臨界電壓狀態，則在讀取偏壓措施之下則會 有電流流過記憶體單元的通道。 如圖36所示，使用如圖所示的反轉讀取偏壓措施可以 貝取位元1-2，其中控制閘極5〇1接收Vgl二+2V，控制閘 極502接收Vg2=+l〇V，接點503接收Vs=+2V，接點504 接收Vd=0V，而基底接收vb=0V。由於在控制閘極5〇2 34 1267859 17186twf.doc/y 上施加相對高的電壓，故此偏壓措施可在控制閘極5〇2下 方引起反，區512。假如在位元1_2 #電荷儲存區域被擦 除而建立高的臨界電壓狀態，則在讀取偏壓措施之下將沒 有電流流過。相反地，假如在位元丨_2的電荷儲存區域被 編矛王而建立低的臨界電壓狀態，在讀取偏壓措施之下則會 有電流流過記憶體單元的通道。 、曰 如圖37所示，使用如圖所示的反轉讀取偏壓措施可以 讀取位元孓1，其中控制閘極501接收Vgl=+i〇V，控制閘 極502接收Vg2=+2V，接點503接收Vs=〇v，接二5〇4 接收Vd=+2V，而基底接收vb=0V。由於在控制閘極5〇1 上施加相對高的電壓，故此偏壓措施可於控制閘極5〇1下 方引起反轉區514。假如在位元2-1的電荷儲存區域被擦 除而建立高的臨界電壓狀態，則在讀取偏壓措施之下將^ 有電流流過。相反地，假如在位元2-1的電荷儲存區域被 編程而建立低的臨界電壓狀態，在讀取偏壓措施之下則會 有電流流過記憶體單元的通道。 如圖38所示，使用如圖所示的反轉讀取偏壓措施可以 讀取位元2-2，其中控制閘極501接收Vgl=+1〇v，控制問 極502接收Vg2=+2V，接點503接收Vs=+2V，接點504 接收vd二ον，而基底接收vb=ov。由於在控制閘極5〇1 上施加相對南的電壓，故此偏壓措施可在控制閘極下 方引起反轉區516。假如在位元2-2的電荷儲存區域被擦 除而建立高的臨界電壓狀態，則在讀取偏壓措施之下將沒 有電流流過。相反地，假如在位元2-2的電荷儲存區域被 35 1267859 17186twf.doc/y 臨界電錄態，在讀取偏 有電流流過記憶體單元的通道。 p弓j 28的。己^體單元結構具有兩個閘極’以及與每一個 “ 個儲存區域’此種記憶體單元結構可擴展 m例’其具有n個間極，且N大於2。圖 主雕二由閘己憶體單元形成在具有―摻質的半導體 單2的、'祕二-型接點6°1、6°2可作爲多重閘極記憶體 ^ p. ^ 1汲，。電荷儲存結構包括位於接點601、602 與底介上的頂介電層’、電荷捕捉層606 構與、甬、=μ。空制間極6〇3_1〜6_位於電荷儲存結 〜6〇t丨。依照圖示的實施例’每一個控制閘極购 荷傲h與兩個電荷儲存區相對應。因此，如圖所示，電 荷儲=:;-1、⑼4·1·2與控制閘極603-1相對應。電 荷儲…1、6〇4_2·2與控制閘極603_2相對應。電 购-1和购·2與控制閘極603-3相對應。電 mfr IT'1 #σ 6〇4'4"2 603·4 ° t =,4-5]和_與控制間極6〇3·5相對應。電 6〇4_W和6〇4_6_2與控制閘極_相對應。電 相董+；!品604供1)-1和604-(Ν_1)-2與控制閘極齡㈣） 相儲存區__丨和_·2與控制閘極_ 摔除二統與記憶體單元相連來提供偏壓，以編程、 別於二存在電荷儲存區中的資料，其中偏壓包括分 土更包括把加至接點6〇1❸Vs與施加至接點通的 36 1267859 17186twf.doc/y
Vd。最後，偏壓更包括施加至半導體主體6〇〇的半 導體主體600包括在上述一些實施例中的絕緣區，其位於 • 較大的半導體基底中。 、 圖40至圖45繪示為用來擦除、編程與讀取記憶體單 元的偏壓措施。 〜 圖40與圖41繪示為兩擦除偏壓措施。在圖4〇中，使 用^的閘極電壓FN穿隧偏壓措施來擦除在多重問極記憶 Φ 體單元中位於選擇閘極之下的電荷儲存區。因此，依照圖 40中的偏壓措施，施加約+8v的％卜Vg3、、
Vg(N-l)與VgN以及ov的Vg2、Vg5與_腕的％、刈 - 與Vb以擦除所選擇的控制閘極eon、6〇3_3、6〇3_4、 ^03·6、603H與603-N。此偏壓措施將引起電子從基底 牙隧至電荷儲存結構，如位於選擇的控制閘極、 603-3、6034、603-6、603善 1 與 603_N 下方的符號 61〇]、 610-3、610-4、610-6、610_N_1 與 610-N 所示。對於與每 们擇的控制閘極相對應的儲存區域，電子穿隨使得臨 界笔疋i曰加至目標擦除臨界電壓。未選擇的控制閘極 ^2、603-5接收約0V的閘極電壓，其不足以引起電子 • ㈣’但足賴著軒擾㈣在未選制記紐單元中所 建立的臨界電壓狀態。 圖41_繪不為負的閘極電壓？1^穿隧偏壓措施。依照圖 41中所示的偏壓措施，施加約_8V的Vg卜Vg3、、
Vg6、VgW])與 VgN 以及 〇v 的 Vg2、Vg5 與+ ι〇ν 的 ％、 vd與vb以擦除所選擇的控制間極6〇：M、6〇3_3、6〇3_4、 37 1267859 17186twf.doc/y 603 6 603_>^1與603-N。此偏壓措施將引起電子從選擇 =控制閘極 603-卜 603-3、603-4、603-6、603·Ν-1 與 603-N ** 穿隨至電荷儲存結構，如符號61Μ、611-3、611-4、611-6、 611善1與611·Ν所示。對於與每一個選擇的控制間極相 對應的兩個儲存區域，電子穿隧使得臨界電壓增加至目標 擦除臨界電壓。未選擇的控制閘極603-2、603-5接收約〇ν 勺閘極笔G其不足以引起足夠嚴重明顯干擾先前在未選 擇的纪憶體單元中所建立的臨界電壓狀態的電子穿隧。 • 圖42與圖43是圖39中的記憶體單元的熱電洞注入所 引起的γ對W牙隧(ban(j_t0_|3and tunneling)以進行左側與 _ 右側編程。使用圖42中的偏壓措施對左側的儲存區域進行 、、扁程，此左側的儲存區域例如是閘極603-5下方的電荷儲 存區604-5_1。依照圖42中的偏壓措施，未選擇的控制閘 極603-1〜603-4與603-6〜603-N接收例如約+lov ^高電 壓，而選擇的控制閘極603-5接收約-5V的Vg5。接點6〇1 接收約+5V的Vs，而接點602接收約0V的Vd。同樣地， 藝基底接收約0V的Vb。施加在未選擇的控制閘極上的相對 高的電壓將會産生反轉區615、616，其中反轉區615、616 耦接接點601、602至控制閘極603_5下方的通道區。熱電 洞符號617所表示的帶對帶穿隧現象引起於 門 603- 5下方的反車倾615白勺邊緣，並注入電^J子區 604- 5-1，足以降低與選擇的控制閘極6〇3_5相對應的左 儲存區域的臨界電壓至目標編程狀態。 圖43繪示為對與選擇關極相對應的右側儲存區域進 38 1267859 17186twf.doc/y 行編程的偏壓措施。使用圖43中的偏壓措施對右側的儲存 •區域進行編程，此右側的儲存區域例如是閘極603-3下方 - 的電荷儲存區604-3-2。依照圖43中的偏壓措施，未選擇 的控制閘極603-1〜603-2與603-4〜603-N接收例如約 + 10V的高電壓，而選擇的控制閘極603—3接收約-5V的 vg3。接點601接收約0V的Vs，而接點602接收約+5V 的Vd。同樣地，基底接收約〇v的vb。在未選擇的控制 j| 閘極上的相對高的電壓産生反轉區625、626，其中反轉區 . 625、626耦接接點601、602至控制閘極603-3下方的通 這區。熱電洞的符號627所表示的帶對帶穿隧現象引起於 • 控制閘極603-3下方的反轉區626的邊緣，並注入電荷儲 存區60Φθ-2,足以降低與選擇的控制閘極603-3相對應的 左側儲存區域的臨界電壓至目標編程狀態。 圖44與圖45繪示為對於圖39的記憶體單元的左侧與 右側的反轉讀取偏壓措施。在圖44中，使用偏壓措施對左 側的儲存區域進行讀取，此左側的儲存區域例如是控制閘 極603-5下方的電何儲存區604-5-1。依照圖44中的偏壓 措施’未選擇的控制閘極603-1〜603-4與603-6〜603-N r 接收例如約+ι〇ν的高電壓，而選擇的控制閘極6〇3-5接收 例如約+2V的Vg5，而接點601接收約〇v的Vs，且接點 602/妾收約+2V的Vd。同樣地，基底接收約〇v的vb。在 未逑擇的控制閘極上的相對高的電壓將産生反轉區635、 636 ’其中反轉區635、636耦接接點601、602至控制閘極 603-5下方的通道區。假如電荷儲存區具有高的臨 39 1267859 ^ 7186twf.doc/y 界電壓狀態(擦除)，則電流將被阻播在接點6(H、6G2之間。 相反地，假如電荷儲存區淋5」具有低的臨界電壓狀態 =扁程），則電流將％起於接點6(H、6〇2之間。可以摘測此 電流以表示儲存在電荷儲存區㈧各孓丨中的資料。 在圖45中，可使用偏壓措施對左側的儲存區域進行讀 取，此左側的儲存區域例如是控制閘極6〇3_3下方的電荷 儲存區604-3-2。依照圖45巾的偏壓措施，未選擇的控制 閘極6034、603-2與603-4〜603-N接收例如約+ 10V的高 電壓，而選擇的控制閘極6〇3-3接收約+2V的Vg3。接點 601接收約+2V的Vs，而接點6〇2接收約評的Vd。同樣 地，基底接收約0V的Vb。施加在未選擇的控制閘極上的 相對高的電壓將會產生反轉區645、646，其中反轉區645、 646耦接接點601、602至控制閘極603-3下方的通道區。 假如電荷儲存區604-3-2具有高的臨界電壓狀態(擦除），則 電流將被阻擋在接點601、602之間。相反地，假如電荷儲 存區604-3-2具有低的臨界電壓狀態(編程），則電流將引起 於接點601、602之間。可以偵測此電流以表示儲存在電荷 儲存區604-3-2中的資料。 圖46至圖52繪示為多重閘極記憶體的陣列佈局的實 施例’其使用如圖11中所示的多重閘極記憶體單元之電路 符號。圖示的陣列佈局可以使用在每一記憶體單元之單獨 一位元以及每一記憶體單元之多個位元的實施例，如先前 所述，包括在與每一控制閘極相對應的每一個儲存區域中 儲存超過一位元的實施例。 1267859 17186twf.doc/y 圖46是第一佈局實施例，其中多重閘極記憶體單元 700〜706具有如圖18所示的結構，具有位元線BLN-3〜 BLN+3。已排列的字元線可將偏麗Vgl〜VgN平行地傳送 至多重閘極記憶體單元中之對應的閘極。已排列位元線 BLN-3〜BLN+3可傳送偏壓Vs與偏壓Vd的其中之一，其 分別穿過選擇閘極710〜716至多重閘極記憶體單元7〇〇〜 706的下部接點。選擇間極71 〇〜71 ό輕接至與字元線平行 排列的偏壓線，並傳送控制訊號SLG2。另外，已排列之 位元線BLN-3至位元線BLN+3可傳送偏壓Vs與偏壓Vd 中的其中另一個，其分別穿過選擇閘極72〇〜726至多重閘 極圮憶體單元700〜706的上部接點。選擇閘極720〜726 耦接至與字元線平行排列的偏壓線，並傳送控制訊號 SLG1。在積體電路的應用上，位元線bln-3〜BLN+3 — 般為金屬層’並使用如接觸窗開口（c〇ntact vias)718、728 而耦接至選擇閘極710〜716或選擇閘極720〜72ό的源極 或汲極。在圖示的陣列佈局中，多重閘極記憶體單元7〇6 分別藉由選擇閘極716、726而與位元線BLN+3、BLN+2 耦接。多重閘極記憶體單元7〇5分別藉由選擇閘極715、 725而與位元線BLN+1、BLN+2耦接。多重閘極記憶體單 元704分別藉由選擇閘極714、724而與位元線、 BLN輕接。多重閘極記憶體單元7〇3分別藉由選擇閑極 713^ 723而與位元線BLN·〗、BLN耦接。多重閘極記憶 體單元702分別藉由選擇閘極712、722而與位元線 BLN-1、BLN-2耗接。多重閘極記憶體單元7〇1分別藉由 1267859 17186twf.doc/y 選擇閘極7U、721而與位元線BLN_3、職_2柄接。多 重閘極記憶體單元700分別藉由選擇閘極71〇、72()而與位 元線BLN-3、BLN_4(圖中未示)耦接。在圖牝的實施例中， 夕重閘極體單元乃平行地排列，且以兩個選擇問極來 控制陣列中單-的多重閘極記憶體單福位猶之間的連 接。兩個相鄰的平行記憶體單元的源極乃是耦接在一起， ^耦接至單一的位元線。同樣地，兩個相鄰的平行記憶體 單元的汲極耦接在一起，且耦接至單一的位元線。 圖47繪不為另一佈局的實施例，其具有如圖18所示 的結構的多重閘極記憶體單元7〇〇〜7〇6，其以位元線 BLN-3至位元線BLN+3的方式佈局。排列的字元線可將 偏壓Vgl〜VgN平行地傳送至多重閘極記憶體單元中之對 應的閘極。排列的位元線BLN-3〜BLN+3可分別傳送偏壓 vd穿過選擇閘極720〜726至多重閘極記憶體單元7〇〇〜 706的上部接點。另外，以埋藏的摻雜區或金屬層所形成 的水平源極線719被排列來分別傳送偏壓Vs穿過選擇閘 極710〜716至多重閘極記憶體單元7〇〇〜7〇6的下部接 點。選擇閘極710〜716耦接至與字元線平行排列的偏壓 線，並傳送控制訊號SLG2。在積體電路的應用上，位元 線BLN-3〜BLN+3 —般為金屬層，並使用如接觸窗開口 728而|馬接至适擇閘極720〜726的沒極。在圖示的陣列佈 局中，多重閘極記憶體單元706分別藉由選擇閘極716、 726而與位元線BLN+3、源極線719耦接。多重閘極記憶 體單元705藉由選擇閘極725而分別與位元線BLN+2°、^ 42 1267859 17186twf.doc/y 極線719輕接。多重閘極記憶體單元—藉由選擇閘極a* 而分別與位元線BLN+1、源極線719耦接。多重閘極記情 體單元703藉由選擇閘極723而分別與位元線则、源^ 線719祕。多重閘極記憶體單元观分別藉由選擇閑極 722而與位元線见叫、源極線719耦接。多重間極記情 體單元7〇1分別藉由選擇閘極721而與位元線BLN_2、^ 極線719耦接。多重閘極記憶體單元7〇〇分別藉由選擇閘 ，720而與位元線BLN_3、源極線719編妾。在圖〇的 實施，中，在此區段(sector)中所有平行的記憶體單元的源 極乃是柄接在-起’且祕至與位元線方㈣直的水平源 極線。每-個多重閘極記髓單元較極输至單獨的位 元線’而不與鄰近的位元線共用。 圖48繪示為與圖46中的佈局相似的另—個佈局實施 例。在圖48所示的實施例中，排列選擇閘極72〇〜726盥 710〜7丨6並藉由一次僅有一個多重閘極記憶體單元連接 至一條位兀線，以提供解碼功能。值得注意的是，選擇閘 極72卜723與725的閘姉接至控制訊號SL(}卜而選擇 閘極720 722、724與726的閘極搞接至控制訊號SLG2。 同樣地，選擇閘極7U、713與715的間極搞接至控制訊號 SLG4，而選擇閘極71〇、712、714與716的間姉接至控 制訊號SLG3。其他的佈局皆與圖％所述相似。在圖48 的實施例中，可藉由兩個選擇閘極來控制位元線至單一的 ί重間極記憶體單元之間的連接。兩個相鄰的平行記憶體 單7G的源極乃是轉接在一起’且♦禺接至單一的位元線。同 43 1267859 17186twf.doc/y 樣地’兩個相_平行記憶料元岐極乃祕在一起， 且輕接至單獨的位元線。選擇閘極可絲控纏近的平行 冗憶體單元在同-時㈣不會連接至共用的位元線。 圖49繪不為第一佈局實施例，其中具有如圖2〇所示 、、、口構的夕重閘極圮憶體單元74〇〜746，其以位元線BLN-3 至位兀線BLN+3的方式佈局。平行排列的字元線可傳送 偏C Vgl〜VgN至多重閘極記憶體單元中之對應的閘極。 位凡線BLN-3〜BLN+3可分別傳送偏壓Vs與偏壓Vd的 其中之一至多重閘極記憶體單元74〇〜746的上部接點。多 f閘極記憶體單元中的上部控制閘極75〇〜乃6耦接至與 字兀線平行排列的偏壓線，且傳送控制訊號SLG1。另外， 位兀線BLN-3〜BLN+3可分別傳送偏壓Vs與偏壓yd中 之另一個至多重閘極記憶體單元74〇〜746的下部接點。下 部控制_ 〜766驗至與字元線平行排列的偏壓 線，且傳送控制訊號SLG2。在積體電路的應用上，位元 線BLN-3〜BLN+3 —般為金屬層，並使用如接觸窗開口 (contact via) 748、749而耦接至選擇閘極71〇〜716或選 擇閘極720〜726的源極或汲極。在圖示的陣列佈局中，多 重閘極記憶體單元746分別耦接至位元線BLN+3、 BLN+2，以回應在多重閘極記憶體單元746的上部控制閘 極f下部控制閘極上的訊號SLG1、SLG2。多，閘^記& 體單兀745分別耦接至位元線BLN~H、BLN+2，以回應^ 多重閘極記憶體單元745的上部控制閘極與下部控制閘極 上的訊號SLG卜SLG2。多重閘極記憶體單元74^分^耦 44 1267859 17186twf.doc/y ，讀BLN+卜BLN，以回應在多重_記憶體單元 =4的上部控·極與下部控咖極上的訊號⑽、 =2。多重間極記憶體單元如分別轉接至位元線 、BLN，以回應在多重間極記憶體單元743的上部 玉！/間極與下部控制閘極上的訊號SL(H、 極記憶體單元742分_接至位猶卿·卜bln_2，二 記憶體單元742的上部控制問極與下部控 =1的訊號SLG卜SLG2。多重開極記憶體單元741 接至位元線祕3、祕2，以回應在多重間極記 =早=?上部控制閘極與下部控制閘極上的訊號 線m夕重閉極記憶體單元740分別麵接至位元 單元740 =(圖中未示），以回應在多重間極記憶體 SUH 上部控制間極與下部控制閑極上的訊號 、SLG2。簡作每-個記憶體單元巾的上部 極來維持其相對應的儲存區域於娜界 4狀恶，以取代選擇閘極，如圖46所示 閘極710〜716與72。〜726。在圖49的實施例|， = Ϊ體單，平行地排列，且以兩個選擇閘極 ^制陣财早—的多重閘極記憶體單^位 ^接。兩個相鄰的平行記憶體單元的 的位元線。同樣地，兩個相= 圖齡一起，，接至單-的位元線。 74〇!746 &；^實施例，其極記憶體單元 /、有如圖2G所示的結構’其隨著位元線 BLN-3 45 1267859 17186twf.doc/y
德BLN+3的方式佈局。平行的字元線可將麟Vgl〜VgN 二'極記憶體單71中之對應·極。位元線 腿-3〜BLN+3可分別傳送偏虔％ 二740〜746的上部接點。多重間極記憶體單元中的 :::5:〜756 _至與字元線平行排列的偏壓線，且傳 °另外’以埋藏的推雜區或金屬層所形 成的水平源極線769可傳送偏壓Vs =746的下部接點。下部控制間極二二= 平行排列的偏壓線，以傳送控制訊號§⑽。在 線 bln_3〜bln+3 為金屬 一曰亚使用如接觸窗開口 758而耦接至多重閘極記憶體單 及極。在圖示的陣列佈局中，多重閘極記憶體單元746 刀別輕接至位兀線BLN+3與源極線769，以回應 體單元746的上部控制問極與下部控制間極上的訊 ^ LG卜SLG2。多重閘極記憶體單元745分聰接至位 =BLN+2與源極、線769’以回應在多重閘極記憶體單元 的上部控制閘極與下部控制閘極上的訊號slg卜 邮2。多重閘極記憶體單元％分_接至位元線脑+1 ，源極線769，以回應在多重閘極記憶體單元％的上部 工制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘 極記憶體單元743分別輪至位元線卿與源極線769甲， =回應在多重閘極記憶體單元743的上部控制閘極與下部 ，制閘極上的訊號SLG1、SLG2。多重閘極記憶體單元Μ 分別耦接至位元線BLNq與源極線769，以回應在多重閘 46 1267859 17186twf.doc/y ?塊!赚？了询上的訊 BLN-2 ,^ 口應在多重閘極記憶體單元740的上邱
Ϊ制閘極與下部控制閘極上的訊號SLG1、SLG2。可操;乍 母一個記憶體單元中的上部控制閘極盥^ 閘極’如圖47所示的陣列實施例中的選擇閘極7i〇〜7i6 與720〜726。在圖5〇的實施例中，在此區段㈣的中所 有平行的記Μ單元的源極乃是減在—‘且轉接至與 位兀，方向垂直的水平源極線。此外，每—個多重間極記 憶體單元的汲極乃是耦接至單一的位元線，而不與鄰近的 位元線共用。 圖5丨繪示為記憶體區塊(memory block)的佈局，此記 憶，區塊包括多重閘極記憶體單元的多個區段(sect〇rs)，其 中适些區段與圖46中的區段相似。此種佈局也可以利用在 圖47至圖50的區段結構。在圖51中，此記憶體區塊包括 第區& 800與第二區段8〇 1。第一區段⑽〇與第二區段 8〇1共用位於一區段之間的接觸窗（contact) 802、803、 804與805。第一區段800與位於其上的區段（未繪示）共 用接觸窗806、807與808，此二區段具有相同的佈局。同 樣地’第二區段801與位於其下的區段共用接觸窗8〇9、 47 1267859 17186twf.doc/y 810與811 ’此二區段具有相同的佈局。重複上述區段以形 成-記憶體區塊’且重複這些記憶體區塊以在積體電路上 形成-個大的陣列。在-實施例中，第一區段綱與第二 區段8〇1可在共用的接觸窗周圍以鏡像方式⑽贿丨⑺哪 fashion)配置。陣列可以利用在如圖27所示的高密度的記 ㈣元件，其中此陣列包括如圖51所示的多數個記憶體區
擇fm料夕mLT六同…、』錢例中，雖然在每一個選 例;括〆\有—個多重閘極記憶體單元，但其他實施 擇閘極對之間超過—個多重間極記憶體 窗之間或在連接至水平源㈣連接至位兀線的接觸 在閘極串列中呈右的位元線的接觸窗之間， 他實施例中，閘=/Φ_記鐘單元的陣列。在其 -、 。串歹中可以有多個多重閘極記恃#置 ::以閘極•列中之頂部多重頂； 體單元的底部間極作爲底部選=之底心重間極記憶 俨單上$的技術乃是提供高密度的記憶體’其每-個記产 以低功率來實行編程與擦_操=早的秦此外，可 雖然本發明已以較佳 + 限定本發明，任何孰習此=]揭:如上，然其並非用以 和範圍内，當可作此t夕^者，在不脫離本發明之精神 48 1267859 17186twf.doc/y 【圖式簡單說明】 圖1是習知一種電荷捕捉記憶體單元的示咅圖。 ;圖2A與圖2B繪示為引起FN穿隨而對習；；的電荷捕 捉σ己彳思體早元進行編程的偏壓措施。 圖3是習知的-種以NAND結構的電荷捕捉間極串列 ^己置^式’並以-種偏壓措施對閘極串列中選擇的記憶 體早70進行編程。 / 4緣示為本發明之—種具有兩個控制閘極的多 極S己憶體早元的示意圖。 …圖5繪示為如圖4所示的多重閘極記憶體單元的電路 付7虎。 圖6纟會示為本發明之—種具有兩個控彻極的多 ^己憶，單元的示㈣，並以—種偏壓措施在閘極串列中 立於選擇的記憶體單元下方的儲存區域進行編程。 圖繪㈣本發明之—種具有_控制間極 中tff ί憶體^ ’並以個別的偏壓措施在閘極串列 ί位於&擇的記憶體單元下方的儲存區域進行讀取。 極示為本發明之—種具有兩個控制閘極的多重間 擇的記憶體單元下方的儲存區域進行擦除。 於& 搞39繪7F為本發明之—種具有兩個控制閘極的多重間 於體代的偏壓軸 ，。己體早7〇下方的儲存區域進行擦除。 圖1〇繪示為本發明之-種具有N個控制閘極的多重閘 49 1267859 17186twf.doc/y 極記憶體單元。 符號=r為如圖4所示的多重開極記憶體單元的電路 極二之一種具有n個控制閘極的多重閘 極早7G，亚以1偏壓措施在閘極串列 擇的記憶體單元下方的儲存區域進行編程。 〜 圖13=示為本發明之—種具有N個控制閘極 極記憶體單元’並以1偏壓措施在閘極串 於二 擇的記憶體單元下方的儲存區域進行讀取。f於、 圖14?示為本發明之—種具有N個控制閘極 極5己憶體單元’並以一種他厭扯 夕重閘 擇的价方H 彳日^在閘極串列中對位於選 擇的此肢早兀下方的f特區域進行擦除。 圖15綠示為本發明之—錄 極記憶體單元，並以可選擇:偏制間極的多重問 於選擇的記憶體單元下方_#= 在閘極串列中對位 圖16緣示為施加於圖^區域進行擦除。 除的步驟流程圖。 〃圖15的偏壓措施來進行擦 圖17綠示為本發明之— 極記憶體單元，在閘極串:重具有，控制閘極的多重閘 近，以電路系統傳導源極二之第-閘極與最終閘極附 圖18繪示為本發明之σ/及極電壓至半導體主體。 極记憶體單元，在閘極一有Ν個控制閘極的多重閘 近’以選擇閘極電晶 J中之第-閘極與最終閘極附 主體。 ’原極電壓和汲極電壓至半導體 1267859 17186twf.doc/y 圖19緣示為本發明_ 極記憶體單元，以可# 具朴個控制閘極的多重閘 閘極與最終閘極附、斤、、m知方式在閘極串列中之第一 壓至半導社體Λ選__導源極電壓和没極電 圖20繪示為本發明 _ 極，體單元，以另—個可替極的多重閘 之第-閘極與最終閘極選二丨閘極串列中 沒極電壓至半導體主體。對&擇閘極傳導源極電壓和 圖21、％不為本發明 —4 極記憶體單元，以可替，/、奸個控制閘極的多重閘 ，極與最終閘極附近，對選;中之第- 壓至半導體主體。 坪往得蜍原極电壓和汲極電 極的圖多㈡之:種具ϊν+ι個(奇數個)控制閘 控制閘極_存資料。70 胞列中偶數的閘極作爲 托沾圖夕2增示為本發明之一種具有N+1個（奇數個、 的夕重閘極記憶體單 ）工制閘 控制閘極來儲存資料。 仏朗中可數的閘極作爲 單元:4F繪示為本發明之-種多重間極記憶體 元的在t圖24A至圖24F的多重間極記憶體單 汲極中，其摻f穿過電荷儲存結構以形成源極和 圖26八至圖26D繪示為如圖22或圖23的多重閘極記 51 1267859 17186twf.doc/y 憶體單元的一種製作流程圖。 圖2 7繪示為本發明之—種包括多重 列的積體電路之方塊圖。 。己1-體早元陣 圖28繪不為本發明之一種 存區域的多重閑極記憶體料，其中上==與兩個儲 個控制閘極相對應。 堵存區域與每— 圖29繪示為本發明之—種具有兩個 存區域的多重閘極記1桎與兩個儲 綠低㈣m 在遠擇的控制閘極下以 種偏紅域仃擦除資料，其巾± 下^- 制閘極相對應。 a只母一個控 圖30繪示為本發明之—種具有兩個 存區域的多重閘極印产蝴^ ’極與兩個儲 I’认體早兀’在選擇的控彻 ==行擦晴’其中上韻存區域與每: 存區圖域種具閘極與兩個错
一⑺位记饶體早兀，對位於第一控制閘極 的左側位7L 1_1種偏壓措絲進行編程，其中 存區域與每-個控制相對應。 、W 汁圖·^、!^為本發明之—種具有兩健制閘極與兩個儲 存區域的:重閘極記憶體單元，對位於第-控制閘極下^ 的右側位7L 1_2以-種偏壓措施來進行編程，其 存區域與=一個控制閘極相對應。 株 圖33繪示為本發明之一種具有兩個控制閘極與兩個 存區域的多重閘極記憶體單元，對位於第二控制閘極下方 52 1267859 17186twf.doc/y 存二:!二=:來進行編程，其' 存區域與每-個控制閘極相對應。私’其中上述儲 圖35繪示為本發明之一 存區域的多重閘極記憶體單心、對位=制Γ極與兩個儲 的左側位元W以-種偏壓措絲進控制閘極下方 存區域與每-個控制閘極相對應。$ ’其中上述儲 圖3=示為本發明之—種具有 存區域的多重閘極記憶體單元，對位於c與兩個儲 的右側位7L 1-2以—種偏壓_ )弟控制閘極下方 存區域與每—個控制問極相^應。订讀取’其中上述铸 圖37繪示為本發明之一呈 存區域的多重閘極;己憶體單元:、：=制閘極與兩個儲 ，左側位元^以—種偏壓措施來進^ =控制閘極下方 存區域與每一個控制閘極相對應。進咳取’其中上述儲 圖38繪示為本發明之一 存區域的多重閘極;己憶體單元?：=制閘極與兩個儲 :右側位元U以，偏壓措施來二叫空制閑極下方 存區域與每-個控制閘極相對應^進仃項取，其中上述健 圖39繪示為本發明之—種 存區域的多重閘極記憶體單元，、，控制閘極與兩個儲 ~中上述儲存區域與每一 53 1267859 17186twf.doc/y 個控制閘極相對應。 存區域的多重閘極記憶體單元，在選擇的控：2 種偏壓措施來進行擦除，其中上述儲存區域與每—u 圖本發明之一種具有N個控制閘極與兩個错 下以一 閘極相對應。 …> 個控制 圖41繪=為本發明之—種具有N個控制閘極與兩個儲 ，的偏壓措施來進行擦除，其中上述儲存區可 存區域的多重閘極記憶體單元，在選擇的控^閘t 控制閘極相對應 存：明之一種具有N個控制閘極與兩個健 子&或的夕重閘極記憶體單元，對位於選 方的左側㈣以-種偏壓措施來進行編程， 區域與每一個控制閘極相對廡。 ，啫存 r::===r;=:以個 :=位於選擇的控制閘極下方的右侧位的 =p:=:::r==;:個 偏壓=位於選擇的控制閘極下方的左側位元進行讀取的 圖45緣示為本發明之—種具有_控制閘極及 ;^極相對應的兩個儲存區域的多重閘極記憶體單元， 其具有對位於選擇的控制閘極下㈣右難元進行^的 54 1267859 17186twf.doc/y 偏壓措施。 圖46繪示為本發明之一種多重閘極記憶體單元的一區 段的佈局圖。 圖47繪示為本發明之一種多重閘極記憶體單元的一區 段之第一佈局圖。 圖48繪示為本發明之一種多重閘極記憶體單元的一區 段之第二佈局圖。
圖49繪示為本發明之一種多重閘極記憶體單元的一區 段之第三佈局圖。 圖50繪示為本發明之一種多重閘極記憶體單元的一區 段之第四佈局圖。 圖51繪示為本發明之一種多重閘極記憶體單元的一區 塊之佈局圖，其中此區塊包括多數個區段。 【主要元件符號說明】 11 :閘極 12 :頂介電層 13，電何捕捉材料 14 :底介電層 15 :源極 16 :汲極 17 :通道區 20〜26 :摻雜區 27〜30 :電荷儲存結構 31〜34 :通道區 55 1267859 17186twf.doc/y 50、51 :閘極 52 :頂介電層 53 :電荷捕捉層 54 :底介電層 55、56 :接點 57 :基底
58 :通道區 60 :電子符號 70、71 :電荷儲存區 73、74、75、77 :反轉區 76、78 :熱電洞 100 :基底 101、102 :接點 103- 1 〜103-N ··閘極 104- 1 ^ 104·Ν ·電何儲存區 105 :頂介電層 106 :電荷捕捉層 107 :底介電層 110 :電子符號 120、12卜 125、126、127、128 :反轉區 131 :熱電洞 150、151 :電路系統 174-1 〜174-Ν+1 :閘極 173_1 〜173-Ν :閘極 56 1267859 17186twf.doc/y 184-1〜184-N :電荷儲存區 201 :閘極 202、203、205、206 :接點區域 207、208、214、215 :閘極介電層 210、211 :選擇閘極 212、213 :接點 250、251、252、253、254、255、256、257 :步驟
300 ··基底 301 :底氧化層 302 :電荷捕捉層 303 :頂氧化層 304 :多晶矽層 304X、306X :閘極 305 :絕緣層 307、 317、349 :源極 308、 318、350 :汲極 340 :隔離層 341〜347 :間隙 351〜356 :堆疊層 400 :儲存陣列 401 ··行解碼器 402 :字元線 403 ·•列解碼器 404 :位元線 57 1267859 17186twf.doc/y 405、407 :匯流排 406 ·•方塊 408 :供應電壓 409 :偏壓措施狀態機 411 :資料輸入線
412 :資料輸出線 450 :積體電路 500 :基底 5(Π、502 :控制閘極 503 :源極 504 :汲極 510、 512、514、516 :反轉區 511、 513、515、517 :熱電洞 600 :半導體主體 601、602 :接點 603- 1〜603-Ν :控制閘極 604- 1〜N_1、604-1〜Ν-2 :電荷儲存區 605 :頂介電層 606 :電荷捕捉層 607 :底介電層 610- 1〜610-N :電子穿遂 611- 1〜611-N :電子穿遂 615、616、625、626、635、636、645、646 :反轉區 617、627 :熱電洞 58 1267859 17186twf.doc/y 700〜706:多重閘極記憶體單元 710〜716 :選擇閘極 719 :源極線 720〜726 :選擇閘極 740〜746:多重閘極記憶體單元 748、749、758 ··接觸窗開口 750〜756 :控制閘極
760〜766 :控制閘極 769 :源極線 800、801 :區段 802〜811 ··接觸窗 BL1〜BLN ··位元線 F:特徵尺寸
Vg :閘極偏壓
Vs :源極偏壓
Vd :汲極偏壓
Vb :基底偏壓
Vcc :電位 SLG1〜SLG4 :控制訊號 WL1〜WL4 :字元線 59

Claims (1)

1267859 17186twf.doc/y 十、申請專利範圍： 1、一種積體電路記憶體元件，包括： 一半導體主體； 多數個閘極，串聯地排列於該半導體主 、，、 數個隔離構件來隔離該閘極串列中的相鄰該I門托亚= 該些T包括該閘極串列中的—第1極與:=門=中 一電何儲存結構，配置於該半導 ， 域位於，極串列中之超過-個的該些閘極：；何捕捉區 第電路系統，用以傳導源極偏壓盥、 閘極串列中之兮筮一„^ 甸i共及極偏壓至該 體主體；閘極附近與該最終閘極附近的該半導 系統，用以傳導閘極偏壓至該些閘極； 該多重閘極通體包括連續的一多重間極通道區，而 該多重該閘極串列中之該些閘極之下，且 以及、喔具有，導電性與ρ解電性的其中之 一電路m祕偏奸⑽偏壓的該第 域儲存資料觸閘極之下的_電荷捕捉區 -個的閘極之下二=:控制位於該閘極串列中之超過 除步驟和1取步捕捉區域的—編程步驟、-擦 閘極記憶體單“的:中該擦除步驟包括擦除位於多重 勺°Λ閘極串列中的一個選擇的閘極之下 1267859 17186twf.doc/y 而不擦除位於該閘極串列中的另-個間極之 件，2立频電路記憶體元 下方?中献一捕捉區域位於該間極串列中的全部問極 件-二第1項所述之積體電路記憶體元 導電材Γ 極偏塵的該第一電路系統包括 件，4盆利範圍第1項所述之積體電路記憶體元 串列包括引起電洞注入電流於位在該間極 甲】甲的被稿閘極之下_電荷捕捉區域。 i 件，乾圍第1項所述之積體電路記憶體元 串列Ϊ的包括引起電洞注入電流於位在該間極 於該閑==；；===電荷触區域’而不擦除位 子注入 “另一個不編程位於該間極串列 楚-丄 才°己匕、體早兀包括一苐一接點區域盥一 苡!ίϊ=,而該第：接點區域乃是臨近於該閘極串列 列中的該最:門極且遠弟二接點區域乃是臨近於該閘極串 、<甲。，而该擦除步驟包括··藉由帶對帶穿隧 61 1267859 17186twf.doc/y 所引發電洞注入的雷洞注入兩、、六 發的熱電洞從基底=於儲;=對=_丨 儲存結構乃是位於選擇的閘;其中該電荷 之選擇的問極之下。 之下的區域的-側或兩側上 株，7甘m利範圍第1項所述之積體電路記憶體元 A展;、何儲存結構包括一介電堆疊層，而該介電堆 宜Τίϋ電層、一電荷捕捉介電層與—頂介電層。 件’其中該電荷儲存結構包括一介声 叠層包括-底介電層、一電荷捕捉電堆 其中該電荷捕捉介電狀㈣包括氮切。Ή層’ 9、如申請專職圍第丨項所 二’其中該問極串列包括超過兩個的閉極，=3元 =:該閘極串列中之超過兩個開極之下；： 10、一 種: 一半導體主體； 琶路5己憶體元件，包括 多數條字元線，延伸穿過該半導體主體· 體主體 ^數條位元線，触些字元㈣直地排财過該半導 一解碼電路系統’位於該半導體 路系統_至該些字元線與該些位元線；|妹瑪電 包括多數個多重閘極儲存單元的— 予凡線與該些位摘，其中該些多重_錯存單元分= 62 1267859 17186twf.doc/y 括 夕數個間極，排列一 分別I馬接至該些字元線中的字中’而該些閘極 間極串列中的_第—間極盘其中該些問極包括該 構件來隔離該間極$列u目鄰_ = ^以多數個絕緣 -電荷儲存結構， ^主 ，，存結構包括多數個電荷捕捉===:中該 中之超過-個的該些閘極之下；匕^⑯於相極串列 一多重閘極通道區，該多 且位於該閉極串列中之該些_之下，的 迢區具有η型導電性與p型導電性的其以=極通 一源極與一汲極，位於該閘極 與該最終閘極的附近，且該—閘極 耗接至該些位元線中的-位元線；以及 八、中之一 -控制器’控制該些字元線和該些位 極、汲極偏壓和閘極偏壓，以—Λ 乂傳蛉源 的閉極之下的該些電荷捕捉區中=，一個 :控制位於該閉極串列中的超過-個的_之二= 何捕捉區域的-編程步驟、—擦除 =擦除步驟包括擦除位於多重閘極記憶體==該= 5串列中的-個遥擇的閘極之下的儲存區域，而不捧除位 於該閘極串列中的另一個閘極之下的儲 τ '、 U、如中請專利範圍第1G項所述之積體電路 件，其中該些電荷捕捉區域位於該_串_全部 63 1267859 17186twf.doc/y 方 ^彡中明專利範圍第1G項所述之積體電路記憶體元 φ “中ί擦除步驟包括引起電洞注人電流在位於該_ 串’J中的選擇的間極之下的該電荷捕捉區域。 件專利範圍第10項所述之積體電路記憶體元 =::=之=__域，_= 編程步驟包上Π 下的—儲存區域，並且該 擇的間極j，主人電流在位於該閘極串列中的選 列—:=::不編程位於該閘極串 件，1第1〇項所述之積體電路記憶體元 的電洞注== 帶對帶穿随所引發電洞注入 底注入於—心=^對帶穿隨所引發的熱電洞從基 或兩側上的選擇的閘極之下。 次及極側中之一側 件，1i、中如專利範圍第10項所述之積體電路記”元 ，-底介電層、-電荷捕捉介電;堆 16、如中請專利範圍第1Q項電層。 中該電荷儲存結構包括—介電路記憶體元 豐f包括—底介電層、-電荷捕捉;3，而該介電堆 且其中該電荷捕捉介電層之材質包括以7頂介電層， 64
!267859 17l86twf.doc/y 件，其中該^串#=第1〇項所述之積體電路記憶體元 存結構包括_㈣=超過兩個的閘極，並且該電荷儲 電荷捕捉區域_串列中之超過兩個的閘極之下的多數個 電路記憶體元路:憶體兀件的操作方法，而該積體 儲存社構，半導體主體、多數—極、一電荷 而該严_列中^1=聯地排·該半導體主體上， 士 、，办 ϋ亥二閘極具有一弟一閘極盘一 線p气 荷儲存社構ΓΓίΓ 該半導體主體上，其中該電 之超過-個的該些間極下方，其中該 通道區位於該間極串列中之該些_下方， 型導…導電性的其中== 的操作方法包括在一選擇的間極上施加 偏以編程資料，其中 用以擦除的該偏壓措施包括： 體主4 _通道區中施加—基底偏壓條件至該半導 在^閘極串财之該第1極與該最終閘極的其中之 附近鈀加一源極偏壓條件至該半導體主體； 在該閘極串列中之該第—閘極與該最終閘極的里中另 個附近施加-汲極題條件至料導體主體；以及 65 1267859 17186twf.doc/y 上隹涊閘極串列中施加用於擦除的多數個閘極偏壓條件 至該些閘極，其中該些閘極偏壓條件包括足夠引起電子射 出於或電洞注入至位於該閘極串列中的一選擇的閘極之下 的該些電荷捕捉區域的電壓，以及在該問極串列中的里他 問極上與在所述的其他間極之下的該多重間極通道區域中 謂’以在該選擇的·上建娜 用以編程的該偏壓措施包括·· 體主f亥多重閉極通道區中施加一基底偏愿條件至該半導 在=極串财之該第__與該最㈣極的其中之 一附近鈿加一源極偏壓條件至該半導體主俨· 在該閘極串列中之該第—閘極與該最的 -個附^施加-汲極條件至料導體 ^ 至====== ======= 有明顯的電子注入至位於 ς中趣反轉·在沒 區的情況下，足以引起位;:=:二=電荷储存 開極通道區申的反轉的產生該下方之該多重 位於上述的其他間極下方。夕重間極通道區乃是 66 1267859 17186twf.doc/y ΓΛ 咖第18項所述之積體電路記憶體元 件的操作方法’更包括施加—偏壓措施 偏壓措施包括： 丁貝取而4 =多重閘極通道區中施加—基底偏壓 體主體； ’ 在該閘極串列中之該第一閘極與該最終閘極的盆中之 一附近施加一源極偏壓條件至該半導體主體； 在該閘極串列中之該第一閘極與該最終閘極的其中另 一個附近施加一汲極偏壓條件至該半導體主體；以及 在該閘極串列中施加多數個閘極偏壓條件至該 極’其中該些閘極偏祕件包括在該閘極帛列 ^ =極上相對於該基底偏壓條件的—讀取電壓，而該讀取電 t於低臨界電壓狀態的臨界電壓，以及在該閘極串列= ^其他閘極上的-反轉電壓，而該反轉電壓足夠引起= 重閘極通道區中的反轉，其中該多_ : 閉7方該反轉電壓高於高臨界電餘態的臨界電ΐ ⑽、如申請專利範圍帛18項所述之積體電路記 件的細作方法，其中該擦除步驟包括： a 對於該閘極串列中欲進行擦除的多數個閘極中 閘極進行驗證，其中該組閘極具有多於—個的閘極.、、、 施加多數個閘極偏壓條件對該組閘極中二 閘極進行擦除，以引起源極側或閘極側的 j ^帶對帶穿_引發的熱電洞注人該電荷儲存區，^ 电荷儲存區位於該第一選擇閘極下方；以及 ’、Μ 67 1267859 17186twf.doc/y 施加多數個閘極偏壓條件對該組閘極中的下一個選擇 的閘極進行擦除，以引起源極側或閘極側的其中之一或兩 者的帶對帶穿隧所引發的熱電洞注入該電荷儲存區，其中 該電荷儲存區位於下一個選擇的閘極下方，並且重複進行 直到施加該些閘極偏壓條件以擦除該組閘極中的所有閘極 為止。
68
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Publication number Priority date Publication date Assignee Title
CN101111943B (zh) 2004-11-30 2012-06-27 斯班逊有限公司 非易失性存储装置及其制造方法
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7973366B2 (en) * 2006-02-13 2011-07-05 Macronix International Co., Ltd. Dual-gate, sonos, non-volatile memory cells and arrays thereof
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
CN101501839A (zh) * 2006-06-12 2009-08-05 日本电气株式会社 驱动半导体器件的方法和半导体器件
US7518912B2 (en) * 2006-08-25 2009-04-14 Powerchip Semiconductor Corp. Multi-level non-volatile memory
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7583539B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7554853B2 (en) * 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
US7525843B2 (en) * 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US7468920B2 (en) 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US7619919B2 (en) * 2007-01-12 2009-11-17 Marvell World Trade Ltd. Multi-level memory
US7652923B2 (en) 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US8329535B2 (en) * 2007-06-11 2012-12-11 Macronix International Co., Ltd. Multi-level-cell trapping DRAM
US7737488B2 (en) * 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
US20090086548A1 (en) * 2007-10-02 2009-04-02 Eon Silicon Solution, Inc. Flash memory
KR101514784B1 (ko) * 2008-11-24 2015-04-27 삼성전자주식회사 비휘발성 메모리 소자
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
US20110071784A1 (en) 2009-09-21 2011-03-24 Nikon Corporation Goos-Hanchen compensation in autofocus systems
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
EP3351981A1 (en) * 2011-06-23 2018-07-25 Viavi Solutions Inc. Multi color-shifting devices
US9312017B2 (en) 2014-01-15 2016-04-12 Apple Inc. Storage in charge-trap memory structures using additional electrically-charged regions
US9543021B2 (en) * 2014-03-12 2017-01-10 SK Hynix Inc. Semiconductor device and programming method thereof
US10622365B2 (en) * 2015-11-07 2020-04-14 Monolithic 3D Inc. Semiconductor memory device and structure

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS608559B2 (ja) 1977-05-30 1985-03-04 日本電気株式会社 不揮発性半導体記憶装置
US5270969A (en) * 1987-06-29 1993-12-14 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with nand cell structure
US5448517A (en) * 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
USRE35838E (en) * 1987-12-28 1998-07-07 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure
DE68916855T2 (de) 1988-05-16 1995-01-19 Matsushita Electronics Corp Nichtflüchtige Halbleiterspeicheranordnung.
US5278439A (en) * 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
KR0167874B1 (ko) * 1993-06-29 1999-01-15 사토 후미오 반도체 기억장치
JP3512833B2 (ja) * 1993-09-17 2004-03-31 株式会社東芝 不揮発性半導体記憶装置
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
JP2937805B2 (ja) * 1995-05-19 1999-08-23 モトローラ株式会社 ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法
US5877054A (en) * 1995-06-29 1999-03-02 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
KR100272037B1 (ko) * 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
TW365686B (en) * 1998-02-16 1999-08-01 Taiwan Semiconductor Mfg Co Ltd Method of manufacture of fabricating flash memory split-gate
US6614070B1 (en) * 1998-04-16 2003-09-02 Cypress Semiconductor Corporation Semiconductor non-volatile memory device having a NAND cell structure
US6194272B1 (en) * 1998-05-19 2001-02-27 Mosel Vitelic, Inc. Split gate flash cell with extremely small cell size
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6798012B1 (en) * 1999-12-10 2004-09-28 Yueh Yale Ma Dual-bit double-polysilicon source-side injection flash EEPROM cell
US6349062B1 (en) * 2000-02-29 2002-02-19 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
JP3941517B2 (ja) * 2001-02-07 2007-07-04 ソニー株式会社 半導体装置およびその製造方法
US6522585B2 (en) * 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
JP2002368144A (ja) * 2001-06-13 2002-12-20 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6670240B2 (en) * 2001-08-13 2003-12-30 Halo Lsi, Inc. Twin NAND device structure, array operations and fabrication method
US6714457B1 (en) * 2001-09-19 2004-03-30 Aplus Flash Technology, Inc. Parallel channel programming scheme for MLC flash memory
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6645813B1 (en) * 2002-01-16 2003-11-11 Taiwan Semiconductor Manufacturing Company Flash EEPROM with function bit by bit erasing
US6657894B2 (en) * 2002-03-29 2003-12-02 Macronix International Co., Ltd, Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells
US6690601B2 (en) * 2002-03-29 2004-02-10 Macronix International Co., Ltd. Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same
US6552386B1 (en) * 2002-09-30 2003-04-22 Silicon-Based Technology Corp. Scalable split-gate flash memory cell structure and its contactless flash memory arrays
JP2004152977A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶装置
JP2004158614A (ja) * 2002-11-06 2004-06-03 Sony Corp 不揮発性半導体メモリ装置およびそのデータ書き込み方法
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US6856551B2 (en) * 2003-02-06 2005-02-15 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US6979857B2 (en) * 2003-07-01 2005-12-27 Micron Technology, Inc. Apparatus and method for split gate NROM memory
US7169667B2 (en) * 2003-07-30 2007-01-30 Promos Technologies Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate
US6885044B2 (en) * 2003-07-30 2005-04-26 Promos Technologies, Inc. Arrays of nonvolatile memory cells wherein each cell has two conductive floating gates
US7120059B2 (en) * 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
US7106625B2 (en) * 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
US7457156B2 (en) * 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure

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Publication number Publication date
JP2006024938A (ja) 2006-01-26
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