JP2010516015A - 改良したマルチレベルメモリ - Google Patents

Abstract

記憶システムは、電荷蓄積セルとコントローラとを備える。電荷蓄積セルは、各々が複数の電荷レベルをとることができる第１電荷蓄積領域および第２電荷蓄積領域を有する。コントローラは、第１電荷蓄積領域を複数の電荷レベルのうち１つにプログラミングして、その後で第２電荷蓄積領域を複数の電荷レベルのうち１つにプログラミングする。コントローラは、第１電荷蓄積領域の第１計測値および第２電荷蓄積領域の第２計測値に基づいて第１電荷蓄積領域に記憶されている電荷レベルを読み出す。
【選択図】 図６

Description

本願は、２００７年１月１２日出願の米国仮特許出願番号第６０／８８４，７６３および２００７年３月２６日出願の米国特許出願番号第１１／７２８，４４９の恩恵を享受しており、この開示の全体をここに参照として組み込む。

本開示は、電荷蓄積メモリに係り、より詳しくは電荷蓄積メモリから記憶値を正確に読み出すことに係る。

本背景技術は、本開示の概略を提示する目的を有する。背景技術に記した範囲の現在の発明者の業績は、出願時にはさもなくば先行技術として値しないであろう本開示の側面も含めて、本開示に対して自認した先行技術として明示も暗示もしていない。

図１は、示されている先行技術によるデュアルエッジメモリセル（dual-edged memory cell）１００の断面図である。様々な実装例においては、デュアルエッジメモリセル１００は、窒化物系であってよく、Ｓａｉｆｕｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ Ｌｔｄ．の窒化物読み出し専用メモリ（ＮＲＯＭ）トランジスタを含みうる。今後デュアルエッジメモリセル１００はトランジスタ１００と称される。

トランジスタ１００は、ｐ−ドープ基板１０２、ソースまたはドレインとして利用されうる第１ｎ＋ドープ領域（"右コンタクト"）１０４を含む。トランジスタ１００はさらに、ドレインまたはソースとして利用されうる第２ｎ＋ドープ領域（"左コンタクト"）１０６も含む。トランジスタ１００はさらに、第１ゲート誘電体層１０８、トラップ材料（窒化物等）層１１０、第２ゲート誘電体層１１２、およびポリシリコンゲート１１４を含む。

トランジスタ１００は、２つの領域に電荷を蓄積できるが、これらは概して図１においては２つの円状の領域、つまり左領域１２０および右領域１２２として示されている。左領域１２０および右領域１２２に蓄積された電荷量は、トランジスタ１００の閾値電圧に影響を及ぼし、これがデータ記憶に利用されうる特性である。

トランジスタ１００は実質的に対称なので、右コンタクト１０４および左コンタクト１０６は、ソースおよびドレインとして交互に用いられうる。右領域１２２をプログラミングすべく、正の電圧をゲート１１４および右コンタクト１０４に印加して、この間、左コンタクト１０６は接地しておく。そうすると、電子は左コンタクト１０６から右コンタクト１０４へと移動し、そのうちの幾らかが、第１ゲート誘電体層１０８を通過するのに足るエネルギーを得て、窒化物層１１０にトラップされる。電荷は右領域１２２にトラップされてもよい。

右領域１２２にトラップされた電荷は、プログラミング方向とは反対の方向に読み出す際に、トランジスタ１００の閾値電圧に対して顕著に作用する。つまり、電圧をゲート１１４および左コンタクト１０６に印加して、この間、右コンタクト１０４は接地しておく。この電圧は、概して、トランジスタ１００をプログラミングするのに用いられる電圧より低い。そうすると、トランジスタ１００を流れる電流量は、読み出し方向におけるトランジスタ１００の閾値電流、つまり、右領域１２２にトラップされる電荷量の指標となる。

トランジスタ１００の下の矢印は、左領域１２０および右領域１２２各々のプログラミングおよび読み出し動作中の、電子の流れる方向を示す。左領域１２０においてはプログラミングおよび読み出し電圧が逆になる。例えば、右領域１２２へのプログラミングは、電子が左コンタクト１０６から右コンタクト１０４へ流れる際に行われる。これは、右コンタクト１０４を左コンタクト１０６より高い電位に保つことで行われる。

右領域１２２からの読み出しは、左コンタクト１０６をより高い電位に保つことで行われ、読み出し中には電子は左コンタクト１０６へ流れる。左領域１２０へのプログラミングは、左コンタクト１０６を右コンタクト１０４より高い電位に保つことで行われる。左領域１２０からの読み出しは、右コンタクト１０４を左コンタクト１０６より高い電位に保つことで行われてよい。

図２は、先行技術によるＮＡＮＤフラッシュメモリ内の記憶セルのアレイ１５０の機能概略図である。アレイ１５０は、ｎ−チャネルＭＯＳ電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ）であってよい上部および下部の選択トランジスタ１５２および１５４を含む。アレイ１５０はさらに、下部選択トランジスタ１５４および上部選択トランジスタ１５２の間に直列接続された４つのＮＡＮＤ記憶セル１５６−１、１５６−２、１５６−３、および１５６−４を含む。ＮＡＮＤ記憶セル１５６は、フローティングゲートｎ−ＭＯＳＦＥＴデバイスとして実装されてもよい。

ＮＡＮＤ記憶セル（例えばＮＡＮＤ記憶セル１５６−４）は、大きな電圧（例えば２０ボルト）をＮＡＮＤ記憶セル１５６−４のゲートに印加することでプログラミングされうる。上部選択トランジスタ１５２も、自身のゲートに２０ボルトの電圧を印加され、下部選択トランジスタ１５４のゲートは接地されている。上部選択トランジスタ１５２のドレインも接地されている。

プログラミングされないＮＡＮＤ記憶セル１５６−３、１５６−２、および１５６−１のゲートは、プログラミングせずに該トランジスタをＯＮとしておくに足る電圧（例えば５ボルト）に保たれる。電子はＮＡＮＤ記憶セル１５６−４のフローティングゲートにトラップされることで、閾値電圧が変更される。

ＮＡＮＤ記憶セル１５６−４は、他のＮＡＮＤ記憶セル１５６−３、１５６−２、および１５６−１を、ターンオン電圧（例えば５ボルト）を印加することで、ＯＮにする。上部および下部選択トランジスタ１５２および１５４もまたＯＮにされる。ＮＡＮＤ記憶セル１５６−４のゲートは、変更された閾値電圧が、ドレイン電流の大きな変化として表れる電圧に保たれる。

ＮＡＮＤ記憶セル１５６−４による様々な閾値電圧での平均流入電流（currents sunk）などの所定の電流が、上部選択トランジスタ１５２のドレインに供給される。もしこの電流がＮＡＮＤ記憶セル１５６−４が供給する（source）電流より高い場合、上部選択トランジスタ１５２のドレインの電圧が上昇し、そうでない場合には、上部選択トランジスタ１５２のドレインの電圧は降下する。電圧レベルは、ＮＡＮＤ記憶セル１５６−４の閾値電圧、ひいてはＮＡＮＤ記憶セル１５６−４のプログラミング状態を推論する目的で計測されうる。

図３は、先行技術によるメモリ２００の機能ブロック図である。メモリ２００は、記憶セルアレイ２０２およびコントローラ２０４を含む。記憶セルアレイ２０２は、図１に示すようなデュアルエッジメモリセルおよび図２に示すＮＡＮＤ記憶セルのようなデバイスから形成されうる。コントローラ２０４は、メモリ２００の外で、外部デバイスと通信し、記憶セルアレイ２０２に対してプログラミング、消去、および読み取り処理を行う。

記憶システムは、電荷蓄積セルとコントローラとを備える。電荷蓄積セルは、各々が複数の電荷レベルをとることができる第１電荷蓄積領域および第２電荷蓄積領域を有する。コントローラは、第１電荷蓄積領域を複数の電荷レベルのうち１つにプログラミングして、その後で第２電荷蓄積領域を複数の電荷レベルのうち１つにプログラミングする。コントローラは、第１電荷蓄積領域の第１計測値および第２電荷蓄積領域の第２計測値に基づいて第１電荷蓄積領域に記憶されている電荷レベルを読み出す。

また、コントローラは、第２計測値に基づいて、第２電荷蓄積領域に記憶されている電荷レベルを読み出す。記憶システムは、第１計測値および第２計測値により索引付けされた電荷レベルのルックアップテーブルをさらに備える。コントローラは、ルックアップテーブルを利用して第１電荷蓄積領域に記憶されている電荷レベルを決定する。電荷蓄積セルは、窒化物読み取り専用メモリトランジスタである。

また、電荷蓄積セルは、複数の電荷レベルをとりうる第３電荷蓄積領域をさらに備え、コントローラは、第２電荷蓄積領域の後で第３電荷蓄積領域をプログラミングし、コントローラは、第１計測値と、第２計測値および第３電荷蓄積領域の第３計測値のうち少なくとも１つと、に基づいて、第１電荷蓄積領域に記憶されている電荷レベルを読み出す。

また、コントローラは、複数の電荷レベルのうち所望のものに達するまで、各プログラミング間隔の後で計測を行うことで、反復プログラミングを行う。第２電荷蓄積領域の第１プログラミング間隔は、第１電荷蓄積領域に記憶されている電荷レベルに基づいて行われる。記憶システムは、各々が複数の電荷レベルをとることができる第１電荷蓄積領域および第２電荷蓄積領域を有する第２電荷蓄積セルをさらに備える。コントローラは、電荷蓄積セルの第１電荷蓄積領域および第２電荷蓄積領域をプログラミングした後で、第２電荷蓄積セルの第１電荷蓄積領域および第２電荷蓄積領域をプログラミングする。

また、コントローラは、第２電荷蓄積セルの第１電荷蓄積領域の第３計測値と、第２電荷蓄積セルの第２電荷蓄積領域の第４計測値とに基づいて、第２電荷蓄積セルの第１電荷蓄積領域に記憶されている電荷レベルを読み出す。コントローラは、第２計測値と、第３計測値および第４計測値のうち少なくとも１つと、に基づいて、電荷蓄積セルの第２電荷蓄積領域に記憶されている電荷レベルを読み出す。

記憶システムは、各々がＮ個の電荷レベルのうち１つをとりうる電荷蓄積領域を有するＭ個の電荷蓄積セルと、コントローラとを備える。ＮとＭは１を超える整数である。コントローラは、Ｍ個の電荷蓄積セルのうち第１セルをＮ個の電荷レベルのうち１つにプログラミングして、その後でＭ個の電荷蓄積セルのうち第２セルをＮ個の電荷レベルのうち１つにプログラミングする。コントローラは、第１セルの第１計測値および第２セルの第２計測値に基づいて、第１セルに記憶されている電荷レベルを読み出す。

また、コントローラは、第２計測値に基づいて、第２セルに記憶されている電荷レベルを読み出す。記憶システムは、第１計測値および前記第２計測値により索引付けされた電荷レベルのルックアップテーブルをさらに備える。コントローラは、ルックアップテーブルを利用して第１セルに記憶されている電荷レベルを読み出す。Ｍ個の電荷蓄積セルは、ＮＡＮＤフラッシュトランジスタを有する。コントローラは、第２セルの後で、Ｍ個の電荷蓄積セルのうち第３の電荷蓄積セルをプログラミングし、第１計測値と、第２計測値および第３セルの第３計測値のうち少なくとも１つと、に基づいて、第１セルに記憶されている電荷レベルを読み出す。

また、コントローラは、Ｎ個の電荷レベルのうち所望のものに達するまで、各プログラミング間隔の後で計測を行うことで、反復プログラミングを行う。第２セルの第１プログラミング間隔は、第１セルに記憶されている電荷レベルに基づいて行われる。Ｍ個の電荷蓄積セルはそれぞれ、Ｎ個の電荷レベルのうち１つをとりうる電荷蓄積領域を含む複数の電荷蓄積領域を有する。コントローラは、第１セルの第１電荷蓄積領域および第２電荷蓄積領域をプログラミングした後で、第２セルの第１電荷蓄積領域および第２電荷蓄積領域をプログラミングする。

また、第１セルの第１電荷蓄積領域は、第１セルの前記電荷蓄積領域を含み、第２セルの第１電荷蓄積領域は、第２セルの電荷蓄積領域を含む。コントローラは、第２計測値と、第２セルの第２電荷蓄積領域の第３計測値と、に基づいて、第２セルの第１電荷蓄積領域に記憶されている電荷レベルを読み出す。コントローラは、第１セルの第２電荷蓄積領域の第４計測値と、第２計測値および第３計測値のうち少なくとも１つと、に基づいて、第１セルの第２電荷蓄積領域に記憶されている電荷レベルを読み出す。

本開示のさらなる用途領域も、これから記載する詳細な記載から明らかになろう。詳細な記載および具体例は、本開示の好適な実施形態を示してはいるが、あくまで例示を目的にしており、本開示の範囲を制限する意図は持たない。

本開示は、詳細な記載および添付図面からより完全に理解されよう。

先行技術によるデュアルエッジメモリセル（dual-edged memory cell）の断面図である。

先行技術によるＮＡＮＤフラッシュメモリ内の記憶セルのアレイの機能概略図である。

先行技術によるメモリの機能ブロック図である。

本開示の原理によるプログラミング動作で行われる例示的ステップを示すフローチャートである。

本開示の原理による例示的なデュアルエッジメモリセルの断面図である。

本開示の原理による図５の記憶セルに対して読み書きを行う例示的なステップを示すフローチャートである。

本開示の原理による例示的なＮＡＮＤフラッシュメモリの記憶セルのアレイの機能概略図である。

本開示の原理による図７の記憶セルに対して読み書きを行う例示的なステップを示すフローチャートである。

本開示の原理による一般的な記憶セル実装用にメモリコンテンツの読み書きを行う例示的なステップを示すフローチャートである。

本開示の原理による例示的なメモリの機能ブロック図である。

本開示の原理による図１０のより詳細な機能ブロック図である。

ハードディスクドライブの機能ブロック図である。

ＤＶＤドライブの機能ブロック図である。

高精細テレビの機能ブロック図である。

車両制御システムの機能ブロック図である。

セルラー式電話機の機能ブロック図である。

セットトップボックスの機能ブロック図である。

メディアプレーヤの機能ブロック図である。

以下の開示は性質上単に例示を目的としており、開示、アプリケーション、または利用を制限することは全く意図していない。明瞭化目的から、図面間で同じ参照番号は同様の部材を示す。ここで利用される、Ａ、Ｂ、およびＣの少なくとも１つ、という言い回しは、非排他的論理和を利用する論理（ＡまたはＢまたはＣ）を意味するよう解釈されるべきである。方法内の段階は、本開示の原理を変更しないのであれば他の順番で行われてもよい。

ここで利用されるモジュール、回路、および／またはデバイスという用語は、特定用途向けＩＣ（ＡＳＩＣ）、電子回路、１以上のソフトウェアまたはファームウェアプログラムを実行するプロセッサ（共有、専用、またはグループ）およびメモリ、組み合わせられた論理回路、および／または記載された機能を提供する他の適切なコンポーネントのことであってよい。

図４は、本開示の原理によるプログラミング動作で行われる例示的ステップを示すフローチャートである。電荷蓄積セルをプログラミングする際、特定の期間中にプログラミング条件が電荷蓄積セルに適用される。電荷蓄積セルが２つの状態のうち１つを占めている場合（１ビットを記憶する）、固定期間のプログラミングが、確実に電荷蓄積セルの状態を変化させるという大きなエラーのマージンがある。しかし、単一の電荷蓄積セルが２を越えるレベルをとることができる場合には、電荷蓄積セルが正確な状態に正確にプログラミングされたことを確かめるのに反復処理を利用できる。

制御はステップ２５０から始まる。ステップ２５０では、制御は、先にデュアルエッジメモリセルとＮＡＮＤ記憶セルとに対して記載したもののような、電荷蓄積セルにプログラミング条件を適用する。制御はステップ２５２へ進み、そこで制御は、電荷蓄積セルに対して読み出し等の検証機能を行う。制御はステップ２５４へ進み、電荷蓄積セルの状態が所望レベルに到達した場合制御は終了し、そうでなければ制御はステップ２５０へ戻る。

図４のフローチャートは、電荷が１方向にしか補正できない電荷蓄積セルのプログラミング動作を示す。電荷蓄積セルが過剰プログラミングされた場合、電荷蓄積セルのグループ全体が、プログラミングを再試行する前に消去状態まで消去される必要がありうる。電荷蓄積セルの電荷レベルを全消去ではなく低減してよい場合、または、電荷蓄積セルを個々に消去できる場合、図４のフローチャートを変更してよい。プログラムを反復している中の１回が所望の電荷量を超えた場合には、消去またはデプログラムするステップを追加して、正確なプログラミングを行うようにしてよい。プログラミングは、電荷補正（charge correction）により超過をなくすことのできる場合には、より多くのステップで行うことができる。

図５は、本開示の原理による例示的なデュアルエッジメモリセル３００の断面図である。セル３００は、窒化物系であってよく、Ｓａｉｆｕｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ Ｌｔｄ．の窒化物読み出し専用メモリ（ＮＲＯＭ）トランジスタを含みうる。セル３００は、２つの電荷蓄積領域（つまり左領域３０２および右領域３０４）を含む。図１を参照して記載したように、左領域３０２は一定の電荷量を有するようプログラミングされる。

例えば、左領域３０２内に４つのレベルを記憶すべく、セル３００は、最小電荷量を有する消去レベルと、それより多い電荷量を有する３つのプログラムレベルとを提供してよい。図４に示す反復プログラミング処理を利用して、左領域３０２が３つのプログラムレベルのうちいずれかに正確にプログラミングされたことを確かめることができる。

図１に示すように左領域３０２が読み出されるとき、左領域３０２の電荷量は、閾値電圧に変更を加えるので、セル３００が読み出されるとき生成される電流も変化する。左領域３０２および右領域３０４は、いずれの順序でプログラミングされてもよく、これ以上の数の電荷蓄積領域が存在する場合には、それらもまた任意の順序でプログラミングされてよい。

左領域３０２から右領域３０４への読み出しは、それらの書き込み順序とは逆の順序で行われる。本説明においては、２つの記憶領域をとりあげて、図５の丸印をつけられた１が示すように、まず左領域３０２をプログラミングする。図４の方法を、左領域３０２のプログラミングに利用することができる。左領域３０２のプログラミングが終わったら、右領域３０４をプログラミングしてよい。右領域３０４のプログラミングにも、図４の方法を利用することができる。

図４の反復プログラミング処理は、右領域３０４の電荷レベルが正確に読み出されるまで行われる。従って右領域３０４は、左領域３０２の状態に関わらず正確にプログラミングされる。しかし左領域３０２がプログラミングされていた場合には、右領域３０４は依然として自然に消去状態にある。ひとたび右領域３０４がプログラミングされると、左領域３０２の読み出しは、右領域３０４のプログラミング状態の影響を受ける。

１領域について２つの電荷レベルしかない場合、読み出しに対する他の領域の影響はさして重要ではないかもしれない。しかし、１領域についてそれ以上のレベルを記憶する際には、この影響を加味する必要があろう。そのためには、右領域３０４をまず読み出すことが考えられる。そのプログラムレベルは既知の状態に反復設定されてきているので、右領域３０４の値は正確に決定することができる。右領域３０４のある状態が左領域３０２から読み出される値に対して及ぼす影響が分かっている場合には、右領域３０４の影響は左領域３０２から読み出された値からプログラミングによって取り除くことができる。

右領域３０４の左領域３０２の読み出しに対する影響は、モデリングにより決定することができる、または、右領域３０４の様々なプログラムレベルで左領域３０２から読み出した値を計測することで実験的に決定することもできる。この実験的な決定により得られる知識は、さらに、セル３００のプログラミングに利用される電荷レベルについてのデザイン決定に影響を与えてエラーマージンを向上させることができる。

図６は、本開示の原理による図５の記憶セルに対して読み書きを行う例示的なステップを示すフローチャートである。制御はステップ３５０から始まり、第１位置に書き込む。図４を参照して説明したように、第１位置は反復プログラミングが可能である。制御はステップ３５２へ進み、第２セル位置に書き込む。第２セル位置も反復プログラミングが可能である。反復プログラミング処理は、第１位置に記憶されているデータに基づく変更が可能である。

例えば、第１セル位置に記憶されているデータによって、所望の値に達するのに、第２セル位置に、より多くの電荷を要する場合がある。この場合、例えば、電流、電圧、および／またはプログラミング時間を増加させることによって、反復プログラミングサイクルの強度を増加させる（increased in intensity）。これに応じて先に書き込まれた値により、位置が所望の値に速く達してしまう場合には、プログラミングサイクルの強度を低減してよい。様々な実装例においては、第１のプログラミング反復は、先に書き込まれた値に基づいて変更される。制御はその後ステップ３５４に進む。制御はステップ３５４でセルのコンテンツが要求されるまで待ち、制御はステップ３５６へ移る。

セルのコンテンツを取り出すには、第１位置に書き込まれたデータを、第１および第２位置から読み出された元の値（raw value）に基づいて決定するという、逆読み出し処理を利用することができる。ステップ３５６においては、第２位置の元の値を読み出す。第１位置に記憶されているデータの影響は、第２位置に書き込む際に考慮に入れられているので、第２位置から読み出した元の値をデータとして利用することができる。

その後、制御はステップ３５８に進み、第１位置の元の値を読み出す。制御はステップ３６０へ進み、第１位置から読み出された元の値を、第２位置から読み出された元の値に基づいて較正する。較正は、第１位置および第２位置の元の値により索引付けされた表から較正データ値を検索することで行われてよい。他の較正方法には、第１位置および第２位置の元の値による関数の値を求める（evaluate a function）ことが含まれる。

両方の位置に記憶されたデータは、今では正確に読み出され制御された端部である。様々な実装例においては、制御はステップ３５４に戻り、さらに読み出しを行ってよく、制御は他のステップを行って消去を行ってもよい。逆読み出し処理は、先に書き込まれたデータの読み出し機能にデータ書き込みが影響を及ぼす任意のメモリデバイスの類または構成に対して行うこともできる。これには、新たなデータの書き込みが、記憶されているデータを変更させる状況や、新たなデータの書き込みが、記憶されているデータが読み出されたときの見え方に影響を与える状況などが含まれる。

図７は、本開示の原理による例示的なＮＡＮＤフラッシュメモリの記憶セルのアレイ４００の機能概略図である。明瞭化目的から、図２と同様のコンポーネントには図２と同様の参照番号を付している。図７の丸印をつけられた１が示すように、ＮＡＮＤ記憶セル１５６−１にまず書き込みを行ってよい。ＮＡＮＤ記憶セル１５６−２に次に書き込みを行ってよい。

図４の反復プログラミング処理を利用することで、ＮＡＮＤ記憶セル１５６−１の影響に関わらず、ＮＡＮＤ記憶セル１５６−２のプログラミング状態が正確に設定されうる。次に、ＮＡＮＤ記憶セル１５６−３に書き込み、次にＮＡＮＤ記憶セル１５６−４に書き込む。ＮＡＮＤ記憶セル１５６−３が書き込まれる際、ＮＡＮＤ記憶セル１５６−４は消去状態にあった。故に、ＮＡＮＤ記憶セル１５６−４をプログラミングすることで、ＮＡＮＤ記憶セル１５６−３の読み出し処理に影響がでることがある。従って、ＮＡＮＤ記憶セルは、丸印の４→３→２→１へと逆の順序で読み出される。

図８は、本開示の原理による図７の記憶セルに対して読み書きを行う例示的なステップを示すフローチャートである。制御はステップ４５０から始まり、第１ＮＡＮＤ記憶セルに書き込む。制御はステップ４５２へ進み、第２ＮＡＮＤ記憶セルに書き込む。

制御は、ステップ４５６でＮ番目のＮＡＮＤ記憶セルが書き込まれるまでＮＡＮＤ記憶セルの書き込みを続ける。図７の例示的なアレイ４００においては、Ｎは４に等しい。制御はその後ステップ４５８へと進み、制御は、ＮＡＮＤ記憶セルのコンテンツが要求されるまで待つ。要求されたら、制御はステップ４６０へ進み、そうでなければ制御はステップ４５８に留まる。

ステップ４６０において、Ｎ番目のＮＡＮＤ記憶セルを読み出す。制御はステップ４６２に進み、（Ｎ−１）番目のＮＡＮＤ記憶セルを読み出す。制御はステップ４６４へ進み、（Ｎ−１）番目のＮＡＮＤ記憶セルを、Ｎ番目のＮＡＮＤ記憶セルから読み出した値に基づいて較正する。制御は、ステップ４６８で制御が第１ＮＡＮＤ記憶セルを読み出すまで、後続のＮＡＮＤ記憶セルの読み出し、および前の値に基づく較正を行い続ける。

制御はステップ４７０へ進み、第１ＮＡＮＤ記憶セルから読み出された値を前に読み出したＮＡＮＤ記憶セルの値に基づいて較正する。第１ＮＡＮＤ記憶セルは、その影響の程度に応じて、一つ前のＮＡＮＤ記憶セルからの値、アレイ内の全ての他のＮＡＮＤ記憶セル、または、ＮＡＮＤ記憶セルの総数より少ない幾らか、を用いて較正されてよい。そして制御が終了する。

図９は、本開示の原理による一般的な電荷蓄積セル実装用にメモリコンテンツの読み書きを行う例示的なステップを示すフローチャートである。電荷蓄積セルは、１記憶セルへの書き込みが前に書き込まれた記憶セルの読み出しに影響するよう配置されてよい。このような構成においては、各書き込み動作は、異なる記憶セルに対して行われる。

様々な実装例においては、単一の記憶セルが多数の電荷蓄積領域を含みうる。この場合、各書き込み動作は記憶セル内の異なる領域に行われる。本開示の原理は、多数の電荷蓄積領域を含む記憶セル同士が図７の構成のように接続される場合でも利用可能である。例えば、書き込みは、第１記憶セルの第１位置→第１記憶セルの第２位置→第２セルの第１位置→第２セルの第２位置のように進められてよい。

その後、逆読み出しを行って、先に読み出された値のうち少なくとも１つにより各元の値を較正しながら、書き込まれたデータを取得する。較正は、先の値の効果が大幅に減衰されている場合、先に読み出された値の総数より少ない幾らかを考慮に入れて行われてよい。様々な実装例においては、単一の記憶位置に対して様々なモードで書き込みが行われ、離散的値が記憶位置から様々なモードで記憶位置から読み出されるようにしてよい。

制御はステップ５００から始まり、第１モード／位置に書き込まれる。制御はステップ５０２へ進み、第２モード／位置に書き込まれる。制御はステップ５０６でＮ番目のモード／位置に書き込まれるまで続けられる。様々な実装例においては、単一の記憶セルが多数の電荷蓄積位置を含みえて、単一の電荷蓄積位置は多数のモードで書き込まれてよい。

制御はステップ５０８へ進み、ここで制御は、記憶セルのコンテンツが要求されるまで維持される。制御はステップ５０８で、記憶セルに対して定期リフレッシュなどのメンテナンスを行ってもよい。記憶セルが不揮発性である場合であっても、メンテナンスを行って徐々に電荷がリークするのを防止してよい。

その後、制御はステップ５１０に進み、Ｎ番目のモード／位置を読み出す。制御はステップ５１２に進み、（Ｎ−１）番目のモード／位置を読み出す。制御はステップ５１４へ進み、（Ｎ−１）番目のモード／位置を、ステップ５１０でＮ番目のモード／位置から読み出した値に基づいて較正する。制御は、ステップ５１８で第１モード／位置が読み出されるまで、読み出しおよび較正を続ける。制御はステップ５２０へ進み、第１モード／位置から得られた値を、前のモード／位置から読み出した値のうち１以上に基づいて較正する。そして制御が終了する。

図１０は、本開示の原理による例示的なメモリ５５０の機能ブロック図である。メモリ５５０は、記憶セルアレイ５５２およびコントローラ５５４を含む。メモリ５５０はさらに、表５５６を実装する記憶および／または演算資源を含みうる。

コントローラ５５４は、メモリ５５０の外側にあるデバイスまたはバス（不図示）と通信する。コントローラ５５４は、メモリ５５０に記憶すべきデータを受信し、データで記憶セルアレイ５５２をプログラミングする。コントローラ５５４は、記憶セルアレイ５５２から読み出した値を較正して、データを正確に取り込む。

コントローラ５５４が記憶セルアレイ５５２から受信した値は、アナログ電流および／または電圧計測値を含みうる。記憶セルを流れる電流は、印加されるゲート電圧、印加されるドレイン／ソース電圧、記憶セルのプログラミング状態、および隣接する記憶セルまたは位置のプログラミング状態の関数であってよい。隣接する記憶セルまたは位置の効果は、実験的に決定されてよく、または、実験的に検証されうるモデリングにより決定されてよい。

その後これらの関係は数式にされ、コントローラ５５４がその値を求めることができる。表５５６は、数式または実験的に決定された値に基づいて構築されてよい。セル内の記憶データは、読み取られた電流／電圧および隣接する記憶セルまたは位置の状態に基づいて表５５６から検索されてよい。様々な実装例においては、この表は二次元であり、一次元（例えば行）が隣接するセルの状態を表し、他の次元（例えば列）が対象記憶セルの未較正電荷計測値を表す。

行列は、特定の値および／または範囲に対応していてよい。コントローラ５５４および／または表５５６は、表５５６のエントリ間を補間して、より正確な読み出しを行ってよい。表５５６の提供により、数式の値を求める際の計算時間および／または消費電力が低減されるが、一方でメモリ５５０ではさらに大きなレイアウト領域が必要になるという欠点もある。

図１１は、本開示の原理による例示的なメモリ６００の機能ブロック図である。メモリ６００は、記憶セルアレイ６０２、コントローラ６０４、およびアナログ／デジタルコンバータ（ＡＤＣ）６０６を含む。記憶セルアレイ６０２は、デコードおよび電力ロジック６１０、検出増幅器（sense amplifier）６１２、記憶セル６１４を含みうる。コントローラ６０４は、デコードおよび電力ロジック６１０にアドレスおよび制御信号を伝送する。これら信号は、記憶セル６１４の消去およびプログラミングを決定する。

コントローラ６０４は、デコードおよび電力ロジック６１０へ、読み出し制御信号を送ると、記憶セル６１４のうち選択されたものは検出増幅器６１２と作用しあい、電流および／または電圧を供給してよい。検出増幅器６１２が生成するアナログ計測値は、ＡＤＣ６０６によりデジタル変換され、デジタルの値がコントローラ６０４へ伝送される。コントローラ６０４は、その後、上述のように元のデジタルの値を較正してよい。コントローラ６０４は、デジタル信号プロセッサを実装して、またはデジタル信号プロセッサとインタフェースされて、較正を行う。

図１２Ａ−１２Ｇは、本開示の教示を組み込む様々な例示的実装例を示す。図１２Ａを参照すると、本開示の教示は、ハードディスクドライブ（ＨＤＤ）７００のバッファ７１１または不揮発性メモリ７１２に実装されうる。ＨＤＤ７００は、ハードディスクアセンブリ（ＨＤＡ）７０１とＨＤＤ ＰＣＢ７０２とを含む。ＨＤＡ７０１は、データを記憶する１以上のプラッタなどの磁気媒体７０３と、読み書きデバイス７０４とを含みうる。

読み書きデバイス７０４は、アクチュエータアーム７０５上に配置されてよく、磁気媒体７０３に対してデータを読み書きしてよい。加えてＨＤＡ７０１は、磁気媒体７０３を回転させるスピンドルモータ７０６と、アクチュエータアーム７０５を作動させるボイスコイルモータ（ＶＣＭ）７０７とを含む。プリアンプデバイス７０８は、読み書き動作中に読み書きデバイス７０４が生成した信号を増幅し、書き込み動作中に読み書きデバイス７０４に信号を提供する。

ＨＤＤ ＰＣＢ７０２は、読み書きチャネルモジュール（今後「読み出しチャネル」）７０９、ハードディスクコントローラ（ＨＤＣ）モジュール７１０、バッファ７１１、不揮発性メモリ７１２、プロセッサ７１３、およびスピンドル／ＶＣＭドライバモジュール７１４を含む。読み出しチャネル７０９は、プリアンプデバイス７０８に対して送受信されたデータを処理する。

ＨＤＣモジュール７１０は、ＨＤＡ７０１のコンポーネントを制御し、外部デバイス（不図示）と、Ｉ／Ｏインタフェース７１５を介して通信する。外部デバイスはコンピュータ、マルチメディアデバイス、携帯コンピューティングデバイス等を含む。Ｉ／Ｏインタフェース７１５は、有線および／または無線通信リンクを含みうる。

ＨＤＣモジュール７１０は、ＨＤＡ７０１、読み出しチャネル７０９、バッファ７１１、不揮発性メモリ７１２、プロセッサ７１３、スピンドル／ＶＣＭドライバモジュール７１４、および／またはＩ／Ｏインタフェース７１５からデータを受信しうる。プロセッサ７１３は、エンコード、デコード、フィルタリング、および／またはフォーマッティング等のデータ処理を行ってよい。処理されたデータは、ＨＤＡ７０１、読み出しチャネル７０９、バッファ７１１、不揮発性メモリ７１２、プロセッサ７１３、スピンドル／ＶＣＭドライバモジュール７１４、および／またはＩ／Ｏインタフェース７１５へ出力されてよい。

ＨＤＣモジュール７１０は、バッファ７１１および／または不揮発性メモリ７１２を利用して、ＨＤＤ７００の制御および動作に関するデータを格納してよい。バッファ７１１は、ＤＲＡＭ、ＳＤＲＡＭ等を含みうる。不揮発性メモリ７１２は、フラッシュメモリ（ＮＡＮＤおよびＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、または各メモリセルが２を超える数の状態を有するマルチステートメモリを含みうる。スピンドル／ＶＣＭドライバモジュール７１４は、スピンドルモータ７０６およびＶＣＭ７０７を制御する。ＨＤＤ ＰＣＢ７０２は、ＨＤＤ７００のコンポーネントに電力を供給する電源７１６を含む。

図１２Ｂを参照すると、本開示の教示は、ＤＶＤドライブ７１８またはＣＤドライブ（不図示）のバッファ７２２または不揮発性メモリ７２３に実装されうる。ＤＶＤドライブ７１８はＤＶＤ ＰＣＢ７１９とＤＶＤアセンブリ（ＤＶＤＡ）７２０とを含む。ＤＶＤ ＰＣＢ７１９は、ＤＶＤ制御モジュール７２１、バッファ７２２、不揮発性メモリ７２３、プロセッサ７２４、スピンドル／ＦＭ（フィードモータ）ドライバモジュール７２５、アナログフロントエンドモジュール７２６、書き込みストラテジモジュール７２７、およびＤＳＰモジュール７２８を含む。

ＤＶＤ制御モジュール７２１は、ＤＶＤＡ７２０のコンポーネントを制御し、外部デバイス（不図示）と、Ｉ／Ｏインタフェース７２９を介して通信する。外部デバイスはコンピュータ、マルチメディアデバイス、携帯コンピューティングデバイス等を含む。Ｉ／Ｏインタフェース７２９は、有線および／または無線通信リンクを含みうる。

ＤＶＤ制御モジュール７２１は、バッファ７２２、不揮発性メモリ７２３、プロセッサ７２４、スピンドル／ＦＭドライバモジュール７２５、アナログフロントエンドモジュール７２６、書き込みストラテジモジュール７２７、ＤＳＰモジュール７２８、および／またはＩ／Ｏインタフェース７２９からデータを受信しうる。プロセッサ７２４は、エンコード、デコード、フィルタリング、および／またはフォーマッティング等のデータ処理を行ってよい。

ＤＳＰモジュール７２８は、ビデオおよび／または音声の符号化／解読等の信号処理を行う。処理されたデータは、バッファ７２２、不揮発性メモリ７２３、プロセッサ７２４、スピンドル／ＦＭドライバモジュール７２５、アナログフロントエンドモジュール７２６、書き込みストラテジモジュール７２７、ＤＳＰモジュール７２８、および／またはＩ／Ｏインタフェース７２９に出力されてよい。

ＤＶＤ制御モジュール７２１は、バッファ７２２および／または不揮発性メモリ７２３を利用して、ＤＶＤドライブ７１８の制御および動作に関するデータを格納してよい。バッファ７２２は、ＤＲＡＭ、ＳＤＲＡＭ等を含みうる。不揮発性メモリ７２３は、フラッシュメモリ（ＮＡＮＤおよびＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、または各メモリセルが２を超える数の状態を有するマルチステートメモリを含みうる。ＤＶＤ ＰＣＢ７１９は、ＤＶＤドライブ７１８のコンポーネントに電力を供給する電源７３０を含む。

ＤＶＤＡ７２０は、プリアンプデバイス７３１、レーザドライバ７３２、および、光学読み書き（ＯＲＷ）デバイスまたは光学読み取り専用（ＯＲ）デバイスであってよい光学デバイス７３３を含んでよい。スピンドルモータ７３４は、光学記憶媒体７３５を回転させ、フィードモータ７３６は、光学デバイス７３３を光学記憶媒体７３５に対して作動させる。

光学記憶媒体７３５からデータを読み出すときに、レーザドライバは、光学デバイス７３３に読み取り電力を供給する。光学デバイス７３３は、光学記憶媒体７３５からのデータを検出し、そのデータをプリアンプデバイス７３１へ送信する。アナログフロントエンドモジュール７２６は、プリアンプデバイス７３１からデータを受信し、フィルタリングおよびＡ／Ｄ変換といった機能を行う。光学記憶媒体７３５へ書き込むときに、書き込みストラテジモジュール７２７は、レーザドライバ７３２に、電力レベルとタイミング情報とを送信する。レーザドライバ７３２は、光学デバイス７３３を制御して、光学記憶媒体７３５にデータを書き込む。

図１２Ｃを参照すると、本開示の教示は、高精細テレビ（ＨＤＴＶ）７３７のメモリ７４１に実装されうる。ＨＤＴＶ７３７は、ＨＤＴＶ制御モジュール７３８、ディスプレイ７３９、電源７４０、メモリ７４１、記憶デバイス７４２、ＷＬＡＮインタフェース７４３とそれに関連するアンテナ７４４、および外部インタフェース７４５を含む。

ＨＤＴＶ７３７は、ケーブル、ブロードバンドインターネット、および／または衛星を介して情報を送受信する機能を有するＷＬＡＮインタフェース７４３および／または外部インタフェース７４５から、入力信号を受信する。ＨＤＴＶ制御モジュール７３８は、エンコード、デコード、フィルタリング、および／またはフォーマッティング等の入力信号処理を行って、出力信号を生成してよい。出力信号は、ディスプレイ７３９、メモリ７４１、記憶デバイス７４２、ＷＬＡＮインタフェース７４３、および外部インタフェース７４５のうち１以上に伝送されてよい。

メモリ７４１は、ランダムアクセスメモリ（ＲＡＭ）、および／または、フラッシュメモリ、相変化メモリ、または各メモリセルが２を超える数の状態を有するマルチステートメモリ等の不揮発性メモリを含みうる。記憶デバイス７４２は、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の光学記憶ドライブを含みうる。ＨＤＴＶ制御モジュール７３８は、ＷＬＡＮインタフェース７４３および／または外部インタフェース７４５を介して外部と通信する。電源７４０は、ＨＤＴＶ７３７のコンポーネントへ電力を供給する。

図１２Ｄを参照すると、本開示の教示は、車両７４６のメモリ７４９に実装されうる。車両７４６は、車両制御システム７４７、電源７４８、メモリ７４９、記憶デバイス７５０、およびＷＬＡＮインタフェース７５２とそれに関連するアンテナ７５３を含みうる。車両制御システム７４７は、パワートレイン制御システム、車体制御システム、娯楽制御システム、アンチロック・ブレーキ・システム（ＡＢＳ）、ナビゲーションシステム、テレマティックスシステム、車線逸脱システム、車間距離適応走行制御システムであってよい。

車両制御システム７４７は、１以上のセンサ７５４と通信して、１以上の出力信号７５６を生成しうる。センサ７５４は、温度センサ、加速センサ、圧力センサ、回転センサ、気流センサ、等を含みうる。出力信号７５６は、エンジン動作パラメータ、トランスミッション動作パラメータ、サスペンションパラメータ等を制御しうる。

電源７４８は、車両７４６のコンポーネントに電力を供給する。車両制御システム７４７は、メモリ７４９および／または記憶デバイス７５０にデータを格納してよい。メモリ７４９は、ランダムアクセスメモリ（ＲＡＭ）、および／または、フラッシュメモリ、相変化メモリ、または各メモリセルが２を超える数の状態を有するマルチステートメモリ等の不揮発性メモリを含みうる。記憶デバイス７５０は、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の光学記憶ドライブを含みうる。車両制御システム７４７は、ＷＬＡＮインタフェース７５２を介して外部と通信してよい。

図１２Ｅを参照すると、本開示の教示は、セルラー式電話機７５８のメモリ７６４に実装されうる。セルラー式電話機７５８は、電話制御モジュール７６０、電源７６２、メモリ７６４、記憶デバイス７６６、およびセルラー式ネットワークインタフェース７６７を含む。セルラー式電話機７５８は、ＷＬＡＮインタフェース７６８とそれに関連するアンテナ７６９、マイクロフォン７７０、スピーカおよび／または音声出力ジャックなどの音声出力７７２、ディスプレイ７７４、および、キーパッドおよび／またはポインティングデバイスなどのユーザ入力デバイス７７６を含みうる。

電話制御モジュール７６０は、セルラー式ネットワークインタフェース７６７、ＷＬＡＮインタフェース７６８、マイクロフォン７７０、および／またはユーザ入力デバイス７７６から入力信号を受信してよい。電話制御モジュール７６０は、エンコード、デコード、フィルタリング、および／またはフォーマッティング等の信号処理を行って、出力信号を生成してよい。出力信号は、メモリ７６４、記憶デバイス７６６、セルラー式ネットワークインタフェース７６７、ＷＬＡＮインタフェース７６８、および音声出力７７２のうち１以上に伝送されてよい。

メモリ７６４は、ランダムアクセスメモリ（ＲＡＭ）、および／または、フラッシュメモリ、相変化メモリ、または各メモリセルが２を超える数の状態を有するマルチステートメモリ等の不揮発性メモリを含みうる。記憶デバイス７６６は、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の光学記憶ドライブを含みうる。電源７６２は、セルラー式電話機７５８のコンポーネントへ電力を供給する。

図１２Ｆを参照すると、本開示の教示は、セットトップボックス７７８のメモリ７８３に実装されうる。セットトップボックス７７８は、セットトップ制御モジュール７８０、ディスプレイ７８１、電源７８２、メモリ７８３、記憶デバイス７８４、およびＷＬＡＮインタフェース７８５とそれに関連するアンテナ７８６を含む。

セットトップ制御モジュール７８０は、ケーブル、ブロードバンドインターネット、および／または衛星から情報を送受信する機能を有するＷＬＡＮインタフェース７８５および外部インタフェース７８７から入力信号を受信しうる。セットトップ制御モジュール７８０は、エンコード、デコード、フィルタリング、および／またはフォーマッティング等の信号処理を行って、出力信号を生成してよい。出力信号は、標準および／または高精細形式の音声および／またはビデオ信号を含みうる。出力信号は、ＷＬＡＮインタフェース７８５および／またはディスプレイ７８１に伝送されてよい。ディスプレイ７８１は、テレビ、プロジェクタ、および／またはモニタを含みうる。

電源７８２は、セットトップボックス７７８のコンポーネントに電源を供給する。メモリ７８３は、ランダムアクセスメモリ（ＲＡＭ）、および／または、フラッシュメモリ、相変化メモリ、または各メモリセルが２を超える数の状態を有するマルチステートメモリ等の不揮発性メモリを含みうる。記憶デバイス７８４は、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の光学記憶ドライブを含みうる。

図１２Ｇを参照すると、本開示の教示は、メディアプレーヤ７８９のメモリ７９２に実装されうる。メディアプレーヤ７８９は、メディアプレーヤ制御モジュール７９０、電源７９１、メモリ７９２、記憶デバイス７９３、ＷＬＡＮインタフェース７９４とそれに関連するアンテナ７９５、および外部インタフェース７９９を含みうる。

メディアプレーヤ制御モジュール７９０は、ＷＬＡＮインタフェース７９４および／または外部インタフェース７９９から入力信号を受信してよい。外部インタフェース７９９は、ＵＳＢ、赤外線および／またはイサーネットを含みうる。入力信号は、圧縮音声および／またはビデオを含んでよく、ＭＰ３フォーマットに準拠していてよい。加えて、メディアプレーヤ制御モジュール７９０は、キーパッド、タッチパッド、または個々のボタン等のユーザ入力７９６から入力を受信しうる。メディアプレーヤ制御モジュール７９０は、エンコード、デコード、フィルタリング、および／またはフォーマッティング等の入力信号処理を行って、出力信号を生成してよい。

メディアプレーヤ制御モジュール７９０は、音声信号を音声出力７９７へ出力し、ビデオ信号をディスプレイ７９８へ出力してよい。音声出力７９７は、スピーカおよび／または出力ジャックを含みうる。ディスプレイ７９８は、メニュー、アイコン等を含みうるグラフィカルユーザインタフェースを提示しうる。電源７９１は、メディアプレーヤ７８９のコンポーネントに電力を供給する。メモリ７９２は、ランダムアクセスメモリ（ＲＡＭ）、および／または、フラッシュメモリ、相変化メモリ、または各メモリセルが２を超える数の状態を有するマルチステートメモリ等の不揮発性メモリを含みうる。記憶デバイス７９３は、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の光学記憶ドライブを含みうる。

当業者は前述の記載から、開示の後半な教示が様々な形式で実装されうることを理解しよう。故に、本開示は特定の例示を含むが、本開示の真の範囲はそれに限定されない、というのは当業者が図面、明細書、および以下の請求項を読むことで明らかであろうことから、他の変形例も明らかである。

Claims (17)

1. 各々が複数の電荷レベルをとることができる第１電荷蓄積領域および第２電荷蓄積領域を有する電荷蓄積セルと、
   前記第１電荷蓄積領域を前記複数の電荷レベルのうち１つにプログラミングして、その後で前記第２電荷蓄積領域を前記複数の電荷レベルのうち１つにプログラミングすることでデータを格納して、前記第１電荷蓄積領域の第１計測値および前記第２電荷蓄積領域の第２計測値を生成することで前記第１電荷蓄積領域に記憶されているデータを読み出すコントローラと、を備える、記憶システム。
2. 前記コントローラは、前記第１計測値には基づかず、前記第２計測値に基づいて、前記第２電荷蓄積領域に記憶されている電荷レベルを読み出す、請求項１に記載の記憶システム。
3. 前記第１計測値および前記第２計測値により索引付けされた電荷レベルのルックアップテーブルをさらに備え、
   前記コントローラは、前記ルックアップテーブルを利用して前記第１電荷蓄積領域に記憶されている電荷レベルを決定する、請求項１に記載の記憶システム。
4. 前記電荷蓄積セルは、窒化物読み取り専用メモリトランジスタを有する、請求項１に記載の記憶システム。
5. 前記電荷蓄積セルは、複数の電荷レベルをとりうる第３電荷蓄積領域をさらに備え、
   前記コントローラは、前記第２電荷蓄積領域の後で前記第３電荷蓄積領域をプログラミングし、
   前記コントローラは、前記第１計測値と、前記第２計測値および前記第３電荷蓄積領域の第３計測値のうち少なくとも１つと、に基づいて、前記第１電荷蓄積領域に記憶されている電荷レベルを読み出す、請求項１に記載の記憶システム。
6. 前記コントローラは、前記複数の電荷レベルのうち所望のものに達するまで、各プログラミング間隔の後で計測を行うことで、反復プログラミングを行う、請求項１に記載の記憶システム。
7. 前記第２電荷蓄積領域の第１プログラミング間隔は、前記第１電荷蓄積領域に記憶されている電荷レベルに基づいて行われる、請求項６に記載の記憶システム。
8. 各々が複数の電荷レベルをとることができる第１電荷蓄積領域および第２電荷蓄積領域を有する第２電荷蓄積セルをさらに備え、
   前記コントローラは、前記電荷蓄積セルの前記第１電荷蓄積領域および前記第２電荷蓄積領域をプログラミングした後で、前記第２電荷蓄積セルの前記第１電荷蓄積領域および前記第２電荷蓄積領域をプログラミングし、
   前記コントローラは、前記第２電荷蓄積セルの前記第１電荷蓄積領域の第３計測値と、前記第２電荷蓄積セルの前記第２電荷蓄積領域の第４計測値とに基づいて、前記第２電荷蓄積セルの前記第１電荷蓄積領域に記憶されている電荷レベルを読み出し、
   前記コントローラは、前記第２計測値と、前記第３計測値および前記第４計測値のうち少なくとも１つと、に基づいて、前記電荷蓄積セルの前記第２電荷蓄積領域に記憶されている電荷レベルを読み出す、請求項１に記載の記憶システム。
9. 各々がＮ個の電荷レベルのうち１つをとりうる電荷蓄積領域を有するＭ個の電荷蓄積セルと、
   前記Ｍ個の電荷蓄積セルのうち第１セルを前記Ｎ個の電荷レベルのうち１つにプログラミングして、その後で前記Ｍ個の電荷蓄積セルのうち第２セルを前記Ｎ個の電荷レベルのうち１つにプログラミングすることでデータを格納して、前記第１セルの第１計測値および前記第２セルの第２計測値を生成することで前記第１セルに記憶されているデータを読み出すコントローラと、を備え、
   ＮとＭは１を超える整数である、記憶システム。
10. 前記コントローラは、前記第１計測値には基づかず、前記第２計測値に基づいて、前記第２セルに記憶されている電荷レベルを読み出す、請求項９に記載の記憶システム。
11. 前記第１計測値および前記第２計測値により索引付けされた電荷レベルのルックアップテーブルをさらに備え、
    前記コントローラは、前記ルックアップテーブルを利用して前記第１セルに記憶されている電荷レベルを読み出す、請求項９に記載の記憶システム。
12. 前記Ｍ個の電荷蓄積セルは、ＮＡＮＤフラッシュトランジスタを有する、請求項９に記載の記憶システム。
13. 前記コントローラは、前記第２セルの後で、前記Ｍ個の電荷蓄積セルのうち第３セルをプログラミングし、前記第１計測値と、前記第２計測値および前記第３セルの第３計測値のうち少なくとも１つと、に基づいて、前記第１セルに記憶されているデータを読み出す、請求項９に記載の記憶システム。
14. 前記コントローラは、前記Ｎ個の電荷レベルのうち所望のものに達するまで、各プログラミング間隔の後で計測を行うことで、反復プログラミングを行う、請求項９に記載の記憶システム。
15. 前記第２セルの第１プログラミング間隔は、前記第１セルに記憶されている電荷レベルに基づいて行われる、請求項１４に記載の記憶システム。
16. 前記Ｍ個の電荷蓄積セルはそれぞれ、Ｎ個の電荷レベルのうち１つをとりうる前記電荷蓄積領域を含む複数の電荷蓄積領域を有し、
    前記コントローラは、前記第１セルの第１電荷蓄積領域および第２電荷蓄積領域をプログラミングした後で、前記第２セルの第１電荷蓄積領域および第２電荷蓄積領域をプログラミングし、
    前記第１セルの前記第１電荷蓄積領域は、前記第１セルの前記電荷蓄積領域を含み、
    前記第２セルの前記第１電荷蓄積領域は、前記第２セルの前記電荷蓄積領域を含む、請求項９に記載の記憶システム。
17. 前記コントローラは、前記第２計測値と、前記第２セルの前記第２電荷蓄積領域の第３計測値と、に基づいて、前記第２セルの前記第１電荷蓄積領域に記憶されている電荷レベルを読み出し、
    前記コントローラは、前記第１セルの前記第２電荷蓄積領域の第４計測値と、前記第２計測値および前記第３計測値のうち少なくとも１つと、に基づいて、前記第１セルの前記第２電荷蓄積領域に記憶されている電荷レベルを読み出す、請求項１６に記載の記憶システム。

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