JP2008513928A - マルチレベルの仮想接地メモリのための読出方法 - Google Patents

Abstract

この発明は、両面ＯＮＯフラッシュメモリセル（５００）におけるビットのレベルを決定するための技術（８００）に関する。この場合、両面ＯＮＯフラッシュメモリセルのビットの各々は複数のレベル（５４０、５４２、５４４）にプログラミング可能である。この発明の１つ以上の局面は、１つのビット上の電荷のレベルが相補ビット妨害として公知である他のビットに及ぼす恐れのある影響を考慮に入れている。相互コンダクタンスとして公知の測定基準が、より高い解像度および精度をもたらすようビットレベルを決定する際に用いられる。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽のまたは誤った読出が軽減される。

Description

この発明は、概して、電子システムなどのためのメモリに関し、特に、蓄積された電荷を読出し、これによって表わされるデータのビットの状態を決定するための技術に関する。

コンピュータや同様の種類のシステムのためのデータを記憶するための多くのさまざまな種類およびスタイルのメモリが存在する。たとえば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読出専用メモリ（ＲＯＭ）、プログラム可能な読出専用メモリ（ＰＲＯＭ）、電気的にプログラム可能な読出専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラム可能読出専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリはすべて、現在、データ記憶に適応可能である。

各々の種類のメモリは、それ自体の特定の利点および不利点を有する。たとえば、ＤＲＡＭおよびＳＲＡＭは、データの個々のビットを１つずつ消去することを可能にするが、このようなメモリは、電気が切られるとそのデータを失ってしまう。ＥＥＰＲＯＭは、代替的には、余分な外部の機器がなくても容易に消去可能であるが、データ記憶密度が低くなり、速度が遅くなり、コストが高くなってしまう。対照的に、ＥＰＲＯＭは安価であり、密度がより高いが、消去可能性が欠如している。

フラッシュメモリが一般的なタイプのメモリになったのは、ＥＰＲＯＭの高密度および低コストといった利点がＥＥＰＲＯＭの電気的消去可能性と組合されたからである。フラッシュメモリは書換可能であり、電力なしにその内容を保持することができるため、不揮発性である。これは、携帯電話、携帯型コンピュータ、ボイスレコーダなどの多くの携帯可能な電子製品において用いられ、さらに、自動車、飛行機、産業用の制御システムなどの多くのより大型の電子システムおいて用いられる。フラッシュメモリは、概して、データのシングルビットがそれぞれのメモリセルに記憶されたりそこから読出されたりする多くのメモリセルで構成される。

個々のメモリセルは、概して、アドレス復号回路を通じて読出、プログラムまたは消去動作のためにアクセスされる個々にアドレス指定可能なユニットまたはグループに編成される。個々のメモリセルは、典型的には、データのビットを記憶するのに適合された半導体構造からなる。たとえば、従来の多くのメモリセルは、バイナリ情報が保持され得るトランジスタなどの積層ゲート金属酸化膜半導体（ＭＯＳ）装置を含む。メモリ素子は、適切な復号およびグループ選択回路と、動作しているセルに電圧を供給するための回路とを含む。

消去、プログラムおよび読出動作は、一般に、メモリセルの或る端子に適切な電圧を印加することによって実行される。消去または書込動作においては、その電圧は、電荷を除去させるかまたは当該電荷をメモリセルに蓄積させるように印加される。読出動作においては、セルに電流が流れることを引起すように適切な電圧が印加され、このような電流の量は、セルに記憶されたデータの値を示す。メモリ素子は、記憶されたデータを決定するために結果として得られたセル電流を検知するための適切な回路を含み、当該データは、メモリ素子が用いられるシステムにおいて他の装置によってアクセスされる当該素子のデータバス端子に供給される。

比較的新しいメモリ技術として両面ＯＮＯフラッシュメモリがあり、これは、複数のビットを単一のセルに記憶することを可能にする。この技術では、メモリセルは、本質的に、２つの同一の（鏡写しにされた）部分に分割され、その各々は、２つの独立したビットのうちの１つを記憶するよう構築される。各々の両面ＯＮＯフラッシュメモリセルは、従来のセルのように、ソースおよびドレインを備えたゲートを有する。しかしながら、ソースが常に電気的ソースに接続され、ドレインが常に電気的ドレインに接続されている従来の積層ゲートセルとは異なり、それぞれの両面ＯＮＯフラッシュメモリセルは、２つのビットの記憶を可能にするように動作中に反転されたソースおよびドレインの接続を有し得る。

仮想接地タイプのアーキテクチャにおいては、両面ＯＮＯフラッシュメモリセルは、導電性のビット線を備えた半導体基板を有する。「電荷捕獲誘電層」と称される多層の蓄積層が半導体基板の上に形成される。電荷捕獲誘電層は概して３つの別個の層、すなわち、第１の絶縁層、電荷捕獲層、および第２の絶縁層で構成され得る。ワード線は、ビット線に対して実質的に垂直な電荷捕獲誘電層の上に形成される。プログラミング回路は、制御ゲートとしての役割を果たすワード線に信号を印加し、１つのビットが一構成に接続されているソースおよびドレインに記憶され、かつ相補ビットが別の構成で接続されているソースおよびドレインに記憶されるようにビット線接続を変更することによって、各セルごとに２つのビットを制御する。

電子機器産業における継続的な傾向として、益々複雑になるより多くの機能をより迅速かつより低出力で実行することのできるような、より小型であるがより高性能の装置（たとえば、携帯電話、デジタルカメラなど）を製造するために電子装置が小型化されている。これを達成するために、これらの装置において用いられる半導体および集積回路（たとえば、メモリセル、トランジスタなど）は絶えず小型化されている。単一の半導体基板または（ダイとして公知である）その一部上にこれらの構成要素をより多く「実装する」ための能力によっても、製造効率および歩留りが向上する。したがって、とりわけ、個々の半導体ウェハ（またはダイ）の上に作製することのできるメモリセルの数を増やす努力が続けられている。

より多くのメモリセル／トランジスタをより小さな区域に実装するための一技術は、それらの構造および構成要素をより近接して形成することである。ビット線同士をより近づけて形成することにより、たとえば、その間に規定されるチャネルの長さが短くなり、より多くの装置を同じ区域に形成することが可能となる。しかしながら、これにより、ある不所望な現象がより広がってしまう可能性がある。たとえば、電荷捕獲層内に蓄積された２つのビットまたは電荷を絶縁することがますます難しくなる。と言うのも、チャネルの長さが短くなり、ビット同士がより近づけられるからである。この態様では、ビットまたは電荷が互いを汚染する可能性があり、これにより、ビット上で実行すべき動作がより困難なものになり、エラーの生じる可能性が高くなってしまう。ビットが互いに対して及ぼすおそれのある影響は、しばしば、相補ビット妨害またはＣＢＤと称される。したがって、記憶されたビットの状態をより正確に決定することを容易にする態様で動作し、特に電荷捕獲層から電荷を読出すことを可能にすることが望ましいだろう。

発明の開示
この発明のいくつかの局面の基本的な理解を可能にするために、この発明の簡略化された概要を以下に示す。この概要はこの発明の広範な概略ではない。これは、この発明の主要または重要な要素を特定したり、この発明の範囲を規定したりすることを意図するもの
ではない。むしろ、その主要な目的は、単に、以下に提示されるより詳細な説明の前置きとして簡略化された形でこの発明の１つ以上の概念を提示することにすぎない。

この発明は、メモリセルの各々の側またはビットが複数の目標値またはレベルにプログラムされ得るマルチレベルの両面ＯＮＯフラッシュメモリセルにおけるビットのレベルまたは値を決定するための技術に関する。この発明の１つ以上の局面は、セルの一方側における電荷の量が他方のビットに対してもたらすおそれのある、相補ビット妨害として公知である影響を考慮に入れている。相互コンダクタンスとして公知の測定基準（metric）が、解像度および精度を高めるようビットレベル決定を行なうのに用いられる。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽のまたは誤った読出が軽減される。

この発明の１つ以上の局面に従うと、コアメモリセルのビットのプログラムされたレベルを決定する方法が開示される。当該方法は、セルのビットについての相互コンダクタンス値を、ビットの可能なレベルに対応する複数の基準相互コンダクタンス値と比較し、当該比較に基づいてビットのレベルを決定するステップを含む。

この発明の１つ以上の他の局面に従うと、コア両面ＯＮＯフラッシュメモリセルのビットのレベルを決定する方法が開示される。当該方法は、ビットがレベル１であるかまたはプログラムされていない状況に対応するブランクの基準電流と、ビットについてのコア電流との非プログラム比較を行なうことによって、ビットがブランクであるかまたはレベル１であるかを決定するステップを含む。当該方法はまた、ビットがプログラムされている場合、ビットの可能なレベルに対応する複数の基準電流スロープとビットについてのコア電流スロープとのスロープ比較を行なうステップを含む。最後に、ビットのレベルが当該スロープ比較に基づいて決定される。

上述の関連する目的を達成するために、以下の説明および添付の図面には、この発明のいくつかの例示的な局面および実現例が詳細に記載される。これらは、この発明の１つ以上の局面が採用され得るさまざまな方法のうちのいくつかしか示していない。この発明の他の局面、利点および新規の特徴は、添付の図面に関連して考慮されると、この発明の以下の詳細な説明から明らかとなるだろう。

発明を実行するためのモード
この発明の１つ以上の局面が添付の図面に関連して説明され、添付の図面においては、同様の参照番号が、概して、全体を通じて同様の要素を示すのに用いられ、さまざまな構造は必ずしも縮尺通りには描かれてはいない。以下の記載においては、説明の目的で、多数の特定の詳細が、この発明の１つ以上の局面を完全に理解できるようにするために述べられている。しかしながら、これらの特定の詳細ほどに記載されなくてもこの発明の１つ以上の局面が実施可能であることが当業者には明らかとなるだろう。他の場合には、この発明の１つ以上の局面の説明を容易にするために、周知の構造および装置がブロック図または他の形態で示される。

この発明は、両面ＯＮＯフラッシュメモリセルのビットの各々が複数のレベルにプログラム可能である場合に両面ＯＮＯフラッシュメモリセルにおけるビットのレベルを決定するための技術に関する。この発明の１つ以上の局面は、１つのビット上の電荷のレベルがもう一方のビットに対して及ぼすおそれのある、相補ビット妨害として公知である影響を考慮に入れている。解像度および精度をより高めるようビットレベル決定を行なうのに、相互コンダクタンスの測定基準が利用される。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽の読出または誤った読出が軽減される。

まず図１を参照すると、例示的なデュアルビットフラッシュＥＥＰＲＯＭ１００の上面図が示される。メモリ１００は、概して、１つ以上の高密度のコア領域１０４と１つ以上の低密度の周辺部分とが形成されている半導体基板１０２を含む。高密度のコア領域は、典型的には、個々にアドレス可能であり実質的に同一のデュアルビットフラッシュメモリセルの１つ以上のＭ×Ｎのアレイ１０４を含む。一方で、低密度の周辺部分は、典型的には、個々のメモリセルを選択的にアドレス指定するためのプログラミング回路を含む。プログラミング回路は一部が示されており、それぞれのメモリセル上での指定された動作（たとえば、プログラム、読出および消去、ならびに、このような動作を実施するのに必要な電圧の導出）を行なうために、選択されたアドレス指定されたメモリセルのソース、ゲートおよび／またはドレインを所定の電圧またはインピーダンスに選択的に接続するための１つ以上のｘデコーダ１０８および１つ以上のｙデコーダ１１０を含む。

図２を参照すると、図１に示されるＭ×Ｎのアレイコア１０４のうちの１つのうちの少なくとも一部を含み得るような、メモリコアの一部２００が概略的に示される。回路概略図は、たとえば仮想接地タイプの実現例におけるメモリセル２０１〜２０４を含むメモリセルの線を示す。それぞれのメモリセル２０１〜２０４は、制御ゲートとしての役割を果たすワード線２０６に接続され、当該メモリセルの対は共通のビット線を共有する。たとえば、図示の例においては、メモリセル２０１は関連するビット線２０８および２０９を有し、メモリセル２０２は関連するビット線２０９および２１０を有し、メモリセル２０３は関連するビット線２１０および２１１を有し、メモリセル２０４は関連するビット線２１１および２１２を有する。このようにして、セル２０１および２０２はビット線２０９を共有し、セル２０２および２０３はビット線２１０を共有し、セル２０３および２０４はビット線２１１を共有する。

ワード線電圧およびビット線接続に応じて、メモリセル２０１〜２０４は、位置２１５〜２２２においてビットを書込、読出かつ消去することができる。ワード線２０６に印加される電圧に加えて、位置２１５におけるビットの読出は、たとえば、ドレインをビット線２０９に接続し、ソースをビット線２０８に接続することによって達成される。プログラム中、ビット線２０８はドレインとしての役割を果たし、ビット線２０９はソースとしての役割を果たす。同様に、位置２１６におけるビットの読出は、ドレインをビット線２０８に接続し、ソースをビット線２０９に接続することによって達成される。ビット線とワード線との間に電荷捕獲誘電層２３０を介在させることによって、少なくとも部分的に複数のビットの記憶が可能となる。電荷捕獲誘電層２３０は、（たとえば窒化物ベースの材料からなる）電荷捕獲層２３４を挟む（たとえば、酸化物ベースの材料からなる）複数の絶縁層２３２、２３６を含む。層を重ねた構成であることから、電荷捕獲誘電層２３０はしばしばＯＮＯ層と称される。

ＯＮＯ層２３０は、複数の状態またはレベルでも異なるビットを記憶することを可能にする。たとえば、プログラム中に制御ゲートまたはワード線２０６によってメモリセル２０１〜２０４に印加される電圧に応じて、さまざまな量の電荷が位置２１５〜２２２に蓄積され得る。異なる量の電荷は、たとえば、異なるビット状態またはレベルに対応し得る。４つの異なる電荷レベル（たとえば、１、２、３および４）がたとえばビット位置２１５〜２２２の各々に蓄積され得る場合、２ビットセル２０１〜２０４は記憶されたデータの１６個の異なる組合せを有し得る（たとえば、１ｘのレベル：１−１、１−２、１−３、１−４；２ｘのレベル：２−1、２−２、２−３、２−４；３ｘのレベル：３−１、３−２、３−３、３−４；４ｘのレベル：４−１、４−２、４−３および４−４）。

図３を参照すると、図１に示されるＭ×Ｎのアレイコア１０４のうちの１つのうち少なくとも一部を含み得るような、メモリコアの少なくとも一部３００の上面図が示される。
メモリ３００は、半導体基板１０２上に形成され、互いに対して実質的に平行に延在する複数の埋込まれたビット線３０４を有し、さらに、互いに対して実質的に平行に延在し、埋込まれたビット線３０４に対して実質的に直角である複数の形成されたワード線３０２を含む。ワード線３０２およびビット線３０４が、図１に示されるｘデコーダ１０８およびｙデコーダ１１０によって少なくとも一部が示され得るような、プログラミング回路への接点および相互接続（図示せず）を有することが認識されるだろう。

図４は、図３の線４−４に沿うような、デュアルビットフラッシュメモリの一部４００を示す断面等角図である。メモリがその上に形成されている半導体基板１０２には、たとえばホウ素などのｐ型不純物がドープされて、そこにしきい値調整注入（V_tadjust）領域４０２が設けられる。しきい値調整注入により、半導体基板１０２よりも高濃度にドープされた領域４０２がもたらされる。当該基板は、たとえばシリコンから形成されてもよく、それ自体にｐ型不純物がドープされてもよい。

電荷捕獲誘電層４０４は、半導体基板１０２の上に堆積する。電荷捕獲誘電層４０４は概して３つの別個の層、すなわち、第１の絶縁層４０６、電荷捕獲層４０８および第２の絶縁層４１０で構成されてもよい。第１および第２の絶縁層４０６および４１０は、典型的には、二酸化ケイ素（ＳｉＯ₂）などの酸化物誘電体から形成され、電荷捕獲層４０８は、概して、窒化ケイ素（Ｓｉ_xＮ_y）などの窒化物誘電体から形成される。酸化物−窒化物−酸化物の構成は、一般に、便宜上、ＯＮＯ層と称される。代替的には、他の種類の電荷捕獲層が用いられてもよく、それらはこの発明の範囲内に収まるものと企図される。

図４において、電荷捕獲誘電層４０４の下にある第１および第２の導電性ビット線４１２および４１４が示される。このようなビット線がいくつ半導体基板１０２に注入されてもよく、このようなビット線が図３に示されるビット線３０４と、図２に示されるビット線２０８〜２１２とに対応し得ることが認識されるだろう。ビット線は、典型的には、注入されたｎ型材料、たとえば砒素などから形成され、いくつかの例においては酸化物部分（図示せず）を含み得る。第１および第２の導電性ビット線４１２および４１４は、有効長さ（L_eff）だけ間隔を空けて配置されており、その間にチャネル領域４１６を規定する。

電荷捕獲誘電層４０４の上に重なる導電性ワード線４１８が同様に示される。このようなワード線がいくつ誘電層４０４の上に形成されてもよく、このようなワード線が図３に示されるワード線３０２と、図２に示されるワード線２０６とに対応し得ることが認識されるだろう。ワード線はたとえばポリシリコン材料から形成されてもよく、この場合、ポリシリコン材料を誘電層４０４の上に堆積させ、次にパターニングし、エッチングしてもよい。

位置４２０および４２２は、概して、データのそれぞれの電荷またはビットがメモリ４００のセルのうちの１つにおいてどこに蓄積されるかを示し、これらの位置は、たとえば、図２における位置２１５〜２２２に対応し得る。チャネル４１６が有効長さL_effを有し、この長さが（たとえばスケーリングの結果として）短くなるにつれてビット４２０、４２２がより近づけられることが認識されるだろう。このようにして、ビット自体が、互いに干渉および／または汚染し合う可能性があり、ビット同士を近づけすぎた場合に一方のビット上で実行される動作が他方のビットに影響を及ぼす可能性がある。したがって、所望のとおりに実行されたとしても、場合によっては、メモリをスケーリングすることのできる度合いが制限されてしまう可能性がある。

こうして、両面ＯＮＯフラッシュメモリセル４５０が構成４００内に規定される。このようなメモリセルが、たとえば図２に示されるメモリセル２０１〜２０４に対応し得るこ
とが認識されるだろう。電荷捕獲誘電層４０４と、より特定的には電荷捕獲層４０８とが、たとえば、複数のレベルまたはビット状態を位置４２０および４２２に記憶することを可能にし得ることがさらに認識されるだろう。電荷捕獲層４０８がこのことを可能にするのは、これが非導電性であり、このため、（たとえば、ワード線電圧の印加により）そこに注入されるいずれの電荷も位置４２０および４２２に実質的に局在化されたままになるからである。これにより、メモリセル４５０と、これに対応してこのようなセルのアレイとが、さらに多くのデータを記憶することが可能となる。たとえば、４つの異なる電荷（たとえば、１、２、３および４）が２つのビット位置４２０、４２２の各々に蓄積され得る場合、セル４５０は１６個の異なるビット状態（たとえば、１−１、１−２、１−３、１−４、２−１、２−２、２−３、２−４、３−１、３−２、３−３、３−４、４−１、４−２、４−３および４−４）を有し得る。

図５は、デュアルビット位置５０６、５０８においてセルがさまざまな度合いの電荷を蓄積する能力を示す、両面ＯＮＯフラッシュメモリセル５００の断面図である。メモリセル５００が、たとえば、図２に示されるメモリセル２０１〜２０４と、図４に示されるメモリセル４５０とに対応し得ることが認識されるだろう。セル５００は、２つの誘電層５１６と５１８との間に挟まれる電荷捕獲層５１２を含む電荷捕獲誘電層５１０を含む。電荷捕獲層５１２は、窒化物ベースの材料などの実質的に非導電性である１つ以上の物質から形成される。誘電層５１６、５１８は、同様に、酸化物ベースの材料などの１つ以上の絶縁物質から形成される。電荷捕獲誘電層５１０の層を重ねた構成は、しばしば、ＯＮＯ層と称されることとなる。

電荷捕獲層５１０は、たとえば、シリコンまたは他の何らかの半導体材料から形成され得る基板５２０の上に形成される。基板５２０は、たとえばその電気的特性を変えるために、ホウ素などのｐ型ドーパントで選択的にドープされてもよい。図示される例においては、基板５２０は、埋込まれたビット線、または、第１のビット線拡散５２２および第２のビット線拡散５２４を含むビット線拡散を有する。ビット線拡散５２２および５２４は、たとえば、注入されたｎ型ドーパントによって形成されてもよく、図２におけるビット線２０８〜２１２と、図４における埋込まれたビット線４１２および４１４とに対応し得る。チャネル５２８は、第１のビット線拡散５２２と第２のビット線拡散５２４との間の基板内に規定される。

電荷捕獲誘電層５１０の上方の誘電層５１６の上にゲート５３０が重ねられる。このゲート５３０は、たとえばポリシリコン材料から形成されてもよく、その電気的挙動を変えるためにｎ型不純物（たとえばリン）でドープされてもよい。当該ゲートは、たとえば、図２におけるワード線２０６と図４におけるワード線４１８とに対応し得る。ゲート５３０は、中でも、それぞれの電荷がビット線拡散５２２、５２４の電気的接続に応じて位置５０６、５０８においてセル内に蓄積され得るように、電圧をセル５３０に印加することを可能にする。

両面ＯＮＯフラッシュメモリセル５００は概して対称的であり、このため、ビット線拡散５２２および５２４は、作用するソースおよびドレインとして代替可能である。こうして、プログラムのための右側のビット位置５０８に対して、第１のビット線拡散５２２はソースとしての役割を果たし、第２のビット線拡散５２４はドレインとしての役割を果たす。同様に、プログラムのための左側のビット位置５０６に対して、第２のビット線拡散５２４はソースとしての役割を果たし、第１のビット線拡散５２２はドレインとしての役割を果たす。セル５００は、ゲート５３０および作用するドレイン領域にわたって電圧を印加し、かつ作用するソース領域を接地に接続することによってプログラム可能である。

セル５００をプログラムする際に、作用するドレイン領域は、典型的には、作用するソ
ースを上回る電位にバイアスがかけられる。ゲートバイアスの結果として、高い電界が電荷捕獲層５１２にわたって印加される。「ホットエレクトロン注入」として公知の現象のせいで、電子が、作用するソース領域から下方の誘電層５１８を通過し、位置５０６または５０８において電荷捕獲層５１２に捕獲される。作用するソースおよびドレインを反転させ、バイアスを再び制御ゲート５３０に印加することによって、第２のビットが代替の位置５０８または５０６にプログラム可能であることが認識されるだろう。

一例として、左側のビット位置５０６は、プログラム電圧をゲート５３０に印加し、左側の位置５０６のための作用するドレインである第２のビット線５２２にドレイン電圧を印加することによってプログラムされ得る。左側のビット位置５０６をプログラムするための作用するソースである第１のビット線５２４は、接地に接続され得るか、または異なる電圧レベルにバイアスがかけられてもよい。印加された電圧が、誘電層５１８および５１６を通じ、さらに、電荷捕獲層５１２を通じて垂直な電界を生成し、第１のビット線拡散５２２から第２のビット線拡散５２４までのチャネル５２８の長さにわたって横方向の電界を生成する。所与の電圧では、電子が当該作用するソース（この例では第１のビット線拡散５２４）から引出され、当該作用するドレイン（この例では第２のビット線拡散５２２）に向かって加速し始めるように、チャネル５２８が反転する。

電子がチャネル５２８の長さに沿って移動すると、電子がエネルギを獲得し、十分なエネルギが得られると、当該電子は底部の誘電層５１８の電位障壁を飛越えて、電荷捕獲層５１２に入り、そこで当該電子が捕獲される。この構成において電子が電位障壁を飛越える確率は、電子が最大量のエネルギを得る第１のビット線拡散５２２に隣接する左側のビット位置５０６の区域において最大となる。これらの加速された電子はホットエレクトロンと称され、電荷捕獲層５１２に注入されると、左側のビットについて示された全体的な区域の周囲に留まる。捕獲された電子は、電荷捕獲層５１２の導電性が低く、そこの横方向の電界が低いために、概して局所化されたままになる傾向がある。右側のビット位置５０８のプログラミングは同様であるが、第１のビット線５２４は作用するドレインとして動作し、第２のビット線５２２は作用するソースとして動作する。

読出動作の場合、或る電圧バイアスが、作用するドレインにわたって、セル５００の作用するソースに印加される。当該セルの作用するドレインはビット線であり、バイトまたはワードのグループにおける他のセルのドレインに接続され得る。次いで、作用するドレインから作用するソースに電流を流れさせるために電圧がメモリセル５００のゲート５３０（たとえば、ワード線）に印加される。結果として得られる電流が測定され、これにより、セルに記憶されるデータの値について決定がなされる。たとえば、電流が或るしきい値を上回る場合、ビットがプログラムされていないかまたは論理１であると解釈されるのに対して、電流が或るしきい値未満であれば、当該ビットは、プログラムされているかまたは論理０であると解釈される。第２のビットは、作用するドレインおよび作用するソースのために第１のビット線拡散５２２および第２のビット線拡散５２４の動作を反転させることによって読出可能となる。

セル５００の左側のビット位置５０６および右側のビット位置５０８をプログラムするのに用いられる電圧が長期間にわたって高くなるかまたは維持される場合、これらの位置に蓄積された電子の数または電荷の量が増大するかまたは変化し得ることが認識され得る。これにより、付加的なデータ記憶のためにセル５００を用いることが可能となる。たとえば、異なる量の電荷は異なったプログラムされた状態に対応し得る。図示される例においては、たとえば、左側のビット位置５０６および右側のビット位置５０８はともに、４つの異なる状態またはレベル、すなわち、１、２、３および４を有すると言える。この場合、レベル１は、当該位置がブランクであるかまたはプログラムされていない状況に対応し、レベル２、３および４は、より多量の蓄積された電荷にそれぞれ対応する。左側のビ
ット位置５０６に関して、たとえば、レベル２は比較的少量の蓄積された電荷５４０に対応し得るが、レベル３および４は、より一層多くの蓄積された電荷５４２および５４４にそれぞれ対応し得る。

図６は、メモリセルの左側のビットおよび右側のビットが各々、４つの異なる状態のうちの１つであり得るような状況に対応するチャート６００を示す。特に、チャート６００の第１の列６０２は、プログラムされた異なる構成である左側のビットの状態を示し、第２の列６０４は、セルのためのプログラムされた同じ構成である右側のビットの状態を示す。第３の列６０６は、左側のビットが実際にどんなものであるかを示し、第４の列６０８は、右側のビットが実際にどんなものであるかを示す。これは、たとえば、ビットについての論理レベルに対応し得る。最後に、第５の列６１０は、読出が左側からである場合を示し、第６の列６１２は、読出が右側からである場合を示す。

図５を再び参照すると、それぞれの位置５０６および５０８に蓄積された電荷の量が、読出動作中に当該作用するソース５２２、５２４と当該作用するドレイン５２４、５２２との間に流れる電流の量と、さらに、このような電流を流れさせるのに必要なしきい値電圧（Ｖｔ）とに影響を及ぼすことが認識されるだろう。こうして、記憶されたビットのレベルは、ドレインとソースとの間の電流と、これに対応して印加されるしきい値ゲート（ワード線）電圧とを検査することによって決定することができる。特に、低い電流および高いゲート電圧は、ビットレベルがより一層高いことを示し得る。こうして、第１、第２、第３または第４の範囲内に収まる測定された電流および／またはしきい値電圧は、たとえば、記憶されたビットについてのレベル１、レベル２、レベル３またはレベル４をそれぞれ示し得る。

しかしながら、電荷捕獲層５１２が実質的に非導電性であり、そこに捕獲された電子が領域５０６または５０８内に実質的に局所化されたままであっても、デュアルビットを５４０、５４２および５４４などの異なるレベルにプログラムできる場合に相補ビット妨害の影響がより大きく現れ得ることがさらに認識されるだろう。たとえば、左側のビット位置５０６がプログラムされていない（レベル１）か、または、わずかしかプログラムされておらず（レベル２）、右側のビット位置５０８が十分にプログラムされている（レベル４）場合、右側のビットをプログラムするのに用いられる電荷のうちのいくらかが左側のビットからの電流を低減させる可能性があり、これにより、意図されるよりも高いレベルを左側のビットに読出させるか、または、左側のビットを読出すのに必要なしきい値電圧を上昇させ、こうして、このＶｔが、左側のビットの実際のレベル１またはレベル２よりもむしろレベル３を示すようにする。同様に、左側のビット上の電荷は、意図されるよりも低い電流を右側のビットに読出させるか、または、右側のビットを読出すのに必要なしきい値電圧を上昇させ、こうして、このＶｔがより高いＶｔレベルビットを示すようにする。

図７のグラフ７００は、セル内のデュアルビットが４つの異なるレベルにプログラム可能であり、セル上の電荷が互いに影響を及ぼし得るような状況を示す。ミリボルト（ｍＶ）で測定される第１または左側のビットについてのしきい値電圧（Ｖｔ）マージンがｘ軸上に示され、特定のＶｔの発生の分散または数が対数スケールでｙ軸上に示される。グラフ７００は、第１または左側のビットがプログラムされ得る４つの異なるレベルに対応する曲線７０２、７０４、７０６、７０８の例示的な４つの異なるグループ分けを含む。当該グループ分けの各々は、右側のビットのレベルが変わる（たとえば、増大する）のに伴って左側のビットについてのＶｔのシフトを明らかにする複数の曲線を含む。

たとえば、グループ分け７０２は、たとえば、ブランクである左側のビットと、３つの異なる状態にプログラムされている右側のビットとに対応し得る１−２、１−３および１
−４のプログラム状態にそれぞれ対応する３つの曲線７１２、７１４、７１６を含む。右側のビットがより確実にプログラムされていると、（グループ分け７０２における曲線７１２、７１４、７１６のすべてにおいて（ブランクの）レベル１に留まる）左側のビットについてのＶｔの値の範囲が増大することが分かるだろう。曲線７１２においては、たとえば、第１または左側のビットがレベル１にプログラムされ、第２または右側のビットがレベル２（たとえば、１−２）にプログラムされる場合、左側のビットについてのＶｔの値は、約３０００〜約３５００ミリボルトのブランクのＶｔ（ブランクのしきい値Ｖｔ）の範囲内に収まる。しかしながら、曲線７１６においては、右側のビットがレベル４（たとえば、１−４）にプログラムされる場合、左側のビットについてのＶｔ値の範囲が上方にシフトされ、元々のブランクのＶｔよりも高くなる。左側のビットについてのＶｔにおけるこのシフトは、（レベル４にプログラムされた）右側のビットのしきい値Ｖｔにおける変化の関数（デルタＶｔ＝レベル４についてのプログラムＶｔ−ブランクのＶｔ）であるか、または、Ｖｔブランク＋（レベル４である）右側のビットのプログラムデルタＶｔレベルの関数、に等しくなる。

左側のビットがレベル２、３および４にプログラムされ、右側のビットがプログラムされたレベル１、２、３および４を通じて循環する場合に、劇的ではないが同様のシフトが発生することが認識され得るだろう。これは、それぞれグループ分け７０４、７０６および７０８において見ることができる。さらに重要なことには、このようなシフトによりいくつかの範囲が部分的に重なる可能性があることが分かるだろう。たとえば、左側のビットがレベル２にプログラムされるグループ分け７０４と、左側のビットがレベル３にプログラムされるグループ分け７０６との間に、わずかな重なり（たとえば、３ｘの分散Ｖｔ領域（７０６）に重なるいくらかの２ｘの分散（７０４））が現れる可能性がある。このため、レベル３のビットのこの集団におけるＶｔシフトにより、左側のビットが、レベル３であるべき場合にレベル２と（誤って）解釈されることとなるか、またはその逆となる可能性がある（たとえば、３−２または３−３（もしくは３ｘ）ではなく２−２（もしくは２ｘ）またはその逆）。

こうして、両面ＯＮＯフラッシュメモリセルのビットのプログラムされたレベルをより正確に決定することを可能にする技術が所望されることが認識され得る。図８Ａ、図８Ｂおよび図８Ｃを参照すると、両面ＯＮＯフラッシュメモリセルにおけるビットのプログラムされたレベルの決定を容易にする方法８００が示される。方法８００を一連の動作またはイベントとして図示し、以下に説明しているが、この発明が、例示されたそのような動作またはイベントの順序に限定されないことが認識されるだろう。たとえば、いくつかの動作は、異なった順序で、ならびに／または、ここに図示および／もしくは説明されるものとは異なる他の動作もしくはイベントと同時に起こる可能性がある。加えて、この発明の１つ以上の局面に従った方法を実現するのに、例示されるステップがすべて必要となるわけではないかもしれない。さらに、当該動作のうちの１つ以上が、１つ以上の別個の動作または段階において実行されてもよい。

当該方法においては、ビットレベルを決定する際に相互コンダクタンス（Ｇｍ）として公知の測定基準が参照される。相互コンダクタンスが用いられるのは、ドレイン電流、ゲート電圧などの他の測定基準単独である場合よりも、ビット状態についてより高い解像度が得られるからである。これらのＧｍの特性はＯＮＯフラッシュに依存しており、このため、ＯＮＯフラッシュの電荷プロファイルに関連付けられる。既存の比較回路は、ビット状態間におけるしきい値電圧（Ｖｔ′ｓ）およびドレイン電流の差が小さいために十分に作動しない。さらなる例として、読出動作のためのドレイン電流およびしきい値ゲート電圧は、（たとえば、マイクロアンプおよびミリボルトのオーダでそれぞれ）非常に小さくなる可能性があり、蓄積された電荷の量を正確に示すことを難しくする可能性がある。たとえば、不確実性および／またはエラーのマージンが、実施される測定の精度に実質的に
影響を及ぼし、これにより、データについて確実で見識ある分析を行なうことが難しくなるおそれがある。

しかしながら、印加されたゲート電圧における変化の関数としてのドレイン電流における変化は、相互コンダクタンス測定基準であるが、より正確な範囲のデータをもたらし、これにより、より正確な決定が可能となる。より特定的には、異なるビットレベルに対応する異なる相互コンダクタンス値の間により大きな差が存在する可能性がある。これにより、ビットの状態をより正確に識別することがより容易になる。相互コンダクタンス（Ｇｍ）は、ドレイン電流対ゲート電圧曲線上における小さな間隔にわたるドレイン電流の変化とゲート電圧の変化との比であり、または、Ｇｍ＝ΔＩｄｓ／ΔＶｇｓである。ゲート電圧の変化が小さくなればなるほど、値は、特定の点における曲線と接している線の傾きに近づく。この線のスロープは、所与のゲート電圧およびドレイン電流についての理論上の相互コンダクタンスを表わす。

まず、当該方法は８０２から始まり、ここで、複数の基準セルは、それぞれのデュアルビットセル内における少なくとも１つの側が、読出されるべきコアビットと同じレベル（たとえば、２ｘ、３ｘ、４ｘ）にプログラムされるようにプログラムされている。このようなセルが実際にはプログラムされておらず、プログラムされていないかまたはブランクの２つのビットを有するので、概して１−１または１ｘが用いられないことが認識されるべきである。８０４において、ゲート電圧が、vgate1ターゲット基準（たとえば、レベル２）にプログラムされたビットを有する基準セルに印加される。次いで、８０６においてそれぞれのビットについて電流が読出され、これらの電流は、vgate1ターゲット電流を得るために（当該電流が、たとえばレベル２などの同じレベルにプログラムされた複数の基準ビットからのものであるならば）平均化される。ここで参照される電流の読出とは、一般に、ドレイン−ソース電流（Ｉｄｓ）の読出を意味すると認識されるだろう。

８１０において、vgate1ターゲット基準電流が約１〜５マイクロアンプであるかどうかについて判断される。そうでない場合、８１２において、印加されたゲート電圧が（たとえば、約０．１ボルトだけ）増分され、当該方法は、新しいvgate1ターゲット基準電流を確認することができるように、８０４に戻る。８１０において、vgate1ターゲット基準電流が約１〜５マイクロアンプ辺りであると判断された場合、当該方法は８１４に進み、ここで、vgate1は、８０４において最後に印加された電圧に等しくなるものと考えられ、最後に得られた（たとえば、約１〜５マイクロアンプに収まる）電流は、基準vgate1電流と指定される。次いで当該方法は８１６に進み、ここで、vgate1が、レベル１にプログラムされた（プログラムされていない）一方のビットとレベル４にプログラムされたもう一方のビットとを有する２ビット基準セルのブランクのビットに印加され、基準ビットの、結果として得られるブランクの電流が読出される。８１８において、ブランクの基準電流が、８１４からの基準vgate1電流と８１６からの基準ビットのブランクの電流との合計の半分をとることによって決定される。この時点で、相互コンダクタンス決定のための第１の「座標」または基準点が存在している。

８２０において、vgate1が、読出されるべきコアビットと同じレベルにプログラムされたいくつかのビットを有する別々の基準セルに印加される。８２１において、両方のビットについて電流が記録され、それぞれの電流が、レベル２の基準電流、レベル３の基準電流およびレベル４の基準電流を得るために平均化される。これらの電流を得るのに複数の２ビットセルが用いられ得ることが認識されるだろう。たとえば、複数の２ｘセルを測定し、それらのそれぞれの電流をすべて平均化してレベル２の基準電流を得ることができる。同様に、複数の３ｘおよび４ｘのセルを用いて、それぞれレベル３およびレベル４の基準電流を得ることができる。８２２において、vgate1が約０．５ボルトだけ増分され、８２０におけるのと同様にプログラムされた基準セルに印加される。実際には、８２２にお
いて用いられる基準セルは、８２０において用いられるものと同じである。次いで、８２１におけるのと同様に、電流がセルから読出され、８２３において平均化されて、増分されたvgate1のために、増分されたレベル２、レベル３、およびレベル４の基準電流が得られる。

８２４において、それぞれの基準電流スロープが、８２３からの増分されたレベル２、３および４の基準電流から、レベル２、３および４についての８２１からのvgate1基準電流を減ずることによって決定される。たとえば、レベル２の基準電流スロープは、８２３からの増分されたレベル２の基準電流から、８２１からのレベル２の基準電流を減ずることによって決定される。８２６において、レベル２とレベル３との基準電流スロープの差が約７〜１０マイクロアンプであるか、レベル３とレベル４との基準電流スロープの差が約７〜１０マイクロアンプであるか、または、レベル４の基準電流スロープが約２〜５マイクロアンプであるかどうかについて判断がなされる。これらの条件がいずれも当てはまらない場合、増分されたvgate1は、８２８において約１００ミリボルトだけさらに増分され、当該方法は、新しい基準電流スロープを決定することができるように８２３に戻る。

この時点で、異なるビットレベル２、３および４について、それぞれの相互コンダクタンス基準値が存在する。これらは、印加された電圧の変化の関数としてドレイン電流のそれぞれの変化を比較することによって８２４で決定されたさまざまなレベルについてのそれぞれの基準電流スロープである。特に、Ｇｍ値は、それぞれの基準電流と、対応して増分された基準電流（たとえば、ΔＩｇｓ）との間の差を得ることによって決定された。この場合、基準電流は第１のしきい値電圧（vgate1）で得られ、それぞれの増分された基準電流は増分されたしきい値電圧（増分されたvgate1）で得られた。８２６での決定は、部分的な重なりの起こる可能性が軽減されるように、異なるレベルについてのそれぞれの相互コンダクタンス基準値または範囲が十分に分離されることを確実にするよう試みるものである。この態様では、相互コンダクタンスの測定基準を用いて（たとえば８４２で）ビットレベルを識別する場合、ビットが誤って識別または読出される可能性がかなり低くなる。

８２６における条件のうちのいずれか１つ以上が当てはまる場合、当該方法は８３０に進み、ここで、vgate2は、８２３において印加された最後に増分されたvgate1の値に等しくなると考えられている。vgate2はまた、レベル２、レベル３およびレベル４の基準電流間において、当該レベルが互いとは容易に区別され得るように十分な分離をもたらす所定の一定の値であり得ることが認識されるだろう。このような状況では、基準電流スロープ／相互コンダクタンス値は、以前と同様の態様で、たとえば、異なるレベル２、３および４についてのvgate2基準電流値から、異なるレベル２、３および４についてのvgate1基準電流値を減ずることによって決定することができる。

次いで、８３２において、コアメモリセルにおける特定のビットのレベルを読出すために、vgate1がそのセルに印加され、結果として得られたコア電流がそのビットのために記録される。８３４において、測定されたコアビット電流が８１８において得られたブランクの基準電流よりも大きいかまたはそれに等しいかどうかについて決定される。そうであれば、８３６において、ビットがレベル１にあるか、ブランクであるか、またはプログラムされていないものと考えられる。８３４における決定が当てはまらない場合、当該方法は８３８に進み、ここで、vgate2がセルに印加され、電流が、対象となるビットのために読出される。次いで、８４０において、（vgate1がセルに印加された）８３２において得られたコアビット電流をこのvgate2電流から減じて、コア電流スロープを確認する。この態様では、８４０において、コアビットについて相互コンダクタンス値が得られる。すなわち、印加された電圧の変化の関数としてのドレイン電流の変化である。より特定的には、この値は、vgate1で８３２において得られたドレイン電流と、vgate2で８３８において
得られたドレイン電流との差を見出すことによって決定される。

次いで、８４２において、対象となるビットのレベルが、コア電流スロープから減じられたレベル２の基準電流スロープ、コア電流スロープから減じられたレベル３の基準電流スロープ、およびコア電流スロープから減じられたレベル４の基準電流スロープのうちの最小の絶対値を見出すことによって決定される。８４２における決定では、本質的には、８４０で決定されたビットについての相互コンダクタンスと、８２４で決定されたそれぞれの基準相互コンダクタンス値とが比較される。こうして、最も近い基準値、というよりむしろ、ビットについての相互コンダクタンス値と基準相互コンダクタンス値との間の差が最も小さくなる基準値を見出すことによって、コアビットのレベルが決定される。

ビットの値が決定されると、プロセスが終了するか、または、セルにおける他方のビットならびに他のセルにおけるビットのために当該プロセスが繰返されてもよい。しかしながら、仮想接地ＯＮＯフラッシュまたは他のセルにおける他のビットの値を決定するために動作８３２〜８４２だけを繰り返す必要があるかもしれないことが認識されるだろう。これは、仮想接地ＯＮＯフラッシュについて特に当てはまる。というのも（ビット性能／電荷蓄積に影響を及ぼし得る）セルの構成のばらつきが、同じセルにおいて極めて小さくなる可能性があるからである。さらに、８４３に至るまでの動作は、概して、基準データ（たとえば、基準相互コンダクタンス値）を得ることに関する。さらに、基準電流を見出すことおよび８４３に至るまでの他のすべての動作は、概して、各々のワード線（たとえば、１０４のコアアレイのうちの１つ）のために繰返されてもよい。加えて、この明細書中における説明の文脈は４つの異なるレベルを有するビットに関するものであったが、この発明は、いくつもの異なるレベルに適用される。このことが特に該当するのは、レベルの数が、任意であると考えられてもよく、単に、蓄積された電荷の量の間における十分に検出可能な差に基づいているに過ぎないからである。この場合、蓄積された電荷の量は、概して、連続体に沿ってやや段階的に増大する。

この発明を１つ以上の実現例に関して図示および説明してきたが、当業者であれば、この明細書および添付の図面を読んで理解することに基づいて同等の変更例および変形例に想到するだろう。この発明は、このような変形例および変更例をすべて含み、添付の特許請求の範囲によってのみ限定される。特に上述の構成要素（アセンブリ、装置、回路など）によって実行されるさまざまな機能について、このような構成要素を説明するのに用いられている（「手段」への言及を含む）語は、特に規定のない限り、この発明のこの明細書中で説明された例示的な実現例における機能を実行する開示された構造と構造的に同等でないとしても、記載された構成要素の特定された機能を実行するいかなる構成要素にも対応する（すなわち、機能的に同等である）ことが意図される。加えて、この発明の特定の特徴がいくつかの実現例のうちの１つに関してのみ開示されていたかもしれないが、このような特徴は、いかなる所与のまたは特定の応用例について所望され得かつ有利であり得る他の実現例の１つ以上の他の特徴と組合されてもよい。さらに、「含む（includes）」、「有する（having、has）」、「備える（with）」またはその変形例といった語が詳細な説明または添付の特許請求の範囲のいずれかで用いられる限りにおいては、このような語は、「含む（comprising）」という語と同様に包含的であることが意図される。

この明細書中に開示されるメモリセルの読出は、偽のまたは誤った読出を軽減するためにデータの記憶および検索の分野において用いられてもよい。

デュアルビットフラッシュメモリ素子の上面図である。 図１に示されるコアのうちの１つの少なくとも一部を含み得るようなメモリコアの一部を、仮想接地タイプの構成で示す概略図である。 図１に示されるコアのうちの１つの少なくとも一部を含み得るようなメモリコアの少なくとも一部を示す上面図である。 図３の線４−４に沿ったデュアルビットフラッシュメモリの一部を示す断面等角図である。 ビットの各々が複数のレベルで記憶され得る両面ＯＮＯフラッシュメモリセルを示す断面図である。 ビットの各々が４つの異なるレベルで記憶され得る両面ＯＮＯフラッシュメモリセルについての実現可能な組合せを示すチャートである。 セルのアレイについてのしきい値電圧分散と、特にデュアルビットが異なるレベルに記憶される場合に当該ビットが互いに及ぼし得る影響とを示すグラフである。 この発明の１つ以上の局面に従った両面ＯＮＯフラッシュメモリセルにおけるビットのレベルを読出すための例示的な技術を示すフロー図である。 この発明の１つ以上の局面に従った両面ＯＮＯフラッシュメモリセルにおけるビットのレベルを読出すための例示的な技術を示すフロー図である。 この発明の１つ以上の局面に従った両面ＯＮＯフラッシュメモリセルにおけるビットのレベルを読出すための例示的な技術を示すフロー図である。

Claims (10)

1. コアメモリセルのビットのプログラムされたレベルを決定する方法（８００）であって、
   前記セルのそれぞれのビットについてのコア電流スロープと、前記ビットの可能なレベルに対応する複数の基準電流スロープとのスロープ比較を行なうステップ（８４２）と、
   前記スロープ比較に基づいて前記ビットのレベルを決定するステップとを含む、方法。
2. 前記スロープ比較は、前記コア電流スロープから前記複数の基準電流スロープを減ずるステップ（８４２）を含む、請求項１に記載の方法。
3. 前記ビットのレベルを決定するステップは、前記コア電流スロープから減じられた前記基準電流スロープについてのそれぞれの値のうち最小のものを見出すステップ（８４２）を含む、請求項２に記載の方法。
4. 前記セルのビットについてのコア電流とブランクの基準電流との非プログラム比較を行なうステップ（８３４）と、
   前記コア電流が前記ブランクの基準電流よりも大きいかまたは前記ブランクの基準電流に等しい場合、前記ビットがブランクであると決定するステップ（８３６）とをさらに含む、請求項３に記載の方法。
5. 第１のゲート電圧（vgate1）を前記セルに印加し、前記ビットについて結果として得られる電流を読出すステップ（８３２）と、
   第２のゲート電圧（vgate2）を前記セルに印加し、前記ビットについて結果として得られる電流を読出すステップ（８３８）と、
   vgate1におけるコア電流を、vgate2におけるコア電流から減ずるステップ（８４０）とによって、前記コア電流スロープを決定するステップをさらに含む、請求項４に記載の方法。
6. 前記ビットの異なるレベルについての対応する増分された基準電流からそれぞれの基準電流を減ずるステップ（８２４）によって、前記基準電流スロープを決定するステップをさらに含む、請求項５に記載の方法。
7. 複数のセルにおける複数の基準ビットに対し、前記ビットが前記セルにおいて同じレベルにプログラムされる場合、vgate1を印加するステップ（８２０）と、
   前記それぞれのセルにおける前記ビットについての電流を読出すステップ（８２１）と、
   前記同じレベルにプログラムされる前記ビットについての電流を平均化するステップ（８２１）とによって、前記それぞれの基準電流を決定するステップをさらに含む、請求項６に記載の方法。
8. 複数のセルにおける複数の基準ビットに対し、前記ビットが前記セルにおいて同じレベルにプログラムされる場合、増分されたvgate1を印加するステップ（８２２）と、
   前記それぞれのセルにおける前記ビットについての電流を読出すステップ（８２３）と、
   前記同じレベルにプログラムされる前記ビットについての電流を平均化するステップ（８２３）とによって、前記それぞれの増分された基準電流を決定するステップをさらに含む、請求項７に記載の方法。
9. vgate1は、vgate1ターゲット基準レベルにプログラムされた１つ以上のビットを有する
   デュアルビット基準セルにおいて約１〜５マイクロアンプの平均電流を生成する電圧である、請求項８に記載の方法。
10. vgate1によって生成される電流が基準vgate1電流と称され、前記方法はさらに、
    デュアルビット基準セルのブランクであるかまたはプログラムされていないビットに対し、他のビットがより高いレベルにプログラムされる場合、vgate1を印加するステップ（８１６）と、
    前記ブランクの基準ビットからの、結果として得られるブランクの電流を読出すステップ（８１６）と、
    前記基準vgate1電流と前記基準ビットの前記ブランクの電流との合計の半分をとるステップ（８１８）とによって、前記ブランクの基準電流を決定するステップをさらに含む、請求項９に記載の方法。

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