TW202223886A - 半導體裝置 - Google Patents

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川嶋祥之
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日商瑞薩電子股份有限公司
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Abstract

在使用複數個非揮發性記憶體胞元達成一神經網路電路之一情況中，提供一種能夠準確讀取記錄於該複數個非揮發性記憶體胞元中之資訊之技術。一種半導體裝置包含：複數個非揮發性記憶體胞元；複數個參考電流胞元；及一感測放大器，其比較在該複數個非揮發性記憶體胞元之各者中流動之一電流與在該複數個參考電流胞元之各者中流動之一電流。在此情況中，該複數個參考電流胞元之各橫截面結構相同於該複數個非揮發性記憶體胞元之各橫截面結構。在對該複數個非揮發性記憶體胞元之各者執行寫入操作或擦除操作時亦對該複數個參考電流胞元之各者執行該寫入操作或該擦除操作。

Description

半導體裝置
本發明係關於一種半導體裝置，且係關於(例如)一種包含複數個非揮發性記憶體胞元之半導體裝置。
近年來，人工智慧已得到飛速發展，且搭載人工智慧之各種裝置已開始普及。存在用於人工智慧之所謂機器學習之大量方法，且一個方法係使用一神經網路之一方法。在神經網路中，一人腦中之神經元細胞(神經元)及由神經元細胞之連接構成之一神經電路網路由稱為一人工神經元之一數學模型表示。
下文列出所揭示之技術。 [專利文件1] 日本未審查公開專利申請案第2018-195285號 [專利文件2] 日本未審查公開專利申請案第2006-100531號
例如，專利文件1揭示諸如一ReRAM (電阻隨機存取記憶體)之一非揮發性記憶體胞元用作用於達成一神經網路電路之一裝置。
專利文件2揭示一快閃記憶體或一EEPROM (電可擦除且可程式化唯讀記憶體)作為非揮發性記憶體胞元之一個實例，且揭示一MONOS型(金屬氧化物-氮化物-氧化物半導體型)記憶體胞元。
如圖1中所展示，在非揮發性記憶體胞元之一讀取操作中，非揮發性記憶體胞元之一狀態在一臨限電壓Vth高於一參考值時判定為「0」(一寫入胞元)或在臨限電壓Vth低於參考值時判定為「1」(一擦除胞元)。
當對非揮發性記憶體胞元之重寫次數較多時，如圖2中所展示，非揮發性記憶體胞元之電荷保持特性劣化，因此，臨限電壓Vth在寫入及擦除之後逐漸改變。
無論如何，非揮發性記憶體胞元需要在(例如) 10年或更久之一長時段內儲存資訊，使得寫入胞元之狀態等於或高於參考值，而擦除胞元之狀態等於或低於參考值。換言之，需要能夠準確讀出記錄於非揮發性記憶體胞元中之資訊之一技術。且在使用複數個非揮發性記憶體胞元達成神經網路電路之情況中亦需要此一效能。
其他目的及新穎特性將自本說明書及附圖之描述明白。
根據一個實施例，一種半導體裝置包含：複數個非揮發性記憶體胞元；複數個參考電流胞元；及一感測放大器，其電連接至該複數個非揮發性記憶體胞元及該複數個參考電流胞元且比較在該複數個非揮發性記憶體胞元之各者中流動之一電流與在該複數個參考電流胞元之各者中流動之一電流。在此情況中，該複數個參考電流胞元之各橫截面結構相同於該複數個揮發性記憶體胞元之各橫截面結構，且在對該複數個非揮發性記憶體胞元之各者執行寫入操作或擦除操作時亦對該複數個參考電流胞元之各者執行該寫入操作或該擦除操作。
根據一個實施例，當藉由使用複數個非揮發性記憶體胞元來達成一神經網路電路時，可提供能夠準確讀出記錄於該複數個非揮發性記憶體胞元中之資訊之一技術。
相關申請案之交叉參考 2020年11月10日申請之日本專利申請案第2020-186942號之全部揭示內容(包含說明書、圖式及摘要)以引用方式併入本文中。
下文將基於圖式詳細描述實施例。在用於描述實施例之全部圖式中，具有相同功能之元件用相同元件符號標示，且將省略其重複描述。另外，原則上不重複相同或類似部分之描述，除非以下實施例中另有特別要求。
本申請案中所解釋之一「X」方向、一「Y」方向及一「Z」方向彼此交叉且彼此正交。在本申請案中，Z方向經解釋為特定結構之一上下方向、一高度方向或一厚度方向。本申請案中所使用之「平面圖」之表達意謂在Z方向上觀看由X方向及Y方向構成之一表面。 (第一實施例) ＜有關神經網路＞
下文將參考圖3及圖4解釋一神經網路之一概念。在神經網路中，資訊傳輸之容易度取決於變成資訊傳輸中之一接合部分之突觸之接合強度(連接強度)而改變。
如圖3中所展示，神經網路由一輸入層、一中間層及一輸出層構成，且突觸之接合強度由存在於各自層之間的一權重「w」表示。
為觀察圖3之一影像，輸入層之一大小可對應於像素之數目，且一輸入「x」可對應於一電信號。且已知用於自輸入「x」及權重「w」得出一輸出「y」之一計算可由圖4中所展示之一數學式表示。
當輸入「x」作為一資料自影像輸入至輸入層時，輸入「x」與權重「w」之乘積經計算為輸出層中之輸出「y」。權重「w」之一類型越多，相加之乘積數目越多且因此提供更詳細資訊。
中間層由權重「w」與前一乘積(諸如輸入層中輸入「x」與權重「w」之乘積)之進一步乘積加權。中間層越多，執行之加權越多，且因此輸出「y」具有仍更詳細資訊。
例如，當影像展示一猴時，各條資訊經對應使得例如，一輸出「y1」對應於與哺乳動物相關之資訊，一輸出「y2」對應於與一臉型相關之資訊，且一輸出「y3」對應於與一手形相關之資訊，且可使影像接近於一正確解。
且事先使影像之正確解變成一資料作為一正確解「t」。一誤差「C」可自輸出「y」與正確解「t」之間的一差提供。可認為，誤差「C」之一值越小，影像資料越正確。因此，輸入「x」及權重「w」之類型越多而且輸出「y」之類型越多，影像資料越正確。
例如，當使用下文將解釋之一神經網路電路C1時，輸入「x」可對應於一控制閘極電極CG之一信號，權重「w」可對應於一非揮發性記憶體胞元MC之一臨限電壓Vth，且輸出「y」可對應於在非揮發性記憶體胞元MC中流動之一電流值(在一汲極區與一源極區之間流動之一電流值)。 ＜半導體晶片CHP及神經網路電路C1之組態＞
圖5係展示作為第一實施例之一半導體裝置之一半導體晶片CHP之一佈局的一平面圖。半導體晶片CHP包含(例如)一神經網路電路C1、一ROM (唯讀記憶體)電路C2、一RAM (隨機存取記憶體)電路C3及一邏輯電路C4。儘管此處未繪示，但一輸入/輸出電路(I/O電路)、一類比電路或其他可進一步提供至半導體晶片CHP。
神經網路電路C1係其中一EEPROM形成為一半導體元件且EEPROM之儲存資訊電可重寫之一區。
ROM電路C2係其中儲存資訊不寫入而是僅讀出之一電路。關於ROM電路C2，具有幾乎相同於神經網路電路C1之結構之結構之一EEPROM可應用為一半導體元件。
邏輯電路C3係充當以約1.5V之一低電壓驅動之一半導體元件且其中形成具有一低崩潰電壓及高速操作之一低崩潰電壓電晶體之一區。例如，一CPU (中央處理單元)由邏輯電路C3之半導體元件構成。
RAM電路C4係(例如)一SRAM (靜態RAM)，其係充當其中形成具有幾乎相同於邏輯電路C3之結構之結構之一低崩潰電壓電晶體之一半導體元件之一區。
圖6係展示圖5中所展示之神經網路電路C1之一佈局的一平面圖。
神經網路電路C1包含(例如)一記憶體胞元陣列MCA、一參考電流胞元陣列RCA、一感測放大器SA、一字線驅動器C5、一輸入/輸出單元C6、一位元線選擇器C7及一計算電路C8。
輸入/輸出單元C6向字線驅動器C5供應自神經網路電路C1外部供應之一電壓。
字線驅動器C5具有一電壓升壓電路或其他且藉由使用電壓升壓電路來產生寫入操作、擦除操作或讀取操作所需之一電壓。在各操作中，將各自產生電壓之一適當電壓供應至複數個控制閘極電極CG、複數個記憶體閘極電極MG或複數個源極線SL。
位元線選擇器C7可經由位元線BL選擇非揮發性記憶體胞元MC作為用於寫入或擦除儲存資訊之一目標。計算電路C8可計算儲存資訊。
參考電流胞元陣列RCA靠近記憶體胞元陣列MCA及感測放大器SA配置且包含複數個參考電流胞元RC。
感測放大器SA透過位元線BL讀出選定非揮發性記憶體胞元MC之儲存資訊，且基於非揮發性記憶體胞元MC之臨限電壓Vth之狀態來判定非揮發性記憶體胞元MC之狀態是「0」(寫入胞元)還是「1」(擦除胞元)。
感測放大器SA電連接至記憶體胞元陣列MCA (複數個非揮發性記憶體胞元MC)及參考電流胞元陣列RCA (複數個參考電流胞元RC)。感測放大器SA可比較在複數個非揮發性記憶體胞元MC之各者中流動之一電流與在複數個參考電流胞元RC之各者中流動之一電流。 ＜非揮發性記憶體胞元MC之組態＞
第一實施例之非揮發性記憶體胞元MC係一EEPROM且係一MONOS型記憶體胞元。複數個非揮發性記憶體胞元MC配置成一陣列形式以組態記憶體胞元陣列MCA。
如圖7中所展示，複數個非揮發性記憶體胞元MC之各者包含一閘極介電膜GI1、具有一電荷累積層之一閘極介電膜GI2、一控制閘極電極CG、一記憶體閘極電極MG、作為汲極區之延伸區EXD及擴散區MD及作為源極區之延伸區EXS及擴散區MS。
在第一實施例中，在一些情況中，包含閘極介電膜GI1及控制閘極電極CG之一電晶體指稱一選擇電晶體，而包含閘極介電膜GI2及記憶體閘極電極MG之一電晶體指稱一記憶體電晶體。
一半導體基板SUB由(例如)一p型矽構成。在半導體基板SUB中，形成一p型井區PW。
在半導體基板SUB上，形成由(例如)氧化矽構成之閘極介電膜GI1。在閘極介電膜GI1上，形成由(例如)多晶矽構成之控制閘極電極CG。
閘極介電膜GI2形成於半導體基板SUB及控制閘極電極CG之一側表面上。在閘極介電膜GI2上，形成由(例如)多晶矽構成且經塑形為一側壁之記憶體閘極電極MG。控制閘極電極CG及記憶體閘極電極MG在X方向上經由閘極介電膜GI2彼此相鄰。
閘極介電膜GI2由(例如)一堆疊膜構成且堆疊膜由氧化矽膜、電荷累積層及氧化矽膜構成。電荷累積層係用於累積記憶體胞元MC之資料之一膜且係由(例如)氮化矽構成、具有能夠儲存電荷之一陷阱能階之一介電膜。
在控制閘極電極CG及記憶體閘極電極MG之各側表面上，形成由諸如氮化矽膜之一介電膜構成之一側壁間隔物SW。一n型延伸區EXD及一n型擴散區MD形成於靠近控制閘極電極CG之半導體基板SUB之一區中，且一n型延伸區EXS及一n型擴散區MS形成於靠近記憶體閘極電極MG之半導體基板SUB之一區中。擴散區MD及擴散區MS之各者分別具有高於延伸區EXD及延伸區EXS之各者之雜質濃度之一雜質濃度。
擴散區MD經由一插塞或其他電連接至位元線BL，且擴散區MS經由一插塞或其他電連接至源極線SL。位元線BL係(例如)第一層中之一佈線，且源極線SL係(例如)第二層中之一佈線。各佈線由主要由鋁膜或銅膜構成之一導電膜構成。 ＜非揮發性記憶體MC之各操作＞
圖8展示對非揮發性記憶體胞元MC之寫入操作、擦除操作及讀取操作之各電壓值。各電壓係施加至記憶體閘極電極MG之一電壓Vmg、施加至作為源極區之擴散區MS之一電壓Vs、施加至控制閘極電極CG之一電壓Vcg及施加至作為汲極區之擴散區MD之一電壓Vd。
應注意，電壓值僅為一個實例且不限於此，而是可根據需要進行各種改變。在第一實施例中，將電子注入至閘極介電膜GF2中之電荷累積層中經界定為「寫入」操作，且將電洞(正電洞)注入至閘極介電膜GF2中之電荷累積層中經界定為「擦除」操作。
藉由注入熱電子來執行寫入操作之一所謂SSI (源極側注入)寫入方法可應用於寫入操作。換言之，寫入操作藉由使電子自汲極區(擴散區MD及延伸區EXD)加速至源極區(擴散區MS及延伸區EXS)且將加速電子注入至電荷累積層CSL來執行。注入電子捕獲於電荷累積層中之陷阱能階處，其導致非揮發性記憶體胞元MC (記憶體電晶體)之臨限電壓Vth增大。換言之，非揮發性記憶體胞元MC之狀態變成寫入狀態。
藉由注入熱電洞來執行擦除操作之一所謂BTBT (帶間穿隧現象)擦除方法可應用於擦除操作。換言之，在源極區中，電洞藉由加速電場中由BTBT現象產生之電洞來注入至電荷累積層中。此方式減小非揮發性記憶體胞元MC (記憶體電晶體)之臨限電壓Vth。換言之，非揮發性記憶體胞元MC之狀態變成擦除狀態。
在讀取操作中，電壓Vmg之一值經設定於寫入狀態中之記憶體電晶體之臨限電壓Vth之值與擦除狀態中之記憶體電晶體之臨限電壓之值之間。因此，當感測放大器SA讀出在汲極區與源極區之間流動之電流之值時，可判定非揮發性記憶體胞元MC之電荷累積狀態。
複數個非揮發性記憶體胞元MC (記憶體電晶體)之各臨限電壓Vth可改變累積於電荷累積層中之一電荷量。對複數個非揮發性記憶體胞元MC個別地執行用於改變複數個非揮發性記憶體胞元MC之各臨限電壓Vth之寫入操作及擦除操作。
在第一實施例中，圖8中所展示之值用作寫入操作及擦除操作中之電壓Vmg及電壓Vs之值。可藉由適當組合電壓Vmg及電壓Vs之值來使記憶體閘極電極MG與源極區之間的一電壓差在寫入操作與擦除操作之間不同。
因此，可製備具有彼此不同臨限電壓Vth之複數個非揮發性記憶體胞元MC。由於複數個非揮發性記憶體胞元MC之臨限電壓Vth彼此不同，所以在對複數個非揮發性記憶體胞元MC之讀取操作中，在複數個非揮發性記憶體胞元MC之各者中流動之電流之值因複數個非揮發性記憶體胞元MC之各者而不同。
換言之，在第一實施例中，複數個非揮發性記憶體胞元MC之臨限電壓Vth之值經設定為複數個值，且在複數個非揮發性記憶體胞元MC中流動之電流之值亦經設定為複數個值。
根據第一實施例，參考圖3及圖4所解釋之輸入「x」、權重「w」及輸出「y」可分別對應於控制閘極電極CG之信號、非揮發性記憶體胞元MC之臨限電壓Vth及在非揮發性記憶體胞元MC中流動之電流之值(在汲極區與源極區之間流動之電流之值)。且神經網路電路C1之突觸之接合強度可藉由使用不同電流值來達成。依此方式，神經網路電路C1之突觸可藉由使用第一實施例之複數個非揮發性記憶體胞元MC來達成。 ＜研究實例之問題＞
圖9係展示非揮發性記憶體胞元MC、感測放大器SA及參考電流胞元RC之間的一連接關係的一等效電路圖。
在讀取操作中，一恆定電壓Vref施加至參考電流胞元RC之閘極電極且一恆定參考電流供應至感測放大器SA。感測放大器SA比較參考電流胞元RC之參考電流之值與在非揮發性記憶體胞元MC中流動之電流之值。由於在非揮發性記憶體胞元MC中流動之電流較小，所以感測放大器SA可將在非揮發性記憶體胞元MC中流動之電流之值放大若干倍且可比較放大值與參考電流胞元RC之參考電流之值。
圖10係展示由本發明者研究之研究實例中之電流之值之變化的一曲線圖。除非揮發性記憶體胞元MC之外的一半導體元件(諸如邏輯電路C3之低崩潰電壓電晶體)一般應用於組態參考電流胞元RC之半導體元件。
在第一實施例中，在複數個非揮發性記憶體胞元MC中流動之電流之值經設定為複數個值，且因此需要製備對應於該等值之複數個參考電流胞元RC。在圖10中，提供(例如)五個參考電流胞元RC且此等參考電流胞元RC產生具有彼此不同值之參考電流1至5。
然而，如圖10中所展示，在一長時段內使用非揮發性記憶體胞元MC使非揮發性記憶體胞元MC之電荷保持特性劣化。由於設定為複數個值之電流值之間的一間隔較小，所以參考電流1至5超過間隔且因此存在錯誤判定感測放大器SA之一問題。 ＜第一實施例中之參考電流胞元陣列RCA (複數個參考電流胞元RC)＞
圖11係展示第一實施例中之記憶體胞元陣列MCA及參考電流胞元陣列RCA的一平面圖，且圖12係包含此等陣列及感測放大器SA之一電路圖。應注意，沿圖11之一線A-A取得之一橫截面圖對應於圖7。
在第一實施例中，複數個參考電流胞元RC之各橫截面結構及複數個非揮發性記憶體胞元MC之各橫截面結構相同。換言之，複數個參考電流胞元RC之各者包含一閘極介電膜GI1、具有一電荷累積層之一閘極介電膜GI2、一控制閘極電極CG、一記憶體閘極電極MG、作為汲極區之延伸區EXD及擴散區MD及作為源極區之延伸區EXS及擴散區MS。
如圖11中所展示，在記憶體胞元陣列MCA及參考電流胞元陣列RCA中，複數個控制閘極電極CG及複數個記憶體閘極電極MG在Y方向上延伸。Y方向係控制閘極電極CG及記憶體閘極電極MG之各者之一閘極寬度方向，且X方向(自擴散區MD延伸至擴散區MS之一方向)係控制閘極電極CG及記憶體閘極電極MG之各者之一閘極長度方向。
在第一實施例中，參考電流胞元RC及非揮發性記憶體胞元MC不僅在橫截面結構中且亦在一平面結構中彼此相同。換言之，非揮發性記憶體胞元MC之選擇電晶體及記憶體電晶體之各通道寬度W1相同於參考電流胞元RC之選擇電晶體及記憶體電晶體之各通道寬度W1。亦換言之，非揮發性記憶體胞元MC之控制閘極電極CG及記憶體閘極電極MG之各者下方的半導體基板SUB在Y方向上之寬度W1相同於參考電流胞元RC之控制閘極電極CG及記憶體閘極電極MG之各者下方的半導體基板SUB在Y方向上之寬度W1。
在第一實施例中，複數個參考電流胞元RC在製造複數個非揮發性記憶體胞元MC之相同步驟中形成，且形成於記憶體胞元陣列MCA之一端附近。
如圖12中所展示，複數個非揮發性記憶體胞元MC經由擴散區MD及位元線BL之各者電連接至感測放大器SA，且複數個參考電流胞元RC (RC1至RC5)經由擴散區MD及位元線RBL之各者電連接至感測放大器SA。
當對複數個非揮發性記憶體胞元MC之各者執行寫入操作或擦除操作時，亦對複數個參考電流胞元RC之各者執行寫入操作或擦除操作。換言之，在寫入操作或擦除操作時，將圖8中所展示之各電壓施加至複數個參考電流胞元RC之各者。
因此，分別對複數個參考電流胞元RC個別地執行用於改變複數個參考電流胞元RC之臨限電壓Vth之寫入操作及擦除操作。由於複數個參考電流胞元RC之各自臨限電壓Vth彼此不同，所以在對複數個非揮發性記憶體胞元MC之讀取操作時，在複數個參考電流胞元RC之各者中流動之電流之值因複數個參考電流胞元RC之各者而不同。
非揮發性記憶體胞元MC之電荷保持特性之劣化引起參考電流胞元RC之電荷保持特性之幾乎相等劣化。因此，參考電流胞元RC之臨限電壓Vth及電流值之變化幾乎相同於非揮發性記憶體胞元MC之臨限電壓Vth及電流值之變化。即使在諸如一操作溫度變化之半導體晶片CHP之外部環境變化時，亦對參考電流胞元RC及非揮發性記憶體胞元MC施加相同影響。
因此，如圖13及圖14中所展示，在參考電流胞元RC1至RC5中流動之參考電流1至5之值維持在設定為複數個值之電流值之間。因此，可抑制在研究實例中觀察到之感測放大器SA之錯誤判定之問題。
換言之，根據第一實施例，當神經網路電路C1藉由使用複數個非揮發性記憶體胞元MC來達成時，記錄於複數個非揮發性記憶體胞元MC中之資訊可藉由使用參考電流胞元RC來準確讀出。
在第一實施例中，應注意，參考電流胞元RC1至RC5例示為複數個參考電流胞元RC。然而，複數個參考電流胞元RC之數目可取決於在複數個非揮發性記憶體胞元MC之各者中流動之電流之複數個值之一程度來適當增加或減少。
在第一實施例中，包含具有陷阱能階作為電荷累積層之介電膜之MONOS型記憶體胞元應用於非揮發性記憶體胞元MC及參考電流胞元RC。MONOS型記憶體胞元可比諸如一電阻式隨機存取記憶體(ReRAM)、一磁阻式隨機存取記憶體(MRAM)及一鐵電隨機存取記憶體(FeRAM)之其他記憶體胞元產生更少缺陷位元且在一更長時段內維持可重寫電阻。因此，第一實施例中之半導體裝置可在一長時段內保證可靠性。
如圖13及圖14中所展示，MONOS型記憶體胞元可提供電流之穩定變化，且因此易於提供穩定權重「w」。因此，比其他記憶體胞元更易於達成神經網路電路C1。 (第二實施例)
參考圖15，下文將解釋一第二實施例中之一半導體裝置。在以下解釋中，應注意，將主要解釋不同於第一實施例之點，且將省略與第一實施例重合之點之解釋。
在第一實施例中，參考電流胞元RC及非揮發性記憶體胞元MC不僅在橫截面結構且亦在平面結構中相同。在第二實施例中，參考電流胞元RC之橫截面結構相同於非揮發性記憶體胞元MC之橫截面結構，而參考電流胞元RC之平面結構不同於非揮發性記憶體胞元RC之平面結構。
如圖15中所展示，參考電流胞元RC之選擇電晶體及記憶體電晶體之各通道寬度W2大於非揮發性記憶體胞元MC之選擇電晶體及記憶體電晶體之各通道寬度W1。換言之，定位於參考電流胞元RC之控制閘極電極CG及記憶體閘極電極MG之各者下方的半導體基板SUB在Y方向上之一寬度W2大於定位於非揮發性記憶體胞元MC之控制閘極電極CG及記憶體閘極電極MG之各者下方的半導體基板SUB在Y方向上之寬度W1。
因此，在第二實施例中，在參考電流胞元RC中流動之參考電流之值較大，且因此可比第一實施例抑制參考電流之變動。因此，可更準確讀出記錄於複數個非揮發性記憶體胞元MC中之資訊。 (第三實施例)
參考圖16，下文將解釋一第三實施例中之一半導體裝置。在以下解釋中，應注意，將主要解釋不同於第一實施例及第二實施例之點，且將省略與第一實施例及第二實施例重合之點之解釋。
第三實施例之一目的係增大在參考電流胞元RC中流動之參考電流之值，類似於第二實施例。然而，目的藉由不同於第二實施例之方法之一方法達成。
第三實施例中之參考電流胞元RC由複數個參考電流元件構成，且由至少一參考電流元件RCa及一參考電流元件RCb構成。
參考電流元件RCa及參考電流元件RCb各具有相同於第一實施例中之參考電流胞元RC之橫截面結構及平面結構之橫截面結構及平面結構，且具有一共同控制閘極電極CG、一共同記憶體閘極電極MG、一共同源極線SL及一共同位元線RBL。
換言之，參考電流元件RCa及參考電流元件RCb之各者包含一閘極介電膜GI1、一閘極介電膜GI2、一控制閘極電極CG、一記憶體閘極電極MG、一汲極區(延伸區EXD、擴散區MD)及一源極區(延伸區EXS、擴散區MS)。
參考電流元件RCa之控制閘極電極CG電連接至參考電流元件RCb之控制閘極電極CG，參考電流元件RCa之記憶體閘極電極MG電連接至參考電流元件RCb之記憶體閘極電極MG，參考電流元件RCa之汲極區電連接至參考電流元件RCb之汲極區，且參考電流元件RCa之源極區電連接至參考電流元件RCb之源極區。
當參考電流元件RCa及參考電流元件RCb如上文所描述般彼此佈線時，可增大參考電流胞元RC之一有效通道寬度。因此，即使在第三實施例中，在參考電流胞元RC中流動之參考電流之值仍較大，且因此可比第一實施例抑制參考電流之變動。因此，可準確讀出記錄於複數個非揮發性記憶體胞元MC中之資訊。
在上文中，已基於實施例具體描述本發明。然而，本發明不限於上述實施例，而是可在本發明之範疇內進行各種修改。
BL:位元線 C1:神經網路電路 C2:ROM(唯讀記憶體)電路 C3:RAM(隨機存取記憶體)電路 C4:邏輯電路 C5:字線驅動器 C6:輸入/輸出單元 C7:位元線選擇器 C8:計算電路 CG:控制閘極電極 CHP:半導體晶片 CSL:電荷累積層 EXD:延伸區 EXS:延伸區 GI1:閘極介電膜 GI2:閘極介電膜 MC:非揮發性記憶體胞元 MCA:記憶體胞元陣列 MD:擴散區 MG:記憶體閘極電極 MS:擴散區 PW:p型井區 RBL:位元線 RC:參考電流胞元 RC1至RC5:參考電流胞元 RCa:參考電流元件 RCA:參考電流胞元陣列 RCb:參考電流元件 SA:感測放大器 SL:源極線 SUB:半導體基板 SW:側壁間隔物 Vcg:電壓 Vd:電壓 Vmg:電壓 Vref:恆定電壓 Vs:電壓 Vth:臨限電壓 W1:通道寬度 W2:通道寬度
圖1係展示一相關技術中之一臨限電壓之變化的一曲線圖。
圖2係展示一相關技術中之一臨限電壓之變化的一曲線圖。
圖3係展示一神經網路的一概念圖。
圖4係展示在神經網路中使用之一數學式的一圖式。
圖5係展示一第一實施例中之一半導體晶片之一佈局的一平面圖。
圖6係展示第一實施例中之一神經網路電路之一佈局的一平面圖。
圖7係展示第一實施例中之一非揮發性記憶體胞元的一橫截面圖。
圖8係展示第一實施例中之非揮發性記憶體胞元之各操作中之一電壓值的一圖式。
圖9係展示第一實施例中之一非揮發性記憶體胞元、一感測放大器及一參考電流胞元之間的一連接關係的一等效電路圖。
圖10係展示一研究實例中之一電流值之變化的一曲線圖。
圖11係展示第一實施例中之一記憶體胞元陣列及一參考電流胞元陣列的一平面圖。
圖12係展示第一實施例中之一非揮發性記憶體胞元、一感測放大器及一參考電流胞元之間的一連接關係的一電路圖。
圖13係展示第一實施例中之一電流值之變化的一曲線圖。
圖14係展示第一實施例中之一電流值之變化的一曲線圖。
圖15係展示一第二實施例中之一參考電流胞元陣列的一平面圖。
圖16係展示一第三實施例中之一非揮發性記憶體胞元、一感測放大器及一參考電流胞元之間的一連接關係的一電路圖。
BL:位元線
CG:控制閘極電極
MC:非揮發性記憶體胞元
MCA:記憶體胞元陣列
MG:記憶體閘極電極
RBL:位元線
RC1至RC5:參考電流胞元
RCA:參考電流胞元陣列
SA:感測放大器
SL:源極線

Claims (8)

  1. 一種半導體裝置，其包括： 複數個非揮發性記憶體胞元； 複數個參考電流胞元；及 一感測放大器，其電連接至該複數個非揮發性記憶體胞元及該複數個參考電流胞元且比較在該複數個非揮發性記憶體胞元之各者中流動之一電流與在該複數個參考電流胞元之各者中流動之一電流， 其中該複數個參考電流胞元之各橫截面結構相同於該複數個非揮發性記憶體胞元之各橫截面結構，且 其中在對該複數個非揮發性記憶體胞元之各者執行一寫入操作或一擦除操作時對該複數個參考電流胞元之各者執行該寫入操作或該擦除操作。
  2. 如請求項1之半導體裝置， 其中該複數個非揮發性記憶體胞元及該複數個參考電流胞元之各者包含： 一第一閘極介電膜，其形成於一半導體基板上； 一第二閘極介電膜，其形成於該半導體基板上且具有一電荷累積層； 一第一閘極電極，其形成於該第一閘極介電膜上； 一第二閘極電極，其形成於該第二閘極介電膜上； 一汲極區，其形成於靠近該第一閘極電極之該半導體基板之一區中；及 一源極區，其形成於靠近該第二閘極電極之該半導體基板之一區中。
  3. 如請求項2之半導體裝置， 其中該複數個非揮發性記憶體胞元及該複數個參考電流胞元之各者之該第一閘極電極及該第二閘極電極在一平面圖中在一第一方向上延伸，且在一平面圖中在與該第一方向交叉之一第二方向上彼此相鄰，且 其中該複數個參考電流胞元之該第一閘極電極及該第二閘極電極之各者下方的該半導體基板在該第一方向上之一寬度大於該複數個非揮發性記憶體胞元之該第一閘極電極及該第二閘極電極之各者下方的該半導體基板在該第一方向上之一寬度。
  4. 如請求項2之半導體裝置， 其中該複數個參考電流胞元之各者由至少一第一參考電流元件及一第二參考電流元件構成， 其中該第一參考電流元件及該第二參考電流元件之各者包含該第一閘極介電膜、該第二閘極介電膜、該第一閘極電極、該第二閘極電極、該汲極區及該源極區， 其中該第一參考電流元件之該第一閘極電極電連接至該第二參考電流元件之該第一閘極電極， 其中該第一參考電流元件之該第二閘極電極電連接至該第二參考電流元件之該第二閘極電極， 其中該第一參考電流元件之該汲極區電連接至該第二參考電流元件之該汲極區，且 其中該第一參考電流元件之該源極區電連接至該第二參考電流元件之該源極區。
  5. 如請求項2之半導體裝置， 其中該複數個非揮發性記憶體胞元之臨限電壓之各者可改變累積於該電荷累積層中之一電荷量，且 其中在對該複數個非揮發性記憶體胞元之該寫入操作及該擦除操作中，藉由使該第二閘極電極與該源極區之間產生一電壓差來使該複數個非揮發性記憶體胞元之該等臨限電壓之值彼此不同。
  6. 如請求項5之半導體裝置， 其中在對該複數個非揮發性記憶體胞元之一讀取操作中，使在該複數個非揮發性記憶體胞元中流動之電流之值在該複數個非揮發性記憶體胞元之間不同。
  7. 如請求項6之半導體裝置， 其中該複數個非揮發性記憶體胞元及該複數個參考電流胞元之各者組態一神經網路電路之一部分，且 其中一突觸之接合強度由在該複數個非揮發性記憶體胞元中流動之該等電流之該等不同值達成。
  8. 如請求項1之半導體裝置， 其中該複數個非揮發性記憶體胞元及該複數個參考電流胞元之各者之該電荷累積層由氮化矽構成， 其中在該寫入操作中，電子自該汲極區注入至該電荷累積層中，且 其中在該擦除操作中，電洞自該源極區注入至該電荷累積層中。
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