JPS6280899A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に電気的に消去可
能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に関するも
のである。

［従来の技術］ 第２図は、従来のＥＥＰＲＯＭの構成を示す図である。

初めにこの構成について説明する。メモリセルアレイ１
００は行方向および列方向に配列される複数個の１バイ
トのメモリセル１０１から構成される。メモリセル１０
１は、選択トランジスタ４９と、８１１ｍの選択トラン
ジスタ５０ａ、・・・５０ｈと、８個のメモリトランジ
スタ５２ａ、・・・５２ｈとから構成される。各メモリ
セル１０１において、選択トランジスタ４９のソースは
メモリトランジスタ５２ａ、・・・５２ｈの各コントロ
ールゲートに接続され、選択トランジスタ５０ａ、・・
・５０ｈの各ソースはメモリトランジスタ５２ａ。

・・・５２ｈの各ドレインに接続される。メモリトラン
ジスタ５２ａ、・・・５２ｈの各ソースは共通に接続さ
れ、選択トランジスタ５９を介して接地される。Ｘデコ
ーダ士高圧スイッチ４８は複数本のワード線７７により
行ごとに各行の選択トランジスタ４９および５０ａ、・
・・５０ｈの各ゲートに接続される。Ｘデコーダはメモ
リセルアレイ１００の行を選択する。高圧スイッチは選
択された１本のワード線を高圧ＶＰＦに立ら上げる。Ｙ
デコーダ４２ｆ；！複数本のＹゲート線７４により各列
の選択トランジスタ４３および４４ａ、・・・４４ｈの
各ゲートに接続される。Ｙデコーダ４２はメモリセルア
レイ１００の列を選択する。各列の選択トランジスタ４
３のソースはコントロールゲート線７５を介して各列の
選択トランジスタ４９のドレインに接続されるとともに
コラムラッチ＋高圧スイッチ６０に接続される。また、
各列の選択トランジスタ４４ａ、・・・４４ｈの各ソー
スはビット［７６を介し各列の選択トランジスタ５０ａ
、・・・５０ｈの各ドレインに接続されるとともにコラ
ムラッチ十高圧スイッヂ６０に接続される。コラムラッ
チは、１本のワード線により選択される行に一度にデー
タを幽込むために山込みたいデータを一時ラッチする。

コラムラッチ＋高圧スイッチ６０の高圧スイッチはビッ
ト線を高圧ＶＰ　Ｐに立ち上げる。

入カバッフ？回路３５に°゛１°゛と゛０パの組合わせ
からなる遇込むデータが入力される。書込回路３６は入
力データの°１′に対応して゛Ｌ″レベルのＯＶを、”
　ｏ　”に対応して“Ｈ°゛レベルの５Ｖ　（Ｖ、　ｃ
）を出力する。書込回路３６は選択トランジスタ３７ａ
、・・・３７ｈ、４１の各一方側電極に接続される。選
択トランジスタ３７ａ、・・・３７ｈの各他方側電極は
Ｉ１０線７０を介して各列の選択トランジスタ４４ａ、
・・・４４ｈの各ドレインに接続され、選択トランジス
タ４１の他方側電極はコン［・ロール線７３を介して各
列の選択トランジスタ４３のトレインに接続される。定
電圧源２８は選択トランジスタ３０を介してコントロー
ル線７３に接続される。定電圧源２８は、メモリトラン
ジスタ５２ａ、・・・５２ｈのプログラム状態のしきい
値電圧と消去状態のしきい値電圧の中間電圧であるＶ　
５ｅＩｒ１３発生する。各列の各メモリトランジスタ５
２ａ、・・・５２１）に対応して８個のセンスアンプ２
３ａ、・・・２３ｈが設けられている。

センスアンプ２３ａは電流−電圧変換回路２０ａと差動
増幅器’１）１ａと′Ｒ流流電電圧変換回路２２ａから
構成されており、伯のセンスアンプについても同様であ
る。電流−電圧変換回路２０ａ、・・・２０ｈはそれぞ
れ選択トランジスタ３２ａ、・・・３２ｈを介してＩ／
’Ｏ線７０線種０される。リファレンスメモリセルアレ
イ１０２は選択トランジスタ８０，８１．８２とメモリ
トランジスタ８３とから構成される。選択トランジスタ
８０．８１゜８２の各ゲートは端子２００に接続され、
メモリトランジスタ８３のコントロールゲートは定電圧
源２９に接続される。リファレンスメモリセル１０２の
メモリトランジスタ８３はメモリセル１０１のメモリト
ランジスタ５２ａ、・・・５２ｈと全く同一の構）き、
ディメンジョンである。。リファレンスメモリセル１０
２のメモリトランジスタ８３はＥ　Ｅ　ＰＲＯＭの製造
時のテスト時にプログラムされる。定電圧源２９は、メ
モリトランジスタ８３のプログラム状態のしきい値電圧
と消去状態のしきい値電圧の中間電圧である定電圧Ｖ、
、ｆ　２を発生する。２０ａ、・・・２０ｈおよび２２
ａ、・・・２２ｈは入力される電流を電圧に変換する。

差動増幅器２１ａ、・・・２１ｈはそれぞれ入力される
電圧を比較しその差を増幅する。

第３図は、第２図のメモリトランジスタの構造を示す断
面図である。図において、ｐ形基板１上に口“形ドレイ
ン２およびｎ１形ソース３が互いに間隔を隔てて形成さ
れている。０＋形ドレイン２上、ｐ形基板１上およびｎ
＋形ソース３上にゲート酸化ＩＩ　４が形成されており
、このゲート酸化膜上にポリシリコンからなるフローテ
ィングゲート５が形成されている。フローティングゲー
ト５はｎ４形ドレイン２上部で凹部を有しており、この
凹部下でゲート酸化膜４が薄くなってトンネル酸化膜８
を形成している。また、フローティングゲート５上にポ
リ−ポリ間酸化膜６が形成されており、このポリ−ポリ
間酸化膜上にポリシリコンからなるコントロールゲート
７が形成されている。

メモリトランジスタへの情報の１込みは、フローティン
グゲート５に電子を注入したり、フローティングゲート
５から電子を除去することによって行なう。この電子の
注入、除去は、フローティングゲート５とｎ＋形トドレ
イン２の間でトンネル酵化膜８を通じて行なう。フロー
ティングゲート５に電子を注入するときは、コントロー
ル線−］〜７に高圧を印加し、０＋形ドレイン２を接地
することによって行なう。この動作を消去と呼ぶ。

また、フローティングゲート５から電子を除去するとき
は、ｎ＋形トドレイン２高圧を印加しコントロールゲー
ト７を接地することによって行なう。

この動作をプログラムと呼ぶ。情報の読出しは、コント
ロールゲート７に、メモリトランジスタのプログラム状
態のしきい値電圧と消去状態のしきい値電圧の中間の電
圧を印加する。メモリトランジスタが消去されていると
、ｎ４形ドレイン２からｎ＋形ソース３へは電流が流れ
ない。また、メモリトランジスタがプログラムされてい
ると、ｎ１形ドレイン２から０４形ソース３へ電流が流
れる。これをセンスアンプで検知する。

次に、このＥＥＰＲＯＭの動作について説明する。この
動作は、外郡山込すイクル→内部−込サイクル（消去サ
イクル→プログラムサイクルλ→読出サイクルという順
で行なわれる。外部書込サイクルは１込みたいデータを
入力するサイクルであり、このサイクルでは入力データ
はメモリセルに書込まれるのではなくコラムラッチにラ
ッチされる。プログラムサイクルはデータをメモリセル
に書込むサイクルであり、ここでは、プログラム時間を
短縮することができるベージモードプログラム方式、す
なわちデータを一時コラムラッチにラッチし、このラッ
チしたデータを１本のワード線に接続されるメモリセル
に一度に胸込む方式をとっている。

さらに詳細に説明すると、まず、外部書込サイクルが始
まる。入力バッファ回路３５に“１゛°と０”の組合わ
せからなる１バイ１〜のデータが入力されると、書込回
路３６は、１”に対応して”　Ｌ　”　レヘルノ電圧Ｏ
Ｖ、”Ｏ”に対応しＴ”Ｈ”レベルの電圧５Ｖ（Ｖｃｃ
）を発生する。また、このとき書込回路３６はコントロ
ールゲート線７５に与えるための°Ｈ”°レベルの電圧
５Ｖ（ＶｃＣ）を発生する。次に、ＷがＨ′”レベルと
なって選択トランジスタ３７ａ、・・・３７ｈ、４１が
オンし、Ｉ１０線７０の各線には“ｉ　１１　、　１１
　Ｑ　１１に対応してＯＶ、５Ｖが与えられ、コントロ
ール線７３には５Ｖが与えられる。次に、Ｙデコーダ４
２により複数本のＹゲート線７４のうちの或る１本のＹ
ゲート線が”　Ｈ”レベルとなり、このＹゲート線に接
続される或る列の選択トランジスタ４３．４４ａ、・・
・４４ｈがオンする。このため、■１０線７０に与えら
れた電圧Ｏｖ、５ｖは選択された列のビット線７６を介
してコラムラッチ＋高圧スイッチ６０に与えられ、この
コラムラッチのビットにはデータ゛１′′、“°０°°
に対応してそれぞれ°゛１°“、“０１１がラッチされ
る。また、コントロール線７３に与えられた電圧５Ｖは
選択された列のコントロールゲート線７５を介してコラ
ムラッチ＋高圧スイッチ６０に与えられ、このコラムラ
ッチのビットには“Ｈ″レベルラッチされる。このよう
な動作を繰返すことにより、入カバン７７回路３５から
次々に入力される１バイトのデータがコラムラッチの所
定のビットに順次ラッチされる。なお、この外部書込サ
イクルでは４８の出力はない。

次に、消去サイクルが始まる。このサイクルはメモリセ
ルに“１”′を占込むサイクルである。まず、Ｘデコー
ダにより複数本のワード線７７のうらの或る１本のワー
ド線が゛Ｈ°ルベルとなる。

さらに高圧スイッチにより高圧ＶＰＰに立上げられる。

次に、コントロールゲート線７５のうら、コラムラッチ
のコントロールゲート線用ビットに”　Ｈ”レベルがラ
ッチされ−（いる列の」ントロールゲート線が高圧スイ
ッチにより＾圧ＶＰＦに立上げられ、メモリド、ランジ
スタ５２ａ・・・５２１１のコントロールゲートに高圧
ＶＰＰが印り口される。

また、複数本のピッｌ−線７（３のうら、コラムラツチ
のビット線用ビットに“ＨＩＴレベルがラッチされてい
るビット線がＯＶにされ、このビット線に接続されてい
るメモリトランジスタのｎ＋形トドレイン２接地される
。またこのとぎ、Ｒは゛Ｈ″ルベルとなって選択トラン
ジスタ５９はオンし、メモリトランジスタ５２ａ、・・
・５２ｈの各ｎ＋形ソース３は接地される。これによっ
て、ｎ４形ドレイン２から電子がトンネル酸化Ｍ！Ａ８
をトンネルしてフローティングゲート５に蓄積され、メ
モリ１〜ランジスタのコントロールゲート７から見たし
きいｌ［圧は高い方にシフトする。このようにして、選
択された行のうちデータを書込みたいメモリセルのメモ
リトランジスタに“１′′が１込まれ、メモリセルの消
去が行なわれる。

次に、プログラムサイクルが始まる。このサイクルはコ
ラムラッチにラッチされたデータのうち°゛○”のビッ
トについてメモリセルに′Ｏ°９を１込むサイクルであ
る。まず、Ｘデコーダにより複数本のワード線７７のう
ち上記消去サイクルで選択された１本のワード線が°°
Ｈ″レベルとなり、さらに高圧スイッチにより高圧ＶＦ
Ｆ　に立上げられる。次に、コントロールゲート線７５
のうち、コラムラッチのコントロールゲート線用ビット
に”　Ｈ”がラッチされている列のコントロールゲート
線がＯｖにされ、メモリトランジスタ５２ａ。

・・・５２ｈのコントロールゲート７が接地される。

また、複数本のビット線７６のうち、コラムラッチのビ
ット線用ビットに°０″のラッチされているビット線が
高圧スイッチにより高圧ＶＦＰに立上げられてメモリト
ランジスタのｎ＋形トレイン２に高圧Ｖｒｐが印加され
、複数本のビット線７６のうち、コラムラッチのビット
線用ビットに１″のラッチされているビット線がＯｖに
される。また、このときＲは゛°Ｌ″レベルとなって選
択トランジスタ５９はオフし、メモリトランジスタ５２
ａ、・・・５２ｈの各ｎ＋形ソース２はフローティング
状態にされる。これによって、フローティングゲート５
から電子がトンネル酸化躾８をトンネルしてｎ１形ドレ
イン２に移動してフローティングゲート５から電子が除
去され、メモリトランジスタのコントロールゲート７か
ら見たしきい値電圧は低い万にシフトする。このように
して、選択された行のうち、データを書込みたいメモリ
トランジスタに０″がページ書込みされる。

次に、読出サイクルが始まる。Ｘデコーダにより或る１
本のワード線が゛Ｈ゛ルベルとなり、このワード線に接
続される各メモリセルの選択トランジスタ４９．５０ａ
、・・・５０ｈがオンし、Ｙデコーダ４２により或る１
本のＹゲート線が°°Ｈ”レベルとなり、このＹゲート
線に接続される選択１−ランジスタ４３．４４ａ　、・
・・４４ｈがオンして、メモリセルアレイ１００から或
るメモリセルが選択される。このとき、Ｒが”　Ｈ”レ
ベルとなって選択トランジスタ３０がオンし、定電圧源
２８が選択トランジスタ３０．コントロール１ａ７３．
選択トランジスタ４３．４９を介してメモリトランジス
タ５２ａ、・・・５２１１のコントロールゲート７に接
続され、Ｖ、、＋　　１がこのフントロールゲート７に
印加される。また、センスアンプ２３ａ、・・・２３ｈ
の各電流−電圧変換回路２０ａ、・・・２０ｈはそれぞ
れ選択トランジスタ３２ａ、・・・３２ｈ。

Ｉ／′０線７０線型０に選択トランジスタ４４ａ。

・・・４４ｈ、ピッ１−線７６１２選択トランジスタ５
０ａ、・・・５０ｈを介してメモリトランジスタ５２ａ
、・・・５２ｈの０４形ドレイン２に接続される。

このとき、Ｒは°“Ｈ”レベルとなって選択トランジス
タ５つはオンし、メモリトランジスタ５２ａ。

・・・５２１１の各ｎ＋形ソース３は接地される。この
とき、メモリ１〜ランジスタ５２ａ、・・・５２ｈのコ
ントロールゲート７！Ｐ−印加される定電圧Ｖヒｅｆ　
　１はメモリトランジスタのプログラム状態のしきい値
電圧と消去状態のしきい値電圧との中間電圧であるので
、メモリトランシタのしきい１．ｆｉＮ圧が高い状態、
すなわち消去の状態であると、メモリトランジスタはオ
フしてＩ／′０線７０線型０は流れず、電流−電圧変換
回路２０ａ、・・・２０ｈの出力側に電圧Ｖｈ＋が出る
。また、メモリトランジスタのしきい値電圧か低い状態
、万なわちブ〔］ダラム状態であるとメモリトランジス
タはオンしてＩ／′０線７０線型０が流れ、この電流は
選択トランジスタ３２ａ、・・・３２ｈを介して各電流
−電圧変換回路２０ａ、・・・２０ｈに与えられて電圧
ＶＭＯに変換される。一方、リファレンスメモリセル１
０２のメモリトランジスタ８３は、上述したようにＥ　
Ｅ　Ｐ　ＲＯＭの報道時のテスト時にプログラムされて
いるので、メモリトランジスタ８３のコントロールゲー
ト７に定電圧源２９により定電圧Ｖ、＆４２を印加し、
選択トランジスタ８０，８１゜８２の各ゲートに端子２
００より電圧Ｖｃｃを印加すると、メモリトランジスタ
８３０選択トランジスタ８０．８１．８２がオンしてメ
モリトランジスタ８３のｎ＋形トドレイン２ら各電流−
電圧変換回路２２ａ、・・・２２ｈ１．：Ｗ流が流れ、
この電流は電流−電圧変換回路２２ａ、・・・２２ｈで
電圧Ｖ、に変換される。この電圧Ｖｔは、定電圧ｓ２Ｂ
、Ｉｆ流−電圧変換回路２０．・・・２０ｈ、ｌｆ流−
電圧変換回路２２ａ、・・・２２ｈ、定電圧源２９の特
性を相互間で調整することによってＶｎ。とＶｌ、＋１
の間に予め設定されており、差動増幅器２１ａ、・・・
２１１１はＶｎｏ、Ｖｌ、とｖ５とを比較し、これら電
圧間の差を増幅することによって、メモリセルから情報
を読出すことができる。

［発明が解決しようとする問題点］ 第４図は、従来のＥＥＦＲＯＭにおけるメモリトランジ
スタのプログラム状態および消去状態の電流−Ｎ圧特性
を示す図である０図において、縦軸はドレインソース間
電流を、横軸はコントロールゲート−ソース間電圧を表
わしている。内部１込サイクルにおいて行ごとにメモリ
トランジスタにプログラムする場合、高圧スイッチの高
圧ＶｒＰの変動によりフＯ−ナイングゲートから除去さ
れる電子の数に変動が生じ、メモリトランジスタのプロ
グラム状態の電流−電圧特性は、或る基準状態を１０と
すると、行間で１１．１２のようにばらつきが生じる。

また、このばらつぎはプログラムを繰返すことによって
も生じる。９はメモリトランジスタの消去状態の電流−
電圧特性を表わす。

メモリトランジスタの正確な読出しには、メモリセルの
メモリトランジスタのプログラム状態の電流−電圧特性
とリファレンスメモリセルのメモリトランジスタのプロ
グラム状態の電流−電圧特性は各行において一致する必
要があるが、従来のＥＰＰＲＯＭでは、８個のセンスア
ンプに共通に１（５）のリファレンスメモリセルしか設
けられていないｊ；め、第４因のようなばらつきがある
と、或る行の読出しではＶ、がｖ−、ｏとＶＭＩの間に
あったどしても、他の行の読出しではＶ、がｖｌ。

と’１／Ｍ＋の間に来ない場合があり、このため、Ｖｌ
、をプログラム状態と読出したり、’ＪＭＯを消去状態
と読出したりして、誤読出しをするという問題点があっ
た。

この発明は上記のような問題点をＰＩ３消するためにな
さ載たもので、情報を正確に読出すことができる半導体
記憶装置を得ることを目的とする。

［問題点を解決するための手段］ この発明に係る半導体記憶装置は、メモリセルアレイに
行ごとに一括して情報の書込みを行ない、メモリセルア
レイからランダムに情報の読出しを行なう半導体記憶装
置において、メモリセルアレイの或る列のメモリセルを
リファレンスメモリセルとして用い、メモリセルアレイ
の或る行に情報の書込みを行なうときには、この行に属
するリファレンスメモリセルにも同時に１込みを行ない
、メモリセルアレイから情報を読出すときには、情報の
読出されるメモリセルと同じ行のリファレンスメモリセ
ルの記憶内容を読出し、メモリセルアレイの或るメモリ
セルから読出された情報と、同じ行のリファレンスメモ
リセルから読出された記憶内容とを比較するようにした
ものである。

［作用］ この発明においては、メモリセルの或る行に情報を書込
むときには、この行に属するリファレンスメモリセルに
も同時に書込みを行ない、メモリセルアレイから情報を
読出すときには、情報の読出されるメモリセルと同じ行
のリファレンスメモリセルの記憶内容が読出されるので
、行ごとに書込状態の電流−電圧特性にばらつきがあっ
ても誤読出しが生じない。

［実施例］ 以下、この発明の実施例を図について説明する。

なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。

第１図は、この発明の実施例である半導体記憶装置の構
成を示す図である。初めにこの装置の構成について説明
する。この実施例の構成が第２図の構成と異なる点は以
下の点である。すなわち、リファレンスメモリセル１０
２が取り除かれ、メモリセルアレイ１００の右端の１列
がリファレンスメモリセルアレイ１０３として用いられ
る。このリファレンスメモリセルアレイは行ごとに配列
される複数個のリファレンスメモリセル１０４から構成
される。各リファレンスメモリセル１０４は、選択トラ
ンジスタ５５．５６と、メモリトランジスタ５７とから
構成される。リファレンスメモリセル１０４のメモリト
ランジスタ５７は、メモリセル１０１のメモリトランジ
スタ５２ａ、・・・５２ｈと全く同一の構造、ディメン
ジョンである。

各リファレンスメモリセル１０４において、選択トラン
ジスタ５５のソースは選択トランジスタ５７のコントロ
ールゲートに接続され、選択トランジスタ５６のソース
は選択トランジスタ５７のドレインに接続され、選択ト
ランジスタ５７のソースは選択トランジスタ５９を介し
て接地される。

各リファレンスメモリセル１０４の選択トランジスタ５
５．５６の各ゲートは各行のワード線に接続される。書
込回路３６は、選択トランジスタ３９、リファレンス信
号線７１９選択トランジスタ４７を介して選択１〜ラン
ジスタ５６のドレインに接続されるとともにコラムラッ
チ＋高圧スイッチ６０に接続される。また、書込回路３
６は選択トランジスタ４０．リファレンス信号線７２１
選択トランジスタ４６を介して選択トランジスタ５５の
ドレインに接続されるとともにコラムラッチ士高圧スイ
ッチ６０に接続される。定電圧源２９は選択トランジス
タ３１を介してリファレンス信号１ｉ１７２に接続され
る。定電圧源２９はメモリトランジスタ５７のプログラ
ム状態のしきい値電圧と消去状態のしきい値電圧の中間
電圧であるＶ　ｒ＝５２を発生する。センスアンプ２３
ａは２！流゛−電圧変換回路２０ａと停動増幅器２１ａ
と電流−電圧変換回路２２とから構成されており、他の
センスアンプについても同様である。ｌＩ流−電圧変換
回路２２は選択トランジスタ３４を介してリファレンス
信号線７１に接続される。電流−電圧変換回路２２は入
力される電流を電圧に変換する。

次にこの装置の動作について説明する。外部書込サイク
ルの模、メモリセルとリファレンスメモリセルの消去サ
イクルが始まる。リファレンスメモリセルの消去はメモ
リセルの消去と同時に行なわれる。すなわち、Ｘデコー
ダにより１本のワード線が高圧Ｖｒｒに立上げられて選
択トランジスタ５５−．５６がオンし、選択°されたメ
モリセル１０１と同じ行のリファレンスメモリセル１０
４が選択される。次に、高圧スイッチにより選択トラン
ジスタ５５のコントロールゲートに高圧Ｖｒｒが印加さ
れ、メモリトランジスタ５７のドレインが接地される。

このとき、端子２０１も接地される。このようにして、
選択された行のりファレンスメモリセル１０４に１′′
が書込まれてリファレンスメモリセル１０４の消去が行
なわれる。

次にプログラムサイクルが始まる。リファレンスメモリ
セルへのプログラムはメモリセルのプログラムと同時に
行なわれる。すなわち、消去サイクルで選択された１本
のワード線が高圧ＶＰＰに立上げられて選択トランジス
タ５５．５６がオンし、選択されたメモリセル１０１と
同じ行のリファレンスメモリセル１０４が選択される。

次に、選択トランジスタ５５のコントロールゲートが接
地され、メモリトランジスタ５７のドレインに高圧スイ
ッチにより高圧ＶＰＰが印加される。このとき、メモリ
トランジスタ５７のソースはフローティング状態にされ
、端子２０１は接地される。

このようにして、選択された行のリファレンスメモリセ
ル１０４に０″が書込まれる。

次に読出サイクルが始まる。リファレンスメモリセルの
読出しは、メモリセルの読出しと同時に行なわれる。す
なわち、Ｘデコーダにより或る１本のワード線が“Ｈ°
ルベルとなってこのワード線に接続される選択トランジ
スタ５５．５６がオンし、選択されたメモリセル１０１
と同じ行のリファレンスメモリセル１０４が選択される
。このとき、Ｒが゛Ｈ′°レベルとなって遺沢トランジ
スタ３１．３４がオンジ、端子２０１　ニ電圧Ｖｃ　ｃ
が与えられて選択トランジスタ４６．４７がオンし、定
電圧ｇＡ２９が選択トランジスタ３１．リファレンス信
号線７２１選択トランジスタ４６．５５を介してメモリ
トランジスタ５７のコントロールゲートに接続されて定
電圧Ｖｒｅ４　２がこのコントロールゲートに印加され
、センスアンプ２３ａ。

・・・２３ｈの１１流−電圧変換回路２２が選択トラン
ジスタ３４．４７．５６を介してメモリトラ〉゛ラスタ
５フのドレインに接続される。また、このときメモリト
ランジスタ５７のソースは接地される。

メモリトランジスタ５７のコントロールゲートに印加さ
れる電圧Ｖ？−ｅｆ２はメモリトランジスタのプログラ
ム状態のしきいｍａｔ圧と消去状態のしきい値電圧の中
間の電圧であるので、メモリトランジスタ５７のしきい
値電圧が低い状態、すなわちプログラム状態であると、
メモリトランジスタ５７はオンしてメモリトランジスタ
５７のドレインから電流−電圧変換回路２２に電流が流
れ、このＮ流は電流−電圧変換回路２２で電圧ｖ１１に
変換される。この電圧■、は、定電圧１ｉ１２８．２９
゜７１１流−電圧変換回路２０ａ、・・・２０ｈ、電流
−電圧変換回路２２の特性を相互間でｒＡ４！すること
によって電圧ＶＭＯと電圧Ｖｎ＋の間に設定されて、１
５す、差動増幅器２１ａ、・・・２１１１は電圧ＶＭＯ
。

ＶＭＩ　と電圧Ｖ、とを比較し、これら電圧間の差を増
幅することによって、メモリセルからの情報を読出す。

このように、ワード線ごとにリファレンスンモリはルｆ
ｍけ、ワード線ごとにセンスアンプのリファレンスレベ
ルなＩｆ４ｍすることができるようにしたので、たとえ
内部−込サイクルにおいて行ごとにメモリトランジスタ
のプログラム状態の電流−電圧特性が変動しても、７１
４読出しは発生しな（なる。

［発明の効果］ 以上のようにこの発明によれば、メモリセルアレイの或
る行に情報の書込みを行なうときには、この行に属する
リファレンスメモリセルにも同時に書込みを行ない、メ
モリセルアレイから情報を読出すときには、情報の読出
されるメモリセルと同じ行のリファレンスメモリセルの
記憶内容を読出し、メモリセルアレイの或るメモリセル
から読出された情報ど、同じ行のリファレンスメモリセ
ルから読出された記憶内容とを比較するようにしたので
、メモリセルから情報を正確に読出すことができる半導
体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、この発明の実施例である半導体記憶装置の構
成を示す図である。 第２因は、従来のＥＥＰＲＯＭの構成を示す図である。 第３図は、メモリトランジスタの構造を示す断面図であ
る。 第４図は、メモリトランジスタのプログラム状態および
消去状態の２１流−電圧特性を示す図である。 図において、１はｐ形基板、２はｎ＋形トドレイン３は
ｎ１形ソース、４はゲート酸化膜、５は７０一テイング
ゲー吋、６はポリ−ポリ間酸化膜、７はコントロールゲ
ート、８はトンネル醸化躾、２０ａ、・・・２０ｈ、２
２は電流−電圧変換回路、　　□２１　ａ　、−２１ｈ
は差動増幅器９．２３ａ　、−・・２３゛、’、：ｈは
センスアンプ、２８．２９は定電圧ａ、３０’；３１．
３２ａ　、　・３２ｈ　、３４．３７ａ　、　・３７′
ｈ　、３９．４０．４１．４３．４４ａ　、−’４４ｈ
　。 ４６．４７．４９．５０ａ　、−５０ｈ　、５．５．５
６．５９は選択トランジスタ、５２ａ　、　−５２ｈ　
。 ５７はメモリトランジスタ、３５は入力バッファ回路、
３６は書込回路、４２はＹデコーダ、４８はＸデコーダ
士高圧スイッチ、６０はコラムラッチ＋高圧スイッチ、
７０はｌ１０ｍ１＋、７′５．７２はリファレンス信号
線、７３はコントロール線、′７４はＹゲート線、７５
はコントロールゲート線、リセル７レイ、１０１はメモ
リセル、１０３はすファレンスメモリセルアレイ、１０
４はリファレンスメモリセルである。 なお、各図中同一符号は同一または相当部分を示ず。 代　　理　　人　　　　　大　　岩　　増　　雄ｌσｆ
；ＸるシセｌＩ／／１１４：す７７レンスメＬ１ノｆｉ
／し弔ｊ図 め４図

Claims (1)

1. 【特許請求の範囲】 行方向および列方向に沿つて配列された複数個のメモリ
   セルからなるメモリセルアレイを備え、行ごとに一括し
   て情報の書込みを行ない、ランダムに情報の読出しを行
   なう半導体記憶装置であって、 前記メモリセルアレイの或る列のメモリセルがリフアレ
   ンスメモリセルとして用いられ、 前記メモリセルアレイの或る行に情報の書込みを行なう
   ときには、この行に属する前記リファレンスメモリセル
   にも同時に書込みを行ない、前記メモリセルアレイから
   情報を読出す時には、情報の読出されるメモリセルと同
   じ行の前記リフアレンスメモリセルの記憶内容を読出し
   、 前記メモリセルアレイの或るメモリセルから読出された
   情報と、同じ行の前記リフアレンスメモリセルから読出
   された記憶内容とを比較する比較手段を備える半導体記
   憶装置。