JPS6085497A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6085497A JPS6085497A JP58192377A JP19237783A JPS6085497A JP S6085497 A JPS6085497 A JP S6085497A JP 58192377 A JP58192377 A JP 58192377A JP 19237783 A JP19237783 A JP 19237783A JP S6085497 A JPS6085497 A JP S6085497A
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- G—PHYSICS
- G11—INFORMATION STORAGE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成され、ＦＡＭＯ３（フローティング・アバランシ
ュインジェクションＭＯ３ＦＥＴ）のような半導体素子
を記憶素子（メモリセル）とするＥＦＲＯＭ （エレク
トリカリ・プログラマブル・リード・オンリー・メモリ
）装置に有効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成され、ＦＡＭＯ３（フローティング・アバランシ
ュインジェクションＭＯ３ＦＥＴ）のような半導体素子
を記憶素子（メモリセル）とするＥＦＲＯＭ （エレク
トリカリ・プログラマブル・リード・オンリー・メモリ
）装置に有効な技術に関するものである。
ＦＡＭＯ３（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９３３号公報参照）。
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９３３号公報参照）。
この発明に先立って、本願発明者等は、ＥＰＲＯＭ装置
におけるセンスアンプとして、第１図に示すような回路
を既に開発した。
におけるセンスアンプとして、第１図に示すような回路
を既に開発した。
このセンスアンプにおいては、メモリアレイからの読み
出し信号、言い換えるならば、メモリアレイの共通デー
タ線ＣＤの電圧をレベルリミッタ機能を持つゲート接地
型ソース入力の増幅ＭＯ３ＦＥＴＱ１５によって増幅し
て、基準電圧Ｖｒｅｆとともに差動増幅回路に供給する
ものである。上記増幅ＭＯ５ＦＥＴＱ１５のドレインと
電源電圧Ｖｃｃとの間には、エンハンスメント型の負荷
ＭＯ３ＦＥＴＱ１４が設けられる。
出し信号、言い換えるならば、メモリアレイの共通デー
タ線ＣＤの電圧をレベルリミッタ機能を持つゲート接地
型ソース入力の増幅ＭＯ３ＦＥＴＱ１５によって増幅し
て、基準電圧Ｖｒｅｆとともに差動増幅回路に供給する
ものである。上記増幅ＭＯ５ＦＥＴＱ１５のドレインと
電源電圧Ｖｃｃとの間には、エンハンスメント型の負荷
ＭＯ３ＦＥＴＱ１４が設けられる。
このセンスアンプにあっては、次のような問題を有する
ものであることが本願発明者の研究によって見い出され
た。すなわち、チップ非選択時には、メモリアレイの全
カラムスイッチＭＯ３ＦＥＴがオフ状態になるので、共
通データ線ＣＤがフローティング状態になる。このため
、上記共通データ線ＣＤのレベルは、上記基準電圧Ｖｒ
ｅｆに対して不定となる。そして、チップが選択状態に
なって読み出し動作を開始する場合、センスアンプＳＡ
及びデータ出力バッファＤＯＢは、チップ選択信号のロ
ウレベルに同期して動作を開始するのに対して、メモリ
アレイのカラムスイッチＭＯ３ＦＥＴは、アドレスバッ
ファ及びアドレスデコーダの動作によって選択されたも
のがオン状態になる。このような時間遅れにおいては、
無意味（上記不定レベル）な共通データ線ＣＤの上記フ
ローティングレベルに従った出力レベルが一旦出力端子
に現れるので、読み出し動作が遅くなるという欠点があ
る。すなわち、上記共通データ線のフローティングレベ
ルと反対の読み出し信号を得る場合には、出力信号が一
旦逆方向に変化したのちメモリセルからの本来の読み出
し信号が得られるからである。このように、共通データ
線ＣＤのレベルが不定であると、センスアンプ及びデー
タ出力バッファの動作が不安定になる。
ものであることが本願発明者の研究によって見い出され
た。すなわち、チップ非選択時には、メモリアレイの全
カラムスイッチＭＯ３ＦＥＴがオフ状態になるので、共
通データ線ＣＤがフローティング状態になる。このため
、上記共通データ線ＣＤのレベルは、上記基準電圧Ｖｒ
ｅｆに対して不定となる。そして、チップが選択状態に
なって読み出し動作を開始する場合、センスアンプＳＡ
及びデータ出力バッファＤＯＢは、チップ選択信号のロ
ウレベルに同期して動作を開始するのに対して、メモリ
アレイのカラムスイッチＭＯ３ＦＥＴは、アドレスバッ
ファ及びアドレスデコーダの動作によって選択されたも
のがオン状態になる。このような時間遅れにおいては、
無意味（上記不定レベル）な共通データ線ＣＤの上記フ
ローティングレベルに従った出力レベルが一旦出力端子
に現れるので、読み出し動作が遅くなるという欠点があ
る。すなわち、上記共通データ線のフローティングレベ
ルと反対の読み出し信号を得る場合には、出力信号が一
旦逆方向に変化したのちメモリセルからの本来の読み出
し信号が得られるからである。このように、共通データ
線ＣＤのレベルが不定であると、センスアンプ及びデー
タ出力バッファの動作が不安定になる。
特に、上記共通データ線ＣＤのフローティングレベルが
基準電圧Ｖ ｒｅｆに対してハイレベルである時には、
このハイレベルによって一旦出力信号がロウレベルに落
ちてしまう、したがって、メモリセルの論理“ｌ” （
ロウレベル）読み出しを行うと、上記一旦低下した出力
レベルをハイレベルに変化させる必要があるため、読み
出し速度が極端に悪化してしまう。
基準電圧Ｖ ｒｅｆに対してハイレベルである時には、
このハイレベルによって一旦出力信号がロウレベルに落
ちてしまう、したがって、メモリセルの論理“ｌ” （
ロウレベル）読み出しを行うと、上記一旦低下した出力
レベルをハイレベルに変化させる必要があるため、読み
出し速度が極端に悪化してしまう。
この発明の目的は、読み出し動作の高速安定化を図った
センスアンプを具備する半導体記憶装置を提供すること
にある。
センスアンプを具備する半導体記憶装置を提供すること
にある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、メモリアレイの共通データ線の電位をチップ
非選択期間ロウレベルにバイアスすることによって、読
み出し動作の高速化と安定化とを達成するものである。
非選択期間ロウレベルにバイアスすることによって、読
み出し動作の高速化と安定化とを達成するものである。
第２図には、この発明をＥＦＲＯＭ装置に通用した場合
のメモリアレイ部の一実施例の回路図が示されている。
のメモリアレイ部の一実施例の回路図が示されている。
同図の各回路素子は、公知のＭＯ３半導体集積回路の製
造技術によって、シリコンのような半導体基板上におい
て形成される。
造技術によって、シリコンのような半導体基板上におい
て形成される。
この実施例ＥＦＲＯＭ装置は、図示しない外部端子から
供給されるアドレス信号を受けるアドレスバッファを通
して形成された相補アドレス信号がアドレスデコーダＸ
−ＤＣＲ，Ｙ−ＤＣＲに入力される。
供給されるアドレス信号を受けるアドレスバッファを通
して形成された相補アドレス信号がアドレスデコーダＸ
−ＤＣＲ，Ｙ−ＤＣＲに入力される。
アドレスデコーダＸ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択信
号を形成する。
に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択信
号を形成する。
アドレスデコーダＹ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択信
号を形成する。また、このアドレスデコーダＹ−ＤＣＲ
は、後で述べる制御回路Ｃ０ＮＴによりて形成されたチ
ップ選択信号ｃｏにより、チップ非選択時には、各カラ
五選択スイッチＭＯ３ＦＥＴをオフ状態にするような選
択信号（例えばロウレベルの選択信号）を形成する。
に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択信
号を形成する。また、このアドレスデコーダＹ−ＤＣＲ
は、後で述べる制御回路Ｃ０ＮＴによりて形成されたチ
ップ選択信号ｃｏにより、チップ非選択時には、各カラ
五選択スイッチＭＯ３ＦＥＴをオフ状態にするような選
択信号（例えばロウレベルの選択信号）を形成する。
上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ
素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、”７−ＦＩＪＩ
Ｗ］、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成されて
いる。また、特に制限されないが、読み出し基準電圧Ｖ
ｒｅｆを形成するため、グミ−ＦＡＭＯ３）ランジスタ
Ｑ１６．Ｑ１７が各ワード線Ｗ１．Ｗ２に設けられる。
ている複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ
素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、”７−ＦＩＪＩ
Ｗ］、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成されて
いる。また、特に制限されないが、読み出し基準電圧Ｖ
ｒｅｆを形成するため、グミ−ＦＡＭＯ３）ランジスタ
Ｑ１６．Ｑ１７が各ワード線Ｗ１．Ｗ２に設けられる。
上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたＦＡＭＯＳトランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
ｌ （Ｗ２）に接続され、同じ列に配置されたＦＡＭＯ
３Ｉ−ランジスタＱｌ。
れたＦＡＭＯＳトランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
ｌ （Ｗ２）に接続され、同じ列に配置されたＦＡＭＯ
３Ｉ−ランジスタＱｌ。
Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。また、グミ−ＦＡＭ
Ｏ３）ランジスタＱ１６．Ｑ１７のドレインは共通接続
される。
タ線Ｄ１〜Ｄｎに接続されている。また、グミ−ＦＡＭ
Ｏ３）ランジスタＱ１６．Ｑ１７のドレインは共通接続
される。
そして、上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ
Ｓは、特に制限されないが、書込み信号ｗｅを受けるデ
ィプレッション型ＭＯ３ＦＥＴＱ１０を介して接地され
ている。上記各データ線Ｄ１〜Ｄｎは、カラム（列）選
択スイッチＭＯ３ＦＥＴＱ７〜Ｑ９を介して、共通デー
タ線ＣＤに接続されている。また、上記グミ−ＦＡＭＯ
３ｌ−ランジスタＱ１６．Ｑ１７の共通接続されたドレ
インの電位は、上記カラム選択スイッチＭＯ３ＦＥＴと
等価なＭＯ３ＦＥＴＱ１ Ｂを介して取り出される。こ
のＭＯ３ＦＥＴＱＩ ８のゲートには、電源電圧Ｖｃｃ
が定常的に供給される。
Ｓは、特に制限されないが、書込み信号ｗｅを受けるデ
ィプレッション型ＭＯ３ＦＥＴＱ１０を介して接地され
ている。上記各データ線Ｄ１〜Ｄｎは、カラム（列）選
択スイッチＭＯ３ＦＥＴＱ７〜Ｑ９を介して、共通デー
タ線ＣＤに接続されている。また、上記グミ−ＦＡＭＯ
３ｌ−ランジスタＱ１６．Ｑ１７の共通接続されたドレ
インの電位は、上記カラム選択スイッチＭＯ３ＦＥＴと
等価なＭＯ３ＦＥＴＱ１ Ｂを介して取り出される。こ
のＭＯ３ＦＥＴＱＩ ８のゲートには、電源電圧Ｖｃｃ
が定常的に供給される。
上記共通データ線ＣＤには、外部端子Ｉ１０から入力さ
れる書込み信号を受ける書込み用のデータ入カバソファ
ＤＩＲの出力端子が接続される。
れる書込み信号を受ける書込み用のデータ入カバソファ
ＤＩＲの出力端子が接続される。
また、上記共通データ線ＣＤは、センスアンプＳＡの入
力段回路を構成し、次に説明するレベルリミッタ＃！Ａ
能を持つ増幅ＭＯ３ＦＥＴＱＩ ５のソース側に接続さ
れる。なお、上記ＭＯ５ＦＥＴＱＩ８を通したグミ−Ｆ
ＡＭＯ３）ランジスタからの電位は、上記同様な増幅Ｍ
Ｏ３ＦＥＴＱ２１のソース側に供給される。そして、こ
れらの増幅ＭＯ３ＦＥＴＱＩ ５．Ｑ２１のゲートには
、ディプレッション型ＭＯ３ＦＥＴＱＩ １とエンハン
スメント型ＭＯ３ＦＥＴＱＩ ２とで構成され、そのコ
ンダクタンス特性比に従った電源電圧Ｖｃｃの分圧電圧
がバイアス電圧ＶＢＩとして供給される。
力段回路を構成し、次に説明するレベルリミッタ＃！Ａ
能を持つ増幅ＭＯ３ＦＥＴＱＩ ５のソース側に接続さ
れる。なお、上記ＭＯ５ＦＥＴＱＩ８を通したグミ−Ｆ
ＡＭＯ３）ランジスタからの電位は、上記同様な増幅Ｍ
Ｏ３ＦＥＴＱ２１のソース側に供給される。そして、こ
れらの増幅ＭＯ３ＦＥＴＱＩ ５．Ｑ２１のゲートには
、ディプレッション型ＭＯ３ＦＥＴＱＩ １とエンハン
スメント型ＭＯ３ＦＥＴＱＩ ２とで構成され、そのコ
ンダクタンス特性比に従った電源電圧Ｖｃｃの分圧電圧
がバイアス電圧ＶＢＩとして供給される。
上記増幅ＭＯ３ＦＥＴＱＩ ５．Ｑ２１のドレインと電
源電圧Ｖｃｃとの間には、特に制限されないが、負荷し
てのエンハンスメント型ＭＯ３ＦＥＴＱ１４．Ｑ２０が
設けられる。特に制限されないカ、上記エンハンスメン
ト型ＭＯ３ＦＢＴＱ１４゜ｃｉ２Ｏは、そのソース電位
を高（設定するため、低しきい値電圧のものが用いられ
ている。
源電圧Ｖｃｃとの間には、特に制限されないが、負荷し
てのエンハンスメント型ＭＯ３ＦＥＴＱ１４．Ｑ２０が
設けられる。特に制限されないカ、上記エンハンスメン
ト型ＭＯ３ＦＢＴＱ１４゜ｃｉ２Ｏは、そのソース電位
を高（設定するため、低しきい値電圧のものが用いられ
ている。
なお、上記ＭＯ３ＦＥＴＱＩ ４のコンダクタンス特性
と、増＠ＭＯ３ＦＥＴＱＩ ５及びメモリアレイＭ−Ａ
ＲＹにおける選択されたＦＡＭＯ３）ランジスタ等との
直列コンダクタンス特性との比に従ったハイレベルＶ
ＨとロウレベルＶＬとのはゾ中間レベルになるように、
上記基準電圧Ｖｒｅｆを形成するための負荷回路のＭＯ
３ＦＥＴＱ２Ｇのコンダクタンス特性が設定される。
と、増＠ＭＯ３ＦＥＴＱＩ ５及びメモリアレイＭ−Ａ
ＲＹにおける選択されたＦＡＭＯ３）ランジスタ等との
直列コンダクタンス特性との比に従ったハイレベルＶ
ＨとロウレベルＶＬとのはゾ中間レベルになるように、
上記基準電圧Ｖｒｅｆを形成するための負荷回路のＭＯ
３ＦＥＴＱ２Ｇのコンダクタンス特性が設定される。
メモリセルの記憶情報の統み出し時において、アドレス
デコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択されたメ
モリセルには、上記ＭＯ３ＦＥＴＱ１５を介してバイア
ス電圧が与えられる。選択されたメモリセルは、書込み
データに従って、ワード線選択レベルに対して、高いし
きい値電圧か又は低いしきい値電圧を持つものである。
デコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択されたメ
モリセルには、上記ＭＯ３ＦＥＴＱ１５を介してバイア
ス電圧が与えられる。選択されたメモリセルは、書込み
データに従って、ワード線選択レベルに対して、高いし
きい値電圧か又は低いしきい値電圧を持つものである。
選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯ３ＦＥＴＱＩ ５によって比較的ハイレベルにされ
る。一方、選択されたメモリセルがワード線選択レベル
によってオン状態にされている場合、共通データ線ＣＤ
は比較的ロウレベルにされる。この場合、共通データ線
ＣＤのハイレベルは、ＭＯ３ＦＥＴＱＩ ５のゲート電
圧が上記ＭＯ３ＦＢＴＱＩ １．Ｑｌ ２のコンダクタ
ンス比に従って、比較的低くされていることによって比
較的低いレベルにされる。
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯ３ＦＥＴＱＩ ５によって比較的ハイレベルにされ
る。一方、選択されたメモリセルがワード線選択レベル
によってオン状態にされている場合、共通データ線ＣＤ
は比較的ロウレベルにされる。この場合、共通データ線
ＣＤのハイレベルは、ＭＯ３ＦＥＴＱＩ ５のゲート電
圧が上記ＭＯ３ＦＢＴＱＩ １．Ｑｌ ２のコンダクタ
ンス比に従って、比較的低くされていることによって比
較的低いレベルにされる。
共通データ線ＣＤのロウレベルは、ＭＯ３ＦＥＴＱ１５
及びＭＯ８ＦＥＴＱＩ ４とメモリセルを構成するＭＯ
Ｓ Ｆ ＥＴとの寸法比を適当に設定することによって
比較的高いレベルにされる。
及びＭＯ８ＦＥＴＱＩ ４とメモリセルを構成するＭＯ
Ｓ Ｆ ＥＴとの寸法比を適当に設定することによって
比較的高いレベルにされる。
このような共通データ線ＣＤのハイレベルとロウレベル
とを制限すると、この共通データ線ＣＤ等に信号変化速
度を制限する浮遊容量等の容量が存在するにかかわらず
に、読み出しの高速化を図ることができる。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共ｉｌデータ線ＣＤの一方のレベルが他方
のレベルへ変化させられるまでの時間を短（することが
できる。
とを制限すると、この共通データ線ＣＤ等に信号変化速
度を制限する浮遊容量等の容量が存在するにかかわらず
に、読み出しの高速化を図ることができる。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共ｉｌデータ線ＣＤの一方のレベルが他方
のレベルへ変化させられるまでの時間を短（することが
できる。
この実施例においては、上記共通データ線ＣＤがチップ
非選択時にフローティング（不定）レベルになるのを防
止するため、次のようなバイアス回路が設けられる。す
わなち、上記共通データ線ＣＤと回路の接地電位点との
間には、微少電流を流すＭＯ３ＦＥＴＱ２２が設けられ
る。このＭＯ３ＦＥＴＱ２２のゲートには、抵抗手段と
してのディプレッション型ＭＯ３ＦＥＴＱ２３を介して
上記微少電流を形成するためのバイアス電圧ＶＢ２が供
給される。このバイアス電圧ＶＢ２は、特に制限されな
いが、直列形態に接続されたディプレッション型ＭＯ３
ＦＥＴＱ２５．Ｑ２６により構成された分圧回路によっ
て形成される。また、上記ＭＯ３ＦＥＴＱ２２により形
成された微少電流をチップ非選択期間のみ流すようにす
るため、上記分圧出力点と回路の接地電位点との間にば
、後述する制御回路Ｃ０ＮＴによって形成されたチップ
選択信号ｃｅがゲートに供給されたＭＯ３ＦＥＴＱ２４
が設けられる。これによって、チップ非選択時には、上
記信号ｃｏがロウレベルになってＭＯ３ＦＥＴＱ２４を
オフ状態にする。したがって、上記バイアス電圧ＶＢ２
がＭＯ３ＦＥＴＱ２２のゲートに供給され上記微少電流
を流すため、上記共通データ線ＣＤの電位を基準電圧Ｖ
ｒｅｆに対してロウレベル側にバイアスするものとなる
。
非選択時にフローティング（不定）レベルになるのを防
止するため、次のようなバイアス回路が設けられる。す
わなち、上記共通データ線ＣＤと回路の接地電位点との
間には、微少電流を流すＭＯ３ＦＥＴＱ２２が設けられ
る。このＭＯ３ＦＥＴＱ２２のゲートには、抵抗手段と
してのディプレッション型ＭＯ３ＦＥＴＱ２３を介して
上記微少電流を形成するためのバイアス電圧ＶＢ２が供
給される。このバイアス電圧ＶＢ２は、特に制限されな
いが、直列形態に接続されたディプレッション型ＭＯ３
ＦＥＴＱ２５．Ｑ２６により構成された分圧回路によっ
て形成される。また、上記ＭＯ３ＦＥＴＱ２２により形
成された微少電流をチップ非選択期間のみ流すようにす
るため、上記分圧出力点と回路の接地電位点との間にば
、後述する制御回路Ｃ０ＮＴによって形成されたチップ
選択信号ｃｅがゲートに供給されたＭＯ３ＦＥＴＱ２４
が設けられる。これによって、チップ非選択時には、上
記信号ｃｏがロウレベルになってＭＯ３ＦＥＴＱ２４を
オフ状態にする。したがって、上記バイアス電圧ＶＢ２
がＭＯ３ＦＥＴＱ２２のゲートに供給され上記微少電流
を流すため、上記共通データ線ＣＤの電位を基準電圧Ｖ
ｒｅｆに対してロウレベル側にバイアスするものとなる
。
また、チップ選択状態になると、上記チップ選択信号ｃ
ｏがハイレベルになって、上記ＭＯ３ＦＥＴＱ２４をオ
ン状態にする。これによって、バイアス電圧ＶＢ２がは
ゾロウレベルになるため、ＭＯ３ＦＥＴＱ２２をオフ状
態にするため、共通データ線ＣＤには、メモリアレイに
おける選択され１ま たＦＡＭＯ３）ランジスタの記憶情報に従うたレベルに
される。この場合、特に制限されないが、上記ＭＯ３Ｆ
ＥＴＱ２２がオフ状態になるまでの遅延時間を設定する
ことによって、上記カラムスイッチＭＯ３ＦＥＴがオン
状態になるまでの遅延時間とをはり一致さゼるものであ
る。
ｏがハイレベルになって、上記ＭＯ３ＦＥＴＱ２４をオ
ン状態にする。これによって、バイアス電圧ＶＢ２がは
ゾロウレベルになるため、ＭＯ３ＦＥＴＱ２２をオフ状
態にするため、共通データ線ＣＤには、メモリアレイに
おける選択され１ま たＦＡＭＯ３）ランジスタの記憶情報に従うたレベルに
される。この場合、特に制限されないが、上記ＭＯ３Ｆ
ＥＴＱ２２がオフ状態になるまでの遅延時間を設定する
ことによって、上記カラムスイッチＭＯ３ＦＥＴがオン
状態になるまでの遅延時間とをはり一致さゼるものであ
る。
なお、上記増幅用のＭＯ３ＦＥＴＱ’１５は、ゲート接
地型ソース入力の増幅動作を行い、特に制限されないが
、ラッチ形態とされた次段の差動増幅■路Ａにその出力
を伝える。そして、この増幅回路Ａの出力は、データ出
力バッファＤＯＢを介して上記外部端子Ｉ１０から送出
される。
地型ソース入力の増幅動作を行い、特に制限されないが
、ラッチ形態とされた次段の差動増幅■路Ａにその出力
を伝える。そして、この増幅回路Ａの出力は、データ出
力バッファＤＯＢを介して上記外部端子Ｉ１０から送出
される。
制御回路Ｃ０ＮＴは、外部端子ＣＢ、 ＯＢ、ＰＲＧ及
びＶＰＰに供給されるチップイネーブル信号。
びＶＰＰに供給されるチップイネーブル信号。
アウトプットイネーブル信号、プログラム信号及び書込
み用高電圧に応じて、上記各内部制御信号ｃｅ、ｗτ等
を形成する。
み用高電圧に応じて、上記各内部制御信号ｃｅ、ｗτ等
を形成する。
１１）チップ非選択期間において、共通データ線を基準
電圧に対してロウレベルにバイアスするような２ 微少電流を流すことによって、読み出し動作を開始した
時、共通データ線がロウレベルを基点として変化するも
のとなる。これによって、常に安定した読み出し出力を
得ることができるという効果が得られる。
電圧に対してロウレベルにバイアスするような２ 微少電流を流すことによって、読み出し動作を開始した
時、共通データ線がロウレベルを基点として変化するも
のとなる。これによって、常に安定した読み出し出力を
得ることができるという効果が得られる。
（２）上記（１）により、メモリセルの論理０″読み出
しにおいて、出力端子の出力信号がロウレベルに一旦変
化したのち、ハイレベルに変化するような動作を行うこ
とがないので、安定して高速読み出しを行うことができ
るという効果が得られる。
しにおいて、出力端子の出力信号がロウレベルに一旦変
化したのち、ハイレベルに変化するような動作を行うこ
とがないので、安定して高速読み出しを行うことができ
るという効果が得られる。
（３）上記（１）により、実質的なメモリセルの読み出
し開始前に共通データ線が不定のレベルになるのを防止
できることによって、安定した読み出し動作が行えるか
ら、動作マージンを大きくすることができるという効果
が得られる。
し開始前に共通データ線が不定のレベルになるのを防止
できることによって、安定した読み出し動作が行えるか
ら、動作マージンを大きくすることができるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない９例えば、チップ非選択
期間において、共通データ線に一定のバイアス電圧を供
給する回路は、。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない９例えば、チップ非選択
期間において、共通データ線に一定のバイアス電圧を供
給する回路は、。
高抵抗手段とチップ非選択期間オン状態になるＭＯＳ
Ｆ Ｅ Ｔとの直列回路を用いるもの等積々の実施形態
を採ることができるものである。
Ｆ Ｅ Ｔとの直列回路を用いるもの等積々の実施形態
を採ることができるものである。
また、上紀七ンスアンプ等の周辺回路の具体的回路構成
は、種々の実施形態を採ることができるものである。
は、種々の実施形態を採ることができるものである。
この発明は、フローティングゲートに電荷を選択的に注
λすることによって情報の記憶を行う半導体記憶装置に
広（利用できるものである。
λすることによって情報の記憶を行う半導体記憶装置に
広（利用できるものである。
第１図は、この発明に先立って考えられている１幅回路
の一例を示す回路図、 第２図は、この発明の一実施例を示す回路図である。 Ｘ−１）ＣＲ，Ｙ−ＬＩＣＲ・・アドレスデコーダ、Ｍ
−ＡＲＹ・・メモリアレイ、ＳＡ・・センスアンプ、Ｄ
ＩＢ・・データ人カバソファ、Ａ・・増幅回路、ＤＯＢ
・・データ出力バッファ５
の一例を示す回路図、 第２図は、この発明の一実施例を示す回路図である。 Ｘ−１）ＣＲ，Ｙ−ＬＩＣＲ・・アドレスデコーダ、Ｍ
−ＡＲＹ・・メモリアレイ、ＳＡ・・センスアンプ、Ｄ
ＩＢ・・データ人カバソファ、Ａ・・増幅回路、ＤＯＢ
・・データ出力バッファ５
Claims (1)
- 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
し、フローティングゲートに電荷を取り込むことにより
情報記憶を行う不揮発性半導体記憶素子がマトリックス
状に配置されて構成されたメモリアレイと、このメモリ
アレイにおける共通データ線をチップ非選択時に読み出
しロウレベル側とするバイアス回路とを含むことを特徴
とする半導体記憶装置。 ２、上記メモリアレイの共通データ線は、レベルリミッ
タ機部を持つセンスアンプによって読み出しハイレベル
とロウレベルが中間レベルに設定されるものであること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 ３、上記バイアス回路は、チップ選択信号を受けて共通
データ線と回路の接地電位点との間に微少電流を流す回
路により構成されるものであることを特徴とする特許請
求の範囲第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192377A JPS6085497A (ja) | 1983-10-17 | 1983-10-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192377A JPS6085497A (ja) | 1983-10-17 | 1983-10-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085497A true JPS6085497A (ja) | 1985-05-14 |
Family
ID=16290275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192377A Pending JPS6085497A (ja) | 1983-10-17 | 1983-10-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280899A (ja) * | 1985-10-04 | 1987-04-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1983
- 1983-10-17 JP JP58192377A patent/JPS6085497A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280899A (ja) * | 1985-10-04 | 1987-04-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
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