KR20070061866A - 다중-레벨 가상 접지 메모리를 위한 판독 방법 - Google Patents

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Abstract

본 발명은 양면 ONO 플래시 메모리 셀(500)에서 비트의 레벨을 결정하는 기법(800)을 포함하는바, 여기서 상기 양면 ONO 플래시 메모리 셀(500)의 비트들 각각은 다중 레벨들(540,542,544)로 프로그래밍 될 수 있다. 본 발명의 하나 이상의 양상들은 하나의 비트 상의 전하의 레벨이 다른 하나의 비트에 대해 끼칠 수 있는 영향(상보 비트 교란으로 알려짐)을 고려한다. 트랜스컨덕턴스로 알려진 메트릭은 상기 비트 레벨 결정을 행할 때 사용되어 해상도 및 정밀도가 더욱 높게 된다. 이러한 식으로, 본 발명의 하나 이상의 양상들에 따른 비트 레벨 결정은 판독 오류를 완화시킨다.
다중레벨 가상 접지 메모리, 양면 ONO 플래시 메모리, 비트 프로그래밍 레벨, 상보 비트 교란

Description

다중-레벨 가상 접지 메모리를 위한 판독 방법{READ APPROACH FOR MULTI-LEVEL VIRTUAL GROUND MEMORY}
본 발명은 광범위하게 전자 시스템 등을 위한 메모리에 관한 것으로, 특히 저장된 전하를 판독함과 아울러 그로 인해 표현되는 데이터의 비트들의 상태를 결정하는 기술에 관한 것이다.
메모리의 많은 상이한 타입 및 스타일이 컴퓨터 및 유사한 타입의 시스템들을 위한 데이터를 저장하기 위해 존재한다. 예를 들면, 램(RAM), 동적 램(DRAM), 정적 램(SRAM), 롬(ROM), 피롬(PROM), 이피롬(EPROM), 이이피롬(EEPROM), 그리고 플래시 메모리는 현재 모두 데이터 저장을 조정하도록 활용 가능하다.
메모리의 각 타입은 자신의 특정 이점들 및 단점들을 갖는다. 예를 들면, DRAM 및 SRAM은 데이터의 각 비트들이 한번에 한 개씩 소거되도록 하나, 이러한 메모리는 파워가 제거되면 자신의 데이터를 유실하게 된다. EEPROM은 여분의 외부 장비 없이 용이하게 소거될 수 있으나, 데이터 저장 밀도가 감소 되었고, 속도가 더욱 낮으며 비용이 더욱 높다.
플래시 메모리는, EPROM의 고밀도 및 저 비용의 이점과 EEPROM의 전기적 소거성(erasability)을 겸비하기 때문에 대중적인 타입의 메모리가 되었다. 플래시 메모리는 재기록이 가능하고 파워 없이 자신의 내용을 유지할 수 있으며, 따라서 비휘발성이다. 플래시 메모리는 자동차, 비행기, 산업용 제어 시스템 등과 같은 많은 대형 전자 시스템 뿐만 아니라, 셀룰라 폰, 휴대용 컴퓨터, 음성 기록 장치 등과 같은 많은 휴대용 전자 제품에 사용된다. 플래시 메모리는 일반적으로 많은 메모리 셀로 구성되는바, 단일의 데이터 비트들(single bits of data)이 각 메모리 셀들에 저장되고 각 메모리 셀들로부터 판독된다.
각각의 메모리 셀들은 일반적으로, 어드레스 디코딩 회로를 통해 판독, 프로그래밍 또는 소거 동작들을 위해 액세스되는 각각의 어드레스 가능 유닛 또는 그룹으로 구성된다. 각각의 메모리 셀들은 전형적으로 비트 데이터를 저장하도록 된 반도체 구조로 구성된다. 예를 들면, 많은 전통적인 메모리 셀들은 바이너리 정보가 유지될 수 있는 트랜지스터와 같은 스택 게이트형(stacked gate) 금속 산화물 반도체(MOS) 디바이스로 이루어진다. 상기 메모리 디바이스는 동작되고 있는 셀들에게 전압을 제공하는 회로뿐만 아니라, 적당한 디코딩 및 그룹 선택 회로를 포함한다.
소거, 프로그래밍 및 판독 동작들은 일반적으로 상기 메모리 셀의 터미널들에게 적당한 전압을 인가함으로써 수행된다. 소거 또는 기록 동작에서, 전하가 제거되거나 상기 메모리 셀에 저장되도록 하기 위해 전압들이 인가된다. 판독 동작에서, 전류가 상기 셀에 통하도록 하기 위해 적당한 전압들이 인가되고, 여기서, 이러한 전류의 양은 상기 셀에 저장된 데이터의 값을 나타낸다. 상기 메모리 디바이스는 상기 셀에 저장된 데이터의 값을 나타낸다. 상기 메모리 디바이스는 적합한 회로를 포함하여, 자신에게 저장된 데이터를 결정하도록 결과적 셀 전류를 감지하 는바, 상기 감지된 셀 전류는, 상기 메모리 디바이스가 이용되는 시스템에서의 다른 디바이스들에 의해 액세스되도록 상기 메모리 디바이스의 데이터 버스 터미널에 제공된다.
비교적 최신의 메모리 기술은 양면 ONO 플래시 메모리이며, 이는 다중 비트들이 단일(single) 셀에 저장되도록 한다. 이러한 기술에서, 메모리 셀은 본질적으로 2개의 동일한(미러) 부분으로 분리되고, 각 부분은 2개의 독립적인 비트들 중 하나를 저장하게 된다. 전통적인 셀과 같은 각 양면 ONO 플래시 메모리 셀은 소오스 및 드레인과 함께 게이트를 갖는다. 그러나, 소오스가 항상 전기 소오스에 접속되고 드레인이 항상 전기 드레인에 접속되는 전통적인 스택 게이트형 셀과 다르게, 각 양면 ONO 플래시 메모리 셀들은 2개 비트 저장이 허용되는 동작 동안 소오스 및 드레인이 반대로 접속되게 할 수 있다.
가상 접지 타입 구조에서, 양면 ONO 플래시 메모리 셀들은 전도성 비트라인들을 갖는 반도체 기판을 구비한다. "전하-트래핑 유전층(charge-trapping dielectric layer)"으로 지칭되는 다층 저장 층은 상기 반도체 기판 위에 형성된다. 상기 전하-트래핑 유전층은 일반적으로 3개의 분리된(separate) 층, 즉, 제1 절연층(insulating layer), 전하-트래핑 층 및 제2 절연층으로 구성될 수 있다. 워드라인들은 비트라인들에 실질적으로 수직인 상기 전하-트래핑 유전층 위에 형성된다. 프로그래밍 회로는, 제어 게이트로서 동작하는 상기 워드라인에 신호를 인가함과 아울러, 하나의 비트는 하나의 배열로 접속되는 소오스 및 드레인에 의해 저장되고 상보(complementary) 비트는 또 하나의 배열로 접속되는 소오스 및 드레인에 의해 저장되는 것 같은 그러한 비트라인 접속들을 변경함으로써 셀 당 2개 비트들을 제어한다.
전자 업계에서 계속되는 동향은 전자 디바이스들을 축소하여, 대단히 많은 점점 복잡한 기능들을 더욱 적은 파워로 더욱 빠르게 수행할 수 있는 더욱 작은, 더욱더 강력한 디바이스들(예컨대, 셀룰라 폰, 디지털 카메라 등)을 생산하는 것이다. 이것을 달성하기 위해, 이러한 디바이스들에서 사용되는 반도체들 및 집적 회로들(예컨대, 메모리 셀들, 트랜지스터들 등)이 크기 면에서 끊임없이 줄어들고 있다. 단일 반도체 기판 또는 그것의 부분(다이로 알려짐) 상에 이러한 구성요소들을 더 많이 "싸기(pack)" 위한 능력은, 또한 제작 효율성 및 생산성을 개선시킨다. 따라서, 개별적인 반도체 웨이퍼들(또는 다이) 상에 제작될 수 있는 메모리 셀들의 개수를 증가시킴에 대한 노력이, 다른 것들 사이에서, 계속되고 있다.
더욱 많은 메모리 셀들/트랜지스터들을 더욱 작은 영역으로 싸기 위한 하나의 기법은 그들의 구조들 및 구성 요소들을 더욱 가깝게 함께 형성하는 것이다. 비트라인들을 더욱 가깝게 형성하는 것은, 예를 들면, 그들 사이에 정의되는 채널의 길이를 단축하여 더 많은 디바이스들이 동일한 영역에 형성되게 한다. 이것은, 그러나, 어떤 바람직하지 않은 현상을 더욱 우세하게 할 수 있다. 예를 들면, 전하-트래핑 층 내부에 저장되는 2개 비트들 또는 전하들의 분리는, 상기 채널 길이가 감소하고 상기 비트들이 더욱 가깝게 됨에 따라, 점점 곤란하게 된다. 이러한 기법으로, 상기 비트들 또는 전하들은 서로를 오염시켜서, 상기 비트들 상에서 수행될 동작들이 에러에 대한 기회를 더욱더 접하게 된다. 비트들이 서로에게 끼칠 수 있 는 영향은 때때로 상보 비트 교란(즉, CBD(complementary bit disturb))으로 지칭된다. 따라서, 저장된 비트들의 상태를 더욱 정확하게 결정할 수 있게 해 주는 방식으로, 전하-트래핑 층을 작동시켜 이로부터 전하들을 판독할 수 있게 하는 것이 바람직하다.
본 발명의 양상들을 기본적으로 이해하도록 하기 위해 본 발명의 간략한 요약이 아래에 제공된다. 이러한 요약은 본 발명의 광범위한 개요가 아니다. 이러한 요약은 본 발명의 핵심 또는 주된 구성요소들을 특정하도록 의도된 것도 아니고 본 발명의 범위를 한정하도록 의도된 것도 아니다. 본 요약의 주된 목적은, 이후에 제공되는 보다 상세한 설명에 대한 도입부로서 간략화된 형태로 본 발명의 하나 이상의 개념들을 단지 제공하는 것이다.
본 발명은 양면 ONO 플래시 메모리 셀에서 비트의 레벨 또는 값을 결정하는 기법을 포함하는바, 여기서 상기 메모리 셀의 각 면 또는 비트들은 다중 목표 값들 또는 레벨들로 프로그래밍 될 수 있다. 본 발명의 하나 이상의 양상들은 상기 셀의 하나의 면 상의 전하량이 다른 하나의 비트에 미칠 수 있는 영향(상보 비트 교란으로도 알려짐)을 고려한다. 트랜스컨덕턴스로 알려진 메트릭은 상기 비트 레벨 결정을 행할 때 사용되어 더욱 높은 정도로 해상도 및 정밀도를 제공한다. 이러한 기법으로, 본 발명의 하나 이상의 양상들에 따른 비트 레벨 결정은 잘못된 혹은 틀린 판독을 완화시킨다.
본 발명의 하나 이상의 양상들에 따르면, 코어 메모리 셀의 비트의 프로그래밍된 레벨을 결정하는 방법이 설명된다. 상기 방법은 상기 셀의 상기 비트에 대한 트랜스컨덕턴스 값을 상기 비트의 가능한 레벨들에 해당하는 복수의 레퍼런스 트랜스컨덕턴스 값들과 비교하는 단계를 포함한다.
본 발명의 하나 이상의 양상들에 따르면, 코어 양면 ONO 플래시 메모리 셀의 비트의 레벨을 결정하는 방법이 설명된다. 상기 방법은, 상기 비트에 대한 코어 전류를, 상기 비트가 레벨 1 또는 프로그래밍되지 않은(비-프로그래밍된(un-programmed)) 상황에 해당하는 공백 레퍼런스 전류에 대해 비-프로그래밍 비교(un-programmed comparison)함으로써, 상기 비트가 공백 또는 레벨 1인지 아닌 지를 결정하는 단계를 포함한다. 상기 방법은 또한, 상기 비트가 프로그래밍되면, 상기 비트에 대한 코어 전류 슬로프를, 상기 비트의 가능한 레벨들에 해당하는 복수의 레퍼런스 전류 슬로프들에 대해 슬로프 비교를 행하는 단계를 포함한다. 결국, 상기 비트의 레벨은 상기 슬로프 비교에 기초하여 결정된다.
전술된 목적 및 관련된 목적의 달성을 위해, 아래의 명세서 및 첨부된 도면들이 본 발명의 어떤 예시적인 양상들 및 구현들을 상세히 제시한다. 이것들은 본 발명의 하나 이상의 양상들이 이용될 수 있는 다양한 기법들 중 단지 몇 가지만을 나타낸다. 다른 양상들, 이점들 및 신규 특징들이 첨부된 도면들과 결합하여 고려될 때 아래의 본 발명의 상세한 설명으로부터 명백해 질 것이다.
도 1은 이중 비트 플래시 메모리 디바이스의 상부를 보이는 도면이다.
도 2는 가상 접지 타입 구성에서 도 1에 도시된 메모리 코어(core)들 중 적 어도 한 개의 부분을 포함할 수 있는 메모리 코어의 구조도이다.
도 3은 도 1에 도시된 메모리 코어들 중 적어도 한 개의 부분을 포함할 수 있는 그러한 메모리 코어의 적어도 일부분의 상부를 보이는 도면이다.
도 4는 도 3의 4--4 라인을 따라 취해진, 이중 비트 플래시 메모리의 일부분의 횡단면도이다.
도 5는 비트들의 각각이 다중 레벨에 저장될 수 있는 양면 ONO 플래시 메모리 셀의 횡단면도이다.
도 6은 비트들 각각이 4개의 상이한 레벨에 저장될 수 있는 양면 ONO 플래시 메모리 셀을 위한 조합이 가능한 차트이다.
도 7은 특히 비트들이 상이한 레벨들에 저장되는 경우, 셀들의 어레이에 대한 문턱 전압 분포 및 이중 비트들이 서로에 대해 끼칠 수 있는 영향을 보이는 그래프이다.
도 8A, 도 8B 및 도 8C는 본 발명의 하나 이상의 양상들에 따른 양면 ONO 플래시 메모리 셀에서 비트의 레벨을 판독하기 위한 예시적인 기법을 보이는 흐름 다이어그램이다.
본 발명의 하나 이상의 양상들이 도면들을 참조하여 설명되며, 여기서 동일한 참조 번호들은 전반적으로 동일한 엘리먼트들을 참조하기 위해 일반적으로 사용되고, 다양한 구조들이 일정한 비율로 반드시 도시된 것은 아니다. 설명의 목적을 위해 아래의 설명서에서, 본 발명의 하나 이상의 양상들이 면밀하게 이해되도록 다 수의 특정 상세 설명들이 준비되어 있다. 그러나, 본 발명의 하나 이상의 양상들이 이러한 특정 상세 설명들을 더욱 용이한 정도로 실시될 수 있다는 것은 당업자에게 명백할 것이다. 다른 예들에서, 잘 알려진 구조들 및 디바이스들은, 본 발명의 하나 이상의 양상들을 용이하게 설명하도록 블럭 다이어그램 또는 다른 형태로 보여져 있다.
본 발명은 양면 ONO 플래시 메모리 셀에서 비트의 레벨을 결정하기 위한 기법과 관련되는바, 상기 양면 ONO 플래시 메모리 셀의 비트들 각각은 다중 레벨에 프로그래밍될 수 있다. 본 발명의 하나 이상의 양상들은 하나의 비트 상의 전하의 레벨이 다른 하나의 비트 상에 끼칠 수 있는 영향을 고려하는바, 이것은 상보 비트 교란(complementary bit disturb)으로서 알려져 있다. 트랜스컨덕턴스의 메트릭은 비트 레벨 결정이 수행될 때 사용되어 더욱 높은 정도의 해상도 및 정밀도를 제공하게 된다.
도 1을 참조하면, 이중 비트 플래시 EEPROM(100)의 상부를 보이는 도면이 도시된다. 상기 메모리(100)는 일반적으로, 하나 이상의 고밀도 코어 영역들(104) 및 하나 이상의 저-밀도 주변부들이 형성되는 반도체 기판(102)을 포함한다. 상기 고-밀도 코어 영역들은 전형적으로, 개별적으로 어드레스 지정 가능하고 실질적으로 동일한 이중 비트 플래시 메모리 셀들의 하나 이상의 MxN 어레이들(104)을 포함한다. 이에 반해서 저-밀도 주변부들은 전형적으로 개별적인 메모리 셀들을 선택적으로 어드레스 지정하기 위한 프로그래밍 회로를 포함한다. 상기 프로그래밍 회로는 선택적으로 어드레스되는 메모리 셀들의 소오스, 게이트 및/또는 드레인을 소정 전 압들 또는 임피던스들에 선택적으로 접속하여, 각각의 메모리 셀들 상에서 지정된 동작들(일례로, 프로그래밍, 판독 및 소거, 그리고 이러한 동작들을 달성하기 위해 필요한 전압들의 획득)이 이루어지게 하는 하나 이상의 y-디코더들(110) 및 하나 이상의 x-디코더들(108)을 포함한다.
도 2를 참조하면, 도 2는 도 1에 도시된 MxN 어레이 코어들(104) 중 적어도 하나의 부분을 포함할 수 있는 것과 같은 메모리 코어의 부분(200)의 개략도를 보여준다. 이 회로 개략도는 메모리 셀들의 라인을 보여주며 이 메모리 셀들의 라인은, 예를 들면, 가상 접지 타입 구현에서 메모리 셀들(201-204)을 포함한다. 각 메모리 셀들(201-204)은 제어 게이트로서 동작하는 워드라인(206)에 연결되고, 상기 메모리 셀들의 쌍은 공통 비트라인을 공유한다. 예컨대, 도시된 일례에서, 메모리 셀(201)은 비트라인들(208)(209)과 관련되고; 메모리 셀(202)은 비트라인들(209)(210)과 관련되며; 메모리 셀(203)은 비트라인들(210)(211)과 관련되고; 메모리 셀(204)은 비트라인들(211)(212)과 관련된다. 그러한 것으로, 셀들(201)(202)은 비트라인(209)을 공유하고 셀들(202)(203)은 비트라인(210)을 공유하며 셀들(203)(204)은 비트라인(211)을 각각 공유한다.
워드라인 전압들 및 비트라인 접속들에 따라, 상기 메모리 셀들(201)(204)은 위치들(location)(215-222)에서 비트들을 기록, 판독 및 소거할 수 있다. 워드라인(206)에 인가되는 전압들 이외에, 위치(215)에서 비트의 판독은, 일례로, 비트라인(209)에 드레인을, 비트라인(208)에 소오스를 접속함으로써 달성된다. 프로그래밍 동안, 비트라인(208)은 드레인으로서 동작하고 반면 비트라인(209)은 소오스로 서 동작한다. 유사하게, 위치(216)에서의 비트의 판독은 비트라인(208)에 드레인을, 비트라인(209)에 소오스를 접속함으로써 달성된다. 다중 비트들의 저장은, 비트라인들 및 워드라인 사이에 놓이는 전하-트래핑 유전층(230)에 의해 적어도 부분적으로 가능하게 된다. 상기 전하-트래핑 유전층(230)은 전하 트래핑층(234)(예컨대, 금속 기반 질화물)이 중간에 삽입된 다중 절연층들(232)(236)(예컨대, 금속 기반 산화물)을 포함한다. 이와 같은 층 대 층 구성(layer to layer composition)에 비추어 볼 때, 상기 전하 트래핑 유전층(230)은 종종 ONO 층으로서 지칭된다.
상기 ONO 층(230)은 상이한 비트들이 다중 상태들 또는 레벨들에서 저장되게 한다. 예를 들면, 프로그래밍 동안 상기 제어 게이트 또는 워드라인(206)에 의해 상기 메모리 셀들(201-204)에 인가되는 전압에 따라, 변화하는 전하량이 위치들(215-222)에 저장될 수 있다. 상이한 전하량이 예를 들면 상이한 비트 상태들 또는 레벨들에 해당할 수 있다. 4개의 상이한 전하 레벨들(예컨대, 1,2,3 및 4)이, 예를 들면, 비트 위치들(215-222) 각각에 저장될 수 있다면, 이때 2-비트 셀(201-204) 각각은 저장된 데이터의 상이한 16개 조합들(예컨대, 1x 레벨들:1-1,1-2,1-3,1-4; 2x 레벨들:2-1,2-2,2-3,2-4; 3x 레벨들:3-1,3-2,3-3,3-4; 4x 레벨들:4-1,4-2,4-3,4-4)을 가질 수 있다.
이제 도 3을 참조하면, 상면도(top view)가, 도 1에 도시된 MxN 어레이 코어들(104) 중 적어도 한 개의 부분을 포함할 수 있는, 메모리 코어의 적어도 한 부분(300)을 보여준다. 메모리(300)는 반도체 기판(102) 상에 형성되고, 서로에게 실질적으로 병렬 확장하는 복수의 주입된 비트라인들(304)을 가지며, 실질적으로 서 로에게 병렬로 그리고 주입된 비트라인들(304)에 실질적으로 직각으로 확장하는 복수의 형성된 워드라인들(302)을 더 포함한다. 워드라인들(302) 및 비트라인들(304)이 접촉 및 상호 접속들을(미도시) 구비하여, 도 1에 도시된 x-디코더들(108) 및 y-디코더들(110)에 의해, 적어도 부분적으로, 표시될 수 있는 것과 같은 회로가 프로그래밍되도록 함을 유의해야 할 것이다.
도 4는 도 3의 라인 4--4을 따라 취해진 것과 같은 이중 비트 플래시 메모리의 부분(400)을 보이는 횡단면 등거리 도면이다. 상기 메모리가 형성되는 반도체 기판(102)은, 예를 들면, 그 기판 안에 임계 조정 임플란트(Vtadjust) 영역(402)을 설정하도록, 붕소와 같은 p-타입 불순물로 도핑된다. 상기 임계 조정 임플란트는 상기 반도체 기판(102)보다 더욱 과도핑된 영역(402)을 제공한다. 상기 기판은, 예를 들면, 실리콘으로 형성될 수 있고 p-타입 불순물로 기판 자체가 도핑될 수 있다.
전하-트래핑 유전층(404)은 반도체 기판(102) 위에 놓여진다. 상기 전하-트래핑 유전층(404)은 일반적으로 3개의 분리 층들, 즉, 제1 절연층(406), 전하-트래핑층(408) 및 제2 절연층(410)으로 구성될 수 있다. 상기 제1 및 제2 절연층들(406)(410)은 전형적으로 실리콘 이산화물(SiO2)과 같은 산화물 유전체로 형성되고 상기 전하-트래핑층(408)은 일반적으로 실리콘 질화물(SixNy)과 같은 질화물 유전체로 형성된다. 상기 산화물-질화물-산화물 구성은 편의상 ONO 층으로 일반적으로 지칭된다. 대안으로, 다른 타입들의 전하-트래핑층들이 이용될 수 있음과 아울러 본 발명의 범위 이내에 속하는 것으로 생각된다.
상기 전하-트래핑 유전층(404)의 아래에 놓이는 제1 및 제2 전도성 비트라인들(412)(414)이 도 4에 도시되어 있다. 임의의 개수의 이러한 비트라인들이 상기 반도체 기판(102) 내부에 구현될 수 있음과 아울러, 이러한 비트라인들이 도 3에 도시된 비트라인들(304)과 도 2에 도시된 208 내지 212의 비트라인들에 해당할 수 있음을 유의해야 할 것이다. 상기 비트라인들은 비소와 같은 임플란트되는 n-타입 물질로 형성되고 어떤 예들에서는 산화물 부분(미도시)을 포함할 수 있다. 제1 및 제2 전도성 비트라인들(412)(414)은 유효 길이(Leff)만큼 이격되어 그들 사이에 채널 영역(416)을 정의한다.
전도성 워드라인들(418)은 유사하게 상기 전하-트래핑 유전층(404)의 위에 놓이는 것으로 도시된다. 임의의 개수의 이러한 워드라인들이 상기 유전층(404) 위에 형성될 수 있음과 아울러, 이러한 워드라인들이 도 3에 도시된 워드라인들(302)과 도 2에 도시된 206의 워드라인에 해당할 수 있음을 유의해야 할 것이다. 상기 워드라인들은 예를 들면 폴리실리콘(polysilicon) 물질로 형성될 수 있고, 상기 폴리실리콘 물질은 상기 유전층(404) 위에 배치되어 패터닝 및 에칭될 수 있다.
위치들(420)(422)은, 개별적인 전하들 또는 데이터의 비트들이 상기 메모리(400)의 셀들 중 하나에 저장될 수 있음을 일반적으로 나타내고, 이러한 위치들은 예를 들면 위치들(도 2에서 215 내지 222)에 해당할 수 있다. 상기 채널(416)은 유효 길이(Leff)를 구비함과 아울러 상기 비트들(420)(422)은 이 유효길이가 감소하는 것처럼 더욱 가깝게 될 것임을 유의해야 할 것이다. 이러한 것과 같이, 상기 비 트들이 서로에게 너무 가까이 있다면, 상기 비트들 자체는 서로를 간섭 및/또는 변질시킬 수 있고 하나의 비트 상에서 수행되는 동작들이 다른 비트에 영향을 줄 수 있다.
양면 ONO 플래시 메모리 셀(450)은 따라서 구조(400) 내부에 정의된다. 이러한 메모리 셀은 예를 들면 도 2에 도시된 메모리 셀들(201-204)에 해당할 수 있음을 유의해야 할 것이다. 상기 전하-트래핑 유전층(404), 더욱 특히 상기 전하-트래핑층(408)은, 예컨대, 다중 레벨들 또는 비트 상태들이 위치들(420)(422)에 저장될 수 있게 함을 더 유의해야 할 것이다. 상기 전하-트래핑 층(408)은 자신이 비-전도성이기 때문에 이것을 가능하게 하고, 따라서 자신 안에 주입되는(예컨대, 워드라인 전압의 인가를 통해) 전하는 실질적으로 위치들(420)(422)로 국한되게 된다. 이에 상기 메모리 셀(450)(유사하게 이러한 셀들의 어레이)이 더 많은 양의 데이터를 저장하게 된다. 예를 들면, 4개의 상이한 전하들(예컨대, 1,2,3 및 4)이 2-비트 위치들(420)(422) 각각에 저장될 수 있다면, 상기 셀(450)은 16개의 상이한 비트 상태들(예컨대, 1-1,1-2,1-3,1-4,2-1,2-2,2-3,2-4,3-1,3-2,3-3,3-4,4-1,4-2,4-3 및 4-4)을 가질 수 있다.
도 5는 이중 비트 위치들(506)(508)에서 가변 양의 전하를 저장하기 위한 셀의 성능을 보여주는 양면 ONO 플래시 메모리 셀(500)의 횡단면도이다. 상기 메모리 셀(500)은 예컨대, 도 2에 도시된 상기 메모리 셀들(201-204) 및 도 4에 도시된 상기 메모리 셀(450)에 해당될 수 있음을 유의해야 할 것이다. 상기 셀(500)은 2개의 유전층들(516)(518) 사이에 삽입된 전하-트래핑 층(512)을 포함하는 전하-트래핑 유전층(510)을 포함한다. 상기 전하-트래핑 층(512)은 질화물 기반 물질들과 같은 실질적으로 하나 이상의 비-전도성 물질들로 형성된다. 상기 유전층들(516)(518)은 산화물 기반 물질들과 같은, 하나 이상의 전기적 절연 물질들로 유사하게 형성된다. 상기 전하-트래핑 유전층(510)의 층 구조에 대한 상기 층은 종종 ONO 층으로 지칭되게 된다.
상기 전하-트래핑 층(510)은 예를 들면, 실리콘 또는 다른 반도체 물질로 형성될 수 있는 기판(520) 위에 형성된다. 상기 기판(520)은 자신의 전기적인 특성들을 변경하도록,예컨대, 붕소와 같은 p-타입 불순물로 선택적으로 도핑될 수 있다. 도시되는 예에서, 상기 기판(520)은 제1 비트라인 확산(522) 및 제2 비트라인 확산(524)을 포함하는 비트라인 확산들 또는 비트라인들을 매립했다. 도 2에 도시된 상기 비트라인 확산들(522)(524)은, 예를 들면, 임플란트되는 n-타입 불순물에 의해 형성될 수 있고, 도 2에 도시된 비트라인들(208-212)과 아울러, 도 4에 도시된 매립된 비트라인들(412)(414)에 해당될 수 있다. 채널(528)은 상기 제1 비트라인 확산(522)과 상기 제2 비트라인 확산(524) 사이에 상기 기판 내에 정의된다.
상기 전하-트래핑 유전층(510)의 상기 상부 유전층(516) 위를 덮는 것은 게이트(530)이다. 이 게이트(530)는 폴리실리콘 물질로 형성되어, 예컨대, n-타입 불순물(예컨대, 인(phosphorus))로 도핑되어서, 자신의 전기적인 동작을 변경할 수 있다. 상기 게이트는, 예컨대, 도 2에 도시된 워드라인들(206)과, 도 4에 도시된 워드라인(418)에 해당할 수 있다. 상기 게이트(530)는 전압이 상기 셀(530)에 인가될 수 있도록 하여, 상기 비트라인 확산들(522)(524)의 전기적인 접속들에 따라, 각 전하들이 위치들(506)(508)에서 상기 셀 내에, 다른 것들 사이에, 저장될 수 있도록 한다.
양면 ONO 플래시 메모리 셀(500)은 일반적으로 대칭이고, 따라서 비트라인 확산들(522)(524)은 동작(acting) 소오스 및 드레인으로서 상호 교환 가능하다. 따라서, 프로그래밍을 위한 우 비트 위치(508)에 대하여 상기 제1 비트라인 확산(522)은 소오스로서 동작할 수 있고 제2 비트라인 확산(524)은 드레인으로서 동작할 수 있다. 마찬가지로, 프로그래밍을 위한 좌 비트 위치(506)에 대하여, 제2 비트라인 확산(524)은 소오스로서, 제1 비트라인 확산(522)은 드레인으로서 동작할 수 있다. 상기 셀(500)은 상기 게이트(530) 및 동작(acting) 드레인 영역의 양단에 전압을 인가함과 아울러 동작 소오스 영역을 접지와 접속함으로써 프로그래밍될 수 있다.
상기 셀(500)을 프로그래밍할 때, 상기 동작 드레인 영역은 전형적으로 상기 동작 소오스보다 큰 전위로 바이어스된다. 상기 게이트 바이어스의 결과로서, 높은 전계가 상기 전하 트래핑 층(512) 양단에 인가된다. "뜨거운 전자 주입(hot electron injection)"으로서 알려진 현상으로 인해, 전자들이 동작 소오스 영역으로부터 하부 유전층(518)을 통해 흘러서, 위치들(506 또는 508)에서 상기 전하 트래핑 층(512)에 트래핑되게 된다. 제2 비트가
상기 동작 소오스 및 드레인을 반대로 함과 아울러 제어 게이트(530)에 바이어스를 인가함으로써 교대의(alternate) 위치(508 또는 506)로 프로그래밍될 수 있음을 유의해야 할 것이다.
예를 들어, 게이트(530)에 프로그래밍 전압을 인가함과 아울러 제2 비트라인(522)에 드레인 전압을 인가함으로써, 좌 비트 위치(506)가 프로그래밍될 수 있고, 여기서 제2 비트 라인(522)은 좌 위치(506)를 위한 동작 드레인이다. 좌 비트 위치(506)를 프로그래밍하기 위한 동작 소오스인 제1 비트라인(524)은 접지에 연결될 수 있거나, 상이한 전압 레벨에 바이어스될 수 있다. 상기 인가되는 전압들은 유전층들(518)(516)을 통해 또한 전하-트래핑 층(512)을 통해 수직 전계를 생성하고, 제1 비트라인 확산(522)으로부터 제2 비트라인 확산(524)으로 채널(528)의 길이 양단에 수평 전계를 생성한다. 소정의 전압에서, 상기 채널(528)은 전도되어, 전자들이 동작 소오스(여기 예에서는, 제1 비트라인 확산 (524))를 빠져 나와서, 동작 드레인(여기 예에서는, 제2 비트라인 확산(522))을 향해 가속하기 시작한다.
전자들이 상기 채널(528)의 길이를 따라 이동함에 따라, 상기 전자들이 에너지를 얻어서, 충분한 에너지에 도달하면, 상기 전자들은 하부 유전층(518)의 전위 장벽 위로 점프하여 전하-트래핑 층(512)으로 가고, 여기에서 상기 전자들은 트래핑되게 된다. 이러한 구조에서 전자들이 전위 장벽을 점핑하는 확률은 제1 비트라인 확산(522)에 인접하는 좌 비트 위치(506)의 영역에서 최대이고, 여기서, 전자들이 최대 에너지를 획득한다. 이러한 가속된 전자들은 뜨거운 전자들이라고 명명되고, 일단 전하-트래핑 층(512)으로 유입되면, 좌 비트를 위해 나타내지는 일반 영역(general area) 근처에 머무르게 된다. 상기 트래핑된 전자들은 상기 전하-트래핑 층(512)의 낮은 전도성 및 그 안의 낮은 수평 전계 때문에 일반적으로 국소적으로 남아 있는 경향이 있다. 우 비트 위치(508)의 프로그래밍도 유사하나, 제1 비트 라인(524)이 동작 드레인으로서 동작하고 제2 비트라인(522)이 동작 소오스로서 동작한다.
판독 동작에 대해서, 소정 전압 바이어스가 상기 셀(500)의 동작 소오스 및 동작 드레인 양단에 인가된다. 상기 셀의 상기 동작 드레인은 비트라인이고, 이 비트라인은 바이트 또는 워드 그룹에서 다른 셀들의 드레인들에 연결될 수 있다. 이때 전압이, 전류가 상기 동작 드레인으로부터 상기 동작 소오스로 통하게 하도록, 상기 메모리 셀(500)의 게이트(530)(일례로, 워드라인)에 인가된다. 그 결과로서 초래된 전류(결과적 전류)가, 상기 셀에 저장된 데이터의 값에 관하여 결정이 수행됨으로써 측정된다. 예를 들면, 상기 전류가 소정의 임계치보다 크면, 상기 비트는 프로그래밍되지 않았거나 논리적인 1로 간주되고, 반면, 상기 전류가 소정 임계치보다 작으면, 상기 비트는 프로그래밍되었거나 논리적인 0으로 간주된다. 제2 비트는, 상기 동작 드레인 및 상기 동작 소오스를 위해 상기 제1 및 제2 비트라인 확산들(522)(524)의 동작을 반대로 함으로써 판독될 수 있다.
상기 셀(500)의 좌 비트 위치(506) 및 우 비트 위치(508)를 프로그래밍하기 위해 사용되는 전압들이 더욱 긴 시간 주기 동안 증가되거나 유지된다면, 이러한 위치들에 저장되는 상기 전자들의 개수 또는 전하량은 증가될 수 있거나 또는 그 반대로 변할 수 있음을 유의한다. 이것은 상기 셀(500)이 추가적인 데이터 저장을 위해 사용될 수 있게 해 준다. 예를 들면, 상이한 전하량은 상이한 프로그래밍 상태들에 해당될 수 있다. 도시된 예시에서, 일례로, 좌 비트 위치(506) 및 우 비트 위치(508) 모두는 4개의 상이한 상태들 또는 레벨들, 즉, 1,2,3 및 4을 가진다고 할 수 있다. 레벨 1은 위치들이 공백인 또는 프로그래밍되지 않은(비-프로그래밍(un-programmed)) 상황에 해당하고, 레벨들 2, 3 및 4는 저장된 전하의 증가된 양에 각각 해당한다. 좌 비트 위치(506), 일례로, 레벨 2는 저장된 전하의 상대적으로 작은 양(540)에 해당할 수 있고, 반면 레벨 3 및 레벨 4는 저장된 전하의 점점 더 큰 양(542)(544)에 해당할 수 있다.
도 6은 메모리 셀의 좌 및 우 비트들이 각각 4개의 상이한 상태들 중 하나가 될 수 있는 상황에 해당하는 도표(600)이다. 특히, 도표(600)의 제1 칼럼(602)은 상이하게 프로그래밍된 구성에서 좌 비트의 상태를 보여 주고, 반면 제2 칼럼(604)은 상기 셀에 대해 동일하게 프로그래밍된 구성에서 우 비트의 상태를 보여 준다. 제3 칼럼(606)은 좌 비트가 실제적으로 무엇인지를 보여주고, 반면 제4 칼럼(608)은 우 비트가 실제적으로 무엇인 지를 보여 준다. 이것은, 예를 들면, 상기 비트들에 대한 논리 레벨들에 해당할 수 있다. 마지막으로, 제5 칼럼(610)은 판독이 좌측으로부터 이루어진 경우를 나타내고, 반면 제6 칼럼(612)은 판독이 우측으로부터 이루어진 경우를 나타낸다.
도 5를 다시 참조하면, 각 위치들(506)(508)에 저장된 전하량은 판독 동작 동안에 동작 소오스(522,524)와 동작 드레인(524,522) 사이에 흐르는 전류량에 영향을 미치고, 이러한 전류가 흐르도록 해 주는 데 필요한 문턱 전압(Vt)에도 영향을 미침을 유의해야 한다. 따라서, 저장된 비트들의 레벨은, 해당 인가 문턱 게이트(워드라인) 전압들 뿐만 아니라 드레인 소오스 간 전류들을 검사함으로써 결정될 수 있다. 특히, 낮은 전류들 및 높은 게이트 전압들은 더욱 높은 비트 레벨들을 나 타낼 수 있다. 따라서, 제1, 제2, 제3 또는 제4 범위들 이내에 속하는 측정된 전류들 및/또는 문턱 전압들은, 일례로, 상기 저장된 비트에 대해 레벨 1, 레벨 2, 레벨 3 또는 레벨 4로 각각 나타낼 수 있다.
그러나, 상기 전하-트래핑 층(512)이 실질적으로 비-전도성이고 그 안에 트래핑된 전자들이 실질적으로 영역들(506 또는 508) 이내에 국소적으로 남아있다 하더라도, 상보 비트 교란의 효과는, 이중 비트들이 540,, 542 및 544와 같은 상이한 레벨들로 프로그래밍될 수 있는 경우에서, 더욱 큰 정도로 나타날 수 있음을 더 유의해야 한다. 예를 들면, 좌 비트 위치(506)가 프로그래밍되지 않거나(비-프로그래밍되거나)(레벨 1) 단지 약간 프로그래밍(slightly programmed)(레벨 2)되고 우 비트 위치(508)는 고도로 프로그래밍(highly programmed)(레벨 4)되면, 상기 우 비트를 프로그래밍하기 위해 사용되는 전하는 상기 좌 비트로부터의 전류를 감소시켜, 상기 좌 비트가 의도된 것보다 더 높은 레벨로 판독되고, 더 정확히 말하면 상기 좌 비트를 판독하기 위해 필요한 문턱 전압(Vt)이 폭등하여, 이 Vt가 상기 좌 비트의 실제적인 레벨 1 또는 레벨 2보다 오히려 레벨 3을 더욱 나타내게 된다. 유사하게, 상기 좌 비트 상의 전하는 의도된 것보다 더 낮은 전류로 상기 우 비트가 판독되게 하고, 더 정확히 말하면 상기 우 비트를 판독하기 위해 필요한 상기 문턱 전압이 폭등하여 이 Vt가 더욱 높은 Vt 레벨 비트를 더욱 나타낸다.
도 7은 셀 내부의 이중 비트들이 4개의 상이한 레벨들로 프로그래밍될 수 있음과 아울러 셀들 상의 전하들이 서로에게 영향을 줄 수 있는 상황을 보여주는 그래프(700)이다. 밀리-볼트(mV)로 측정되는 제1 비트 또는 좌 비트를 위한 문턱 전 압(Vt) 허용범위(margin)는 x-축 상에 기입되고, 반면 특정 Vt의 발생의 분포 또는 개수가 로그 눈금 상의 y-축 상에 기입된다. 상기 그래프(700)는, 제1 비트 또는 좌 비트가 프로그래밍될 수 있는 4개의 상이한 레벨들에 해당하는 4개의 상이한 예시적인 곡선의 그룹(702)(704)(706)(708)을 포함한다. 상기 그룹들의 각각은, 상기 우 비트의 레벨이 변경(예컨대, 증가)되는 것처럼 상기 좌 비트를 위한 Vt에서의 이동(shift)을 나타내는 복수의 곡선들을 포함한다.
예를 들면, 그룹(702)은 1-2,1-3 및 1-4의 상태들의 프로그래밍에 각각 해당하는 3개의 곡선들(712)(714)(716)로 이루어지고, 이것은 예를 들면, 공백인 상기 좌 비트와 3개의 상이한 상태들에 대해 프로그래밍되는 상기 우 비트에 해당할 수 있다. 상기 우 비트가 더욱 강력하게 프로그래밍되면, 상기 좌 비트(그룹(702)에서 곡선들(712,714,716) 모두가 레벨 1(공백(blank))인 상태임)를 위한 Vt의 값들의 범위가 증가되는 것으로 보인다. 곡선(712)에서, 예를 들면, 제1 비트 또는 좌 비트는 레벨 1로 프로그래밍되고 제2 비트 또는 우 비트는 레벨 2(예컨대, 1-2)로 프로그래밍되는 경우, 상기 좌 비트를 위한 Vt의 값은 약 3000 ~ 약 3500 밀리-볼트 공백 Vt(공백 문턱 전압 Vt)의 범위 이내에 속한다. 그러나, 곡선(716)에서, 상기 우 비트가 레벨 4(예컨대, 1-4)로 프로그래밍되는 경우, 상기 좌 비트를 위한 Vt 값들의 범위는 위쪽으로(upwards) 이동되어 원래의 공백 Vt보다 더욱 높다. 상기 좌 비트에 대한 Vt에서의 이러한 이동은 상기 우 비트(레벨 4로 프로그래밍됨)의 문턱 전압 Vt(ΔVt= 레벨 4에 대한 프로그래밍 Vt - 공백 Vt)에서의 변경의 함수(function)이거나, 혹은 우 비트(레벨 4임)의 ΔVt 레벨의 프로그래밍의 함수+공 백 Vt와 동일하다.
좌 비트가 레벨들 2, 3 및 4로 프로그래밍되고 우 비트가 프로그래밍된 레벨들 1, 2, 3 및 4를 통해 순환하는 경우에서, 극적이지는 않지만, 유사한 이동들이 발생함을 유의한다. 이것은 그룹들(704)(706)(708)에서 각각 보여 질 수 있다. 더욱 중요하게, 이러한 이동들은 범위들이 오버랩되게 할 수 있다. 예를 들면, 좌 비트가 레벨 2로 프로그래밍되는 그룹(704)과 좌 비트가 레벨 3으로 프로그래밍되는 그룹(706) 사이에 약간의 오버랩(예컨대, 2x 분포들(704)이 3x 분포 Vt 영역(706)과 오버랩됨)이 있는 것으로 여겨질 수 있다. 따라서, 레벨 3 비트들의 이러한 무리에서의 Vt 이동은 좌 비트가 레벨 3이 되어야만 할 때 레벨 2로 (잘못)해석되게 할 수 있고 또한 그 반대의 경우도 같다(예컨대, 3-2 또는 3-3 (혹은 3x) 대신에 2-2(또는 2x)로 해석되는 경우 또는 그 역의 경우도 같음).
따라서, 양면 ONO 플래시 메모리 셀의 비트들의 프로그래밍된 레벨을 더욱더 정확하게 결정하도록 하는 기술이 요구됨을 유의해야 한다. 도 8A, 도 8B 및 도 8C를 참조하면, 양면 ONO 플래시 메모리 셀에서 비트의 프로그래밍된 레벨을 용이하게 결정하도록 하는 방법(800)이 도시된다. 상기 방법(800)이 도시되고 이후에 동작들(act) 또는 이벤트들의 시리즈로서 설명된다 하더라도, 본 발명은 이러한 동작들 또는 이벤트들의 도시된 순서에 의해 국한되지 않음을 유의해야 할 것이다. 예를 들면, 어떤 동작들은, 여기에 도시 및/또는 설명된 상기 동작들과는 별개로 다른 동작들 또는 이벤트들과 함께, 상이한 순서로 및/또는 동시에 발생할 수 있다. 게다가, 본 발명의 하나 이상의 양상들에 따른 방법을 구현하도록, 도시된 단계들 모두를 요구하는 것은 아니다. 추가적으로, 하나 이상의 동작들은 하나 이상의 별도의 동작들 또는 단계들에서 실행될 수 있다.
상기 방법에서, 트랜스컨덕턴스(Gm)로서 알려진 메트릭(metric)이 비트 레벨의 결정시 참조된다. 트랜스컨덕턴스는 트랜스컨덕턴스 자신이 드레인 전류, 게이트 전압 등과 같은 단독의 다른 메트릭보다 비트 상태들을 보다 높게 분석하기 때문에 사용된다. 이러한 Gm 특징들은 ONO 플래시에 따라 달라지고 따라서 상기 ONO 플래시의 전하 프로파일에 관련된다. 기존의 비교 회로들은 비트 상태들 사이의 드레인 전류 및 문턱 전압(Vt)에서의 작은 차이 때문에 잘 동작하지 않는다. 추가적인 예로, 판독 동작을 위한 드레인 전류들 및 문턱 게이트 전압들은 매우 작을 수 있고(예컨대, 마이크로-암페어 및 밀리-볼트의 순서로 각각), 저장된 전하량의 정확한 지시(indication)를 산출할 때 어려운 점들이 있을 수 있다. 예를 들면, 오류의 불확실성 및/또는 허용 범위는 측정의 정확성에 실질적으로 강한 영향을 주어서, 신뢰성있고 통찰력있게 데이터를 분석하는 것이 어렵게 된다.
그러나, 인가된 게이트 전압에서의 변경들에 의존하는 드레인 전류에서의 변경들(트랜스컨덕턴스 메트릭이 됨)은, 더욱 정확한 결정들이 행해 질 수 있는 데이터의 더욱 정제된(refined) 범위를 산출한다. 더욱더 특히, 상이한 비트 레벨들에 해당하는 상이한 트랜스컨덕턴스 값들 사이에 더욱 큰 차이점들이 존재할 수 있다. 이것은 더욱더 정확하게 비트의 상태를 식별하는 것을 더욱 용이하게 해 준다. 트랜스컨덕턴스(Gm)는, 드레인 전류 대 게이트 전압 곡선 상의 작은 구간에 걸친 게이트 전압에서의 변경에 대한 드레인 전류에서의 변경의 비율, 또는 Gm=ΔIds/Δ Vgs 이다. 게이트 전압에서의 상기 변경이 점점 작아짐에 따라, 상기 값은 소정 포인트에서 상기 곡선에 접하는 라인의 슬로프에 접근한다. 이러한 라인의 상기 슬로프는 소정 게이트 전압 및 드레인 전류에 대한 이론상의 트랜스컨덕턴스를 나타낸다.
처음으로, 상기 방법은 단계 802에서 시작하는바, 여기서 복수의 레퍼런스 셀들이 프로그래밍되어 각 이중 비트 셀들 내부의 적어도 하나의 면이, 판독될 코어 비트와 같은 동일한 레벨(예컨대, 2x, 3x, 4x로)로 프로그래밍된다. 이러한 셀이 사실은 프로그래밍되지 않으나 오히려 2개의 프로그래밍되지 않은 또는 공백인 비트들을 갖기 때문에 1-1 또는 1-x는 일반적으로 사용되지 않음을 유의해야 한다. 단계 804에서, 게이트 전압은, vgate1 목표 레퍼런스(예컨대, 레벨 2)로 프로그래밍된 비트(들)을 갖는 레퍼런스 셀에 인가된다. 이때 단계 806에서 각 비트들에 대해 전류를 판독하고, 이러한 전류들이(만일, 상기 전류들이, 예를 들면, 레벨 2와 같은 동일한 레벨로 프로그래밍된 다중 레퍼런스 비트들로부터 나온 것이라면) 평균 되어져서 vgate1 목표 전류를 얻게 된다. 여기서 참조되는 전류의 판독은 일반적으로 드레인 소오스 간 전류(Ids)의 판독을 의미함을 유의해야 할 것이다.
단계 810에서, vgate1 목표 레퍼런스 전류가 약 1 에서 약 5 마이크로-암페어까지의 사이에 있는지 아닌 지에 관하여 결정이 행해진다. 만약 아니라면, 이때 단계 812에서 상기 인가된 게이트 전압은 증가되고(예컨대, 약 0.1 볼트만큼) 상기 방법은 상기 단계 804로 리턴하여 새로운 vgate1 목표 레퍼런스 전류가 확인될 수 있다. 상기 vgate1 목표 레퍼런스 전류가 약 1에서 약 5 마이크로-암페어까지의 사 이에 어딘가에 있는 것으로 단계 810에서 결정되면, 이때 상기 방법은 단계 814로 전진하여, vgate1이 상기 단계 804에서 가장 최근에 인가되었던 전압과 동일한 것으로 명명되고 상기 가장 최근에 획득된 전류(예컨대, 약 1 ~ 약 5 마이크로-암페어 사이에 위치함)가 레퍼런스 vgate1 전류로서 지정된다. 상기 방법은 이때 단계 816으로 진행하고 여기서 vgate1은 2개 비트 레퍼런스 셀(레벨 1로 프로그래밍된(프로그래밍되지 않은) 하나의 비트와 레벨 4로 프로그래밍된 다른 하나의 비트를 가짐)의 공백 비트로 인가되어, 상기 레퍼런스 비트의 결과적 공백 전류가 판독된다. 단계 818에서, 공백 레퍼런스 전류는, 상기 단계 814로부터의 상기 레퍼런스 vgate1 전류와 상기 단계 816으로부터의 상기 레퍼런스 비트의 상기 공백 전류와의 합의 절반으로 결정된다. 이 시점에서, 트랜스컨덕턴스 결정을 위한 제1 "좌표" 또는 레퍼런스 포인트가 존재한다.
단계 820에서, 판독될 코어 비트와 동일한 레벨로 비트들이 프로그래밍되도록 하는 상이한 레퍼런스 셀들에게 vgate1이 인가된다. 단계 821에서, 상기 전류들이 양 비트들에 대해 기록되고 상기 각 전류들이 평균되어 레벨 2 레퍼런스 전류, 레벨 3 레퍼런스 전류 및 레벨 4 레퍼런스 전류가 획득된다. 다중 2개 비트 셀들이 이러한 전류들을 얻기 위해 사용될 수 있음을 유의해야 할 것이다. 예를 들면, 복수의 2x 셀들이 측정되어 그들의 각 전류들 모두가 평균되어져서 레벨 2 레퍼런스 전류가 획득될 수 있다. 유사하게, 복수의 3x 셀들 및 4x 셀들이 레벨 3 및 레벨 4 레퍼런스 전류들을 각각 얻기 위해 사용될 수 있다. 단계 822에서, vgate1이 약 0.5 볼트만큼 증가되고 단계 820에서 프로그래밍된 레퍼런스 셀들에게 인가된다. 사실은, 단계 822에서 사용된 상기 레퍼런스 셀들은 상기 단계 820에서 사용된 것들과 동일하다. 이때, 단계 823에서 전류들이 상기 단계 821에서와 같이 상기 셀들로부터 판독되고 평균되어져서, 증가되는 vgate1에 대한 증가되는 레벨 2, 레벨 3 및 레벨 4 레퍼런스 전류들이 획득된다.
단계 824에서, 상기 단계 823으로부터의 상기 증가된 레벨 2, 레벨 3, 레벨 4 및 레벨 4 레퍼런스 전류들로부터 레벨 2, 레벨 3 및 레벨 4에 대해 상기 단계 821로부터의 vgate1 레퍼런스 전류들을 감산함으로써, 각 레퍼런스 전류 슬로프들이 결정된다. 예를 들면, 레벨 2 레퍼런스 전류 슬로프는, 상기 단계 823에서 획득된 상기 증가된 레벨 2 레퍼런스 전류로부터 상기 단계 821에서 획득된 상기 레벨 2 레퍼런스 전류를 감산함으로써 결정된다. 이때 단계 826에서, 레벨 2 및 레벨 3 레퍼런스 전류 슬로프들 사이의 차가 약 7~10 마이크로-암페어 사이에 속하는 지, 레벨 3 및 레벨 4 레퍼런스 전류 슬로프들 사이의 차가 약 7~10 마이크로-암페어 사이에 속하는 지 또는 레벨 4 레퍼런스 전류 슬로프가 약 2~5 마이크로-암페어 사이에 속하는 지에 대하여 결정이 이루어진다. 이러한 조건들 모두가 참(true)이 아니면, 단계 828에서 상기 증가된 vgate1은 약 100 밀리-볼트만큼 더 증가시키고 상기 방법은 상기 단계 823으로 리턴하여 새로운 레퍼런스 전류 슬로프들이 결정될 수 있도록 한다.
현재, 각 트랜스컨덕턴스 레퍼런스 값들은 상이한 비트 레벨들(즉, 레벨 2, 레벨 3 및 레벨 4)에 대해 존재한다. 인가된 전압에서의 변경들에 따른 드레인 전류에서의 각 변경들을 비교함으로써 상기 단계 824에서 결정되었던 상이한 레벨들 에 대한 각 레퍼런스 전류 슬로프들이 존재한다. 특히, 상기 Gm 값들은, 각 레퍼런스 전류들과 해당 증가된 레퍼런스 전류들(예컨대, ΔIgs) 사이의 차를 획득함으로써 결정되었는바, 여기서 상기 레퍼런스 전류들은 제1 문턱 전압(vgate1)에서 획득되었고 상기 각 증가된 레퍼런스 전류들은 상기 증가된 문턱 전압(증가된 vgate1)에서 획득되었다. 상이한 레벨들에 대한 상기 각 트랜스컨덕턴스 레퍼런스 값들 또는 범위들이 충분히 분리되어 전위의 오버랩이 완화될 수 있게 하기 위해 단계 826에서의 결정이 시도된다.
이러한 식으로, 트랜스컨덕턴스의 메트릭이 비트 레벨을 식별하기 위해 사용될 때(예컨대, 단계 842에서), 비트가 잘못 식별되거나 잘못 판독될 가능성을 상당히 낮추게 된다.
단계 826에서 하나 이상의 조건들이 참이면, 상기 방법은 단계 830으로 진행되며, 여기서, vgate2는 상기 단계 823에서 인가된 가장 최근 증가된 vgate1의 값과 동일한 것으로 여겨진다. vgate2는 또한 레벨 2, 레벨 3 및 레벨 4를 쉽게 서로 구별할 수 있도록 레벨 2, 레벨 3 및 레벨 4 레퍼런스 전류들 사이가 충분히 분리되도록 영향을 주는 소정의 일정 값이 될 수 있다. 이러한 상황에서, 레퍼런스 전류 슬로프들/트랜스컨덕턴스 값들은, 상이한 레벨 2, 레벨 3 및 레벨 4에 대한 vgate2 레퍼런스 전류 값들로부터 상이한 레벨 2, 레벨 3 및 레벨 4에 대한 vgate1 레퍼런스 전류 값들을 감산하는 것과 같은, 이전과 유사한 방식으로 결정될 수 있다.
이때, 단계 832에서, 코어 메모리 셀에서 특정 비트의 상기 레벨을 판독하기 위해, vgate1이 상기 셀에 인가되고 결과적 코어 전류는 상기 비트에 대해 기록된다. 단계 834에서, 상기 특정된 코어 비트 전류가 상기 단계 818에서 획득된 공백 레퍼런스 전류보다 더 크거나 동일한 지에 대해 결정이 행해진다. 상기 단계 834에서의 상기 결정이 참이 아니면, 상기 방법은 단계 838로 진행하여 vgate2가 상기 셀에 인가되고 상기 전류가 관심의 상기 비트에 대해 판독된다. 그러면, 단계 840에서, 상기 코어 전류 슬로프를 확인하기 위해, 단계 832(여기서 vgate1이 상기 셀에 인가되었다)에서 획득된 상기 코어 비트 전류가 이러한 vgate2로부터 감산된다. 이러한 식으로, 트랜스컨덕턴스 값은, 단계 840에서 상기 코어 비트에 대해, 즉, 인가된 전압에서의 변경에 따라 변하는 드레인 전류에서의 변경에 대해 획득된다. 더욱더 특히, 이 값은 vgate1에서 상기 단계 832에서 획득된 드레인 전류와 vgate2에서 상기 단계 838에서 획득된 드레인 전류 사이의 차를 찾아냄으로써 결정된다.
이때 관심의 상기 비트의 레벨은, 상기 코어 전류 슬로프로부터 감산된 레벨 2 레퍼런스 전류 슬로프, 상기 코어 전류 슬로프로부터 감산된 레벨 3 레퍼런스 전류 슬로프 및 상기 코어 전류 슬로프로부터 감산된 레벨 4 레퍼런스 전류 슬로프의 최소 절대 값을 찾아냄으로써 단계 842에서 결정된다. 단계 842에서의 상기 결정은, 상기 단계 840에서 결정된 상기 비트에 대한 트랜스컨덕턴스를 상기 단계 824에서 결정된 각 레퍼런스 트랜스컨덕턴스 값들과 필수적으로 비교한다. 따라서 상기 코어 비트의 레벨은, 가장 가까운 레퍼런스 값, 더 정확히 말하면 상기 비트에 대한 상기 트랜스컨덕턴스 값과 상기 레퍼런스 트랜스컨덕턴스 값 사이의 가장 작은 차를 산출하는 상기 레퍼런스 값을 찾아냄으로써, 결정된다.
상기 비트의 값이 일단 결정되었으면, 상기 프로세스는 상기 셀에서의 다른 비트에 대해 종료 또는 반복될 수 있고, 다른 셀들에서의 비트들에 대해서도 마찬가지다. 그러나, 단지 단계 832에서 단계 842까지의 동작들은 가상 접지 ONO 플래시의 값 또는 다른 셀들에서의 다른 비트들의 값을 결정하기 위해 반복될 수 있다. 이것은, 셀룰라 구성에서의 변화들(비트 성능/전하 저장에 영향을 갖는다)이 동일한 셀에 걸쳐서 매우 작기 때문에, 상기 가상 접지 ONO 플래시에 대해 특히 진실이다. 게다가, 단계 843까지 이끄는 상기 동작들은 일반적으로 레퍼런스 데이터(예컨대, 레퍼런스 트랜스컨덕턴스 값들)의 획득에 속한다. 추가적으로, 상기 레퍼런스 전류들의 획득 및 단계 843까지 이끄는 모든 다른 동작들은 일반적으로 각 워드라인(예컨대, 104 코어 어레이의 하나)에 대해 반복될 수 있다. 아울러, 여기의 상기 논의된 상기 컨텍스트는 4개의 상이한 레벨들을 갖는 비트들에 관한 것인 반면, 본 발명은 상이한 레벨들의 개수에 대해 응용된다. 이것은, 레벨들의 개수가 임의가 되도록 고려될 수 있음과 아울러 저장된 전하량 사이에 충분히 검출될 수 있는 차이값에 단지 기초하기 때문에, 특히 사실이며, 여기서 상기 저장된 전하량은 연속적으로 오히려 점차적으로 일반적으로 증가한다.
본 발명이 하나 이상의 구현 형태들에 관하여 도시되고 설명되었다 하더라도, 동등한 변경들 및 수정들이 상기 명세서 및 첨부된 도면들의 판독 및 이해에 기초하여 이 기술 분야의 통상의 지식을 가진 자들에게 발생할 수 있다. 본 발명은 이러한 모든 수정들 및 변경들을 포함하고 다음의 청구항들의 범위에 의해 단지 국한된다. 상기 설명된 구성요소들(어셈블리, 디바이스들, 회로 등)에 의해 수행되는 다양한 기능들에 관하여, 이러한 구성요소들(component)을 설명하기 위해 사용된 용어들("수단"에 대한 참조를 포함)은, 여기에 보여진 본 발명의 예시적인 구현들에서 상기 기능을 수행하는 상기 설명된 구조에 구조적으로 동등하지 않다 하더라도, 다른 지시가 없다면, 상기 설명된 구성요소의 상기 설명된 기능(즉, 그것은 기능적으로 동등하다)을 수행하는 구성 요소에 해당하도록 의도된다. 추가적으로, 본 발명의 특정 특징이 몇 개의 구현들 중 단지 하나에 관하여 설명되었으나, 이러한 특징은 어떤 소정 또는 특정 응용을 위해 필요하고 유리하면 다른 구현들의 하나 이상의 다른 특징들과 결합될 수 있다. 게다가, 상기 상세한 설명 또는 특허청구범위에서 "구성한다(include)", "구비(having)", "구비한다(has)", "구비하여(with)" 용어들 또는 그들의 변형이 사용되는 정도에 대하여, 상기 용어들은 "포함한다(comprise)" 용어와 유사한 방식으로 포괄적인 의미를 갖는 것으로서 의도된다.
여기에 설명된 바와 같은 메모리 셀의 판독은 잘못된 또는 틀린 판독들을 완화하도록 데이터 저장 및 검색의 분야에서 사용될 수 있다.

Claims (10)

  1. 코어 메모리 셀의 비트의 프로그래밍 레벨을 결정하는 방법(800)으로서:
    상기 비트의 가능한 레벨들에 해당하는 복수의 레퍼런스 전류 슬로프들에 대해 상기 셀의 각 비트들에 대한 코어 전류 슬로프를 슬로프 비교하는 단계와; 그리고
    상기 슬로프 비교에 기초하여 상기 비트의 레벨을 결정하는 단계를 포함하는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  2. 제 1 항에 있어서,
    상기 슬로프 비교는 상기 코어 전류 슬로프로부터 상기 복수의 레퍼런스 전류 슬로프들을 감산하는(842) 것을 포함하는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  3. 제 2 항에 있어서,
    상기 비트의 레벨을 결정하는 단계는
    상기 코어 전류 슬로프로부터 감산된 상기 레퍼런스 전류 슬로프들에 대한 각 값들의 가장 낮은 값을 찾아내는(842) 것을 포함하는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  4. 제 3 항에 있어서,
    상기 셀의 상기 비트에 대한 코어 전류와 공백 레퍼런스 전류를 비-프로그래밍 비교하는 단계(834)와; 그리고
    상기 코어 전류가 상기 공백 레퍼런스 전류보다 더 크거나 또는 동일하면 상기 비트는 공백이라고 결정하는 단계(836)를 더 포함하는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  5. 제 4 항에 있어서,
    상기 코어 전류 슬로프를 결정하는 단계를 더 포함하여 구성되며, 상기 코어 전류 슬로프를 결정하는 단계는:
    제1 게이트 전압(vgate1)을 상기 셀에 인가하여 상기 비트에 대한 결과적인 전류를 판독(832)하고,
    제2 게이트 전압(vgate2)을 상기 셀에 인가하여 상기 비트에 대한 최종적인 전류를 판독(838)하고, 그리고
    vgate2에서의 상기 코어 전류로부터 vgate1에서의 상기 코어 전류를 감산(840)하는 것으로 이루어지는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  6. 제 5 항에 있어서,
    상기 레퍼런스 전류 슬로프를 결정하는 단계를 더 포함하여 구성되며, 상기 레퍼런스 전류 슬로프를 결정하는 단계는:
    상기 비트의 상이한 레벨들에 대하여 해당 증가된 레퍼런스 전류들로부터 각 레퍼런스 전류들을 감산(824)하는 것으로 이루어지는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  7. 제 6 항에 있어서,
    상기 각 레퍼런스 전류들을 결정하는 단계를 더 포함하여 구성되며, 상기 각 레퍼런스 전류들의 결정 단계는:
    상기 vgate1을 다중 셀들에서의 다중 레퍼런스 비트들에게 인가(820)하고, 여기서 상기 비트들은 상기 셀들에서 상기와 동일한 레벨로 프로그래밍되며;
    상기 각 셀들에서의 상기 비트들에 대한 상기 전류들을 판독(821)하고, 그리고
    상기와 동일한 레벨로 프로그래밍되는 상기 비트들에 대한 상기 전류를 평균(821)하는 것으로 이루어지는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  8. 제 7 항에 있어서,
    상기 각 증가된 레퍼런스 전류들을 결정하는 단계를 더 포함하여 구성되며, 상기 각 증가된 레퍼런스 전류들의 결정 단계는:
    증가된 vgate1을 다중 셀들에서의 다중 레퍼런스 비트들에게 인가(822)하고, 여기서 상기 비트들은 상기 셀들에서의 상기와 동일한 레벨로 프로그래밍되며,
    상기 각 셀들에서의 상기 비트들에 대한 상기 전류를 판독(823)하고, 그리고
    상기와 동일한 레벨로 프로그래밍된 상기 비트들에 대한 상기 전류들을 평균(823)하는 것으로 이루어지는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  9. 제 8 항에 있어서,
    상기 vgate1은, vgate1 목표 레퍼런스 레벨로 프로그래밍된 하나 이상의 비트들을 갖는 이중 비트 레퍼런스 셀에서 약 1 ~ 5 마이크로-암페어 사이의 평균 전류를 생성하는 전압인 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
  10. 제 9 항에 있어서,
    상기 vgate1에 의해 생성되는 상기 전류는 레퍼런스 vgate1 전류로서 참조되고, 상기 방법은,
    상기 공백 레퍼런스 전류를 결정하는 단계를 더 포함하여 구성되며, 상기 공백 레퍼런스 전류의 결정 단계는:
    vgate1을 이중 비트 레퍼런스 셀의 공백 또는 프로그래밍되지 않은 비트로 인가하는 단계와, 여기서 상기 다른 비트는 더 높은 레벨로 프로그래밍되며;
    상기 공백 레퍼런스 비트로부터 결과적 공백 전류를 판독하는 단계와; 그리고
    레퍼런스 vgate1 전류와 상기 레퍼런스 비트의 상기 공백 전류의 합의 절반을 취하는 단계로 이루어지는 것을 특징으로 하는 코어 메모리 셀의 비트의 프로그래밍 레벨 결정 방법.
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