CN101147201B - 非易失性半导体存储器及其读出方法、以及微处理器 - Google Patents

Abstract

提高读出速度。在由一个单元中具有两个存储区域的存储单元形成的存储单元阵列(1)中，将相对于相邻的两个位线对称的两个存储单元的外侧的存储区域的阈值设定为成对关系。字线选择电路(2)向与作为读出对象的两个存储单元连接的字线施加读出电压。另外，位线选择电路(3)向两个存储单元的紧邻外侧的两个字线施加接地电压，并且向内侧的两个位线施加规定的读出电压。在读出转换电路(4a)、(4b)、(4c)中，对通过字线选择电路(2)和位线选择电路(3)激活的各个存储单元中流过的漏极电流进行比较，并转换为一个数据。

Description

非易失性半导体存储器及其读出方法、以及微处理器

技术领域

本发明涉及非易失性半导体存储器及其读出方法、以及微处理器，特别涉及可以电写入和擦除的假想接地型的非易失性半导体存储器及其读出方法、以及安装有该非易失性半导体存储器的微处理器。

背景技术

以往，作为可以电写入和擦除的非易失性半导体存储器，浮栅型的假想接地非易失性半导体存储器得到了广泛的普及。

图7是表示以往的浮栅型的假想接地非易失性半导体存储器的结构的图。该图为AND型的一个示例。

浮栅型的假想接地非易失性半导体存储器的存储单元阵列由配置成矩阵状的浮栅型非易失性存储单元(以下，称为存储单元)m₁₁、m₁₂、…，在各个存储单元的行方向上连接的多个字线WL₁、WL₂、…，以及在列方向上连接的多个位线BL₁、BL₂、…构成。多个字线WL₁、WL₂、…按照每行与各个存储单元的栅极连接。另外，多个位线BL₁、BL₂、…与数据读出用的读出转换电路SA_o连接，该读出转换电路SA_o与参考单元m_R连接。

在数据读出处理中，读出存储单元的存储区域的阈值并与基准值进行比较，根据阈值是高于基准值的状态还是低于基准值的状态而转换为数据。当读出阈值时，向与被选择的地址相对应的字线和位线分别施加电压V_WL和V_BL。例如，当读出与字线WL₂和位线BL₄、BL₅连接的存储单元m₂₄的阈值时，向字线WL₂施加电压V_WL、向位线BL₄施加电压V_BL。另外，与位线BL₄夹持着存储单元m₂₄的相邻的位线BL₅与GND连接。由此，漏极电流I_do由于蓄积在存储单元m₂₄的浮栅上的电子数而改变。同样地，向参考单元m_R的字线WL_R施加电压V_WL、向位线BL_R施加电压V_BL，向相反一侧的源极线施加GND。读出转换电路SA_o通过存储单元m₂₄的漏极电流I_do是大于还是小于参考单元m_R的漏极电流I_dR来进行0或1的判定，输出数据输出DO_o。

另外，提出了如下的假想接地型半导体存储装置(例如，参照专利文献1)：通过同时对夹持着非选择存储单元的两个不同的存储单元进行读出，减少在非选择存储单元之间泄漏的电流，从而使消耗电流减少。

专利文献1：日本专利文献特开平7-57487号公报(段落号【0009】至【0011】，图1)。

发明内容

发明所要解决的问题

但是，浮栅型的假想接地非易失性半导体存储器存在着难以实现读出的高速化的问题。

在以往的浮栅型的假想接地非易失性半导体存储器中，读出转换电路SA_o根据存储单元的漏极电流与参考单元的漏极电流的电流差来进行0或1的判定。因此，如果存储单元的漏极电流与参考单元的漏极电流的电流差不够大，读出转换电路SA_o就无法进行判定。为了进行判定，可以对各自的电流进行放大，但由于在值稳定下来之前会与放大量成比例地耗费时间，因而读出速度变慢。另外，漏极电流不仅经由存储单元流入GND，在非选择的存储单元的方向上也流过电流I_dleak，因此通过以往的浮栅型的假想接地非易失性半导体存储器的结构，难以实现读出速度的高速化。另外还存在如下问题：为了通过读出转换电路SA_o进行判定而不能缺少用于生成比较用的漏极电流的参考单元，为此必须确保存储单元阵列面积。

与此相对，如果是使用两个位线，将其中的一个作为bit、另一个作为bit/，对上述位线的电流进行比较的结构，则不需要参考单元，当使用夹持着非选择存储器的两个不同的存储单元来进行操作时，将位于两个不同的存储器的外侧的列线接GND、将内侧作为bit、bit/，因此在接GND的列线的外侧不流过电流，从而可望提高读出速度。然而，当要应用于以往的浮栅型的假想接地非易失性半导体存储器时会产生如下问题：为了存储1位而需要两个存储单元，因此存储单元阵列面积增大。

本发明是鉴于以上问题而完成的，其目的在于提供一种可以在不增加存储单元阵列面积的情况下提高读出速度的非易失性半导体存储器及其读出方法。

用于解决问题的手段

为了解决上述课题，本发明提供图1所示的非易失性半导体存储器。本发明的非易失性半导体存储器具有：配置有非易失性存储单元的存储单元阵列1、形成行选择电路的字线选择电路2、形成列选择电路的位线选择电路3、以及生成读出数据的读出转换电路4a、4b、4c。

存储单元阵列1如下配置：由非易失性存储单元MC₁₁、MC₁₂、…形成阵列，该非易失性存储单元MC₁₁、MC₁₂、…分别连接在两个相邻的列线(图中为位线BL₁、BL₂、…，以下称为位线)之间，并且与一个行线(图中为字线WL₁、WL₂、…，以下称为字线)连接，一个单元中具有两个存储区域。各个存储单元的栅极与字线连接、源极/漏极分别与位线连接。在该存储单元阵列1中，在相对于相邻的位线对称的两个非易失性存储单元的两个存储区域中，预先将位于外侧的存储区域的阈值设定为成对关系。字线选择电路2选择与作为读出对象的两个非易失性存储单元连接的字线，施加规定的读出电压。在与作为读出对象的两个非易失性存储单元连接的位线中，位线选择单元3向连接在各个非易失性存储单元的紧邻外侧的位线施加接地电压，向内侧的位线施加规定的读出电压，从而使该非易失性存储单元中流过电流。读出转换电路4a、4b、4c对通过字线选择电路2和位线选择电路3激活的两个非易失性存储单元中流过的漏极电流进行比较，转换为一个数据并输出。

根据该非易失性半导体存储器，在由一个单元中具有两个存储区域的非易失性存储单元形成的存储单元阵列中，将相对于相邻的位线对称的两个非易失性存储单元各自所具有的外侧的存储区域的阈值设定为成对关系。当从阈值为成对关系的两个非易失性存储单元的外侧的存储区域读出阈值时，字线选择电路2选择与作为读出对象的两个非易失性存储单元连接的字线，施加规定的读出电压，位线选择电路3选择与该非易失性存储单元连接的紧邻外侧的位线而施加接地电压，并且选择内侧的位线而施加规定的读出电压。由此，激活作为读出对象的两个非易失性存储单元，流过与各个非易失性存储单元的外侧的存储区域的阈值相对应的漏极电流。在读出转换电路4a、4b、4c中，对两个非易失性存储单元中流过的漏极电流进行比较，转换为一个数据并输出。

另外，为了解决上述问题，提供一种可以电写入和擦除的假想接地型的非易失性半导体存储器的读出方法，该读出方法的特征在于，在通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接而形成的存储单元阵列中，在相对于相邻的列线对称的两个非易失性存储单元的所述两个存储区域中，将对于所述相邻的列线为外侧的存储区域的阈值设定为成对关系，行选择电路为了对作为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，向与所述两个非易失性存储单元连接的行线施加规定的读出电压，列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，并且向内侧的两个列线施加规定的读出电压，读出转换电路通过由所述行选择电路和所述列选择电路激活的所述两个非易失性存储单元的所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行比较，并转换为一个数据。

在该非易失性半导体存储器的读出方法中，在由一个单元中具有两个存储区域的非易失性存储单元形成的存储单元阵列中，将相对于相邻的列线对称的两个非易失性存储单元的外侧的存储区域的阈值设定为相应关系。当进行读出时，行选择电路选择与作为对象的两个非易失性存储器连接的行线，施加规定的读出电压，列选择电路向作为对象的两个非易失性存储器的紧邻外侧的列线施加接地电压，向内侧的列线施加规定的读出电压。由此，激活作为对象的两个非易失性存储器。读出转换电路对流过各个非易失性存储单元的漏极电流进行比较，并转换为一个数据。

发明的效果

根据本发明，由于使用一个单元具有两个存储区域的非易失性存储单元来构成假想接地型的存储单元阵列，将相对于相邻的两个列线对称的非易失性存储单元各自的外侧的存储区域的阈值设定为成对关系。当进行读出时，向存储单元的紧邻外侧的列线施加接地电压、向内侧的列线施加规定的读出电压，对成为成对关系的各个非易失性存储单元的漏极电流进行比较，由此转换为一个数据，因此不需要参考单元，在施加接地电压的列线的外侧不流过电流，从而可以提高读出速度。另外，此时不需要增加存储单元阵列面积。

通过表示作为本发明的示例的优选实施方式的附图和相关的以下说明，使本发明的上述及其他目的、特征、以及优点更加明确。

附图说明

图1是表示实施方式的非易失性半导体存储器的结构的框图；

图2是表示实施方式的数据读出动作的图；

图3是表示实施方式的其他地址的数据读出动作的图；

图4是表示实施方式的存储单元阵列的初期状态的图；

图5是表示实施方式的写入电路和写入动作的图；

图6是实施方式的微处理器的构成图；

图7是表示以往的浮栅型的假想接地非易失性半导体存储器的结构的图。

标号说明

1存储单元阵列

2字线选择电路

3位线选择电路

4a、4b、4c读出转换电路

51 WL升压电路(放大器1)

52 BL升压电路(放大器2)

100微处理器

具体实施方式

下面，参照附图来说明本发明的实施方式。图1是表示实施方式的非易失性半导体存储器的结构的框图。

应用于实施方式的非易失性半导体存储器为假想接地型的结构，具有：存储单元阵列1，该存储单元阵列1由如下方式形成，即，在行和列上配置具有两个存储区域的非易失性的存储单元，各个栅极与字线(行线)连接，源极/漏极分别与位线(列线)连接；字线选择电路2，选择与作为读出对象的两个存储单元连接的字线，激活作为对象的两个存储单元；位线选择电路3，选择分别与作为读出对象的两个存储单元连接的紧邻外侧的位线和内侧的位线，激活作为对象的两个存储单元；以及读出转换电路4a、4b、4c，对通过字线选择电路2和位线选择电路激活的两个存储单元的漏极电流进行比较，并转换为一个数据。

存储单元阵列1可以进行电写入和擦除，并且在行和列上配置有存储单元MC₁₁、MC₁₂、…，该存储单元MC₁₁、MC₁₂、…在一个单元中具有两个存储区域。在列方向上排列的存储元件中，相邻的存储元件的漏极和源极通过位线依次串联连接。另外，各个存储单元的栅极与在行方向上配置的一个字线连接。例如，存储单元MC₁₁具有两个存储区域M₁₁、M₁₁’，栅极与字线WL₁连接，并且源极/漏极分别与位线BL₁，BL₂连接。在该结构的存储单元阵列1中，为了存储规定的1位数据，在相对于相邻的两个位线对称的两个存储单元的存储区域中，外侧的存储区域的阈值被设定为成对关系，即如果一个存储区域的阈值为高的状态，则另一个阈值为低的状态。例如，将相对于相邻的两个位线BL₂、BL₃对称的存储单元MC₁₁和存储单元MC₁₃的各自外侧的存储区域M₁₁、存储区域M₁₃’的阈值设定为成对关系，如果存储单元MC₁₁的存储区域M₁₁的阈值为高的状态，则存储单元MC₁₃的存储区域M₁₃’的阈值为低的状态，如果存储区域M₁₁的阈值为低的状态，则存储区域M₁₃’的阈值为高的状态。此外，阈值高的状态是指蓄积在存储区域中的电子的量多的状态，相反阈值低的状态是指蓄积在存储区域中的电子的量少的状态。如果如上所述按照各个阈值成为成对关系的方式来设定高的状态和低的状态，则在比较阈值时，可以容易地进行哪一个存储区域的阈值为高的状态的比较。此外，配置在该存储单元阵列1中的各个存储单元优选由非浮栅型的存储单元构成。

为了对按照成为成对关系的方式设定了阈值的作为读出对象的两个存储单元的外侧的存储区域进行读出，字线选择电路2选择连接在与要求读出的存储地址相对应的作为读出对象的两个存储单元上的字线，并施加规定的读出电压。

为了对按照成为成对关系的方式设定了阈值的作为读出对象的两个存储单元的外侧的存储区域进行读出，位线选择电路3向连接在与要求读出的存储地址相对应的两个存储单元上的紧邻外侧的位线施加接地电压，向内侧的位线施加规定的读出电压，从而使所选择的两个存储单元中流过电流。另外，将施加规定的读出电压的两个位线连接在对应的读出转换电路4a、4b、4c上。

例如，当对相对于相邻的两个位线BL₂、BL₃对称的存储单元MC₁₁和存储单元MC₁₃的各自外侧的存储区域M₁₁、存储区域M₁₃’进行读出时，字线选择电路2向字线WL₁施加规定的读出电压，位线选择电路3向存储单元MC₁₁和存储单元MC₁₃的各自的紧邻外侧的位线BL₁、BL₄施加接地电压、向内侧的位线BL₂、BL₃施加规定的读出电压。由此，激活存储单元MC₁₁、MC₁₃，流过与蓄积在各自的外侧的存储区域M₁₁、M₁₃’中的电子量(阈值)相对应的漏极电流。

读出转换电路4a、4b、4c根据通过字线选择电路2和位线选择电路3激活的两个存储单元的外侧的存储区域的阈值，对流过的漏极电流进行比较，并转换为数据。数据作为规定的位数据及其反转位数据而被输出。例如，读出转换电路4a输出位数据DO₁和反转位数据DO₁/(以下，在数据名上附加/来表示反转位数据)。由于在读出转换电路4a、4b、4c中对以下各个存储单元的漏极电流进行比较，因此不需要参考单元，所述漏极电流经由连接在外侧的存储区域的阈值被设定为相应关系的两个存储单元上的两个位线输入。另外，向紧邻外侧的位线施加接地电压，向内侧的位线施加规定的读出电压，因此在紧邻外侧的位线的外侧没有电流流过，从而可以高速地处理数据转换。此外，读出转换电路4a、4b、4c由检测各个电流差的差动放大器等构成。

下面，对该结构的非易失性半导体存储器的读出动作和读出方法进行说明。

图2是表示实施方式的数据读出动作的图。在该图的存储区域中，黑色圆圈表示电子多的状态，白色圆圈表示电子少状态。由虚线表示的圆圈是与说明无特殊关系的部分，为电子多的状态或电子少的状态中的任意状态。另外，在以下的说明中，读出转换电路4a、4b、4c由差动放大器SA₁构成，该差动放大器SA₁对从两个位线输入的漏极电流进行比较，通过其电流差来判定各自的信号值。

在该存储单元阵列中，在构成存储单元阵列的存储单元中，在相对于相邻的位线对称的两个存储单元的两个存储区域中，将相对于相邻的位线为外侧的各个存储区域的阈值设定为成对关系。在图中的示例中，将相对于相邻的位线对称的紧邻外侧的两个存储单元的外侧的存储区域的阈值设定为成对关系。例如，将相对于相邻的位线BL₃、BL₄对称的存储单元MC₁₂和存储单元MC₁₄的各自外侧的存储区域M₁₂和M₁₄’的阈值，以及存储单元MC₂₂和MC₂₄的存储区域M₂₂和M₂₄’的阈值分别设定为成对关系。此外，在各个存储单元的另一个存储区域与相对于其他相邻的位线而对称的存储单元的外侧的存储区域之间，也将阈值设定为成对关系。例如，存储单元M₂₄的另一个存储区域M₂₄与相对于位线BL₅、BL₆对称的存储单元MC₂₆的外侧的存储区域M₂₆’的存储区域的阈值被设定为成对关系。根据地址来决定选择哪个位线，通过改变地址，可以读出为成对关系的所有存储区域的阈值。因此，从存储单元阵列的面积来看，等同于通过一个存储单元进行1位的读出，因而不需要增加整个存储单元阵列面积。

当读出阈值时，通过未图示的字线选择电路来选择连接有与指定的地址相对应的两个存储单元的字线，施加规定的读出电压V_WL。并且，通过未图示的位线选择电路，使与指定的地址相对应的两个存储单元的紧邻外侧的位线与接地电压(以下，表示为GND)连接，向连接有各个存储单元的内侧的位线施加规定的读出电压V_BL。通过字线选择电路和位线选择电路激活的两个存储单元的漏极电流经由被选择的两个位线而被输入差动放大器SA₁。通过差动放大器SA₁对来自两个位线的漏极电流进行比较，并转换为一个数据。

在图中的示例中，将相对于位线BL₃、BL₄对称的两个存储单元MC₂₂、MC₂₄的外侧的存储区域，存储单元MC₂₂的存储区域M₂₂和存储单元MC₂₄的存储区域M₂₄’的阈值设定为成对关系。在图2中，存储单元MC₂₂的存储区域M₂₂被设定为阈值高的状态(黑色圆圈)，存储单元MC₂₄的存储区域M₂₄’被设定为阈值低的状态(白色圆圈)。

当进行读出时，在字线一侧，通过字线选择电路，根据指定的地址选择与两个存储单元MC₂₂、MC₂₄连接的字线WL₂，施加读出电压V_WL。在位线一侧，通过位线选择电路，向与两个存储单元MC₂₂、MC₂₄连接的紧邻外侧的位线BL₂、BL₅施加GND，并且向内侧的位线BL₃、BL₄施加读出电压V_BL。另外，位线BL₄、BL₃与差动放大器SA₁连接。由此，存储单元MC₂₂中流过与存储区域M₂₂的电子的状态相对应的漏极电流I_d1，存储单元MC₂₄中流过与存储区域M₂₄’的电子的状态相对应的漏极电流I_d2。此时，存储单元MC₂₂的存储区域M₂₂的阈值被设定为高的状态、存储单元MC₂₄的存储区域M₂₄’的阈值被设定为低的状态，因此在被输入进行数据转换的差动放大器SA₁的各个漏极电流中，流过存储区域M₂₄’的漏极电流I_d2大于流过存储区域M₂₂的漏极电流I_d1。结果，在差动放大器SA₁中对漏极电流进行比较，作为输出位(bit)而输出DO₁＝0，作为反转输出位(bit/)而输出DO₁/＝1。此外，也可以省略反转输出位。

根据以上说明的实施方式，由于各个漏极电流I_d1和I_d2不流过位于外侧的各个存储单元MC₂₁、MC₂₃，因此可以提高读出速度。另外，位线BL₃和BL₄为同电位V_BL，因此可以得到在存储单元MC₂₃中不流过电流的效果。并且，如果改变读出地址，则可以对位于存储单元中的两个存储区域的任何一个进行读出，因此可以提高读出速度而不会增加存储单元阵列面积。

其他存储单元的数据也可以通过相同的程序读出。

图3是表示实施方式的其他地址的数据读出动作的图。对与图2相同的部分标注相同的标号。这里，通过地址指定，存储单元MC₂₄的另一个存储区域M₂₄的阈值与夹持着相邻的位线BL₅、BL₆而与存储单元MC₂₄对称的存储单元MC₂₆的外侧的存储区域M₂₆’的阈值被设定为成对关系。存储单元MC₂₄的存储区域M₂₄相对于相邻的位线BL₅、BL₆为外侧的存储区域。在图中，预先将存储单元MC₂₄的存储区域M₂₄设定为阈值低的状态(白色圆圈)，将M₂₆’设定为阈值高的状态(黑色圆圈)。

在该情况下与图2的程序相同，向连接有根据地址而被选择的作为读出对象的两个存储单元MC₂₄和存储单元MC₂₆的字线WL₂施加读出电压V_WL，在位线一侧，向位于内侧的位线BL₅和BL₆施加读出电压V_BL，并且向存储单元MC₂₄和存储单元MC₂₆各自的紧邻外侧的位线BL₄和BL₇施加GND。另外，使位线BL₅和BL₆与差动放大器SA₁连接。由此，存储单元MC₂₄中流过与存储区域M₂₄的电子的状态相对应的漏极电流I_d3，存储单元MC₂₆中流过与存储区域M₂₆’的电子的状态相对应的漏极电流I_d4。在该情况下，在流过差动放大器SA₁的漏极电流中，存储单元MC₂₄中流过的漏极电流I_d3大于存储单元MC₂₆中流过的漏极电流I_d4，因此输出位DO₂(bit)＝1、判定输出位DO₂/(bit/)＝0。

为了可以进行如上所述的读出动作，预先将相对于相邻的两个位线对称的两个存储单元的外侧的存储区域的阈值设定为成对关系。图4是表示实施方式的存储单元阵列的初期状态的图。

如图中所示，在初期状态下，各个存储单元的两个存储区域中的一个被设定为阈值高的电子多的状态(黑色圆圈)，另一个被设定为阈值低的电子少的状态(白色圆圈)。例如，在存储单元MC₂₃中，一个存储区域M₂₃为阈值高的状态，另一个存储区域M₂₃’为阈值低的状态。

为了生成该初期状态，例如，开始时对存储单元进行擦除，使所有的存储区域为无电子的状态(阈值低的状态)，之后向存储单元的单侧存储区域进行写入而形成为电子多的状态(阈值高的状态)。图5是表示实施方式的写入电路和写入动作的图。

这里，对擦除了所有存储单元的两个存储区域的数据(无电子的状态：白色圆圈)之后，向存储单元MC₂₁的单个存储区域M₂₁进行写入，使存储区域M₂₁成为电子多的状态(黑色圆圈)以后的处理程序进行说明。

作为后续处理，向存储单元MC₂₂的单个存储区域M₂₂进行写入。在向存储区域M₂₂进行写入时，选择与存储区域M₂₂相对应的字线WL₂，从WL升压电路(放大器1)51向存储区域M₂₂施加写入所需的WL电压V_PWL1。另外，选择与存储区域M₂₂相对应的位线BL₂，从BL升压电路(放大器2)52向存储区域M₂₂施加写入所需的BL电压V_PBL1，使位线BL₃接地，使其他的位线悬浮(floating)。由此，写入时的电流I_P1流过M₂₂，M₂₂转变为电子多的状态。以下，通过对其他的存储单元依次执行上述程序而设定为图4所示的初期状态。

另外，动作中的数据重写也通过相同的程序来进行。例如，在将差动放大器的输出位为1(bit＝1、bit/＝0)的存储单元重写为0(bit＝0、bit/＝1)时也一样，对相对于相邻的两个列线对称的存储单元各自的外侧的存储区域进行擦除，使其均成为无电子的状态(白色圆圈)，之后对与bit相对应的存储区域进行写入，使其成为电子多的状态(黑色圆圈)。或者，也可以在开始时进行写入，使两个存储区域均成为电子多的状态(黑色圆圈)，之后对与bit/相对应的存储区域进行擦除，使其成为无电子(白色圆圈)的状态。

此外，上述说明的非易失性半导体存储器由于可以进行电重写、高速存取而适于用作微处理器内的存储装置。本发明的非易失性半导体存储器也可以应用于微处理器的存储装置。图6是实施方式的微处理器的构成图。

微处理器100具有从外部输入模拟信号、进行规定的处理并输出的功能，通过CPU(Central Processing Unit)101来控制微处理器100的整体。CPU101经由总线107与RAM(Random Access Memory)102、FLASH存储器103、A/D转换器104、D/A转换器105、通信接口(UART)106连接。RAM102暂时存储CPU执行的OS(OperatingSystem)的程序和应用程序的至少一部分。FLASH存储器103为本发明的非易失性半导体存储器，存储接通电源时需要的程序和数据等、以及即使断开电源也需要保持的某些数据。A/D转换器104将从外部输入的模拟信号转换为数字信号，D/A转换器105将数字信号转换为模拟信号并向外部输出。UART106将通信数据输出给外部。

适用于该结构的实施方式的FLASH存储器103从两个位线同时读出按照成为成对关系的方式而设定了阈值的两个存储单元的单侧的存储区域的漏极电流并进行比较，因此可以高速地进行读出。另外，在读出时使用两个存储单元的各自的单侧的存储区域，因此可以采用与通过一个单元进行1位的读出时相同的存储单元面积大小，因而存储单元阵列面积不会增加。并且，由于不需要参考单元，因此可以减小整个电路面积。由于具有上述优点而适用于微处理器的存储装置，安装有这种FLASH存储器的微处理器通过从FLASH存储器高速地进行读出而可以实现处理速度的高速化。

以上所述仅是说明本发明的原理。本领域技术人员可以进行多种变形和变更，本发明不限于以上所示、所说明的准确的结构和应用示例，对应的所有变形例和等同物均视为基于权利要求及其等同物的本发明的范围之内。

Claims (5)

1.一种非易失性半导体存储器，为可以电写入和擦除的假想接地型的非易失性半导体存储器，其特征在于，具有：

存储单元阵列，通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接而形成，在所述存储单元阵列中，在行方向上相邻的存储单元共有列线；

行选择电路和列选择电路，在所述存储单元阵列中，在相对于相邻的两个列线对称并位于所述相邻的两个列线的紧邻外侧的两个非易失性存储单元的所述两个存储区域中，将相对于所述相邻的两个列线为外侧的存储区域的阈值设定为成对关系，为了对作为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，所述行选择电路向与所述两个非易失性存储单元连接的行线施加规定的读出电压，所述列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，该两个列线位于所述相邻的两个列线的紧邻外侧，并且所述列选择电路向所述两个非易失性存储单元的内侧的所述相邻的两个列线施加规定的读出电压；以及

读出转换电路，通过所述两个非易失性存储单元的所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行比较，并转换为一个数据。

2.根据权利要求1所述的非易失性半导体存储器，其特征在于，

所述非易失性存储单元为非浮栅型存储单元。

3.根据权利要求1所述的非易失性半导体存储器，其特征在于，

在被设定为成对关系的所述两个非易失性存储单元的所述外侧的存储区域的阈值中，将一个所述外侧的存储区域的阈值设定为高的状态，将另一个所述外侧的存储区域的阈值设定为低的状态。

4.一种非易失性半导体存储器的读出方法，是可以电写入和擦除的假想接地型的非易失性半导体存储器的读出方法，其特征在于，

在通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接、并且在行方向上相邻的存储单元共有列线而形成的存储单元阵列中，在相对于相邻的两个列线对称并位于所述相邻的两个列线的紧邻外侧的两个非易失性存储单元的所述两个存储区域中，将相对于所述相邻的两个列线为外侧的存储区域的阈值设定为成对关系，

为了对作为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，行选择电路向与所述两个非易失性存储单元连接的行线施加规定的读出电压，

列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，该两个列线位于所述相邻的两个列线的紧邻外侧，并且所述列选择电路向所述两个非易失性存储单元的内侧的所述相邻的两个列线施加规定的读出电压，

读出转换电路通过由所述行选择电路和所述列选择电路激活的所述两个非易失性存储单元的所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行比较，并转换为一个数据。

5.一种微处理器，具有可以电写入和擦除的假想接地型的非易失性半导体存储器，其特征在于，具有：

存储单元阵列，通过一个单元中具有两个存储区域的非易失性存储单元的栅极与行线连接、源极/漏极分别与列线连接而形成，在所述存储单元阵列中，在行方向上相邻的存储单元共有列线；

行选择电路和列选择电路，在相对于相邻的两个列线对称并位于所述相邻的两个列线的紧邻外侧的两个非易失性存储单元的所述两个存储区域中，将相对于所述相邻的两个列线为外侧的存储区域的阈值设定为成对关系，为了根据被要求的读出地址对所述存储单元阵列中成为读出对象的所述两个非易失性存储单元的所述外侧的存储区域进行读出，所述行选择电路向与所述两个非易失性存储单元连接的行线施加规定的读出电压，所述列选择电路向作为读出对象的所述两个非易失性存储单元的紧邻外侧的两个列线施加接地电压，该两个列线位于所述相邻的两个列线的紧邻外侧，并且所述列选择电路向所述两个非易失性存储单元的内侧的所述相邻的两个列线施加规定的读出电压；以及

读出转换电路，通过所述两个非易失性存储单元的所述外侧的存储区域的阈值为成对关系，对各个所述非易失性存储单元的漏极电流的差进行比较，并转换为一个数据。

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