JPS62172600A - 持久記憶プログラマブル半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、持久記憶プログラマブル半導体メモリに関す
るもので、これは持久記憶プログラマブルメモリセルあ
るいは一般に使用されるメモリセ／ｌ／　（ｎｏｒｍａ
ｌｌｙ　ｕｓｅｄ　ｍｅｍｏｒｙ　ｃｅｌｌ　）の少な
くとも１つのマトリクスと、一般に使用されるメモリセ
ルのマトリクスに付加されたテストメモリセルの行およ
び／または列と、テストモードにおいてテストメモリセ
ルを選択しかつ読取る周辺回路、および読取りモードに
おいて一般に使用されるメモリセルを選択しかつ読取る
ための周辺回路を持っている。

上述の種類の半導体メモリは、ニス・ウエイサ−（Ｓ、
ｌｌ１ａｓｅｒ）のｒＲＯＭとＦＲＯＭをテストするの
に何が必要か（１すｈａｔ　ｉｓ　ｎｅｃｅｓｓａｒｙ
　ｆｏｒ　ｔｅｓｔｉｎｇ”ＲＯＭ５”　ａｎｄ　”Ｐ
ＲＯＭ５”　？　）　Ｊ　、フイ・トリプルイー（ＩＥ
ＥＥ）、１９７４年半導体テストシンポジウム、メモリ
およびエルニスアイ（１９７４Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ　Ｔｅ５ｔ　Ｓｙｍｐｏｓｉｕｍ、　Ｍｅｍｏｒｙ
　ａｎｄ　ＬＳＩ　）、１１月５−７日、１９７４年、
米国二ニーシャーシー州チェリイヒル（Ｃｈｅｒｒｙ　
）ｆｉｌｌ、　Ｎｅｗ　ＪｅｒＳｅｙ。

Ｌｌｎｉｔｅｄ　５ｔａｔｅｓ　ｏｆΔｍｅｒｉｃａ）
、論文摘要（Ｄｉｇｅｓｔｏｆ　Ｐａｐｅｒｓ）　、頁
８７−１１０から既知である。

既知の半導体メモリ、あるいはさらに特定するとプログ
ラマブル読取り専用メモリは、一般に用いられるフユー
ズ素子メモリセルのマトリクスと可変的にプレプログラ
ムされたテストメモリセルの余分の行と列で与えられて
いる。

このタイプのＦＲＯＭで、メモリセルのマトリクスは、
この場合には、メモリセルのフユーズ素子を選択的に飛
ばすことでユーザーによってプログラムされねばならな
い。そのため、これらのＰＲＯＭの生産者はすべての一
般に使用されるメモリセルそのままで市場に出すか、あ
るいはもっと一般的な用語では、同じ２進値を持つかあ
るいは同じ論理状態のすべての一般に使用されるメーｔ
リセルでそれらを市場に出し、これは周辺回路に組込ま
れたこのＰＩ”ｌ！ＯＭの選択回路が一般に使用される
メモリセルとともにテストできぬことを意味している。

このため、プレプログラムされたメモリセルの余分の行
と列を具える必要があり、それとともに選択回路が事実
テストできる。−電気的に消去できるあるいは非電気的
に消去できるプログラマブルメモリ、すなわちＥＥＰＲ
ＯＭあるいはＥＰＲＯＭの場合に、テストメモリセルの
付加は基本的には不必要である。と言うのは選択回路を
テストするのが自動的に可能であるからである。

しかし実際に見出されることは、選択回路のテストの期
間は例えばメモリセルのマトリクスの対角線上でメモリ
セルに対するプログラム時間によって決定される（上述
の既知のＦＲＯＭの一般に使用されるメモリセルと比較
できる）から、選択回路のテストに対するこの期間は半
導体メモリの全テスト時間を決定する。従って（Ｅ）Ｅ
ＰＲＯＭテストセルの付加は、とにかくプロクラムが非
常に長い時間をとることから解決にはならない。

本発明の目的は、すでに何回となく述べられた既知の半
導体メモリ（これは本発明によるとまたＥＰＲＯＭある
いはＥＥＰＲＯＭであり得る）を、全テスト時間が選択
回路のテスト時間によって本質的に決定されたより長く
ならない様に改善することである。

この目的で、前文に述べられた種類の半導体メモリを与
える本発明は、テストモードでテストメモリセルを書込
むために周辺回路が具えられ、かつテストメモリセルは
一般に使用されるメモリセルの書込み時間よりも短い書
込み時間を持つタイプのものであることを特徴としてい
る。

従って本発明は、プレプログラムされたテストメモリセ
ルの代わりに、あるいは消去すべき読取り専用メモリの
場合には、一般に使用されるメモリセルの書込み時間と
同じ書込み時間を持つテストメモリセルの代わりに、一
般に使用されるメモリセルと比べて急速に書くことので
きる異なったメモリセルタイプのテストメモリセルの使
用を提案している。その結果、選択回路に対するテスト
時間は全テスト時間の一部分のみにするように減少され
ている。

本発明の具体例は図面を参照し、実例によって詳細に説
明されよう。

第１図は持久記１．αプログラマブル半導体メモリを示
しており、これは例えば２にバイトのプログラマブル読
取り専用メモ’Ｊ　（ＦＲＯＭ）、紫外線（ＵＶ　　ｌ
ｉｇｈｔ　）によって消去可能な電気的プログラマブル
半導体メモＩＪ（ＥＰＲＯＭ）、あるいは電気的に消去
可能でありかつ電気的にプログラマブル読取り専用メモ
’Ｊ　（ＥＩＥＰＲＯＭ）であり、ここで持久記憶プロ
グラマブルメモリセルあるいは一般に使用されるメモリ
セルの各々は浮動ゲー）　（ｆｌｏａｔｉ口ｇ　ｇａｔ
ｅ　）を持つ電気的にプログラマブルなＭＯＳ　）ラン
ジスタを含み、かつ２つのマトリクスにわたって分布さ
れ、その各々は同じ数の行と列を持ち、またしばしば半
メモリマトリクス（ｈａｌｆ　ｍｅｍｏｒｙ　ｍａｔｒ
ｉｃｅｓ）と呼ばれている。木発明は、例えば４つの１
／４マトリクス（ｑｕａｒｔｅｒｍａｔｒｉｃｅｓ）　
ヲ持つ３２にバイトの半導体メモリのような多数の一般
に使用されるメモリセルあるいは小さい数の一般に使用
されるメモリセルを持つ半導体メモリにまた使用できる
ことは明らかであろう。

第１図において、半マトリクスは記号１で示されている
。各半マトリクスＩはテストメモリセルの行２と列３で
充たされ、このテストメモリセルについては第２〜４図
に基づいてあとで説明されよう。重要なことは、テスト
メモリセルが一般に使用されるメモリセルより早く書込
まれることが可能であると言う事実である。ＥＰＲＯＭ
中の一般に使用されるメモリセルの書込み時間は例えば
ｌ　Ｑｍｓである。本発明によると、持久記１．αメモ
リセルは例えばｌＱｍｓの書込み時間を持つ、例えばダ
イナミックランダムアクセスタイプすなわＤＲＡＭタイ
プのテストメモリセルを取っている。

例えばセンス増幅器のタイプおよび選択方法のｔ／／ｉ
戊と両立する限り、スタティックテストメモリセルもま
た使用することができる。もしそうでないなら、アダプ
タ装置や手段が具えられねばならない。

第１図の半導体メモリにおいて、テストメモリセルの行
２と列３は、これから議論することになっている選択回
路から見て、一般に使用されるメモリセルの各マ）　Ｉ
Ｊクスの最後の行と列にそれぞれ隣接している。これは
選択回路の側で一般に使用されるメモリセルのマトリク
スの第１行および／または列に隣接する位置決めと比べ
て好ましいものであり、一般に使用されるメモリ素子の
マトリクスのワードラインあるいはビットラインの割込
みや短絡回路のような選択回路欠陥のテストの間に、必
要に応じまた決定できる。しかし、テストメモリセルの
行２と列３のこの好ましい配列は常には可能でない。と
言うのはこれはＲＡＭセルの描込、特にＲＡＭセルの行
あるいは列に存在しているからであるが、しかしこの点
についてはあとで掘返えろう。

選択回路はそれぞれＸアドレス回路４とＹアドレス回路
５およびＸ復号回路６とＹ復号回路７を具えている。マ
トリクスの数あるいはサブマトリクスｌの数によって、
復号回路６と７はサブ復号回路に分割され、これは各サ
ブマトリクスｌと共に動作するか、あるいはサブマトリ
クス１の数に共通である。この例では、Ｙ復号回路７は
２つのザブ回路に分割され、一方、Ｘ復号回路６は２つ
半マトリクスに共通である。

さらに、第１図の半導体メモリは論理回路９と共にセン
ス増幅器、すなわち読取り増幅器・人出力ゲート８を含
み、そのすべてはまた周辺回路の一部分である。論理回
路９は、例えば１を導体メモリの活性化、出力ゲートの
活性化およびプログラミングずなわら書込み１３号のた
めの信すを与え一〇いる。

最後に、供給電圧とバイアス電圧、あるいは基準電圧（
接地電位）、データ入力と出ツノ、アドレス信号および
制御信号に対する（示されていない）接続が用意されて
いる。

もし第１図のメモリが「バイト」構成あるいは語構成な
ら、持久記伝プｒコグラマブルメモリ中にデータバイト
あるいは８ビツトのデータ語を書込むのに１　Ｑｍｓを
要し、これはかなり大きな生産の場合には半導体メモリ
に信頼性のあるテストを行うのに時間を必要とし、その
結果、半導体メモリのテストの費用はこれらの半導体メ
モリの価格に実質的に寄与することになる。現在、例え
ばＥＥＦＲＯＭの設計において、すべてのバイトの同時
書込み、すべてのバイトの同時消去、そして２つの書込
みサイクルにおけるいわゆるチェッカーボードパターン
の書込み、そして毎回半導体メモリのバイト毎の読取り
があとに続くように、種々のテストの可能性が組込まれ
ていることがこの理由である。このことは限定された数
（例えば６）の２Ｆ込みサイクルで一般に使用されるメ
モリセルをテストすることを可能にする。例えば１００
ｎｓとｌ　Ｑｍｓのごとく、バイト読取り時間はバイト
書込み時間よりもずっと短いから、全書込み時間（上述
の例では６０ｍ５）は一般に使用されるメモリセルのテ
ストに必要な時間に対し決定的である。そこで選択回路
は信頼性のだろにな１５テストされねばならない。この
ことは一般に使用されるメモリセルのマトリクスの対角
線上に位置している上記の一般に使用されるメモリセル
を書込むことによって行うことができ、この点について
残りのセルは消去された状態に保たれ、これはいわゆる
対角線テストである。対角線テストを遂行するのに必要
とされる書込みサイクルの数は、一般に使用されるメモ
リ素子のマトリクス中で、行あるいはワードラインの数
に少なくとも一回である。もし半導体メモリが、すべて
のセルがワードライン上で同時に書込まれるいわゆるペ
ージモードを持たないなら、必要な書込みサイクルの数
はワードラインの数の倍である。ここで、一般に使用さ
れるメモリセルを例えばｌＱｍｓの代わりに２ｍｓで臨
界的にプログラムすることは事実可能である。本発明に
よるテストメモリセルの無い２にバイト半導体メモリの
場合には、このことは最も有利なケースでｌ　２８Ｘ２
ｍｓ＝２５６ｍｓを要し、これは選択回路のテストに必
要な時間（２５６ｍｓ）が実質上全テスト時間（３１６
ｍｓ＝２５６　ｍ　ｓ　＋５　Ｑ　ｍ　ｓ　）を決めて
いることを示している。と言うのは、一般に使用される
メモリセルのテストに必要な時間は、上に説明されたよ
うに、例えば６０ｍ５となるからである。本発明による
と、全テスト時間は選択回路に対するテスト時間を減少
することにより著しく短縮でき、その結果、一般に使用
されるメモリセルのテスト時間は半導体メモリに対する
全テスト時間を決定する。

これはさらに以下で説明されよう。

例えばＲＡＭセルのようなテストメモリセルは例えばｌ
００ｎｓと言う非常に短い時間で書込むことができる。

選択回路をテストするため、テストメモリセルはマトリ
クスあるいはザブマトリクス中の一般に使用されるメモ
リセルと同様な選択回路によってもちろん選択されなく
てはならない。

さらに、テストメモリセルは別々のテストモードで読取
られ書込まれねばならず、そして一般のメモリサイクル
（特に読取り）の間に半導体メモリの動作に悪い効果を
与えてはならない。

第１図に示された本発明による半導体メモリの実施例に
おいて、余分のＲＡＭセルが各ワードラインと各ビット
ラインの端に付加され、すなわち、ＲＡＭセルの２つの
列と２つの半行にそうされている。さらに一般的な言い
方では、２つのサブマトリクス中で全体でｎ行とｍ列の
ｎｘｍセルを持つ半導体メモリに２ｎ＋ｍＲＡＭセルが
付加されている。

好ましくは、書込みと読取りのためのテストメモリセル
は出力バッファ８と選択回路中の現在のセンス増幅器に
適用されており、従ってテストは現在のセンス増幅２ｔ
・人出力バツファ８を介して行うことができる。周辺回
路に余分のセンス増幅２；）を付加することもまた可能
である。

選択回路をテストするのに必要とされているテストモー
ドにおけるテストメモリセルの書込みおよび読取りサイ
クルの数は、メモリマトリクスｌの形状と選択回路自体
の構造と、特にそれらの復号回路６．７に基づいて、セ
ンス増幅器・人出力ゲート８中で利用できる人出力ゲー
トの数に依（７゜している。

選択回路の非常に大規模なテストの１例は、一般に使用
されるメモリセノベ特にメモリトランジスタが動作して
おらず、センス増幅器・人出力ゲート８中に８個の人出
力ゲートが存在し、かつテストメモリの２つの列がセン
ス増幅器・人出力ゲート８の種々の人出力増幅器に接続
されていることを仮定して説明されよう。

第１ステツプとしてバックグラウンドが書込まれ、すな
わち、「０」がｎサイクルでテストメモリの２つの列３
に書込まれる。第２ステツプでは、ワードラインが選択
され、そして「ｌ」が１ザイクルで１４Ｆ込まれる。ｒ
１ザイタルの第３スデツプで、テストメモリの２つの列
３が読取られる。そして第４ステツプで、書込まれたセ
ルに「０」が１サイクルで再書込みされる。次に、第５
ステツプで、ステップ２から４までを含めて各ワードラ
インに対して繰返され、換言すればｎ＠繰返される。そ
のあと、ステップ６で、ステップ１から５までを含めて
、「０」が「ｌ」によって置換えられ、およびその逆で
繰返される。最後に、ステップ７て、ステップ１から６
までを含んで繰返されるが、しかしテストメモリセルの
２つの半行２についてである。これに関連して、ステッ
プ７において、読取りと書込みがセンス増幅器・入出力
ゲート８の人出力ゲートを介して同時に起こるから、テ
スト時間のこの部分の計算に対して列３の数は８で割ら
れねばならぬことが指摘されている。

もしテストメモリに対する書込み時間と読取り時間の双
方が１００ｎｓであると仮定されるなら、全体でｎ行と
ｍ列を持つ一般に使用されるメモリセルの２つのマトリ
クスに対して上に述べられた７ステツプデストは（２（
ｎ＋　（ｎ＋２）ｎ）ト２　（ｍ／８＋　（ｍ／８）＋
２）ｍ／８）１００ｎＳ＝　（Ｂ　（ｎ＋３）ｎ＋２　
（ｍ／８＋３）ｍ／８）・ｔｏｏｎｓかかる。１６にビ
ットのメモリ、特に２にバイトのメモリの場合ではくそ
こではｎ＝ｍ＝１２８）、従って選択回路のテストは約
３．３ｍｓかかる。このことは２５６ｍ５より著しく少
ない、あるいは本発明によるテストメモリセルを持たな
い上に議論された対角線テストに対してそうであるのみ
ならず、それ自体一般に使用されるメモリセルのテスト
の期間（すなわち６０ｍ５）よりまた著しく少ないので
、全テスト時間は一般に使用されるメモリセルそれ自体
に対するテスト時間によって実効上決定されることとな
る。

すべに述べられたように、このテストメモリセルは揮発
性タイプのものである。ＲＡＭタイプのテストメモリセ
ルはメモリトランジスタ、書込み選択トランジスタ（ｗ
ｒｉｔｅ　５ｅｌｅｃｔｉｏｎ　ｔｒａｎｓｉｓｔｏｒ
）および読出し選択トランジスタ（ｒｅａｄ　５ｅｌｅ
ｃｔｉｏｎｔｒａｎｓｉｓｔｏｒ）を持つセルであるこ
とができ、今後それぞれ書込みトランジスタおよび読取
りトランジスタと呼ばれ、そして一般にＭＯ３技術で設
計される。以下の例では、テストメモリセルは１つある
いは２つの余分なトランジスタを有し、これは補助選択
トランジスタと呼ばれよう。これは第２−４図に基づい
てさらに説明されよう。

第２図はメモリトランジスタＴ１、読取りトランジスタ
Ｔ２、書込みトランジスタＴ３および補助トランジスタ
Ｔ４を持つＤＲＡＭの第１の実施例を示している。示さ
れたように、メモリトランジスタ’Ｔ＋　は一端が接地
されるかバイアス電圧レベルに接続され、読取りトラン
ジスタＴ２は第１主電極°１ごよ）でメモＩＪ　）ラン
ジスタＴ１の第２主電極に接続され、そして書込みトラ
ンジスタＴ３は補助選択トランジスタＴ４を介して第１
主電極によってメモリトランジスタＴ、のゲートに接続
されている。読取りトランジスタＴ２の第２主電極は読
取りデータライン（略して読取りラインＲ）に接続され
、そしてゲートはテスト選択ラインＷＬに接続されてい
る。潜込みトランジスタＴ３の第２主電極は書込みデー
タライン（略して書込みラインＷ）に接続され、そして
ゲートは書込み選択ラインＷ　Ｒに接続されている。上
述のライン、換言すれば読取りおよび書込みラインとテ
ストおよび書込み選択ラインは第１図の周辺回路４−９
に接続されている。

本発明によると、すでに述べられているように、補助選
択トランジスタＴ、は１１）込みトランジスタＴ３の第
１主電極とメモリトランジスタＴ、のゲートの間の接続
においてＤＲＡＭセルに組込まれ、上記の補助選択トラ
ンジスタのゲートはテスト選択ラインＷＬに接続されて
いる。　一 本発明によるＤＲＡＭセルの実施例の動作を説明する前
に、そして第２図に示されるように、テストメモリセル
になされる要求が先ず議論されよう。

テストメモリセルの高速読取りおよび書込みは可能でな
くてはならぬし、好ましくはテストメモリセルの読取り
は一般に使用されるメモリセルの読取りと同様に行われ
なければならない。テストメモリセルは充分な時間、例
えば１ｍｓより長く読取られたビットを保持できねばな
らない。もしテストメモリセルの読取りが非破壊的なら
それは有利である。テストメモリセルは持久記憶プログ
ラマブル半導体メモリの技術と適合しなければならない
。デストメモリセルを一般に１吏用されるメモリセルの
ピッチに対応するように設計することが可能でなくては
ならない。最後に、デストメモリがと込みに影ｇＬない
ように、そして書込みと、特に一般に使用されるメモリ
セルの読取りに影響しないようにテストメモリが接続可
能でなくてはならない。

言うまでもないことだが、上述の要件は最適テストメモ
リセルに適用するから、妥協を狙う実際の場合には、１
つあるいはそれ以上の上述の要件は満足される必要はな
い。

持久記１．αプログラマブル半導体メモリに蓄積された
データは電流が各メモリ素子を通って流れるかどうかを
検出することにより読取られ、これはＥｒ’ＲＯＭやＥ
ＥＰＲＯＭに対して各メモリトランジスタが導通してい
るかそうでないかを意味している。そのため、上に概説
された原理によって動作するＤＲＡＭセルは、テストメ
モリセルとしての使用が考慮できる非常に適当なメモリ
セルである。本発明による第２図のＤＲＡＭセルは上述
のすべての要件を満足することができる。第２図のＤＲ
ＡＭセルの動作はここで詳細に説明されよう。第２図の
ＤＲＡＭセルのテスト選択ラインＷＬは第１図の各復号
回路６あるいは７の出力に接続されている。ＤＲＡＭセ
ルの書込みラインＷと書込み選択ラインＷＲは補助制御
ラインとしてＤＲＡＭセルが書込まれるために第１図の
周辺回路に接続されている。ＤＲＡＭセルの読取りライ
ンＲは駆動トランジスタを介して第１図のセンス増幅器
・人出力ゲート８のセンス増幅器の１つと接続できる。

読取りラインはまた一般に使用されるメモリセルのマト
リクスの各ビットラインから構成されている。もし第２
図のテストメモリセルが列中に組み込まれているなら、
述べられた第１の可能性が適用されるべきであり、さも
なければ、このビットラインはこのセンス増幅器に対す
る池のビットラインの容量性負荷と比べて各センス増幅
器の望ましくない高い容量を構成し、一方、テストメモ
リセルが行中に組込まれる場合には最後に述べられた可
能性は組込むことができる。と言うのは、上述の容量性
負荷効果はビットライン毎に１つのテストメモリセルし
か存在しないと言う理由で起こらないからである。

もし現在のビットラインが用いられるなら、読取りトラ
ンジスタＴ２は省略でき、そしてメモリトランジスタＴ
、の第２の接地されていな主電極はビットラインに直接
接続ができる。と言うのは、これはビットライン選択−
トランジスタ（事実、読取りトランジスタＴ２を構成す
る）を介して持久記憶プログラマブル半導体メモリの周
辺回路中の各センス増幅器（第１図）にすでに接続され
ているからである。

一般に使用されるメモリセルの通常の読取りサイクル（
ＰＲＯＪ　ＥＰＲＯＭ、ＥＥＰＲＯＭ）と書込みサイク
ル（ＥＰＲＯＭとＥＥＰＲＯＭ）の間に書込みラインＷ
は０ボルトに保たれ、そして書込み選択ラインＷ　Ｒは
供給電圧レベル（■Ｃｃ）に保たれているから、メモリ
トランジスタＴ１のゲートにおける電圧は０ボルトに等
しく、従ってメモリトランジスタＴ１は持久記イ、αプ
ログラマブル半導体メモリの通常の動作を妨げ、かつ何
の効果も及ぼさない。テストモードにおいて、選択され
たメモリセル、ずなわち、供給電圧Ｖ　ｃｃがテスト選
択ラインＷＬに印加されると、それは書込み選択ライン
ＷＲにＶ　ｃ　ｃを印加することで書込まれる。書込み
ラインＷ上の電圧によって、メモリトランジスタＴ＋の
ゲートは放電されるか、あるいは供給電圧の最大値マイ
ナスしき値電圧まで充電される。もし書込み選択ライン
ＷＲの供給電圧が除かれ、かつ書込み選択ラインＷＲが
再び０ボルトに接続されると、メモリトランジスタＴ１
のゲートにおける電圧は、メモリトランジスタＴ、のゲ
ート容量が充電されてこの電荷を保持するのでどんな場
合でも変化しないであろう。導通であるかブロックされ
るかのいずれかであるメモＩＪ　）ランジスタ′ｒ１　
のゲートにおける電圧によって、Ｉｌ」あるいは「０」
は書込みサイクルに続（読取りサイクルの間に読取りラ
インＲを介して読むことができる。

第３図のＤＲＡＭセルは第２図におけると同じ原理によ
って動作するが、しかし第３図の実施例は、第２図にお
いて読取りラインＲと書込みラインＷが単一の読取り／
書込みラインＷ／Ｒと才、を合されていると言う点で異
なっている。第２補助選択トランジスタＴ５がまた用意
され、これはメモリトランジスタ′ｒ【　と読取りトラ
ンジスタＴ２との間の接続点に組込まれ、かつそのゲー
トは補助選択ラインＲＲに接続されている。その他の点
については、第２図におけると同じ記号が第３図の同じ
素子を示している。

本発明による第３図のＤＲＡＭセルの動作はこれから詳
細に説明されよう。第３図のテストメモリセルは読取り
・書込みラインＲ／Ｗを介して読取りかつ書込まれる。

通常のメモリサイクルの間、さらに特定すると読取りモ
ードにおいて、補助選択ラインＲＲは０ボルトに保たれ
、従って書込み選択ラインＷＲが供給電圧に接続されて
いるか、あるいは０ボルトの電圧レベルを有するかどう
かは問題ではない。テストモードにおいて、書込みサイ
クルの場合には、供給電圧Ｖｃｃと０ボルトの電圧はそ
れぞれ書込み選択ラインＷＲと補助選択ラインＲＲに印
加され、一方、読取りサイクルの場合には、Ｏボルトの
電圧と供給電圧ｙ　ｃｃはそれぞれ書込み選択ラインＷ
Ｒと補助選択ラインＲＲに印加されている。

第２図のテストメモリセルと第３図のそれは双方とも書
込み部分に補助選択トランジスタＴ４を有しており、従
ってそのようなテストメモリセルが持久記憶プログラマ
ブルメモリセルあるいは一般に使用されるメモリセルの
マトリクスに付加される行の中に組込まれる場合、これ
は第１図の各列復号回路７の出力に出来る限り密接して
置かれなくてはならず、これはレイアウトの問題をひき
起こす。

第４図に示されたＤＲＡＭセルによってこれらの問題は
回避できる。と言うのは、このテストメモリセルは一般
に使用されるメモリセルのマトリクスの「最後の」行に
隣接して行２（第１図）に置くことがで、あるいは列復
号回路７（第１図）から離して第１図の半メモリマトリ
クスｌの端に置くことができるからである。

テストメモリセルの行２（第１図）の位置決めのこの方
法の利点、およびもちろんのことであるがテストメモリ
セルの列３（第１図）のそれは、テストの間に、選択回
路のいずれかのワードラインが同時に測定されるか、あ
るいは不完全に、例えば、こわれたビットラインかワー
ドラインが半導体メモリ中に存在すると言うものである
。

もし第４図のＤＲＡＭセルが第１図の行２のテストメモ
リセルであるなら、読取りトランジスタＴ２は省略され
なくてはならない。と言うのは、これはすでにメモリ回
路中に存在し、かつ書込みトランジスタＴ３と補助選択
トランジスタＴ、の間の接続点は現在のビットラインに
接続されなくてはならないからである。

その池の点については、第４図のＤＲＡＭセルの動作は
第３図のそれと同じである。

本発明による第４図のテストメモリセルの特性は、選択
されないビットライン上の電圧によって、選択サイクル
と読取りサイクルのあとで、蓄積された情報が次の古込
みサイクルでこわされると言うものである。と言うのは
、ビットラインの容量はメモリトランジスタ′「１のゲ
ートの容量よりずっ上大きいからである。このことは各
書込みサイクルに対しバックグラウンドを再書込みする
ことでまた克服できる。その結果、選択回路のテストに
要する時間は・、はぼ倍であろう。しかし、第４図のテ
ストメモリセルを第１図の行２についてのみ用いること
により、バックグラウンドを再書込みする必要性は第１
図の列復号回路７のテストに限定することができる。す
でに議論された第１図の半導体メモリの実施例に従って
、このことはｍ／８　（ｍ／８−１）の余分な書込みサ
イクルを意味し、これは上でまた議論された数値例にお
いて２５μｓの余分なテスト時間を意味している。これ
は選択回路に対する全テスト時間３．３ｍｓと比べてｊ
ｊｌ視できる。

（要　約） ＥＰＲＯＭあるいはＥＥＰＲＯＭであって、ここでメモ
リセルを選択しかつ読取る周辺回路のテストのために、
テストメモリセルの行および／または列が持久記１．α
メモリセルの行と列のマ）　ＩＪクスに付加されている
。このテストメモリセルは持大記憶メモリセルに比べて
非常に短い書込み時間を有し、またダイナミック（すな
わち揮発性）のタイプのものであってもよい。ＥＰＲＯ
ＭあるいはＥＥＦＲＯＭのメモリセルの書込み時間は例
えばｌ　Ｑ　ｍ５ｅｃである。しかしダイナミックメモ
リセルの書込み時間はｌ　００　ｎ５ｅｃである。従っ
て周辺回路のテストに必要な時間はファクター８０（１
６にビットメモリに対して）あるいはもっと高いファク
タ（１６にビットより大きいメモリに対して）で減少す
ることができる。

【図面の簡単な説明】

第１図は本発明による半導体メモリのブロック図を示し
、 第２図ないし第４図は本発明による半導体メモリ中のテ
ストメモリセルの種々の実施例を示している。 ｌ・・・半（メモリ）マトリクスあるいはサブマトリク
ス ２・・・行　　　　　　　３・・・列 ４・・・Ｘアドレス回路 ５・・・Ｙアドレス回路 ６・・・Ｘ復号回路　　　７・・・Ｙ復号回路計・・セ
ンス増幅器・人出力ゲートあるいは（人）出力バッファ ９・・・論理回路　　　　Ｒ・・・読取りラインＲＲ・
・・補助選択ライン Ｒ／Ｗ・・・読取り・書込みライン Ｔ、・・・メモリトランジスタ Ｔ２・・・読取りトランジスタ Ｔ３・・・書込みトランジスタ Ｔ、・・・補助選択トランジスタ Ｔ５・・・第２補助選択トランジスタ Ｗ・・・吉込みライン ＷＬ・・・テスト選択ライン ＷＲ・・・書込み選択ライン

Claims (1)

1. 【特許請求の範囲】 １、持久記憶プログラマブルあるいは一般に使用される
   メモリセルの少なくとも１つのマトリクスと、一般に使
   用されるセルのマトリクスの付加されたテストメモリセ
   ルの行および／または列と、テストモードにおいてテス
   トメモリセルを選択しかつ読取る周辺回路、および読取
   りモードにおいて一般に使用されるメモリセルを選択し
   かつ読取る周辺回路を持つ持久記憶プログラマブル半導
   体メモリにおいて、 周辺回路がテストモードにおいてテストメモリセルを書
   込むために具えられ、かつテストメモリセルが一般に使
   用されるメモリセルの読取り時間よりも短い読取り時間
   を持つタイプのものであることを特徴とする持久記憶プ
   ログラマブル半導体メモリ。 ２、周辺回路が列復号回路と行復号回路を具える特許請
   求の範囲第１項に記載の半導体メモリにおいて、 テストメモリセルの行および／または列が、列復号回路
   および／または行復号回路それぞれから見て、それぞれ
   一般に使用されるメモリセルのマトリクスの最後の行お
   よび／または列に隣接することを特徴とする半導体メモ
   リ。 ３、テストメモリセルが持久記憶タイプのものであるこ
   とを特徴とする特許請求の範囲第１項もしくは第２項に
   記載の半導体メモリ。 ４、テストメモリセルがダイナミックランダムアクセス
   タイプのものであることを特徴とする特許請求の範囲第
   １項ないし第３項のいずれか１つに記載の半導体メモリ
   。 ５、テストメモリセルがバイアス電圧レベルに接続され
   た第１主電極を持つメモリトランジスタと、メモリトラ
   ンジスタの第２主電極に接続された第１主電極を持つ読
   取りトランジスタ、およびメモリトランジスタのゲート
   に接続された第１主電極を持つ書込みトランジスタを具
   え、その読取りトランジスタの第２主電極はテスト読取
   りラインおよびテスト選択ラインに対するゲートに接続
   され、かつその読取りトランジスタの第２主電極は書取
   りラインおよび書込み選択ラインに対するゲートに接続
   され、そのラインは周辺回路に接続されていることを特
   徴とする特許請求の範囲第１項ないし第４項のいずれか
   １つに記載の半導体メモリ。 ６、書込みトランジスタの第１主電極とメモリトランジ
   スタのゲート間の接続点に、補助選択トランジスタが組
   込まれ、そのゲートがテスト選択ラインに接続されてい
   ることを特徴とする特許請求の範囲第５項に記載の半導
   体メモリ。 ７、読取りラインおよび書込みラインが一般に使用され
   るメモリセルのマトリクスの読取り／書込みラインに結
   合され、かつ読取りトランジスタの第１主電極とメモリ
   トランジスタの第２主電極の間の接続点に、第２補助選
   択トランジスタが組込まれ、そのゲートが周辺回路に接
   続された補助選択ラインに接続されることを特徴とする
   特許請求の範囲第６項に記載の半導体メモリ。 ８、テスト選択ラインが一般に使用されるメモリセルの
   マトリクスの各ビットラインであることを特徴とする特
   許請求の範囲第５項ないし第７項のいずれか１つに記載
   の半導体メモリ。 ９、読取りラインが一般に使用されるメモリセルのマト
   リクスの各ビットラインであり、かつ読取りトランジス
   タが周辺回路に組込まれることを特徴とする特許請求の
   範囲第５項ないし第８項のいずれか１つに記載の半導体
   メモリ。 １０、読取りラインが読取り／書込みラインであり、か
   つ読取りトランジスタの第１主電極とメモリトランジス
   タの第２主電極の間の接続点に、補助選択トランジスタ
   が組込まれ、そのゲートが周辺回路に接続された補助選
   択ラインに接続されることを特徴とする特許請求の範囲
   第５項に記載の半導体メモリ。 １１、読取りトランジスタおよび補助選択トランジスタ
   の頂点が一般に使用されるメモリセルのマトリクスのビ
   ットラインに接続され、かつ選択トランジスタが周辺回
   路に組込まれることを特徴とする特許請求の範囲第１０
   項に記載の半導体メモリ。 １２、特許請求の範囲第６項ないし第８項のいずれか１
   つに記載のテストメモリセルがテストメモリセルの列に
   組込まれることを特徴とする特許請求の範囲第１項ない
   し第４項のいずれか１つに記載の半導体メモリ。 １３、特許請求の範囲第９項ないし第１１項のいずれか
   １つに記載のテストメモリセルがテストメモリセルの行
   に組込まれることを特徴とする特許請求の範囲第１項な
   いし第４項のいずれか１つに記載の半導体メモリ。 １４、一般に使用されるメモリセルの各々が浮動ゲート
   を持つ電気的プログラマブルトランジスタを具えること
   を特徴とする特許請求の範囲第１項ないし第１３項のい
   ずれか１つに記載の半導体メモリ。