KR100911226B1 - 불휘발성 반도체 메모리 및 그 판독 방법 및 마이크로프로세서 - Google Patents

불휘발성 반도체 메모리 및 그 판독 방법 및 마이크로프로세서 Download PDF

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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 판독 속도를 향상시키는 것을 목적으로 한다. 1셀에 2개의 기억 영역을 갖는 메모리 셀로 형성되는 메모리 셀 어레이(1)에 있어서, 인접한 2개의 비트선에 대해 대칭이 되는 2개의 메모리 셀의 외측의 기억 영역의 임계치가 쌍의 관계가 되도록 설정되어 있다. 워드선 선택 회로(2)는 판독 대상인 2개의 메모리 셀에 접속하는 워드선에 판독 전압을 인가한다. 또한, 비트선 선택 회로(3)가 2개의 메모리 셀의 바로 밖에 있는 2개의 비트선에 접지 전압을 인가하는 동시에, 내측의 2개의 비트선에 소정의 판독 전압을 인가한다. 판독 변환 회로(4a, 4b, 4c)에서는, 워드선 선택 회로(2)와 비트선 선택 회로(3)에 의해 활성화된 각각의 메모리 셀에 흐르는 드레인 전류를 비교하여, 하나의 데이터로 변환한다.

Description

불휘발성 반도체 메모리 및 그 판독 방법 및 마이크로 프로세서{NONVOLATILE SEMICONDUCTOR MEMORY, METHOD FOR READING THE SAME, AND MICROPROCESSOR}
본 발명은 불휘발성 반도체 메모리 및 그 판독 방법 및 마이크로 프로세서에 관하여, 특히 전기적으로 기록 및 소거가 가능한 가상 접지형의 불휘발성 반도체 메모리 및 그 판독 방법 및 이 불휘발성 반도체 메모리를 탑재하는 마이크로 프로세서에 관한 것이다.
종래, 전기적으로 기록 및 소거가 가능한 불휘발성 반도체 메모리로서, 부유 게이트형의 가상 접지 불휘발성 반도체 메모리가 널리 보급되어 있다.
도 7은 종래의 부유 게이트형의 가상 접지 불휘발성 반도체 메모리의 구조를 도시한 도이다. 도는, AND형의 일례이다.
부유 게이트형의 가상 접지 불휘발성 반도체 메모리는 매트릭스형으로 배열되는 부유 게이트형 불휘발성 메모리 셀(이하, 메모리 셀이라 함)(m11, m12, …)과, 각 메모리 셀의 행 방향으로 접속되는 복수의 워드선(WL1, WL2, …) 및 열 방향으로 접속되는 복수의 비트선(BL1, BL2, …)에 따라 메모리 셀 어레이가 구성된다. 복수의 워드선(WL1, WL2, …)은 각 메모리 셀의 게이트 전극에 행마다 접속된다. 또한, 복수의 비트선(BL1, BL2, …)은 기준 셀(mR)에 접속하는 데이터 판독용의 판독 변환 회로(SA0)에 접속된다.
데이터 판독 처리에는, 메모리 셀의 기억 영역의 임계치를 판독하여 기준치와 비교하고, 임계치가 기준치보다 높은 상태로 있을지 낮은 상태로 있을지에 따라 데이터로 변환한다. 임계치의 판독 시에는, 선택된 어드레스에 대응하는 워드선과 비트선에 각각 전압(VWL과 VBL)을 인가한다. 예컨대, 워드선(WL2)과 비트선(BL4, BL5)에 접속되는 메모리 셀(m24)의 임계치의 판독을 행하는 경우, 워드선(WL2)에 전압(VWL)이 인가되고, 비트선(BL4)에 전압(VBL)이 인가된다. 또한, 비트선(BL4)과 메모리 셀(m24)을 사이에 두는 이웃의 비트선(BL5)은 GND에 접속된다. 이에 따라, 메모리 셀(m24)의 부유 게이트에 저장되어 있는 전자수에 의해 드레인 전류(Id0)가 변화된다. 동일하게, 기준 셀(mR)의 워드선(WLR)에 전압(VWL), 비트선(BLR)에 전압(VBL), 반대측의 소스선에 GND가 인가된다. 판독 변환 회로(SA0)는 메모리 셀(m24)의 드레인 전류(Id0)가 기준 셀(mR)의 드레인 전류(IdR)의 전류보다도 많은가 적은가로 O이나 1의 판정을 행하고, 데이터 출력(DO0)를 출력한다.
또한, 비선택 메모리 셀을 사이에 두는 2개의 상이한 메모리 셀을 동시에 판독함으로써, 비선택 메모리 셀 사이를 누설하는 전류를 감소시켜, 결과적으로 소비전류를 저감시키는 가상 접지형 반도체 기억 장치가 제안되어 있다(예컨대, 특허 문헌 1 참조).
[특허 문헌 1] 일본 특허 공개 평7-57487호 공보(단락 번호〔0009〕∼〔0011〕, 도 1)
그러나, 부유 게이트형의 가상 접지 불휘발성 반도체 메모리에는, 판독의 고속화가 어렵다고 하는 문제점이 있었다.
종래의 부유 게이트형의 가상 접지 불휘발성 반도체 메모리에서는, 판독 변환 회로(SA0)가 메모리 셀의 드레인 전류와 기준 셀의 드레인 전류의 전류차에 기초하여 0이나 1의 판정을 행한다. 이 때문에, 메모리 셀의 드레인 전류와 기준 셀의 드레인 전류의 전류차가 충분히 크지 않으면 판독 변환 회로(SA0)는 판정을 행할 수 없다. 판정을 행하기 위해서는, 각각의 전류를 증폭시키면 좋지만, 증폭량에 비례하여 값이 안정되기까지의 시간이 걸리게 되므로, 판독 속도가 늦는다고 하는 문제가 있다. 또한, 드레인 전류는 메모리 셀을 통해 GND에 흐를뿐만 아니라 비선택의 메모리 셀의 방향으로도 전류(Idleak)가 흐르게 되므로, 종래의 부유 게이트형의 가상 접지 불휘발성 반도체 메모리의 구성에서는, 판독 속도를 고속화하기 어렵다. 또한, 판독 변환 회로(SA0)에 의한 판정을 위해서는 비교용의 드레인 전류를 생성하기 위한 기준 셀이 불가결하고, 그 때문의 메모리 셀 어레이 면적을 확보해야 한다고 하는 문제점도 있다.
이에 비해, 2개의 비트선을 이용하여 한쪽을 bit, 다른쪽을 bit/의 구성으로서 이 비트선끼리의 전류를 비교시키는 구성이면, 기준 셀이 불필요하고, 이것을 비선택 메모리를 사이에 두는 2개의 상이한 메모리 셀을 이용하여 행하면 2개의 상이한 메모리의 외측에 있는 열선을 GND, 내측을 bit, bit/로 하므로 GND로 한 열선의 외측에 전류가 흐르지 않고, 판독 속도의 향상을 기대할 수 있다. 그러나, 종래의 부유 게이트형의 가상 접지 불휘발성 반도체 메모리에 적용하고자 하면, 1비트를 기억하기 위해 2개의 메모리 셀이 필요하므로, 메모리 셀 어레이 면적이 증대하게 된다고 하는 문제가 있다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 메모리 셀 어레이 면적을 증가시키지 않고, 판독 속도를 향상시키는 것이 가능한 불휘발성 반도체 메모리 및 그 판독 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 과제를 해결하기 위해, 도 1에 도시한 바와 같은 불휘발성 반도체 메모리가 제공된다. 본 발명에 관한 불휘발성 반도체 메모리는 불휘발성 메모리 셀이 배열되는 메모리 셀 어레이(1)와, 행선택 회로를 이루는 워드선 선택 회로(2)와, 열선택 회로를 이루는 비트선 선택 회로(3)와, 판독 데이터를 생성하는 판독 변환 회로(4a, 4b, 4c)를 갖는다.
메모리 셀 어레이(1)는 각각이 2개의 인접하는 열선[도에서는 비트선(BL1, BL2, …, 이하, 비트선이라고 함) 사이에 접속되는 동시에 행선[도에서는 워드선(WL1, WL2, …, 이하, 워드선이라고 함)의 하나에 접속하여, 1셀로 2개의 기억 영역을 갖는 불휘발성 메모리 셀(MC11, MC12, …)이 어레이를 형성하도록 배치되어 있다. 각 메모리 셀은 게이트가 워드선에 접속되고, 소스/드레인이 각각 비트선에 접속되어 있다. 이 메모리 셀 어레이(1)에는, 인접한 비트선에 대해 대칭이 되는 2개의 불휘발성 메모리 셀의 2개의 기억 영역 중, 외측에 있는 기억 영역의 임계치가 쌍의 관계가 되도록 미리 설정되어 있다. 워드선 선택 회로(2)는 판독 대상인 2개의 불휘발성 메모리 셀에 접속하는 워드선을 선택하여 소정의 판독 전압을 인가한다. 비트선 선택 회로(3)는 판독 대상인 2개의 불휘발성 메모리 셀에 접속하는 비트선중, 각각의 불휘발성 메모리 셀의 바로 밖에 접속하는 비트선에 접지 전압을 인가하고, 내측의 비트선에 소정의 판독 전압을 인가하여, 상기 불휘발성 메모리 셀에 전류가 흐르도록 한다. 판독 변환 회로(4a, 4b, 4c)는 워드선 선택 회로(2)와 비트선 선택 회로(3)에 의해 활성화된 2개의 불휘발성 메모리 셀에 흐르는 드레인 전류를 비교하여 하나의 데이터로 변환하여 출력한다.
이러한 불휘발성 반도체 메모리에 따르면, 1셀에 2개의 기억 영역을 갖는 불휘발성 메모리 셀로 형성되는 메모리 셀 어레이에 있어서, 인접한 비트선에 대해 대칭이 되는 2개의 불휘발성 메모리 셀이 각각 갖는 외측의 기억 영역의 임계치를 쌍의 관계로 설정해 둔다. 임계치가 쌍의 관계가 되는 2개의 불휘발성 메모리 셀의 외측의 기억 영역에서 임계치를 판독할 때는, 워드선 선택 회로(2)가 판독 대상인 2개의 불휘발성 메모리 셀에 접속하는 워드선을 선택하여 소정의 판독 전압을 인가하고, 비트선 선택 회로(3)가 이 불휘발성 메모리 셀에 접속하는 바로 밖의 비트선을 선택하여 접지 전압을 인가하는 동시에, 내측의 비트선을 선택하여 소정의 판독 전압을 인가한다. 이에 따라, 판독 대상인 2개의 불휘발성 메모리 셀이 활성화하여, 각각의 불휘발성 메모리 셀의 외측의 기억 영역의 임계치에 따라 드레인 전류가 흐른다. 판독 변환 회로(4a, 4b, 4c)에서는, 2개의 불휘발성 메모리 셀에 흐르는 드레인 전류를 비교하여 하나의 데이터로 변환하여 출력한다.
또한, 상기 과제를 해결하기 위해, 전기적으로 기록 및 소거가 가능한 가상 접지형의 불휘발성 반도체 메모리의 판독 방법에 있어서, 1셀에 2개의 기억 영역을 갖는 불휘발성 메모리 셀의 게이트가 행선, 소스/드레인이 각각 열선에 접속되어 형성되는 메모리 셀 어레이 중, 인접한 열선에 대해 대칭이 되는 2개의 불휘발성 메모리 셀의 상기 2개의 기억 영역 중 상기 인접한 열선에 대해 외측의 기억 영역의 임계치가 쌍의 관계가 되도록 설정해 두고, 행선택 회로가 판독 대상의 상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역을 판독하기 위해, 상기 2개의 불휘발성 메모리 셀이 접속되어 있는 행선에 소정의 판독 전압을 인가하며, 열선택 회로가 판독 대상의 상기 2개의 불휘발성 메모리 셀의 바로 밖의 2개의 열선에 접지 전압을 인가하는 동시에, 내측의 2개의 열선에 소정의 판독 전압을 인가하고, 판독 변환 회로가 상기 행선택 회로와 상기 열선택 회로에 의해 활성화된 상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역의 임계치가 쌍의 관계에 있는 것에 의해, 각각의 상기 불휘발성 메모리 셀의 드레인 전류의 차를 비교하여 하나의 데이터로 변환하는 것을 특징으로 하는 불휘발성 반도체 메모리의 판독 방법이 제공된다.
이러한 불휘발성 반도체 메모리의 판독 방법에서는, 1셀에 2개의 기억 영역을 구비한 불휘발성 메모리 셀에 형성되는 메모리 셀 어레이 중, 인접한 열선에 대해 대칭이 되는 2개의 불휘발성 메모리 셀의 외측의 기억 영역의 임계치가 쌍의 관계가 되도록 설정해 둔다. 판독 시에는, 행선택 회로가 대상인 2개의 불휘발성 메모리에 접속하는 행선을 선택하여 소정의 판독 전압을 인가하고, 열선택 회로가 대상인 2개의 불휘발성 메모리의 바로 밖의 열선에 접지 전압, 내측의 열선에 소정의 판독 전압을 인가한다. 이에 따라, 대상인 2개의 불휘발성 메모리가 활성화된다. 판독 변환 회로는 각각의 불휘발성 메모리 셀에 흐르는 드레인 전류를 비교하여 하나의 데이터로 변환한다.
[발명의 효과]
본 발명에 따르면, 1셀에 2개의 기억 영역을 갖는 불휘발성 메모리 셀을 이용하여 가상 접지형의 메모리 셀 어레이를 구성하고, 인접한 2개의 열선에 대해 대칭이 되는 불휘발성 메모리 셀 각각의 외측의 기억 영역의 임계치가 쌍의 관계가 되도록 설정한다. 판독 시에는, 메모리 셀의 바로 밖의 열선에 접지 전압, 내측의 열선에 소정의 판독 전압을 인가하고, 쌍의 관계가 되는 각각의 불휘발성 메모리 셀의 드레인 전류를 비교함으로써 하나의 데이터로 변환하므로, 기준 셀을 필요로 하지 않고, 접지 전압을 인가하고 있는 열선의 외측에 전류가 흐르지 않으므로 판독 속도를 향상시킬 수 있다. 또한, 이 때 메모리 셀 어레이 면적을 증가시킬 필요가 없다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 예로서 바람직한 실시형태를 나타내는 첨부의 도면과 관련된 이하의 설명에 의해 명확해질 것이다.
도 1은 실시형태의 불휘발성 반도체 메모리의 구성을 도시하는 블록도.
도 2는 실시형태의 데이터 판독 동작을 도시한 도면.
도 3은 실시형태의 다른 어드레스의 데이터 판독 동작을 도시한 도면.
도 4는 실시형태의 메모리 셀 어레이의 초기 상태를 도시한 도면.
도 5는 실시형태의 기록 회로와 기록 동작을 도시한 도면.
도 6은 실시형태의 마이크로 프로세서의 구성도.
도 7은 종래의 부유 게이트형의 가상 접지 불휘발성 반도체 메모리의 구조를 도시한 도면.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다. 도 1은 실시형태의 불휘발성 반도체 메모리의 구성을 도시하는 블록도이다.
실시형태에 적용되는 불휘발성 반도체 메모리는, 2개의 기억 영역을 갖는 불휘발성의 메모리 셀이 행과 열에 배치되고, 각각의 게이트가 워드선(행선)에 접속하며, 소스/드레인이 각각 비트선(열선)에 접속되어 형성되는 메모리 셀 어레이(1)와, 판독 대상인 2개의 메모리 셀에 접속하는 워드선을 선택하여 대상인 2개의 메모리 셀을 활성화하는 워드선 선택 회로(2)와, 판독 대상인 2개의 메모리 셀에 각각 접속하는 바로 밖의 비트선과 내측의 비트선을 선택하여 대상인 2개의 메모리 셀을 활성화하는 비트선 선택 회로(3)와, 워드선 선택 회로(2)와 비트선 선택 회로에 의해 활성화된 2개의 메모리 셀의 드레인 전류를 비교하여 하나의 데이터로 변환하는 판독 변환 회로(4a, 4b, 4c)를 갖는 가상 접지형의 구성을 든다.
메모리 셀 어레이(1)는 전기적으로 기록 및 소거가 가능하고, 또한 1셀에 2개의 기억 영역을 갖는 메모리 셀(MC11, MC12, …)이 행과 열에 배치되어 있다. 열방향에 배열된 메모리 셀은, 상호 인접하는 메모리 셀끼리의 드레인과 소스가 비트선에 의해 순차 직렬로 접속된다. 또한, 각 메모리 셀의 게이트가 행방향으로 배치된 워드선의 하나에 접속된다. 예컨대, 메모리 셀(MC11)은 2개의 기억 영역(M11, M'11)을 가지고, 게이트가 워드선(WL1)에 접속하는 동시에, 소스/드레인이 각각 비트선(BL1, BL2)에 접속한다. 이러한 구성의 메모리 셀 어레이(1)에 있어서, 소정의 1비트 데이터를 기억하므로, 인접한 2개의 비트선에 대해 대칭이 되는 2개의 메모리 셀의 기억 영역 중, 외측의 기억 영역의 임계치가 쌍의 관계, 즉, 한쪽의 기억 영역의 임계치가 높은 상태이면, 다른쪽의 임계치가 낮은 상태로 설정된다. 예컨대, 인접한 2개의 비트선(BL2, BL3)에 대해 대칭이 되는 메모리 셀(MC11)과 메모리 셀(MC13)의 각각 외측의 기억 영역(M11), 기억 영역(M'13)의 임계치가 쌍의 관계가 되도록 설정되고, 메모리 셀(MC11)의 기억 영역(M11)의 임계치가 높은 상태이면, 메모리 셀(MC13)의 기억 영역(M'13)의 임계치는 낮은 상태가 되고, 기억 영역(M11)의 임계치가 낮은 상태이면, 기억 영역(M'13)의 임계치는 높은 상태가 된다. 또한, 임계치가 높은 상태란, 기억 영역에 모여 있는 전자의 양이 많은 상태를 말하고, 반대로 낮은 상태란, 기억 영역에 모여 있는 전자의 양이 적은 상태를 말한다. 이와 같이 각각의 임계치 가 쌍의 관계가 되도록, 높은 상태와 낮은 상태로 설정되면, 임계치를 비교한 경우에 어느 쪽의 기억 영역의 임계치가 높은 상태로 있는지의 비교를 용이하게 할 수 있다. 또한, 이 메모리 셀 어레이(1)에 배열되는 각 메모리 셀은 비부유 게이트형의 메모리 셀로 구성되는 것이 바람직하다.
워드선 선택 회로(2)는 쌍의 관계가 되도록 임계치가 설정되어 있는 판독 대상인 2개의 메모리 셀의 외측의 기억 영역을 판독하므로, 판독 요구된 메모리 어드레스에 대응하는 판독 대상인 2개의 메모리 셀에 접속하는 워드선을 선택하여 소정의 판독 전압을 인가한다.
비트선 선택 회로(3)는 쌍의 관계가 되도록 임계치가 설정되어 있는 판독 대상인 2개의 메모리 셀의 외측의 기억 영역을 판독하기 위해, 판독 요구된 메모리 어드레스에 대응하는 2개의 메모리 셀에 접속하는 바로 밖의 비트선에 접지 전압을 인가하고, 내측의 비트선에 소정의 판독 전압을 인가하여, 선택된 2개의 메모리 셀에 전류가 흐르도록 한다. 또한, 소정의 판독 전압을 인가하는 2개의 비트선을 대응하는 판독 변환 회로(4a, 4b, 4c)에 접속한다.
예컨대, 인접한 2개의 비트선(BL2, BL3)에 대해 대칭이 되는 메모리 셀(MC11)과 메모리 셀(MC13)의 각각 외측의 기억 영역(M11), 기억 영역(M'13)을 판독하는 경우, 워드선 선택 회로(2)가 워드선(WL1)에 소정의 판독 전압을 인가하고, 비트선 선택 회로(3)가 메모리 셀(MC11)과 메모리 셀(MC13)의 각각 바로 밖의 비트선(BL1, BL4) 에 접지 전압을 인가하며, 내측의 비트선(BL2, BL3)에 소정의 판독 전압을 인가한다. 이에 따라 메모리 셀(MC11, MC13)이 활성화하여, 각각의 외측의 기억 영역(M11, M'13)에 저장된 전자량(임계치)에 따른 드레인 전류가 흐른다.
판독 변환 회로(4a, 4b, 4c)는 워드선 선택 회로(2)와 비트선 선택 회로(3)에 따라 활성화된 2개의 메모리 셀의 외측의 기억 영역의 임계치에 따라 흐르는 드레인 전류를 비교하여, 데이터로 변환한다. 데이터는 소정의 비트 데이터와, 그 반전 비트 데이터로서 출력된다. 예컨대, 판독 변환 회로(4a)는 비트 데이터(DO1)와, 반전 비트 데이터(DO1)/(이하, 반전 비트 데이터는 데이터 명에/을 붙여 표기함)를 출력한다. 판독 변환 회로(4a, 4b, 4c)에서는, 외측의 기억 영역의 임계치가 쌍의 관계로 설정되는 2개의 메모리 셀에 접속하는 2개의 비트선을 통해 입력되는 각각의 메모리 셀의 드레인 전류끼리를 비교하므로, 기준 셀은 불필요하게 된다. 또한, 바로 밖의 비트선에 접지 전압을 내측의 비트선에 소정의 판독 전압을 인가하고 있으므로, 바로 밖의 비트선보다 외측으로 전류가 흐르지 않으므로 데이터 변환을 고속으로 처리할 수 있다. 또한, 판독 변환 회로(4a, 4b, 4c)는 각각의 전류차를 검출하는 차동 증폭기 등에 의해 구성된다.
이러한 구성의 불휘발성 반도체 메모리의 판독 동작 및 판독 방법에 대해 설명한다.
도 2는 실시형태의 데이터 판독 동작을 도시한 도이다. 도의 기억 영역에 있 어서, ●은 전자가 많은 상태, ○은 전자가 적은 상태를 도시한다. 점선으로 나타낸
Figure 112007068028319-pct00001
는 설명에는 특별히 관계하지 않는 부분으로, 전자가 많은 상태 혹은 전자가 적은 상태 중 어느 하나의 상태에 있다. 또한, 이하의 설명에서는, 판독 변환 회로(4a, 4b, 4c)는 2개의 비트선으로부터 입력되는 드레인 전류끼리를 비교하여, 그 전류차에 의해 각각의 신호치를 판정하는 차동 증폭기(SA1)로 구성되도록 한다.
이러한 메모리 셀 어레이에서는, 메모리 셀 어레이를 구성하는 메모리 셀 중, 인접한 비트선에 대해 대칭이 되는 2개의 메모리 셀의 2개의 기억 영역 중, 인접한 비트선에 대해 외측이 되는 각각의 기억 영역의 임계치가 쌍의 관계가 되도록 설정된다. 도의 예에서는, 인접한 비트선에 대해 대칭이 되는 바로 밖의 2개의 메모리 셀의 외측의 기억 영역의 임계치가 쌍의 관계로 설정된다. 예컨대, 인접한 비트선(BL3, BL4)에 대해 대칭이 되는 메모리 셀(MC12)과 메모리 셀(MC14)의 각각의 외측의 기억 영역(M12과 M'14)의 임계치 및 메모리 셀(MC22)과 메모리 셀(MC24)의 기억영역(M22과 M'24)의 임계치가, 각각 쌍의 관계가 되도록 설정된다. 또한, 각각의 메모리 셀의 다른 한 쪽의 기억 영역도 또한, 다른 인접한 비트선에 대해 대칭이 되는 메모리 셀의 외측의 기억 영역 사이에서, 임계치가 쌍의 관계로 설정된다. 예컨대, 메모리 셀(MC24)의 다른 한 쪽의 기억 영역(M24)은 비트선(BL5, BL6)에 대해 대칭이 되는 메모리 셀(MC26)의 외측의 기억 영역(M'26)의 기억 영역과 임계치가 쌍의 관계로 설정된다. 어떤 비트선을 선택할지는 어드레스에 따라 결정, 어드레스를 바꿈 으로써 쌍의 관계에 있는 모든 기억 영역의 임계치를 판독할 수 있다. 따라서, 메모리 셀 어레이의 면적에서 보면, 1 메모리 셀로 1비트의 판독을 행하고 있는 경우와 동일하게 되므로, 전체의 메모리 셀 어레이 면적을 증가시킬 필요는 없다.
임계치의 판독 시에는, 도시하지 않은 워드선 선택 회로에 의해, 지정된 어드레스에 대응하는 2개의 메모리 셀이 접속하는 워드선이 선택되고, 소정의 판독 전압(VWL)이 인가된다. 그리고, 도시하지 않은 비트선 선택 회로에 의해, 지정된 어드레스에 대응하는 2개의 메모리 셀의 바로 밖의 비트선에 접지 전압(이하, GND라고 함)이 접속되고, 각각의 메모리 셀이 접속하는 내측의 비트선에 소정의 판독 전압(VBL)이 인가된다. 워드선 선택 회로와 비트선 선택 회로에 의해 활성화된 2개의 메모리 셀의 드레인 전류는 선택된 2개의 비트선을 통해 차동 증폭기(SA1)로 입력된다. 차동 증폭기(SA1)에서는, 2개의 비트선으로부터의 드레인 전류끼리를 비교하여 하나의 데이터로 변환한다.
도의 예에서는, 비트선(BL3, BL4)에 대해 대칭이 되는 2개의 메모리 셀(MC22, MC24)의 외측의 기억 영역, 메모리 셀(MC22)의 기억 영역(M22)과, 메모리 셀(MC24)의 기억 영역(M'24)의 임계치가 쌍의 관계가 되도록 설정되어 있다. 도 2에서는, 메모리 셀(MC22)의 기억 영역(M22)은 임계치가 높은 상태(●), 메모리 셀(MC24)의 기억 영역(M'24)은 임계치가 낮은 상태(○)로 설정되어 있다.
판독 시에는, 워드선측은 워드선 선택 회로에 의해, 지정된 어드레스에 따라, 2개의 메모리 셀(MC22, MC24)에 접속하는 워드선(WL2)이 선택되고, 판독 전압(VWL)이 인가된다. 비트선측은 비트선 선택 회로에 의해, 2개의 메모리셀(MC22, MC24)에 접속하는 바로 밖의 비트선(BL2, BL5)에 GND가 인가되는 동시에, 내측의 비트선(BL3, BL4)에 판독 전압(VBL)이 인가된다. 또한, 비트선(BL4, BL3)은 차동 증폭기(SA1)에 접속된다. 이에 따라, 메모리 셀(MC22)에 기억 영역(M22)의 전자의 상태에 따라 드레인 전류(Id1)가 흘러, 메모리 셀(MC24)에 기억 영역(M'24)의 전자의 상태에 따라 드레인 전류(Id2)가 흐른다. 이 경우, 메모리 셀(MC22)의 기억 영역(M22)의 임계치가 높은 상태로, 메모리 셀(MC24)의 기억 영역(M'24)의 임계치가 낮은 상태로 설정되므로, 데이터 변환을 행하는 차동 증폭기(SA1)에 입력되는 각각의 드레인 전류는 기억 영역(M'24)에 흐르는 드레인 전류(Id2)가 기억 영역(M22)에 흐르는 드레인 전류(Id1)보다도 많아진다. 이 결과, 차동 증폭기(SA1)에서는, 드레인 전류를 비교하여, 출력 비트(bit)로 하여 DO1=0을 출력하여, 반전 출력 비트(bit/)로서 DO1/= 1을 출력한다. 또한, 반전 출력 비트를 생략하는 구성으로 할 수도 있다.
이상의 설명의 실시형태에 따르면, 각각의 드레인 전류(Id1와 Id2)는 각각 외측에 있는 메모리 셀(MC21, MC23)로 흐르지 않으므로, 판독 속도의 향상이 가능하다. 또한, 비트선(BL3과 BL4)이 동전위(VBL)이므로, 메모리 셀(MC23)에는 전류가 흐르지 않는다고 하는 효과를 얻을 수 있다. 또한, 판독 어드레스를 변경하면, 메모리 셀에 있는 2개의 기억 영역의 어느 쪽도 판독할 수 있으므로, 판독 속도를 향상시키더라도 메모리 셀 어레이 면적이 증가하는 일이 없다.
다른 메모리 셀의 데이터도 동일한 순서로 판독할 수 있다.
도 3은 실시형태의 다른 어드레스의 데이터 판독 동작을 도시한 도이다. 도 2와 동일한 것에는 동일한 부호를 붙인다. 여기서는, 어드레스 지정에 의해, 메모리 셀(MC24)의 다른 한쪽의 기억 영역(M24)의 임계치는 인접하는 비트선(BL5, BL6)을 사이에 두고 메모리 셀(MC24)과 대칭이 되는 메모리 셀(MC26)의 외측의 기억 영역(M'26)의 임계치와 쌍의 관계가 되도록 설정된다. 메모리 셀(MC24)의 기억 영역(M24)은 인접하는 비트선(BL5, BL6)에 대해 외측의 기억 영역이 된다. 도에서는, 미리, 메모리 셀(MC24)의 기억 영역 M24는 임계치가 낮은 상태(○), M'26은 임계치가 높은 상태(●)로 설정되어 있다.
이 경우에도 순서는 도 2의 경우와 동일하게, 어드레스에 의해 선택되는 판독 대상인 2개의 메모리 셀(MC24)과 메모리 셀(MC26)이 접속하는 워드선(WL2)에 판독 전압(VWL)을 인가하고, 비트선측은 내측에 있는 비트선(BL5과 BL6)에 판독 전압(VBL)을 인가하는 동시에, 메모리 셀(MC24)과 메모리 셀(MC26) 각각의 바로 밖의 비트 선(BL4와 BL7)에 GND를 인가한다. 또한, 비트선(BL5, BL6)을 차동 증폭기(SA1)에 접속한다. 이에 따라, 메모리 셀(MC24)에 기억 영역(M24)의 전자의 상태에 따른 드레인 전류(Id3)가 흘러, 메모리 셀(MC26)에 기억 영역(M'26)의 전자의 상태에 따른 드레인 전류(Id4)가 흐른다. 이 경우, 차동 증폭기(SA1)에 흐르는 드레인 전류는 메모리 셀(MC24)에 흐르는 드레인 전류(Id3)가 메모리 셀(MC26)에 흐르는 드레인 전류(Id4)보다도 많으므로, 출력 비트는 DO2(bit)=1, 판정 출력 비트는 DO2/(bit/)=0이 된다.
이상과 같은 판독을 가능하게 하므로, 미리, 인접하는 2개의 비트선에 대해 대칭이 되는 2개의 메모리 셀의 외측의 기억 영역의 임계치를 쌍의 관계로 설정해 둔다. 도 4는 실시형태의 메모리 셀 어레이의 초기 상태를 도시한 도이다.
도에 도시한 바와 같이, 초기 상태에서는, 각 메모리 셀의 2개의 기억 영역은 한쪽이 임계치가 높은 전자가 많은 상태(●), 다른쪽이 임계치가 낮은 전자가 적은 상태(○)로 설정된다. 예컨대, 메모리 셀(MC23)에서는, 한쪽의 기억 영역(M23)이 임계치가 높은 상태로, 다른쪽의 기억 영역(M'23)이 임계치가 낮은 상태로 되어있다.
이 초기 상태를 만들기 위해서는, 예컨대, 처음에 메모리 셀에 대해 소거를 행하여, 모든 기억 영역을 전자가 없는 상태(임계치가 낮은 상태)로 하고, 그 후, 메모리 셀의 한 쪽의 기억 영역에 기록을 행하여 전자가 많은 상태(임계치가 높은 상태)로 한다. 도 5는 실시형태의 기록 회로와 기록 동작을 도시한 도이다.
여기서는, 일단, 모든 메모리 셀의 2개의 기억 영역의 데이터를 소거(전자가 없는 상태: ○)한 후, 메모리 셀(MC21)의 한 쪽의 기억 영역(M21)에의 기록을 행하여 기억 영역(M21)을 전자가 많은 상태(●)로 한 이후의 처리 순서에 대해 설명한다.
계속되는 처리로서, 메모리 셀(MC22)의 한 쪽의 기억 영역(M22)에의 기록을 행한다. 기억 영역(M22)에 기록하기 위해서는, 기억 영역(M22)에 대응한 워드선(WL2)을 선택하고, 기억 영역(M22)에 기록하기 위해 필요한 WL 전압(VPWL1)을 WL 승압 회로(펌프 1)(51)로부터 인가한다. 또한, 기억 영역(M22)에 대응한 비트선(BL2)도 선택하고, 기억 영역(M22)에 기록하기 위해 필요한 BL 전압(VPBL1)을 BL 승압 회로(펌프2)(52)로부터 인가하여, 비트선(BL3)을 GND에 접속하고, 다른 비트선을 플로우팅으로 한다. 이에 따라, 기록 시의 전류(IP1)가 M22로 흐르고, M22는 전자가 많은 상태로 천이한다. 이하, 이 순서를 다른 메모리 셀에 대해서도 순차 실행함으로써, 도 4에 도시한 초기 상태를 설정한다.
또한, 동작중인 데이터의 재기록도 동일한 순서로 행해진다. 예컨대, 차동 증폭기의 출력 비트가 1(bit= 1, bit/= 0)이었던 것을 0(bit= 0, bit/= 1)에 재기록하는 경우도 동일하게, 인접하는 2개의 열선에 대해 대칭이 되는 메모리 셀 각각의 외측의 기억 영역을 일단 소거하여 어느 쪽도 전자가 없는 상태(○)로 하고, 그 후 bit에 대응하는 기억 영역에 대해 기록을 행하여 전자가 많은 상태(●)로 한다. 혹은, 최초에 기록을 행하여, 2개의 기억 영역의 어느 쪽도 전자가 많은 상태(●)로 해 두고, 그 후, bit/에 대응하는 기억 영역을 소거하여 전자가 없는 상태(○)로 하는 것에도 실현된다.
또한, 상기 설명의 불휘발성 반도체 메모리는 전기적으로 재기록 가능하고, 고속 액세스가 가능한 것 등으로부터, 마이크로 프로세서 내의 기억 장치에 적용되어 있다. 본 발명에 관한 불휘발성 반도체 메모리도, 마이크로 프로세서의 기억 장치에 적용할 수 있다. 도 6은 실시형태의 마이크로 프로세서의 구성도이다.
마이크로 프로세서(100)는 외부로부터 아날로그 신호를 입력하고 소정의 처리를 실행하여 출력하는 기능을 가지며, CPU(Central Processing Unit)(101)에 의해 전체가 제어되고 있다. CPU(101)에는, 버스(107)를 통해 RAM(Random Access Memory)(102), FLASH 메모리(103), A/D 컨버터(104), D/A 컨버터(105), 통신 인터페이스(UART)(106)가 접속되어 있다. RAM(102)에는 CPU(101)에 실행시키는 OS(Operating System)의 프로그램이나 애플리케이션 프로그램의 적어도 일부가 일시적으로 저장된다. FLASH 메모리(103)는 본 발명에 따른 불휘발성 반도체 메모리 이며, 전원 투입시에 필요한 프로그램이나 데이터 등, 단전시에도 유지해 둘 필요가 있는 데이터가 저장된다. A/D 컨버터(104)는 외부로부터 입력되는 아날로그 신호를 디지털 신호로 변환하고, D/A 컨버터(105)는 디지털 신호를 아날로그 신호로 변환하여 외부로 출력한다. UART(106)는 통신 데이터를 외부 출력한다.
이러한 구성의 실시형태에 적용되는 FLASH 메모리(103)는 2개의 비트선으로부터 동시에, 쌍의 관계가 되도록 임계치가 설정된 2개의 메모리 셀의 한 쪽의 기 억 영역의 드레인 전류끼리를 판독하여 비교하므로, 고속인 판독이 가능해진다. 또한, 판독에는 2개의 메모리 셀의 각각 한 쪽의 기억 영역을 이용하고 있으므로, 1셀로 1비트의 판독을 행하는 경우와 동일한 메모리 셀면적 사이즈로 구성 가능하고, 메모리 셀 어레이 면적은 증가하지 않는다. 또한, 기준 셀을 필요로 하지 않으므로, 전체의 회로 면적은 작게 할 수 있다. 이러한 이점으로부터, 마이크로 프로세서의 기억 장치에 적합하며, 이러한 FLASH 메모리를 탑재한 마이크로 프로세서는 FLASH 메모리로부터의 판독이 고속화됨으로서, 결과적으로 처리 속도를 고속화할 수 있다.
상기에 대해서는 단순히 본 발명의 원리를 도시하는 것이다. 또한, 다수의 변형, 변경이 당업자에 있어서 가능하고, 본 발명은 상기에 나타내고, 설명한 정확한 구성 및 응용예에 한정되지 않으며, 대응하는 모든 변형예 및 균등물은 첨부의 청구항 및 그 균등물에 의한 본 발명의 범위로 간주된다.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이
2: 워드선 선택 회로
3: 비트선 선택 회로
4a, 4b, 4c: 판독 변환 회로
51: WL 승압 회로(펌프 1)
52: BL 승압 회로(펌프 2)
100: 마이크로 프로세서

Claims (8)

  1. 전기적으로 기록 및 소거가 가능한 가상 접지형의 불휘발성 반도체 메모리에 있어서,
    1셀에 2개의 기억 영역을 갖는 불휘발성 메모리 셀의 게이트가 행선, 소스/드레인이 각각 열선에 접속되어 형성되는 메모리 셀 어레이와,
    상기 메모리 셀 어레이 중, 인접한 열선에 대해 대칭이 되는 2개의 불휘발성 메모리 셀의 상기 2개의 기억 영역 중 상기 인접한 열선에 대해 외측의 기억 영역의 임계치가 쌍의 관계가 되도록 설정해 두고, 판독 대상의 상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역을 판독하기 위해, 상기 2개의 불휘발성 메모리 셀이 접속되어 있는 행선에 소정의 판독 전압을 인가하는 행선택 회로와, 판독 대상의 상기 2개의 불휘발성 메모리 셀의 바로 밖의 2개의 열선에 접지 전압을 인가하고, 내측의 2개의 열선에 소정의 판독 전압을 인가하는 열선택 회로와,
    상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역의 임계치는 쌍의 관계에 있는 것에 의해, 각각의 상기 불휘발성 메모리 셀의 드레인 전류의 차를 비교하여 하나의 데이터로 변환하는 판독 변환 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 불휘발성 메모리 셀은 비부유 게이트형 메모리 셀인 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 쌍의 관계가 되도록 설정되는 상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역의 임계치는 한쪽의 상기 외측의 기억 영역의 임계치가 높은 상태이고, 다른쪽의 상기 외측의 기억 영역의 임계치가 낮은 상태로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제1항에 있어서, 상기 임계치가 쌍의 관계가 되도록 설정되는 상기 2개의 불휘발성 메모리 셀은 상기 인접한 열선에 대해 바로 밖에 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제4항에 있어서, 상기 열선택 회로는 상기 인접한 2개의 열선을 선택하여 소정의 판독 전압을 인가하고, 상기 인접한 2개의 열선의 바로 밖에 있는 2개의 열선을 선택하여 접지 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제1항에 있어서, 상기 행선택 회로 및 상기 열선택 회로는,
    열선에 대해 대칭이 되는 2개의 불휘발성 메모리 셀의 상기 2개의 기억 영역 중 상기 열선에 대해 내측의 기억 영역의 임계치가 쌍의 관계가 되도록 설정해 두고, 상기 행선택 회로는 판독 대상의 상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역을 판독하기 위해 상기 2개의 불휘발성 메모리 셀이 접속되어 있는 행선에 소정의 판독 전압을 인가하며, 상기 열선택 회로는 판독 대상의 상기 2개의 불휘발성 메모리 셀의 바로 밖의 2개의 열선에 소정의 판독 전압을 인가하고 내측의 열선에 접지 전압을 인가하는
    것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 전기적으로 기록 및 소거가 가능한 가상 접지형의 불휘발성 반도체 메모리의 판독 방법에 있어서,
    1셀에 2개의 기억 영역을 갖는 불휘발성 메모리 셀의 게이트가 행선, 소스/드레인이 각각 열선에 접속되어 형성되는 메모리 셀 어레이 중, 인접한 열선에 대해 대칭이 되는 2개의 불휘발성 메모리 셀의 상기 2개의 기억 영역 중 상기 인접한 열선에 대해 외측의 기억 영역의 임계치가 쌍의 관계가 되도록 설정해 두고,
    행선택 회로는 판독 대상의 상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역을 판독하기 위해, 상기 2개의 불휘발성 메모리 셀이 접속되어 있는 행선에 소정의 판독 전압을 인가하며,
    열선택 회로는 판독 대상의 상기 2개의 불휘발성 메모리 셀의 바로 밖의 2개의 열선에 접지 전압을 인가하고 내측의 2개의 열선에 소정의 판독 전압을 인가하고,
    판독 변환 회로는 상기 행선택 회로와 상기 열선택 회로에 의해 활성화된 상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역의 임계치가 쌍의 관계에 있는 것에 의해, 각각의 상기 불휘발성 메모리 셀의 드레인 전류의 차를 비교하여 하나의 데이터로 변환하는
    것을 특징으로 하는 불휘발성 반도체 메모리의 판독 방법.
  8. 전기적으로 기록 및 소거가 가능한 가상 접지형의 불휘발성 반도체 메모리를 갖는 마이크로 프로세서에 있어서,
    1셀에 2개의 기억 영역을 갖는 불휘발성 메모리 셀의 게이트가 행선, 소스/드레인이 각각 열선에 접속되어 형성되는 메모리 셀 어레이와,
    인접한 열선에 대해 대칭이 되는 2개의 불휘발성 메모리 셀의 상기 2개의 기억 영역 중 상기 인접한 열선에 대해 외측의 기억 영역의 임계치가 쌍의 관계가 되도록 설정해 두고, 요구된 판독 어드레스에 따라, 상기 메모리 셀 어레이 중 판독 대상이 되는 상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역을 판독하기 위해, 상기 2개의 불휘발성 메모리 셀이 접속되어 있는 행선에 소정의 판독 전압을 인가하는 행선택 회로와, 판독 대상의 상기 2개의 불휘발성 메모리 셀의 바로 밖의 2개의 열선에 접지 전압을 인가하고 내측의 2개의 열선에 소정의 판독 전압을 인가하는 열선택 회로와,
    상기 2개의 불휘발성 메모리 셀의 상기 외측의 기억 영역의 임계치가 쌍의 관계에 있는 것에 의해, 각각의 상기 불휘발성 메모리 셀의 드레인 전류의 차를 비교하여 하나의 데이터로 변환하는 판독 변환 회로
    를 포함하는 것을 특징으로 하는 마이크로 프로세서.
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