JPH11288596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11288596A JPH11288596A JP10378298A JP10378298A JPH11288596A JP H11288596 A JPH11288596 A JP H11288596A JP 10378298 A JP10378298 A JP 10378298A JP 10378298 A JP10378298 A JP 10378298A JP H11288596 A JPH11288596 A JP H11288596A
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- Japan
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- bit line
- voltage
- selection
- sense amplifier
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高集積化を図りつ、読み出し動作の高速化を
図った多値のフラッシュメモリ。 【解決手段】 ３値以上の多値記憶情報のセルからなる
メモリアレイのワード線の選択電位を、読み出し時には
上記しきい値電圧に対応した複数種類の選択レベルと
し、メモリアレイのビット線の一端側に、ワード線の選
択レベルに対応したビット線の電位をセンスするセンス
アンプを配置し、ビット線の他端側に、センスアンプの
判定信号のデータラッチ回路を配置し、センスアンプと
ビット線との間に設けらるカラム選択スイッチＭＯＳＦ
ＥＴのゲートに、ビット線に与えられるべきプリチャー
ジ電圧に対して選択スイッチＭＯＳＦＥＴのしきい値電
圧分だけ高い電圧を供給してそれをデータラッチ回路と
ともにプリチャージの電圧として利用する。
図った多値のフラッシュメモリ。 【解決手段】 ３値以上の多値記憶情報のセルからなる
メモリアレイのワード線の選択電位を、読み出し時には
上記しきい値電圧に対応した複数種類の選択レベルと
し、メモリアレイのビット線の一端側に、ワード線の選
択レベルに対応したビット線の電位をセンスするセンス
アンプを配置し、ビット線の他端側に、センスアンプの
判定信号のデータラッチ回路を配置し、センスアンプと
ビット線との間に設けらるカラム選択スイッチＭＯＳＦ
ＥＴのゲートに、ビット線に与えられるべきプリチャー
ジ電圧に対して選択スイッチＭＯＳＦＥＴのしきい値電
圧分だけ高い電圧を供給してそれをデータラッチ回路と
ともにプリチャージの電圧として利用する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば多値フラッシュメモリ（一括消去型ＥＥＰ
ＲＯＭ；エレクトリカリ・イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）に利用して特に有効な
技術に関する。
関し、例えば多値フラッシュメモリ（一括消去型ＥＥＰ
ＲＯＭ；エレクトリカリ・イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）に利用して特に有効な
技術に関する。
【０００２】
【従来の技術】多値のフラッシュメモリについて、例え
ば、１９６６年１１月『アイ・イー・イー・イー（ＩＥ
ＥＥ）ジャーナル オブ ソリッド・ステート サーキ
ッツ（Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ） Ｖｏｌ．３１，Ｎｏ．１１』第
１５７５頁〜第１５８３頁に記載されている。４値のメ
モリにおいては、４値の境界の３値電圧にそれぞれワー
ド線を切り換えて３回の読み出しを行う。つまり、従来
の２値読み出しと同じ動作をワード線の選択レベルを切
り換えながら３回に分けて行うようにするものである。
ば、１９６６年１１月『アイ・イー・イー・イー（ＩＥ
ＥＥ）ジャーナル オブ ソリッド・ステート サーキ
ッツ（Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ） Ｖｏｌ．３１，Ｎｏ．１１』第
１５７５頁〜第１５８３頁に記載されている。４値のメ
モリにおいては、４値の境界の３値電圧にそれぞれワー
ド線を切り換えて３回の読み出しを行う。つまり、従来
の２値読み出しと同じ動作をワード線の選択レベルを切
り換えながら３回に分けて行うようにするものである。
【０００３】
【発明が解決しようとする課題】本願発明者において
は、上記何回かに分けて行われるセンス出力を保持する
ためのデータラッチへのデータ転送動作を有効に利用す
ることにより、読み出し動作のためのビット線電位のプ
リチャージ動作を省略することにより多値メモリの読み
出し動作の高速化を図ることを考えた。
は、上記何回かに分けて行われるセンス出力を保持する
ためのデータラッチへのデータ転送動作を有効に利用す
ることにより、読み出し動作のためのビット線電位のプ
リチャージ動作を省略することにより多値メモリの読み
出し動作の高速化を図ることを考えた。
【０００４】この発明の目的は、読み出し動作の高速化
を図った多値の半導体記憶装置を提供することにある。
この発明の他の目的は、高集積化を図りつ、読み出し動
作の高速化を図った多値の半導体記憶装置を提供するこ
とにある。この発明の前記ならびにその他の目的と新規
な特徴は、この明細書の記述及び添付図面から明らかに
なるであろう。
を図った多値の半導体記憶装置を提供することにある。
この発明の他の目的は、高集積化を図りつ、読み出し動
作の高速化を図った多値の半導体記憶装置を提供するこ
とにある。この発明の前記ならびにその他の目的と新規
な特徴は、この明細書の記述及び添付図面から明らかに
なるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、３値以上の多値記憶情報に対
応したしきい値電圧を持つようにされたメモリセルがマ
トリックス配置されてなるメモリアレイのワード線の選
択電位を、読み出し時には上記しきい値電圧に対応した
複数種類の選択レベルとし、上記ワード線の選択レベル
により上記メモリセルのオン状態／オフ状態に対応され
たビット線の電位をセンスするセンスアンプと、上記セ
ンスアンプの判定信号を上記ビット線を介在させて伝え
られるデータラッチ回路とを設け、少なくとも上記セン
スアンプと上記ビット線との間に設けられるカラム選択
スイッチＭＯＳＦＥＴのゲートに、上記ビット線に与え
られるべきプリチャージ電圧に対して上記選択スイッチ
ＭＯＳＦＥＴのしきい値電圧分だけ高い電圧を供給して
上記ビット線を介在させてセンスアンプから上記データ
ラッチ回路に伝えられるべきハイレベルの電圧を上記プ
リチャージ電圧として利用する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、３値以上の多値記憶情報に対
応したしきい値電圧を持つようにされたメモリセルがマ
トリックス配置されてなるメモリアレイのワード線の選
択電位を、読み出し時には上記しきい値電圧に対応した
複数種類の選択レベルとし、上記ワード線の選択レベル
により上記メモリセルのオン状態／オフ状態に対応され
たビット線の電位をセンスするセンスアンプと、上記セ
ンスアンプの判定信号を上記ビット線を介在させて伝え
られるデータラッチ回路とを設け、少なくとも上記セン
スアンプと上記ビット線との間に設けられるカラム選択
スイッチＭＯＳＦＥＴのゲートに、上記ビット線に与え
られるべきプリチャージ電圧に対して上記選択スイッチ
ＭＯＳＦＥＴのしきい値電圧分だけ高い電圧を供給して
上記ビット線を介在させてセンスアンプから上記データ
ラッチ回路に伝えられるべきハイレベルの電圧を上記プ
リチャージ電圧として利用する。
【０００６】
【発明の実施の形態】図１には、この発明が適用された
多値フラッシュメモリの一実施例のブロック図が示され
ている。図１の各ブロックを構成する回路素子は、特に
制限されないが、公知のＭＯＳＦＥＴ集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板面
上に形成される。
多値フラッシュメモリの一実施例のブロック図が示され
ている。図１の各ブロックを構成する回路素子は、特に
制限されないが、公知のＭＯＳＦＥＴ集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板面
上に形成される。
【０００７】特に制限されないが、この実施例では外部
端子数を削減するためにデータ端子Ｉ／Ｏ０−７を介し
て動作モードを指定するコマンド及びＸ（行）アドレス
信号も取り込まれるようにされる。つまり、入出力バッ
ファ（I/O Buffer）３５を介して入力された入力信号
は、マルチプレクサ（Multiplexer)３７を介してＸアド
レスラッチ（X Address Latch)３８とコマンドラッチ
（Command Latch)３９及びカラムスイッチ（Y Gate) ３
４に振り分けられる。上記カラムスイッチ３４には、後
述するようなラッチ機能を有するセンス回路（Sense&La
tch)が含まれる。上記のような入力信号の振り分けは、
制御信号入力回路（Control Signal Input)３６に供給
される制御信号／ＣＤＥとクロック信号ＳＣ１とＳＣ２
の組み合わせにより指定される。信号／ＣＥはチップイ
ネーブル信号であり、この信号／ＣＥがロウレベルにさ
れることにより、フラッシュメモリの動作が有効とされ
る。
端子数を削減するためにデータ端子Ｉ／Ｏ０−７を介し
て動作モードを指定するコマンド及びＸ（行）アドレス
信号も取り込まれるようにされる。つまり、入出力バッ
ファ（I/O Buffer）３５を介して入力された入力信号
は、マルチプレクサ（Multiplexer)３７を介してＸアド
レスラッチ（X Address Latch)３８とコマンドラッチ
（Command Latch)３９及びカラムスイッチ（Y Gate) ３
４に振り分けられる。上記カラムスイッチ３４には、後
述するようなラッチ機能を有するセンス回路（Sense&La
tch)が含まれる。上記のような入力信号の振り分けは、
制御信号入力回路（Control Signal Input)３６に供給
される制御信号／ＣＤＥとクロック信号ＳＣ１とＳＣ２
の組み合わせにより指定される。信号／ＣＥはチップイ
ネーブル信号であり、この信号／ＣＥがロウレベルにさ
れることにより、フラッシュメモリの動作が有効とされ
る。
【０００８】上記Ｘアドレスラッチ３８に取り込まれた
Ｘアドレス（セクタアドレス）信号は、Ｘデコーダ（X
Decoder)３２，３３に供給され、ここで解読されてメモ
リアレイ３０又は３１の１つのワード線が選択される。
特に制限されないが、この実施例では、メモリアレイ３
０と３１を挟むように上記Ｙゲート３４が中央部に共通
に設けられる。Ｘデコーダ３２と３３は、書込み動作、
消去動作及び読み出し動作のそれぞれにおいて、後述す
るような選択ＭＯＳＦＥＴのゲートに接続されるメイン
ワード線（SiD)と、記憶トランジスタのコントロールゲ
ートに接続されるワード線（Word Line)の電位がそれぞ
れのモードに応じて区々であることから、それぞれの動
作モードに対応した電圧の選択／非選択レベルを出力す
る出力回路を持つものである。これらの動作モードに必
要な電圧は、内部電圧発生回路（Internal Voltage) ４
０により形成される。
Ｘアドレス（セクタアドレス）信号は、Ｘデコーダ（X
Decoder)３２，３３に供給され、ここで解読されてメモ
リアレイ３０又は３１の１つのワード線が選択される。
特に制限されないが、この実施例では、メモリアレイ３
０と３１を挟むように上記Ｙゲート３４が中央部に共通
に設けられる。Ｘデコーダ３２と３３は、書込み動作、
消去動作及び読み出し動作のそれぞれにおいて、後述す
るような選択ＭＯＳＦＥＴのゲートに接続されるメイン
ワード線（SiD)と、記憶トランジスタのコントロールゲ
ートに接続されるワード線（Word Line)の電位がそれぞ
れのモードに応じて区々であることから、それぞれの動
作モードに対応した電圧の選択／非選択レベルを出力す
る出力回路を持つものである。これらの動作モードに必
要な電圧は、内部電圧発生回路（Internal Voltage) ４
０により形成される。
【０００９】メモリアレイ３０と３１は、ワード線と副
ビット線の交点に記憶トランジスタが設けられる。特に
制限されないが、上記ビット線は、主ビット線(Global
BitLine) と副ビット線から構成される。上記主ビット
線(Global Bit Line) は、上記メインワード線（SiD)に
ゲートが接続された選択ＭＯＳＦＥＴを介して複数の記
憶トランジスタのドレインに接続された副ビット線に接
続される。それ故、ワード線の選択動作は、それに対応
したブロックのメインワード線の選択動作とともに行わ
れる。同様に、これら１つのブロックを構成する記憶ト
ランジスタのソースは選択ＭＯＳＦＥＴを介して共通ソ
ース線（Common Source Line) に接続される。
ビット線の交点に記憶トランジスタが設けられる。特に
制限されないが、上記ビット線は、主ビット線(Global
BitLine) と副ビット線から構成される。上記主ビット
線(Global Bit Line) は、上記メインワード線（SiD)に
ゲートが接続された選択ＭＯＳＦＥＴを介して複数の記
憶トランジスタのドレインに接続された副ビット線に接
続される。それ故、ワード線の選択動作は、それに対応
したブロックのメインワード線の選択動作とともに行わ
れる。同様に、これら１つのブロックを構成する記憶ト
ランジスタのソースは選択ＭＯＳＦＥＴを介して共通ソ
ース線（Common Source Line) に接続される。
【００１０】メモリアレイ３０と３１は、特に制限され
ないが、それぞれがＸ方向に約８Ｋ個のメモリセルが設
けられる。それ故、ワード線の数は正確には８１９２本
とされる。特に制限されないが、上記１つのブロック
は、１２８個のメモリセルで構成されて、それぞれ６４
個のブロックが設けられる。ワード線の選択を行うＸア
ドレス信号は、Ｘ０〜Ｘ１３の１４ビットから構成され
る。例えば、メモリアレイ３０又は３１を選択するため
に１ビット、上記６４個のメモリブロックの１つを選択
するために６ビット、１２８本のワード線のうちの１つ
を選択するために７ビット割り当てられる。前記のよう
にデータ端子Ｉ／Ｏ０−７からＸアドレス信号を入力す
る方式では、かかるアドレス信号Ｘ０〜Ｘ１３を取り込
むために２サイクルが費やされる。
ないが、それぞれがＸ方向に約８Ｋ個のメモリセルが設
けられる。それ故、ワード線の数は正確には８１９２本
とされる。特に制限されないが、上記１つのブロック
は、１２８個のメモリセルで構成されて、それぞれ６４
個のブロックが設けられる。ワード線の選択を行うＸア
ドレス信号は、Ｘ０〜Ｘ１３の１４ビットから構成され
る。例えば、メモリアレイ３０又は３１を選択するため
に１ビット、上記６４個のメモリブロックの１つを選択
するために６ビット、１２８本のワード線のうちの１つ
を選択するために７ビット割り当てられる。前記のよう
にデータ端子Ｉ／Ｏ０−７からＸアドレス信号を入力す
る方式では、かかるアドレス信号Ｘ０〜Ｘ１３を取り込
むために２サイクルが費やされる。
【００１１】Ｙ方向には、特に制限されないが、１０２
４×４個のメモリセルが設けられる。それ故、ビット線
（又はデータ線）の数は、メモリアレイに１０２４×４
＝４０９６本が設けられる。したがって、メモリアレイ
３０と３１は、それぞれが約８Ｍ×４個（３２Ｍ個）の
メモリセルが設けられ、それぞれのメモリセルでは４値
の記憶情報（２ビット）を記憶する。したがって、メモ
リアレイ３０と３１のそれぞれの実効的な記憶容量は約
３２Ｍ×２＝６４Ｍビットとなり、記憶装置全体では約
１２８Ｍビットのような大きな記憶容量を持つようにさ
れる。
４×４個のメモリセルが設けられる。それ故、ビット線
（又はデータ線）の数は、メモリアレイに１０２４×４
＝４０９６本が設けられる。したがって、メモリアレイ
３０と３１は、それぞれが約８Ｍ×４個（３２Ｍ個）の
メモリセルが設けられ、それぞれのメモリセルでは４値
の記憶情報（２ビット）を記憶する。したがって、メモ
リアレイ３０と３１のそれぞれの実効的な記憶容量は約
３２Ｍ×２＝６４Ｍビットとなり、記憶装置全体では約
１２８Ｍビットのような大きな記憶容量を持つようにさ
れる。
【００１２】上記主ビット線には、それぞれに一対一に
対応してセンスアンプが設けられる。これらのセンスア
ンプは、主ビット線のハイレベルとロウレベルを読み出
してセンスするとともに、それをラッチする機能を合わ
せ持つようにされる。このセンスアンプは、レジスタと
しての機能を持つようにされる。特に制限されないが、
センスアンプは、公知のダイナミック型ＲＡＭに用いら
れるようなＣＭＯＳセンスアンプと類似の回路が利用さ
れる。すなわち、センスアンプは、入力と出力とが交差
接続された一対のＣＭＯＳインバータ回路と、複数から
なるＣＭＯＳインバータ回路に動作電圧と回路の接地電
圧を与えるパワースイッチから構成される。
対応してセンスアンプが設けられる。これらのセンスア
ンプは、主ビット線のハイレベルとロウレベルを読み出
してセンスするとともに、それをラッチする機能を合わ
せ持つようにされる。このセンスアンプは、レジスタと
しての機能を持つようにされる。特に制限されないが、
センスアンプは、公知のダイナミック型ＲＡＭに用いら
れるようなＣＭＯＳセンスアンプと類似の回路が利用さ
れる。すなわち、センスアンプは、入力と出力とが交差
接続された一対のＣＭＯＳインバータ回路と、複数から
なるＣＭＯＳインバータ回路に動作電圧と回路の接地電
圧を与えるパワースイッチから構成される。
【００１３】センスアンプのセンス出力は、上記主ビッ
ト線を通して、特に制限されないが、メモリアレイの反
対側に設けられたデータラッチ（Latch2) ４２と４３に
転送される。メモリアレイ３１では、上記主ビット線を
点線で表している。このセンス出力の転送動作におい
て、主ビット線及び選択ビット線のプリチャージ動作を
行うようにするために後述するように電圧クランプ用Ｍ
ＯＳＦＥＴが設けられる。１つのメモリセルが４値情報
を記憶するものであるため、センスアンプでは３回のセ
ンス動作を行うものであり、例えば第１回目のセンス出
力はメモリアレイ３０の主ビット線を通してデータラッ
チ４２に伝えられ、第２回目のセンス出力はメモリアレ
イ３１の主ビット線を通してデータラッチ４３に伝えら
れ、第３回目のセンス出力はセンスアンプ自身が保持す
る。これらのセンス出力は、対応するものがカラムスイ
ッチ（Y Gate) を通して４個ずつがシリアルに２値情報
に変換する論理回路（Log)４４に伝えられてそれぞれが
２ビットずつのディジタル信号に変換されて全体で８ビ
ットの信号とされ、上記マルチプレクサ３７及び入出力
バッファ３５を通して外部端子Ｉ／Ｏ０〜７からシリア
ルに出力される。
ト線を通して、特に制限されないが、メモリアレイの反
対側に設けられたデータラッチ（Latch2) ４２と４３に
転送される。メモリアレイ３１では、上記主ビット線を
点線で表している。このセンス出力の転送動作におい
て、主ビット線及び選択ビット線のプリチャージ動作を
行うようにするために後述するように電圧クランプ用Ｍ
ＯＳＦＥＴが設けられる。１つのメモリセルが４値情報
を記憶するものであるため、センスアンプでは３回のセ
ンス動作を行うものであり、例えば第１回目のセンス出
力はメモリアレイ３０の主ビット線を通してデータラッ
チ４２に伝えられ、第２回目のセンス出力はメモリアレ
イ３１の主ビット線を通してデータラッチ４３に伝えら
れ、第３回目のセンス出力はセンスアンプ自身が保持す
る。これらのセンス出力は、対応するものがカラムスイ
ッチ（Y Gate) を通して４個ずつがシリアルに２値情報
に変換する論理回路（Log)４４に伝えられてそれぞれが
２ビットずつのディジタル信号に変換されて全体で８ビ
ットの信号とされ、上記マルチプレクサ３７及び入出力
バッファ３５を通して外部端子Ｉ／Ｏ０〜７からシリア
ルに出力される。
【００１４】上記センスアンプ及びデータラッチ４２、
４３は、ライトデータを保持するレジスタとしても利用
される。すなわち、シリアルに入力されたライトデータ
は、１バイト（８ビット）の書き込みデータは、２ビッ
トずつが４分割されて上記論理回路４４に伝えられ、上
記とは逆の変換を行い、書き込みデータを上記センスア
ンプ、データラッチ４２、４３に記憶させる。書き込む
べき全てのデータの取り込みが終了すると、第２段階の
書き込み動作として、一斉に対応するビット線に伝えら
れてメモリセルへの実際の書き込みが３回に分けて実施
される。
４３は、ライトデータを保持するレジスタとしても利用
される。すなわち、シリアルに入力されたライトデータ
は、１バイト（８ビット）の書き込みデータは、２ビッ
トずつが４分割されて上記論理回路４４に伝えられ、上
記とは逆の変換を行い、書き込みデータを上記センスア
ンプ、データラッチ４２、４３に記憶させる。書き込む
べき全てのデータの取り込みが終了すると、第２段階の
書き込み動作として、一斉に対応するビット線に伝えら
れてメモリセルへの実際の書き込みが３回に分けて実施
される。
【００１５】カラムスイッチ３４は、アドレスカウンタ
（Y Add.Counter)４１により形成されたアドレス信号を
デコードして形成された選択信号によりセンスアンプ、
データラッチ４２、４３の入出力ノードを論理回路４４
に接続させる。上記選択信号を形成するＹデコーダは、
上記カラムスイッチ３４に含まれるものと理解された
い。上記アドレスカウンタ４１は、外部端子から供給さ
れたシリアルクロックＳＣ２を計数して、Ｙ０〜Ｙ９か
らなる１０ビットのＹアドレス信号を発生させる。上記
シリアルに入力される書込みデータは、上記シリアルク
ロックＳＣ２に同期して入力され、シリアルに出力され
る読み出しデータは、上記シリアルクロックＳＣ２に同
期して出力される。
（Y Add.Counter)４１により形成されたアドレス信号を
デコードして形成された選択信号によりセンスアンプ、
データラッチ４２、４３の入出力ノードを論理回路４４
に接続させる。上記選択信号を形成するＹデコーダは、
上記カラムスイッチ３４に含まれるものと理解された
い。上記アドレスカウンタ４１は、外部端子から供給さ
れたシリアルクロックＳＣ２を計数して、Ｙ０〜Ｙ９か
らなる１０ビットのＹアドレス信号を発生させる。上記
シリアルに入力される書込みデータは、上記シリアルク
ロックＳＣ２に同期して入力され、シリアルに出力され
る読み出しデータは、上記シリアルクロックＳＣ２に同
期して出力される。
【００１６】データ端子Ｉ／Ｏ０−７は、データの入力
や出力の他に、前述のように動作モードを指定するコマ
ンド及びＸアドレス信号の入力端子としても利用され
る。Ｉ／Ｏ端子から入力されたコマンドやＸアドレス信
号は、制御信号入力回路３６に含まれる制御論理回路に
より解読されて、かかる制御論理回路により動作に必要
なタイミング信号や電位設定が行われる。
や出力の他に、前述のように動作モードを指定するコマ
ンド及びＸアドレス信号の入力端子としても利用され
る。Ｉ／Ｏ端子から入力されたコマンドやＸアドレス信
号は、制御信号入力回路３６に含まれる制御論理回路に
より解読されて、かかる制御論理回路により動作に必要
なタイミング信号や電位設定が行われる。
【００１７】この実施例のように１つのワード線に接続
された１０２４×４個のメモリセルの記憶情報（１０２
４バイト）を１セクタとした単位での消去、書込み及び
読み出しを行うようにした場合、ＨＤＣ（ハードディス
クコントローラ）のような通常のマスストレージコント
ローラでの制御が容易になり、メモリシステムの構築が
簡単となる。そして、ハードディスクメモリ等のような
ファイルメモリとの互換性が採れ、それとの置き換えも
容易になるものである。
された１０２４×４個のメモリセルの記憶情報（１０２
４バイト）を１セクタとした単位での消去、書込み及び
読み出しを行うようにした場合、ＨＤＣ（ハードディス
クコントローラ）のような通常のマスストレージコント
ローラでの制御が容易になり、メモリシステムの構築が
簡単となる。そして、ハードディスクメモリ等のような
ファイルメモリとの互換性が採れ、それとの置き換えも
容易になるものである。
【００１８】この実施例のメモリセルは、いわゆる４値
メモリセルとされ、コントロールゲートとフローティン
グゲートを有する２層ゲート構造とされ、上記フローテ
ィングゲートの電荷量に対応してそのしきい値電圧が４
段階に切り換えられる。上記コントロールゲートは、上
記ワード線に接続され、ドレインがビット線に接続さ
れ、ソースがソース線に接続される。
メモリセルとされ、コントロールゲートとフローティン
グゲートを有する２層ゲート構造とされ、上記フローテ
ィングゲートの電荷量に対応してそのしきい値電圧が４
段階に切り換えられる。上記コントロールゲートは、上
記ワード線に接続され、ドレインがビット線に接続さ
れ、ソースがソース線に接続される。
【００１９】図２には、この発明に係る多値フラッシュ
メモリの読み出し動作を説明するための一実施例の原理
的な概略回路図が示されている。この実施例では、メモ
リアレイのビット線（前記主ビット線）に対して電圧ク
ランプ用ＭＯＳＦＥＴＱ１とＱ２を介してセンスアンプ
（センスラッチ）ＳＬ１と、前記データラッチＤＬ２
（ＤＬ３）が設けられる。
メモリの読み出し動作を説明するための一実施例の原理
的な概略回路図が示されている。この実施例では、メモ
リアレイのビット線（前記主ビット線）に対して電圧ク
ランプ用ＭＯＳＦＥＴＱ１とＱ２を介してセンスアンプ
（センスラッチ）ＳＬ１と、前記データラッチＤＬ２
（ＤＬ３）が設けられる。
【００２０】図２（Ａ）のように、読み出し時にはセン
スラッチＳＬ１側の電圧クランプ用ＭＯＳＦＥＴＱ１の
ゲートにプリチャージ電圧ＶＲＤ＋Ｖthのような電圧を
供給してオン（ＯＮ）状態にさせる。これに対して、デ
ータラッチＤＬ２（ＤＬ３）側の電圧クランプ用ＭＯＳ
ＦＥＴＱ２のゲートには、回路の接地電位のようなロウ
レベルを供給してオフ（ＯＦＦ）状態にさせるものであ
る。
スラッチＳＬ１側の電圧クランプ用ＭＯＳＦＥＴＱ１の
ゲートにプリチャージ電圧ＶＲＤ＋Ｖthのような電圧を
供給してオン（ＯＮ）状態にさせる。これに対して、デ
ータラッチＤＬ２（ＤＬ３）側の電圧クランプ用ＭＯＳ
ＦＥＴＱ２のゲートには、回路の接地電位のようなロウ
レベルを供給してオフ（ＯＦＦ）状態にさせるものであ
る。
【００２１】図示しない、メインワード線の選択とワー
ド線の選択により１つのメモリセルが選択されて、その
メモリセルがオン状態ならビット線のプリチャージ電圧
ＶＲＤはロウレベルに引き抜かれ、メモリセルがオフ状
態からプリチャージ電圧ＶＤＲのままにされる。センス
アンプＳＬ１は、他方の入力側にＶＲＤ／２のような参
照電圧が印加されており、上記ビット線電位のロウレベ
ル／ハイレベルをセンスする。
ド線の選択により１つのメモリセルが選択されて、その
メモリセルがオン状態ならビット線のプリチャージ電圧
ＶＲＤはロウレベルに引き抜かれ、メモリセルがオフ状
態からプリチャージ電圧ＶＤＲのままにされる。センス
アンプＳＬ１は、他方の入力側にＶＲＤ／２のような参
照電圧が印加されており、上記ビット線電位のロウレベ
ル／ハイレベルをセンスする。
【００２２】センスラッチＳＬ１は、図示のように２つ
のインバータ回路の入力と出力とを交差接続してラッチ
回路とされ、図示しないパワースイッチＭＯＳＦＥＴか
ら電源電圧Ｖccと回路の接地電位Ｖssが与えられて動作
状態にされ、上記ビット線の電位を受けて増幅するとと
もに、その正帰還動作によって読み出し信号をラッチさ
せる。この増幅動作の開始に先立って、図２（Ｂ）に示
すように、上記電圧クランプ用ＭＯＳＦＥＴＱ１はオフ
状態にされる。つまり、ビット線のロウレベル／ハイレ
ベルの電位がセンスラッチの一方の入力にセットされる
と、上記電圧クランプ用ＭＯＳＦＥＴＱ１はオフ状態に
され、センスラッチの増幅動作が一斉に行われる。この
ため、センスラッチは、比較的大きな寄生容量を持つビ
ット線から切り離されて増幅動作を行うので、高速にハ
イレベル／ロウレベルの増幅信号を形成することができ
る。
のインバータ回路の入力と出力とを交差接続してラッチ
回路とされ、図示しないパワースイッチＭＯＳＦＥＴか
ら電源電圧Ｖccと回路の接地電位Ｖssが与えられて動作
状態にされ、上記ビット線の電位を受けて増幅するとと
もに、その正帰還動作によって読み出し信号をラッチさ
せる。この増幅動作の開始に先立って、図２（Ｂ）に示
すように、上記電圧クランプ用ＭＯＳＦＥＴＱ１はオフ
状態にされる。つまり、ビット線のロウレベル／ハイレ
ベルの電位がセンスラッチの一方の入力にセットされる
と、上記電圧クランプ用ＭＯＳＦＥＴＱ１はオフ状態に
され、センスラッチの増幅動作が一斉に行われる。この
ため、センスラッチは、比較的大きな寄生容量を持つビ
ット線から切り離されて増幅動作を行うので、高速にハ
イレベル／ロウレベルの増幅信号を形成することができ
る。
【００２３】図２（Ｃ）に示すように、上記センスラッ
チＳＬ１に取り込まれたセンス出力は、主ビット線を通
してデータラッチＤＬ１（ＤＬ２）に転送される。この
ため、上記電圧クランプ用ＭＯＳＦＥＴＱ１とＱ２のゲ
ートには、ＶＲＤ＋Ｖthが供給されてオン状態となり、
もしもセンスラッチの出力が電源電圧Ｖccのようなハイ
レベルであっても、主ビット線を通して伝えられるハイ
レベルの信号はＶＲＤのように制限される。これによ
り、上記センスラッチＳＬ１とデータラッチＤＬ２（Ｄ
Ｌ３）との間でのデータ転送動作とビット線のプリチャ
ージ動作とが同時並行して行われる。
チＳＬ１に取り込まれたセンス出力は、主ビット線を通
してデータラッチＤＬ１（ＤＬ２）に転送される。この
ため、上記電圧クランプ用ＭＯＳＦＥＴＱ１とＱ２のゲ
ートには、ＶＲＤ＋Ｖthが供給されてオン状態となり、
もしもセンスラッチの出力が電源電圧Ｖccのようなハイ
レベルであっても、主ビット線を通して伝えられるハイ
レベルの信号はＶＲＤのように制限される。これによ
り、上記センスラッチＳＬ１とデータラッチＤＬ２（Ｄ
Ｌ３）との間でのデータ転送動作とビット線のプリチャ
ージ動作とが同時並行して行われる。
【００２４】もしも、センスラッチの出力が回路の接地
電位Ｖssのようなロウレベルなら、上記電圧クランプ用
ＭＯＳＦＥＴＱ１とＱ２を通してかかるロウレベルの信
号が主ビット線を通して伝えられることになる。後述す
るように、多値情報の読み出しのためのワード線の電位
設定の工夫によって、上記ロウレベルの電位をそのまま
プリチャージ電圧として利用される。
電位Ｖssのようなロウレベルなら、上記電圧クランプ用
ＭＯＳＦＥＴＱ１とＱ２を通してかかるロウレベルの信
号が主ビット線を通して伝えられることになる。後述す
るように、多値情報の読み出しのためのワード線の電位
設定の工夫によって、上記ロウレベルの電位をそのまま
プリチャージ電圧として利用される。
【００２５】図３には、この発明に係る多値フラッシュ
メモリの読み出し動作を説明するための一実施例の概略
構成図が示されている。図３（Ａ）には、図１の実施例
に沿って１本のビット線に対応した１個のセンスラッチ
ＳＬ１と、それぞれがメモリアレイを挟むように配置さ
れる２つのデータラッチＤＬ２とＤＬ３、２つのメモリ
アレイに設けられる主ビット線ＧＢＬ１とＧＢＬ２及び
２つのメモリアレイのそれぞれにに対応した１つのメモ
リセルが代表として例示的に示され、図３（Ｂ）には、
その読み出し動作を説明するための波形図と記憶情報に
対応したしきい値電圧の分布と、ワード線の選択電圧Ｖ
ＷＬ１ないしＶＷＬ３も合わせて示されている。
メモリの読み出し動作を説明するための一実施例の概略
構成図が示されている。図３（Ａ）には、図１の実施例
に沿って１本のビット線に対応した１個のセンスラッチ
ＳＬ１と、それぞれがメモリアレイを挟むように配置さ
れる２つのデータラッチＤＬ２とＤＬ３、２つのメモリ
アレイに設けられる主ビット線ＧＢＬ１とＧＢＬ２及び
２つのメモリアレイのそれぞれにに対応した１つのメモ
リセルが代表として例示的に示され、図３（Ｂ）には、
その読み出し動作を説明するための波形図と記憶情報に
対応したしきい値電圧の分布と、ワード線の選択電圧Ｖ
ＷＬ１ないしＶＷＬ３も合わせて示されている。
【００２６】図３（Ａ）において、ＭＯＳＦＥＴはスイ
ッチの形態で示されており、センスラッチＳＬ１の左側
のメモリアレイのメモリセルＭＣを選択するとき、主ビ
ット線ＧＢＬに対応した電圧クランプ用ＭＯＳＦＥＴＱ
１１と、上記主ビット線に選択されたメモリセルＭＣが
接続された副ビット線を接続する選択ＭＯＳＦＥＴが主
ワード線ＳｉＤによってオン状態にされる。このとき、
右側のメモリアレイの主ビット線ＧＢＬとセンスラッチ
ＳＬ１を接続する電圧クランプ用ＭＯＳＦＥＴＱ１２は
オフ状態にされ、後述するようにワード線の選択電位を
ＶＷＬ２に設定したときのセンス出力をデータラッチＤ
Ｌ３に転送させるときまで上記ＭＯＳＦＥＴＱ１２とＱ
２２はオフ状態にされるものである。
ッチの形態で示されており、センスラッチＳＬ１の左側
のメモリアレイのメモリセルＭＣを選択するとき、主ビ
ット線ＧＢＬに対応した電圧クランプ用ＭＯＳＦＥＴＱ
１１と、上記主ビット線に選択されたメモリセルＭＣが
接続された副ビット線を接続する選択ＭＯＳＦＥＴが主
ワード線ＳｉＤによってオン状態にされる。このとき、
右側のメモリアレイの主ビット線ＧＢＬとセンスラッチ
ＳＬ１を接続する電圧クランプ用ＭＯＳＦＥＴＱ１２は
オフ状態にされ、後述するようにワード線の選択電位を
ＶＷＬ２に設定したときのセンス出力をデータラッチＤ
Ｌ３に転送させるときまで上記ＭＯＳＦＥＴＱ１２とＱ
２２はオフ状態にされるものである。
【００２７】以下、図３（Ｂ）の波形図を参照して読み
出し動作を説明する。読み出し動作は、ワード線の選択
レベルを低い電圧ＶＷＬ３から順にＶＷＬ２及びＶＷＬ
１のように切り換えて３サイクルを費やして、メモリセ
ルＭＣに記憶されたのそれぞれの電圧に対応したオン状
態／オフ状態を上記センスラッチＳＬ１で検出すること
により４値の記憶情報のセンス動作を行う。
出し動作を説明する。読み出し動作は、ワード線の選択
レベルを低い電圧ＶＷＬ３から順にＶＷＬ２及びＶＷＬ
１のように切り換えて３サイクルを費やして、メモリセ
ルＭＣに記憶されたのそれぞれの電圧に対応したオン状
態／オフ状態を上記センスラッチＳＬ１で検出すること
により４値の記憶情報のセンス動作を行う。
【００２８】第１回目のサイクルでは、（１）において
ワード線ＷＬの選択レベルは、最も低いＶＷＬ３に設定
される。（２）では、主ビット線ＧＢＬ１をプリチャー
ジ電圧ＶＲＤにプリチャージさせる。（３）では、主ワ
ード線ＳｉＤを選択レベルにして、主ワード線の上記メ
モリセルが接続された副ビット線とを接続してメモリセ
ルＭＣによる放電動作を行わせる。上記ワード線ＷＬの
選択レベルＶＷＬ３により、メモリセルＭＣのしきい値
電圧の分布がレベル４のように低いならばメモリセルＭ
Ｃがオン状態となり、上記主ビット線ＧＢＬ１の電位を
放電させる。同図には、メモリセルＭＣのしきい値電圧
の分布がレベル３にあるときが示されており、メモリセ
ルＭＣがオフ状態となって主ビット線ＧＢＬ１の電位は
上記副ビット線との接続によるチャージシェアに対応し
て若干低下するのみである。
ワード線ＷＬの選択レベルは、最も低いＶＷＬ３に設定
される。（２）では、主ビット線ＧＢＬ１をプリチャー
ジ電圧ＶＲＤにプリチャージさせる。（３）では、主ワ
ード線ＳｉＤを選択レベルにして、主ワード線の上記メ
モリセルが接続された副ビット線とを接続してメモリセ
ルＭＣによる放電動作を行わせる。上記ワード線ＷＬの
選択レベルＶＷＬ３により、メモリセルＭＣのしきい値
電圧の分布がレベル４のように低いならばメモリセルＭ
Ｃがオン状態となり、上記主ビット線ＧＢＬ１の電位を
放電させる。同図には、メモリセルＭＣのしきい値電圧
の分布がレベル３にあるときが示されており、メモリセ
ルＭＣがオフ状態となって主ビット線ＧＢＬ１の電位は
上記副ビット線との接続によるチャージシェアに対応し
て若干低下するのみである。
【００２９】（４）では、センスラッチＳＬ１が活性化
され、上記主ビット線ＧＢＬ１のハイレベルを、図示し
ないプリチャージ回路によって他方の入力に与えられた
ＶＲＤ／２のような基準電圧とを比較して増幅動作を行
う。この増幅動作により、センスラッチＳＬ１の主ビッ
ト線ＧＢＬ１側の電位は、電源電圧Ｖccのようなハイレ
ベルになるが、主ビット線ＧＢＬ１の電位は上記ＭＯＳ
ＦＥＴＱ１１のゲートにはＶＲＤ＋Ｖthのようなクラン
プ電圧が印加されているで、プリチャージ電圧ＶＲＤに
等しいようなハイレベルに復帰するのみである。そし
て、このような増幅動作とともに、データラッチＤＬ２
に設けられた転送スイッチＭＯＳＦＥＴＱ２１がオン状
態にされて、センスラッチＳＬ１の上記センス出力が主
ビット線ＧＢＬ１を通して伝えられる。
され、上記主ビット線ＧＢＬ１のハイレベルを、図示し
ないプリチャージ回路によって他方の入力に与えられた
ＶＲＤ／２のような基準電圧とを比較して増幅動作を行
う。この増幅動作により、センスラッチＳＬ１の主ビッ
ト線ＧＢＬ１側の電位は、電源電圧Ｖccのようなハイレ
ベルになるが、主ビット線ＧＢＬ１の電位は上記ＭＯＳ
ＦＥＴＱ１１のゲートにはＶＲＤ＋Ｖthのようなクラン
プ電圧が印加されているで、プリチャージ電圧ＶＲＤに
等しいようなハイレベルに復帰するのみである。そし
て、このような増幅動作とともに、データラッチＤＬ２
に設けられた転送スイッチＭＯＳＦＥＴＱ２１がオン状
態にされて、センスラッチＳＬ１の上記センス出力が主
ビット線ＧＢＬ１を通して伝えられる。
【００３０】つまり、上記センスラッチＳＬ１での第１
回目のセンス出力を形成するための増幅動作と、そのセ
ンス出力を上記主ビット線ＧＢＬ１を通してデータラッ
チＤＬ２に伝えるデータ転送動作とが主ビット線ＧＢＬ
２の第２回目の読み出し動作のためのプリチャージ動作
と併用される。なお、上記センスラッチＳＬ１の増幅動
作の開始とともに、主ワード線ＳｉＤは非選択レベルに
されて、主ビット線ＧＢＬ１と選択メモリセルが存在す
る副ビット線とは切り離される。
回目のセンス出力を形成するための増幅動作と、そのセ
ンス出力を上記主ビット線ＧＢＬ１を通してデータラッ
チＤＬ２に伝えるデータ転送動作とが主ビット線ＧＢＬ
２の第２回目の読み出し動作のためのプリチャージ動作
と併用される。なお、上記センスラッチＳＬ１の増幅動
作の開始とともに、主ワード線ＳｉＤは非選択レベルに
されて、主ビット線ＧＢＬ１と選択メモリセルが存在す
る副ビット線とは切り離される。
【００３１】したがって、第２回目のサイクルでは、
（５）においてワード線ＷＬの選択レベルが中間のＶＷ
Ｌ２に設定される。（６）では、上記主ビット線ＧＢＬ
１のプリチャージ動作が既に行われているため、主ワー
ド線ＳｉＤを選択レベルにして、主ワード線の上記メモ
リセルが接続された副ビット線とを再び接続してメモリ
セルＭＣによる放電動作を行わせる。上記ワード線ＷＬ
の選択レベルＶＷＬ２により、上記のようにメモリセル
ＭＣのしきい値電圧の分布がレベル３にあるためがオン
状態となり、上記主ビット線ＧＢＬ１の電位を放電させ
る。
（５）においてワード線ＷＬの選択レベルが中間のＶＷ
Ｌ２に設定される。（６）では、上記主ビット線ＧＢＬ
１のプリチャージ動作が既に行われているため、主ワー
ド線ＳｉＤを選択レベルにして、主ワード線の上記メモ
リセルが接続された副ビット線とを再び接続してメモリ
セルＭＣによる放電動作を行わせる。上記ワード線ＷＬ
の選択レベルＶＷＬ２により、上記のようにメモリセル
ＭＣのしきい値電圧の分布がレベル３にあるためがオン
状態となり、上記主ビット線ＧＢＬ１の電位を放電させ
る。
【００３２】（７）では、センスラッチＳＬ１が活性化
され、上記主ビット線ＧＢＬ１のロウレベルを、図示し
ないプリチャージ回路によって他方の入力に与えられた
ＶＲＤ／２のような基準電圧とを比較して増幅動作を行
う。この増幅動作により、センスラッチＳＬ１の主ビッ
ト線ＧＢＬ１側の電位は、回路の接地電位のようなロウ
レベルとなり、主ビット線ＧＢＬ２側の電位は電源電圧
Ｖccのようなハイレベルに増幅される。この第２回目の
センス出力は、上記ＭＯＳＦＥＴＱ１２のゲートにはＶ
ＲＤ＋Ｖthのようなクランプ電圧が印加されてオン状態
となり、データラッチＤＬ３に設けられた転送スイッチ
ＭＯＳＦＥＴＱ２２もオン状態にされて、上記センスラ
ッチＳＬ１の上記センス出力を主ビット線ＧＢＬ２を通
してデータラッチＤＬ３に伝えられる。
され、上記主ビット線ＧＢＬ１のロウレベルを、図示し
ないプリチャージ回路によって他方の入力に与えられた
ＶＲＤ／２のような基準電圧とを比較して増幅動作を行
う。この増幅動作により、センスラッチＳＬ１の主ビッ
ト線ＧＢＬ１側の電位は、回路の接地電位のようなロウ
レベルとなり、主ビット線ＧＢＬ２側の電位は電源電圧
Ｖccのようなハイレベルに増幅される。この第２回目の
センス出力は、上記ＭＯＳＦＥＴＱ１２のゲートにはＶ
ＲＤ＋Ｖthのようなクランプ電圧が印加されてオン状態
となり、データラッチＤＬ３に設けられた転送スイッチ
ＭＯＳＦＥＴＱ２２もオン状態にされて、上記センスラ
ッチＳＬ１の上記センス出力を主ビット線ＧＢＬ２を通
してデータラッチＤＬ３に伝えられる。
【００３３】第３回目のサイクルでは、（８）において
ワード線ＷＬの選択レベルが最も高いＶＷＬ３に設定さ
れる。（９）では、上記主ビット線ＧＢＬ１はロウレベ
ルのままにされており、主ワード線ＳｉＤを選択レベル
にして、主ワード線の上記メモリセルを接続させる。こ
の例のようにメモリセルＭＣのしきい値電圧の分布がレ
ベル３にあるとき、第３回目のサイクル動作は、実際に
は意味がないのでダミー動作とされる。すなわち、上記
のようにワード線ＷＬ電位を低い順に設定した場合、メ
モリセルＭＣがオン状態となると、それ以後はワード線
ＷＬの電位か高くなるから同じくロウレベルが読み出さ
れるのことは既知であるので主ビット線ＧＢＬ１のプリ
チャージ動作を省略して消費電力化を図るものである。
（１０）では、上記主ビット線ＧＢＬ１のロウレベルに
よりセンスラッチＳＬ１には、ロウレベルがラッチされ
る。
ワード線ＷＬの選択レベルが最も高いＶＷＬ３に設定さ
れる。（９）では、上記主ビット線ＧＢＬ１はロウレベ
ルのままにされており、主ワード線ＳｉＤを選択レベル
にして、主ワード線の上記メモリセルを接続させる。こ
の例のようにメモリセルＭＣのしきい値電圧の分布がレ
ベル３にあるとき、第３回目のサイクル動作は、実際に
は意味がないのでダミー動作とされる。すなわち、上記
のようにワード線ＷＬ電位を低い順に設定した場合、メ
モリセルＭＣがオン状態となると、それ以後はワード線
ＷＬの電位か高くなるから同じくロウレベルが読み出さ
れるのことは既知であるので主ビット線ＧＢＬ１のプリ
チャージ動作を省略して消費電力化を図るものである。
（１０）では、上記主ビット線ＧＢＬ１のロウレベルに
よりセンスラッチＳＬ１には、ロウレベルがラッチされ
る。
【００３４】もしも、選択されたメモリセルＭＣのしき
い値電圧の分布がレベル２又は分布レベル１の消去状態
にあるとき、第２回目のサイクルでの（７）の増幅動作
において、上記第１回目のサイクルでの（４）と同様
に、増幅動作により、センスラッチＳＬ１の主ビット線
ＧＢＬ１側の電位は、電源電圧Ｖccのようなハイレベル
になるが、主ビット線ＧＢＬ１の電位は上記ＭＯＳＦＥ
ＴＱ１１のゲートにはＶＲＤ＋Ｖthのようなクランプ電
圧が印加されているで、プリチャージ電圧ＶＲＤに等し
いようなハイレベルに復帰させるものである。このよう
な増幅動作とともに、データラッチＤＬ３に設けられた
転送スイッチＭＯＳＦＥＴＱ２２がオン状態にされて、
センスラッチＳＬ１のロウレベルのようなセンス出力が
主ビット線ＧＢＬ２を通してデータラッチＤＬ３に伝え
られる。
い値電圧の分布がレベル２又は分布レベル１の消去状態
にあるとき、第２回目のサイクルでの（７）の増幅動作
において、上記第１回目のサイクルでの（４）と同様
に、増幅動作により、センスラッチＳＬ１の主ビット線
ＧＢＬ１側の電位は、電源電圧Ｖccのようなハイレベル
になるが、主ビット線ＧＢＬ１の電位は上記ＭＯＳＦＥ
ＴＱ１１のゲートにはＶＲＤ＋Ｖthのようなクランプ電
圧が印加されているで、プリチャージ電圧ＶＲＤに等し
いようなハイレベルに復帰させるものである。このよう
な増幅動作とともに、データラッチＤＬ３に設けられた
転送スイッチＭＯＳＦＥＴＱ２２がオン状態にされて、
センスラッチＳＬ１のロウレベルのようなセンス出力が
主ビット線ＧＢＬ２を通してデータラッチＤＬ３に伝え
られる。
【００３５】そして、第３回目のサイクルでは、（８）
においてワード線ＷＬの選択レベルが最も高いＶＷＬ３
に設定され、メモリセルＭＣのしきい値電圧の分布がレ
ベル２ならメモリセルＭＣがオン状態となって主ビット
線ＧＢＬ１をロウレベルに放電させ、メモリセルＭＣの
しきい値電圧の分布がレベル１ならメモリセルＭＣがオ
フ状態となって主ビット線ＧＢＬ１をハイレベルのまま
にする。センスラッチＳＬ１は、上記メモリセルＭＣの
オン状態／オフ状態に対応した主ビット線ＧＢＬ１の読
み出し信号を増幅してラッチするものである。
においてワード線ＷＬの選択レベルが最も高いＶＷＬ３
に設定され、メモリセルＭＣのしきい値電圧の分布がレ
ベル２ならメモリセルＭＣがオン状態となって主ビット
線ＧＢＬ１をロウレベルに放電させ、メモリセルＭＣの
しきい値電圧の分布がレベル１ならメモリセルＭＣがオ
フ状態となって主ビット線ＧＢＬ１をハイレベルのまま
にする。センスラッチＳＬ１は、上記メモリセルＭＣの
オン状態／オフ状態に対応した主ビット線ＧＢＬ１の読
み出し信号を増幅してラッチするものである。
【００３６】もしも、選択されたメモリセルＭＣのしき
い値電圧の分布がレベル４の最も低い場合には、第２回
目のサイクル以降において主ビット線ＧＢＬ１はロウレ
ベルのままにされ、第２回目のサイクル動作は、実際に
は意味がないのでダミー動作とされる。すなわち、上記
のようにワード線ＷＬ電位を低い順に設定した場合、メ
モリセルＭＣがオン状態となると、それ以後はワード線
ＷＬの電位が高くなるから同じくロウレベルが読み出さ
れるのことは既知であるので主ビット線ＧＢＬ１のプリ
チャージ動作を省略して上記のように消費電力化を図る
ものである。
い値電圧の分布がレベル４の最も低い場合には、第２回
目のサイクル以降において主ビット線ＧＢＬ１はロウレ
ベルのままにされ、第２回目のサイクル動作は、実際に
は意味がないのでダミー動作とされる。すなわち、上記
のようにワード線ＷＬ電位を低い順に設定した場合、メ
モリセルＭＣがオン状態となると、それ以後はワード線
ＷＬの電位が高くなるから同じくロウレベルが読み出さ
れるのことは既知であるので主ビット線ＧＢＬ１のプリ
チャージ動作を省略して上記のように消費電力化を図る
ものである。
【００３７】上記データラッチＤＬ２、ＤＬ３及びセン
スラッチＳＬ１に保持された信号は、対応する選択メモ
リセルＭＣの保持データが論理“００”とされ、そのし
きい値電圧の分布がレベル１の範囲内にあるとき、３回
のセンス出力がハイレベルつまり“ＨＨＨ”とされる。
また、対応する選択メモリセルＭＣの保持データが論理
“０１”，“１０”ならびに“１１”とされ、そのしき
い値電圧の分布がレベル２、レベル３及びレベル４の範
囲内にあるときには、それぞれ“ＬＨＨ”，“ＬＬＨ”
ならびに“ＬＬＬ”とされる。したがって、図１の論理
回路４４においては、上記３つのセンス出力の組み合わ
せから、２ビットの２値信号を形成するものでである。
なお、上記の例では、データラッチＤＬ３には、センス
ラッチＳＬ１において、センス出力の反転信号が伝えら
れるので、論理回路４４に供給するときにはデータラッ
チＤＬ３の反転信号を供給するようにすればよい。
スラッチＳＬ１に保持された信号は、対応する選択メモ
リセルＭＣの保持データが論理“００”とされ、そのし
きい値電圧の分布がレベル１の範囲内にあるとき、３回
のセンス出力がハイレベルつまり“ＨＨＨ”とされる。
また、対応する選択メモリセルＭＣの保持データが論理
“０１”，“１０”ならびに“１１”とされ、そのしき
い値電圧の分布がレベル２、レベル３及びレベル４の範
囲内にあるときには、それぞれ“ＬＨＨ”，“ＬＬＨ”
ならびに“ＬＬＬ”とされる。したがって、図１の論理
回路４４においては、上記３つのセンス出力の組み合わ
せから、２ビットの２値信号を形成するものでである。
なお、上記の例では、データラッチＤＬ３には、センス
ラッチＳＬ１において、センス出力の反転信号が伝えら
れるので、論理回路４４に供給するときにはデータラッ
チＤＬ３の反転信号を供給するようにすればよい。
【００３８】この実施例において、特に制限されない
が、メモリセルＭＣのしきい値電圧の分布のレベル１な
いし４の中心電圧は、それぞれ４．０Ｖ，３．０Ｖ，
２．０Ｖならびに１．０Ｖとされ、ワード線の選択レベ
ルに対応した境界電位点ＶＷＬ１〜ＶＷＬ３はそれぞれ
３．５Ｖ，２．５Ｖならびに１．５Ｖとされる。また、
消去状態に相当するしきい値電圧の目標電位レベル１
は、保持データの論理“００”に対応され、目標電位レ
ベル２〜４はそれぞれ保持データの論理“０１”，“１
０”ならびに“１１”に対応される。この結果、論理
“００”のデータを保持するメモリセルＭＣのしきい値
電圧は、少なくとも３．５Ｖ〜４．５Ｖの範囲内のレベ
ル１に分布し、論理“０１”，“１０”ならびに“１
１”のデータを保持するメモリセルＭＣのしきい値電圧
の分布のレベル２〜４は、それぞれ少なくとも２．５Ｖ
〜３．５Ｖ，１．５Ｖ〜２．５Ｖ及び０．５Ｖ〜１．５
Ｖの範囲内に重なることなく分布するようにされる。
が、メモリセルＭＣのしきい値電圧の分布のレベル１な
いし４の中心電圧は、それぞれ４．０Ｖ，３．０Ｖ，
２．０Ｖならびに１．０Ｖとされ、ワード線の選択レベ
ルに対応した境界電位点ＶＷＬ１〜ＶＷＬ３はそれぞれ
３．５Ｖ，２．５Ｖならびに１．５Ｖとされる。また、
消去状態に相当するしきい値電圧の目標電位レベル１
は、保持データの論理“００”に対応され、目標電位レ
ベル２〜４はそれぞれ保持データの論理“０１”，“１
０”ならびに“１１”に対応される。この結果、論理
“００”のデータを保持するメモリセルＭＣのしきい値
電圧は、少なくとも３．５Ｖ〜４．５Ｖの範囲内のレベ
ル１に分布し、論理“０１”，“１０”ならびに“１
１”のデータを保持するメモリセルＭＣのしきい値電圧
の分布のレベル２〜４は、それぞれ少なくとも２．５Ｖ
〜３．５Ｖ，１．５Ｖ〜２．５Ｖ及び０．５Ｖ〜１．５
Ｖの範囲内に重なることなく分布するようにされる。
【００３９】例えば多値フラッシュメモリが書き込みモ
ードとされるとき、選択状態にあるワード線ＷＬのレベ
ルは、書き込みデータの論理レベルに応じた所定の期間
だけ例えば−１０Ｖのような比較的大きな絶対値の負電
位とされ、非選択状態にあるワード線ＷＬレベルは、例
えば電源電圧Ｖccつまり３．３Ｖとされる。このとき、
書き込み対象となるメモリセルＭＣのドレインには、セ
ンスラッチＳＬ１又は必要に応じてデータラッチＤＬ２
又はＤＬ３から対応する主ビット線及びならびに副ビッ
ト線を介して電源電圧ＶＣＣのような書き込み電圧が供
給され、書き込み対象とならないメモリセルＭＣのドレ
インには接地電位ＶＳＳが供給される。ソース線は、い
わゆるフローティング状態とされ、各メモリセルの基板
部となるウェル領域には、接地電位ＶＳＳが供給され
る。
ードとされるとき、選択状態にあるワード線ＷＬのレベ
ルは、書き込みデータの論理レベルに応じた所定の期間
だけ例えば−１０Ｖのような比較的大きな絶対値の負電
位とされ、非選択状態にあるワード線ＷＬレベルは、例
えば電源電圧Ｖccつまり３．３Ｖとされる。このとき、
書き込み対象となるメモリセルＭＣのドレインには、セ
ンスラッチＳＬ１又は必要に応じてデータラッチＤＬ２
又はＤＬ３から対応する主ビット線及びならびに副ビッ
ト線を介して電源電圧ＶＣＣのような書き込み電圧が供
給され、書き込み対象とならないメモリセルＭＣのドレ
インには接地電位ＶＳＳが供給される。ソース線は、い
わゆるフローティング状態とされ、各メモリセルの基板
部となるウェル領域には、接地電位ＶＳＳが供給され
る。
【００４０】上記書き込み対象となるメモリセルＭＣで
は、そのフローティングゲートに蓄積された電子がＦＮ
（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ：ファウラー・ノル
トハイム）トンネル現象によってドレイン側に引き抜か
れ、そのしきい値電圧は、ワード線の選択時間つまり書
き込みデータの論理レベルに応じて選択的に上記目標電
位のレベル２〜レベル４の設定値を目標とすべく低下す
る。
は、そのフローティングゲートに蓄積された電子がＦＮ
（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ：ファウラー・ノル
トハイム）トンネル現象によってドレイン側に引き抜か
れ、そのしきい値電圧は、ワード線の選択時間つまり書
き込みデータの論理レベルに応じて選択的に上記目標電
位のレベル２〜レベル４の設定値を目標とすべく低下す
る。
【００４１】多値フラッシュメモリが消去モードとされ
るとき、メモリアレイの選択状態にあるワード線ＷＬの
レベルは、例えば１０Ｖのような比較的大きな絶対値の
正電位とされ、非選択状態にあるワード線のレベルは接
地電位ＶＳＳとされる。このとき、各メモリセルの基板
部となるウェル領域には、例えば−３Ｖのような比較的
小さな絶対値の負電位が供給され、ソース線はすべてフ
ローティング状態とされる。
るとき、メモリアレイの選択状態にあるワード線ＷＬの
レベルは、例えば１０Ｖのような比較的大きな絶対値の
正電位とされ、非選択状態にあるワード線のレベルは接
地電位ＶＳＳとされる。このとき、各メモリセルの基板
部となるウェル領域には、例えば−３Ｖのような比較的
小さな絶対値の負電位が供給され、ソース線はすべてフ
ローティング状態とされる。
【００４２】上記メモリアレイの選択ワード線に結合さ
れるメモリセルＭＣでは、その基板部つまりチャネルと
フローティングゲートとの間でＦＮトンネル現象が発生
し、フローティングゲートに対する電子の注入が行われ
る。この結果、メモリセルＭＣのしきい値電圧は次第に
上昇し、消去状態に対応する上記目標電位レベル１の設
定電位に向かって収束する。
れるメモリセルＭＣでは、その基板部つまりチャネルと
フローティングゲートとの間でＦＮトンネル現象が発生
し、フローティングゲートに対する電子の注入が行われ
る。この結果、メモリセルＭＣのしきい値電圧は次第に
上昇し、消去状態に対応する上記目標電位レベル１の設
定電位に向かって収束する。
【００４３】図４には、この発明に係る多値フラッシュ
メモリの他の一実施例のビット線プリチャージ動作を説
明するための回路図が示されている。図４（Ａ）では、
メモリセルを主ビット線に接続してセンスラッチＳＬ１
で増幅動作を行う。このとき、もしも、メモリセルがオ
フ状態となり、副ビット線の電位がハイレベルならセン
スラッチＳＬ１に増幅動作によって主ビット線の電位が
Ｖccまで引き上げる。
メモリの他の一実施例のビット線プリチャージ動作を説
明するための回路図が示されている。図４（Ａ）では、
メモリセルを主ビット線に接続してセンスラッチＳＬ１
で増幅動作を行う。このとき、もしも、メモリセルがオ
フ状態となり、副ビット線の電位がハイレベルならセン
スラッチＳＬ１に増幅動作によって主ビット線の電位が
Ｖccまで引き上げる。
【００４４】図４（Ｂ）では、主ビット線と副ビット線
を接続する選択ＭＯＳＦＥＴをオフ状態にし、センスラ
ッチＳＬ１のセンス出力をデータラッチＤＬ２に転送さ
せる。このとき、上記主ビット線とセンスラッチＳＬ１
とを接続するＭＯＳＦＥＴのゲートの電位を前記のよう
にＶＲＤ＋Ｖthのように低下させ、主ビット線のハイレ
ベルをＶＲＤのようなプリチャージ電圧に制限させる。
つまり、データラッチＤＬ２を主ビット線に接続するこ
とにより、主ビット線の上記Ｖccのような電位を低下さ
せる。つまり、データラッチＤＬ２が主ビット線の負荷
となって放電経路を構成するようにされる。
を接続する選択ＭＯＳＦＥＴをオフ状態にし、センスラ
ッチＳＬ１のセンス出力をデータラッチＤＬ２に転送さ
せる。このとき、上記主ビット線とセンスラッチＳＬ１
とを接続するＭＯＳＦＥＴのゲートの電位を前記のよう
にＶＲＤ＋Ｖthのように低下させ、主ビット線のハイレ
ベルをＶＲＤのようなプリチャージ電圧に制限させる。
つまり、データラッチＤＬ２を主ビット線に接続するこ
とにより、主ビット線の上記Ｖccのような電位を低下さ
せる。つまり、データラッチＤＬ２が主ビット線の負荷
となって放電経路を構成するようにされる。
【００４５】図４（Ｃ）では、データラッチＤＬ２を主
ビット線から切り離し、それを活性化して上記制限され
た転送レベルを増幅動作を行うようにされる。つまり、
ＶＲＤのようなハイレベルをＶccのようなハイレベルに
増幅させる。この増幅信号Ｖccが主ビット線に伝えられ
るのを防止するためにデータラッチＤＬ２は主ビット線
から切り離される。そして、センスラッチＳＬ１と主ビ
ット線と接続されたままとされて、上記スイッチＭＯＳ
ＦＥＴによる電圧クランプ作用を利用した主ビット線の
プリチャージ動作が継続して実施される。
ビット線から切り離し、それを活性化して上記制限され
た転送レベルを増幅動作を行うようにされる。つまり、
ＶＲＤのようなハイレベルをＶccのようなハイレベルに
増幅させる。この増幅信号Ｖccが主ビット線に伝えられ
るのを防止するためにデータラッチＤＬ２は主ビット線
から切り離される。そして、センスラッチＳＬ１と主ビ
ット線と接続されたままとされて、上記スイッチＭＯＳ
ＦＥＴによる電圧クランプ作用を利用した主ビット線の
プリチャージ動作が継続して実施される。
【００４６】図５には、この発明に係る多値フラッシュ
メモリの更に他の一実施例のビット線プリチャージ動作
を説明するための回路図が示されている。図５（Ａ）で
は、前記図４（Ａ）と同様にメモリセルを主ビット線に
接続してセンスラッチＳＬ１で増幅動作を行う。このと
き、もしも、メモリセルがオフ状態となり、副ビット線
の電位がハイレベルならセンスラッチＳＬ１に増幅動作
によって主ビット線の電位がＶccまで引き上げる。
メモリの更に他の一実施例のビット線プリチャージ動作
を説明するための回路図が示されている。図５（Ａ）で
は、前記図４（Ａ）と同様にメモリセルを主ビット線に
接続してセンスラッチＳＬ１で増幅動作を行う。このと
き、もしも、メモリセルがオフ状態となり、副ビット線
の電位がハイレベルならセンスラッチＳＬ１に増幅動作
によって主ビット線の電位がＶccまで引き上げる。
【００４７】図５（Ｂ）では、主ビット線と副ビット線
を接続する選択ＭＯＳＦＥＴをオフ状態にし、センスラ
ッチＳＬ１のセンス出力をデータラッチＤＬ２に転送さ
せる。このとき、上記主ビット線とセンスラッチＳＬ１
とを接続するＭＯＳＦＥＴのゲートの電位を前記のよう
にＶＲＤ＋Ｖthのように低下させ、主ビット線のハイレ
ベルをＶＲＤのようなプリチャージ電圧に制限させる。
つまり、データラッチＤＬ２を主ビット線に接続するこ
とにより、主ビット線の上記Ｖccのような電位を低下さ
せる。つまり、データラッチＤＬ２が主ビット線の負荷
となって放電経路を構成するようにされる。
を接続する選択ＭＯＳＦＥＴをオフ状態にし、センスラ
ッチＳＬ１のセンス出力をデータラッチＤＬ２に転送さ
せる。このとき、上記主ビット線とセンスラッチＳＬ１
とを接続するＭＯＳＦＥＴのゲートの電位を前記のよう
にＶＲＤ＋Ｖthのように低下させ、主ビット線のハイレ
ベルをＶＲＤのようなプリチャージ電圧に制限させる。
つまり、データラッチＤＬ２を主ビット線に接続するこ
とにより、主ビット線の上記Ｖccのような電位を低下さ
せる。つまり、データラッチＤＬ２が主ビット線の負荷
となって放電経路を構成するようにされる。
【００４８】図５（Ｃ）では、センスラッチＳＬ１を主
ビット線から切り離し、データチッチＤＬ２を活性化し
て上記制限された転送レベルを増幅動作を行うととも
に、スイッチＭＯＳＦＥＴのゲートには、ＶＲＤ＋Ｖth
のようなプリチャージ電圧ＶＲＤに対応したクランプ電
圧を供給し、データラッチＤＬ２側から上記スイッチＭ
ＯＳＦＥＴによる電圧クランプ作用を利用した主ビット
線のプリチャージ動作が継続を実施するようにするもの
である。
ビット線から切り離し、データチッチＤＬ２を活性化し
て上記制限された転送レベルを増幅動作を行うととも
に、スイッチＭＯＳＦＥＴのゲートには、ＶＲＤ＋Ｖth
のようなプリチャージ電圧ＶＲＤに対応したクランプ電
圧を供給し、データラッチＤＬ２側から上記スイッチＭ
ＯＳＦＥＴによる電圧クランプ作用を利用した主ビット
線のプリチャージ動作が継続を実施するようにするもの
である。
【００４９】図６には、この発明に係る多値フラッシュ
メモリの更に他の一実施例の概略回路図が示されてい
る。この実施例では、ビット線ＢＬの一端側にセンスラ
ッチＳＬ１、データラッチＤＬ２とＤＬ３が配置され
る。この場合、上記センスラッチＳＬ１とデータラッチ
ＤＬ２及びＤＬ３は、それぞれスイッチＭＯＳＦＥＴＱ
１１、Ｑ２１、Ｑ２２を介して上記ビット線ＢＬに接続
される。
メモリの更に他の一実施例の概略回路図が示されてい
る。この実施例では、ビット線ＢＬの一端側にセンスラ
ッチＳＬ１、データラッチＤＬ２とＤＬ３が配置され
る。この場合、上記センスラッチＳＬ１とデータラッチ
ＤＬ２及びＤＬ３は、それぞれスイッチＭＯＳＦＥＴＱ
１１、Ｑ２１、Ｑ２２を介して上記ビット線ＢＬに接続
される。
【００５０】図６（Ａ）において、主ワード線ＳｉＤを
選択レベルにして、メモリセルＭＣが接続されたワード
線ＷＬの選択レベルをＶＷＬ３に設定して、それに対応
した読み出し信号をビット線ＢＬに読み出し、選択スイ
ッチＭＯＳＦＥＴＱ１１のオン状態によりセンスラッチ
ＳＬ１で増幅する。このセンスラッチＳＬ１の増幅信号
がハイレベルなら、図６（Ｂ）において、上記スイッチ
ＭＯＳＦＥＴＱ１１のゲートに前記のようなＶＲＤ＋Ｖ
thのようなビット線ＢＬのプリチャージ電圧ＶＲＤに対
応したクランプ電圧を供給し、上記主ワード線ＳｉＤを
非選択レベルにしてメモリセルをビット線ＢＬから切り
離し、データラッチＤＬ２に対応したスイッチＭＯＳＦ
ＥＴＱ２１をオン状態にし、上記増幅信号のハイレベル
をビット線ＢＬを介在させてデータラッチＤＬ２に伝え
る。これにより、データ転送動作とビット線ＢＬのプリ
チャージ動作を前記同様に同時に行うようにすることが
できる。
選択レベルにして、メモリセルＭＣが接続されたワード
線ＷＬの選択レベルをＶＷＬ３に設定して、それに対応
した読み出し信号をビット線ＢＬに読み出し、選択スイ
ッチＭＯＳＦＥＴＱ１１のオン状態によりセンスラッチ
ＳＬ１で増幅する。このセンスラッチＳＬ１の増幅信号
がハイレベルなら、図６（Ｂ）において、上記スイッチ
ＭＯＳＦＥＴＱ１１のゲートに前記のようなＶＲＤ＋Ｖ
thのようなビット線ＢＬのプリチャージ電圧ＶＲＤに対
応したクランプ電圧を供給し、上記主ワード線ＳｉＤを
非選択レベルにしてメモリセルをビット線ＢＬから切り
離し、データラッチＤＬ２に対応したスイッチＭＯＳＦ
ＥＴＱ２１をオン状態にし、上記増幅信号のハイレベル
をビット線ＢＬを介在させてデータラッチＤＬ２に伝え
る。これにより、データ転送動作とビット線ＢＬのプリ
チャージ動作を前記同様に同時に行うようにすることが
できる。
【００５１】このことは、上記プリチャージ動作の後に
上記ワード線ＷＬの選択レベルをＶＷＬ３からＶＷＬ２
に切り換えて行われる読み出し信号を上記多のデータラ
ッチＤＬ３に伝えるときも上記同様にしてデータ転送動
作とプリチャージ動作とが同時に行われる。ただし、ビ
ット線ＢＬの読み出し信号がロウレベルなら上記プリチ
ャージ動作は実質的に行われない。
上記ワード線ＷＬの選択レベルをＶＷＬ３からＶＷＬ２
に切り換えて行われる読み出し信号を上記多のデータラ
ッチＤＬ３に伝えるときも上記同様にしてデータ転送動
作とプリチャージ動作とが同時に行われる。ただし、ビ
ット線ＢＬの読み出し信号がロウレベルなら上記プリチ
ャージ動作は実質的に行われない。
【００５２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ３値以上の多値記憶情報に対応したしきい値電
圧を持つようにされたメモリセルがマトリックス配置さ
れてなるメモリアレイのワード線の選択電位を、読み出
し時には上記しきい値電圧に対応した複数種類の選択レ
ベルとし、上記ワード線の選択レベルにより上記メモリ
セルのオン状態／オフ状態に対応されたビット線の電位
をセンスするセンスアンプと、上記センスアンプの判定
信号を上記ビット線を通して伝えられるデータラッチ回
路とを配置し、少なくとも上記センスアンプと上記ビッ
ト線との間に設けられるカラム選択スイッチＭＯＳＦＥ
Ｔのゲートに、上記ビット線に与えられるべきプリチャ
ージ電圧に対して上記選択スイッチＭＯＳＦＥＴのしき
い値電圧分だけ高い電圧を供給して上記ビット線を介在
させてセンスアンプから上記データラッチ回路に伝えら
れるべきハイレベルの電圧を上記プリチャージ電圧とし
て利用することにより、読み出し動作の高速化が図られ
るという効果が得られる。
記の通りである。すなわち、 （１） ３値以上の多値記憶情報に対応したしきい値電
圧を持つようにされたメモリセルがマトリックス配置さ
れてなるメモリアレイのワード線の選択電位を、読み出
し時には上記しきい値電圧に対応した複数種類の選択レ
ベルとし、上記ワード線の選択レベルにより上記メモリ
セルのオン状態／オフ状態に対応されたビット線の電位
をセンスするセンスアンプと、上記センスアンプの判定
信号を上記ビット線を通して伝えられるデータラッチ回
路とを配置し、少なくとも上記センスアンプと上記ビッ
ト線との間に設けられるカラム選択スイッチＭＯＳＦＥ
Ｔのゲートに、上記ビット線に与えられるべきプリチャ
ージ電圧に対して上記選択スイッチＭＯＳＦＥＴのしき
い値電圧分だけ高い電圧を供給して上記ビット線を介在
させてセンスアンプから上記データラッチ回路に伝えら
れるべきハイレベルの電圧を上記プリチャージ電圧とし
て利用することにより、読み出し動作の高速化が図られ
るという効果が得られる。
【００５３】（２） ３値以上の多値記憶情報に対応し
たしきい値電圧を持つようにされたメモリセルがマトリ
ックス配置されてなるメモリアレイのワード線の選択電
位を、読み出し時には上記しきい値電圧に対応した複数
種類の選択レベルとし、上記メモリアレイのビット線の
延長方向の一端側に、上記ワード線の選択レベルにより
上記メモリセルのオン状態／オフ状態に対応されたビッ
ト線の電位をセンスするセンスアンプを配置し、上記メ
モリアレイのビット線の延長方向の他端側に、上記セン
スアンプの判定信号を上記ビット線を通して伝えられる
データラッチ回路と配置し、少なくとも上記センスアン
プと上記ビット線との間に設けられるカラム選択スイッ
チＭＯＳＦＥＴのゲートに、上記ビット線に与えられる
べきプリチャージ電圧に対して上記選択スイッチＭＯＳ
ＦＥＴのしきい値電圧分だけ高い電圧を供給して上記ビ
ット線を通してセンスアンプから上記データラッチ回路
に伝えられるべきハイレベルの電圧を上記プリチャージ
電圧として利用することにより、読み出し動作の高速化
が図られるという効果が得られる。
たしきい値電圧を持つようにされたメモリセルがマトリ
ックス配置されてなるメモリアレイのワード線の選択電
位を、読み出し時には上記しきい値電圧に対応した複数
種類の選択レベルとし、上記メモリアレイのビット線の
延長方向の一端側に、上記ワード線の選択レベルにより
上記メモリセルのオン状態／オフ状態に対応されたビッ
ト線の電位をセンスするセンスアンプを配置し、上記メ
モリアレイのビット線の延長方向の他端側に、上記セン
スアンプの判定信号を上記ビット線を通して伝えられる
データラッチ回路と配置し、少なくとも上記センスアン
プと上記ビット線との間に設けられるカラム選択スイッ
チＭＯＳＦＥＴのゲートに、上記ビット線に与えられる
べきプリチャージ電圧に対して上記選択スイッチＭＯＳ
ＦＥＴのしきい値電圧分だけ高い電圧を供給して上記ビ
ット線を通してセンスアンプから上記データラッチ回路
に伝えられるべきハイレベルの電圧を上記プリチャージ
電圧として利用することにより、読み出し動作の高速化
が図られるという効果が得られる。
【００５４】（３） 上記（２）により、主ビット線を
通して伝えられる信号振幅が制限されるので、ラッチ間
でのデータ転送する際のビット線電位によるカップリン
グイズを低減させることができるという効果が得られ
る。
通して伝えられる信号振幅が制限されるので、ラッチ間
でのデータ転送する際のビット線電位によるカップリン
グイズを低減させることができるという効果が得られ
る。
【００５５】（４） 上記メモリセルは第１、第２、第
３及び第４のしきい値電圧からなる４値の記憶情報を記
憶するものとし、上記メモリアレイは、第１と第２のメ
モリアレイの２つからなり、上記センスアンプを挟んで
対称的に配置してそれぞれが第１と第２のデータラッチ
回路を備えるようにすることにより、効率のよい回路配
置が可能になるとともに、ビット線を通してセンスアン
プから上記データラッチ回路に伝えられるべきハイレベ
ルの電圧を上記プリチャージ電圧として利用することに
より読み出し動作の高速化が図られるという効果が得ら
れる。
３及び第４のしきい値電圧からなる４値の記憶情報を記
憶するものとし、上記メモリアレイは、第１と第２のメ
モリアレイの２つからなり、上記センスアンプを挟んで
対称的に配置してそれぞれが第１と第２のデータラッチ
回路を備えるようにすることにより、効率のよい回路配
置が可能になるとともに、ビット線を通してセンスアン
プから上記データラッチ回路に伝えられるべきハイレベ
ルの電圧を上記プリチャージ電圧として利用することに
より読み出し動作の高速化が図られるという効果が得ら
れる。
【００５６】（５） 上記ワード線の選択レベルは、電
位の低い順に第１、第２お第３選択レベルに切り換える
ようにすることにより、プリチャージ動作をセンス出力
に応じて省略でき、低消費電力化が図られるという効果
が得られる。
位の低い順に第１、第２お第３選択レベルに切り換える
ようにすることにより、プリチャージ動作をセンス出力
に応じて省略でき、低消費電力化が図られるという効果
が得られる。
【００５７】（６） 上記ビット線をビット線方向に複
数に分割し、それぞれにメモリセルが接続して副ビット
線を構成し、上記複数のビット線に対して共通に設けら
れてメモリアレイを貫通するように延長される主ビット
線を設け、上記副ビット線は副ビット線選択ＭＯＳＦＥ
Ｔを介して上記主ビット線に接続させ、上記センスアン
プのセンス出力を、上記主ビット線を通してデータラッ
チ回路に伝えらるようにすることより、読み出し、書き
込み及び消去時での非選択メモリセルへのストレスを軽
減しつつ、上記データラッチ回路に伝えられるべきハイ
レベルの電圧を上記プリチャージ電圧として利用するこ
とにより、読み出し動作の高速化が図られるという効果
が得られる。
数に分割し、それぞれにメモリセルが接続して副ビット
線を構成し、上記複数のビット線に対して共通に設けら
れてメモリアレイを貫通するように延長される主ビット
線を設け、上記副ビット線は副ビット線選択ＭＯＳＦＥ
Ｔを介して上記主ビット線に接続させ、上記センスアン
プのセンス出力を、上記主ビット線を通してデータラッ
チ回路に伝えらるようにすることより、読み出し、書き
込み及び消去時での非選択メモリセルへのストレスを軽
減しつつ、上記データラッチ回路に伝えられるべきハイ
レベルの電圧を上記プリチャージ電圧として利用するこ
とにより、読み出し動作の高速化が図られるという効果
が得られる。
【００５８】（７） 上記ビット線のプリチャージ動作
は、ビット線に読み出された信号がロウレベルのときに
は、ロウレベルをプリチャージ電圧としてそのまま用い
ることにより、低消費電力化を図ることができるという
効果が得られる。
は、ビット線に読み出された信号がロウレベルのときに
は、ロウレベルをプリチャージ電圧としてそのまま用い
ることにより、低消費電力化を図ることができるという
効果が得られる。
【００５９】（８） 上記メモリセルは、コントロール
ゲートとフローティングゲートを備えた２層ゲート構造
のＭＯＳＦＥＴからなり、上記フローティングゲートに
蓄積された電荷量により、上記多値記憶情報に対応した
しきい値電圧を持つものとし、その消去動作を、上記フ
ローティングゲートに蓄積された記憶電荷を一括してソ
ース又は基板側との間で移動させて行うようすることに
より、使い勝手のよい不揮発性メモリ装置を得ることが
できるという効果が得られる。
ゲートとフローティングゲートを備えた２層ゲート構造
のＭＯＳＦＥＴからなり、上記フローティングゲートに
蓄積された電荷量により、上記多値記憶情報に対応した
しきい値電圧を持つものとし、その消去動作を、上記フ
ローティングゲートに蓄積された記憶電荷を一括してソ
ース又は基板側との間で移動させて行うようすることに
より、使い勝手のよい不揮発性メモリ装置を得ることが
できるという効果が得られる。
【００６０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、多値フラッシュメモリのメモリアレ
イ及びその直接周辺部は、任意数のメモリマットに分割
することができる。また、多値フラッシュメモリは、例
えば×４ビット，×１６ビット等任意のビット構成を採
りうるし、そのアドレス構成も任意である。さらに、多
値フラッシュメモリのブロック構成や起動制御信号の名
称及び組み合わせ等は、種々の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、多値フラッシュメモリのメモリアレ
イ及びその直接周辺部は、任意数のメモリマットに分割
することができる。また、多値フラッシュメモリは、例
えば×４ビット，×１６ビット等任意のビット構成を採
りうるし、そのアドレス構成も任意である。さらに、多
値フラッシュメモリのブロック構成や起動制御信号の名
称及び組み合わせ等は、種々の実施形態を採りうる。
【００６１】図１において、多値フラッシュメモリのメ
モリアレイは、任意数の冗長素子を含むことができる
し、メモリセルＭＣの接続形態やセルブロックへのグル
ープ分割方法等も任意である。２層ゲート構造型メモリ
セルは、任意数の目標電位点及び境界電位点を有するこ
とができるし、目標電位点及び境界電位点の絶対値なら
びにその分布形態は、本発明に制約を与えない。また、
各目標電位点とメモリセルが保持データの論理レベルと
の関係は任意に設定することができる。
モリアレイは、任意数の冗長素子を含むことができる
し、メモリセルＭＣの接続形態やセルブロックへのグル
ープ分割方法等も任意である。２層ゲート構造型メモリ
セルは、任意数の目標電位点及び境界電位点を有するこ
とができるし、目標電位点及び境界電位点の絶対値なら
びにその分布形態は、本発明に制約を与えない。また、
各目標電位点とメモリセルが保持データの論理レベルと
の関係は任意に設定することができる。
【００６２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である多値
フラッシュメモリに適用した場合について説明したが、
それに限定されるものではなく、例えば、マスクＲＯＭ
（リードオンリメモリ），ＥＰＲＯＭ（イレイザブル＆
プログラマブルＲＯＭ）ならびにＥＥＰＲＯＭ（エレク
トリカリ・イレイザブル・プログラマブルＲＯＭ）等の
各種メモリ集積回路にも適用できる。この発明は、少な
くとも３値以上の保持データの論理レベルに応じてその
しきい値電圧が選択的に設定されるメモリセルを含む半
導体記憶装置に広く適用できる。
てなされた発明をその背景となった利用分野である多値
フラッシュメモリに適用した場合について説明したが、
それに限定されるものではなく、例えば、マスクＲＯＭ
（リードオンリメモリ），ＥＰＲＯＭ（イレイザブル＆
プログラマブルＲＯＭ）ならびにＥＥＰＲＯＭ（エレク
トリカリ・イレイザブル・プログラマブルＲＯＭ）等の
各種メモリ集積回路にも適用できる。この発明は、少な
くとも３値以上の保持データの論理レベルに応じてその
しきい値電圧が選択的に設定されるメモリセルを含む半
導体記憶装置に広く適用できる。
【００６３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、３値以上の多値記憶情報に
対応したしきい値電圧を持つようにされたメモリセルが
マトリックス配置されてなるメモリアレイのワード線の
選択電位を、読み出し時には上記しきい値電圧に対応し
た複数種類の選択レベルとし、上記メモリアレイのビッ
ト線の延長方向の一端側に、上記ワード線の選択レベル
により上記メモリセルのオン状態／オフ状態に対応され
たビット線の電位をセンスするセンスアンプを配置し、
上記メモリアレイのビット線の延長方向の他端側に、上
記センスアンプの判定信号を上記ビット線を通して伝え
られるデータラッチ回路と配置し、少なくとも上記セン
スアンプと上記ビット線との間に設けられるカラム選択
スイッチＭＯＳＦＥＴのゲートに、上記ビット線に与え
られるべきプリチャージ電圧に対して上記選択スイッチ
ＭＯＳＦＥＴのしきい値電圧分だけ高い電圧を供給して
上記ビット線を通してセンスアンプから上記データラッ
チ回路に伝えられるべきハイレベルの電圧を上記プリチ
ャージ電圧として利用することにより、読み出し動作の
高速化が図られる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、３値以上の多値記憶情報に
対応したしきい値電圧を持つようにされたメモリセルが
マトリックス配置されてなるメモリアレイのワード線の
選択電位を、読み出し時には上記しきい値電圧に対応し
た複数種類の選択レベルとし、上記メモリアレイのビッ
ト線の延長方向の一端側に、上記ワード線の選択レベル
により上記メモリセルのオン状態／オフ状態に対応され
たビット線の電位をセンスするセンスアンプを配置し、
上記メモリアレイのビット線の延長方向の他端側に、上
記センスアンプの判定信号を上記ビット線を通して伝え
られるデータラッチ回路と配置し、少なくとも上記セン
スアンプと上記ビット線との間に設けられるカラム選択
スイッチＭＯＳＦＥＴのゲートに、上記ビット線に与え
られるべきプリチャージ電圧に対して上記選択スイッチ
ＭＯＳＦＥＴのしきい値電圧分だけ高い電圧を供給して
上記ビット線を通してセンスアンプから上記データラッ
チ回路に伝えられるべきハイレベルの電圧を上記プリチ
ャージ電圧として利用することにより、読み出し動作の
高速化が図られる。
【図１】この発明が適用された多値フラッシュメモリの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】この発明に係る多値フラッシュメモリの読み出
し動作を説明するための一実施例を示す原理的な概略回
路図である。
し動作を説明するための一実施例を示す原理的な概略回
路図である。
【図３】この発明に係る多値フラッシュメモリの読み出
し動作を説明するための一実施例を示す概略構成図であ
る。
し動作を説明するための一実施例を示す概略構成図であ
る。
【図４】この発明に係る多値フラッシュメモリの他の一
実施例のビット線プリチャージ動作を説明するための回
路図である。
実施例のビット線プリチャージ動作を説明するための回
路図である。
【図５】この発明に係る多値フラッシュメモリの更に他
の一実施例のビット線プリチャージ動作を説明するため
の回路図である。
の一実施例のビット線プリチャージ動作を説明するため
の回路図である。
【図６】この発明に係る多値フラッシュメモリの更に他
の一実施例を示す概略回路図である。
の一実施例を示す概略回路図である。
３０，３１…メモリアレイ、３２，３３…Ｘデコーダ、
３４…カラムスイッチ（センス＆ラッチ）、３５…入出
力バッファ、３６…コントロール信号入力回路、３７…
マルチプレクサ、３８…Ｘアドレスラッチ回路、３９…
コマンドラッチ回路、４０…電圧発生回路、４１…Ｙア
ドレスカウンタ、４２，４３…データラッチ、４４…論
理回路、ＳＬ１…センスラッチ（センスアンプ）、ＤＬ
２，ＤＬ３…データラッチ、Ｑ１，Ｑ２、Ｑ１１〜Ｑ２
２…ＭＯＳＦＥＴ。
３４…カラムスイッチ（センス＆ラッチ）、３５…入出
力バッファ、３６…コントロール信号入力回路、３７…
マルチプレクサ、３８…Ｘアドレスラッチ回路、３９…
コマンドラッチ回路、４０…電圧発生回路、４１…Ｙア
ドレスカウンタ、４２，４３…データラッチ、４４…論
理回路、ＳＬ１…センスラッチ（センスアンプ）、ＤＬ
２，ＤＬ３…データラッチ、Ｑ１，Ｑ２、Ｑ１１〜Ｑ２
２…ＭＯＳＦＥＴ。
Claims (7)
- 【請求項１】 複数からなるワード線と複数からなるビ
ット線との交点に複数からなり、かつそれぞれが３値以
上の多値記憶情報に対応したしきい値電圧を持つように
されたメモリセルがマトリックス配置されてなるメモリ
アレイと、 上記ワード線の選択電位を読み出し時には上記しきい値
電圧に対応した複数種類の選択レベルとするワード線選
択回路と、 上記ビット線に対して電源電圧以下の中間電位にプリチ
ャージさせるプリチャージ回路と、 上記ワード線の選択レベルにより上記メモリセルのオン
状態／オフ状態に対応されたビット線の電位を受けてセ
ンスするセンスアンプと、 上記センスアンプの判定信号が上記ビット線を介在させ
て伝えられるデータラッチ回路とを備え、 少なくとも上記センスアンプと上記ビット線との間に電
圧クランプ用ＭＯＳＦＥＴを設け、そのゲートに上記ビ
ット線に与えられるべきプリチャージ電圧に対して上記
ＭＯＳＦＥＴのしきい値電圧分だけ高いクランプ電圧を
供給して上記ビット線を介在させてセンスアンプから上
記データラッチ回路に伝えられるべきハイレベルの電圧
を上記プリチャージ電圧に等しくなるように制御してな
ることを特徴とする半導体記憶装置。 - 【請求項２】 複数からなるワード線と複数からなるビ
ット線との交点に複数からなり、かつそれぞれが３値以
上の多値記憶情報に対応したしきい値電圧を持つように
されたメモリセルがマトリックス配置されてなるメモリ
アレイと、 上記ワード線の選択電位を読み出し時には上記しきい値
電圧に対応した複数種類の選択レベルとするワード線選
択回路と、 上記ビット線に対して電源電圧以下の中間電位にプリチ
ャージさせるプリチャージ回路と、 上記メモリアレイのビット線の一端側に設けられて、上
記ワード線の選択レベルにより上記メモリセルのオン状
態／オフ状態に対応されたビット線の電位を受けてセン
スするセンスアンプと、 上記メモリアレイのビット線の他端側に設けられて、上
記センスアンプの判定信号が上記ビット線を通して伝え
られるデータラッチ回路とを備え、 少なくとも上記センスアンプと上記ビット線との間に電
圧クランプ用ＭＯＳＦＥＴを設け、そのゲートに上記ビ
ット線に与えられるべきプリチャージ電圧に対して上記
ＭＯＳＦＥＴのしきい値電圧分だけ高いクランプ電圧を
供給して上記ビット線を通してセンスアンプから上記デ
ータラッチ回路に伝えられるべきハイレベルの電圧を上
記プリチャージ電圧に等しくなるように制御してなるこ
とを特徴とする半導体記憶装置。 - 【請求項３】 上記メモリセルは第１、第２、第３及び
第４のしきい値電圧からなる４値の記憶情報を記憶する
ものであり、 上記メモリアレイは、第１と第２のメモリアレイの２つ
からなり、上記センスアンプを挟んで対称的に配置され
てそれぞれが第１と第２のデータラッチ回路を備えるも
のであり、 上記第１のしきい値電圧と第２のしき値電圧の中間電位
にされたワード線の第１選択レベルに対応したセンスア
ンプの第１センス出力は選択側の第１のメモリアレイの
ビット線を通して第１のデータラッチに伝えられ、 上記第２のしきい値電圧と第３のしきい値電圧の中間電
位にされたワード線の第２選択レベルに対応したセンス
アンプの第２センス出力は非選択側の第２のメモリアレ
イのビット線を通して第２のデータラッチに伝えられ、 上記第３のしきい値電圧と第４のしきい値電圧の中間電
位にされたワード線の第３選択レベルに対応したセンス
アンプの第３のセンス出力は、それ自身がラッチするも
のであることを特徴とする請求項２の半導体記憶装置。 - 【請求項４】 上記ワード線の選択レベルは、電位の低
い順に第１、第２お第３選択レベルに切り換えられるも
のであることを特徴とする請求項３の半導体記憶装置。 - 【請求項５】 上記ビット線は、ビット線方向に複数に
分割されてそれぞれにメモリセルが接続された副ビット
線と、上記複数のビット線に対して共通に設けられてメ
モリアレイを貫通するように延長される主ビット線とか
らなり、 上記副ビット線は副ビット線選択ＭＯＳＦＥＴを介して
上記主ビット線に接続されるものであり、 上記センスアンプのセンス出力は、上記主ビット線を通
してデータラッチ回路に伝えられるものであることを特
徴とする請求項２又は請求項３の半導体記憶装置。 - 【請求項６】 上記ビット線のプリチャージ動作は、ビ
ット線に読み出された信号がロウレベルのときには、ロ
ウレベルをプリチャージ電圧としてそのまま用いること
特徴とする請求項５の半導体記憶装置。 - 【請求項７】 上記メモリセルは、コントロールゲート
とフローティングゲートを備えた２層ゲート構造のＭＯ
ＳＦＥＴからなり、上記フローティングゲートに蓄積さ
れた電荷量により、上記多値記憶情報に対応したしきい
値電圧を持つものであり、 その消去動作は、上記フローティングゲートに蓄積され
た記憶電荷を一括してソース又は基板側との間で移動さ
せて行うものであることを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項４又は請求項６の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10378298A JPH11288596A (ja) | 1998-03-31 | 1998-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10378298A JPH11288596A (ja) | 1998-03-31 | 1998-03-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11288596A true JPH11288596A (ja) | 1999-10-19 |
Family
ID=14362994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10378298A Pending JPH11288596A (ja) | 1998-03-31 | 1998-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11288596A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7313020B2 (en) | 2005-05-04 | 2007-12-25 | Samsung Electronics Co., Ltd. | Multi-level nonvolatile semiconductor memory device and method for reading the same |
| US9159439B2 (en) | 2013-03-14 | 2015-10-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1998
- 1998-03-31 JP JP10378298A patent/JPH11288596A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7313020B2 (en) | 2005-05-04 | 2007-12-25 | Samsung Electronics Co., Ltd. | Multi-level nonvolatile semiconductor memory device and method for reading the same |
| US7525850B2 (en) | 2005-05-04 | 2009-04-28 | Samsung Electronics Co., Ltd. | Multi-level nonvolatile semiconductor memory device and method for reading the same |
| US9159439B2 (en) | 2013-03-14 | 2015-10-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9472296B2 (en) | 2013-03-14 | 2016-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device including circuits with data holding capability and bus for data transmission |
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