KR20040073382A - 반도체 메모리장치, 디스플레이장치, 및 휴대전자기기 - Google Patents
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Abstract
반도체 메모리장치는 게이트 절연막을 통해 반도체층상에 형성된 게이트 전극, 상기 게이트 전극 아래에 배치된 채널영역, 상기 채널영역의 양측에 배치되고, 상기 채널영역의 반대의 도전형을 가지는 확산영역, 상기 게이트 전극의 양측에 형성되고 전하를 유지하는 기능을 가지는 메모리 기능 유닛을 가지는 메모리셀; 및 증폭기를 포함하고, 상기 메모리셀의 출력은 상기 증폭기에 입력되도록 상기 메모리셀과 상기 증폭기가 서로 접속되어 있다.
Description
본 발명은 반도체 메모리장치, 디스플레이장치, 및 휴대전자기기에 관한 것이다. 보다 상세하게는, 본 발명은 전하 또는 분극(polarization)을 유지하는 기능을 가지는 메모리 기능 유닛을 각각 포함하는 전계효과 트랜지스터가 배열되어 있는 반도체 메모리장치 및 그러한 반도체 메모리장치를 각각 가지는 디스플레이장치 및 휴대전자기기에 관한 것이다.
종래, 비휘발성 메모리로서 플래시 메모리가 일반적으로 사용되었다.
플래시 메모리에는, 도 28에 도시된 바와 같이, 부동게이트(floating gate)(902), 절연막(907), 및 워드선(제어게이트)(903)이 게이트 절연막을 통해 반도체 기판(901)상에 상기 순서대로 형성되어 있다. 부동게이트(902)의 양측에는 소스선(904) 및 비트선(905)이 확산영역에 의해 형성되어 메모리셀을 구성한다. 메모리셀의 주위에는 소자격리영역(device isolation region)(906)이 형성되어 있다(예를 들면, 일본 특개평 제5(1993)-304277호참조).
메모리셀은 부동게이트(902)의 전하량의 다소에 따라 데이터를 유지한다. 메모리셀을 배열함으로써 구성된 메모리셀 어레이에서는, 특정 워드선과 특정 비트선을 선택하고 소정의 전압을 인가함으로써, 소망의 메모리셀을 재기록/판독하는 동작이 수행될 수 있다.
이러한 플래시 메모리에서는, 부동게이트의 전하량이 변했을 때, 도 29에 도시된 바와 같은 드레인 전류(Id)-게이트 전압(Vg) 특성이 나타난다. 부동게이트의 네거티브 전하량이 증가하면, 임계값이 증가하고, Id-Vg 곡선은 Vg가 증가하는 방향으로 거의 평행하게 이동(shift)한다.
그러나, 이러한 플래시 메모리에서는, 기능상의 관점으로부터 부동게이트(902)를 워드선(903)으로부터 분리하는 절연막(907)을 배치할 필요가 있다. 또한, 부동게이트(902)로부터의 전하 누설을 방지하기 위해 게이트 절연막의 두께를 감소시키는 것이 어렵다. 그러므로, 절연막(907)과 게이트 절연막의 두께를 효율적으로 감소시키는 것이 어렵고, 이것이 메모리셀의 소형화를 방해한다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서 보다 소형의 반도체 메모리장치 및 휴대전자기기를 제공하는 것을 목적으로 한다.
본 발명은, 게이트 절연막을 통해 반도체층상에 형성된 게이트 전극, 상기 게이트 전극 아래에 배치된 채널영역, 상기 채널영역의 양측에 배치되고, 상기 채널영역의 반대의 도전형을 가지는 확산영역, 및 상기 게이트 전극의 양측에 형성되고 전하를 유지하는 기능을 가지는 메모리 기능 유닛을 가지는 메모리셀; 및 증폭기를 포함하고, 상기 메모리셀의 출력이 상기 증폭기에 입력되도록 상기 메모리셀과 상기 증폭기가 서로 접속되어 있는 반도체 메모리장치를 제공한다.
이러한 구성에 의하면, 메모리셀의 출력이 증폭기에 입력되기 때문에, 메모리셀에 저장된 정보를 판독할 수 있다. 메모리셀에는, 메모리 기능 유닛의 메모리 기능과 게이트 절연막의 트랜지스터 동작 기능이 서로 분리되어 있다. 따라서, 충분한 메모리 기능을 유지하면서 게이트 절연막의 두께를 감소시킴으로써 단채널 효과(short channel effect)를 억제하기가 용이하다. 또한, 재기록함으로써 확산영역 사이에 흐르는 전류값이 EEPROM의 경우에 비해 더 크게 변한다. 그러므로, 반도체 메모리장치의 기록상태와 소거상태간의 판별이 용이하다.
이러한 구성에 의하면, 메모리셀은 통상의 트랜지스터 형성 공정과 호환성이 매우 높은 공정에 의해 형성될 수 있다. 그러므로, 종래의 플래시 메모리를 비휘발성 메모리셀로서 이용하여 일반적으로 트랜지스터로 만들어지는 증폭기와 함께 메모리셀을 형성하는 경우에 비해, 마스크(mask)의 수와 공정의 수가 크게 감소될 수 있다. 따라서, 메모리셀과 증폭기가 함께 형성된 칩의 수율이 향상될 수 있다. 이로 인해, 제조비용이 감소하고, 신뢰성이 높고 저렴한 반도체 메모리장치가 얻어질 수 있다.
또한, 다른 관점에 있어서, 본 발명은, 게이트 절연막을 통해 반도체층상에 형성된 게이트 전극, 상기 게이트 전극 아래에 배치된 채널영역, 상기 채널영역의 양측에 배치되고, 상기 채널영역의 반대의 도전형을 가지는 확산영역, 상기 게이트 전극의 양측에 형성되고 전하를 유지하는 기능을 가지는 메모리 기능 유닛을 가지는 메모리셀; 및 증폭기를 포함하고, 상기 메모리셀은 쌍으로 되어 있고, 상기 메모리셀 쌍의 출력이 동일한 증폭기에 입력되는 반도체 메모리장치를 제공한다.
이러한 구성에 의하면, 상기 반도체 메모리장치와 유사한 효과를 얻을 수 있다. 또한, 메모리셀 쌍의 출력이 동일한 증폭기에 입력되기 때문에, 유사한 장치구조를 가지는 2개의 메모리셀에 흐르는 전류간 차이를 검출할 수 있다. 그러므로, 판독동작의 신뢰성이 개선된다.
또한, 본 발명은 상기 반도체 메모리장치를 구비한 디스플레이장치와 휴대전자기기를 제공한다.
이러한 구성에 의하면, 예를 들면, 디스플레이 패널의 제조후에 표시 편차를 보정하기 위한 정보를 저장하기 위해 본 발명의 반도체 메모리장치를 이용하는 경우에는, 디스플레이장치의 제품에 있어서 균일한 화질을 얻을 수 있다. 또한, 메모리셀과 논리 회로를 동시에 형성하는 공정이 간단하기 때문에, 제조비용을 억제할 수 있다. 고속 판독동작에 의해 동작속도가 개선될 수 있고, 저렴하고 고성능의 디스플레이장치와 휴대전자기기를 얻을 수 있다.
이하의 상세한 설명으로부터 본 발명의 여러가지 목적을 더욱 쉽게 이해할 수 있을 것이다. 그러나, 본 발명의 바람직한 실시예들을 나타내는 상세한 설명과 특정 예시들은 단지 설명을 위한 것이고, 상세한 설명으로부터 본 발명의 사상과 범위내에서 당업자에 의해 다양한 변경과 변형이 이루어질 수도 있다.
도 1은 본 발명의 반도체 메모리장치에 관한 메모리셀(제1실시예)의 주요부의 개략 단면도;
도 2a 및 도 2b는 본 발명의 반도체 메모리장치에 관한 다른 메모리셀(제1실시예)의 주요부의 개략 단면도;
도 3 및 도 4는 본 발명의 반도체 메모리장치에 관한 메모리셀(제1실시예)의 기록동작을 설명하는 도면;
도 5 및 도 6은 본 발명의 반도체 메모리장치에 관한 메모리셀(제1실시예)의 소거동작을 설명하는 도면;
도 7은 본 발명의 반도체 메모리장치에 관한 메모리셀(제1실시예)의 판독동작을 설명하는 도면;
도 8은 본 발명의 반도체 메모리장치에 관한 메모리셀(제2실시예)의 주요부의 개략 단면도;
도 9는 도 8의 메모리셀의 주요부의 확대 개략 단면도;
도 10은 도 8의 변형된 다른 메모리셀의 주요부의 확대 개략 단면도;
도 11은 본 발명의 반도체 메모리장치에 관한 메모리셀(제2실시예)의 전기적특성을 나타내는 그래프;
도 12는 본 발명의 반도체 메모리장치에 관한 다른 메모리셀(제2실시예)의 주요부의 개략 단면도;
도 13은 본 발명의 반도체 메모리장치에 관한 메모리셀(제3실시예)의 주요부의 개략 단면도;
도 14는 본 발명의 반도체 메모리장치에 관한 메모리셀(제4실시예)의 주요부의 개략 단면도;
도 15는 본 발명의 반도체 메모리장치에 관한 메모리셀(제5실시예)의 주요부의 개략 단면도;
도 16은 본 발명의 반도체 메모리장치에 관한 메모리셀(제6실시예)의 주요부의 개략 단면도;
도 17은 본 발명의 반도체 메모리장치에 관한 메모리셀(제7실시예)의 주요부의 개략 단면도;
도 18은 본 발명의 반도체 메모리장치에 관한 메모리셀(제8실시예)의 주요부의 개략 단면도;
도 19는 본 발명의 반도체 메모리장치에 관한 메모리셀(제9실시예)의 전기특성을 나타내는 그래프;
도 20은 본 발명의 반도체 메모리장치(제10실시예)의 회로도;
도 21a∼21d는 본 발명의 반도체 메모리장치(제10실시예)의 2개의 메모리셀에 의해 수행된 2비트 동작을 나타내는 개념도;
도 22a∼도 22b는 본 발명의 반도체 메모리장치(제10실시예)의 2개의 메모리셀에 의해 수행된 1비트 동작을 나타내는 개념도;
도 23 및 도 24는 본 발명의 반도체 메모리장치(제11실시예 및 제12실시예)의 회로도;
도 25는 표준 트랜지스터의 주요부의 개략 단면도;
도 26은 본 발명의 반도체 메모리장치를 조립한 액정장치(제13실시예)의 개략 블록도;
도 27은 본 발명의 반도체 메모리장치를 조립한 휴대전자기기(제14실시예)의 개략 구성도;
도 28은 종래기술의 플래시 메모리의 주요부의 개략 단면도; 및
도 29는 종래기술의 플래시 메모리의 전기적 특성을 나타내는 그래프이다.
본 발명의 반도체 메모리장치는 주로 메모리셀과 증폭기로 구성된다.
메모리셀은, 주로, 반도체층, 게이트 절연막, 게이트 전극, 채널영역, 확산영역, 및 메모리 기능 유닛으로 구성된다. 여기서, 채널영역은, 일반적으로, 반도체층과 동일한 도전형의 영역으로서, 게이트 전극 아래의 영역을 의미한다. 확산영역은 채널영역의 반대의 도전형의 영역을 의미한다.
구체적으로, 본 발명의 메모리셀은 확산영역으로서의 제1도전형의 영역, 채널영역으로서의 제2도전형의 영역, 제1 및 제2도전형의 영역의 경계를 가로질러 배치된 메모리 기능 유닛, 및 게이트 절연막 또는 절연막을 통해 제공된 전극으로 구성될 수도 있다. 본 발명의 메모리셀은 게이트 절연막상에 형성된 게이트 전극, 게이트 전극의 양측에 형성된 2개의 메모리 기능 유닛, 메모리 기능 유닛의 게이트 전극의 반대측에 배치된 2개의 확산영역, 및 게이트 전극 아래에 배치된 채널영역으로 구성되는 것이 적당하다.
본 발명의 반도체 장치에서는, 반도체 기판상, 바람직하게는 반도체 기판에 형성된 제1도전형의 웰영역상에 반도체층이 형성된다.
반도체 기판은 반도체 장치에 사용될 수 있는 한 특별히 한정되지 않고, 예를 들면, 실리콘이나 게르마늄 등의 원소 반도체, 또는 실리콘 게르마늄, GaAs, InGaAs, ZnSe, GaN 등의 화합물 반도체로 만들어진 벌크 기판(bulk substrate)이 사용될 수 있다. 또한, 표면에 반도체층을 가지는 기판으로서는, SOI(Silicon on Insulator)기판, SOS(Silicon on Sapphire)기판, 및 다층 SOI기판 또는 반도체층을 가지는 글래스나 플라스틱 기판이 이용될 수도 있다. 특히, 실리콘 기판과, 표면에 실리콘층이 형성된 SOI기판이 바람직하다. 반도체 기판 또는 반도체층은, 내부에 흐르는 전류량이 다소 변하지만, (예를 들면, 에피택셜 성장(epitaxial growth)에 의해 형성된) 단결정, 다결정, 또는 비결정(amorphous)일 수도 있다.
반도체층상에는, 소자격리영역이 형성되어 있는 것이 바람직하다. 또한, 트랜지스터, 커패시터, 저항 등의 소자, 소자들에 의해 형성된 회로, 반도체 장치, 및 층간 절연막의 조합에 의해 단층 또는 다층 구조가 형성될 수도 있다. 소자격리영역은 LOCOS막, 트렌치산화막(trench oxide film), 및 STI막 등의 다양한 소자격리막에 의해서 형성될 수 있다. 반도체층은 P형 또는 N형 도전형일 수도 있다. 반도체층에는, 적어도 1개의 제1도전형(P형 또는 N형)의 웰영역이 형성되어 있는 것이 바람직하다. 반도체층 및 웰영역의 불순물 농도로서는, 해당분야에서 공지의 범위내의 불순물 농도가 사용될 수 있다. 반도체층으로서 SOI기판을 이용하는 경우에는, 표면 반도체층에 웰영역이 형성될 수도 있고 채널영역 아래에 바디영역(body region)이 제공될 수도 있다.
게이트 절연막 또는 절연막은 반도체장치에 일반적으로 사용되는 한 특별히 한정되는 것은 아니고, 예를 들면, 실리콘 산화막 또는 실리콘 질화막 등의 절연막, 또는 산화알루미늄막, 산화티타늄막, 산화탄탈륨막, 또는 산화하프늄막 등의 고유전율막의 단층막 또는 적층막이 사용될 수 있다. 특히, 실리콘 산화막이 바람직하다. 게이트 절연막은, 예를 들면, 약 1∼20㎚, 바람직하게는 약 1∼6㎚의 두께를 가진다. 게이트 절연막은 게이트 전극 바로 아래에만 형성될 수도 있고, 게이트 전극보다 크게(넓게) 형성될 수도 있다.
게이트 전극 또는 전극은 반도체 장치에 일반적으로 사용되는 형상 또는 게이트 절연막상의 하단부에 오목부를 가지는 형상으로 형성된다. 게이트 전극은 일체형으로 형성되는 것이 바람직하다. 일체형으로 형성된 게이트 전극은 단층 또는 다층 도전막을 포함하는 게이트 전극이 분리되지 않고 일체형으로 형성된 것을 의미한다. 게이트 전극은 그 측벽에 측벽 절연막을 가질 수도 있다. 일반적으로, 게이트 전극은 반도체 장치에 사용되는 한 특별히 한정되지 않고, 예를 들면, 폴리실리콘, 동 또는 알루미늄 등의 금속, 텅스텐, 티타늄, 또는 탄탈륨 등의 고융점 금속, 및 고융점 금속과의 실리사이드(silicide)로 만들어진 단층 또는 다층막을 들 수 있다. 게이트 전극의 막두께는, 예를 들면 약 50∼400㎚가 적당하다. 게이트 전극의 아래에는 채널영역이 형성된다.
즉, 메모리 기능 유닛은 전하를 유지하는 기능, 전하를 축적하고 유지하는 기능, 전하를 트래핑(trapping)하는 기능, 또는 전하분극상태를 유지하는 기능을 가진 막(이하, "전하유지기능막"이라 칭함) 또는 영역을 포함한다. 상기 기능을 가지는 원소의 예로는, 실리콘 질화물; 실리콘; 인 또는 붕소 등의 불순물을 함유하는 실리케이트 글래스; 실리콘 카바이드; 알루미나; 산화하프늄, 산화지르코늄, 또는 산화탄탈륨 등의 고유전체; 산화아연; 강유전체; 금속 등을 들 수 있다. 그러므로, 메모리 기능 유닛은, 예를 들면, 실리콘 질화막을 함유하는 절연막; 내부에 도전막 또는 반도체층을 포함하는 절연막; 적어도 하나의 전도체 또는 반도체 도트(dot)를 포함하는 절연막; 또는 전기장에 의해 내부전하가 분극되고 분극된 상태가 유지되는 강유전체막을 포함하는 절연막 등의 단층 또는 적층구조에 의해 형성될 수 있다. 특히, 실리콘 질화막은, 전하를 트래핑(trapping)하는 준위가 다수 존재하기 때문에 큰 이력 특성(hysteretic chracteristic)을 얻을 수 있기 때문에 바람직하다. 또한, 전하유지시간이 길고 누설 경로의 발생으로 인한 전하 누설의 문제가 발생하지 않기 때문에 유지특성이 양호하다. 또한, 실리콘 질화물은 LSI 공정에서 표준으로 이용되는 재료이다.
실리콘 질화막 등의 전하유지기능을 가지는 막을 포함하는 절연막을 메모리 기능 유닛으로서 이용함으로써 저장 및 유지의 신뢰성을 높일 수 있다. 실리콘 질화막은 절연체이기 때문에, 실리콘 질화막의 일부에 전하 누설이 발생하는 경우에도, 전체 실리콘 질화막의 전하가 즉시 소실되지 않는다. 복수의 메모리셀을 배열하는 경우, 메모리셀간의 거리가 짧아져 인접하는 메모리 기능 유닛들이 서로 접촉해도, 메모리 기능 유닛이 전도체로 이루어지는 경우와 달리, 메모리 기능 유닛들에 저장된 정보가 소실되지 않는다. 또한, 메모리 기능 유닛에 콘택트 플러그(contact plug)가 보다 가까이 배치될 수 있다. 경우에 따라서, 콘택트 플러그는 메모리 기능 유닛과 중첩되도록 배치될 수 있다. 따라서, 메모리셀의 소형화가 용이해진다.
전하유지기능을 가지는 막은 저장 및 유지의 신뢰성을 높이기 위해 반드시 막형상일 필요는 없다. 전하유지기능을 가지는 막이 절연막에 이산적으로 존재하는 것이 바람직하다. 구체적으로는, 전하를 유지하기 어려운 재료, 예를 들면, 실리콘 산화막에 도트(dot) 형상의 전하유지기능을 가지는 재료가 분산되어 있는 것이 바람직하다.
전도체 또는 반도체내에 주입되는 전하량을 자유롭게 제어할 수 있고 다치(multilevel value)화가 용이하기 때문에, 도전막 또는 반도체층을 내부에 포함하는 절연막을 메모리 기능 유닛으로서 이용하는 것이 바람직하다.
또한, 전하의 직접 터널링(direct tunneling)에 의해 기록 및 소거의 수행이 보다 용이해지고, 전력 소비를 절감할 수 있기 때문에, 적어도 1개의 전도체 또는 반도체 도트를 포함하는 절연막을 메모리 기능 유닛으로서 이용하는 것이 바람직하다.
또 다르게는, 메모리 기능 유닛으로서, 전기장에 따라 분극방향이 변하는 PZT 또는 PLZT 등의 강유전체막을 이용할 수도 있다. 이 경우, 분극에 의해 강유전체막의 표면에 전하가 실질적으로 발생하고, 그 상태에서 유지된다. 그러므로, 메모리 기능을 가지는 막의 외측으로부터 전하를 공급받고 전하를 트래핑하는 막과 동일한 이력 특성을 얻을 수 있기 때문에 바람직하다. 또한, 강유전체막에 전하를 유지하기 위해 막의 외측으로부터 전하를 주입할 필요가 없고, 막에서의 전하의 분극에 의해서만 이력 특성을 얻을 수 있기 때문에, 기록/소거를 고속으로 수행할 수 있다.
메모리 기능 유닛을 구성하는 절연막으로서는, 전하의 이탈을 억제하는 영역 또는 기능을 가지는 막이 적합하다. 전하의 이탈을 억제하는 기능을 가지는 막의 예로서는 실리콘 산화막을 들 수 있다.
메모리 기능 유닛에 포함되는 전하유지막은 직접 또는 절연막을 통해 게이트 전극의 양측에 배치되고, 직접 또는 게이트 절연막을 통해 반도체층(반도체 기판, 웰영역, 바디영역 또는 소스/드레인 영역, 또는 확산영역)상에 배치된다. 게이트 전극의 양측의 전하유지막은 직접 또는 절연막을 통해 게이트 전극의 측벽의 전체 또는 일부를 덮도록 형성되어 있는 것이 바람직하다. 응용예로서, 게이트 전극의 하단부에 오목부가 형성되어 있는 경우에는, 직접 또는 절연막을 통해 오목부를 완전히 또는 부분적으로 내장하도록 전하유지막을 형성할 수도 있다.
게이트 전극은 후술하는 바와 같이 메모리 기능 유닛의 측벽에만 형성되거나 메모리 기능 유닛의 상단부를 덮지 않는 것이 바람직하다. 이러한 구성에 의해, 게이트 전극에 콘택트 플러그가 보다 가까이 배치될 수 있어서, 메모리셀의 소형화가 용이해진다. 이러한 간단한 배열을 가지는 메모리셀을 제조하는 것은 쉬우므로, 제품의 수율이 향상될 수 있다.
전하유지막으로서 도전막을 이용하는 경우, 전하유지막이 반도체층(반도체 기판, 웰영역, 바디영역, 소스/드레인 영역, 또는 확산영역) 또는 게이트 전극과 직접 접촉하지 않도록 도전막이 절연막을 통해 배치되는 것이 바람직하다. 예를 들면, 도전막과 절연막의 적층구조, 절연막에 도트형태의 도전막이 분산되어 있는 구조, 게이트의 측벽에 형성된 측벽 절연막의 일부에 도전막이 배치되어 있는 구조등을 들 수 있다.
소스/드레인 영역은 소스 및 드레인 영역으로서 기능할 수 있고 반도체층 또는 웰영역의 반대의 도전형을 가진다. 접합에 있어서는, 저전압으로 열전자(hot electron) 또는 열정공(hot hole)이 효율적으로 발생하고 보다 낮은 전압으로 고속 동작이 수행될 수 있기 때문에, 소스/드레인 영역(확산영역)와 반도체층 또는 웰영역의 불순물 농도간의 차이가 큰 것이 바람직하다. 소스/드레인 영역의 접합깊이는 특별히 한정되지 않지만, 얻고자 하는 반도체 메모리장치의 성능 등에 따라 적절히 조정될 수 있다. 반도체 기판으로서 SOI기판을 이용하는 경우에, 소스/드레인 영역은 표면 반도체층의 두께보다 작은 접합깊이를 가질 수도 있다. 확산영역은 표면 반도체층의 두께와 거의 동일한 접합깊이를 가지는 것이 바람직하다.
소스/드레인 영역은, 게이트 전극의 단부와 중첩되거나, 게이트 전극의 단부와 일치하거나, 또는 게이트 전극의 단부로부터 오프셋(offset)되도록 배치될 수도 있다.
오프셋의 경우는, 게이트 전극에 전압이 인가되었을 때 전하유지막 아래의 오프셋 영역의 반전(inversion)의 용이성이 메모리 기능 유닛에 축적된 전하량에 따라 크게 변화하고, 메모리 효과가 증가되며, 단채널 효과가 감소하기 때문에 특히 바람직하다. 그러나, 확산영역이 지나치게 오프셋되면, 소스와 드레인 사이의 구동전류가 크게 감소한다. 그러므로, 오프셋량, 즉, 게이트 길이방향으로 한쪽의 게이트 전극단에 더 가까운 소스/드레인 영역까지의 거리는 게이트 길이방향과 행한 방향으로 연장하는 전하유지막의 두께보다 짧은 것이 바람직하다. 메모리 기능유닛에서 전하유지기능을 가지는 막 또는 영역의 적어도 일부가 소스/드레인 영역의 일부를 덮는 것이 특히 중요하다. 반도체 메모리장치의 구성요소로서의 메모리셀의 본질은 메모리 기능 유닛의 측벽부에만 존재하는 게이트 전극과 소스/드레인 영역 사이의 전압차에 따라 메모리 기능 유닛에 걸쳐 인가되는 전기장에 의해 저장된 정보를 재기록하는 것이기 때문이다.
소스/드레인 영역의 일부는 채널영역의 표면 또는 게이트 절연막의 하면보다 높은 높이에서 연장될 수도 있다. 이 경우, 반도체 기판에 형성된 소스/드레인 영역상에 소스/드레인 영역과 일체로 된 도전막이 적층되어 있는 것이 바람직하다. 도전막은 폴리실리콘 또는 비결정 실리콘 등의 반도체, 규화물(silicide), 상기 금속, 고융점 금속 등으로 만들어 질 수도 있다. 특히, 폴리실리콘이 바람직하다. 폴리실리콘의 불순물 확산속도가 반도체층의 불순물 확산속도보다 훨씬 빠르기 때문에, 반도체층의 소스/드레인 영역의 접합깊이를 얕게 하는 것이 용이하고 단채널 효과를 억제하기가 쉽기 때문이다. 이 경우, 소스/드레인 영역의 일부가 게이트 전극과 함께 메모리 기능 유닛의 적어도 일부를 사이에 두도록 배치되는 것이 바람직하다.
본 발명의 메모리셀은 통상의 반도체 공정, 예를 들면, 게이트 전극의 측벽에 단층 또는 적층구조를 가지는 측벽 스페이서(spacer)를 형성하는 방법과 유사한 방법에 의해 형성될 수 있다. 방법의 구체적인 예로서는, 게이트 전극 또는 전극을 형성한 후, 전하유지막, 전하유지막/절연막, 절연막/전하유지막, 또는 절연막/전하유지막/절연막 등의 전하유지막을 포함하는 단층막 또는 적층막을 형성하고, 적당한 조건하에서 형성된 막을 에칭백(etching back)하여 막을 측벽 스페이서 형상으로 남기는 방법; 절연막 또는 전하유지막을 형성하고, 적당한 조건하에서 막을 에칭백하여 막을 측벽 스페이서 형상으로 남기고, 또한, 전하유지막 또는 절연막을 형성하고, 마찬가지로 막을 에칭백하여 측벽 스페이서 형상으로 남기는 방법; 전하유지 재료로 만들어진 미립자가 분산되어 있는 절연막 재료를 게이트 전극을 포함하는 반도체층상에 도포 또는 퇴적시키고, 적당한 조건하에서 에칭백하여 절연막 재료를 측벽 스페이서 형상으로 남기는 방법; 게이트 전극을 형성한 후, 단측막 또는 적층막을 형성하고, 마스크로 막을 패터닝(patterning)하는 방법을 들 수 있다. 다른 방법에 따르면, 게이트 전극 또는 전극을 형성하기 전에, 전하유지막, 전하유지막/절연막, 절연막/전하유지막, 절연막/전하유지막/절연막 등을 형성한다. 이들 막의 채널영역이 되는 영역에 개구를 형성하고, 개구의 전체면에 게이트 전극 재료막을 형성하고, 게이트 전극 재료막을 개구를 포함하고 개구보다 큰 형상으로 패터닝함으로써, 게이트 전극과 메모리 기능 유닛을 형성한다.
본 발명의 메모리셀을 배열하여 메모리셀 어레이를 구성하는 경우, 메모리셀의 최적 모델은, 예를 들면, ① 복수의 메모리셀의 게이트 전극이 일체로 되고, 워드선의 기능을 가진다; ② 메모리 기능 유닛이 워드선의 양측에 형성되어 있다; ③ 메모리 기능 유닛에서 전하를 유지하는 것은 절연체, 특히 실리콘 질화막이다; ④ 메모리 기능 유닛은 ONO(Oxide Nirtide Oxide)막으로 구성되고, 실리콘 질화막은 게이트 절연막의 표면과 거의 평행한 표면을 가진다; ⑤ 메모리기능 유닛의 실리콘 질화막은 실리콘 질화막을 통해 워드선 및 채널영역으로부터 격리되어 있다; ⑥ 메모리 기능 유닛의 확산영역과 전하를 유지하는 기능을 가지는 영역(예를 들면, 실리콘 질화막을 가지는 영역)이 중첩되어 있다; ⑦ 게이트 절연막의 표면과 거의 평행한 표면을 가지는 실리콘 질화막을 채널영역 또는 반도체층으로부터 분리하는 절연막의 두께와, 게이트 절연막의 두께가 서로 다르다; ⑧ 1개의 메모리셀을 기록/소거하는 동작은 단일 워드선에 의해 수행된다; ⑨ 메모리 기능 유닛상에는 기록/소거동작을 보조하는 기능을 가지는 전극(워드선)이 없다; 및 ⑩ 메모리 기능 유닛의 바로 아래에서 확산영역과 접촉하는 부분에는, 도전형이 확산영역의 도전형과 반대인 불순물 농도가 높은 영역이 구비된다는 모든 요건을 만족한다. 메모리셀이 요건들 중 하나라도 만족하면 충분하다.
메모리셀이 요건③과 요건⑨를 만족하는 경우, 다음과 같은 이유로 매우 유용하다. 우선, 비트선 콘택트(bit line contact)가 워드선 측벽상의 메모리 기능 유닛에 보다 가까이 배치될 수 있고, 또는 메모리셀들 사이의 거리가 짧아지는 경우에도, 복수의 메모리 기능 유닛이 서로 간섭하지 않으며, 저장된 정보가 유지될 수 있다. 그러므로, 메모리셀의 소형화가 용이해진다. 메모리 기능 유닛의 전하유지영역이 전도체로 만들어지는 경우, 메모리셀들 사이의 거리가 감소함에 따라, 용량 커플링(capacitive coupling)으로 인해 전하유지영역 사이에 간섭이 일어나서, 저장된 정보가 유지될 수 없다.
메모리 기능 유닛의 전하유지영역이 절연체(예를 들면, 실리콘 질화막)로 이루어지는 경우, 메모리셀마다 메모리 기능 유닛을 독립시킬 필요가 없어진다. 예를 들면, 복수의 메모리셀에 의해 공유되는 단일 워드선의 양측에 형성된 메모리 기능유닛은 메모리셀마다 격리될 필요가 없다. 1개의 워드선의 양측에 형성된 메모리 기능 유닛은 워드선을 공유하는 복수의 메모리셀에 의해 공유될 수 있다. 따라서, 메모리 기능 유닛을 격리하기 위한 포토 및 에칭 공정이 불필요해져서, 제조 공정이 간단해진다. 또한, 포토리소그래피(photolithography) 공정의 위치결정을 위한 마진과 에칭에 의한 막감소에 대비한 마진이 불필요해지므로, 인접하는 메모리셀들 간의 마진이 감소될 수 있다. 그러므로, 메모리 기능 유닛의 전하유지영역이 전도체(예를 들면, 폴리실리콘막)로 만들어지는 경우와 비교하여, 메모리 기능 유닛이 동일한 미세가공 수준으로 형성되는 경우에도, 메모리셀 점유면적이 감소될 수 있다. 메모리 기능 유닛의 전하유지영역이 전도체로 만들어지는 경우, 메모리셀마다 메모리 기능 유닛을 격리하기 위한 포토 및 에칭 공정이 필요하고, 포토리소그래피 공정의 위치결정을 위한 마진과 에칭에 의한 막감소에 대비한 마진이 필요하다.
또한, 기록 및 소거 동작을 보조하는 기능을 가지는 전극이 메모리 기능 유닛상에 존재하지 않고 소자 구조가 간단하기 때문에, 공정의 수가 감소되어, 제조의 수율이 증가될 수 있다. 그러므로, 논리 회로 또는 아날로그 회로의 구성요소로서의 트랜지스터와 함께 구성하는 것이 용이하고, 저렴한 반도체 메모리장치를 얻을 수 있다.
본 발명은 요건③ 및 요건⑨뿐만 아니라 요건⑥도 만족하는 경우에 더욱 유용하다.
특히, 메모리 기능 유닛의 전하유지영역과 확산영역을 중첩시킴으로써 매우 낮은 전압으로 기록 및 소거를 수행할 수 있다. 구체적으로는, 5V 이하의 낮은 전압으로, 기록 및 소거동작을 수행할 수 있다. 이 작용은 회로설계의 관점에서도 매우 큰 효과이다. 플래시 메모리와 달리 칩에 고전압을 발생시킬 필요가 없기 때문에, 넓은 점유면적을 필요로 하는 전하펌핑회로(charge pumping circuit)를 생략하거나 그 규모를 줄일 수 있다. 특히, 소규모 용량의 메모리가 조정용으로 논리 LSI에 제공되는 경우, 메모리부의 점유면적에 있어서는, 메모리셀을 구동하는 주위 회로의 점유 면적이 메모리셀보다 지배적이다. 따라서, 칩크기의 감소를 위해서는 메모리셀용 전하펌핑회로의 생략 또는 소형화가 가장 효과적이다.
한편, 요건③을 만족하지 않는 경우, 즉, 전도체가 메모리 기능 유닛에서 전하를 유지하는 경우, 요건⑥을 만족하지 않는 경우에도, 즉, 메모리 기능 유닛의 전도체와 확산영역이 서로 중첩하지 않는 경우에도, 기록동작이 고속으로 수행될 수 있다. 이것은 메모리 기능 유닛의 전도체가 게이트 전극과의 용량 커플링에 의해 기록동작을 보조하기 때문이다.
요건⑨를 만족하지 않는 경우, 특히, 메모리 기능 유닛상에 기록 및 소거동작을 보조하는 기능을 가지는 전극이 존재하는 경우에는, 요건⑥을 만족하지 않는 경우에도, 즉, 메모리 기능 유닛의 절연체와 확산영역이 서로 중첩하지 않는 경우에도, 기록동작이 고속으로 수행될 수 있다.
즉, 요건③ 또는 요건⑨를 만족하지 않는 경우, 요건⑥를 만족하지 않는 경우에도, 기록동작이 고속으로 수행될 수 있다. 그러나, 요건③ 또는 요건⑨를 만족하지 않으면, 메모리셀의 점유면적이 증가한다. 상기로부터 알 수 있는 바와 같이, 요건③, 요건⑥, 및 요건⑨를 동시에 만족하는 것이 바람직하다.
본 발명의 반도체 메모리장치에 있어서, 메모리셀의 한쪽 또는 양쪽에 트랜지스터가 직렬로 접속될 수도 있고, 또는 동일한 칩상에 논리 트랜지스터와 함께 메모리셀이 장착될 수도 있다. 이러한 경우에는, 본 발명의 반도체 장치, 특히, 메모리셀이 트랜지스터 또는 논리 트랜지스터 등의 통상의 표준 트랜지스터를 형성하는 공정과의 호환성이 높은 공정에 의해 형성될 수 있어서, 동시에 형성될 수 있다. 그러므로, 메모리셀과 트랜지스터 또는 논리 트랜지스터 모두를 형성하는 공정이 매우 간단하고, 그 결과, 저렴한 내장 장치(embeded device)를 얻을 수 있다.
본 발명의 반도체 메모리장치에 있어서, 메모리셀은 2가 이상의 정보를 1개의 메모리 기능 유닛에 저장할 수 있다. 따라서, 메모리셀은 4가 이상의 정보를 저장하는 메모리셀로서 기능할 수 있다. 메모리셀은 2진 데이터(binary data)만을 저장할 수도 있다. 또한, 메모리셀은 메모리 기능 유닛의 가변저항효과에 의해 선택 트랜지스터와 메모리 트랜지스터 모두의 기능을 가지는 메모리셀로서 기능하도록 할 수 있다.
본 발명의 반도체 메모리장치는, 논리소자 또는 논리 회로 등과 조합시킴으로써, 퍼스널컴퓨터, 노트북컴퓨터, 랩톱컴퓨터, 퍼스널 어시스턴트/발신기 (transmitter), 미니컴퓨터, 워크스테이션, 메인프레임, 멀티프로세서/컴퓨터, 또는 다른 모든 형태의 컴퓨터 시스템 등의 데이터 처리시스템; CPU, 메모리, 또는 데이터 메모리장치 등의 데이터 처리시스템을 구성하는 전자부품; 전화기, PHS, 모뎀, 또는 라우터 등의 통신기기; 디스플레이 패널 또는 프로젝터 등의 화상 디스플레이 기기; 프린터, 스캐너, 또는 복사기 등의 사무기기; 비디오카메라 또는 디지털카메라 등의 촬영기기; 게임기 또는 음악플레이어 등의 오락기기; 휴대정보단말기, 시계, 또는 전자사전 등의 정보기기; 차량항법시스템 또는 차량오디오시스템 등의 차량장착기기; 동화상, 정지화상, 또는 음악 등의 정보를 기록/재생하는 AV기기; 세탁기, 전자렌지, 냉장고, 전기밥솥, 식기세척기, 진공청소기, 에어콘 등의 전기제품; 마사지기, 체중계, 또는 혈압계 등의 건강관리기기, IC카드 또는 메모리카드 등의 휴대용 메모리장치 등의 전자기기에 널리 적용할 수 있다. 특히, 반도체 메모리장치는 휴대전화, 휴대정보단말기, IC카드, 메모리카드, 휴대용 컴퓨터, 휴대용 게임기, 디지털카메라, 휴대용 동화상 플레이어, 휴대용 음악 플레이어, 전자사전, 및 시계 등의 휴대전자기기에 적용하는 것이 효과적이다. 본 발명의 반도체 메모리장치는 전가기기의 제어회로 또는 데이터 저장회로의 적어도 일부로서 구비되거나, 또는 필요에 따라 착탈가능하게 조립될 수도 있다.
이하, 도면을 참조하여 본 발명의 반도체 메모리장치, 디스플레이장치, 및 휴대전자기기의 실시예를 상세하게 설명하도록 한다.
(제1실시예)
제1실시예의 반도체 메모리장치는 도 1에 도시된 바와 같은 메모리셀(1)을 가진다.
메모리셀(1)은 게이트 절연막(103)을 통해 반도체 기판(101)상의 표면에 형성된 P형 웰영역(102)상에 형성된 게이트 전극(104)을 가진다. 게이트 전극(104)의 상면과 측면에는, 전하를 유지하는 트랩 준위(trap level)를 가지고 전하유지막으로서 작용하는 실리콘 질화막(109)이 배치되어 있다. 실리콘 질화막(109)에 있어서, 게이트 전극(104)의 양측벽 부분은 실제로 전하를 유지하기 위한 메모리 기능 유닛(105a, 105b)으로서 작용한다. 메모리 기능 유닛이라 함은 메모리 기능 유닛 또는 전하유지막에서의 재기록동작에 의해 전하가 실제로 축적되는 부분을 말한다. 게이트 전극(104)의 양측상의 P형 웰영역(102)에는 소스 영역과 드레인 영역으로 각각 기능하는 N형 확산영역(107a, 107b)이 형성되어 있다. 각 확산영역(107a, 107b)은 오프셋 구조를 가진다. 상세하게는, 확산영역(107a, 107b)은 게이트 전극(104) 아래의 영역(121)에 이르지 않고, 전하유지막 아래의 오프셋 영역(120)이 채널영역의 일부를 구성한다.
실질적으로 전하를 유지하는 메모리 기능 유닛(105a, 105b)은 게이트 전극(104)의 양측벽상의 부분이다. 그러므로, 이 부분에 대응하는 영역에만 실리콘 질화막(109)이 형성되어 있는 것으로 충분하다(도 2a 참조). 각 메모리 기능 유닛(105a, 105b)은 나노미터 크기의 전도체 또는 반도체로 각각 이루어진 미립자(111)가 절연막(112)에 점들이 흩어져 있는 형태로 분산되어 있는 구조를 가질 수도 있다(도 2b 참조). 미립자의 크기가 1㎚ 미만이면, 양자효과가 과대하여 도트로 전하가 이동(터널(tunnel))하는 것이 어려워진다. 크기가 10㎚를 초과하면, 실온에서는 뚜렷한 양자효과가 나타나지 않는다. 그러므로, 미립자(111)의 직경은 1㎚∼10㎚의 범위에 있는 것이 바람직하다. 전하유지막으로서 작용하는 실리콘 질화막(109)은 게이트 전극의 측면상에서 측벽 스페이서 형상으로 형성될 수도 있다(도 3참조).
도 3 및 도 4를 참조하여 메모리셀의 기록동작의 원리를 설명한다. 전체 메모리 기능 유닛(131a, 131b)이 전하유지의 기능을 가지는 경우를 설명한다.
"기록"은 메모리셀이 N채널형인 경우 메모리 기능 유닛(131a, 131b)내에 전자를 주입하는 것을 의미한다. 이후, 메모리셀을 N채널형으로 가정하여 설명한다.
제2메모리 기능 유닛(131b)에 전자를 주입(기록)하기 위해, 도 3에 도시된 바와 같이, N형의 제1확산영역(107a)이 소스 전극으로, N형의 제2확산영역(107b)이 드레인 전극으로 설정된다. 예를 들면, 제1확산영역(107a) 및 P형 웰영역(102)에 0V, 제2확산영역(107b)에 +5V, 그리고 게이트 전극(104)에 +5V를 인가한다. 이러한 전압 조건하에 의하면, 반전층(226)이 제1확산영역(107a)(소스 전극)으로부터 연장되지만, 제2확산영역(107b)(드레인 전극)에 이르지 않고, 핀치 오프점(pinch off point)이 발생한다. 전자는 핀치 오프점으로부터 제2확산영역(107b)(드레인 전극)까지 높은 전기장에 의해 가속되어, 소위, 열전자(hot electron)(고에너지의 전도전자(conduction electrons)가 된다. 열전자를 제2메모리 기능 유닛(131b)내에 주입함으로써 기록이 수행된다. 제1메모리 기능 유닛(131a) 부근에는 열전자가 발생하지 않기 때문에 기록이 수행되지 않는다.
상술한 바와 같이, 제2메모리 기능 유닛(131b)내에 전자를 주입함으로써 기록이 수행된다.
한편, 도 4에 도시된 바와 같이, 제1메모리 기능 유닛(131a)내에 전자를 주입(기록)하기 위해, 제2확산영역(107b)은 소스 전극으로서 설정되고, 제1확산영역(107a)은 드레인 전극으로서 설정된다. 예를 들면, 제2확산영역(107b) 및 P형 웰영역(102)에 0V, 제1확산영역(107a)에 +5V, 그리고 게이트 전극(104)에+5V를 인가한다. 제2메모리 기능 유닛(131b)내에 전자를 주입하는 경우와 다르게 하기 위해 소스 영역과 드레인 영역을 바꿈으로써 제1메모리 기능 유닛(131a)내에 전자를 주입하여 기록을 수행할 수 있다.
도 5 및 도 6을 참조하여 메모리셀의 소거동작의 원리를 설명한다.
제1메모리 기능 유닛(131a)에 저장된 정보를 소거하는 제1방법으로는, 도 5에 도시된 바와 같이, 제1확산영역(107a)에 포지티브 전압(예를 들면, +5V), P형 웰영역(102)에 0V를 인가함으로써, 제1확산영역(107a)과 P형 웰영역(102)간의 PN접합에 역방향 바이어스를 걸고, 또한, 게이트 전극(104)에 네거티브 전압(예를 들면, -5V)을 인가한다. 이 때, PN접합에서 게이트 전극(104) 부근에는, 네거티브 전압이 인가된 게이트 전극의 영향으로 인해, 특히 전위(potential)의 그레디언트(gradient)가 급준하게 된다. 따라서, 밴드간 터널링(interband tunneling)에 의해 PN접합의 P형 웰영역(102)측에 열정공(hot hole)(고에너지의 포지티브 홀(positive hole))이 발생한다. 이 열정공이 네거티브 전위를 가지는 게이트 전극(104)을 향해 끌어들여지고, 그 결과, 제1메모리 기능 유닛(131a)에 홀이 주입된다. 이러한 방식으로, 제1메모리 기능 유닛(131a)의 정보가 소거된다. 이 때, 제2확산영역(107b)에는 0V를 인가해도 충분하다.
제2메모리 기능 유닛(131b)에 저장된 정보를 소거하는 경우, 제1확산영역의 전위와 제2확산영역의 전위를 바꾸면 상기 동작이 수행된다.
제1메모리 기능 유닛(131a)에 저장된 정보를 소거하는 제2방법에서는, 도 6에 도시된 바와 같이, 제1확산영역(107a)에 포지티브 전압(예를 들면, +4V), 제2확산영역(107b)에 0V, 게이트 전극(104)에 네거티브 전압(예를 들면, -4V), 그리고 P형 웰영역(102)에 포지티브 전압(예를 들면, +0.8V)을 인가한다. 이 때, P형 웰영역(102)과 제2확산영역(107b) 사이에 순방향 전압(forward voltage)이 인가되고, P형 웰영역(102)에 전자가 주입된다. 주입된 전자는 P형 웰영역(102)과 제1확산영역(107a)간의 PN접합까지 확산하고, 거기서 강한 전기장에 의해 전자가 가속되어 열전자로 된다. 열전자에 의해, PN접합에서 전자홀 쌍이 발생된다. 상세하게는, P형 웰영역(102)과 제2확산영역(107b) 사이에 순방향 전압을 인가함으로써, P형 웰영역(102)에 주입된 전자가 트리거(trigger)로 되고, 반대측에 위치하는 PN접합에서 열정공이 발생한다. PN접합에서 발생한 열정공은 네거티브 전위를 가지는 게이트 전극(104)을 향해 끌여들여지고, 그 결과, 메모리 기능 유닛(131a)내에 포지티브 홀이 주입된다.
본 방법에 따르면, 밴드간 터널링에 의한 열정공이 발생하기에 불충분한 전압만이 P형 웰영역과 제1확산영역(107a)간의 PN접합에 인가되는 경우에도, 제2확산영역(107b)으로부터 주입된 전자가 PN접합에서 전자-포지티브 홀 쌍을 발생시키는 트리거가 되어, 그로 인해 열정공을 발생시킬 수 있다. 그러므로, 소거동작에서의 전압을 감소시킬 수 있다. 특히, 오프셋 영역(120)(도 1 참조)이 존재하는 경우는, 네거티브 전위가 인가되는 게이트 전극에 의해 PN접합이 급준(sharp)되는 효과가 적다. 따라서, 밴드간 터널링에 의한 열정공의 발생이 어렵지만, 제2방법에 의해 결점이 극복되어 낮은 전압으로 소거동작을 실현할 수 있다.
제1메모리 기능 유닛(131a)에 저장된 정보를 소거하는 경우, 제1소거방법에서는 제1확산영역(107a)에 +5V를 인가해야 하지만, 제2소거방법에서는 +4V로 충분하다. 상술한 바와 같이, 제2방법에 따르면, 소거시의 전압이 감소될 수 있기 때문에, 전력소비가 감소될 수 있고 핫 캐리어(hot carrier)로 인한 메모리셀의 열화가 억제될 수 있다.
어떠한 소거방법에 있어서도, 메모리셀에서 과소거(over-erasure)가 쉽게 발생하지 않는다. 여기서 과소거는 메모리 기능 유닛에 축적된 포지티브 홀의 양이 증가함에 따라 포화되지 않고 임계값이 감소하는 현상을 의미한다. 과소거는 플래시 메모리로 대표되는 EEPROM에서 큰 문제점이다. 특히, 임계값이 네거티브가 되는 경우, 메모리셀의 선택이 불가능해진다는 치명적인 기능불량을 일으킨다. 한편, 본 발명의 반도체 메모리장치의 메모리셀에서는, 메모리 기능 유닛에 다량의 포지티브 홀이 축적되는 경우에도, 메모리 기능 유닛 아래에만 전자가 유도되고 게이트 절연막 아래의 채널영역의 전위에는 거의 영향을 주지 않는다. 소거시의 임계값은 게이트 절연막 아래의 전위에 의해 결정되기 때문에, 과소거의 발생이 억제된다.
또한, 도 7을 참조하여 메모리셀의 판독동작의 원리를 설명한다.
도 7에 도시된 바와 같이 제1메모리 기능 유닛(131a)에 저장된 정보를 판독하는 경우, 제1확산영역(107a)을 소스 전극으로서 설정하고, 제2확산영역(107b)을 드레인 전극으로서 설정하며, 트랜지스터를 포화영역에서 동작시킨다. 예를 들면, 제1확산영역(107a) 및 P형 웰영역(102)에 0V를 인가하고, 제2확산영역(107b)에 +1.8V를 인가하고, 게이트 전극(104)에 +2V를 인가한다. 이 때, 제1메모리 기능 유닛(131a)에 전자가 축적되어 있지 않은 경우, 드레인 전류가 흐르기 쉽다. 한편,제1메모리 기능 유닛(131a)에 전자가 축적되어 있는 경우에는, 제1메모리 기능 유닛(131a) 부근에 반전층이 쉽게 형성되지 않으므로, 드레인 전류가 흐르기 어렵다. 그러므로, 드레인 전류를 검출함으로써, 제1메모리 기능 유닛(131a)에 저장된 정보를 판독할 수 있다. 제2메모리 기능 유닛(131b)의 전하 축적의 유무는, 드레인 부근에서 핀치 오프점이 발생하기 때문에, 드레인 전류에 영향을 주지 않는다.
제2메모리 기능 유닛(131b)에 저장된 정보를 판독하는 경우, 제2확산영역(107b)을 소스 전극으로서 설정하고, 제1확산영역(107a)을 드레인 전극으로서 설정하고, 트랜지스터를 포화영역에서 동작시킨다. 예를 들면, 제2확산영역(107b)과 P형 웰영역(102)에 0V, 제1확산영역(107a)에 +1.8V, 게이트 전극(104)에 +2V를 인가하면 충분하다. 제1메모리 기능 유닛(131a)에 저장된 정보를 판독하는 경우의 소스 및 드레인 영역을 바꿈으로써, 제2메모리 기능 유닛(131b)에 저장된 정보를 판독할 수 있다.
게이트 전극(104)으로 덮이지 않은 채널영역(오프셋 영역(120))이 남아있는 경우, 게이트 전극(104)으로 덮이지 않은 채널영역에 있어서는, 메모리 기능 유닛(131a, 131b)의 과잉전하의 유무에 따라 반전층이 소실 또는 형성되고, 그 결과, 큰 이력(임계값의 변화)이 얻어진다. 그러나, 오프셋 영역(120)의 폭이 지나치게 넓으면, 드레인 전류가 크게 감소하여 판독 속도가 대폭 느려진다. 그러므로, 충분한 이력과 판독 속도가 얻어지도록, 오프셋 영역(120)의 폭을 결정하는 것이 바람직하다.
확산영역(107a, 107b)이 게이트 전극(104)의 끝에 도달한 경우에도, 즉, 확산영역(107a, 107b)이 게이트 전극(104)과 중첩하는 경우에도, 기록동작에 의해 트랜지스터의 임계값은 거의 변하지 않는다. 그러나, 소스/드레인 끝에서의 기생저항이 크게 변하고, 드레인 전류는 크게(1자리수 이상) 감소한다. 그러므로, 드레인 전류의 검출에 의해 판독을 수행할 수 있고, 메모리로서의 기능을 얻을 수 있다. 보다 큰 메모리 이력 효과가 필요한 경우에는, 확산영역(107a, 107b)과 게이트 전극(104)이 중첩하지 않는(오프셋 영역(120)이 존재하는) 것이 바람직하다.
상기 동작방법에 의해, 1개의 트랜지스터당 2비트가 선택적으로 기록/소거될 수 있다. 메모리셀의 게이트 전극(104)에 워드선(WL)을 접속시키고, 제1확산영역(107a)에 제1비트선(BL1)을 접속시키고, 제2확산영역(107b)에 제2비트선(BL2)을 접속시키고, 메모리셀을 배열함으로써 메모리셀 어레이를 구성할 수 있다.
상기 동작방법에서는, 소스 전극과 드레인 전극을 바꿈으로써 1개의 트랜지스터당 2비트의 기록 및 소거가 수행된다. 또 다르게는, 소스 전극과 드레인 전극을 고정함으로써 트랜지스터가 1비트 메모리로서 동작할 수도 있다. 이 경우, 소스 영역과 드레인 영역 중 한쪽에 공통 고정전압을 인가할 수 있어서, 소스/드레인 영역에 접속되는 비트선의 수를 반감시킬 수 있다.
상기 설명으로부터 알 수 있는 바와 같이, 본 발명의 반도체 메모리장치의 메모리셀에서는, 메모리 기능 유닛이 게이트 절연막과 독립적으로 형성되고 게이트 전극의 양측에 형성되므로, 2비트 동작이 가능하다. 각 메모리 기능 유닛이 게이트 전극에 의해 격리되어 있기 때문에, 재기록시의 간섭이 효과적으로 억제된다. 또한, 게이트 절연막은 메모리 기능 유닛과 분리되어 있기 때문에, 얇게 형성할 수 있고 단채널 효과를 억제할 수 있다. 그러므로, 메모리셀, 더 나아가서는 반도체 메모리장치의 소형화를 쉽게 이룰 수 있다.
(제2실시예)
제2실시예에 따른 반도체 메모리장치의 메모리셀은, 도 8에 도시된 바와 같이, 각 메모리 기능 유닛(261, 262)이 전하를 유지하는 영역(전하를 축적하는 영역으로서 전하를 유지하는 기능을 가지는 막일 수도 있음)과 전하의 이탈을 억제하는 영역(또는 전하의 이탈을 억제하는 기능을 가지는 막)에 의해 구성되어 있다는 것 외에는 도 1의 메모리셀(1)과 실질적으로 동일한 구성을 가진다.
메모리 유지 특성을 향상시킨다는 관점에서, 메모리 기능 유닛은 전하를 유지하는 기능을 가지는 전하 유지막과 절연막을 포함하는 것이 바람직하다. 제2실시예에서는, 전하를 트래핑하는 준위를 가지는 실리콘 질화막(242)을 전하유지막으로서 이용하고, 전하유지막에 축적된 전하의 소산(dissipation)을 방지하는 기능을 가지는 실리콘 산화막(241, 243)을 절연막으로서 이용한다. 메모리 기능 유닛은 전하유지막과 절연막을 포함함으로써 전하의 소산을 방지하여 유지특성을 향상시킬 수 있다. 메모리 기능 유닛이 전하유지막으로만 구성되는 경우에 비해 전하유지막의 체적을 적당하게 감소시킬 수 있고, 전하유지막에서의 전하의 이동을 규제할 수 있으며, 정보의 유지중에 전하이동으로 인해 특성변화가 발생하는 것을 억제할 수 있다. 또한, 실리콘 질화막(242)이 실리콘 산화막(241, 243) 사이에 끼워지는 구조를 채용함으로써, 재기록동작시의 전하 주입 효율이 높아져, 보다 고속의 동작이수행될 수 있다. 메모리셀에 있어서, 실리콘 질화막(242)을 강유전체 (ferroelectric)로 교체할 수도 있다.
메모리 기능 유닛(261, 262)에서 전하를 유지하는 영역(실리콘 질화막(242))은 확산영역(212, 213)과 중첩한다. 여기서, 중첩은 확산영역(212, 213)의 적어도 일부 위에 전하를 유지하는 영역(실리콘 질화막(242))의 적어도 일부가 존재하는 것을 의미한다. 참조부호 211은 반도체 기판, 참조부호 214는 게이트 절연막, 참조부호 217은 게이트 전극, 참조부호 271은 게이트 전극(217)과 확산영역(212, 213) 사이의 오프셋 영역을 표시한다. 도시되어 있지 않지만, 게이트 절연막(214)의 아래의 반도체 기판(211)의 표면은 채널영역으로서 작용한다.
메모리 기능 유닛(261, 262)에서 전하를 유지하는 영역으로서의 실리콘 질화막(242)이 확산영역(212, 213)과 중첩할 때의 효과를 설명한다.
도 9에 도시된 바와 같이, 메모리 기능 유닛(262) 주변에 있어서, 게이트 전극(217)과 확산영역(213)간의 오프셋량이 W1이고, 게이트 전극의 채널 길이방향으로의 절단부의 메모리 기능 유닛(262)의 폭이 W2이면, 메모리 기능 유닛(262)과 확산영역(213)간의 중첩량은 W2-W1로 표현된다. 여기서 중요한 것은, 실리콘 질화막(242)으로 구성된 메모리 기능 유닛(262)이 확산영역(213)과 중첩한다는, 즉, W2 〉W1의 관계를 만족한다는 것이다.
도 9에서는, 메모리 기능 유닛(262)에서 실리콘 질화막(242)의 게이트 전극(217)과 떨어져 있는 측의 끝이, 게이트 전극(217)으로부터 떨어져 있는 측의 메모리 기능 유닛(262)의 끝과 일치하므로, 메모리 기능 유닛(262)의 폭이 W2로서정의된다.
도 10에 도시된 바와 같이, 메모리 기능 유닛(262a)에서 실리콘 질화막(242a)의 게이트 전극으로부터 떨어져 있는 측의 끝이, 게이트 전극으로부터 떨어져 있는 측의 메모리 기능 유닛(262a)의 끝과 일치하지 않으면, W2는 게이트 전극단으로부터 실리콘 질화막(242a)의 게이트 전극으로부터 떨어져 있는 측의 끝까지의 거리로서 정의될 수도 있다.
도 11은, 도 9의 메모리셀의 구조에 있어서, 메모리 기능 유닛(262)의 폭(W2)을 100㎚로 고정하고, 오프셋량(W1)을 변화시켰을 때의 드레인 전류(Id)를 나타낸다. 여기서, 드레인 전류는, 메모리 기능 유닛(262)이 소거상태(홀이 축적되어 있음)에 있고, 확산영역(212, 213)이 각각 소스 전극과 드레인 전극으로서 작용하는 가상 장치 시뮬레이션(deveice simulation on assumption)에 의해 구했다.
도 11로부터 알 수 있는 바와 같이, W1이 100㎚ 이상(즉, 실리콘 질화막(242)과 확산영역(213)이 서로 중첩하지 않음)인 범위에서는, 드레인 전류가 급격하게 감소한다. 드레인 전류값은 판독동작 속도에 거의 비례하기 때문에, 100㎚ 이상의 W1에서는 메모리의 성능이 급격하게 저하된다. 한편, 실리콘 질화막(242)과 확산영역(213)이 서로 중첩하는 범위에서는, 드레인 전류의 감소가 완만하다. 그러므로, 대량생산에 있어서의 편차도 고려하는 경우, 전하를 유지하는 기능을 가지는 막으로서의 실리콘 질화막(242)의 적어도 일부가 소스 및 드레인 영역과 중첩하지 않으면, 사실상 메모리 기능을 얻는 것이 어렵다.
장치 시뮬레이션의 결과에 기초하여, W2를 100㎚ 고정하고, W1을 설계값으로서 60㎚ 및 100㎚로 설정하여, 메모리셀 어레이를 제작했다. W1이 60㎚인 경우, 실리콘 질화막(142)과 확산영역(212, 213)은 설계값으로서의 40㎚에 의해 서로 중첩한다. W1이 100㎚인 경우에는, 설계값으로서 중첩되지 않는다. 메모리셀 어레이의 판독시간을 측정하여 편차를 고려한 최악의 경우를 서로 비교하였다. W1을 설계값으로서 60㎚로 설정한 경우, 판독 액세스 시간이 다른 경우보다 100배 고속이었다. 실제로, 판독 액세스 시간은 1비트당 100nsec 이하인 것이 바람직하다. W1=W2이면, 조건을 달성할 수 없다. 제조편차도 고려한 경우에는, (W2-W1) 〉10㎚인 것이 더욱 바람직하다.
메모리 기능 유닛(261)(영역 281)에 저장된 정보를 판독하는 것은, 제1실시예와 동일한 방식으로, 확산영역(212)을 소스 전극으로서 설정하고, 확산영역(213)을 드레인 영역으로서 설정하여, 채널영역에서 드레인 영역에 더 가까운 측에 핀치 오프점을 형성하는 것이 바람직하다. 상세하게는, 2개의 메모리 기능 유닛 중 한쪽에 저장된 정보를 판독할 때, 채널영역에 있어서 핀치 오프점을 다른 한쪽의 메모리 기능 유닛에 더 가까운 영역에 형성하는 것이 바람직하다. 이러한 배열로, 메모리 기능 유닛(262)의 저장 상태에 상관없이, 메모리 기능 유닛(261)에 저장된 정보를 고감도로 검출할 수 있고, 2비트 동작을 이루게 하는 큰 요인이 된다.
한편, 2개의 메모리 기능 유닛중 한쪽에만 정보를 저장하는 경우 또는 동일한 저장상태에서 2개의 메모리 기능 유닛을 이용하는 경우에는, 판독시에 항상 핀치 오프점을 형성할 필요는 없다.
도 8에는 도시되어 있지 않지만, 반도체 기판(211)의 표면에 웰영역(N채널소자의 경우에는 P형 웰)을 형성하는 것이 바람직하다. 웰영역을 형성함으로써, 채널영역의 불순물 농도를 메모리 동작(재기록동작 및 판독동작)에 대해 최적으로 설정하면서, 그 외의 전기적 특성(내전압(withstand voltage), 접합용량(junction capacitance), 및 단채널 효과)을 제어하는 것이 용이해진다.
메모리 유지특성을 향상시킨다는 관점에서, 메모리 기능 유닛은 전하를 유지하는 기능을 가지는 전하유지막과 절연막을 포함하는 것이 바람직하다. 제2실시예에 있어서, 전하를 트래핑하는 준위를 가지는 실리콘 질화막(242)을 전하유지막으로서 이용하고, 전하유지막에 축적된 전하의 소산을 방지하는 기능을 가지는 실리콘 산화막(241, 243)을 절연막으로서 이용한다. 메모리 기능 유닛은 전하유지막과 절연막을 포함함으로써, 전하의 소산을 방지하여 유지특성을 향상시킬 수 있다. 메모리 기능 유닛이 전하유지막으로만 구성되는 경우에 비해, 전하유지막의 체적을 적당하게 감소시킬 수 있고, 전하유지막에서의 전하의 이동을 규제할 수 있으며, 정보의 유지중에 전하이동으로 인한 특성변화가 발생하는 것을 억제할 수 있다.
메모리 기능 유닛은 게이트 절연막 표면과 거의 평행하게 배치된 전하유지막을 포함하는 것이 바람직하다. 즉, 메모리 기능 유닛의 전하유지막의 상면의 높이가 게이트 절연막의 상면의 높이와 평행하게 위치하는 것이 바람직하다. 구체적으로는, 도 12에 도시된 바와 같이, 메모리 기능 유닛(262)의 전하유지막으로서의 실리콘 질화막(242a)이 게이트 절연막(214)의 표면과 거의 평행한 표면을 가진다. 즉, 실리콘 질화막(242a)은 게이트 절연막(214)의 표면에 대응하는 높이에 평행한 높이에서 형성되는 것이 바람직하다.
메모리 기능 유닛(262)의 게이트 절연막(214)의 표면과 거의 평행한 실리콘 질화막(242a)이 있음으로써, 실리콘 질화막(242a)에 축적된 전하의 다소에 따라 오프셋 영역(271)에 반전층이 쉽게 형성되는 것을 효과적으로 억제할 수 있다. 따라서, 메모리 효과를 증가시킬 수 있다. 오프셋량(W1)에 편차가 있는 경우에도, 실리콘 질화막(242a)을 게이트 절연막(214)의 표면과 거의 평행하게 형성함으로써, 메모리 효과의 변화를 비교적 적게 유지할 수 있고, 메모리 효과의 편차를 억제할 수 있다. 또한, 실리콘 질화막(242a)의 상방으로의 전하의 이동이 억제되고, 정보의 유지중에 전하 이동으로 인해 특성변화가 발생하는 것을 억제할 수 있다.
메모리 기능 유닛(262)은 게이트 절연막(214)의 표면과 거의 평행한 실리콘 질화막(242a)을 절연막에 의해 채널영역(또는 웰영역)과 분리하기 위한 절연막(예를 들면, 실리콘 산화막(244)의 오프셋 영역(271)상의 부분)을 포함하는 것이 바람직하다. 절연막에 의해, 전하유지막에 축적된 전하의 소산이 억제되고, 또한, 유지특성이 더 우수한 메모리셀을 얻을 수 있다.
실리콘 질화막(242a)의 막두께를 제어하고 실리콘 질화막(242a) 아래의 절연막(실리콘 산화막(244)의 오프셋 영역(271)상의 부분)의 두께를 일정하게 제어함으로써, 반도체 기판 표면으로부터 전하유지막에 축적된 전하까지의 거리를 거의 일정하게 유지할 수 있다. 상세하게는, 반도체 기판 표면으로부터 전하유지막에 축적된 전하까지의 거리는, 실리콘 질화막(242a)아래의 절연막의 최소 두께값으로부터 실리콘 질화막(242a) 아래의 절연막의 최대 막두께와 실리콘 질화막(242a)의 최대 두께값의 합까지의 범위에서 제어될 수 있다. 따라서, 실리콘 질화막(242a)에 축적된 전하에 의해 발생된 전기력선(electric line of force)의 밀도를 대체로 제어할 수 있고, 메모리셀의 메모리 효과의 편차를 크게 감소시킬 수 있다.
(제3실시예)
제3실시예의 반도체 메모리장치의 메모리 기능 유닛(262)은, 도 13에 도시된 바와 같이, 전하유지막으로서의 실리콘 질화막(242)이 거의 균일한 두께를 가지고, 게이트 절연막(214)의 표면과 거의 평행하게 배치되며(영역 281), 게이트 전극(217)의 측면과 거의 평행하게 배치된(영역 282) 형상을 가진다.
게이트 전극(217)에 포지티브 전압이 인가된 경우에는, 메모리 기능 유닛(262)의 전기력선(283)은, 화살표로 표시된 바와 같이, 실리콘 질화막(242)을 2번(영역 282와 영역 281) 통과한다. 게이트 전극(217)에 네거티브 전압이 인가되면, 전기력선의 방향은 반대로 된다. 여기서, 실리콘 질화막(242)의 유전율은 약 6이고, 실리콘 산화막(241, 243)의 유전율은 약 4이다. 그러므로, 전하유지막의 영역(281)만이 존재하는 경우에 비해, 전기력선(283) 방향의 메모리 기능 유닛(262)의 실효적인 유전율이 커지고, 전기력선의 양단에서의 전위차가 더욱 감소될 수 있다. 즉, 게이트 전극(217)에 인가된 전압의 대부분은 오프셋 영역(271)의 전기장을 강화하기 위해 이용된다.
재기록동작시에 전하가 실리콘 질화막(242)에 주입되는 이유는, 발생된 전하가 오프셋 영역(271)의 전기장에 의해 끌어들여지기 때문이다. 그러므로, 화살표 282로 표시된 전하유지막을 포함함으로써 재기록동작시에 메모리 기능 유닛(262)내에 주입되는 전하가 증가하고, 재기록 속도가 빨라진다.
실리콘 산화막(243) 부분도 실리콘 산화막인 경우, 즉, 전하유지막의 높이가 게이트 절연막(214)의 표면에 대응하는 높이와 평행하지 않은 경우, 실리콘 질화막의 상방으로의 전하의 이동이 현저해져, 유지특성이 악화된다.
전하유지막은 실리콘 질화막을 대신하여 유전율이 매우 큰 산화하프늄 등의 고유전체로 만들어지는 것이 더욱 바람직하다.
메모리 기능 유닛은 게이트 절연막의 표면과 거의 평행한 전하유지막을 채널영역(또는 웰영역)으로부터 분리하기 위한 절연막(실리콘 산화막(241)의 오프셋 영역(271)상의 부분)을 더 포함하는 것이 바람직하다. 이 절연막에 의해 전하유지막에 축적된 전하의 소산이 억제되고, 이에 따라 유지특성을 더 향상시킬 수 있다.
메모리 기능 유닛은 게이트 전극을 게이트 전극의 측면과 거의 평행하게 연장된 전하유지막으로부터 분리하기 위한 절연막(실리콘 산화막(241)의 게이트 전극(217)과 접촉하는 부분)을 더 포함하는 것이 바람직하다. 절연막은 게이트 전극으로부터 전하유지막내에 전하가 주입되는 것을 방지하여 전기적 특성이 변화하는 것을 방지한다. 따라서, 메모리셀의 신뢰성을 향상시킬 수 있다.
또한, 제2실시예와 동일한 방식으로, 실리콘 질화막(242) 아래의 절연막(실리콘 산화막(241)의 오프셋 영역(271)상의 부분)의 두께를 일정하게 제어하고, 또한, 게이트 전극의 측면상의 절연막(실리콘 산화막(241)의 게이트 전극(217)에 접촉하는 부분)의 두께를 일정하게 제어하는 것이 바람직하다. 따라서, 실리콘 질화막(242)에 축적된 전하에 의해 발생하는 전기력선의 밀도를 대체로 제어할 수 있어서, 전하 누설을 방지할 수 있다.
(제4실시예)
제4실시예에서는, 반도체 메모리장치의 메모리셀의 게이트 전극, 메모리 기능 유닛, 및 소스 영역과 드레인 영역 사이의 거리의 최적화를 설명한다.
도 14에 도시된 바와 같이, 참조부호 A는 채널길이방향의 절단면에 대한 게이트 전극의 길이, 참조부호 B는 소스 영역과 드레인 영역 사이의 거리(채널길이), 참조부호 C는 메모리 기능 유닛중 한쪽의 끝으로부터 메모리 기능 유닛의 다른 한쪽의 끝까지의 거리, 즉, 채널길이방향의 절단면에 대한 메모리 기능 유닛중 한쪽의 전하를 유지하는 기능을 가지는 막의 끝(게이트 전극으로부터 떨어져 있는 쪽)과 메모리 기능 유닛중 다른 한쪽의 전하를 유지하는 기능을 가지는 막의 끝(게이트 전극으로부터 떨어져 있는 쪽) 사이의 거리를 나타낸다.
이러한 메모리셀에서는, B〈 C인 것이 바람직하다. 이러한 관계를 만족함으로써, 채널영역의 게이트 전극(217) 아래의 부분과 확산영역(212, 213) 사이에 오프셋 영역(271)이 존재한다. 따라서, 메모리 기능 유닛(261, 262)(실리콘 질화막(242))에 축적된 전하에 의해 전체 오프셋 영역(271)에서 반전의 용이성이 효과적으로 변동한다. 따라서, 메모리 효과가 증가하고, 특히 고속 판독동작이 실현된다.
게이트 전극(217)과 확산영역(212, 213)이 서로 오프셋되어 있는 경우, 즉, A〈 B의 관계를 만족하는 경우에는, 게이트 전극에 전압을 인가했을 때 오프셋 영역의 반전의 용이성이 메모리 기능 유닛에 축적된 전하량에 따라 크게 변화하여, 메모리 효과가 증가되고, 단채널 효과가 감소될 수 있다.
그러나, 메모리 효과가 나타나는 한, 오프셋 영역(271)이 항상 존재해야만 하는 것은 아니다. 오프셋(271) 영역이 존재하지 않는 경우에도, 확산영역(212, 213)의 불순물 농도가 충분히 낮아지면, 메모리 기능 유닛(261, 262)(실리콘 질화막(242))에 메모리 효과가 발현될 수 있다.
그러므로, A〈 B〈 C인 것이 가장 바람직하다.
(제5실시예)
제5실시예의 반도체 메모리장치의 메모리셀은, 도 15에 도시된 바와 같이, 제2실시예의 반도체 기판으로서 SOI기판을 이용하는 것 외에는, 제2실시예와 실질적으로 동일한 구성을 가진다.
본 메모리셀에는, 반도체 기판(286)상에 내장 산화막(buried oxide film)(288)이 형성되고, 내장 산화막(288)상에 SOI층이 형성되어 있다. SOI층에는 확산영역(212, 213)이 형성되고, 그 이외의 영역은 바디 영역(287)이다.
본 메모리셀에 의해서도, 제2실시예의 메모리셀과 동일한 작용 및 효과가 얻어진다. 또한, 확산영역(212, 213)과 바디영역(287)간의 접합용량을 현저하게 줄일 수 있으므로, 소자의 고속동작 및 낮은 전력소비를 이룰 수 있다.
(제6실시예)
제6실시예의 반도체 메모리장치의 메모리셀은, 도 16에 도시된 바와 같이, P형 고농도 영역(291)이 N형 확산영역(212, 213)의 채널측에 인접하여 추가된 것 외에는 제2실시예의 메모리셀과 실질적으로 동일한 구성을 가진다.
상세하게는, P형 고농도 영역(291)의 P형 불순물(예를 들면, 붕소)의 농도가영역 292에 대한 P형 불순물의 농도보다 높다. P형 고농도 영역(291)의 P형 불순물 농도는, 예를 들면, 약 5 ×1017∼1 ×1019㎝-3이 적절하다. 영역 292의 P형 불순물 농도는, 예를 들면, 5 ×1016∼1 ×1018㎝-3로 설정할 수 있다.
P형 고농도 영역(291)을 구비함으로써, 확산영역(212, 213)과 반도체 기판(211)간의 접합이 메모리 기능 유닛(261, 262)의 아래에서 급준하게 된다. 따라서, 기록 및 소거동작시에 핫 캐리어가 발생되기 쉽고, 기록 및 소거동작의 전압을 감소시키거나, 또는 기록동작 및 소거동작을 고속으로 수행할 수 있다. 또한, 영역 292의 불순물 농도는 비교적 낮기 때문에, 메모리가 소거상태에 있을 때의 임계값이 낮고, 드레인 전류는 크다. 따라서, 판독속도가 향상된다. 그러므로, 재기록 전압이 낮거나 재기록 속도가 빠르고 판독속도가 빠른 메모리셀을 얻을 수 있다.
도 16에 있어서, 소스/드레인 영역 부근의 메모리 기능 유닛의 아래(즉, 게이트 전극의 바로 아래는 아님)에 P형 고농도 영역(291)을 구비함으로써, 전체 트랜지스터의 임계값이 현저하게 증가한다. 상승의 정도는, P형 고농도 영역(291)이 게이트 전극의 바로 아래에 위치하는 경우보다 훨씬 크다. 메모리 기능 유닛에 기록 전하(트랜지스터가 N채널형인 경우는 전자)가 축적된 경우, 그 차이가 더욱 커진다. 한편, 메모리 기능 유닛에 충분한 소거전하(트랜지스터가 N채널형인 경우는 포지티브 홀)가 축적된 경우는, 전체 트랜지스터의 임계값이 게이트 전극 아래의 채널영역(영역 292)의 불순물 농도에 의해 결정된 임계값까지 감소한다. 즉, 소거시의 임계값은 P형 고농도 영역(291)의 불순물 농도에 의존하지 않는 반면, 기록시의 임계값은 큰 영향을 받는다. 그러므로, P형 고농도 영역(291)을 메모리 기능 유닛의 아래의 소스/드레인 영역 부근에 배치함으로써, 기록동작시의 임계값만이 크게 변동하고, 메모리 효과(기록동작시의 임계값과 소거동작시의 임계값의 차이)를 현저하게 증가시킬 수 있다.
(제7실시예)
제7실시예의 반도체 메모리장치의 메모리셀은, 도 17에 도시된 바와 같이, 전하유지막(실리콘 질화막(242))을 채널영역 또는 웰영역으로부터 분리하는 절연막의 두께(T1)가 게이트 절연막의 두께(T2)보다 얇다는 것 외에는, 제2실시예와 실질적으로 동일한 구성을 가진다.
게이트 절연막(214)의 두께(T2)는, 메모리의 재기록동작시에 내전압의 요구로 인해, 보다 낮은 하한값을 가진다. 그러나, 절연막의 두께(T1)는 내전압의 요구에 상관없이 T2보다 얇게 만들 수 있다.
본 메모리셀에 있어서 T1에 대한 설계의 자유도가 높은 이유는 다음과 같다.
본 메모리셀에 있어서, 전하 유지막을 채널영역 또는 웰영역으로부터 분리하기 위한 절연막은 게이트 전극과 채널영역 또는 웰영역 사이에 끼워져 있지 않다. 따라서, 전하유지막을 채널영역 또는 웰영역으로부터 분리하기 위한 절연막에는, 게이트 전극과 채널영역 또는 웰영역 사이에 작용하는 강한 전기장이 직접 작용하지 않지만, 게이트 전극으로부터 횡방향으로 퍼지는 비교적 약한 전기장이 작용한다. 따라서, 게이트 절연막에 대한 내전압의 요구에 상관없이, T1을 T2보다 얇게만들 수 있다.
T1을 보다 얇게 만듦으로써, 메모리 기능 유닛으로의 전하의 주입이 더욱 용이해지고, 기록동작 및 소거동작의 전압이 낮아지거나, 또는 기록동작 및 소거동작을 고속으로 수행할 수 있다. 실리콘 질화막(242)에 전하가 축적되었을 때 채널영역 또는 웰영역에 유도되는 전하량이 증가하기 때문에, 메모리 효과를 증가시킬 수 있다.
메모리 기능 유닛에서의 전기력선은, 도 23의 화살표 284로 표시한 바와 같이, 실리콘 질화막(242)을 통과하지 않는 짧은 전기력선을 포함한다. 비교적 짧은 전기력선상에서는, 전기장 강도가 비교적 크므로, 이 전기력선을 따르는 전기장은 재기록동작시에 큰 역할을 발휘한다. T1을 얇게 함으로써, 실리콘 질화막(242)이 도면의 아래쪽으로 위치이동하고, 화살표 283으로 표시된 전기력선이 실리콘 질화막을 통과한다. 따라서, 전기력선(284)을 따르는 메모리 기능 유닛의 실효적인 유전율이 증가하고, 전기력선의 양단에서의 전위차는 더욱 감소될 수 있다. 그러므로, 게이트 전극(217)에 인가된 전압의 대부분이 오프셋 영역의 전기장을 증가시키기 위해 이용되고, 기록동작 및 소거동작이 더 빨라진다.
반면, 예를 들면, 플래시 메모리로 대표되는 EEPROM에서는, 부동게이트를 채널영역 또는 웰영역과 분리하는 절연막이, 게이트 전극(제어 게이트)과 채널영역 또는 웰영역 사이에 끼워져 있기 때문에, 게이트 전극으로부터의 강한 전기장이 직접 작용한다. 그러므로, EEPROM에서는, 부동게이트를 채널영역 또는 웰영역으로부터 분리하는 절연막의 두께가 규제되고, 메모리셀의 기능의 최적화가 억제된다. 상기로부터 알 수 있는 바와 같이, T1의 자유도를 증가시키는 본질적인 이유는 전하유지막과 채널영역 또는 웰영역을 분리하는 절연막이 게이트 전극과 채널영역 또는 웰영역 사이에 끼워져 있지 않기 때문이다.
상기로부터 알 수 있는 바와 같이, T1〈 T2로 설정함으로써, 메모리의 내전압 성능을 저하시키지 않고, 기록 및 소거동작의 전압을 감소시키고, 또는 기록동작 및 소거동작을 고속으로 수행하며, 또한, 메모리 효과를 증대시킬 수 있다.
절연막의 두께 T1은, 제조 공정에 의해 균일성 또는 품질을 일정한 수준을 유지할 수 있고 유지특성이 극단적으로 악화되지 않는 한계인 0.8㎚ 이상인 것이 더욱 바람직하다.
구체적으로는, 많은 설계 규정의 높은 내전압을 필요로 하는 액정 드라이버(LSI)의 경우, 액정 패널(TFT)을 구동하기 위해, 통상 최대 15∼18V의 전압이 필요하므로, 통상, 게이트 산화막을 박막화할 수 없다. 액정 드라이버 LSI상에 화상조정용으로 비휘발성 메모리를 장착하는 경우, 본 발명의 메모리셀에서는 전하유지막(실리콘 질화막(242))을 채널영역 또는 웰영역으로부터 분리하는 절연막의 두께를 게이트 절연막 두께와 독립적으로 최적으로 설계할 수 있다. 예를 들면, 250nm의 게이트 전극길이(워드선 폭)를 가지는 메모리셀에 대해, 두께를 T1=20㎚, T2=10㎚로 개별적으로 설정할 수 있어서, 기록 효율이 높은 메모리셀을 실현할 수 있다(T1이 통상의 논리 트랜지스터의 두께보다 두꺼워도 단채널 효과가 일어나지 않는 이유는 소스 및 드레인 영역이 게이트 전극으로부터 오프셋되어 있기 때문이다).
(제8실시예)
제8실시예의 반도체 메모리장치의 메모리셀은, 도 18에 도시된 바와 같이, 전하유지막(실리콘 질화막(242))을 채널영역 또는 웰영역으로부터 분리하는 절연막의 두께(T1)가 게이트 절연막의 두께(T2)보다 두꺼운 것 외에는, 제2실시예와 실질적으로 동일한 구성을 가진다.
게이트 절연막(214)의 두께 T2는 셀의 단채널 효과를 방지하기 위해 상한값을 가진다. 그러나, 절연막의 두께 T1은 단채널 효과 방지의 요구에 상관없이, T2보다 두껍게 만들 수 있다. 상세하게는, 미세화 스케일링(reduction in scaling)이 진행되었을 때(게이트 절연막의 박막화가 진행되었을 때), 전하유지막(실리콘 질화막(242))을 채널영역 또는 웰영역으로부터 분리하는 절연막의 두께를 게이트 절연막 두께와는 독립적으로 최적으로 설계할 수 있다. 따라서, 메모리 기능 유닛이 스케일링의 장해가 되지 않는다는 효과가 얻어진다.
본 메모리셀에 있어서 T1 설계의 자유도가 높은 이유는, 이미 설명한 바와 같이, 전하유지막을 채널영역 또는 웰영역으로부터 분리하는 절연막이 게이트 전극과 채널영역 또는 웰영역 사이에 끼워져 있지 않기 때문이다. 따라서, 게이트 절연막에 대한 단채널 효과의 방지 요구에 상관없이, T1을 T2보다 두껍게 만들 수 있다.
T1을 두껍게 만듦으로써, 메모리 기능 유닛에 축적된 전하가 소산하는 것을 방지할 수 있고, 메모리의 유지특성을 향상시킬 수 있다.
그러므로, T1 〉T2로 설정함으로써, 메모리의 단채널 효과를 악화시키지 않고 유지특성을 향상시킬 수 있다.
절연막의 두께 T1은 재기록 속도의 감소를 고려하여 20㎚ 이하인 것이 바람직하다.
구체적으로는, 플래시 메모리로 대표되는 종래의 비휘발성 메모리에 있어서, 선택 게이트 전극이 기록 소거 게이트 전극으로서 작용하고, 기록 소거 게이트 전극에 대응하는 게이트 절연막(부동게이트를 포함)도 전하 축적막으로서 작용한다. 소형화(단채널 효과를 억제하기 위해 박막화가 필수)에 대한 요구와 신뢰성 확보(유지된 전하의 누설억제를 위해, 부동게이트를 채널영역 또는 웰영역으로부터 분리하는 절연막의 두께는 약 7㎚ 이하로 감소시킬 수 없음)에 대한 요구가 서로 상반되기 때문에, 소형화가 곤란해진다. 실제로, ITRS(International Technology Roadmap for Semiconductor)에 따르면, 물리적인 게이트 길이의 감소는 약 0.2미크론 이하로 예상하지 않는다. 본 메모리셀에서는, 상술한 바와 같이 T1과 T2를 개별적으로 설계할 수 있어서, 소형화가 가능하다.
예를 들면, 45㎚의 게이트 전극길이(워드선 폭)를 가지는 메모리셀에 대해, T2=4㎚, T1=7nm로 개별적으로 설정하고, 단채널 효과가 발생하지 않는 메모리셀을 실현할 수 있다. T2를 통상의 논리 트랜지스터보다 두껍게 설정하는 경우에도 단채널 효과가 발생하지 않는 이유는, 소스/드레인 영역이 게이트 전극으로부터 오프셋되어 있기 때문이다.
소스/드레인 영역이 본 메모리셀의 게이트 전극으로부터 오프셋되어 있기 때문에, 통상의 논리 트랜지스터와 비해 소형화가 더욱 용이해진다.
메모리 기능 유닛의 상부에 기록 및 소거를 보조하기 위한 전극이 존재하지 않기 때문에, 전하유지막을 채널영역 또는 웰영역으로부터 분리하는 절연막상에는, 기록 및 소거를 보조하기 위한 전극과 채널영역 또는 웰영역 사이에 작용하는 강한 자기장이 직접 작용하지 않고, 게이트 전극으로부터 수평방향으로 퍼지는 비교적 약한 전기장만이 작용한다. 따라서, 동일한 가공 세대(process generation)의 논리 트랜지스터의 게이트 길이 이하로 감소된 게이트 길이를 가지는 메모리셀을 실현할 수 있다.
(제9실시예)
제9실시예는 반도체 메모리장치의 메모리셀을 재기록할 때의 전기적 특성의 변화에 관한 것이다.
N채널형 메모리셀에 있어서, 메모리 기능 유닛의 전하량이 변화했을 때, 도 19에 도시된 바와 같은 드레인 전류(Id)-게이트 전압(Vg) 특성(실측값)을 나타낸다.
도 19로부터 알 수 있는 바와 같이, 소거상태(실선)로부터 기록동작을 수행하는 경우, 단순히 임계값이 상승할 뿐만 아니라, 서브 임계영역(sub-threshold region)에 있어서 그래프의 기울기가 현저하게 감소한다. 따라서, 게이트 전압(Vg)이 비교적 높은 영역에서도, 소거 상태와 기록 상태간의 드레인 전류비가 커진다. 예를 들면, Vg=2.5V에 있어서도, 2자리수 이상의 전류비가 유지된다. 이 특성은 플래시 메모리의 경우(도 29)의 경우와 크게 다르다.
이러한 특성의 출현은 게이트 전극과 확산영역이 서로 오프셋되고, 게이트전기장이 오프셋 영역에 도달하기가 어렵기 때문에 일어나는 특유한 현상이다. 메모리셀이 기록 상태에 있을 때는, 게이트 전극에 포지티브 전압을 가하는 경우에도 메모리 기능 유닛 아래의 오프셋 영역에는 반전측이 형성되기가 매우 어렵다. 이것은, 기록상태에 있어서 서브 임계 영역에서의 Id-Vg 곡선의 기울기가 완만해지는 원인이 된다.
한편, 메모리셀이 소거상태에 있을 때, 고밀도의 전자가 오프셋 영역에 유도된다. 또한, 게이트 전극에 0V가 인가되어 있을 때(즉, 게이트 전극이 오프(off) 상태에 있을 때), 게이트 전극 아래의 채널에는 전자가 유도되지 않는다(따라서, 오프 상태 전류가 작다). 이것은, 소거상태에 있어서 서브 임계 영역에서의 Id-Vg곡선의 기울기가 급준하고, 임계값 이상의 영역에서 전류 증가율(컨덕턴스)이 큰 원인이 된다.
이상의 설명으로 알 수 있는 바와 같이, 본 발명의 반도체 메모리소자의 메모리셀에서 있어서, 기록동작과 소거동작간의 드레인 전류비가 특히 커질 수 있다.
(제10실시예)
제10실시예는 제1∼제8실시예 중 임의의 메모리셀을 복수개 배열하고 재기록 및 판독회로가 부가된 반도체 메모리장치와, 그 반도체 메모리장치의 동작방법에 관한 것이다.
본 반도체 메모리장치는, 도 20의 회로도에 도시된 바와 같이, 메모리셀 어레이 영역(321); 각 메모리셀에 소정의 재기록 또는 판독 전압을 인가하는 회로부; 감지증폭기(sense amplifier); 및 감지증폭기와 메모리셀을 접속하는 회로부를 포함한다. 그 외의 주변 회로는 도시되어 있지 않다.
메모리셀이 배열된 영역(321)의 메모리셀(301aA∼301aD, ..., 301nA∼301nD)은 제1∼제8실시예에 기재된 임의의 메모리셀을 나타낸다. 메모리셀은 메모리 기능 유닛을 2개 가진다. 도 20에서는, 메모리 기능 유닛들을 서로 구별하기 위해, 메모리셀(301aA)에만 화살표 A와 화살표 B가 도시되어 있다. 그 외의 메모리셀에 대한 화살표는 도시되어 있지 않다.
각 메모리셀의 양측에는 2개의 선택 트랜지스터가 접속되어 있다. 예를 들면, 메모리셀(301aA)에는, 선택 트랜지스터(302aA, 303aA)가 직렬로 접속되어 있다.
메모리셀(301aA∼301aD)의 게이트 전극은 워드선(308a)을 통해 서로 접속되어 있다. 다른 메모리셀의 게이트 전극도 마찬가지로 워드선을 통해 서로 접속되어 있다. 선택 트랜지스터(302aA∼302aD)는 선택 트랜지스터 워드선(309a)을 통해 서로 접속되어 있고, 선택 트랜지스터(303aA∼303aD)는 선택 트랜지스터 워드선(310a)을 통해 서로 접속되어있다. 다른 선택 트랜지스터의 게이트 전극도 마찬가지로 선택 트랜지스터 워드선을 통해 접속되어 있다.
선택 트랜지스터(302aA∼302nA)는 각각 제1비트선(316A1)에 접속되어 있고, 선택 트랜지스터(303aA∼303nA)는 각각 제2비트선(316A2)에 접속되어 있다. 다른 선택 트랜지스터도 마찬가지로 제1 또는 제2비트선에 접속되어 있다.
각 비트선에는, 1쌍의 동작 선택 트랜지스터(304, 305)가 접속되어 있다. 동작 선택 트랜지스터(304, 305)는 제1전압입력단자(317A1∼317D1) 또는 제2전압입력단자(317A2∼317D2)에 접속되어 있다. 동작 선택 트랜지스터(304, 305)의 게이트 전극은 동작선택선(312, 313)에 각각 접속되어 있다. 이러한 배선에 의해, 동작선택선(312)을 선택한 경우, 예를 들면, 제1비트선(316A1)은 제1전압입력단자(317A1)에 접속되고, 제2비트선(316A2)은 제2전압입력단자(317A2)에 접속된다. 동작선택선(313)을 선택한 경우, 예를 들면, 제1비트선(316A1)은 제2전압입력단자(317A2)에 접속되고, 제2비트선(316A2)은 제1전압입력단자(317A1)에 접속된다. 즉, 1쌍의 비트선(316A1, 316A2)은 다른 전압입력단자에 접속된다. 동작선택선의 선택을 바꿈으로써, 접속되는 전압입력단자를 바꿀 수 있다.
2쌍의 비트선 쌍(예를 들면, 한 쌍의 비트선(316A1와 316A2, 및 316B1과 316B2)은 전환 트랜지스터(switch transistor)를 통해 2개의 입력단자를 가지는 감지증폭기의 한쪽 입력단자와 다른 쪽 입력단자에 접속되어 있다. 보다 구체적으로는, 다음과 같이 접속되어 있다.
제1 비트선(316A1∼316D1)은 제1전환 트랜지스터(306)에 접속되어 있다. 제2비트선(316A2∼316D2)은 제2전환 트랜지스터(307)에 접속되어 있다. 전환 트랜지스터(306, 307)의 게이트 전극은 전환 트랜지스터 선택선(314, 315)에 각각 접속되어 있다. 이러한 배선에 의해, 전환 트랜지스터 선택선(314)을 선택한 경우, 예를 들면, 감지증폭기(318AB)의 한쪽 입력단자가 제1비트선(316A1)에 접속되고, 감지증폭기(318AB)의 다른 쪽 입력단자는 제1비트선(316B1)에 접속된다. 전환 트랜지스터 선택선(315)을 선택한 경우, 예를 들면, 감지증폭기(318AB)의 한쪽 입력단자가 제2비트선(316A2)에 접속되고, 감지증폭기(318AB)의 다른 쪽 입력단자는제1비트선(316B2)에 접속된다.
감지증폭기로서는, 메모리셀로부터의 출력 전류를 검출할 수 있는 증폭기를 이용할 수도 있다. 예를 들면, 차동증폭기(differential amplifier)를 이용할 수 있다.
도 20에는, 4쌍의 비트선이 배열되어 있다. 그러나, 임의의 쌍의 비트선을 배열할 수 있다. 도 20에는, 2쌍의 비트선이 1개의 감지증폭기와 접속되어 있는데, 그 이유는, 후술하는 바와 같이, 선택된 2개의 메모리셀이 쌍을 이루고 있고 1개의 감지증폭기의 한쪽 입력단자 또는 다른 쪽 입력단자에 접속되어 있기 때문이다.
이러한 반도체 메모리장치에 메모리셀을 적용하는 다른 예로서는, 1개의 메모리셀이 감지증폭기의 한쪽 입력단자에 접속되고, 외부 기준셀(external reference cell)이 감지증폭기의 다른 쪽 입력단자에 접속된다.
반도체 메모리장치의 동작방법을 설명한다. 반도체 메모리장치의 동작은 재기록동작 및 판독동작을 포함하고, 또한, 재기록동작은 기록동작과 판독동작을 포함한다.
우선, 기록동작의 방법을 설명한다. 기록동작이 일례로서, 메모리셀(301aA)에 정보를 기록하는 경우를 설명한다.
동작선택선(312)을 선택하고 동작 선택 트랜지스터(304)를 온 상태로 한다. 예를 들면, 제1비트선(316A1)은 제1전압입력단자(317A1)에 접속되고, 제2비트선(316A2)은 제2전압입력단자(317A2)에 접속된다. 다른 비트선들도 마찬가지로 접속된다.
또한, 선택 트랜지스터 워드선(309a, 310a)을 선택한다. 메모리셀(301aA)의 확산영역(소스 및 드레인)의 한쪽(메모리 기능 유닛(A)측)은 제1전압입력단자 (317A1)에 접속되고, 다른 쪽(메모리 기능 유닛(B)측)은 제2전압입력단자(317A2)에 접속된다. 워드선(308a)과 접속된 메모리셀(301aB∼301aD)도 상기와 유사한 방식으로 접속된다.
워드선(308a)과 제1 및 제2전압입력단자(317A1, 317A2)의 각각에 기록을 위한 소정의 전압을 인가한다. 우선, 워드선(308a)에, 예를 들면 +5V를 인가한다. 또한, 제1전압입력단자(317A1)에 +5V를, 제2전압입력단자(317A2)에 0V를 인가하여, 메모리셀(301aA)의 메모리 기능 유닛(A)측에 선택적인 기록을 수행한다.
이 때 다른 전압입력단자에 소정의 전압을 인가하면, 메모리셀(301aB∼301aD)에도 정보를 기록할 수 있다. 정보를 기록하지 않은 메모리셀에 대해서는, 전압입력단자에 0V를 입력하거나 개방상태(open state)로 하는 것으로 충분하다.
메모리셀(301aA)의 메모리 기능 유닛(B)측에 정보를 기록하는 경우에는, 동작선택선(312)을 선택하는 대신에 선택선(313)을 선택하고, 동일한 전압인가 조건하에서 동일한 선택 동작을 수행하는 것으로 충분하다. 제1전압입력단자(317A1)에 인가하는 전압과 제2전압입력단자(317A2)에 인가하는 전압을 바꿀 수도 있다.
소거동작의 방법을 설명한다. 여기서, 소거동작의 일례로서, 메모리셀(301aA)의 정보를 소거하는 경우를 설명한다.
기록동작과 동일한 방식으로, 동작선택선(312)을 선택하고, 동작선택 트랜지스터(304)를 온상태로 설정하며, 선택 트랜지스터 워드선(309a, 310a)을 선택한다.
워드선(308a)과 제1 및 제2전압입력단자(317A1, 317A2)에 소거를 위한 소정의 전압을 인가한다. 우선, 예를 들면, 워드선(308a)에, -5V를 인가하고, 제1전압입력단자(317A1)에 +5V를, 제2전압입력단자(317A2)에 0V를 인가하여, 메모리셀(301aA)의 메모리 기능 유닛(A)측에 선택적인 소거를 수행한다.
이 때 다른 전압입력단자에 소정의 전압을 인가하면, 메모리셀 (301aB∼301aD)에서도 정보를 소거할 수 있다. 정보를 소거하지 않은 메모리셀에 대해서는, 전압입력단자에 0V를 입력하거나 개방상태로 하는 것으로 충분하다.
메모리셀(301aA)의 메모리 기능 유닛(B)측의 정보를 소거하는 경우, 동작선택선(312)을 선택하는 대신에 선택선(313)을 선택하고 동일한 전압인가 조건하에서 동일한 선택동작을 수행하는 것으로 충분하다. 제1전압입력단자(317A1)에 인가하는 전압과 제2전압입력단자(317A2)에 인가하는 전압을 바꿀 수도 있다.
판독동작의 방법을 설명한다. 여기서는, 판독동작의 일례로서, 메모리셀(301aA)에 저장된 정보를 판독하는 경우를 설명한다.
메모리셀(301aA)의 메모리 기능 유닛(A)측에 저장된 정보를 판독하는 경우, 동작선택선(313)을 선택하여 동작선택 트랜지스터(305)를 온(ON)상태로 하고, 전환 트랜지스터 선택선(314)을 선택하여 제1전환 트랜지스터(306)를 온 상태로 한다. 또한, 판독동작에 적당한 전압, 예를 들면, +2V를 워드선(308a)에 인가한다. 이어서, 예를 들면, +1.8V를 제1전압입력단자(317A1)에 인가한다. 제2전압입력단자 (317A2)는 오픈 상태로 설정된다.
상기 선택동작 및 전압인가 조건에 따르면, 제1전압입력단자(317A1)로부터 메모리셀(301aA)을 통해 감지증폭기(318AB)의 한쪽 입력단자까지 전류가 흐른다. 전류값을 검출함으로써, 메모리셀(301aA)에 저장된 정보를 판별할 수 있다. 이 때, 메모리셀(301aA)의 메모리 기능 유닛(A)측이 소스로서 작용하여, 메모리 기능 유닛(A)에 축적된 전하량의 다소에 따라 메모리셀(301aA)에 흐르는 전류값이 주로 영향을 받는다. 그러므로, 메모리 기능 유닛(A)측에 저장된 정보만을 선택적으로 판독할 수 있다.
제9실시예에서 설명한 바와 같이, 본 발명의 반도체 메모리장치에 있어서, 메모리셀에서는, 기록시의 드레인 전류와 소거시의 드레인 전류간의 드레인 전류비를 특히 크게 만들 수 있다. 따라서, 기록 상태와 소거상태를 서로 판별하는 것이 더욱 용이해진다.
메모리셀(301aA)의 메모리 기능 유닛(B)측에 저장된 정보를 판독하는 경우는, 동작 선택선(313)을 선택하는 대신에 동작선택선(312)을 선택하고, 전환 트랜지스터 선택선(314)을 선택하는 대신에 전환 트랜지스터 선택선(315)을 선택하고, 그 외의 선택 동작 및 전압인가조건은 상기 동작과 조건과 동일하게 수행한다.
판독동작시에, 제1전압입력단자(317B1)에 판독을 위한 전압, 예를 들면, +1.8V를 인가함으로써, 메모리셀(301aB)에 저장된 정보에 따른 전류가 감지증폭기(318AB)의 다른 쪽 입력단자에 입력된다. 그러므로, 본 실시예에서는, 메모리셀(301aA)에 흐르는 전류와 메모리셀(301aB)에 흐르는 전류간의 차이를 감지증폭기(318AB)에 의해 검출할 수 있다. 이 경우, 2개의 메모리셀에 의해 1비트 또는 2비트 정보가 저장된다. 판독동작의 설명에서 설명한 바와 같이, 판독동작시에 메모리셀에 흐르는 전류의 방향을 반전하고 메모리 기능 유닛(A, B)에 저장된 정보를 독립적으로 판독하여, 2개의 메모리셀에 의해 2비트 동작을 수행할 수 있다. 한편, 판독동작시에 메모리셀에 흐르는 전류의 각 방향을 한 방향으로 한정하면, 2개의 메모리셀에 의해 1비트 동작을 수행할 수 있다.
도 21a∼도 21d는 2개의 메모리셀에 의해 수행되는 2비트 동작을 나타내는 개념도이다. 도 21a∼도 21d에 있어서, 예를 들면, 메모리셀(601A, 601B)과 감지증폭기(618AB1(618AB2))는 도 20의 메모리셀(301aA, 301aB)과 감지증폭기(318AB)에 각각 대응한다. 메모리셀과 감지증폭기 사이에 존재하는 소자들은 도시되어 있지 않다. 또한, 도 21a∼도 21d에는 2개의 감지증폭기(618AB1, 618AB2)가 도시되어 있지만, 도 20의 반도체 메모리장치와 같이, 전환 트랜지스터와 동작 선택 트랜지스터를 이용하여 1개의 감지증폭기와 메모리셀간의 접속을 전환할 수도 있다.
도 21a∼도 21d는 2개의 메모리셀로 가능한 4가지 상태(2비트)를 나타낸다. 어떠한 경우에도, 감지증폭기의 2개의 입력단자에는 "L과 H" 또는 "H와 L"과 같은 반대의 정보에 대응하는 전류가 입력된다. 전류차를 검출함으로써, 저장된 정보를 판독할 수 있다.
도 22a 및 도 22b는 2개의 메모리셀에 의해 수행되는 1비트동작의 개념도를 나타낸다. 이 경우, 판독동작시에 메모리셀에 흐르는 전류의 방향이 반전되지 않아서, 하나의 감지증폭기(618AB)만이 기록된다. 도 22a 및 도 22b는 2개의 메모리셀로 가능한 2가지 상태(1비트)를 나타낸다. 어떠한 경우에도, 감지증폭기의 2개의입력단자에는 "L과 H" 또는 "H와 L"과 같은 반대의 정보에 대응하는 전류가 입력된다. 도 22a 및 도 22b에 도시된 바와 같이, 각 메모리셀이 각 메모리셀의 2개의 메모리 기능 유닛에 동일한 정보가 저장된다. 이러한 배열에 의해, 판독동작의 신뢰성을 향상시킬 수 있다.
1개의 메모리셀이 감지증폭기의 한쪽 입력단자에 접속되고 외부 기준셀이 감지증폭기의 다른 쪽 입력단자에 접속되는 구성을 채용함으로써 1개의 메모리셀에 2비트 정보를 저장할 수 있다.
그러나, 본 실시예와 같이, 2개의 메모리셀(메모리셀 쌍)의 출력이 동일한 감지증폭기에 입력되는 것이 바람직하다. 이러한 구성인 경우, 동일한 소자(device) 구조를 가지는 2개의 메모리셀에 흐르는 전류들 간의 차이를 검출함으로써, 메모리셀에 저장된 정보를 판독할 수 있다. 한편, 예를 들면, 통상의 구조를 가지는 트랜지스터를 외부 기준으로서 이용하는 경우에는, 메모리셀의 온도특성과 통상의 구조를 가지는 트랜지스터의 온도 특성간의 차이가 판독동작의 신뢰성을 악화시키는 원인이 된다. 그러므로, 메모리셀 쌍의 출력을 동일한 감지증폭기에 입력함으로써 판독동작이 신뢰성을 향상시킬 수 있다.
본 실시예의 반도체 메모리장치에서는, 2개의 선택 트랜지스터가 각 메모리셀의 양측에 각각 1개씩 접속되어 있다. 그러므로, 재기록동작시, 비트선에 인가된 재기록 전압이, 선택된 단일 메모리셀에만 인가되고 동일 비트선 쌍에 접속된 다른 메모리셀에는 인가되지 않는다. 그러므로, 재기록동작시 비선택셀의 오류 재기록을 방지할 수 있다.
판독동작시, 비선택셀의 오프상태 전류가 선택셀의 판독전류에 더해지고, 판독동작의 마진이 감소한다는 문제점이 적어진다. 이 효과는 워드선의 수가 많고 동일 비트선 쌍에 접속된 셀의 수가 많을 때 특히 현저하다.
또한, 각 메모리셀의 한쪽에만 1개의 선택 트랜지스터가 구비된 경우에도, 판독동작시에 비선택셀의 오프상태 전류를 감소시킬 수 있다.
워드선(308a∼308n)은, 예를 들면, 상부 금속 배선을 이용하여 메모리셀의 게이트 전극을 접속함으로써 형성할 수 있다. 그러나, 메모리셀(적어도, 1쌍의 메모리셀)의 게이트 전극이 워드선으로서 일체적으로 기능하고, 메모리셀 쌍이 게이트 전극의 양측에서 메모리 기능 유닛을 공유하는 것이 바람직하다. 예를 들면, 직선형의 폴리실리콘 전극이 복수의 반도체층의 활성영역상에 연장되고 있고 폴리실리콘 전극의 활성영역과 반도체층의 활성영역이 게이트 절연막에 의해 분리되어 있으면, 폴리실리콘이 각 활성영역상에서 게이트 전극의 기능으로서 작용하고, 직선 형의 폴리실리콘 전극 자체가 워드선의 기능을 가진다. 이 경우, 게이트 전극과 상부 금속 배선을 접속하는 콘택트를 대폭 감소시킬 수 있고, 반도체 메모리장치의 집적도를 증가시킬 수 있다. 게이트 전극은 메모리 기능 유닛을 공유하고 있기 때문에, 메모리 기능 유닛을 메모리셀에 대해 격리시킬 필요가 없다. 따라서, 제조공정을 간략화할 수 있고, 저렴하고 신뢰성이 높은 반도체 메모리장치를 얻을 수 있다.
또한, 본 실시예의 반도체 메모리장치에서는, 논리 트랜지스터도 동일 반도체 칩상에 장착되어 있는 것이 바람직하다.
본 실시예의 메모리셀을 형성하기 위한 순서는 통상의 표준 트랜지스터 형성 공정과 호환성이 매우 높기 때문에, 반도체 메모리장치, 즉, 메모리셀과 논리 트랜지스터를 장착하는 공정이 매우 간단하다. 논리 회로부 또는 아날로그 회로부의 구성요소로서의 표준 트랜지스터는, 도 25에 도시된 바와 같이, 일반적으로, 절연막으로 만들어진 측벽 스페이서(714)가 측벽에 구비된 게이트 전극(713)이 게이트 절연막(712)을 통해 반도체 기판(711)상에 형성되고, 소스 영역(717)과 드레인 영역(718)이 게이트 전극(713)의 양측에 형성된다. 소스 영역(717)과 드레인 영역(718) 각각은 LDD(Lightly Doped Drain) 영역(719)을 가진다. 그러므로, 표준 트랜지스터의 구성은 반도체 메모리장치의 메모리셀의 구성과 유사하다. 표준 트랜지스터를 메모리셀로 변경하기 위해서는, 예를 들면, 측벽 스페이서(714)에 메모리 기능 유닛의 기능을 부가하고 LDD 영역(719)을 형성하지 않는 것으로 충분하다.
보다 구체적으로는, 측벽 스페이서(714)를, 예를 들면, 도 8의 각 메모리 기능 유닛(261, 262)과 유사한 구조를 가지도록 변경하는 것으로 충분하다. 이 경우, 실리콘 산화막(241, 243)과 실리콘 질화막(242)의 막두께 구성비는 메모리셀이 적절하게 동작하도록 적절히 조정될 수 있다. 표준 논리부를 구성하는 트랜지스터의 측벽 스페이서가, 예를 들면, 도 8의 메모리 기능 유닛(261, 262)과 유사한 구조를 가지는 경우에도, 측벽 스페이서의 폭(즉, 실리콘 산화막(241, 243)과 실리콘 질화막(242)의 총 두께)이 적절하고 재기록동작이 개시되지 않는 전압 범위내에서 동작을 수행하는 한, 트랜지스터 성능은 저하되지 않는다.
또한, 표준 논리부의 구성요소인 트랜지스터에 LDD 영역을 형성하기 위해서는, 게이트 전극의 형성 후 메모리 기능 유닛(측벽 스페이서)의 형성 전에 LDD 영역을 형성하기 위한 불순물을 주입하는 것으로 충분하다. 그러므로, LDD 영역을 형성하기 위한 불순물의 주입시에, 메모리셀을 포토레지스트(photoresist)로 마스킹(masking)하는 것만으로, 메모리셀과 표준 트랜지스터를 동시에, 그리고 용이하게 형성할 수 있다.
종래기술에 따른 플래시 메모리의 형성 공정은 표준 논리 공정과 크게 다르다. 그러므로, 플래시 메모리를 비휘발성 메모리로서 이용하여 논리 회로와 아날로그 회로와 함께 형성한 종래의 경우에 비해, 본 발명의 반도체 메모리장치에서는, 마스크수와 공정수를 크게 감소시킬 수 있다. 따라서, 논리 회로와 아날로그 회로와 함께 비휘발성 메모리셀이 형성된 칩의 수율이 향상되고, 제조비용이 절감되며, 저렴하고 신뢰성이 높은 반도체 메모리장치를 얻을 수 있다.
본 실시예의 반도체 메모리장치에서는, 1개의 감지증폭기에 접속된 2개의 메모리셀이 서로 다른 값이 저장되고, 판독시에는, 2개의 메모리셀에 흐르는 전류값들 간의 차이가 감지증폭기에 의해 검출되는 것이 바람직하다. 1개의 감지증폭기에 접속된 2개의 메모리셀에 서로 다른 값이 저장되는 경우, 1개의 메모리셀과 외부 기준셀이 1개의 감지증폭기에 접속되는 경우보다 판독의 신뢰성이 높다. 판독속도를 향상시킬 수 있고 판독전류값을 낮출 수 있다. 1개의 감지증폭기에 접속된 2개의 메모리셀에 서로 다른 값이 저장되는 경우 판독의 신뢰성이 증가하는 이유는 다음과 같다. 2개의 메모리셀의 재기록 회수를 서로 일치시킬 수 있기 때문에, 장치 열화와 관련된 전기적 특성이 발생하는 경우에도, 2개의 메모리셀의 특성변화는 거의 동일하고, 2개의 메모리셀에 흐르는 전류값들 간의 차이는 쉽게 변하지 않는다. 같은 이유로, 2개의 메모리셀에 흐르는 전류값들 간의 차이를 크게 유지할 수 있어서, 판독속도를 향상시킬 수 있다. 또한, 같은 이유로, 감지증폭기의 감도를 높여 판독 전류값을 감소시키는 것이 용이하다. 판독 전류값을 감소시킬 수 있으면, 메모리셀 어레이의 집적도를 증가시킬 수 있다.
1개의 감지증폭기에 접속된 2개의 메모리셀들 내에 서로 다른 값을 저장하고, 판독시에, 감지증폭기에 의해 2개의 메모리셀에 흐르는 전류값들간의 차이를 검출하는 동작방법은 본 발명의 반도체 메모리장치를 이용하는 경우에 특히 바람직하다.
제9실시예에서 설명한 바와 같이, 본 발명의 메모리셀에서는, 기록동작시의 드레인 전류와 소거동작시의 드레인 전류간의 비율을 높일 수 있다. 따라서, 2개의 메모리셀에서 흐르는 전류값들의 차이를 크게 만들 수 있고, 고속 판독을 실현할 수 있다. 또 다르게는, 메모리셀의 게이트 폭이 감소된 경우에도, 필요한 전류값의 차이를 얻을 수 있다. 따라서, 메모리셀의 게이트 폭을 감소시킴으로써 메모리셀 어레이의 집적도를 증가시키는 것이 특히 용이하다.
또한, 1개의 감지증폭기에 접속된 2개의 메모리셀에 있어서, 한쪽 메모리 기능 유닛(A)과 다른 쪽 메모리 기능 유닛(B)을 독립적으로 재기록할 수도 있다(도 21a∼도 21d에 도시된 동작방법). 이 경우에도, 한쪽 메모리 기능 유닛(A)에 서로 다른 값을 저장하고 다른 쪽 메모리 기능 유닛(B)에 서로 다른 값을 저장하는 것이 바람직하다. 2개의 메모리셀에 의해, 2비트 정보를 저장할 수 있다. 판독동작시에메모리셀에 흐르는 전류의 방향을 반전시킬 수 있는 구성을 미리 형성할 필요가 있다.
또 다르게는, 1개의 감지증폭기에 접속된 2개의 메모리셀이 메모리 기능 유닛(A, B)의 저장상태가 동일해지도록 동작할 수도 있다(도 22a 및 도 22b에 도시된 동작방법). 이 경우, 2개의 메모리셀에 의해 1비트 정보를 저장할 수 있다. 양측의 메모리 기능 유닛의 저장상태를 동일하게 함으로써, 판독동작의 신뢰성을 더 높일 수 있다.
상세하게는, 판독동작시, 드레인 전류는 소스측의 메모리 기능 유닛의 전하량에 민감하게 반응하지만, 드레인 측의 메모리 기능 유닛의 전하량에는 그다지 민감하지 않다. 그럼에도 불구하고, 메모리셀의 드레인 전류는 드레인 측의 메모리 기능 유닛의 전하량에 의해 영향을 받는다. 이 영향은 간섭효과를 일으켜 감지증폭기에 공급되는 전류값을 변동시키고, 판독 전류의 마진을 증가시킨다. 그러므로, 1개의 감지증폭기에 접속된 2개의 메모리셀에 있어서, 메모리 기능 유닛(A, B)의 저장상태가 동일하게 되도록 동작을 수행함으로써 감지증폭기에 공급되는 전류값의 변동이 감소하고, 판독동작의 신뢰성이 더욱 높아질 수 있다.
본 실시예에 이용되는 메모리셀로서, 제7실시예의 메모리셀을 이용하는 것이 바람직하다. 상세하게는, 전하유지막(실리콘 질화막(242))을 채널영역 또는 웰영역으로부터 분리하는 절연막의 두께(T1)가 게이트 절연막의 두께(T2)보다 얇고 0.8㎚ 이상인 것이 바람직하다. 이러한 메모리셀을 본 실시예의 반도체 메모리장치에 이용함으로써, 기록동작 및 소거 동작의 전압을 저하시키거나 기록동작 및 소거동작을 고속으로 수행할 수 있다. 메모리셀의 메모리 효과가 증가하기 때문에, 반도체 메모리장치의 판독속도를 고속으로 실현할 수 있다.
본 실시예에 이용되는 메모리셀로서는, 제8실시예의 메모리셀을 이용하는 것이 바람직하다. 상세하게는, 전하유지막(실리콘 질화막(242))을 채널영역 또는 웰영역으로부터 분리하는 절연막의 두께(T1)가 게이트 절연막의 두께(T2)보다 두껍고 20㎚ 이하인 것이 바람직하다. 이러한 메모리셀을 본 실시예의 반도체 메모리장치에 이용함으로써, 메모리셀의 단채널 효과를 악화시키지 않고 유지특성을 향상시킬 수 있다. 반도체 메모리장치의 집적도가 증가하는 경우에도, 충분한 저장 및 유지성능을 얻을 수 있다.
본 실시예에 이용되는 메모리셀에 있어서, 제2실시예에서 설명한 바와 같이, 메모리 기능 유닛(261, 262)에 전하를 유지하는 영역(실리콘 질화막(242))이 확산영역(212, 213)과 중첩하는 것이 바람직하다. 이러한 메모리셀을 본 실시예의 반도체 메모리장치에 이용함으로써 반도체 메모리장치의 판독 속도를 충분히 고속으로 할 수 있다.
본 실시예에 이용되는 메모리셀에 있어서, 제2실시예에서 설명한 바와 같이, 게이트 절연막의 표면과 거의 평행하기 배치된 전하유지막을 메모리 기능 유닛이 포함하는 것이 바람직하다. 이러한 메모리셀을 본 실시예의 반도체 메모리장치에 이용하면, 메모리셀의 메모리 효과의 편차를 감소시킬 수 있어서, 반도체 메모리장치의 판독 전류 편차를 억제할 수 있다. 또한, 정보를 유지하는 메모리셀의 특성변화를 억제할 수 있어서, 반도체 메모리장치의 저장 및 유지특성을 향상시킬 수 있다.
본 실시예에 이용되는 메모리셀에는, 제3실시예에서 설명한 바와 같이, 메모리 기능 유닛은 게이트 절연막의 표면과 거의 평행하게 배치되는 전하유지막을 포함하고 게이트 전극의 측면과 거의 평행하게 연장하는 부분을 포함하는 것이 바람직하다. 이러한 메모리셀을 본 실시예의 반도체 메모리장치에 이용하면, 메모리셀의 재기록 속도가 빨라져, 반도체 메모리장치의 재기록동작을 고속으로 수행할 수 있다.
본 실시예에 이용되는 메모리셀로서, 상기 메모리셀을 최량의 모드에서 이용하는 것이 가장 바람직하다. 상기 메모리셀에 의해 반도체 메모리장치의 최량의 성능을 얻을 수 있다.
(제 11실시예)
제11실시예의 반도체 메모리장치는 선택 트랜지스터를 배치하지 않은 것을 제외하고 제10실시예의 반도체 메모리장치와 동일하다.
도 23은 반도체 메모리장치의 회로도이고, 메모리셀 어레이 영역(421)에 대해서만 도 20과 다르다. 동작 선택 트랜지스터(404, 405), 동작 선택선(412, 413), 제1전압입력단자(417A1∼417D1), 제2전압입력단자(417A2∼417D4), 제1전환 트랜지스터(406), 제2전환 트랜지스터(407), 전환 트랜지스터 선택선(414, 415), 감지증폭기(418AB, 418CD), 및 워드선(408a∼408n)은, 제10실시예의 반도체 메모리장치(도 20)와 유사한다.
메모리셀(401aA∼401aD,...,401nA∼401nD)은 제1비트선(416A1∼416D1) 및제2비트선(416A2∼416D2)에 각각 직접 접속되어 있다.
동작방법은 제10실시예의 반도체 메모리장치(도 20)와 유사하다. 그러나, 선택 트랜지스터가 없기 때문에, 재기록시, 동일한 비트선 쌍에 접속된 모든 메모리셀의 소스 및 드레인에 재기록 전압이 인가된다. 그러므로, 선택 워드선 이외에 접속된 메모리셀이 재기록되지 않도록 메모리셀을 설계할 필요가 있다.
본 실시예의 반도체 메모리장치에 있어서는, 선택 트랜지스터가 없기 때문에, 집적도를 크게 증가시킬 수 있다. 그러므로, 제조비용이 크게 절감되고, 저렴한 반도체 메모리장치를 얻을 수 있다.
본 발명의 메모리셀에서는, EEPROM의 문제점인 과소거가 발생하지 않는다. 따라서, 다음과 같은 이유로 본 실시예와 같이 복수의 워드선을 가지고 있고 선택 트랜지스터를 가지지 않는 반도체 메모리장치에 본 발명의 메모리셀을 이용하는 것이 특히 바람직하다. 메모리셀 중 하나(예를 들면, 메모리셀(401aA))의 과소거로 인해 임계값이 네거티브로 된 경우, 제1비트선(416A1)과 제2비트선(416A2)은 항상 전도상태에 있고, 비트선들간에 접속된 메모리셀을 선택할 수 없기 때문이다.
(제12실시예)
제12실시예의 반도체 메모리장치는 메모리셀 배열 영역(521)의 집적도를 더 증대시킴으로써 얻어진다.
도 24에 있어서, 참조부호 501aA1∼501aA4, 501aB1∼501aB4, ... ,501nB1∼501nB4는 메모리셀을 나타내고, 참조부호 508a∼508n은 워드선을 나타내며, 참조부호 BA1∼BA5, BB1∼BB5는 비트선을 나타낸다. 반도체 메모리장치에 메모리셀이 배열된 부분이 제10 및 제11실시예와 다른 점은, 인접하는 열에 속하는 메모리셀에 의해 비트선이 공유되어 있다는 점이다. 구체적으로는, 비트선(A2∼A4)과 비트선(B2∼B4)이 공유되어 있다. 본 실시예에서는 4열의 메모리셀이 1블록을 구성하고 있지만, 본 발명은 열의 수에 한정되지 않는다.
반도체 메모리장치에 있어서, 판독동작은 다른 블록에 속하는 2개의 메모리셀, 예를 들면, 메모리셀(501aA1과 501bB1)에 흐르는 전류를 감지증폭기의 한쪽 입력단자와 다른 쪽 입력단자에 공급하고 전류값들간의 차이를 검출함으로써 수행된다. 이 경우, 예를 들면, 감지증폭기의 한쪽 입력단자와 비트선(A1)을 서로 접속시키고, 다른 쪽 입력단자와 비트선(B1)을 서로 접속시킨다. 또한, 비트선(A2, B2)에 판독동작에 적당한 전압(예를 들면, 1.8V)을 인가한다. 도 24의 점선은 이 때 흐르는 전류의 경로를 나타낸다. 경로를 흐르는 전류가 감지증폭기의 2개의 입력단자에 공급되고 전류들간의 차이가 검출된다. 도 24에 있어서, 메모리셀, 전압입력단자, 및 감지증폭기를 접속하는 회로는 도시되어 있지 않다.
본 실시예의 반도체 메모리장치에서는, 인접하는 열에 속하는 메모리셀에 의해 비트선이 공유되어 있어서, 집적도가 크게 증가한다. 그러므로, 제조비용이 크게 절감되고, 저렴한 반도체 메모리장치를 얻을 수 있다.
(제13실시예)
반도체 메모리장치의 응용예로서, 예를 들면, 도 26에 도시된 바와 같이, 액정패널의 화상조정용의 재기록 가능한 비휘발성 메모리를 들 수 있다.
액정패널(1001)은 액정 드라이버(1002)에 의해 구동된다. 액정드라이버(1002)에는, 비휘발성 메모리(1003), SRAM(1004), 및 액정 드라이버 회로(1005)가 구비되어 있다. 비휘발성 메모리(1003)는 본 발명의 메모리셀, 보다 바람직하게는, 제10∼제13실시예 중 임의의 반도체 메모리장치로 이루어진다. 비휘발성 메모리(1003)는 외부로부터 재기록될 수 있다.
비휘발성 메모리(1003)에 저장된 정보는 기기의 전원이 ON상태로 될 때 SRAM(1004)에 전송된다. 액정 드라이버 회로(1005)는 필요에 따라 SRAM(1004)으로부터 저장된 정보를 판독할 수 있다. SRAM을 구비함으로써, 저장된 정보를 고속으로 판독할 수 있다.
액정 드라이버(1002)는, 도 26에 도시된 바와 같이 액정 패널(1001)에 외장하거나, 액정 패널(1001)상에 형성할 수도 있다.
액정 패널에서는, 화소에 다단계의 전압을 인가함으로써 표시되는 색조(tone)를 변화시킨다. 인가된 전압과 표시되는 색조간의 관계는 제품에 따라 다르다. 따라서, 제품의 완성후에 각 제품의 편차를 보정하기 위한 정보를 저장하여, 그 정보를 기초로 보정을 행함으로써, 제품의 화질을 균일하게 할 수 있다. 그러므로, 보정 정보를 저장하는 재기록 가능한 비휘발성 메모리를 장착하는 것이 바람직하다. 비휘발성 메모리로서, 본 발명의 메모리셀을 이용하는 것이 바람직하다. 특히, 본 발명의 메모리셀이 집적되는 제10∼제13실시예 중 임의의 반도체 메모리장치를 이용하는 것이 바람직하다.
본 발명의 메모리셀을 액정 패널의 화상조정용의 비휘발성 메모리로서 이용함으로써 메모리셀을 액정 드라이버 등과 함께 형성하는 공정이 용이하므로, 제조비용을 절감할 수 있다. 제10∼제13실시예 중 임의의 반도체 메모리장치의 메모리 규모는 비교적 작고, 신뢰성 또는 안정성이 중요한 경우에 특히 적합하다. 2개의 메모리셀(메모리셀 쌍)의 출력이, 동일한 감지증폭기에 입력되고, 동일한 소자 구조를 가지는 2개의 메모리셀에 흐르는 전류들간의 차이를 검출할 수 있기 때문에, 판독동작을 안정적이고 확실하게 수행할 수 있다. 따라서, 비트당 면적이 증가한다.. 그러나, 메모리 규모가 작으면, 다른 회로 면적과 비교하여, 그 증가율은 허용될 수 있다. 일반적으로, 액정 패널의 화상 조정용의 비휘발성 메모리는, 예를 들면, 수 킬로바이트의 용량을 가지고, 그 메모리 규모는 비교적 작다. 그러므로, 제10∼제13실시예 중 임의의 반도체 메모리장치를 액정 패널의 화상 조정용의 비휘발성 메모리로서 이용하는 것이 특히 바람직하다.
(제14실시예)
도 27은 반도체 메모리장치가 조립된 휴대전자기기로서의 휴대전화를 나타낸다.
휴대전화는, 주로, 제어회로(811), 배터리(812), RF(무선주파수)회로(813), 표시부(814), 안테나 (815), 신호선(816), 전원선(817) 등에 의해 구성된다. 제어회로(811)에는, 상술한 본 발명의 반도체 메모리장치가 조립되어 있다. 제어회로(811)는 제10실시예에서 설명한 바와 같이, 동일한 구조를 가지는 셀을 메모리 회로셀과 논리 회로셀로서 이용하는 집적회로인 것이 바람직하다. 집적회로의 제조가 용이해지고, 휴대전화기기의 제조비용을 특히 절감할 수 있다.
고속 판독동작을 수행할 수 있고 메모리부와 논리 회로부를 장착하는 공정이용이한 반도체 메모리장치를 휴대전자기기에 이용함으로써, 휴대전자기기의 동작속도가 빨라지고 제조비용이 절감될 수 있다. 따라서, 저렴하고, 신뢰성이 높으며, 고성능의 휴대전자기기를 얻을 수 있다.
본 발명의 반도체 메모리장치는 메모리셀의 출력이 증폭기에 입력되도록 구성되기 때문에, 메모리셀에 저장된 정보를 판독할 수 있다.
또한, 메모리셀은 메모리 기능 유닛의 메모리 기능과 게이트 절연막의 트랜지스터 동작 기능을 개별적으로 가지기 때문에, 메모리 기능을 저하시키지 않고, 게이트 절연막을 박막화하여 단채널 효과를 억제할 수 있다.
또한, 재기록에 의해 확산영역 사이에 흐르는 전류값이 EEPROM에 비해 훨씬 크게 변화한다. 그러므로, 반도체 메모리장치의 기록상태와 소거상태를 서로 용이하게 판별할 수 있어서, 신뢰성을 향상시킬 수 있다.
또한, 메모리셀 형성 공정은 통상의 트랜지스터 형성 공정과의 호환성이 매우 높다. 따라서, 비휘발성 메모리셀로서 종래의 플래시 메모리를 통상의 트랜지스터로서의 증폭기와 함께 형성함으로써 반도체 메모리장치를 구성하는 경우에 비해, 마스크의 수와 공정수를 크게 감소시킬 수 있다. 그러므로, 증폭기와 비휘발성 메모리셀을 동시에 장착한 칩의 수율이 향상되고, 비용이 절감되며, 저렴하고, 신뢰성이 높은 반도체 메모리장치를 얻을 수 있다.
또한, 반도체 메모리장치에 있어서, 상기 효과에 더해, 동일한 증폭기에 메모리셀 쌍의 출력이 입력되므로, 동일한 소자 구조를 가지는 2개의 메모리셀에 흐르는 전류들간의 차이를 검출할 수 있다. 그러므로, 판독동작의 신뢰성을 향상시킬 수 있다.
또한, 메모리셀 쌍의 게이트 전극이 워드선으로서 일체적으로 기능하고, 메모리셀 쌍이 게이트 전극의 양측에서 메모리 기능 유닛을 일체로 공유하는 경우에는, 게이트 전극을 접속시키는 배선을 간략화할 수 있고, 반도체 메모리장치의 집적도를 증가시킬 수 있으며, 메모리셀마다 메모리 기능 유닛을 분리할 필요가 없고, 제조공정을 간략화할 수 있다.
또한, 메모리셀이 메모리 기능 유닛에 축적된 전하량이 다른 제1 및 제2저장상태로 재기록될 수 있고, 판독시에, 메모리셀 쌍 중 한쪽이 제1저장상태이고 다른 쪽 메모리셀이 제2저장상태에서 동작하도록 하는 경우, 1개의 증폭기에 접속된 2개의 메모리셀에 서로 다른 정보가 저장된다. 따라서, 1개의 메모리셀과 외부 기준셀을 1개의 동작 증폭기에 접속하는 경우에 비해, 판독의 신뢰성이 높아진다. 판독속도를 향상시킬 수 있고, 판독전류값을 줄일 수 있다.
또한, 메모리셀에 있어서, 게이트 전극의 양측에 형성된 2개의 메모리 기능 유닛 각각을 메모리 기능 유닛에 축적된 전하량이 다른 제1 및 제2저장상태로 재기록할 수 있고, 판독시, 동일한 메모리셀에 속하는 2개의 메모리 기능 유닛의 저장상태가 동일하고, 메모리셀 쌍의 한쪽과 다른 쪽에 속하는 메모리 기능 유닛에 저장된 정보가 서로 다른 경우에는, 판독시에, 1개의 증폭기에 접속된 2개의 메모리셀의 한쪽 메모리 기능 유닛과 다른 쪽 메모리 기능 유닛의 저장상태가 동일하므로, 판독동작의 신뢰성을 더욱 향상시킬 수 있다.
또한, 복수의 메모리셀 쌍이 동일한 증폭기에 접속되고, 메모리셀 쌍은 다른 워드선에 접속되며, 1개의 워드선의 선택에 의해 소정 메모리셀 쌍의 출력이 증폭기에 입력되는 경우에는, 반도체 메모리장치의 집적도를 더욱 증가시킬 수 있다.
또한, 메모리셀에 1개 이상의 트랜지스터가 직렬로 접속되는 경우에는, 판독시에, 비선택 메모리셀의 오프상태 전류가 선택 메모리셀의 판독 전류에 부가되어, 판독동작의 마진이 감소된다는 문제점이 적어진다.
또한, 메모리 기능 유닛의 적어도 일부가 확산영역의 일부와 중첩하도록 형성되는 경우, 반도체 메모리장치의 판독속도를 충분히 고속으로 할 수 있다.
또한, 메모리 기능 유닛이 게이트 절연막의 표면과 거의 평행한 표면을 가지고 있고 전하를 유지하는 기능을 가지는 막을 포함하는 경우에는, 메모리셀의 메모리 효과의 편차를 감소시킬 수 있고, 반도체 메모리장치의 판독전류의 편차를 억제할 수 있다. 또한, 정보를 저장 및 유지하는 메모리셀의 특성변화를 줄일 수 있기 때문에, 반도체 메모리장치의 저장 및 유지특성을 향상시킬 수 있다.
또한, 전하를 유지하는 기능을 가지는 막이 게이트 전극의 측면과 거의 평행하게 배치된 경우에는, 메모리셀의 재기록 속도가 빨라진다. 따라서, 반도체 메모리장치의 재기록동작 속도가 빨라질 수 있다.
또한, 메모리 기능 유닛이 전하를 유지하는 기능을 가지는 막을 채널영역 또는 반도체층으로부터 분리하는 절연막을 가지고, 상기 절연막이 게이트 절연막보다 얇고 0.8㎚ 이상의 두께를 가지는 경우, 반도체 메모리장치의 기록동작 및 소거동작의 전압을 낮출 수 있거나 기록 및 소거동작을 고속으로 수행할 수 있다. 또한,메모리셀의 메모리 효과가 증대하기 때문에, 반도체 메모리장치의 판독속도를 고속으로 할 수 있다.
또한, 메모리 기능 유닛이, 전하를 유지하는 기능을 가지는 막을 채널영역 또는 반도체층으로부터 분리하는 절연막을 가지고, 이 절연막이 게이트 절연막보다 두껍고 20㎚ 이하의 두께를 가지는 경우, 메모리셀의 단채널 효과를 저하시키지 않고 유지특성을 향상시킬 수 있다. 따라서, 반도체 메모리장치의 집적도가 증가되는 경우에도, 충분한 저장 및 유지특성을 얻을 수 있다.
또한, 본 발명의 디스플레이장치는 반도체 메모리장치를 가지기 때문에, 예를 들면, 디스플레이 패널을 제조한 후에 표시의 편차를 보정하는 정보를 저장하기 위해 비휘발성 메모리셀을 이용할 수 있으므로, 디스플레이장치의 제품의 화질을 균일하게 할 수 있다. 또한, 메모리셀과 논리회로부 모두 형성하는 공정이 용이하므로, 제조비용을 억제할 수 있다. 따라서, 저렴하고 신뢰성이 있는 디스플레이장치를 얻을 수 있다.
또한, 본 발명의 전자기기, 특히, 휴대전자기기는 반도체 메모리장치를 가지고 있기 때문에, 메모리부와 논리회로부 모두 형성 공정이 용이하고, 전자기기의 동작속도를 향상시킬 수 있으며, 제조비용을 절감할 수 있어서, 저렴하고 신뢰성이 있는 디스플레이장치를 얻을 수 있다.
Claims (22)
- 게이트 절연막을 통해 반도체층상에 형성된 게이트 전극, 상기 게이트 전극 아래에 배치된 채널영역, 상기 채널영역의 양측에 배치되고, 상기 채널영역의 반대의 도전형을 가지는 확산영역, 및 상기 게이트 전극의 양측에 형성되고 전하를 유지하는 기능을 가지는 메모리 기능 유닛을 가지는 메모리셀; 및 증폭기를 포함하고,상기 메모리셀의 출력이 상기 증폭기에 입력되도록 상기 메모리셀과 상기 증폭기가 서로 접속되어 있는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 메모리셀에는 하나 이상의 트랜지스터가 직렬로 접속되는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 메모리 기능 유닛은 적어도 일부가 상기 확산영역의 일부와 중첩하도록 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 메모리 유닛은 전하를 유지하는 기능을 가지는 막을 포함하고, 상기 막의 표면은 게이트 절연막의 표면과 평행한 것을 특징으로 하는 반도체 메모리장치.
- 제4항에 있어서, 전하를 유지하는 기능을 가지는 상기 막은 상기 게이트 전극의 측면과 평행하게 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
- 제4항에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 가지는 상기 막을 상기 채널영역 또는 반도체층으로부터 분리하기 위한 절연막을 가지고 있고, 상기 절연막은 상기 게이트 절연막보다 얇고 0.8㎚ 이상의 두께를 가지는 것을 특징으로 하는 반도체 메모리장치.
- 제4항에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 가지는 상기 막을 상기 채널영역 또는 반도체층으로부터 분리하기 위한 절연막을 가지고 있고, 상기 절연막은 상기 게이트 절연막보다 두껍고 20㎚ 이하의 두께를 가지는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 따른 반도체 메모리장치를 구비하는 것을 특징으로 하는 디스플레이장치.
- 제1항에 따른 반도체 메모리장치를 구비하는 것을 특징으로 하는 휴대전자기기.
- 게이트 절연막을 통해 반도체층상에 형성된 게이트 전극, 상기 게이트 전극아래에 배치된 채널영역, 상기 채널영역의 양측에 배치되고, 상기 채널영역의 반대의 도전형을 가지는 확산영역, 및 상기 게이트 전극의 양측에 형성되고 전하를 유지하는 기능을 가지는 메모리 기능 유닛을 가지는 메모리셀; 및 증폭기를 포함하고, 상기 메모리셀은 쌍으로 되어 있고, 상기 메모리셀 쌍의 출력이 동일한 증폭기에 입력되는 것을 특징으로 하는 반도체 메모리장치.
- 제10항에 있어서, 상기 메모리셀 쌍의 상기 게이트 전극은 워드선으로서 일체적으로 기능하고, 상기 메모리셀 쌍은 상기 게이트 전극의 양측에서 상기 메모리 기능 유닛을 일체적으로 공유하는 것을 특징으로 하는 반도체 메모리장치.
- 제10항에 있어서, 상기 메모리셀은 상기 메모리 기능 유닛에 축적된 전하량이 다른 제1저장상태와 제2저장상태로 재기록할 수 있고, 판독시에 있어서, 상기 메모리셀 쌍의 한쪽이 상기 제1저장상태이면 다른 쪽의 상기 메모리셀이 상기 제2저장상태에서 동작하도록 하는 것을 특징으로 하는 반도체 메모리장치.
- 제10항에 있어서, 상기 메모리셀은 게이트 전극의 양측에 형성된 2개의 메모리 기능 유닛에 각각 축적된 전하량이 다른 제1저장상태와 제2저장상태로 재기록할 수 있고, 판독시에 있어서, 동일한 상기 메모리셀에 속하는 상기 2개의 메모리 기능 유닛의 저장상태가 동일하고, 상기 메모리셀 쌍의 한쪽과 다른 쪽에 속하는 메모리 기능 유닛에 저장된 정보가 서로 다른 것을 특징으로 하는 반도체 메모리장치.
- 제10항에 있어서, 복수의 메모리셀 쌍이 동일한 증폭기에 접속되고, 상기 메모리셀 쌍은 다른 워드선에 접속되며, 1개의 워드선의 선택에 의해 소정의 메모리셀 쌍의 출력이 상기 증폭기에 입력되는 것을 특징으로 하는 반도체 메모리장치.
- 제10항에 있어서, 상기 메모리셀에는 하나 이상의 트랜지스터가 직렬로 접속되는 것을 특징으로 하는 반도체 메모리장치.
- 제10항에 있어서, 상기 메모리 기능 유닛은 적어도 일부가 상기 확산영역의 일부와 중첩하도록 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
- 제10항에 있어서, 상기 메모리 유닛은 전하를 유지하는 기능을 가지는 막을 포함하고 상기 막의 표면은 게이트 절연막의 표면과 평행한 것을 특징으로 하는 반도체 메모리장치.
- 제17항에 있어서, 전하를 유지하는 기능을 가지는 상기 막은 상기 게이트 전극의 측면과 평행하게 배치되어 있는 것을 특징으로 하는 반도체 메모리장치.
- 제17항에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 가지는상기 막을 상기 채널영역 또는 반도체층으로부터 분리하기 위한 절연막을 가지고 있고, 상기 절연막은 상기 게이트 절연막보다 얇고 0.8㎚ 이상의 두께를 가지는 것을 특징으로 하는 반도체 메모리장치.
- 제17항에 있어서, 상기 메모리 기능 유닛은 전하를 유지하는 기능을 가지는 상기 막을 상기 채널영역 또는 반도체층으로부터 분리하기 위한 절연막을 가지고 있고, 상기 절연막은 상기 게이트 절연막보다 두껍고 20㎚ 이하의 두께를 가지는 것을 특징으로 하는 반도체 메모리장치.
- 제10항에 따른 반도체 메모리장치를 구비하는 것을 특징으로 하는 디스플레이장치.
- 제10항에 따른 반도체 메모리장치를 구비하는 것을 특징으로 하는 휴대전자기기.
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