KR0183377B1 - 비휘발성 메모리 - Google Patents
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Abstract
비휘발성 메모리는 (A)(a) 행과 열을 형성하도록 배치된 메모리 셀(32)로서, 각각 통상 부동 게이트를 갖는 제1 및 제2 트랜지스터(T1,T2)를 갖게 되는 상기 메모리 셀(32)과, (b) 제1 및 제2 게이트 라인(GL1j,GL2i)으로서, 각각이 행과 열 각각에 배치된 메모리 셀(32)의 제1 및 제2 트랜지스터(T1,T2)의 게이트에 접속되는 제1 및 제2 게이트 라인(GL1j,GL2i)과, (c) 제1 및 제2 드레인 라인(DL1i,DL2j)으로서, 각각 열과 행 각각에 배치된 메모리 셀(32)의 제1 및 제2 트랜지스터(T1,T2)의 각 드레인에 접속되는 상기 제1 및 제2 드레인 라인(DL1i,DL2j), 및 (d) 각각 제1 및 제2 트랜지스터(T1,T2)의 소스에 접속되는 소스 라인(SL)을 포함하는 셀 어레이(31)와, (B) 제1 입력 신호에 따라 각각의 제1 게이트 라인에 제1 및 제2 전압을 공급하는 제1 전압 공급기(34)와, (C) 제1 드레인 라인(DL1i)을 통하여 흐르는 전류를 검출하고 또한 제1 출력 신호를 전송하는 검출기(35)와, (D) 제2 입력 신호에 따라서 각각의 제2 게이트 라인(GL2i)에 제1 또는 제2 전압을 공급하는 제2 전압 공급기(36), 및 (E) 제2 드레인 라인(DL2j)을 통하여 흐르는 전류를 검출하고, 또한 제2 출력 신호를 송신하는 검출기(37)를 포함한다. 비휘발성 메모리는 직교 메모리 및 내용 어드레스 메모리의 기능을 가질 수 있다. 부가하여, 메모리 셀을 두 트랜지스터로 구성할 수 있으므로, 비휘발성 메모리는 소형화와 큰 용량의 커패시턴스 및 저전력 소비의 이점을 제공한다.
Description
제1도는 종래의 비휘발성 메모리의 블럭도.
제2a도는 직교 메모리 기능을 갖는 종래 휘발성 메모리의 블럭도.
제2b도는 및 제2a도에 설명된 휘발성 메모리에 이용된 메모리 셀의 확장된 회로도.
제3도는 종래 직교 메모리 셀의 부분 블럭도.
제4a도는 내용 어드레스 메모리 기능을 갖는 종래 휘발성 메모리의 블럭도.
제4b도는 제4a도에 설명된 휘발성 메모리에 이용된 메모리 셀의 확장된 회로도.
제5도는 본 발명의 제1실시예에 따른 비휘발성 메모리의 블럭도.
제6a도 내지 제6c도는 제1실시예 변형에 이용되는 메모리 셀의 부분 블럭도.
제7도는 본 발명의 제2실시예에 따른 비휘발성 메모리의 블럭도.
제8도는 본 발명의 제3실시예에 따른 비휘발성 메모리의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 셀 트랜지스터
3 : 열 어드레스 버퍼 회로 4 : 행 어드레스 버퍼 회로
5 : 행 디코더 6 : 소스 전압 스위칭 회로
7 : 열 디코더 8 : 기록/판독 회로
9 : 전압 스위칭 회로
[발명의 분야]
본 발명은 비휘발성 메모리, 특히 직교 메모리 또는 내용 어드레스 메모리 기능을 갖는 부동(floating) 게이트 트랜지스터형 비휘발성 메모리에 관한 것이다.
[관련기술의 설명]
UVEPROM(Ultra Violet Erasable Programmble Read Only Memory) 및 플래쉬형 EEPROM(Electrically Erasable Programmble Read Only Memory)과 같은 부동 게이트 트랜지스터형 비휘발성 메모리에 있어서, 메모리에 데이타를 전기적으로 기록하는 것이 가능하다. 특히, 플래쉬형 EEPROM의 데이타를 전기적으로 소거하는 것이 가능하다.
그런한 메모리에 사용되는 각각의 메모리 셀은 소스, 드레인, 제어 게이트 및 부동 게이트를 갖춘 셀 트랜지스터로 구성된다. 이렇게 구성된 셀 트랜지스터는 임계 전압이 부동 게이트에 축적된 전하량에 따라 변화된다는 사실을 활용하여 그곳에 데이타를 저장한다. 메모리 셀에 저장된 데이타를 판독할 경우, 저장된 데이타의 내용은 판독 전압이 그 제어 게이트에 공급될때 셀 트랜지스터의 드레인과 소스 사이에 전류가 흐르는지의 여부에 의존하여 판단된다. 한편, 데이타를 기록하거나 소거하는데 있어서는, 판독 전압보다는 높은 전압이 공급되어 셀 트랜지스터 형성되는 기판과 부동 게이트 사이에 전하가 이동되게 하여 부동 게이트에 누적될 전하량을 제어하게 한다.
제1도는 플래쉬형 EEPROM으로 구성된 종래의 비휘발성 메모리의 개념적 블럭도이다.
설명된 비휘발성 메모리는 메모리 셀 어레이(1)를 구비한다. 이러한 메모리 셀 어레이(1)는 행열로 배치된 다수의 메모리 셀 트랜지스터(2)를 포함한다. 메모리 셀 트랜지스터(2) 각각은 부동 게이트를 갖는다. 셀 어레이(1)는 또한 메모리 셀(2)의 행 각각과 조합되는 다수의 게이트 라인 GL를 가지며, 게이트 라인 GL 각각은 조합된 행에 배치된 셀 트랜지스터(2)의 제어 게이트와 전기적 접속 상태에 있다. 또한, 셀 트랜지스터(2)의 열 각각과 조합된 다수의 드레인 라인 DL이 배치되며, 드레인 라인 DL 각각은 조합된 열에 배치된 셀 트랜지스터(2)의 드레인과 전기적 접속 상태에 있다. 다수의 소스 라인 SL은 행렬로 배치된 메모리 셀 각각의 트랜지스터의 소스와 전기적 접속 상태에 있다.
비휘발성 메모리는 또한 열 어드레스 버퍼 회로(3), 행 어드레스 버퍼 회로(4), 행 디코더(5), 소스 전압 스위칭 회로(6), 열 디코더(7), 기록/판독 회로(8), 및 전압 스위칭 회로(9)를 포함한다. 열 어드레스 버퍼 회로(3) 및 행 어드레스 버퍼 회로(4)는 외부 장치(도시되지 않음)로부터 열 어드레스 신호 ADC 및 행 어드레스 신호 ADr를 각각 수신하며, 이들을 축적 및 전송한다. 행 디코더(5)는 소거 신호 EE가 활동 레벨 상태에 있는 소거 동작시에 접지 전위를 셀 어레이(1)의 게이트 라인 GL 모두에 공급한다. 기록 및 판독 동작과 같은 소거 동작과는 다은 동작시에는, 행 디코더(5)는 행 어드레스 버퍼 회로(4)로부터 전송된 행 어드레스 신호 ADr 에 따라 게이트 라인 GL 중 한 라인을 선택하며, 선택 전압을 선택된 게이트 라인으로 공급한다. 선택 전압은 기록 동작중에는 통상 12V이고, 판독 동작중에는 5V정도이다. 소스 전압 스위칭 회로(6)는 통상 12V인 소거용 전압을 소거 동작시에 소스 라인 SL로 공급하며, 소거 동작과는 다른 동작중에는 소스 라인 SL에 접지 전압을 공급한다. 열 디코더(7)는 열 어드레스 버퍼 회로(3)로부터 전송된 열 어드레스 신호 ADc에 따라 드레인 라인 DL 중 한 라인을 선택한다. 기록/판독 회로(8)는 판독 동작시에 선택된 드레인 라인 DL로 통상 1V인 바이어스 전압을 공급하며 기록 동작시 그에 수신된 데이타 Di에 상당하는 통상 6V인 기록용 전압을 공급한다. 기록/판독 회로(8)는 또한 선택된 드레인 라인 DL를 통해 흐르는 전류에 응답하는 전압 레벨을 검출하며, 검출된 전압 레벨을 증폭하고 출력 Do를 발생한다. 그 전압은 기록/판독 회로(8) 및 열 디코더(7)와, 행 디코더(5) 각각을 통하여 드레인 라인 DL 및 게이트 라인 GL 로 공급된다.
메모리 셀(2)에 저장된 데이타의 판독은 다음과 같이 실행된다. 먼저, 소스 라인 SL이 그라운드 된다. 다음에, 행 디코더(5)가 선택 게이트 라인으로 공급 전압을 공급하고 접지 전압을 비선택 게이트 라인에 공급한다. 열 디코더(7)는 드레인 라인 DL 중 한 라인을 선택하며, 기록/판독 회로(8)는 이렇게 선택된 드레인 라인 DL을 통해 흐르는 전류를 검출하고, 그에 따라 실행되는 메모리 셀에 저장된 데이타를 판독한다. 일반적으로, 논리 1은 전류가 검출될때로 저장되며, 논리 0은 전류가 검출되지 않을때를 지정한다.
메모리 셀(2)에 대한 데이타 기록은 다음과 같이 수행된다. 행 디코더(5)는 게이트 라인 GL 중 한 라인을 선택하며, 선택된 게이트 라인 GL로 대략 12V를 공급한다. 기록/판독 회로(8)는 드레인 라인 DL로 대략 6V를 공급한다. 이와 같이, 핫 일렉트론이 셀 트랜지스터(2)의 부동 게이트에 주입된다. 이로서, 데이타 기록 동작이 완료된다. 약 7V인 메모리 셀 트랜지스터의 임계 전압은 판독 동작시 발생되는 게이트 전압보다 높게 된다.
소거 동작은 접지 전압을 모두 게이트 라인 GL에 공급하고 또한 일반적으로 약 12V인 높은 전압을 소스 라인 SL로 공급하여 그에 따라 터널 효과에 셀 어레이(1)의 모든 메모리 셀 트랜지스터의 부동 게이트로부터 전자를 소스로 뽑아냄으로써 수행된다. 메모리 셀 트랜지스터의 임계 전압은 판독 동작시 발생될 게이트 전압보다 아래로 떨어진다.
이와 같이 구성된 플래쉬형 메모리는 영상 비트 맵과 문자 폰트와 같이 2차원 데이타가 행렬로 배치되는 영상처리장치에 종종 이용되고 행 방향으로 연속하여 위치된 데이타는 한 단위로 간주된다. 열 방향으로 위치된 그러한 다수의 단위들은 영상처리장치에 저장된다. 영상 비트 맵 또는 문자 폰트의 옆 방향 회전(lateral turning)이 수행되는 경우, 행 방향으로 연속하여 위치된 데이타가 한 단위로 간주되는 영상처리장치에 저장된 데이타가 열 방향으로 연속하여 위치된 그러한 데이타가 한 단위로 되는 바처럼 판독된다. 상기 언급된 동작이 고속으로 실행될 수 있는 기능을 갖는 메모리를 직교 메모리라 칭한다.
제2(a)도 및 제2(b)도는 직교 메모리 기능을 갖는 종래의 휘발성 메모리의 블럭도를 나타낸다.
도시된 휘발성 메모리는 셀 어레이(11)를 구비한다. 이러한 셀 어레이(11)는 행렬로 배치된 다수의 메모리 셀(12)을 포함한다. 각각의 메모리 셀(12)은 제2(b)도에 도시된 바와 같이 트랜지스터 Q1 내지 Q8를 갖는다. 메모리 셀(12)의 각각의 행과 조합하여 다수의 제1워드 라인 WL1j(j는 1 내지 m을 포괄하는 정수를 나타낸다)이 배치되고, 제1 워드 라인 WL1j 각각은 조합된 행에 배치된 메모리 셀의 제1 선택 단자와 전기적으로 접속 상태에 있다. 여기에서, 제1 선택 단자는 트랜지스터 Q5 및 Q6의 게이트를 나타낸다. 또한, 메모리 셀(12)의 각 열과 조합하여 다수의 제1 비트 라인 BL1ia 및 BL1ib(i는 1 내지 n을 포괄하는 정수를 나타낸다)가 배치되고, 각각의 제1 비트 라인 BL1ia 및 BL1ib는 조합된 열에 배치된 메모리 셀(12)의 제1 데이타 단자와 전기적으로 접속 상태에 있다. 여기에서, 제1 데이타 단자는 트랜지스터 Q5 및 Q6의 드레인을 나타낸다. 또한, 메모리 셀(12)의 각 열과 조합하여 다수의 제2 워드 라인 WL2i가 배치되며, 각각의 제2 워드 라인 WL2i는 조합된 열에 배치된 메모리 셀(12)의 제2 선택 단자와 전기적으로 접속 상태에 있다. 여기에서, 제2 선택 단자는 트랜지스터 Q7 및 Q8의 게이트를 나타낸다. 또한, 메모리 셀(12)의 각 행과 조합하여 다수의 제2 비트 라인 BL2ja 및 BL2jb가 배치되며, 각각의 제2 비트 라인 BL2ja 및 BL2jb는 조합된 행에 배치된 메모리 셀(12)의 제2 데이타 단자와 전기적으로 접속 상태에 있다. 여기에서, 제2 데이타 단자는 트랜지스터 Q7 및 Q8의 드레인을 나타낸다.
휘발성 메모리는 또한 열 어드레스 버퍼 회로(13), 행 어드레스 버퍼 회로(14), 행 디코더(15), 열 디코더(17), 행 기록/판독 회로(18) 및, 열 기록/판독 회로(19)를 더 포함한다. 열 어드레스 버퍼 회로(13) 및 행 어드레스 버퍼 회로(14)는 주변 장치(도시되지 않음)로부터 열 어드레스 신호 ADc 및 행 어드레스 신호 ADr 각각을 수신하고 이들을 축적하여 이를 전송한다. 행 디코더(15)는 행 어드레스 버퍼 회로(14)로부터 전송된 행 어드레스 신호 ADr에 따라 제1 워드 라인 WL1j 중 한 라인을 선택한다. 열 디코더(17)는 열 어드레스 버퍼 회로(13)로부터 전송된 열 어드레스 신호 ADc에 따라 제2 워드 라인 WL2i 중 한 라인을 선택한다. 행 판독 신호가 활동 레벨중에 있는 행 판독 동작시 행 기록/판독 회로(18)는 제1 비트 라인 BLia 및 BL1ib를 통해 나타나는 신호에 따라 행 디코더(15)에 의해 선택된 제1 워드 라인 WL1j에 연결된 메모리 셀(12)에 저장된 데이타를 검출하고, 이렇게 검출된 데이타를 증폭하여 증폭된 데이타를 출력 Do1으로서 전송된다. 행 기록 신호가 활동 레벨에 있는 행 기록 동작시, 행 기록/판독 회로(18)는 제1 비트 라인 BL1ia 및 BL1ib에 입력 데이타 Di1에 상응하는 행 기록 신호를 제공한다. 열 기록/판독 회로(19)는 제2 비트 라인 BL2ja 및 BL2jb를 통해 나타나는 신호에 따라 열 디코더(17)에 의해 선택된 제2 워드 라인 WL2i에 접속된 메모리 셀(12)에 저장된 데이타를 검출하며, 이렇게 검출된 데이타를 증폭하여 증폭된 데이타를 출력 Do2로서 전송한다. 열 기록 신호가 활동 레벨중인 열 기록 동작시, 열 기록/판독 회로(19)는 제2 비트 라인 BL2ja 및 BL2jb로 입력 데이타 Di2에 상응하는 열 기록 신호를 제공한다.
이러한 직교 메모리에서, 행 방향의 판독 또는 기록 데이타는 행 디코더(15) 및 행 기록/판독 회로(18)에 의해서 실행될 수 있다. 유사하게, 열 방향의 판독 또는 기록 데이타는 열 디코더(17) 및 열 기록/판독 회로(19)에 의해서 실행될 수 있다.
직교 메모리의 또다른 샘플이 아끼오 쿠꾸부, 미노루 코로다 및 타쯔미 푸루야에 의해, 1986, IFIP, pp 165-174 직교 메모리 -A Step Toward Realization of Large Capacity Associative Memory에 제안되었다. 제3도는 네개의 전달 게이트를 갖는 플립플롭 회로를 구성하는 메모리 셀을 설명한다. 종래의 정적 RAM과 비교하여, 두 전달 게이트 Q6및 Q8이 워드 라인을 구동하도록 비트 슬라이스 액세스에 대해 부가된다. 이들은 전달 게이트 Q5 및 Q7과 쌍을 이루며, 플립플롭 회로에 연결된다. Q7의 게이트는 워드 라인(1)과 쌍을 이룬 워드 라인(0)에 연결된다. 이것은 직교 제어를 가능하게 한다.
비트 슬라이드 액세스에서, 비트 라인(0) 및 (1)은 하이로 활성되며, 전달 게이트 Q6 및 Q8은 턴온된다. 셀 상태가 A는 하이로 B는 로우로 유지될때, 워드 라인(1)은 전달 게이트 Q6을 거쳐 하이로 활성된다. 전달 게이트 Q5 역시 워드 라인(1)의 활성에 의해 턴온된다. 그럼에도 셀 상태는 A가 이미 하이임으로 영향을 받지 않는다, 워드 라인(0)은 B가 로우임으로 전달 게이트 Q8을 거쳐 하이로 활성되지 않는다. 이와 같이 전달 게이트 Q7은 턴온되지 않으며, 셀 상태는 영향을 받지 않게 된다.
워드 슬라이스 액세스에서, 워드 라인(0) 및 (1)은 하이로 활성되며 전달 게이트 Q5 및 Q7은 턴온된다. 메모리의 동작은 비트 슬라이스 액세스와 동일한 방법으로 처리된다.
상기 언급된 바와 같이, 직교 메모리는 행렬 배치된 판독 및 기록 동작을 행렬 방향 모두에서 고속으로 수행할 수 있으며, 그에 따라 영상 비트 맵 또는 문자 폰트의 옆 방향 회전과 같은 여러 동작에 대해 아주 유용하다.
데이타 베이스 처리장치와 같은 디바이스의 사용에 적합한 또다른 메모리 형태로는 내용 어드레스 메모리가 있다. 내용 어드레스 메모리는 검색될 주어진 워드와 메모리에 저장된 다수 워드의 집합적 비교를 수행하는 기능을 갖는다. 내용 어드레스 메모리는 주어진 데이타와 기억된 데이터와의 고속의 비교를 수행할 수 있는 캐쉬 메모리의 우선 변환 참조 버퍼(TLB)에 적용할 수 있다.
제4(a)도는 내용 어드레스 메모리의 기능을 갖는 종래 휘발성 메모리의 블럭도이다. 제4(b)도는 메모리 셀을 나타내는 확장된 도면이다.
도시된 휘발성 메모리는 셀 어레이(21)를 구비한다. 이러한 셀 어레이(21)는 행렬로 배치된 다수의 메모리 셀(22)을 포함한다. 각각의 메모리 셀(22)은 제4(b)도에 도시된 바와 같이 트랜지스터 Q1 내지 Q10를 갖는다. 메모리 셀(22)의 각각의 항과 조합하여 다수의 워드 라인 WL1j가 배치되고, 워드 라인 WL1j 각각은 조합된 행에 배치된 메모리 셀(22)의 제1 선택 단자와 전기적으로 접속 상태에 있다. 여기에서, 선택 단자는 트랜지스터 Q5 및 Q6의 게이트를 나타낸다. 또한, 메모리 셀(22)의 각 열과 조합하여 다수의 비트 라인 BL1ia 및 BL1ib가 배치되고, 각각의 비트 라인 BL1ia 및 BL1ib는 조합된 열에 배치된 메모리 셀(22)의 데이타 단자와 전기적으로 접속상태에 있다. 여기에서, 데이타 단자는 트랜지스터 Q5 및 Q6의 드레인을 나타낸다. 또한, 메모리 셀(22)의 각 열과 조합하여 다수의 검색 라인 ILia 및 ILib가 배치되며, 각각의 검색 라인 ILia 및 ILib는 조합된 열에 배치된 메모리 셀(22)의 선택단자와 전기적으로 접속 상태에 있다. 여기에서, 선택 단자는 트랜지스터 Q9 및 Q10의 게이트를 나타낸다. 또한, 메모리 셀(22)의 각 행과 조합하여 다수의 일치 라인 MLj가 배치되며, 각각의 일치 라인 MLj는 조합된 행에 배치된 메모리 셀(22)의 일치 단자와 전기적으로 접속 상태에 있다. 여기에서, 일치 단자는 트랜지스터 Q7 및 Q8의 드레인을 나탄낸다.
휘발성 메모리는 또한 행 어드레스 버퍼 회로(23), 행 디코더(24), 기록/판독 회로(25), 검색 데이타 레지스터(26) 및 일치 판정 회로(27)를 더 포함한다. 행 어드레스 버퍼 회로(23)는 주변 장치(도시되지 않음)로부터 어드레스 신호 AD를 수신하고 이들을 축적하여 이를 전송한다. 행 디코더(24)는 행 어드레스 버퍼 회로(23)로부터 전송된 어드레스 신호 AD에 따라 워드 라인 WL1j중 한 라인을 선택한다. 판독 신호가 활동 레벨중에 있는 판독 동작시 기록/판독 회로(25)는 비트 라인 BL1ia 및 BL1ib를 통해 나타나는 신호에 따라 행 디코더(24)에 의해 선택된 워드 라인 WL1j에 연결된 메모리 셀(22)에 저장된 데이타를 검출하고, 이렇게 검출된 데이타를 증폭하여 증폭된 데이타를 출력 Do로서 전송된다. 기록 신호가 활동 레벨에 있는 기록 동작시, 기록/판독 회로(25)는 비트 라인 BL1ia 및 BL1ib에 입력 데이타 Di에 상응하는 기록 신호를 제공한다. 검색 데이타 레지스터(26)는 외부로부터 송신된 검색 데이타 SD를 축적하며, 검색 신호가 활동 레벨중에 있는 검색 동작시, 검색 데이타 레지스터(26)는 검색 라인 ILia 및 ILib로 검색 데이타 SD에 상응하는 검색 신호를 제공한다. 검색 동작시, 일치 판정 회로(27)는 일치 라인 ML 각각에 연결된 메모리 셀(22)에 기억된 데이타가 일치 라인 MLj를 통해 송신된 신호에 따라서 검색 데이타 SD와 일치하는지를 판정한다. 일치 판정 회로(27)는 결과를 증폭하여 출력 MD로서 제공한다.
이러한 휘발성 메모리에서, 워드 라인 WL1j중 한 라인에 연결된 메모리 셀에 저장된 데이타는 한 워드로서 처리된다. 행 디코더(24) 및 기록/판독 회로(25)는 데이타를 워드씩 판독 및 기록하는 것을 가능하게 하도록 협력된다. 부가하여, 검색 데이타 레지스터(26) 및 일치 판정 회로(27)는 모든 워드를 병렬로 주어진 워드가 검색 데이타 SD와 일치하는지를 검색하는 것을 가능하게 하도록 협력된다.
하지만, 이들 메모리는 휘발성이며, 메모리에 저장된 데이타는 전원 공급의 턴 오프에 의해서 소거 되어진다. 따라서, 하드 디스크와 같은 비휘발성 장치에 저장 데이타를 이동시키고 전원 공급이 다시 턴온될때 이들을 휘발성 메모리로 다시 기록하는 복잡한 동작이 전원 공급 턴오프시 필요하게 된다. 이들 휘발성 메모리는 실제로 메모리 셀의 트랜지스터 Q1및 Q2와 같은 부동 게이트 트랜지스터를 사용함으로써 비휘발성 메모리로 변경될 수 있지만, 한 메모리 셀에 대해 여덟개의 직교 메모리 또는 열개의 내용 어드레스 메모리를 사용해야 되며 이는 소형의 크기와 큰 커패시턴스 그리고 보다 낮은 전력 소비를 얻은 것은 아주 어렵게 된다.
한편, 보다 앞서 언급된 부동 게이트 트랜지스터형 비휘발성 메모리에서는, 한 메모리 셀이 한 부동 게이트 트랜지스터로 구성되므로, 소형의 크기와 큰 커패시턴스 그리고 보다 낮은 전력 소비를 얻는 것이 가능하게 된다. 하지만 이러한 비휘발성 메모리 구조는 선택 단자, 데이타 단자, 검색 단자 및 일치 단자와 같은 네개의 단자가 한 메모리 셀에 요구되는 내용 어드레스 메모리 및 직교 메모리의 기능을 수행할 수 없다.
설명된 바와 같이, 종래의 부동 게이트 트랜지스터형 비휠발성 메모리는 한 메모리 셀이 한 부동 게이트 트랜지스터로 구성되므로 소형 크기와 큰 커패시턴스 그리고 보다 낮은 전력 소비를 얻을 수 있게 하는 이점을 가지지만, 역시, 선택 단자, 데이타 단자, 검색 단자 및 일치 단자와 같은 네개의 단자가 한 메모리 셀에 요구되는 내용 어드레스 메모리 및 직교 메모리의 기능을 실행할 수 없는 단점을 갖고 있다. 직교 메모리 및 내용 어드레스 메모리 기능을 갖는 종래의 메모리는 메모리가 휘발성이므로 저장된 데이타를 또다른 매체로 이동하고 이들을 다시 기록하는 복잡한 동작을 실행해야만 한다. 비록 문제의 휘발성 메모리가 부동 게이트 트랜지스터를 메모리 셀의 원래 이용된 트랜지스터로 대체함으로써 비휘발성 메모리로 변경될 수 있다하더라도, 한 메모리 셀에 대해 다수의 트랜지스터를 사용해야 하는 필요성이 있게 되어, 메모리의 소형화와 대용량 커패시턴스 및 보다 낮은 전력 소비를 얻는 것이 아주 어렵게 된다.
[발명의 요약]
종래 메모리의 앞서 언급된 문제점에 비추어, 본 발명의 목적은 직교 메모리 및 내용 어드레스 메모리 기능을 가지며, 메모리의 소형화와 대용량 커패시턴스 및 보다 낮은 전력 소비를 가능하게 하는 비휘발성 메모리를 제공하는 것이다.
본 발명은, (A)(a) 행렬의 형태로 배치된 다수의 메모리 셀로서, 매모리 셀 각각은 통상 부동 게이트를 갖는 제1 및 제2 트랜지스터를 가지며, 부동 게이트에 축적된 전하량에 따라서 데이타를 저장하는 상기 다수 메모리 셀과, (b) 다수의 메모리 셀의 각 행과 조합하는 다수의 제1 게이트 라인으로서, 다수의 제1 게이트 라인 각각은 조합된 행에 배치된 메모리 셀의 제1 트랜지스터의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제1 게이트 라인, (c) 다수의 메모리 셀의 각 열과 조합하는 다수의 제1 드레인 라인으로서, 다수의 제1 드레인 라인 각각은 조합된 열에 배치된 메모리 셀의 제1 트랜지스터의 드레인과 전기적으로 접속 상태에 있게 되는 상기 다수 제1 드레인 라인과, (d) 다수의 메모리 셀의 각 열과 조합하는 다수의 제2 게이트 라인으로서, 다수의 제2 게이트 라인 각각은 조합된 열에 배치된 메모리 셀의 제2 트랜지스터의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제2 게이트 라인과, (e) 다수의 메모리 셀의 각 행과 조합하는 다수의 제2 드레인 라인으로서, 다수의 제2 드레인 라인 각각은 조합된 행에 배치된 메모리 셀의 제2 트랜지스터의 드레인과 전기적으로 접속 상태에 있게 되는 상기 제2 드레인 라인, 및 (f)다수의 소스 라인으로서, 메모리 셀 각각의 제1 및 제2 트랜지스터의 소스와 각각 전기적으로 접속 상태에 있는 상기 다수 소스 라인을 갖는 셀 어레이와, (B) 제1 게이트 수신 신호에 따라서 제1 게이트 라인 각각에 선택 전압 및 비선택 전압중 한 전압을 공급하는 제1 전압 공급 회로와, (C) 다수의 제1 드레인 라인을 통하여 흐르는 전류를 검출하고 상응하는 제1 드레인 전류 신호를 전송하는 제1 전류 검출 회로와, (D) 제2 게이트 수신 신호에 따라서 제2 게이트 라인 각각에 선택 전압 및 비선택 전압중 한 전압을 공급하는 제2 전압 공급 회로, 및 (E) 다수의 제2 드레인 라인을 통하여 흐르는 전류를 검출하고 상응하는 제2 드레인 전류 신호를 전송하는 제2 전류 검출 회로를 포함하는 비휘발성 메모리를 제공한다.
본 발명은 또한, (A)(a) 행렬의 형태로 배치된 다수의 메모리 셀로서, 메모리 셀 각각은 통상 부동 게이트를 갖는 제1 및 제2 트랜지스터를 가지며, 부동 게이트에 축적된 전하량에 따라서 데이타를 저장하는 상기 다수 메모리 셀과, (b) 다수의 메모리 셀의 각 행과 조합하는 다수의 제1 게이트 라인으로서, 다수의 제1 게이트 라인 각각은 조합된 행에 배치된 메모리 셀의 제1 트랜지스터의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제1 게이트 라인, (c) 다수의 메모리 셀의 각 열과 조합하는 다수의 제1 드레인 라인으로서, 다수의 제1 드레인 라인 각각은 조합된 열에 배치된 메모리 셀의 제1 트랜지스터의 드레인과 전기적으로 접속 상태에 있게 되는 상기 다수 제1 드레인 라인과, (d) 다수의 메모리 셀의 각 열과 조합하는 다수의 제2 게이트 라인으로서, 다수의 제2 게이트 라인 각각은 조합된 열에 배치된 메모리 셀의 제2 트랜지스터의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제2 게이트 라인과, (e) 다수의 메모리 셀의 각 행과 조합하는 다수의 제2 드레인 라인으로서, 다수의 제2 드레인 라인 각각은 조합된 행에 배치된 메모리 셀의 제2 트랜지스터의 드레인과 전기적으로 접속 상태에 있게 되는 상기 제2 드레인 라인, 및 (f) 다수의 소스 라인으로서, 메모리 셀 각각의 제1 및 제2 트랜지스터의 소스와 각각 전기적으로 접속 상태에 있는 상기 다수 소스 라인을 갖는 셀 어레이와, (B) 행 판동 동작시, 제1 게이트 수신 신호에 포함된 행 어드레스 신호에 따라서 다수의 제1 게이트 라인중 한 라인에 선택 전압을 공급하는 제1 전압 공급 회로와, (C) 행 판독 동작시, 다수의 제1 드레인 라인을 통하여 흐르는 전류를 검출하는 행 판독 회로와, (D) 열 판독 동작시, 제2 게이트 수신 신호에 포함된 열 어드레스 신호에 따라서 다수의 제2 게이트 라인중 한 라인에 선택 전압을 공급하는 제2 전압 공급 회로, 및 (E) 열 판독 동작시, 다수의 제2 드레인 라인을 통하여 흐르는 전류를 검출하는 열 판독 회로를 포함하는 비휘발성 메모리를 제공한다.
본 발명은 또한, (A)(a) 행렬의 형태로 배치된 다수의 메모리 셀로서, 메모리 셀 각각은 통상 부동 게이트를 갖는 제1 및 제2 트랜지스터를 가지며, 부동 게이트에 축적된 전하량에 따라서 데이타를 저장하는 상기 다수 메모리 셀과, (b) 다수의 메모리 셀의 각 행과 조합하는 다수의 제1 게이트 라인으로서, 다수의 제1 게이트 라인 각각은 조합된 행에 배치된 메모리 셀의 제1 트랜지스터의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제1 게이트 라인, (c) 다수의 메모리 셀의 각 열과 조합하는 다수의 제1드레인 라인으로서, 다수의 제1 드레인 라인 각각은 조합된 열에 배치된 메모리 셀의 제1 트랜지스터의 드레인과 전기적으로 접속 상태에 있게 되는 상기 다수 제1 드레인 라인과, (d) 다수의 메모리 셀의 각 열과 조합하는 다수의 제2 게이트 라인으로서, 다수의 제2 게이트 라인 각각은 조합된 열에 배치된 메모리 셀의 제2 트랜지스터의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제2 게이트 라인과, (e) 다수의 메모리 셀의 각 행과 조합하는 다수의 제2 드레인 라인으로서, 다수의 제2 드레인 라인 각각은 조합된 행에 배치된 메모리 셀의 제2 트랜지스터의 드레인과 전기적으로 접속 상태에 있게 되는 상기 제2 드레인 라인, 및 (f) 다수의 소스 라인으로서, 메모리 셀 각각의 제1 및 제2 트랜지스터의 소스와 각각 전기적으로 접속 상태에 있는 상기 다수 소스 라인을 갖는 셀 어레이와, (B)행 판독 동작시, 제1 게이트 수신 신호에 포함된 행 어드레스 신호에 따라서 다수의 제1 게이트 라인중 한 라인에 선택 전압을 공급하는 전압 공급 회로와, (C) 행 판독 동작시, 다수의 제1 드레인 라인을 통하여 흐르는 전류를 검출하는 행 판독 회로와, (D) 검색 동작시, 제2 게이트 수신 신호에 포함된 검색 데이타에 따라서 다수의 제2 게이트 라인 각각에 선택 전압 및 비선택 전압중 한 전압을 공급하는 검색 데이타 설정 회로, 및 (E) 검색 동작시, 다수의 제2 드레인 라인을 통하여 흐르는 전류를 검출하는 일치 결정 회로를 포함하는 비휘발성 메모리를 제공한다.
본 발명은 또한, (A)(a) 행 및 열을 형성하도록 배치된 다수의 메모리 장치로서, 메모리 장치 각각은 통상 부동 게이트를 갖는 제1 및 제2 트랜지스터를 가지며, 데이타를 저장하는 상기 다수 메모리 장치와, (b) 다수의 제1 게이트 라인으로서, 다수의 제1 게이트 라인 각각은 각각의 행에 배치된 메모리 장치의 제1 트랜지스터의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제1 게이트 라인, (c) 다수의 제1 드레인 라인으로서, 다수의 제1 드레인 라인 각각은 각각의 열에 배치된 메모리 셀의 제1 트랜지스터의 드레인과 전기적으로 접속 상태에 있게 되는 상기 다수 제1 드레인 라인과, (d) 다수의 제2 게이트 라인으로서, 다수의 제2 게이트 라인 각각은 각각의 열에 배치된 메모리 장치의 제2 트랜지스터의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제2 게이트 라인과, (e) 다수의 제2 드레인 라인으로서, 다수의 제2 드레인 라인 각각은 각각의 행에 배치된 메모리 장치의 제2 트랜지스터의 드레인과 전기적으로 접속 상태에 있게 되는 상기 제2 드레인 라인, 및 (f) 다수의 소스 라인으로서, 메모리 장치 각각의 제1 및 제2 트랜지스터의 소스와 각각 전기적으로 접속 상태에 있는 다수 소스 라인을 갖는 셀 어레이와, (B) 제1 입력 신호에 따라서 제1 게이트 라인 각각에 제1 전압 및 제2 전압중 한 전압을 공급하는 장치와, (C) 다수의 제1 드레인 라인을 통하여 흐르는 전류를 검출하고 또한 제1 출력 신호를 전송하는 장치와, (D) 제2 입력 신호에 따라서 제2 게이트 라인 각각에 제1 전압 및 제2 전압중 한 전압을 공급하는 장치, 및 (E) 다수의 제2 드레인 라인을 통하여 흐르는 전류를 검출하고 또한 제2 출력 신호를 전송하는 장치를 포함하는 비휘발성 메모리를 제공한다.
상기 언급된 본 발명에 의해 얻어진 이점이 하기에 설명된다.
상기 언급된 바와 같이, 본 발명에 따른 비휘발성 메모리는 행렬로 배치된 다수의 메모리 셀을 포함하며, 메모리 셀 각각은 통상 부동 게이트를 갖는 제1 및 제2 트랜지스터를 갖는다. 각각의 제1 게이트 라인은 각 행에 배치된 메모리 셀의 제1 트랜지스터의 게이트를 서로 연결된다. 각각의 제1 드레인 라인은 각 열에 배치된 메모리 셀의 제1 트랜지스터의 드레인을 서로 연결한다. 각각의 제2 게이트 라인은 각 열에 배치된 메모리 셀의 제2 트랜지스터의 게이트를 서로 연결한다. 각각의 제2 드레인 라인은 각 열에 배치된 메모리 셀의 제2 트랜지스터의 드레인을 서로 연결한다. 하나의 제1 게이트 라인이 제1 게이트 입력 신호에 따라서 선택되며, 유사하게 하나의 제2 게이트 라인이 제2 게이트 입력 신호에 따라서 선택된다. 다음에 특정 선택 전압이 이렇게 선택된 제1 및 제2 게이트 라인에 공급된다. 다음에 제1 및 제2 드레인 라인을 통하여 흐르는 전류가 각각 검출된다. 이제까지 언급된 바와 같은 구조에 비추어, 본 발명에 따른 비휘발성 메모리는 비휘발성 직교 메모리 및 내용 어드레스 메모리의 기능을 제공한다. 부가하여, 본 발명에서는 한 메모리 셀을 단지 두 트랜지스터로 구성하는 것이 가능하다. 결과적으로, 본 발명은 메모리의 소형화와 대용량 커패시턴스보다 적은 전력 소비를 제공하게 된다.
본 발명의 상기 및 다른 목적과 특징은 첨부된 도면을 참조하여 더욱 상세히 설명될 것이며, 유사 참조 문자는 도면 전반의 동일 또는 유사 부분을 나타낸다.
[적절한 실시예의 설명]
본 발명에 따른 적절한 실시예의 설명은 이후 도면을 참조하여 설명된다.
[실시예 1]
제5도는 본 발명의 제1실시예에 따른 비소멸성 메모리(a non-volatile memory)의 블록선도이다. 상기 비소멸성 메모리는 매트릭스 형태로 배치된 복수개의 메모리 셀(32)을 구비하는 셀 어레이(31)를 갖는다. 각각의 메모리 셀(32)은 제1 및 제2 트랜지스터(T1,T2)를 가지며 이들 트랜지스터는 내부에 부동 게이트와 저장 게이트를 갖는데 이는 부동 게이트에 축적된 다량의 전하에 따른 것이다. 상기 복수개의 메모리 셀(32)의 각 행(row)과 연관되어 복수개의 제1 게이트 라인(GL1j)(j는 1에서 m까지 1과 m을 포함하는 정수임)이 배치된다. 상기 복수개의 제1 게이트 라인(GL1j) 각각은 관련 행에 배치된 메모리 셀(32)의 제1 트랜지스터(T1)의 게이트와 전기 접속관계에 있다. 또한 복수개의 메모리 셀(32)의 각 열(column)과 연관하여 복수개의 제1 드레인 라인(DL1i)(i는 1에서 0까지의 정수)이 배치된다. 상기 복수개의 제1 드레인 라인(DL1i)은 관련 열에 배치된 메모리 셀(32)의 제1 트랜지스터(T1)의 드레인과 전기 접속관계에 있다. 또한 복수개의 메모리 셀(32)의 각각의 열과 연관하여 복수개의 제2 게이트 라인(GL2i)이 배치된다. 복수개의 제2 게이트 라인(GL2i) 각각은 관련 열에 배치된 메모리 셀(32)의 제2 트랜지스터(T2)의 게이트와 전기 접속 관계에 있다. 상기 복수개의 메모리 셀(32)의 각각의 줄과 연관해서는 복수개의 제2 드레인 라인(DL2j)이 배치된다. 복수개의 소스 라인(SL)은 각 메모리 셀(32)의 제1 및 제2 트랜지스터(T1,T2)의 소스와 전기적으로 접속되어 있다.
비소멸성 메모리는 부가로 소스 전압 교환 회로(33), 제1 전압 인가 회로(34), 제1 전류 검출 회로(35), 제2 전압 인가 회로(36), 제2 전류 검출 회로(37), 소거 회로(38,39)를 구비한다. 상기 소스 전압 교환 회로(33)는 소거 신호(EE)가 활동(active) 레벨에 있게 되는 소거 작업시에 소거용 전압을 소스 라인(SL)에 인가하며, 소거 작업 이외의 작업시에는 접지 전압을 소스 라인(SL)에 인가한다. 제1 전압 인가 회로(34)는 제1 게이트 입력 신호(GD1)에 따라 제1 게이트 라인(GL1j) 각각에 선택 전압 및 비선택(nob-selection) 전압중의 하나를 인가한다. 제1 전류 검출 회로(35)는 판독 작업시에 제1 드레인 라인(DL1i)을 통과하는 전류를 검출하여 검출된 전류를 증폭시키고 검출된 신호에 대응하는 제1 드레인 전류 신호(DD1)를 전송한다. 제2 전압 인가 회로(36)는 제2 게이트 입력 신호(GD2)에 따라 선택 전압과 비선택 전압중의 하나로 제2 게이트 라인(GL2i) 각각이 인가한다. 제2 전류 검출 회로(37)는 제2 드레인 라인( DL2j)을 통과하는 전류를 검출하고, 검출된 전류를 증폭시키며, 검출된 신호에 대응하는 제2 드레인 전류 신호(DD2)를 전송한다. 소거 회로(38,39)는 소거 작업시에 제1 및 제2 게이트 라인(GL1j,GL2i) 전부에 접지 전압을 인가한다. 이들 소거 회로(38,39)는 각각 제1 및 제2의 전압 인가 회로(34,36)에 제공된다.
종래의 부동 게이트 트랜지스터형 비소멸성 메모리와 마찬가지로, 본 실시예에 따른 비소멸성 메모리는 제1 및 제2 트랜지스터(T1,T2)의 역치 전압이 전기 절연된 부동 게이트에 축적된 전하에 따라 변화한다는 사실을 이용하여 데이타를 저장한다.
셀 어레이(31)에 저장된 데이타는 다음과 같이 판독된다. 먼저, 소스 라인(SL)이 접지된다. 이후 제1 전압 인가 회로(34)는 제1 게이트 라인(GL1j)중 하나에 선택 전압(대략 5V)을 인가한다. 제1 전류 검출 회로(35)는 전류가 제1 비트 라인(BL1i)을 통과하는지를 판정하고, 그로 인해 메모리 셀(32)내에 저장된 데이타의 판독이 이루어진다. 마찬가지로, 저장된 데이타는 제2전암인가회로(36)와 제2전류 검출회로(35)를 사용하므로써 판독될 수 있다. 따라서, 본 실시예에 따른 비소멸성 메모리는 직교 메모리의 기능을 갖는다. 제1 및 제2 트랜지스터(T1,T2)가 공통의 부동 게이트를 가지므로, 이들 트랜지스터(T1,T2)의 임계값(threshold value)이 마찬가지로 변화한다. 따라서 본 실시예에서는 두쌍의 전압 인가 회로 및 전류 검출 회로에 의해 셀 어레이(31)에 저장된 단일의 데이타를 판독할 수 있다.
본 발명에 따른 비소멸성 메모리는 내용 어드레스 메모리(a content address momory)의 기능을 부가로 갖는다. 제1 전압 인가 회로(36)는 소스 라인(SL)이 접지된 게이트 입력 신호(GD1)에 따라 제1 게이트 라인(GL1i)에 동시에 선택 전압(대략 5V)을 인가한다. 이후 제1 전류 검출 회로(35)는 전류가 제1 드레인 라인(DL1i)을 통과하는지를 판단한다. 전류가 제1 드레인 라인(DL1i)을 통과하는 것이 검출되면 특정 드레인 라인(DL1i)에 연결된 메모리 셀(32)의 적어도 하나가 낮은 임계 전압을 갖는다. 한편, 제1 드레인 라인(DL1i)에 전류가 전혀 흐르지 않는 것으로 검출되면 특정 드레인 라인(DL1i)에 연결된 메모리 셀(32)은 어느 것도 낮은 임계 전압을 갖지 않는다. 이러한 판정은 제2 전압 인가 회로(36)와 제2 전류 검출 회로(37)를 사용하여 이루어질 수 있다. 다라서 내용 어드레스 메모리의 기능이 본 실시예에 따라 비소멸성 메모리내에서 이루어질 수 있다.
전술했듯이, 하나의 메모리 셀마다 두개의 트랜지스터의 직교 메모리와 내용 어드레스 메모리를 갖는 비소멸성 메모리를 만들 수 있다. 하나의 메모리 셀에 여덟개나 열개의 트랜지스터가 요구되는 종래의 비소멸성 메모리와 비교하여, 본 실시예의 비소멸성 메모리는 보다 작은 크기와, 보다 큰 커패시턴스(capacitance)와, 보다 적은 전력 소모를 제공한다.
데이타 기입 작업은, 드레인 라인(DL1i,DL2j)에 기입될 데이타에 대응하는 기입용 전압을 적용할 수 있는 기능을 갖는 제1 및 제2 전류 검출 회로(35,37)를 적어도 하나를 제공하고 부가로 선택 및 비선택 전압을 기입 전압으로 설정하므로써 이루어질 수 있다. 또한, 저장된 데이타를 소거하는 작업은, 종래의 부동 게이트 트랜지스터형 비소멸성 메모리와 마찬가지로, 소스 전압 교환 회로(33)와 제1 및 제2 전압 인가 회로(34,36)에 의해 부동 게이트와 기판 사이에서 전하를 이동시킴으로써 이루어질 수 있다.
제6(a)도, 6(b)도, 6(c)도는 제1실시예에 사용된 메모리 셀의 변형예의 회로도이다. 제6(a)도에 도시하듯이, 제1 게이트 라인(GL1j)과 제2 드레인 라인(DL2j)은 단일 행 라인(a single row line)(RLj)으로 대체될 수 있다. 제6(b)도에 도시하듯이 제1 드레인 라인(DL1i)과 제2 게이트 라인(GL2i)은 단일 열 라인(a single column line)(CLi)으로 대체될 수도 있다. 이러한 메모리 셀의 변형예는 신호 라인을 행 방향과 열 방향으로 감소시켜서 셀 어레이(31) 영역과 칩(chip) 영역을 감소시킬 수 있다.
[실시예 2]
제7도는 본 발명의 제2실시예에 따른 비휘발성 메모리의 개념적 블럭도이다. 비휘발성 메모리는 행렬로 배치된 다수의 메모리 셀(42)을 포함하는 셀 어레이(41)를 갖는다. 각각의 메모리 셀(42)은 통상 부동 게이트를 갖는 제1 및 제2 트랜지스터 T1 및 T2를 가지며, 부동 게이트에 축적된 전하량에 따라 데이타를 저장한다. 셀 어레이(41)는 제1 및 제2 게이트 라인 GL1j 및 GL2i이 제1 및 제2 워드 라인 WL1j 및 WL2i으로 각각 대체되고 제1 및 제2 드레인 라인 DL1i 및 DL2j가 제1 및 제2 비트 라인 BL1i 및 BL2j로 대체된다는 점을 제외하고는 제1실시예에 도시된 셀 어레이(31)의 구조와 동일한 구간을 갖는다.
셀 어레이(41)는 소스 전압 스위칭 회로(43), 행 어드레스 버퍼 회로(44), 열 어드레스 버퍼 회로(45), 행 디코더(46), 행 기록/판독 회로(47), 열 디코더(48), 열 기록/판독 회로(49), 제1 전압 스위칭 회로(50) 및 제2 전압 스우칭 회로(51)를 더 포함한다.
소스 전압 스위칭 회로(53)는 소거 신호 EE가 활동 레벨에 있는 소거 동작시 소스 라인 SL에 소거용 전압을 공급하며, 소거 동작과는 다른 동작시에서는 소스 라인 SL에 접지 전압을 공급한다. 행 어드레스 버퍼 회로(44) 및 열 어드레스 버퍼 회로(45)는 행 어드레스 신호 ADr 및 열 어드레스 신호 ADc 각각을 수신하며, 이들을 축적하며 출력으로 이를 전송한다.
행 디코더(46)는 소거 동작시에는 모든 제1 워드 라인(WL1j)에 접지 전압을 공급하며, 행 기록 신호 WEr이 활동 레벨에 있는 행 기록 동작시와 행 판독 동작시에는 행 어드레스 버퍼 회로(44)로부터 전송된 행 어드레스 신호 ADr에 따라서 제1 워드 라인 WL1j 중 한 라인에 선택 전압을 공급한다. 선택 전압은 행 기록 동작에 대해서는 대략 12V이고 행 판독 동작에 대해서는 대략 5V가 된다. 행 디코더(46)는 제1실시예에 도시된 제1 전압 공급 회로를 도시하여 제공된다.
행 기록/판독 회로(47)는 행 기록 동작시 제1 비트 라인 BL1i에 입력 행 데이타 D1i에 상응하는 기록용 전압(약 6V)을 공급하며, 행 판독 동작시 제1 비트 라인 BL1i를 통하여 흐르는 전류를 검출하며, 이렇게 검출된 전류를 증폭하여 증폭된 전류를 출력 Do1으로 전송한다. 행 기록/판독 회로(47)는 제1 실시예에 도시된 제1 전류 검출 회로(35)를 대신하여 제공된다.
열 디코더(48)는 소거 동작시에는 모든 제2 원드 라인(WL2i)에 접지 전압을 공급하며, 열 기록 신호 WEc가 활동 레벨에 있는 열 기록 동작시와 열 판독 동작시에는 열 어드레스 버퍼 회로(45)로부터 전송된 열 어드레스 신호 ADc에 따라서 제2 워드 라인 WL2i 중 한 라인에 선택 전압을 공급한다. 선택 전압은 열 기록 동작에 대해서는 대략 12V이고 열 판독 동작에 대해서는 대략 5V가 된다. 열 디코더(48)는 제1실시예에 도시된 제2 전압 공급 회로(36)를 대신하여 제공된다.
열 기록/판독 회로(49)는 열 기록 동작시 제2 비트 라인 BL2j에 입력 열 데이터 Di2에 상응하는 기록용 전압(약 6V)을 공급하며, 열 판독 동작시 제2 비트 라인 BL2j를 통하여 흐르는 전류를 검출하며 이렇게 검출된 증폭하여 증폭된 전류를 출력 Do2로 전송한다. 열 기록/판독 회로(49)는 제1실시예에 도시된 제2 전류 검출 회로(37)를 대신하여 제공된다.
전압 스위칭 회로(50)는 선택 전압, 기록용 전압등을 행 디코더(46) 및 행 기록/판독 회로(47)에 제공하며, 전압 스위칭 회로(51)는 상기와 동일한 전압을 열 디코더(48) 및 열 기록/판독 회로(49)에 제공한다.
언급된 바와 같이, 제2실시예에 따른 비휘발성 메모리에서, 행 디코더(46)는 제1 워드 라인 WL1j 중 한 라인을 선택하며, 행 기록/판독 회로(47)는 제1 비트 라인을 통하여 흐르는 전류를 검출하고 그에 따라 특정 행에 배치된 메모리 셀에 저장된 데이타를 일괄하여 판독한다.
유사하게, 열 디코더(48)는 제2 워드 라인 WL2i 중 한 라인을 선택하며, 열 기록/판독 회로(49)는 제2 비트 라인 BL2k를 통하여 흐르는 전류를 검출하고 그에 따라 특정 열에 배치된 메모리 셀(42)에 저장된 데이타를 일괄하여 판독한다.
기록은 판독과 유사하게 실행될 수 있다. 행 방향에 배치된 메모리 셀(42)에 대한 기록은 행 디코더(46)와 행 기록/판독 회로(47)에 의해서 실행될 수 있으며, 열 방향에 배치된 메모리 셀(42)에 대한 기록은 열 디코더(48)와 열 기록/판독 회로(49)에 의해서 실행될 수 있다.
이와 같이, 제2실시예에 따른 비휘발성 메모리는 직교 메모리의 기능을 가지므로, 기록 또는 판독은 셀 어레이(41)의 행 또는 열 방향으로 배치된 메모리 셀(42)에 대하여 일괄적으로 실행될 수 있다. 이것은 실례로 교차된 행렬을 바르게 형성하는 것을 쉽게 한다. 부가하여, 메모리 셀이 제1실시예와 유사하게 단지 두 트랜지스터로 구성도리 수 있으므로, 메모리 셀의 소형화와 큰 용량 커패시턴스 및 보다 낮은 전력 소비를 얻는 것을 가능케한다.
[실시예 3]
제8도는 본 발명의 제3실시예에 따른 비휘발성 메모리의 개념적 블럭도를 나타낸다. 비휘발성 메모리는 행렬로 배치된 메모리 셀(62)을 포함하는 셀 어레이(61)를 갖는다. 각각의 메모리 셀(62)은 통상 부동 게이트를 갖는 제1 및 제2 트랜지스터(T1 및 T2)를 가지며, 부동 게이트에 축적된 전하량에 따라 데이타를 저장한다. 셀 어레이(61)는 제1 및 제2 게이트 라인 GL1j 및 GL2i가 워드 라인 WL1j 및 검색 라인 ILi 각각에 대체되고 제1 및 제2 드레인 라인 DL1i 및 DL2j가 비트 라인 BL1i 및 일치 라인 MLj 각각에 대체된다는 점을 제외하고는 제1실시예애 도시된 셀 어레이(31)의 구조와 동일한 구조를 갖는다.
셀 어레이(61)는 소스 전압 스위칭 회로(63), 행 어드레스 버퍼 회로(64), 행 디코더(65), 기록/판독 회로(66), 검색 데이타 레지스터(67), 일치 판정 회로(68) 및 전압 스위칭 회로(69)를 더 포함한다.
소스 전압 스위칭 회로(63)는 소거 신호 EE가 활동 레벨에 있는 소거 동작시 소스 라인 SL에 소거용 전압을 공급하며, 소거 동작과는 다른 동작시에서는 소스 라인 SL에 접지 라인을 공급한다. 행 어드레스 버퍼 회로(64)는 행 어드레스 신호 ADr을 수신하며, 이들을 축적하여 이를 전송한다.
행 디코더(65)는 소거 동작시에는 모든 제1 워드 라인(WL1j)에 접지 전압을 공급하며, 기록 신호 WE가 활동 레벨에 있는 기록 동작시와 판독 동작시에는 행 어드레스 버퍼 회로(64)로부터 전송된 행 어드레스 신호 ADr에 따라서 워드 라인 WL1j 중 한 라인에 선택 전압을 공급한다. 선택 전압은 기록 동작에 대해서는 대략 12V이고 판독 동작에 대해서는 대략 5V가 된다. 행 디코더(65)는 제1실시예에 도시된 제1 전압 공급 회로(34)를 대신하여 제공된다.
행 기록/판독 회로(66)는 기록 동작시 비트 라인 BL1i에 입력 행 데이타 Di에 상응하는 기록용 전압(약 6V)을 공급하며, 판독 동작시 제1 비트 라인 BL1i를 통하여 흐르는 전류를 검출하며, 이렇게 검출된 전류를 증폭하여 증폭된 전류를 출력 Do로 전송한다. 행 기록/판독 회로(66)는 제1실시예에 도시된 제1 전류 검출 회로(35)를 대신하여 제공된다.
검색 데이타 레지스터(67)는 소거 동작시에는 모든 검색라인 ILi에 접지 라인을 공급하며, 검색 신호 SE가 활동 레벨에 있는 검색 동작시에는 위부로부터 전송된 검색 데이타 SD에 따라서 검색 라인 ILi 각각에 선택 전압(약 5V) 및 접지 전압중 한 전압을 공급한다. 검색 데이타 레지스터(67)는 제1실시예에 도시된 제2전원 공급회로(36)를 대신하여 제공된다.
일치 판정 회로(68)는 검색 동작시 일치 라인 MLj를 통하여 흐른는 전류를 검출하고 이렇게 검출된 전류를 증폭하여 증폭된 전류를 출력 MD로서 전송한다. 일치 판정 회로(68)는 제1실시예에 도시된 제2전류 검출 회로(37)에 대신하여 제공된다.
전압 스위칭 회로(69)는 선택 전압, 기록용 전압등을 행디코더(65) 및 기록/판독 회로(66)에 제공한다. 이렇게 제3실시예에 따른 비휘발성 메모리는 내용 어드레스 메모리로 작용한다.
제3실시예에 따른 비휘발성 메모리에서, 행 디코더(65) 및 기록/판독 회로(66)는 종래의 비휘발성 메모리와 유사하게 판독 또는 기록 동작을 실행하도록 협조한다. 부가하여, 검색 데이타 레지스터(67)가 외부로부터 전송된 검색 데이타 SD에 따라 사전 설정된 수의 검색 라인 ILi에 선택 전압(대략 5V)을 동시에 공급하고, 또한 일치 판정 회로(68)에 의해 그 시간에 일치 라인 MLj를 통해 흐르는 전류를 검출함으로써, 검색 라인 ILi에 의해 선택된 메모리 셀(62)중에서 모두가 높은 임계 전압을 갖는 메모리 셀(62) 그룹을 검출하는 것이 가능하다.
특히, 적어도 한 메모리 셀이 선택된 메모리 셀 중에서 낮은 임계 전압을 갖는다면, 전류는 메모리 셀이 접속되는 일치 라인 MLj에서 검출되어진다. 모든 선택 메모리 셀이 높은 임계전압을 갖는다면, 전류는 모든 선택 메모리 셀이 접속되는 일치 라인 MLj에서 검출되지 않는다.
이렇게, 실시예에 따른 비휘발성 메모리는 내용 어드레스 메모리의 기능을 수행할 수 있다. 실례로, 비휘발성 메모리는 매항의 단일 순간 특성을 저장하고, 검색 데이타 SD로 검색될 사례 특성을 제공함으로써 데이타 베이스를 검색할 수 있다.
제1 및 제2실시예와 유사하게, 제3실시예는 메모리의 소형화와, 대용량 커패시턴스 및 낮은 전력 소비를 가능하게 한다.
상기 언급된 제1 내지 제3실시예에 있어서, 메모리 셀로의 데이타 기록과 메모리 셀에 저장된 데이타 소거는 메모리 셀의 트랜지스터 T1 및 T2 중 한 트랜지스터를 사용함으로써 실행될 수 있다. 대안으로, 트랜지스터 T1 및 T2 모두가 이용될 수도 있다. 제2실시예에 있어서, 데이타 기록은 각 행 및 각열 양쪽 모두에서 실행될 수 있다. 또한 데이타 기록이 각 행 또는 각 열 어느 한곳에서 실행되는 것이 가능하다.
본 발명은 특정의 소정 실시예에 관련하여 설명되었으며, 본 발명의 방법에 의해 포함되는 내용은 이들 특정 실시예로 제한되지 않는다는 것을 이해해야 한다. 이에 반하여, 본 발명의 내용은 다음의 청구항의 정신과 범위내로 포함될 수 있는 모든 대체, 변경 및 동등한 대상을 포함하도록 의도되었다.
Claims (9)
- 비휘발성 메모리에 있어서, (A) (a) 행렬의 형태로 배치된 다수의 메모리 셀(32)로서, 상기 메모리 셀(32) 각각은 통상 부동 게이트를 갖는 제1 및 제2트랜지스터(T1,T2)를 가지며, 부동 게이트에 축적된 전하량에 따라서 데이타를 저장하는 상기 다수 메모리 셀(32)과, (b) 상기 다수의 메모리 셀(32)의 각 행과 조합하는 다수의 제1게이트 라인(GL1j)으로서, 상기 다수의 제1게이트 라인 각각은 조합된 행에 배치된 메모리 셀(32)의 상기 제1트랜지스터(T1)의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제1게이트 라인(GL1j)과, (c) 상기 다수의 메모리 셀(32)의 각 열과 조합하는 다수의 제1드레인 라인(DL1j)으로서, 다수의 제1드레인 라인 각각은 조합된 열에 배치된 메모리 셀(32)의 상기 제1트랜지스터(T1)의 드레인과 전기적으로 접속 상태에 있게 되는 상기 다수 제1드레인 라인(DL1j)과, (d) 상기 다수의 메모리 셀(32)의 각 열과 조합하는 다수의 제2게이트 라인(GL2i)으로서, 상기 다수의 제2게이트 라인 각각은 조합된 열에 배치된 상기 메모리 셀의 상기 제2트랜지스터(T2)의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제2게이트 라인(GL2i)과, (e) 상기 다수의 메모리 셀의 각 행과 조합하는 다수의 제2드레인 라인(DL2j)으로서, 상기 다수의 제2드레인 라인 각각은 조합된 행에 배치된 메모리 셀의 상기 제2트랜지스터(T2)의 드레인과 전기적으로 접속 상태에 있게 되는 상기 제2드레인 라인(DL2j), 및 (f) 다수의 소스 라인(SL)으로서, 상기 메모리 셀 각각의 상기 제1 및 제2트랜지스터(T1,T2)의 소스와 각각 전기적으로 접속 상태에 있는 상기 다수 소스 라인(SL)을 갖는 셀 어레이(31)와, (B) 제1게이트 수신 신호에 따라서 상기 제1게이트 라인(GL1j) 각각에 선택 전압 및 비선택 전압중 한 전압을 공급하는 제1전압 공급 회로(34)와, (C) 상기 다수의 제1드레인 라인(DL1i)을 통하여 흐르는 전류를 검출하고 상응하는 제1드레인 전류 신호를 전송하는 제1전류 검출 회로(35)와, (D) 제2게이트 수신 신호에 따라서 상기 제2게이트 라인(DL2i) 각각에 선택 전압 및 비선택 전압중 한 전압을 공급하는 제2전압 공급 회로(36), 및 (E) 상기 다수의 제2드레인 라인(DL2j)을 통하여 흐르는 전류를 검출하고 상응하는 제2드레인 전류 신호를 전송하는 제2전류 검출 회로(37)를 구비하는 것을 특징으로 하는 비휘발성 메모리.
- 비휘발성 메모리에 있어서, (A) (a) 행렬의 형태로 배치된 다수의 메모리 셀(42)로서, 상기 메모리 셀 각각은 통상 부동 게이트를 갖는 제1 및 제2트랜지스터(T1, T2)를 가지며, 부동 게이트에 축적된 전하량에 따라서 데이타를 저장하는 상기 다수 메모리 셀(42)과, (b)상기 다수의 메모리 셀의 각 행과 조합하는 다수의 제1게이트 라인(WL1j)으로서, 다수의 제1게이트 라인 각각은 조합된 행에 배치된 상기 메모리 셀의, 제1트랜지스터(T1)의 게이트와 전기적으로접속 상태에 있게 되는 상기 다수 제1게이트 라인(WL1j), (c)상기 다수의 메모리 셀의 각 열과 조합하는 다수의 제1드레인 라인(BL1i)으로서, 다수의 제1드레인 라인 각각은 조합된 열에 배치된 상기 메모리 셀의 상기 제1트랜지스터(T1)의 드레인과 전기적으로 접속 상태에 있게 되는 상기 다수 제1드레인 라인(BL1i)과, (d) 상기 다수의 메모리 셀의 각 열과 조합하는 다수의 제2게이트 라인(WL2i)으로서, 다수의 제2게이트 라인 각각은 조합된 열에 배치된 상기 메모리 셀의 상기 제2트랜지스터(Y2)의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제2게이트 라인(WL2i)과, (e)상기 다수의 메모리 셀의 각 행과 조합하는 다수의 제2드레인 라인(BL2j)으로서, 다수의 제2드레인 라인 각각은 조합된 행에 배치된 상기 메모리 셀의 상기 제2트랜지스터(T2)의 드레인과 전기적으로 접속 상태에 있게 되는 상기 제2드레인 라인(BL2j), 및 (f) 다수의 소스 라인(SL)으로서, 상기 메모리 셀 각각의 상기, 제1 및 제2트랜지스터(T1, T2)의 소스와 각각 전기적으로 접속 상태에 있는 상기 다수 소스 라인(SL)을 갖는 셀 어레이(41)와, (B) 행 판독 동작시, 제1게이트 수신 신호에 포함된 행 어드레스 신호에 따라서 상기 다수의 제1게이트 라인(WL1j)중 한 라인에 선택 전압을 공급하는 제1전압 공급 회로(46)와, (C)행 판독 동작시, 상기 다수의 제1드레인 라인(BL1i)을 통하여 흐르는 전류를 검출하는 행 판독 회로(47)와, (D)열 판독 동작시, 제2게이트 수신 신호에 포함된 열 어드레스 신호에 따라서 상기 다수의 제2게이트 라인(WL2i)중 한 라인에 선택 전압을 공급하는 제2전압 공급회로(48), 및 (E) 열 판독 동작시, 상기 다수의 제2드레인 라인(BL2j)을 통하여 흐르는 전류를 검출하는 열 판독 회로(49)를 구비하는 것을 특징으로 하는 비휘발성 메모리.
- 비휘발성 메모리에 있어서, (A)(a) 행렬의 형태로 배치된 다수의 메모리 셀(62)로서, 상기 메모리 셀 각각은 통상 부동 게이트를 갖는 제1및 제2트랜지스터(T1, T2)를 가지며, 상기 부동 게이트에 축적된 전하량에 따라서 데이타를 저장하는 상기다수 메모리 셀(62)과, (b) 상기 다수의 메모리 셀의 각 행과 조합하는 다수의 제1게이트 라인(WL1j)으로서, 상기 다수의 제1게이트 라인 각각은 조합된 행에 배치된 상기 메모리 셀의 상기 제1트랜지스터(T1)의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제1게이트 라인(WL1j), (c) 상기 다수의 메모리 셀의 각 열과 조합하는 다수의 제1드레인 라인(BL1i)으로서, 상기 다수의 제1드레인 라인 각각은 조합된 열에 배치된 상기 메모리 셀의 상기 제1트랜지스터(T1)의 드레인과 전기적으로 접속상태에 있게 되는 상기 다수 제1 드레인 라인(BL1i)과, (d) 상기 다수의 메모리 셀의 각 열과 조합하는 다수의 제2게이트 라인(ILi)으로서, 상기 다수의 제2게이트 라인 각각은 조합된 열에 배치된 상기 메모리 셀의 상기 제2트랜지스터(T2)의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제2게이트 라인(ILi)과, (e) 상기 다수의 메모리 셀의 각 행과 조합하는 다수의 제2드레인 라인(MLj)으로서, 상기다수의 제2드레인 라인 각각은 조합된 행에 배치된 상기 메모리 셀의 상기 제2트랜지스터(T2)의 드레인과 전기적으로 접속 상태에 있게 되는 상기 제2드레인 라인(MLj), 및 (f) 다수의, 소스 라인(SL)으로서, 상기 메모리 셀 각각의 상기 제1 및 제2트랜지스터(T1, T2)의 소스와 각각 전기적으로 접속 상태에 있는 상기 다수 소스 라인(SL)을 갖는 셀 어레이(61)와, (B)행 판독 동작시, 제1게이트 수신 신호에 포함된 행 어드레스 신호에 따라서 상기 다수의 제1게이트 라인(WL1j)중 한 라인에 선택 전압을 공급하는 전압 공급 회로(65)와, (C)행 판독 동작시, 상기 다수의 제1드레인 라인(BL1i)을 통하여 흐르는 전류를 검출하는 행 판독 회로(66)와, (D) 검색 동작시, 제2게이트 수신 신호에 포함된 검색 데이타에 따라서 상기 다수의 제2게이트 라인(ILi) 각각에 선택 전압 및 비선택 전압중 한 전압을 공급하는 검색 데이타 설정 회로(67), 및 (E) 검색 동작시, 상기 다수의 제2드레인 라인(MLj)을 통하여 흐르는 전류를 검출하는 일치 결정 회로(68)를 구비하는 것을 특징으로 하는 비휘발성 메모리.
- 비휘발성 메모리에 있어서, (A)(a) 행 및 열을 형성하도록 배치된 다수의 메모리 수단(32, 42, 62)으로서, 메모리 수단 각각이 통상 부동 게이트를 갖는 제1및 제2트랜지스터(T1, T2)를 가지며 데이타를 저장하는 상기 다수 메모리 수단(32, 42, 62)와, (b) 다수의 제1게이트 라인(GL1j, WL1j)으로서, 다수의 제1게이트 라인 각각은 각각의 상기 행에 배치된 상기 메모리 수단의 상기 제1트랜지스터(T1)의 게이트와 전기적으로 접속 상태에 있게 되는 상기 다수 제1게이트 라인(GL1j, WL1j), (c) 다수의 제1드레인 라인(DL1i, BL1i)으로서, 다수의 제1드레인 라인 각각은 각각의 상기 열에 배치된 상기 메모리 수단의 상기 제1트랜지스터(T1)의 드레인과 전기적으로 접속 상태에 있게 되는 상기 다수 제1드레인 라인(DL1i, BL1i)과, (d)다수의 제2게이트 라인(GL2i, WL2i, ILi)으로서, 다수의 제2게이트 라인 각각은 각각의 열에 배치된 상기 메모리 수단의 상기 제2트랜지스터(T2)의 게이트아 전기적으로 접속 상태에 있게 되는 상기 다수 제2게이트 라인(GL2i, WL2i, ILi),(e) 다수의 제2드레인 라인(DL2j, BL2j, MLj)으로서, 다수의 제2드레인 라인 각각은 각각의 행에 배치된 상기 메모리 수단의 상기 제2트랜지스터(T2)의 드레인과 전기적으로 접속 상태에 있게 되는 상기 제2드레인 라인(DL2j, BI2j, MLj), 및 (f) 다수이 소스 라인(SL)으로서, 상기 메모리 수단 각각의 상기 제1 및 제2트랜지스터(T1, T2)의 소스와 각각 전기적으로 접속 상태에 있는 상기 다수 소스 라인(SL)을 갖는 셀 어레이(31, 41, 61)와, (B)제1입력 신호에 따라서 상기 제1게이트 라인(GL1j, WL1j)각각에 제1전압 및 제2전압중 한 전압을 공급하는 수단(34, 46, 65)과, (C)상기 다수의 제1드레인 라인(DL1i, BL1i)을 통하여 흐르는 전류를 검출하고, 또한 제1출력 신호를 전송하는 수단(35, 47, 66)과, (D) 제2입력 신호에 따라서 제2게이트 라인(GL2i, WL2i, ILi) 각각에 제1전압 및 제2전압중 한 전압을 공급하는 수단(36, 48, 67), 및 (E)상기 다수의 제2드레인 라인(DL2j, BI2j, MLj)을 통하여 흐르는 전류를 검출하고, 또한 제2출력 신호를 전송하는 수단(37, 49, 68)을 구비하는 것을 특징으로하는 비휘발성 메모리.
- 제1항에 있어서, 소거 동작시에는 상기 소스 라인(SL)에 소거용 전압을 공급하며, 소거 동작과는 다른 동작시에는 상기 소스 라인(SL)에 접지 전압을 공급하는 소스 전압 스위칭 회로(33)와, 소거 동작시에 상기 제1및 제2게이트 라인(DL1i, BL1i, GL2i, WL2i, ILi)에 접지 전압을 공급하는 소거 장치(38, 39)를 더구비하는 것을 특징으로 하는 비휘발성 메모리.
- 제4항에 있어서, 상기 메모리 셀(32, 42, 62)각 행의 상기 다수의 제1게이트 라인(GL1j, WL1j) 및 제2드레인 라인(DL2j, BI2j, MLj)이 단일 행 라인(RLj)로 대체되는 것을 특징으로 하는 비휘발성 메모리.
- 제4항에 있어서, 상기 메모리 셀(32, 42, 62) 각 열의 상기 다수의 제1드레인 라인(DL1i, BL1i)및 제2 게이트 라인(GL2i, WL2i, ILi)이 단일 열 라인(CLi)으로 대체되는 것을 특징으로 하는 비휘발성 메모리.
- 제4항에 있어서, (F)소거 동작시에는 상기 소스 라인(SL)에 특정 전압을 공급하며, 또한 소거 동작과는 다른 동작시에는 상기 소스 라인(SL)에 접지 전압을 공급하는 수단(33, 43, 63), 및 (G) 소거 동작시 상기 제1 및 제2게이트 라인(DL1i, BL1i, GL2i, WL2i, ILi)에 접지 전압을 공급하는 수단(38, 39, 46, 48, 65, 67)을 더 구비하는 것을 특징으로 하는 비휘발성 메모리.
- 제4항 또는 제8항에 있어서, 상기 제1 및 제2게이트 라인(DL1i, BL1i, GL2i, WL2i, ILi)중 한 라인에 제1전압을 공급하며, 기록 동작시 상기 제1 및 제2드레인 라인(DL1i, BL1i, DL2j, BI2j, MLj)중 한 라인에 제1 및 제2 전압중 한 전압을 공급하는 수단을 더 구비하는 것을 특징으로하는 비휘발성 메모리.
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