JP2002124090A - 不揮発性半導体メモリの過剰消去セル検出システム，不揮発性半導体メモリの過剰消去セル解消システム，不揮発性半導体メモリ，不揮発性半導体メモリの過剰消去セル検出方法，不揮発性半導体メモリの過剰消去セル解消方法 - Google Patents

Abstract

(57)【要約】 【課題】 過剰消去状態になった不揮発性半導体メモリ
のメモリセルトランジスタを簡単に検出する。 【解決手段】 ＣＰＵが、フラッシュメモリ１５に対し
て検査モード信号を出力しデータの読出しを行う場合
に、行デコーダ１７で選択されたワード列に属するメモ
リセルトランジスタ１６のソースだけをスイッチアレイ
２１によってグランドに接続し、その他のソースを電源
ＶDRに接続する。また、マルチプレクサ１９によりメモ
リセルトランジスタ１６のワード線ＷＬを全て非選択状
態に設定する。そして、ＣＰＵは、データ値“１”が読
み出されたメモリセルトランジスタ１６を過剰消去セル
として検出し、ＲＡＭにそのアドレスと読出されたデー
タパターンを記憶させ、全ての対象領域について検出を
行うと、ＲＡＭに記憶させたアドレス及びデータパター
ンに基づいて過剰消去セルにデータ“０”を書込んで通
常消去状態に復帰させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
などの不揮発性半導体メモリを構成するメモリセルにつ
いて、過剰消去状態を検出する過剰消去セル検出装置及
び過剰消去セル検出方法，また、検出した過剰消去セル
を通常消去状態に復帰させる過剰消去セル解消システム
及び過剰消去セル解消方法，並びにこれらのシステム又
は方法に使用される不揮発性半導体メモリに関する。

【０００２】

【従来の技術】図５は、フラッシュメモリ（フラッシュ
ＥＥＰＲＯＭ）を構成するメモリセルトランジスタの模
式的な断面を示す図である。フラッシュメモリにデータ
を書き込む場合は（図５（ａ）参照）、メモリセルトラ
ンジスタ１のドレイン２側よりフローティングゲート３
に電子（ホットエレクトロン）を注入して、コントロー
ルゲート４におけるしきい値電圧Ｖthを高く設定する。
この時、ドレイン２には電源電圧ＶCC（例えば５Ｖ）を
印加し、コントロールゲート４には１２Ｖ程度の高電圧
を印加して、ソース５をグランド電位とする。尚、１２
Ｖの高電圧は、メモリに内蔵されているチャージポンプ
等の昇圧回路によって生成される。

【０００３】また、フラッシュメモリに書き込んだデー
タを消去する場合は（図５（ｂ）参照）、フローティン
グゲート３に注入した電子をトンネル現象を利用してソ
ース５側から引き抜くことでコントロールゲート４にお
けるしきい値電圧Ｖthを低く設定するようになってい
る。この時、ドレイン２は開放状態とし、コントロール
ゲート４をグランド電位（０Ｖ）にして、ソース５には
１２Ｖ程度の高電圧を印加する。

【０００４】そして、フラッシュメモリからデータを読
み出す場合は、コントロールゲート４に電源電圧ＶCCを
印加し、ドレイン２側の電位を若干高くして（例えば１
〜２Ｖ程度）、ソース５はグランド電位とする。する
と、フローティングゲート３に設定されたしきい値電圧
Ｖthの高低に応じてメモリセルトランジスタ１が遮断又
は導通するので、ドレイン電流が検出されるか否かによ
ってデータ値“１，０”が定まるようになっている。

【０００５】斯様なフラッシュメモリでは、製造プロセ
スのばらつきによって、各メモリセルトランジスタ１の
しきい値電圧Ｖthが全て同一になるとは限らない。その
ため、データの消去時においてフローティングゲート３
から電子が過剰に引き抜かれてしまうとフローティング
ゲート３が正極性に帯電し、図６に示すように、しきい
値電圧Ｖthが負になる過剰消去状態が発生するおそれが
ある。過剰消去状態になったメモリセルトランジスタ１
は、データの読出し時において選択されずコントロール
ゲート４に０Ｖが印加されている状態でもオンしてしま
うため、データの読出し誤りを生じることになる。

【０００６】

【発明が解決しようとする課題】メモリセルの一部が過
剰消去状態となった場合に対応する従来技術として、例
えば、データの読出し時において非選択のワード線には
負電圧を印加することで、過剰消去セルを確実にオフに
して読出しを行うようにしたものが周知である。しかし
ながら、この技術では、負電圧を発生させるための電圧
発生回路が必要となることから、コストアップしてしま
うという問題があった。

【０００７】本発明は上記事情に鑑みてなされたもので
あり、その目的は、過剰消去状態になったメモリセルト
ランジスタを簡単に検出することができる不揮発性半導
体メモリの過剰消去セル検出装置及び過剰消去セル検出
方法，また、検出した過剰消去セルを通常消去状態に復
帰させる不揮発性半導体メモリの過剰消去セル解消シス
テム及び過剰消去セル解消方法，並びにこれらのシステ
ム又は方法に使用される不揮発性半導体メモリを提供す
ることにある。

【０００８】

【課題を解決するための手段】請求項１記載の不揮発性
半導体メモリの過剰消去セル検出システムによれば、制
御手段が、不揮発性半導体メモリに対して切換信号を出
力しデータの読出しを行うと、行側のアドレス信号で選
択されたワード列に属するメモリセルトランジスタのソ
ースは、ソース接続切換手段によってグランドに接続さ
れ、その他のメモリセルトランジスタのソースの接続は
グランドから電源に切換えられる。また、非選択状態設
定手段によって、メモリセルトランジスタのワード線は
全て非選択状態に設定される。

【０００９】この時、メモリセルトランジスタが通常の
消去状態であれば遮断状態になっておりビット線に電流
は流れないが、メモリセルトランジスタが過剰消去状態
になっていると、ワード線が非選択状態であっても導通
するためビット線に電流が流れる。よって、制御手段
は、この時、電流検出手段が電流を検出したメモリセル
トランジスタを過剰消去セルとして検出することができ
る。

【００１０】従って、制御手段は、例えば、過剰消去セ
ルを含むビット線に属するメモリセルは使用せずに、そ
の代わりに不揮発性半導体メモリの別の領域を使用する
などして、過剰消去セルの発生に対処することができ
る。そして、従来とは異なり、負電圧発生回路を用いる
必要がなく、コストアップを抑えることができる。

【００１１】請求項２記載の不揮発性半導体メモリの過
剰消去セル検出システムによれば、電流検出手段を、不
揮発性半導体メモリに内蔵されるセンスアンプとするの
で、制御手段は、通常のリードサイクルにおいて不揮発
性半導体メモリよりデータバスに出力されるデータ値を
読み込んで過剰消去セルの検出を行うことができる。そ
して、センスアンプを検出に用いることで余分な構成が
不用となり、不揮発性半導体メモリを小型に構成でき
る。

【００１２】請求項３記載の不揮発性半導体メモリの過
剰消去セル検出システムによれば、制御手段が過剰消去
セルを検出した場合は、記憶手段にそのアドレスを記憶
させておく。そして、制御手段が記憶手段に記憶されて
いるアドレスを読み出し、過剰消去セルに対してデータ
の書込みを行えば当該セルのフローティングゲートに電
子が注入されるので、過剰消去セルを通常消去状態に復
帰させることができる。従って、過剰消去セルが属して
いたビット線のメモリセルを、以前と同様に使用するこ
とが可能となる。

【００１３】請求項４記載の不揮発性半導体メモリの過
剰消去セル検出システムによれば、不揮発性半導体メモ
リが１アドレスについて複数ビットを有する構成である
場合に、制御手段は、過剰消去セルを検出すると、その
過剰消去セルのビット位置を示すデータをも記憶手段に
記憶させる。そして、過剰消去セルに対してデータの書
込みを行う場合には、記憶手段に記憶されているデータ
が示す過剰消去セルのビット位置に基づいて行うように
する。

【００１４】即ち、不揮発性半導体メモリが（１アドレ
ス）×（複数ビット）構成である場合には、その内の１
ビット或いは数ビットだけが過剰消去状態になることが
有り得る。その時、電流検出手段は、対応するビット線
についてのみ電流を検出するので、制御手段は、その電
流検出状態に応じて定まる（即ち、過剰消去セルのビッ
ト位置を示す）データパターンを得ることが可能であ
る。従って、そのデータが示す過剰消去セルのビット位
置に基づいて書き込みを行えば、過剰消去状態にあるセ
ルだけを確実復帰させることができ、通常の消去状態に
あるセルに対して不用な書込みを行うことを回避でき
る。

【００１５】請求項５記載の不揮発性半導体メモリによ
れば、制御手段は、不揮発性半導体メモリに切換信号を
出力して通常のリードサイクルを行うだけで過剰消去セ
ルの検出を行うことができるので、請求項１または２記
載の過剰消去セル検出システムを容易に構成することが
できる。

【００１６】

【発明の実施の形態】以下、本発明の一実施例について
図１乃至図４を参照して説明する。図２は、マイクロコ
ンピュータ（マイコン）の電気的構成を示す機能ブロッ
ク図である。マイコン１１は、半導体基板上に集積回路
として、所謂ワンチップマイコンとして構成されてい
る。ＣＰＵ（制御手段）１２には、アドレスバス及びデ
ータバスを介してＲＯＭ１３，ＲＡＭ（記憶手段）１４
及びフラッシュメモリ（フラッシュＥＥＰＲＯＭ，不揮
発性半導体メモリ）１５などが接続されている。尚、デ
ータバスのサイズは例えば８ビットであるとする。

【００１７】図１は、フラッシュメモリ１５内部の電気
的構成を示す。フラッシュメモリ１５は、マトリクス状
に配置されるメモリセルトランジスタ１６を中心として
構成されている。ＣＰＵ１２が出力するアドレスの上位
側（但し、チップセレクト信号を生成するための最上位
側アドレスを除く）は行デコーダ１７に入力されてお
り、下位側は列デコーダ１８に入力されている。

【００１８】行デコーダ１７の各出力端子は、マルチプ
レクサ（ＭＵＸ，非選択状態設定手段）１９を介して各
行（ワード列）のワード線ＷＬに接続されており、その
ワード線ＷＬには、夫々のワード列に配置されているメ
モリセルトランジスタ１６のコントロールゲート１６CG
に接続されている。マルチプレクサ１９の他方の入力端
子はグランドに接続されている。マルチプレクサ１９
は、ＣＰＵ１２によって出力される検査モード信号（切
換信号）がアクティブ（ハイレベル）になると各ワード
線をグランドレベルにし、検査モード信号がインアクテ
ィブ（ロウレベル）になると各ワード線に行デコーダ１
７のデコード信号を出力するようになっている。

【００１９】一方、列デコーダ１８の各出力端子は各列
（ビット列）のビット線ＢＬに接続されており、そのビ
ット線ＢＬには、夫々のビット列に配置されているメモ
リセルトランジスタ１６のドレイン１６Ｄに接続されて
いる。そして、何れかのメモリセルトランジスタ１６が
導通状態となった場合にビット線ＢＬに流れる電流は、
各ビット列毎に設けられているセンスアンプ２０（図１
では１つのみ図示，電流検出手段）を介して電流電圧変
換され、図示しない入出力バッファを介して外部のデー
タバスにリードデータとして出力されるようになってい
る。

【００２０】また、各メモリセルトランジスタ１６のソ
ース１６Ｓは、各ワード列毎に共通のソース線ＳＬに接
続されており、そのソース線ＳＬは、スイッチアレイ
（ソース接続切換手段）２１の各ソース線ＳＬに対応し
て設けられている可動接点２１ａに夫々接続されてい
る。スイッチアレイ２１の固定接点２１ｂは共通に電源
ＶDRに接続されており、固定接点２１ｃは共通にグラン
ドに接続されている。尚、電源ＶDRの電圧は、データの
読出し時においてドレイン１６Ｄに印加される電圧に等
しくなっている。

【００２１】スイッチアレイ２１には、検査モード信号
と行デコーダ１７のデコード信号とが与えられており、
検査モード信号がインアクティブである場合は、可動接
点２１ａを全て固定接点２１ｃ側に接続する。そして、
検査モード信号がアクティブである場合は、行デコード
信号によってワード線ＷＬが選択状態になっているワー
ド列の可動接点２１ａだけを固定接点２１ｃ側に接続
し、その他の可動接点２１ａは全て固定接点２１ｂ側に
接続するようになっている。尚、以上の構成は、フラッ
シュメモリの１つのアドレスについてデータ１ビット分
のメモリセルトランジスタ１６を示しており、実際に
は、１つのアドレスについてデータ８ビット分のメモリ
セルトランジスタ１６が存在している。

【００２２】次に、本実施例の作用について図３及び図
４をも参照して説明する。ＣＰＵ１２は、フラッシュメ
モリ１５に対して通常のデータ書込み，読出し，消去を
行う場合には、検査モード信号をインアクティブにす
る。この時、フラッシュメモリ１５のマルチプレクサ１
９は、行デコーダ１７のデコード信号をワード線ＷＬに
出力し、スイッチアレイ２１は、ソース線ＳＬの全てを
グランド側に接続するので、従来のフラッシュメモリと
全く同様に書込み，読出し，消去を行うことができる。

【００２３】そして、ＣＰＵ１２は、例えばフラッシュ
メモリ１５のデータ消去を行った後に、図３に示すフロ
ーチャートに従って過剰消去セルの検出及び復帰処理を
行う。先ず、ＣＰＵ１２は、フラッシュメモリ１５に検
査モード信号を出力する（ステップＳ１）。続いて、フ
ラッシュメモリ１５に対する読出しアドレスの初期値を
セットすると（ステップＳ２）、そのアドレスについて
リードサイクルを実行する（ステップＳ３）。

【００２４】ここで、図１を参照する。この時、フラッ
シュメモリ１５においては、マルチプレクサ１９が全て
のワード線ＷＬをグランド電位（０Ｖ）にするので、メ
モリセルトランジスタ１６は全て非選択状態になる。ま
た、スイッチアレイ２１は、通常のデータ読出しであれ
ば行デコーダ１７によって選択状態となるワード線ＷＬ
の列に対応する可動接点２１ａだけを固定接点２１ｂに
接続する。従って、この状態で選択された（データ読出
しの対象となった）メモリセルトランジスタ１６は通常
の消去状態であれば導通することはないので、ビット線
ＢＬにドレイン電流は流れず、センスアンプ２０を介し
てデータバスに出力されるデータ値は“０”となる。

【００２５】一方、選択されたメモリセルトランジスタ
１６は過剰消去状態になっているとしきい値電圧Ｖthが
負になっているため、ワード線ＷＬが０Ｖであっても導
通する。従って、ビット線ＢＬにドレイン電流ＩBIT が
流れ、センスアンプ２０を介してデータバスに出力され
るデータ値は“１”となる。

【００２６】再び、図３を参照する。ＣＰＵ１２は、ス
テップＳ３でリードサイクルを行った結果、読み出され
たデータの値が全ビット“０”であるか否かを判定する
（ステップＳ４）。データ値が全ビット“０”であれば
（「ＹＥＳ」）読出しアドレスをインクリメントし（ス
テップＳ５）、読出し対象領域の最大アドレスまで読み
出した場合は（ステップＳ６，「ＹＥＳ」）読出し（検
査モード）を終了してステップＳ８に移行する。また、
前記最大アドレスまで読み出していなければ（ステップ
Ｓ６，「ＮＯ」）ステップＳ３に移行して次のアドレス
のリードサイクルを行う。

【００２７】そして、ステップＳ４において、読出した
データ値が全ビット“０”でなければ（「ＮＯ」）、Ｃ
ＰＵ１２は、その読出しアドレスと読出したデータ値と
をＲＡＭ１４の所定領域に書き込んで記憶させる（ステ
ップＳ７）。それから、ステップＳ５に移行する。

【００２８】ステップＳ８において、ＣＰＵ１２は、検
査モード信号の出力を停止すると、ＲＡＭ１４の所定領
域にフラッシュメモリ１５のアドレスが記憶されている
か否かを判断する（ステップＳ９）。そして、アドレス
が記憶されていなければ（「ＮＯ」）、全てのメモリセ
ルトランジスタ１６は正常な消去状態にあるので、その
まま処理を終了する。そして、ＲＡＭ１４に記憶されて
いるアドレスがある場合は（「ＹＥＳ」）、その記憶さ
れているアドレスに対して、当該アドレスに伴って記憶
されているデータパターンを反転させたデータ値の書き
込みを行う（ステップＳ１０）。そして、処理を終了す
る。

【００２９】即ち、ステップＳ７においてＲＡＭ１４に
記憶させたアドレスのデータパターンが、例えば、バイ
ナリで０００００１００であった場合には、当該アドレ
スの第３ビットに対応するメモリセルトランジスタ１６
が過剰消去状態にあることを示している。従って、この
場合には、そのデータパターンの反転である、１１１１
１０１１を書き込むようにする。

【００３０】すると、実質的に、第３ビットに対応する
メモリセルトランジスタ１６にのみデータ値“０”の書
き込みが行われる。その他のビットについては、正常に
消去されて既にデータ値“１”が書き込まれている状態
にあるので、書き込みは行われない。即ち、その他のビ
ットに対応するメモリセルトランジスタ１６のドレイン
１６Ｄには、コントロールゲート１６CGに印加される電
圧と同程度の１２Ｖが印加されるので、フローティング
ゲート１６FGに電子（ホットエレクトロン）が注入され
ることはない。

【００３１】このようにして過剰消去セルに書き込みを
行うことで、メモリセルトランジスタ１６のフローティ
ングゲート１６FGに電子が注入され、図４に示すよう
に、過剰消去セルのしきい値電圧Ｖthは、負電位から正
常なレベルの正電位に復帰する。そして、過剰消去状態
から復帰したメモリセルトランジスタ１６については、
以前と同様にデータの書込み及び読出しを行うことがで
きるようになる。

【００３２】以上のように本実施例によれば、ＣＰＵ１
２が、フラッシュメモリ１５に対して検査モード信号を
出力しデータの読出しを行う場合に、行デコーダ１７で
選択されたワード列に属するメモリセルトランジスタ１
６のソースをスイッチアレイ２１によってグランドに接
続し、その他のメモリセルトランジスタ１６のソースを
電源ＶDRに接続する。また、マルチプレクサ１９によっ
て、メモリセルトランジスタ１６のワード線ＷＬを全て
非選択状態に設定するようにした。

【００３３】そして、ＣＰＵ１２は、この時、データ値
“１”が読み出されたメモリセルトランジスタ１６を過
剰消去セルとして検出し、ＲＡＭ１４にそのアドレス及
び読み出されたデータパターンを記憶させ、全ての対象
領域について検出を行うと、ＲＡＭ１４に記憶させたア
ドレス及びデータパターンを読出し、これらに基づいて
過剰消去セルにデータ“０”を書き込むことで過剰消去
状態にあるメモリセルトランジスタ１６を、通常消去状
態に復帰させるようにした。

【００３４】従って、ＣＰＵ１２は、フラッシュメモリ
１５に切換信号を出力して通常のリードサイクルを行う
だけで過剰消去セルの検出を行うことができる。そし
て、過剰消去セルが属していたビット線ＢＬのメモリセ
ルトランジスタ１６を、以前と同様に使用することが可
能となる。加えて、従来とは異なり、負電圧発生回路を
用いずとも過剰消去状態の発生に対処することができる
ので、コストアップを抑えることができる。

【００３５】また、本実施例によれば、フラッシュメモ
リ１５に内蔵されるセンスアンプ２０によってビット線
ＢＬに流れる電流を検出するので、ＣＰＵ１２は、通常
のリードサイクルにおいてフラッシュメモリ１５からデ
ータバスに出力されるデータ値を読み込んで過剰消去セ
ルの検出を行うことができる。そして、センスアンプ２
０を検出に用いることで余分な構成が不用となり、フラ
ッシュメモリ１５を小型に構成できる。

【００３６】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。過剰消去セルの検出は、例えば、不
揮発性半導体メモリの全て領域を消去した場合にはそれ
に併せて全ての領域を検出対象とし、一部の領域のみを
消去した場合にはそれに併せて一部の領域を検出対象と
すれば良い。また、必ずしも消去処理を行う毎に検出を
行う必要はなく、消去処理を複数回行う毎に検出処理を
１回行うようにしても良い。或いは、一定周期毎に行う
ようにしても良い。例えば、過剰消去セルを含むビット
線に属するメモリセルトランジスタは使用せずに、その
代わりに不揮発性半導体メモリの別の領域を使用するな
どして、過剰消去セルの発生に対処しても良い。斯様に
対処する場合には、過剰消去セルに対して書き込みを行
い復帰させる処理は不用である。また、過剰消去セルの
検出を行う毎に同一のメモリセルトランジスタが検出さ
れる場合には、製造プロセスのばらつきによってしきい
値電圧Ｖthの差が大きくなり過ぎており、一種の不良症
状を呈していると考えられる。この場合には、復帰処理
を行っても回復する見込みはないので、斯様なメモリセ
ルトランジスタについては以降復帰処理は行わず、上記
と同様に別の領域を使用するなどして対処しても良い。

【００３７】不揮発性半導体メモリのデータサイズは、
８ビットに限ることなく、例えば、１，４，１６ビット
などでも良い。そして、アドレス１ワードにつきデータ
１ビット構成の不揮発性半導体メモリである場合は、過
剰消去セルを検出した時に記憶手段にはアドレスだけを
記憶させれば良い。

【００３８】電流検出手段は、センスアンプ２０を利用
するものに限らず、オペアンプなどにより独立に電流検
出手段を構成しても良い。この場合、その独立の電流検
出手段の出力については、不揮発性半導体メモリ内部の
データラインと共用しても良いし、不揮発性半導体メモ
リに専用の出力端子を設けて、読出しデータとは別個に
外部に出力しても良い。スイッチアレイ２１は、論理回
路やリレー，アナログスイッチなどで構成すれば良い。
スイッチアレイ２１に与える行デコード信号は、行デコ
ーダ１７が出力するデコード信号を用いるものに限ら
ず、専用のデコーダを用いても良い。フラッシュメモリ
（フラッシュＥＥＰＲＯＭ）に限ることなく、通常のＥ
ＥＰＲＯＭのような不揮発性半導体メモリに適用しても
良い。半導体基板上にワンチップで構成するものに限ら
ず、不揮発性半導体メモリ，制御手段，記憶手段などが
夫々独立した素子によりプリント基板上に搭載されて構
成されるものでも良い。

【図面の簡単な説明】

【図１】本発明の一実施例であり、フラッシュメモリ内
部の電気的構成を示す図

【図２】マイクロコンピュータの電気的構成を示す機能
ブロック図

【図３】ＣＰＵが過剰消去セルの検出及び復帰処理を行
う場合の処理内容を示すフローチャート

【図４】過剰消去状態にあるメモリセルのしきい値電圧
Ｖthが、復帰処理によって通常のレベルに戻る状態を説
明する図

【図５】フラッシュメモリに対して、（ａ）書き込みを
行う場合、（ｂ）消去を行う場合を示すメモリセルの模
式的断面図

【図６】通常消去状態にあるメモリセルのしきい値電圧
Ｖthが、過剰消去によって負電位となった状態を説明す
る図

【符号の説明】

１２はＣＰＵ（制御手段）、１４はＲＡＭ（記憶手
段）、１５はフラッシュメモリ（不揮発性半導体メモ
リ）、１６はメモリセルトランジスタ、１７は行デコー
ダ、１９はマルチプレクサ（非選択状態設定手段）、２
０はセンスアンプ（電流検出手段）、２１はスイッチア
レイ（ソース接続切換手段）を示す。

───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 不揮発性半導体メモリの過剰消去セル検出システム，不揮発性半導体メモリの過剰消去セル解消 システム，不揮発性半導体メモリ，不揮発性半導体メモリの過剰消去セル検出方法，不揮発性半 導体メモリの過剰消去セル解消方法

Claims (8)

【特許請求の範囲】
1. 【請求項１】 メモリセルトランジスタの各ワード列毎
   に設けられ、外部より切換信号が与えられた場合に行側
   のアドレス信号によって選択されたワード列に属するメ
   モリセルトランジスタのソースだけをグランドに接続
   し、その他のメモリセルトランジスタのソースの接続を
   グランドから電源に切換えるソース接続切換手段と、外
   部より切換信号が与えられた場合に全てのメモリセルト
   ランジスタのワード線を非選択状態にする非選択状態設
   定手段と、前記メモリセルトランジスタのビット線に流
   れる電流を検出する電流検出手段とを備えてなる不揮発
   性半導体メモリと、 この不揮発性半導体メモリに対し前記切換信号を出力し
   てデータの読出しを行った場合に、前記電流検出手段が
   電流を検出したメモリセルを過剰消去セルとして検出す
   る制御手段とを備えてなることを特徴とする不揮発性半
   導体メモリの過剰消去セル検出システム。
2. 【請求項２】 前記電流検出手段は、不揮発性半導体メ
   モリに内蔵されるセンスアンプであることを特徴とする
   請求項１記載の不揮発性半導体メモリの過剰消去セル検
   出システム。
3. 【請求項３】 請求項１または２記載の不揮発性半導体
   メモリの過剰消去セル検出システムにおいて前記制御手
   段が過剰消去セルを検出した場合に、その過剰消去セル
   のアドレスが記憶される記憶手段を備え、 前記制御手段は、前記記憶手段に記憶されているアドレ
   スを読み出して過剰消去セルに対してデータの書込みを
   行うことで、当該過剰消去セルを通常消去状態に復帰さ
   せることを特徴とする不揮発性半導体メモリの過剰消去
   セル解消システム。
4. 【請求項４】 前記不揮発性半導体メモリが１アドレス
   について複数ビットを有する構成であり、 前記制御手段は、過剰消去セルを検出した場合に、その
   過剰消去セルのビット位置を示すデータをも前記記憶手
   段に記憶させ、過剰消去セルに対してデータの書込みを
   行う場合には、前記記憶手段に記憶されているデータが
   示す前記ビット位置に基づいて行うことを特徴とする請
   求項３記載の不揮発性半導体メモリの過剰消去セル解消
   システム。
5. 【請求項５】 請求項１または２記載の不揮発性半導体
   メモリの過剰消去セル検出システムに用いられることを
   特徴とする不揮発性半導体メモリ。
6. 【請求項６】 メモリセルトランジスタの各ワード列毎
   に設けられ、外部より切換信号が与えられた場合に行側
   のアドレス信号によって選択されたワード列に属するメ
   モリセルトランジスタのソースだけをグランドに接続
   し、その他のメモリセルトランジスタのソースの接続を
   グランドから電源に切換えるソース接続切換手段と、外
   部より切換信号が与えられた場合に全てのメモリセルト
   ランジスタのワード線を非選択状態にする非選択状態設
   定手段と、前記メモリセルトランジスタのビット線に流
   れる電流を検出する電流検出手段とを備えてなる不揮発
   性半導体メモリに対し、 前記切換信号を出力してデータの読出しを行った場合
   に、前記電流検出手段が電流を検出したメモリセルを過
   剰消去セルとして検出することを特徴とする不揮発性半
   導体メモリの過剰消去セル検出方法。
7. 【請求項７】 請求項６記載の不揮発性半導体メモリの
   過剰消去セル検出方法において過剰消去セルを検出した
   場合に、そのアドレスを記憶手段に記憶させておき、前
   記記憶手段に記憶されているアドレスを読み出し過剰消
   去セルに対してデータの書込みを行うことで、当該過剰
   消去セルを通常消去状態に復帰させることを特徴とする
   不揮発性半導体メモリの過剰消去セル解消方法。
8. 【請求項８】 前記不揮発性半導体メモリが１アドレス
   について複数ビットを有する構成である場合に、過剰消
   去セルのビット位置を示すデータをも前記記憶手段に記
   憶させ、過剰消去セルに対してデータの書込みを行う場
   合には、前記記憶手段に記憶されているデータが示す前
   記ビット位置に基づいて行うことを特徴とする請求項７
   記載の不揮発性半導体メモリの過剰消去セル解消方法。