CN104778976B - 非易失性存储器 - Google Patents

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Abstract

一种非易失性存储器，包括：一存储器阵列，连接至m条字线、n条源极线与n条位线；一列解码器，连接至该m条字线，用以决定一选定列，且该选定列所连接的n个存储单元都对应地连接至该n条源极线以及该n条位线；一源极线解码器，用以将该n条源极线中的一第x条源极线连接至一源极线电压，且将其他源极线浮接；一行解码器，用以将该n条位线中的一第x条位线连接至一数据线，且将其他位线连接至一参考电压；以及一感测电路，具有该数据线连接于该行解码器，用以决定一选定存储单元的一存储状态。

Description

非易失性存储器
技术领域
本发明是有关于一种非易失性存储器(Non-volatile memory)，且特别是有关于一种具快速感测(high speed sensing)能力的非易失性存储器。
背景技术
请参照图1，其示出已知非易失性存储器示意图。非易失性存储器包括：存储器阵列(memory array)、列解码器(row decoder)110、行解码器(column decoder)130以及感测电路140。其中，列解码器110连接至m条字线WL1～WLm；行解码器130连接至n条位线BL1～BLn。
再者，存储器阵列连接至m条字线WL1～WLm、n条位线BL1～BLn以及源极线(sourceline，SL)。存储器阵列包括m×n个存储单元C11～Cmn。而每个存储单元中都包括一浮动栅晶体管(floating gate transistor)，且每个存储单元连接至对应的字线(word line)、位线(bit line)与源极线SL。以存储单元C11为例，浮动栅晶体管的控制栅极(control gate)连接至字线WL1、漏极连接至位线BL1、源极连接至源极线SL。
一般来说，存储单元的存储状态由浮动栅晶体管中浮动栅极(floating gate)所存储的载子数量(或电荷量)来决定。当载子(carrier)注入浮动栅极时，存储单元的存储状态为第一存储状态(例如存储状态“0”)；反之，没有载子注入浮动栅极时，存储单元的存储状态为第二存储状态(例如存储状态“1”)。
行解码器130中包括n个开关晶体管(switch transistor)My1～Myn。而行解码器130根据行控制信号Y[1:n]，产生n个行开关信号Y1～Yn，用以控制n个开关晶体管My1～Myn其中之一为闭路状态(close state)，而其他的开关晶体管为开路状态(open state)。
基本上，于读取周期(read cycle)时，列解码器110驱动一条字线以决定一选取列(selected row)的n个存储单元。而行解码器130可以根据行控制信号Y[1:n]，由选取列的n个存储单元中再决定一选定存储单元(selected memory cell)。接着，利用感测电路来判断选取存储单元的存储状态。
举例来说，当列解码器110驱动字线WL2时，对应的第二列即为选取列，而选取列中的n个存储单元C21～C2n其中之一将会被决定为选定存储单元。再者，当行开关信号Y1被驱动时，仅有开关晶体管My1为闭路状态，而其他开关晶体管My2～Myn为开路状态。此时，位线BL1连接至数据线DL，其他位线BL2～BLn未连接至数据线DL。因此，存储单元C21即为选定存储单元，使得感测电路140可进一步判断选定存储单元C21的存储状态。
如图1所示，感测电路140包括晶体管Mn1、晶体管Mn2、晶体管Mp1、运算放大器OP1与运算放大器OP2。
晶体管Mp1的源极连接至一第一电压源Vdd(例如3.3V)，晶体管Mp1的栅极接收一偏压电压Vbias，晶体管Mp1的漏极连接至节点b。而晶体管Mp1的连接关系即形成一参考电流源(reference current source)，用以产生一参考电流Iref至节点b。
再者，晶体管Mn1的漏极与数据线DL连接至节点a，晶体管Mn1的栅极连接至节点c，晶体管Mn1的源极连接至一第二电压源Vss(例如接地电压GND)；晶体管Mn2的漏极连接至节点b，晶体管Mn2的栅极连接至节点c，晶体管Mn2的源极连接至第二电压源Vss；运算放大器OP1的正极端连接至节点a，运算放大器OP1的负极端接收一比较电压VDL(例如0.4V)，运算放大器OP1的输出端连接至节点c。因此，晶体管Mn1、晶体管Mn2与运算放大器OP1的连接关系即形成一电流镜(current mirror)；其中，晶体管Mn1的漏极为输入端(input terminal)用以输入一存储单元电流Icell，晶体管Mn2的漏极为镜射端(mirroring terminal)以产生一镜射电流(mirroring current)。
再者，运算放大器OP2的正极端连接至节点a，运算放大器OP2的负极端连接至节点b，运算放大器OP2的输出端产生输出信号OUT用以指示选取存储单元的存储状态。而以下详细介绍感测电路140判断选定存储单元的存储状态的动作原理。
假设于读取周期(read cycle)时，需要获得存储单元C21的存储状态。此时，需要先将源极线SL预充电(pre-charge)至源极线电压VSL(例如，预充电至2V)。接着，字线WL2以及行开关信号Y1分别被列解码器110以及行解码器130驱动，进而决定选定存储单元C21。
请参照图2，其示出为感测电路判断选定存储单元C21的示意图。当存储单元C21为选定存储单元时，开关晶体管My1为闭路状态，位线BL1连接至数据线DL。因此，选定存储单元C21所产生的存储单元电流Icell由位线BL1经过开关晶体管My1至数据线DL并输入感测电路140。
当感测电路140开始接收存储单元电流Icell时，节点a上的电压Va(亦即数据线DL上的电压)会由源极线电压VSL开始放电(discharge)并由运算放大器OP1负反馈控制晶体管Mn1将节点a上的电压放电至比较电压VDL。此时，晶体管Mn1上的电流等于存储单元电流Icell，并在晶体管Mn2上产生相同于存储单元电流Icell的镜射电流。再者，当节点a上的电压Va放电至比较电压VDL时，运算放大器OP2即比较节点a的电压Va与节点b上的电压Vb，并产生输出信号OUT用以指示选取存储单元C21的存储状态。
举例来说，假设选取存储单元C21为第一存储状态(例如存储状态“0”)时，存储单元电流Icell大于参考电流Iref。因此，当节点a的电压Va放电至比较电压VDL时，节点b的电压Vb会放电至第二电压源Vss附近，因此节点a的电压Va大于节点b的电压Vb，运算放大器OP2产生高准位的输出信号OUT用以指示选取存储单元C21的存储状态为第一存储状态。
反之，假设选取存储单元C21为第二存储状态(例如存储状态“1”)时，存储单元电流Icell小于参考电流Iref。因此，当节点a的电压Va放电至比较电压VDL时，节点b的电压Vb会维持在第一电压源Vdd附近，因此节点a的电压Va小于节点b的电压Vb，运算放大器OP2产生低准位的输出信号OUT用以指示选取存储单元C21的存储状态为第二存储状态。
根据上述的说明，于已知非易失性存储器的读取周期时，感测电路140都需要等待节点a的电压Va(亦即数据线DL上的电压)放电至比较电压VDL之后，再利用运算放大器OP2来比较节点a的电压Va与节点b的电压Vb并产生输出信号OUT。
一般来说，非易失性存储器从读取周期开始到产生输出信号OUT之间会有一个延迟时间Td。经由分析后可知，列解码器110与行解码器130的运作所造成的延迟约为0.2209×Td；数据线DL的放电时间所造成的延迟约为0.4244×Td；感测电路运作所造成的延迟约为0.3547×Td。
很明显地，非易失性存储器在读取周期时，数据线DL的放电时间过长，将会降低存储单元的读取速度。反之，如果能够有效地缩短数据线DL的放电时间，即可有效地提升存储单元的读取速度。
发明内容
本发明的主要目的在于提出一种非易失性存储器，利用行解码器搭配源极线解码器来有效地缩短数据线DL的放电时间，并有效地提升存储单元的读取速度。
本发明有关于一种非易失性存储器，包括：一存储器阵列，具有m×n个存储单元，且该存储器阵列连接至m条字线、n条源极线与n条位线；一列解码器，连接至该m条字线，其中该列解码器驱动该m条字线其中之一，用以决定一选定列，且该选定列所连接的n个存储单元都对应地连接至该n条源极线以及该n条位线；一源极线解码器，连接至该n条源极线，用以将该n条源极线中的一第x条源极线连接至一源极线电压，且将该n条源极线中的其他源极线浮接；一行解码器，连接至该n条位线，用以将该n条位线中的一第x条位线连接至一数据线，且将该n条位线中的其他位线连接至一参考电压；以及一感测电路，具有该数据线连接于该行解码器，用以根据该数据线上的一存储单元电流决定一选定存储单元的一存储状态；其中，x为一正整数，x大于等于1且x小于等于n。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1示出已知非易失性存储器示意图。
图2示出为感测电路判断选定存储单元C21的示意图。
图3示出为本发明非易失性存储器示意图。
图4示出为感测电路判断选定存储单元C21的示意图。
图5示出为本发明源极线解码器与行解码器的实施例。
图6示出为运用于非易失性存储比中的另一存储器阵列示意图。
具体实施方式
请参照图3，其示出为本发明非易失性存储器示意图。非易失性存储器包括：存储器阵列、列解码器310、源极线解码器(source line decoder)320、行解码器330以及感测电路340。其中，列解码器310连接至m条字线WL1～WLm、源极线解码器320连接至n条源极线SL1～SLn、行解码器330连接至n条位线BL1～BLn。
再者，存储器阵列连接至m条字线WL1～WLm、n条源极线SL1～SLn以及n条位线BL1～BLn，其包括m×n个存储单元C11～Cmn。而每个存储单元中都包括一浮动栅晶体管，且每个存储单元连接至对应的字线、位线与源极线。以存储单元C11为例，浮动栅晶体管的控制栅极连接至字线WL1、漏极连接至位线BL1、源极连接至源极线SL1。
源极线解码器320中包括n个开关Ss1～Ssn。而源极线解码器320根据源极线控制信号S[1:n]，产生n个源极线开关信号S1～Sn，用以控制源极线解码器320中的n个开关Ss1～Ssn其中之一为闭路状态，而其他的开关则为开路状态。举例来说，如图3所示，源极线解码器320中的开关Ss1为闭路状态，开关Ss2～Ssn为开路状态；并且，闭路状态的开关Ss1会将源极线电压VSL连接至对应的源极线SL1，而开路状态的开关Ss2～Ssn会让对应的源极线SL2～SLn呈现浮接(floating)。
行线解码器330中包括n个开关Sy1～Syn。而行解码器330根据行控制信号Y[1:n]，产生n个行开关信号Y1～Yn，用以控制n个开关Sy1～Syn其中之一为第一切换状态，而其他的开关则为第二切换状态。举例来说，如图3所示，行解码器330中的开关Sy1为第一切换状态，开关Sy2～Syn为第二切换状态；并且，第一切换状态的开关Sy1会将对应的位线BL1连接至数据线DL，而第二切换状态的开关Sy2～Syn会让对应的位线BL2～BLn连接至参考电压Vref。
再者，感测电路340包括晶体管Mn1、晶体管Mn2、晶体管Mp1、运算放大器OP1与运算放大器OP2。晶体管Mp1的源极连接至一第一电压源Vdd(例如3.3V)，晶体管Mp1的栅极接收一偏压电压Vbias，晶体管Mp1的漏极连接至节点b。而晶体管Mp1的连接关系即形成一参考电流源，用以产生一参考电流Iref至节点b。
晶体管Mn1的漏极与数据线DL连接至节点a，晶体管Mn1的栅极连接至节点c，晶体管Mn1的源极连接至一第二电压源Vss(例如接地电压GND)；晶体管Mn2的漏极连接至节点b，晶体管Mn2的栅极连接至节点c，晶体管Mn2的源极连接至第二电压源Vss(例如接地电压)；运算放大器OP1的正极端连接至节点a，运算放大器OP1的负极端接收一比较电压VDL(例如0.4V)，运算放大器OP1的输出端连接至节点c。因此，晶体管Mn1、晶体管Mn2与运算放大器OP1的连接关系极形成一电流镜；其中，晶体管Mn1的漏极为电流镜的输入端用以输入一存储单元电流Icell，晶体管Mn2的漏极为电流镜的镜射端以产生一镜射电流。
再者，运算放大器OP2的正极端连接至节点a，运算放大器OP2的负极端连接至节点b，运算放大器OP2可视为一比较器(comparator)，用以在输出端产生输出信号OUT。因此，运算放大器OP2产生的输出信号OUT即代表选取存储单元的存储状态。
根据本发明的实施例，非易失性存储器由列解码器310、源极线解码器320与行解码器330共同决定一选定存储单元。首先，列解码器310驱动一条字线以决定一选取列的n个存储单元。接着，源极线解码器320与行解码器330共同由选取列的n个存储单元中再决定一选定存储单元。接着，利用感测电路来判断选取存储单元的存储状态。
本发明最主要的特征在于，当源极线控制信号S[1:n]控制源极线解码器320中的开关Ssx为闭路状态时，行控制信号Y[1:n]也需要控制行解码器330中的开关Syx为第一切换状态；其中x为正整数，且1≦x≦n。换言之，源极线解码器320中开关Ssx为闭路状态，将使得源极线电压VSL连接至源极线SLx；而源极线解码器320中其他开关为开路状态，将使得其他源极线都为浮接。再者，行解码器330中开关Syx为第一切换状态，将使得位线BLx连接至数据线DL；而行线解码器330中其他开关为第二切换状态，将使得其他位线都连接至参考电压Vref。其中，参考电压Vref小于源极线电压VSL，且参考电压Vref大于等于比较电压VDL，例如0.45V。
假设于读取周期(read cycle)时，需要获得存储单元C21的存储状态。此时，需要先将源极线SL预充电至源极线电压VSL(例如，预充电至2V)。接着，字线WL2会被列解码器310驱动。接着，控制源极线解码器320中的开关Ss1为闭路状态，其他开关Ss2～Ssn为开路状态；并且控制行解码器330中的开关Sy1为第一切换状态，其他开关Sy2～Syn为第二切换状态。因此，决定存储单元C21为选定存储单元。
请参照图4，其示出为感测电路判断选定存储单元C21的示意图。当存储单元C21为选定存储单元时，源极线解码器320中的开关Ss1为闭路状态，使得源极线电压VSL连接至源极线SL1；而源极线解码器320中开关Ss2～Ssn为开路状态，使得源极线SL2～SLn都为浮接。再者，行解码器330中开关Sy1为第一切换状态，将使得位线BL1连接至数据线DL；而行线解码器330中开关Sy2～Syn为第二切换状态，使得位线BL2～BLn连接至参考电压Vref。因此，选定存储单元C21所产生的存储单元电流Icell由位线BL1经过开关Sy1至数据线DL并输入感测电路340。
由于行解码器330的开关Sy1由第二切换状态转变为第一切换状态，因此当感测电路340开始接收存储单元电流Icell时，节点a上的电压Va(亦即数据线DL上的电压)会由参考电压Vref开始放电至比较电压VDL。
举例来说，假设选取存储单元C21为第一存储状态(例如存储状态“0”)时，存储单元电流Icell大于参考电流Iref。因此，当节点a的电压Va放电至比较电压VDL时，节点b的电压Vb会放电至第二电压源Vss附近，因此节点a的电压Va大于节点b的电压Vb，运算放大器OP2产生高准位的输出信号OUT用以指示选取存储单元C21的存储状态为第一存储状态。
反之，假设选取存储单元C21为第二存储状态(例如存储状态“1”)时，存储单元电流Icell小于参考电流Iref。因此，当节点a的电压Va放电至比较电压VDL时，节点b的电压Vb会维持在第一电压源Vdd附近，因此节点a的电压Va小于节点b的电压Vb，运算放大器OP2产生低准位的输出信号OUT用以指示选取存储单元C21的存储状态为第二存储状态。
以图4为例，当行解码器330的开关Sy1由第二切换状态转变为第一切换状态时，节点a上的电压Va(亦即数据线DL上的电压)仅由参考电压Vref(0.45V)放电至比较电压VDL(0.4V)。
相较于已知图2中，节点a上的电压Va(亦即数据线DL上的电压)需要由源极线电压VSL(2V)放电至比较电压VDL(0.4V)，本发明的非易失性存储器可以大幅降低数据线DL的放电时间。因此，可以缩短从读取周期开始到产生输出信号OUT之间的延迟时间，并有效地提升存储单元的读取速度。
请参照图5，其示出为本发明源极线解码器与行解码器的实施例。源极线解码器320中，每一个开关Ss1～Ssn中都包括一个开关晶体管Ms1～Msn。而源极线解码器320根据源极线控制信号S[1:n]，产生n个源极线开关信号S1～Sn，用以控制n个开关晶体管Ms1～Msn其中之一为闭路状态，而其他的开关晶体管为开路状态。举例来说，开关Ss1中包括开关晶体管Ms1，开关晶体管Ms1的第一端接收源极线电压VSL，第二端连接至源极线SL1，控制端接收源极线开关信号S1。同理，源极线解码器320中其他开关Ss2～Ssn的连接关系不再赘述。
行解码器330中，每一个开关Sy1～Syn中都包括二个开关晶体管My1a～Myna与My1b～Mynb。而行解码器330根据源极线控制信号Y[1:n]，产生n个行开关信号Y1～Yn以及n个反相行开关信号，用以控制n个开关Sy1～Syn其中之一为第一切换状态，而其他的开关为第二切换状态。举例来说，开关Sy1中包括开关晶体管My1a与My1b，开关晶体管My1a的第一端连接至位线BL1，第二端连接至数据线DL，控制端连接至反相行开关信号；开关晶体管My1b的第一端连接至位线BL1，第二端连接参考电压Vref，控制端连接至行开关信号Y1。同理，行解码器330中其他开关Sy2～Syn的连接关系不再赘述。
再者，图5所揭露的非易失性存储器中，可将单一的控制信号C[1:n]，同时运用于源极线控制信号S[1:n]以及行控制信号Y[1:n]。举例来说，假设选定存储单元为存储单元C21时，先驱动字线WL2。
接着，将n位的控制信号C[1:n]设定为C[1,0～0,0](亦即仅有控制信号C[1:n]中的第一位为“1”，其余的(n-1)位为“0”)，并且将控制信号C[1:n]作为源极线控制信号S[1:n]以及行控制信号Y[1:n]。因此，可使得源极线解码器320中仅有开关Ss1为闭路状态，而开关Ss2～Ssn为开路状态。而行解码器330中仅有开关Sy1为第一切换状态，而开关Sy2～Syn为第二切换状态。
再者，本发明除了可以运用于单一浮动栅晶体管所组成的存储单元之外，存储器阵列中的存储单元也可以由多个晶体管所组成。
请参照图6，其示出为运用于非易失性存储比中的另一存储器阵列示意图。其中，列解码器310、源极线解码器320、行解码器330与存储器阵列之间的连接关系相同于图3，此处不再赘述。
同理，存储器阵列连接至m条字线WL1～WLm、n条源极线SL1～SLn以及n条位线BL1～BLn，其包括m×n个存储单元C11～Cmn。而每个存储单元中都包括一p型晶体管Tp以及一浮动栅晶体管Tf，且每个存储单元连接至对应的字线、位线与源极线。以存储单元C11为例，P型晶体管源极连接至源极线SL1，栅极连接至字线WL1，漏极连接至浮动栅晶体管Tf的第一端，且浮动栅晶体管Tf的第二端连接至位线BL1。同理，存储器阵列中其他的存储单元的连接关系不再赘述。
由以上说明可知，本发明的非易失性存储器中设计一源极线解码器320，而源极线解码器320与行解码器330相互搭配下，于读取周期时，数据线DL的放电时间可有效地缩短，并可有效地提升存储单元的读取速度。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中的一般技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当视所附的权利要求所界定者为准。

Claims (8)

1.一种非易失性存储器，包括：
一存储器阵列，具有m×n个存储单元，且该存储器阵列连接至m条字线、n条源极线与n条位线；
一列解码器，连接至该m条字线，其中该列解码器驱动该m条字线其中之一，用以决定一选定列，且该选定列所连接的n个存储单元都对应地连接至该n条源极线以及该n条位线；
一源极线解码器，连接至该n条源极线，用以将该n条源极线中的一第x条源极线连接至一源极线电压，且将该n条源极线中的其他源极线浮接；
一行解码器，连接至该n条位线，用以将该n条位线中的一第x条位线连接至一数据线，且将该n条位线中的其他位线连接至一参考电压；以及
一感测电路，包括：一电流源，连接至一第一电压源用以产生一参考电流；一第一节点，连接至该数据线用以接收一存储单元电流；一第二节点，连接至该电流源以接收该参考电流；一电流镜，具有一输入端连接至该第一节点，具有一镜射端连接至该第二节点；以及一比较器，具有二输入端分别连接至该第一节点与该第二节点，并产生一输出信号用以指示一选定存储单元的一存储状态；
其中，该电流镜包括：一第一N型晶体管，具有一漏极连接至该第一节点，一源极连接至一第二电压源；一第二N型晶体管，具有一漏极连接至该第二节点，一源极连接至该第二电压源，一栅极连接至该第一N型晶体管的一栅极；以及一运算放大器，具有一正端连接至该第一节点，一负端接收一比较电压，一输出端连接至该第一N型晶体管的该栅极；
其中，x为一正整数，x大于等于1，x小于等于n，该参考电压小于该源极线电压，且该参考电压大于等于该比较电压。
2.如权利要求1所述的非易失性存储器，其中该m×n个存储单元中的一第一存储单元包括一浮动栅晶体管，该浮动栅晶体管的一控制栅极连接至该m条字线中的一第一字线，该浮动栅晶体管的一源极连接至该n条源极线中的一第一源极线，以及该浮动栅晶体管的一漏极连接至该n条位线中的一第一位线。
3.如权利要求1所述的非易失性存储器，其中该m×n个存储单元中的一第一存储单元包括：
一P型晶体管，具有一栅极连接至该m条字线中的一第一字线，一源极连接至该n条源极线中的一第一源极线；以及
一浮动栅晶体管，具有一第一端连接至该P型晶体管的一漏极，一第二端连接至该n条位线中的一第一位线。
4.如权利要求1所述的非易失性存储器，其中，该源极线解码器包括n个开关对应地连接至该n条源极线，且该源极线解码器根据一源极线控制信号将该n条源极线中的该第x条源极线连接至该源极线电压，且将该n条源极线中的其他源极线浮接。
5.如权利要求4所述的非易失性存储器，其中，该源极线解码器中每一该开关由一开关晶体管所组成，且一第x个开关晶体管为一闭路状态，以及其他开关晶体管为一开路状态。
6.如权利要求1所述的非易失性存储器，其中，该行解码器包括n个开关对应地连接至该n条位线，且该行解码器根据一行控制信号将该n条位线中的该第x条位线连接至该数据线，且将该n条位线中的其他位线连接至该参考电压。
7.如权利要求6所述的非易失性存储器，其中，该行解码器中每一该开关由一第一开关晶体管与一第二开关晶体管所组成，于一第一切换状态时该第一开关晶体管为一闭路状态且该第二开关晶体管为一开路状态，且于一第二切换状态时该第一开关晶体管为该开路状态且该第二开关晶体管为该闭路状态。
8.如权利要求1所述的非易失性存储器，其中，该电流源包括：一P型晶体管，具有一源极连接至该第一电压源，一栅极接收一偏压电压，一漏极连接至该第二节点。
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