CN105321570B - 非易失性存储器及其列解码器 - Google Patents

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Abstract

一种非易失性存储器及其列解码器。该列解码器包括存储器阵列、行解码器、列解码器、写入缓冲器以及感测电路。列解码器包括一编程用解码器以及一读取用解码器。编程用解码器连接至存储器阵列的n条位线。读取用解码器连接至存储器阵列的n条位线。在编程周期时，编程用控制信号组动作并使得编程用解码决定选定记忆胞，且选定记忆胞产生的记忆胞电流经由编程用解码器与编程用数据线流向写入缓冲器。另外，在读取周期时，读取用控制信号组动作并使得读取用解码器决定选定记忆胞，且选定记忆胞产生的记忆胞电流经由读取用解码器与读取用数据线流向感测电路。

Description

非易失性存储器及其列解码器
技术领域
本发明涉及一种非易失性存储器的列解码器，且特别涉及一种非易失性存储器及中用以达成具快速读取感测(high speed read sensing)能力的列解码器。
背景技术
请参照图1A至图1C，其所绘示已知非易失性存储器及相关的记忆胞示意图。非易失性存储器包括：存储器阵列(memory array)、行解码器(row decoder)110、列解码器(column decoder)130、写入缓冲器(write buffer)150、以及感测电路(sensing circuit)140。其中，行解码器110连接至m条字线WL1～WLm；列解码器130连接至n条位线BL1～BLn。再者，存储器阵列包括m×n个记忆胞C11～Cmn，且存储器阵列连接至m条字线WL1～WLm、n条位线BL1～BLn以及电压源(V1)。
基本上，根据存储器阵列的工作状态，至少可区分为编程周期(program cycle)以及读取周期(read cycle)。在编程周期时，利用行解码器110与列解码器130可决定一选定记忆胞(selected memory cell)，并且调整电压源V1的电压值，即可对选定记忆胞进行编程动作(program action)。同理，利用行解码器110与列解码器130的控制，也可依序决定更多的选定记忆胞来进行编程动作。而当所有的选定记忆胞进行完编程动作后，即完成编程周期。
在编程周期之后，所有的记忆胞中的存储状态可进一步被区分为第一存储状态(例如状态“0”)或者第二存储状态(例如状态“1”)。
在读取周期时，利用行解码器110与列解码器130可决定一选定记忆胞，并且调整电压源V1的电压值，即可对选定记忆胞进行读取动作(read action)，用以决定选定记忆胞的存储状态。同理，利用行解码器110与列解码器130的控制，也可依序决定更多的选定记忆胞及其存储状态。而当所有的选定记忆胞皆完程读取动作后，即完成读取周期。
如图1A所示，列解码器130中包括一列解码电路(column decoding circuit)132与一切换电路(switching circuit)134，并且列解码器130根据列控制信号组Y[n:1]与切换控制信号组Sw[2:1]来运作。其中，列控制信号组Y[n:1]中有n个列控制信号，包括：第一列控制信号Y1至第n列控制信号Yn；而切换控制信号组Sw[2:1]中有第一切换控制信号Sw1与第二切换控制信号Sw2。
列解码电路132包括：n个开关晶体管(switch transistor)My1～Myn。而列解码电路132根据列控制信号组Y[n:1]来控制n个开关晶体管My1～Myn其中之一为闭路状态(close state)，而其他的开关晶体管为开路状态(open state)。
再者，切换电路134包括：二个开关晶体管(switch transistor)Mpgm、Mrd。而切换电路134根据切换控制信号组Sw[2:1]来控制二个开关晶体管Mpgm、Mrd其中之一为闭路状态，而另一个开关晶体管为开路状态。
在编程周期时，行解码器110驱动一条字线以决定一选取行(selected row)的n个记忆胞。而列解码器130中的列解码电路132可以根据列控制信号组Y[n:1]，由选取行的n个记忆胞中再决定一选定记忆胞(selected memory cell)。再者，列解码器130中的切换电路134根据切换控制信号组Sw[2:1]，将开关晶体管Mpgm控制为闭路状态并将开关晶体管Mrd控制为开路状态。因此，在编程周期时，选定记忆胞所产生的记忆胞电流(cell current)可流向写入缓冲器150。
在读取周期时，行解码器110驱动一条字线以决定一选取行的n个记忆胞。而列解码器130中的列解码电路132可以根据列控制信号组Y[n:1]，由选取行的n个记忆胞中再决定一选定记忆胞。再者，列解码器130中的切换电路134根据切换控制信号组Sw[2:1]，将开关晶体管Mpgm控制为开路状态并将开关晶体管Mrd控制为闭路状态。因此，在读取周期时，选定记忆胞所产生的记忆胞电流(cell current)可流向感测电路140，使得感测电路140根据记忆胞电流来决定选定记忆胞的存储状态。
以下以编程记忆胞C22以及读取记忆胞C22为例来进行说明。在编程周期时，行解码器110驱动字线WL2以决定一选取行的n个记忆胞C21～C2n。而列解码器130中的列解码电路132根据动作的(activated)第二列控制信号Y2以及不动作的(inactivated)其他列控制信号Y1与Y3～Yn，使得开关晶体管My2为闭路状态，而其他的开关晶体管My1与My3～Myn为开路状态。所以，记忆胞C22为选定记忆胞。再者，列解码器130中的切换电路134根据动作的第一切换控制信号Sw1以及不动作的第二切换信号Sw2，将开关晶体管Mpgm控制为闭路状态并将开关晶体管Mrd控制为开路状态。因此，在编程周期时，选定记忆胞C22所产生的记忆胞电流可流向写入缓冲器150，并且完成选定记忆胞C22的编程动作。
在读取周期时，行解码器110驱动字线WL2以决定一选取行的n个记忆胞C21～C2n。而列解码器130中的列解码电路132根据动作的(activated)第二列控制信号Y2以及不动作的(inactivated)其他控制信号Y1与Y3～Yn，使得开关晶体管My2为闭路状态，而其他的开关晶体管My1与My3～Myn为开路状态。所以，记忆胞C22为选定记忆胞。再者，列解码器130中的切换电路134根据不动作的第一切换控制信号Sw1以及动作的第二切换信号Sw2，将开关晶体管Mpgm控制为开路状态并将开关晶体管Mrd控制为闭路状态。因此，在读取周期时，选定记忆胞C22所产生的记忆胞电流可流向感测电路140，使得感测电路140根据记忆胞电流来决定选定记忆胞的存储状态。
再者，上述的列解码器130适用于多次编程的非易失性存储器(multi-timeprogrammable non-volatile memory，简称MTP非易失性存储器)以及一次编程的非易失性存储器(one time programmable non-volatile memory，简称OTP非易失性存储器)。
当非易失性存储器为MTP非易失性存储器时，其记忆胞的结构即如图1B所示。记忆胞中包括一浮动栅晶体管(floating gate transistor)M，其控制栅极(control gate)连接至字线WL、漏极连接至位线BL、源极连接至电压源V1。
在编程周期时，可将载子(carrier)注入浮动栅极晶体管M的浮动栅极，使得记忆胞的存储状态为第一存储状态(例如状态“0”)；或者，未将载子注入浮动栅极晶体管M的浮动栅极，使得记忆胞的存储状态为第二存储状态(例如状态“1”)。
当非易失性存储器为OTP非易失性存储器时，其记忆胞的结构即如图1C所示。记忆胞中包括一选择晶体管(select transistor)T，串接一电容器C。选择晶体管T的控制栅极(control gate)连接至字线WL、第一漏/源极连接至位线BL、第二漏/源极连接至电容器C的第一端，电容器C的第二端连接至电压源V1。
在编程周期时，可利用大电流破坏电容器C的介电层(dielectric layer)，使得电容器C转变成一个电阻器(resistor)，进而使得记忆胞的存储状态为第一存储状态(例如状态“0”)；或者，未利用大电流破坏电容器C的介电层(dielectric layer)，使得记忆胞的存储状态为第二存储状态(例如状态“1”)。
再者，上述图1B与图1C的记忆胞所组成的非易失性存储器仅是用来举例说明而已。图1A中的列解码器130也可以运用于其他架构记忆胞所组成的MTP非易失性存储器或者OTP非易失性存储器。
众所周知，在编程周期时，选定记忆胞所产生的记忆胞电流非常大，因此在列解码电路132中需要设计大尺寸的开关晶体管My1～Myn。例如开关晶体管My1～Myn的宽度(width)为36μm，通道长度(channel length)为0.25μm。由于开关晶体管My1～Myn的尺寸很大，因此当记忆胞电流流经开关晶体管My1～Myn时，才不会产生过大的压降(voltagedrop)，导至编程动作的失败。
再者，在读取周期时，感测电路140利用选定记忆胞所产生的记忆胞电流来进行充电动作(charging action)，并根据充电电压(charging voltage)的大小来决定选定记忆胞的存储状态。而大尺寸的开关晶体管My1～Myn将会延长读取动作的时间。
一般来说，大尺寸的开关晶体管My1～Myn具有较大的寄生电容(parasiticcapacitance)，使得电路上的RC时间常数(RC time constant)增加，而充电电压上升缓慢。因此，感测电路140将无法在短时间内决定选定记忆胞的存储状态。换句话说，已知的列解码器130是造成感测电路140无法快速读取感测(high speed read sensing)的一个因素。
发明内容
本发明的主要目的在于提出一种运用非易失性存储器的列解码器。用以使得非易失性存储器于读取周期时具备快速读取感测(high speed read sensing)的目标，并且不会影响编程周期时的编程动作。
本发明涉及一种非易失性存储器，包括：一存储器阵列，具有m×n个记忆胞，且该存储器阵列连接至m条字线与n条位线；一行解码器，连接至该m条字线，其中该行解码器驱动该m条字线其中之一，用以决定一选定行，且该选定行所连接的n个记忆胞皆对应地连接该n条位线；一列解码器，包括一编程用解码器连接至该n条位线以及一读取用解码器连接至该n条位线，其中该编程用解码器受控于一编程用控制信号组，该读取用解码器受控于一读取用控制信号组；一写入缓冲器，经由一编程用数据线连接至该编程用解码器；以及，一感测电路，经由一读取用数据线连接至该读取用解码器；其中，在一编程周期时，该读取用控制信号组不动作且该编程用控制信号组动作，使得该编程用解码器由该选定行中决定一选定记忆胞，且该选定记忆胞产生的一记忆胞电流经由该编程用解码器与该编程用数据线流向该写入缓冲器；其中，在一读取周期时，该编程用控制信号组不动作且该读取用控制信号组动作，使得该读取用解码器由该选定行中决定该选定记忆胞，且该选定记忆胞产生的该记忆胞电流经由该读取用解码器与该读取用数据线流向该感测电路。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1A至图1C所绘示已知非易失性存储器及相关的记忆胞示意图。
图2A至图2C所绘示为另一OTP非易失性存储器及相关的记忆胞示意图。
图3A与图3B所绘示为本发明运用非易失性存储器的列解码器的第一实施例与第二实施例。
图4A、图4B、图5A与图5B所绘示为本发明列解码器中读取用解码器的各种实施例。
【符号说明】
110：行解码器
130：列解码器
132：列解码电路
134：切换电路
140：感测电路
150：写入缓冲器
200、250：列解码器
210：编程用解码器
220、260、300、350、400、450：读取用解码器
310、330：第一级解码电路
310a、330a：第一解码单元
310b、330b：第二解码单元
320：第二级解码电路
具体实施方式
请参照图2A至图2C，其所绘示为另一OTP非易失性存储器及相关的记忆胞示意图。如图2A所示，非易失性存储器包括：存储器阵列、行解码器110、列解码器130、写入缓冲器150、以及感测电路140。其中，行解码器110连接至m条字线WL1～WLm；列解码器130连接至n条位线BL1～BLn。再者，存储器阵列包括m×n个记忆胞C11～Cmn，且存储器阵列连接至m条字线WL1～WLm、n条位线BL1～BLn以及二个电压源V1与V2。
基本上，根据存储器阵列的工作状态，至少可区分为编程周期以及读取周期。在编程周期时，利用行解码器110与列解码器130可决定一选定记忆胞，并且调整电压源V1与V2的电压值，即可对选定记忆胞进行编程动作。同理，利用行解码器110与列解码器130的控制，也可依序决定更多的选定记忆胞来进行编程动作。而当所有的选定记忆胞进行完编程动作后，即完成编程周期。
在编程周期之后，所有的记忆胞中的存储状态可进一步被区分为第一存储状态(例如状态“0”)或者第二存储状态(例如状态“1”)。
在读取周期时，利用行解码器110与列解码器130可决定一选定记忆胞，并且调整电压源V1与V2的电压值，即可对选定记忆胞进行读取动作(read action)，用以决定选定记忆胞的存储状态。同理，利用行解码器110与列解码器130的控制，也可依序决定更多的选定记忆胞及其存储状态。而当所有的选定记忆胞皆完程读取动作后，即完成读取周期。
如图2B与图2C所示，其为OTP非易失性存储器的记忆胞示意图。如2B图所示，记忆胞中包括一选择晶体管M1与二个电容器c1与c2。选择晶体管M1的控制栅极连接至字线WL、第一漏/源极连接至位线BL、第二漏/源极连接至电容器c1与c2的第一端，电容器c1的第二端连接至电压源V1，电容器c2的第二端连接至电压源V2。
在编程周期时，可利用大电流破坏电容器c1或c2的介电层，使得电容器c1或c2转变成一个电阻器，进而使得记忆胞的存储状态为第一存储状态(例如状态“0”)；或者，未利用大电流破坏电容器c1与c2的介电层，使得记忆胞的存储状态为第二存储状态(例如状态“1”)。
如图2C所示，记忆胞中包括一选择晶体管T1、一偏压晶体管(bias transistor)T2与一电容器c3。选择晶体管T1的控制栅极连接至字线WL、第一漏/源极连接至位线BL。再者，偏压晶体管T2的控制栅极连接至电压源V2、第一漏/源极连接至选择晶体管T1的第二漏/源极、第二漏/源极连接至电容器c3的第一端。再者，电容器c3的第二端连接至电压源V1。
在编程周期时，可利用大电流破坏电容器c3的介电层，使得电容器c3转变成一个电阻器，进而使得记忆胞的存储状态为第一存储状态(例如状态“0”)；或者，未利用大电流破坏电容器c3的介电层，使得记忆胞的存储状态为第二存储状态(例如状态“1”)。
请参照图3A，其所绘示为本发明运用非易失性存储器的列解码器的第一实施例。其中，非易失性存储器中的存储器阵列、行解码器、写入缓冲器以及感测电路的连接关系与运作原理相同于图1A与图2A，此处不再赘述。
根据本发明的第一实施例，列解码器200中包括一编程用解码器(programmingdecoder)210与一读取用解码器(reading decoder)220。其中，编程用解码器210与读取用解码器220皆连接至n条位线BL1～BLn。再者，编程用解码器210更连接至写入缓冲器150；读取用解码器220更连接至感测电路140。
编程用解码器210根据编程用控制信号组(programming control signal set)Yp[n:1]来运作；且读取用解码器220根据读取用控制信号组(reading control signal set)Yr[n:1]来运作。其中，编程用控制信号组Yp[n:1]中有n个编程用控制信号，包括：第一编程用控制信号Yp1至第n编程用控制信号Ypn；读取用控制信号组Yr[n:1]中有n个读取用控制信号，包括：第一读取用控制信号Yr1至第n读取用控制信号Yrn。
编程用解码器210包括：n个开关晶体管(switch transistor)Mp1～Mpn。n个开关晶体管Mp1～Mpn的第一端连接至对应的n条位线BL1～BLn；n个开关晶体管Mp1～Mpn的第二端连接至编程用数据线(programming data line)DLp；以及n个开关晶体管Mp1～Mpn的控制端连接至对应的n个编程用控制信号Yp1～Ypn。再者，编程用数据线DLp连接至写入缓冲器150。
读取用解码器220包括：n个开关晶体管(switch transistor)Mr1～Mrn。n个开关晶体管Mr1～Mrn的第一端连接至对应的n条位线BL1～BLn；n个开关晶体管Mr1～Mrn的第二端连接至读取用数据线(reading data line)DLr；以及n个开关晶体管Mr1～Mrn的控制端连接至对应的n个读取用控制信号Yr1～Yrn。再者，读取用数据线DLr连接至感测电路140。
根据本发明的第一实施例，在存储器阵列的编程周期时，读取用控制信号组Yr[n:1]不动作，而编程用控制信号组Yp[n:1]用来控制编程用解码器210中的n个开关晶体管Mp1～Mpn其中之一为闭路状态，而其他的开关晶体管为开路状态。再者，在存储器阵列的读取周期时，编程用控制信号组Yp[n:1]不动作，而读取用控制信号组Yr[n:1]用来控制读取用解码器220中的n个开关晶体管Mr1～Mrn其中之一为闭路状态，而其他的开关晶体管为开路状态。
换句话说，编程用解码器210仅在存储器阵列的编程周期运作，而读取用解码器220仅在存储器阵列的读取周期运作。
再者，根据本发明的第一实施例，编程用解码器210中n个开关晶体管Mp1～Mpn的尺寸大于读取用解码器220中n个开关晶体管Mr1～Mrn的尺寸。举例来说，开关晶体管Mp1～Mpn的宽度(width)为36μm，通道长度(channel length)为0.25μm；开关晶体管Mr1～Mrn的宽度(width)为2μm，通道长度(channel length)为0.2μm。
众所周知，大尺寸的开关晶体管Mp1～Mpn具有较大的寄生电容(parasiticcapacitance)，而小尺寸的开关晶体管Mr1～Mrn具有较小的寄生电容。在存储器阵列的读取周期时，选定记忆胞所产生的记忆胞电流会流经读取用解码器220中尺寸较小的开关晶体管。因此，电路上的RC时间常数(RC time constant)会较小，可加速感测电路140判定选定记忆胞存储状态的时间，达成快速读取感测(high speed read sensing)的目标。
在编程周期时，而列解码器200中的读取用解码器220不动作，而编程用解码器210根据编程用控制信号Yp[n:1]，由选取行的n个记忆胞中决定一选定记忆胞。因此，在编程周期时，选定记忆胞所产生的记忆胞电流(cell current)流经n个开关晶体管Mp1～Mpn其中之一，并经由编程用数据线DLp流向写入缓冲器150以完成选定记忆胞的编程动作。
换句话说，在编程周期时，选定记忆胞所产生的记忆胞电流非常大，且由于开关晶体管Mp1～Mpn的尺寸很大，所以记忆胞电流流经n个开关晶体管Mp1～Mpn其中之一时，不会产生过大的压降(voltage drop)。
在读取周期时，而列解码器200中的编程用解码器210不动作，而读取用解码器220根据读取用控制信号Yr[n:1]，由选取行的n个记忆胞中决定一选定记忆胞。因此，在读取周期时，选定记忆胞所产生的记忆胞电流(cell current)流经n个开关晶体管Mr1～Mrn其中之一，并经由读取用数据线DLr流向感测电路140以完成选定记忆胞的读取动作。
换句话说，在读取周期时，选定记忆胞所产生的记忆胞电流经n个开关晶体管Mr1～Mrn其中之一。由于开关晶体管Mr1～Mrn的寄生电容较小，可以使得感测电路140快速地判定选定记忆胞存储状态。
以下以编程记忆胞C22以及读取记忆胞C22为例来进行说明。在编程周期时，行解码器(未绘示)驱动字线WL2以决定一选取行的n个记忆胞C21～C2n。而列解码器200中的编程用解码器210根据动作的(activated)第二编程用控制信号Yp2以及不动作的(inactivated)其他编程用控制信号Yp1与Yp3～Ypn，使得开关晶体管Mp2为闭路状态，而其他的开关晶体管Mp1与Mp3～Mpn为开路状态。所以，记忆胞C22为选定记忆胞。因此，在编程周期时，选定记忆胞C22所产生的记忆胞电流经由开关晶体管Mp2与编程用数据线DLp流向写入缓冲器150，并且完成选定记忆胞C22的编程动作。
在读取周期时，行解码器(未绘示)驱动字线WL2以决定一选取行的n个记忆胞C21～C2n。而列解码器200中的读取用解码器220根据动作的(activated)第二读取用控制信号Yr2以及不动作的(inactivated)其他读取用控制信号Yr1与Yr3～Yrn，使得开关晶体管Mr2为闭路状态，而其他的开关晶体管Mr1与Mr3～Mrn为开路状态。所以，记忆胞C22为选定记忆胞。因此，在读取周期时，选定记忆胞C22所产生的记忆胞电流经由开关晶体管Mr2与读取用数据线DLr流向感测电路140，使得感测电路140根据记忆胞电流来决定选定记忆胞的存储状态。
另外，由于感测电路140根据读取用数据线DLr上的充电电压(charging voltage)变化来决定选定记忆胞的存储状态。因此，在决定选定记忆胞之前，需将读取用数据线DLr上的电压调整至一参考电压(例如接地电压)。之后，利用选定记忆胞的记忆胞电流，将读取用数据线DLr由参考电压开始充电。
请参照图3B，其所绘示为本发明运用非易失性存储器的列解码器的第二实施例。列解码器250中包括一编程用解码器210与一读取用解码器260。再者，相较于第一实施例，其差异在于读取用解码器260中增加一重置晶体管(reset transistor)Mrst1连接于读取用数据线DLr与接地电压Gnd之间。而编程用解码器210与图3A相同，此处不再赘述。
列解码器250中的读取用解码器260根据读取用控制信号组Yr[n:1]与重置信号Rst1来运作。再者，读取用控制信号组Yr[n:1]中有n个读取用控制信号，包括：第一读取用控制信号Yr1至第n读取用控制信号Yrn。
读取用解码器260包括：n个开关晶体管(switch transistor)Mr1～Mrn。n个开关晶体管Mr1～Mrn的第一端对应的连接至n条位线BL1～BLn；n个开关晶体管Mr1～Mrn的第二端连接至读取用数据线DLr；以及n个开关晶体管Mr1～Mrn的控制端连接至对应的n个读取用控制信号Yr1～Yrn。再者，重置晶体管Mrst1的第一端连接于读取用数据线DLr，第二端连接于接地电压Gnd，控制端接收重置信号Rst1。
根据本发明的第二实施例，在存储器阵列的读取周期时，需先短暂地动作重置信号Rst1，将读取用数据线DLr调整至接地电压Gnd。接着，利用读取用控制信号组Yr[n:1]来控制n个开关晶体管Mr1～Mrn其中之一为闭路状态，而其他的开关晶体管为开路状态。因此，选定记忆胞产生的记忆胞电流即可充电(charge)读取用数据线DLr，使得读取用数据线DLr上的电压由接地电压Gnd开始上升。而感测电路140即可根据读取用数据线DLr上的电压变化来决定选定记忆胞的存储状态并完成读取动作。
相同地，本发明的第二实施例中，编程用解码器210中n个开关晶体管Mp1～Mpn的尺寸也大于读取用解码器260中n个开关晶体管Mr1～Mrn的尺寸。如此，即可使得感测电路140快速地判定选定记忆胞存储状态。
另外，本发明的读取用解码器更可以修改为树状结构的读取用解码器(treereading decoder)。请参照图4A，其所绘示为本发明列解码器中读取用解码器的另一实施例。其中，图4A以连接至8条位线BL1～BL8的列解码器为例来作说明，当然本发明并不限定于位线的数目。再者，列解码器中编程用解码器的连接关系与图3A相同，不再赘述。
读取用解码器300中包括第一级解码电路(first stage decoding circuit)310与第二级解码电路(second stage decoding circuit)320。
第一级解码电路310具有8个输入端(8条位线BL1～BL8)以及2个输出端。因此，第一级解码电路310中包括一第一解码单元310a与一第二解码单元310b。其中，第一解码单元310a与第二解码单元310b由4(亦即8除以2)条读取控制信号Yr1～Yr4进行控制。
第一解码单元310a包括：4个开关晶体管Mra1～Mra4。4个开关晶体管Mra1～Mra4的第一端对应的连接至4条位线BL1～BL4；4个开关晶体管Mra1～Mra4的第二端连接至节点a1；以及4个开关晶体管Mra1～Mra4的控制端连接至对应的4条读取控制信号Yr1～Yr4。
第二解码单元310b包括：4个开关晶体管Mrb1～Mrb4。4个开关晶体管Mrb1～Mrb4的第一端对应的连接至另外4条位线BL5～BL8；4个开关晶体管Mrb1～Mrb4的第二端连接至节点a2；以及4个开关晶体管Mrb1～Mrb4的控制端连接至对应的4条读取控制信号Yr1～Yr4。
再者，第二级解码电路320将2个信号端转换为1个信号端，所以第二级解码电路320由2条读取控制信号Yr5与Yr6进行控制。其中，第二级解码电路320中包括：2个开关晶体管Mrc1与Mrc2。2个开关晶体管Mrc1与Mrc2的第一端对应的连接至节点a1与节点a2；2个开关晶体管Mrc1与Mrc2的第二端连接至节点读取数据线DLr；以及2个开关晶体管Mrc1与Mrc2的控制端连接至对应的2条读取控制信号Yr5与Yr6。再者，读取数据线DLr连接至感应电路140。
再者，上述读取用解码器300中，第二级解码电路320中的开关晶体管Mrc1与Mrc2的尺寸更可以小于第一级解码电路310中的开关晶体管Mra1～Mra4与Mrb1～Mrb4的尺寸。举例来说，开关晶体管Mra1～Mra4与Mrb1～Mrb4的宽度(width)为2μm，通道长度(channellength)为0.2μm；开关晶体管Mrc1与Mrc2的宽度(width)为1μm，通道长度(channellength)为0.2μm。
以下以编程记忆胞C22以及读取记忆胞C22为例来进行说明。在读取周期时，行解码器(未绘示)驱动字线WL2以决定一选取行的n个记忆胞C21～C2n。接着，控制第一级解码电路310的4条读取控制信号Yr1～Yr4中，仅动作第二读取用控制信号Yr2以及不动作的(inactivated)其他读取用控制信号Yr1与Yr3与Yr4，使得第一解码单元310a中的开关晶体管Mra2为闭路状态，而其他的开关晶体管Mra1与Mra3与Mra4为开路状态；并且使得第二解码单元310b中的开关晶体管Mrb2为闭路状态，而其他的开关晶体管Mrb1与Mrb3与Mrb4为开路状态。
再者，控制第二级解码电路320的2条读取控制信号Yr5与Yr6中，仅动作第五读取用控制信号Yr5以及不动作第六读取用控制信号Yr6，使得第二级解码电路320中的开关晶体管Mrc1为闭路状态，而开关晶体管Mrc2为开路状态。所以，记忆胞C22为选定记忆胞。因此，在读取周期时，选定记忆胞C22所产生的记忆胞电流经由开关晶体管Mra2、开关晶体管Mrc1与读取用数据线DLr流向感测电路140，使得感测电路140根据记忆胞电流来决定选定记忆胞的存储状态。
同理，由于读取用解码器300中的所有开关晶体管Mra1～Mra4、Mrb1～Mrb4、Mrc1与Mrc2的尺寸较小。如此，可使得感测电路140快速地判定选定记忆胞存储状态。
请参照图4B，其所绘示为本发明列解码器中读取用解码器的另一实施例。读取用解码器350中包括第一级解码电路330与第二级解码电路320。而相较于图4A，其差异在于第一级解码电路330的第一解码单元330a与一第二解码单元330b中各增加了重置晶体管Mrst1与Mrst2，分别连接于节点a1与接地电压Gnd以及节点a2与接地电压Gnd之间。再者，第二级解码电路320相同于图4A，不再赘述。
第一级解码电路330根据读取用控制信号组Yr[4:1]与重置信号组Rst[2:1]来运作。再者，重置信号组Rst[2:1]中有2个重置信号，包括：第一重置信号Rst1与第二重置信号Rst2。
第一解码单元330a包括：4个开关晶体管Mra1～Mra4。4个开关晶体管Mra1～Mra4的第一端对应的连接至4条位线BL1～BL4；4个开关晶体管Mra1～Mra4的第二端连接至节点a1；以及4个开关晶体管Mra1～Mra4的控制端连接至对应的4条读取控制信号Yr1～Yr4。再者，重置晶体管Mrst1的第一端连接于节点a1，第二端连接于接地电压Gnd，控制端接收第一重置信号Rst1。
第二解码单元330b包括：4个开关晶体管Mrb1～Mrb4。4个开关晶体管Mrb1～Mrb4的第一端对应的连接至另外4条位线BL5～BL8；4个开关晶体管Mrb1～Mrb4的第二端连接至节点a2；以及4个开关晶体管Mrb1～Mrb4的控制端连接至对应的4条读取控制信号Yr1～Yr4。再者，重置晶体管Mrst2的第一端连接在节点a2，第二端连接在接地电压Gnd，控制端接收第二重置信号Rst2。
在存储器阵列的读取周期时，需先短暂地动作第一重置信号Rst1或者第二重置信号Rst2，用以将读取用数据线DLr调整至接地电压Gnd。接着，利用读取用控制信号组Yr[6:1]来控制选定记忆胞所产生的记忆胞电流流至感测电路140，并决定选定记忆胞的存储状态。
另外，树状结构的读取用解码器可以由更多级的解码电路来组成。请参照图5A，其所绘示为本发明列解码器中读取用解码器的另一实施例。其中，图5A是连接至2M条位线BL1～BL(2M)。再者，读取用解码器400中包括多级解码电路41m、41n、41p与41q。
解码电路41m将2M个信号端(2M条位线BL1～BL(2M))转换为2N个信号端NL1～NL(2N)。其中，解码电路41m中包括2M个开关晶体管连接至对应的2M个信号端(2M条位线BL1～BL(2M))，且2M个开关晶体管被平均分配至2N个解码单元，使得每一解码单元中包括2(M-N)个开关晶体管。再者，每一解码单元中的2(M-N)个开关晶体管皆受控于2(M-N)条读取控制信号(亦即读取控制信号组Yrm[2(M-N):1])，并且在读取周期时，读取控制信号组Yrm[2(M-N):1]中仅动作一条读取控制信号。另外，2N个解码单元亦连接至对应的2N个信号端NL1～NL(2N)。
解码电路41n连接至前一级解码电路41m，用以将2N个信号端NL1～NL(2N)转换为2O个信号端OL1～OL(2O)。其中，解码电路41n中包括2N个开关晶体管连接至对应的2N个信号端NL1～NL(2N)，且2N个开关晶体管被平均分配至2O个解码单元，使得每一解码单元中包括2(N -O)个开关晶体管。再者，每一解码单元中的2(N-O)个开关晶体管皆受控于2(N-O)条读取控制信号(亦即读取控制信号组Yrn[2(N-O):1])，并且于读取周期时，读取控制信号组Yrn[2(N-O):1]中仅动作一条读取控制信号。另外，2O个解码单元亦连接至对应的2O个信号端OL1～OL(2O)。
经过至少一级以上的解码电路转换后，可将2M信号端(2M条位线BL1～BL(2M))转换为2P个信号端PL1～PL(2P)。而倒数第二级解码电路41p，用以将2P个信号端PL1～PL(2P)转换为2Q个信号端QL1～QL(2Q)。其中，解码电路41p中包括2P个开关晶体管连接至对应的2P个信号端PL1～PL(2P)，且2P个开关晶体管被平均分配至2Q个解码单元，使得每一解码单元中包括2(P-Q)个开关晶体管。再者，每一解码单元中的2(P-Q)个开关晶体管皆受控于2(P-Q)条读取控制信号(亦即读取控制信号组Yrp[2(P-Q):1])，并且在读取周期时，读取控制信号组Yrp[2(P-Q):1]中仅动作一条读取控制信号。另外，2Q个解码单元亦连接至对应的2Q个信号端QL1～QL(2Q)。
再者，最后一级解码电路41q连接至前一级解码电路41p，用以将2Q信号端转换为1个信号端(亦即读取用数据线DLr)。其中，解码电路41q中包括2Q个开关晶体管连接至对应的2Q个信号端QL1～QL(2Q)，且2Q个开关晶体管被平均分配至1个解码单元，使得每一解码单元中包括2Q个开关晶体管。再者，每一解码单元中的2Q个开关晶体管皆受控于2Q条读取控制信号(亦即读取控制信号组Yrq[2Q:1])，并且在读取周期时，读取控制信号组Yrq[2Q:1]中仅动作一条读取控制信号。另外，1个解码单元亦连接至读取用数据线DLr。
由以上说明可知，在读取周期时，由读取控制信号组Yrm[2(M-N):1]、Yrn[2(N-O):1]、Yrp[2(P-Q):1]与Yrq[2Q:1]的控制，选定记忆胞所产生的记忆胞电流会经过各级的解码电路41m、41n、41p与41q后，经由读取用数据线DLr流向感测电路140，使得感测电路140根据记忆胞电流来决定选定记忆胞的存储状态。
再者，读取用解码器400中所有的开关晶体管的尺寸皆比编程用解码器中的开关晶体管尺寸还要小。另外，M>N>O>P>Q，且M、N、O、P、Q为正整数。
再者，图5A绘示的读取用解码器400仅是一个实施例而已。如果读取用解码器仅需要2级解码电路时，可以利用二级解码电路41p与41q来实现即可。举例来说，所有位线连接至解码电路41p的2P条信号端，并由读取控制信号组Yrp[2(P-Q):1]来控制。而转换成2Q条信号端再连接至解码电路41q，并由读取控制信号组Yrq[2Q:1]来控制，并转换成一信号端连接至读取用数据线DLr。
再者，请参照图5B，其所绘示为本发明读取用解码器的另一实施例。相较于图5A，其差异在于第一级解码电路41mm的2N个解码单元中各增加一个重置晶体管。换句话说，第一级解码电路41mm中共增加2N个重置晶体管连接于各别的信号端NL1～NL(2N)与接地电压Gnd。并且，由2N个重置信号所组成的重置信号组Rst[2N:1]来操控。而其他级解码电路41n、41p与41q皆与图5A相同，不再赘述。
由以上说明可知，本发明的优点在于提出一种运用非易失性存储器的列解码器。可使得非易失性存储器在读取周期时具备快速读取感测(high speed read sensing)的目标；并且不会影响编程周期时的编程动作。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (15)

1.一种非易失性存储器，包括：
存储器阵列，具有m×n个记忆胞，且该存储器阵列连接至m条字线与n条位线；
行解码器，连接至该m条字线，其中该行解码器驱动该m条字线其中之一，用以决定一选定行，且该选定行所连接的n个记忆胞皆对应地连接该n条位线；
列解码器，包括一编程用解码器连接至该n条位线以及一读取用解码器连接至该n条位线，其中该编程用解码器受控于编程用控制信号组，该读取用解码器受控于读取用控制信号组；
写入缓冲器，经由编程用数据线连接至该编程用解码器；以及
感测电路，经由读取用数据线连接至该读取用解码器；
其中，该编程用控制信号组包括n个编程用控制信号，且该编程用解码器包括：n个第一开关晶体管，该n个第一开关晶体管的第一端连接至对应的n条位线；该n个第一开关晶体管的第二端连接至该编程用数据线；该n个第一开关晶体管的控制端连接至对应的n个编程用控制信号；
其中，在编程周期时，该读取用控制信号组不动作且该编程用控制信号组控制编程用解码器中的n个第一开关晶体管其中之一为闭路状态，而其他的第一开关晶体管为开路状态，使得该编程用解码器由该选定行中决定一选定记忆胞，且该选定记忆胞产生的记忆胞电流经由该编程用解码器与该编程用数据线流向该写入缓冲器；
其中，在读取周期时，该编程用控制信号组不动作且该读取用控制信号组动作，使得该读取用解码器由该选定行中决定该选定记忆胞，且该选定记忆胞产生的该记忆胞电流经由该读取用解码器与该读取用数据线流向该感测电路。
2.如权利要求1所述的非易失性存储器，其中该读取用控制信号组包括n个读取用控制信号，且该读取用解码器包括：
n个第二开关晶体管，该n个第二开关晶体管的第一端连接至对应的n条位线；该n个第二开关晶体管的第二端连接至该读取用数据线；以及该n个第二开关晶体管的控制端连接至对应的n个读取用控制信号。
3.如权利要求2所述的非易失性存储器，其中该读取用解码器包括：重置晶体管具有第一端连接在该读取用数据线，第二端连接至参考电压，以及控制端连接至重置信号。
4.如权利要求2所述的非易失性存储器，其中任一个第一开关晶体管的尺寸大于任一个第二开关晶体管的尺寸。
5.如权利要求1所述的非易失性存储器，其中在该读取周期时，该感测电路根据该选定记忆胞产生的该记忆胞电流决定该选定记忆胞的一存储状态。
6.如权利要求1所述的非易失性存储器，其中该存储器阵列中的第一记忆胞包括：
选择晶体管，具有控制栅极连接至第一字线、第一漏/源极连接至一第一位线；
第一电容器，具有第一端连接至该选择晶体管的第二漏/源极，与第二端连接至第一电压源；以及
第二电容器，具有第一端连接至该选择晶体管的该第二漏/源极，第二端连接至第二电压源。
7.如权利要求1所述的非易失性存储器，其中该存储器阵列中的第一记忆胞包括：
选择晶体管，具有控制栅极连接至第一字线、第一漏/源极连接至第一位线；
电容器，具有第一端连接至第一电压源；以及
偏压晶体管，具有控制栅极连接至第二电压源、第一漏/源极连接至该选择晶体管的第二漏/源极、第二漏/源极连接至该电容器的第二端。
8.如权利要求1所述的非易失性存储器，其中n等于2P，且该读取用解码器包括：
第一级解码电路，具有2P个信号端连接至对应的该n条位线并转换为2Q个信号端；其中，该第一级解码电路中包括2Q个解码单元，每一该解码单元皆受控于第一读取控制信号组；以及
第二级解码电路，连接至该2Q个信号端并转换为1个信号端连接至该读取用数据线；其中，该第二级解码电路受控于第二读取控制信号组；
其中，该第一读取控制信号组中包括2(P-Q)个读取控制信号，且该第二读取控制信号组中包括2Q个读取控制信号；以及P大于Q，且P与Q为正整数。
9.如权利要求8所述的非易失性存储器，其中该第一级解码电路，具有2Q个重置晶体管；其中，该2Q个重置晶体管的第一端连接至对应的该2Q个信号端，该2Q个重置晶体管的第二端连接至参考电压，且该2Q个开关晶体管受控于2Q个重置信号。
10.如权利要求8所述的非易失性存储器，其中该第一级解码电路，具有2P个第一开关晶体管被分配至该2Q个解码单元，每一该解码单元中具有2(P-Q)个第一开关晶体管受控于该第一读取控制信号组，且该2Q个解码单元连接至对应的该2Q个信号端。
11.如权利要求10所述的非易失性存储器，其中该第二级解码电路，具有2Q个第二开关晶体管；其中，该2Q个第二开关晶体管的第一端连接至对应的该2Q个信号端，该2Q个第二开关晶体管的第二端连接至该读取用数据线，且该2Q个第二开关晶体管受控于该第二读取控制信号组。
12.如权利要求11所述的非易失性存储器，其中任一个第一开关晶体管的尺寸大于任一个第二开关晶体管的尺寸。
13.如权利要求1所述的非易失性存储器，其中n等于2M，且该编程用解码器包括：
至少一级解码电路，将2M个信号端转换至2P个信号端，其中该2M个信号端连接至对应的该n条位线；
倒数第二级解码电路，连接至该2P个信号端并转换为2Q个信号端；其中，该倒数第二级解码电路中包括2Q个解码单元，每一该解码单元皆受控于第一读取控制信号组；以及
最后级解码电路，连接至该2Q个信号端并转换为1个信号端连接至该读取用数据线；其中，该最后级解码电路受控于一第二读取控制信号组；
其中，该第一读取控制信号组中包括2(P-Q)个读取控制信号，且该第二读取控制信号组中包括2Q个读取控制信号；以及M大于P，P大于Q，且M与P与Q为正整数。
14.如权利要求13所述的非易失性存储器，其中该倒数第二级解码电路，具有2P个第一开关晶体管被分配至该2Q个解码单元，每一该解码单元中具有2(P-Q)个第一开关晶体管受控于该第一读取控制信号组，且该2Q个解码单元连接至对应的该2Q个信号端。
15.如权利要求14所述的非易失性存储器，其中该最后级解码电路，具有2Q个第二开关晶体管；其中，该2Q个第二开关晶体管的第一端连接至对应的该2Q个信号端，该2Q个第二开关晶体管的第二端连接至该读取用数据线，且该2Q个第二开关晶体管受控于该第二读取控制信号组。
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