JP4547313B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に誤り訂正符号回路を搭載したダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置に関するものである。
本発明者が検討したところによれば、ＤＲＡＭの信頼性向上技術に関しては、以下のようなものが考えられる。
例えば、特許文献１には、図２１に示すようなメモリ回路が示されている。図２１に示すメモリ回路は、ＳＲＡＭまたはＤＲＡＭのメモリセルからのデータを、誤り訂正符号回路（ＥＣＣ回路）で判定および訂正する構成となっている。このような構成を用いると、４ビットのデータビット中にエラーが発生しても、３ビットのチェックビットを用いて訂正することができる。
更に、図２１では、メモリアレイに対して、ＥＣＣ回路を複数設けて、各ＥＣＣ回路に対して隣接していないビット線からのデータを接続して誤り訂正を行う構成をとっている。このため、連続した複数のビット線に所謂マルチビットソフトエラーが発生した場合でも、誤り訂正が可能である。また、固定不良を救済するために、冗長メモリセルが設けられており、センスアンプ回路からＥＣＣ回路に接続する途中で、正規メモリセルからのデータと冗長メモリセルからのデータを入れ替え可能となっている。
特開２００３−７７２９４号公報
ところで、前記のようなＤＲＡＭの信頼性向上技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
ＤＲＡＭのメモリセルを微細化し高集積化するためには、限られたメモリセル底面積の中で大きな容量を実現するキャパシタおよび、微細トランジスタが必要である。しかしながら、メモリセルトランジスタを微細化すると、デバイスばらつきが大きく増加し、低電圧化の影響と併せてＤＲＡＭの動作マージンが劣化してしまう。
特に問題となるのが、センスアンプを構成するＭＯＳトランジスタのしきい値のミスマッチと、接合リーク電流による蓄積ノードの電圧の減少である。スケーリングを進めると、しきい値のミスマッチについては、微細ＭＯＳトランジスタのチャネル内不純物数の揺らぎが顕著になり増加する。接合リーク電流についても、微細化のために拡散層内の電界が強くなるために、増加する傾向にある。これらのデバイスばらつきにより、メモリセルからのデータを読み出したときの信号量が実効的に減少し、センスアンプで信号を増幅する際に、あやまって読み出される危険性が増加する。
したがって、このようなＤＲＡＭの動作マージンを向上させるため、例えば前述したような特許文献１の技術を用いることが考えられる。しかしながら、特許文献１に示した技術では、データビット４ビットに対して、チェックビットを３ビット設けているため、ＥＣＣ回路による誤り訂正を用いない場合に比べて、メモリセルの面積が７５％も増加する。このように大きな面積ペナルティがあるＤＲＡＭチップは、コストを重視するサーバ、パーソナルコンピュータ（ＰＣ）、家電などの製品へ応用することが困難である。そこで、ＤＲＡＭに対しては、例えば、６４ビットのデータビットに対して８ビット程度のチェックビットを設けるようなＥＣＣ方式を用いて、メモリセルの面積ペナルティを１０％程度に抑えて、チップ面積・コストの増加を抑えることが望ましい。
一方、このようにビット数の大きな単位でＥＣＣ回路を動作させるためには、多数のビットをセンスアンプ回路からＥＣＣ回路まで持ってくる必要がある。そうすると、この配線において発生する消費電力、または配線遅延が無視できないものとなる。したがって、消費電力または配線遅延を低減するためには、ＥＣＣ回路をセンスアンプ回路に隣接して配置することが望ましい。
しかしながら、特許文献１の技術では、ＥＣＣ回路をセンスアンプ回路に隣接して配置することが、事実上困難となることが予想される。その要因の一つとして、特許文献１の技術では、データビット４ビットに対してチェックビット３ビットを備えるＥＣＣ方式を用いているため、ＥＣＣ回路の面積が大きくなることが挙げられる。したがって、このような構成をＤＲＡＭに適用し、更にＥＣＣ回路とセンスアンプ回路を隣接配置した場合、所謂直接周辺回路の面積が大きくなり、チップ面積が大きく増大することになるため好ましくない。
また、他の要因として、特許文献１の技術では、図２１に示すように、正規メモリセルに対してはＥＣＣ回路を設けているが、冗長メモリセルにはＥＣＣ回路を設けていないことが挙げられる。そうすると、正規メモリセルのデータを冗長メモリセルのデータで置換する際には、センスアンプ回路からＥＣＣ回路までの経路にマルチプレクサなどを配置して、経路の切り替えを行う必要がある。
したがって、レイアウト上、センスアンプ回路とＥＣＣ回路の間に、このマルチプレクサの配置エリアを設けることが考えられ、この場合、センスアンプ回路とＥＣＣ回路は隣接配置とならない。また、ＤＲＡＭでは、チップ内に多数のセンスアンプ回路が分散配置されているため、このようなマルチプレクサを配置すると、その配線面積を含めて直接周辺回路の面積が大きく増大することになる。これによっても、センスアンプ回路とＥＣＣ回路の隣接配置は困難となる。更には、マルチプレクサおよびその配線による遅延時間が、動作速度の低下を招くことも問題となる。
本発明は、このような問題等を鑑みてなされたものである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体記憶装置は、複数のワード線、複数のビット線および複数のメモリセルをそれぞれが含んだ複数のメモリアレイと、それぞれのメモリアレイに対応して配置されたセンスアンプ列とを備えた構成に対して、このセンスアンプ列に隣接して誤り訂正符号回路が配置されるものとなっている。そして、この誤り訂正符号回路は、センスアンプ列内の各センスアンプに読み出したデータに対して誤り訂正を行うものとなっている。このような構成は、アクティベートコマンドが入力されたときに誤り訂正を行う方式に適した構成となっている。そして、センスアンプ列と誤り訂正符号回路が隣接して配置されるため、この間の配線の充放電による消費電力を低減できる。また、配線の遅延時間に伴う動作速度のペナルティを低減できる。更に、隣接配置によって集積化が可能になるため、面積ペナルティを低減することも可能となる。
ところで、このようなアクティベートコマンド（ロウ系コマンド）の周期で誤り訂正を行う方式の他に、カラム系コマンドに応じて誤り訂正を行う方式が考えられる。このようなカラム系コマンドの方式では、例えば所謂間接周辺回路などに誤り訂正符号回路を配置することができるため、ロウ系コマンドの方式に比べると面積ペナルティを小さくすることが可能となる。しかしながら、ロウ系コマンドの方式が通常数十ｎｓの周期を備えるのに対し、カラム系コマンドの方式は、数ｎｓの周期にもなりえるため、チップ全体の動作サイクルに与えるペナルティが非常に大きくなる。したがって、ロウ系コマンドの方式を採用した上で、センスアンプ列と誤り訂正符号回路を隣接配置することによって、動作サイクルペナルティおよび面積ペナルティを効率的に低減できる。
また、本発明による半導体記憶装置は、前述した複数のメモリアレイの中に冗長メモリアレイが含まれるものとなっている。そして、この冗長メモリアレイに対しても、そのセンスアンプ列に隣接して誤り訂正符号回路が備わった構成となっている。これによって、誤り訂正符号回路を用いた不良救済と、冗長救済による不良救済の両面からチップの歩留まり向上、信頼性向上を図ることが可能になる。また、冗長メモリアレイに専用の誤り訂正符号回路が備わっているため、例えば、専用の誤り訂正符号回路を備えずに正規メモリアレイの誤り訂正符号回路を共有するような場合で必要な、センスアンプと誤り訂正符号回路間の経路切り替え回路などが不要となる。これによって、センスアンプ列に隣接して誤り訂正符号回路を配置することが容易に実現可能となる。
なお、冗長メモリアレイと正規メモリアレイを冗長置換する際は、冗長メモリアレイが専用の誤り訂正符号回路を備えているため、メモリアレイ単位で置換を行うことが望ましい。そして、このメモリアレイ単位での置換に際しては、入出力バッファの接続対象を、マルチプレクサによって、正規メモリアレイに接続されるＩ／Ｏ線か冗長メモリアレイに接続されるＩ／Ｏ線かを選択するような方式にするとよい。
また、前述した誤り訂正符号回路は、具体的には、例えば各センスアンプ回路に１対１で対応して隣接配置された複数のサブ回路によって構成することができる。そして、このような複数のサブ回路は、例えば、複数の第１サブ回路と複数の第２サブ回路に分類することができる。ここで、各第１サブ回路は、データビットの各センスアンプに対応し、センスアンプへの読み出しデータに基づいてチェックビットを生成し、また、エラーがあった場合には、このセンスアンプへの読み出しデータを訂正する機能を備えている。一方、各第２サブ回路は、チェックビットの各センスアンプに対応し、第１サブ回路で生成したチェックビットの値と、以前に生成および記憶してあったチェックビットの値とを比較および判定し、それによって得られるエラー有無の結果を第１サブ回路に伝達する機能を備えている。このような回路構成とすることで、効率的なレイアウトでセンスアンプ列と誤り訂正符号回路を隣接させることが可能となる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体記憶装置に誤り訂正符号回路を備えることによる面積ペナルティおよび動作サイクルペナルティを効率的に低減することが可能になる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面において、ＰＭＯＳトランジスタにはゲートに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続は明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
図１は、本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を示す平面図であり、（ａ）は、チップ全体の構成例、（ｂ）は、（ａ）におけるメモリバンクの構成例を示すものである。
図１に示す半導体記憶装置はＤＲＡＭとなっている。そのメモリチップＣＨＩＰ全体の構成は、例えば図１（ａ）に示すように、制御回路ＣＮＴＬと、入出力回路ＤＱＣと、メモリバンクＢＡＮＫに大きく分けられる。制御回路ＣＮＴＬには、クロック、アドレス、制御信号がメモリチップＣＨＩＰ外から入力され、メモリチップＣＨＩＰの動作モードの決定やアドレスのプリデコード等が行われる。入出力回路ＤＱＣは、入出力バッファ等を備え、メモリチップＣＨＩＰ外部からライトデータが入力され、メモリチップＣＨＩＰ外部へリードデータを出力する。
メモリバンクＢＡＮＫには、例えば図１（ｂ）に示すように、複数のアレイ状に配置されたメモリアレイＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、誤り訂正符号回路ＥＣＣ、クロスエリアＸＰが配置される。また、メモリバンクＢＡＮＫ内の外周には、センスアンプ列ＳＡＡと平行に列デコーダＹＤＥＣおよびメインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行に行デコーダＸＤＥＣ並びにアレイ制御回路ＡＣＣが配置される。
図２は、図１の半導体記憶装置において、そのメモリアレイ周りの構成および動作を示すものであり、（ａ）は、誤り訂正符号回路を含むメモリアレイ周りの構成例を示す概略図、（ｂ）は、（ａ）の動作例を説明するシーケンス図である。図２（ａ）に示す半導体記憶装置は、メモリアレイＡＲＹに隣接したセンスアンプ列ＳＡＡに対し、１対１の関係で誤り訂正符号回路ＥＣＣが搭載されている。ここで、ＥＣＣは、１ビットの誤り訂正能力を持つ回路となっている。
なお、センスアンプ列ＳＡＡは、一般的に直接周辺回路と呼ばれ、これに対応して設けられた誤り訂正符号回路ＥＣＣも直接周辺回路に属することになる。一方、図１に示すＸＤＥＣ，ＹＤＥＣといったアドレス系の回路や、ＭＡＡよりもチップの外部端子側に属するデータ系の回路などは、一般的に間接周辺回路と呼ばれる。
メモリアレイＡＲＹは、データ用(ＤＡＴＡ ＢＩＴ)とチェックビット用(ＣＨＥＣＫ ＢＩＴ)に分かれており、例えば、６４ビットのデータビットと９ビットのチェックビットによって一つのＥＣＣブロック（ＥＣＣ ＢＬＯＣＫ）が形成される。そして、一回のアレイ動作でＥＣＣブロック全体がセンスアンプ列ＳＡＡに読み込まれ、誤り訂正符号回路ＥＣＣで誤りの判定および訂正が行われる。ＥＣＣにより誤り訂正を行うことにより、メモリセルを微細化し、デバイスばらつきが増大したときにもチップの動作マージンを広げることが出来る。また、６４ビットという多数のビットに対して９ビットしかチェックビットを設けていないため、メモリセルなどの面積ペナルティを低減できる。
次に、このような半導体記憶装置の動作の一例について図２（ｂ）を用いて説明する。図２（ｂ）では、アクティベートコマンド後と、リード/ライトコマンド後と、プリチャージコマンド後におけるチップ内部の動作が示されている。ここで、特徴的なこととして、誤り訂正符号回路ＥＣＣを、アクティベートコマンド後と、プリチャージコマンド後に動作させることが挙げられる。
外部コマンドの流れとして、まず、アクティベートコマンドでバンクを活性化し、リード/ライトコマンドでバンクとデータをやり取りした後、プリチャージコマンドでバンクを非活性化する。この流れに応じて、チップ内部では、アクティベートコマンドを受けてワード線を活性化し、ビット線に信号を読み出す。次いで、この読み出した信号をセンスアンプで増幅した後にＥＣＣでセンスアンプ中のデータをエラー判定ならびにエラー修正する。ここで、リード/ライトコマンドが入力されると、列選択線を活性化してセンスアンプからエラー修正されたデータを読み出し、またはセンスアンプへ新たなデータを書き込む。そして、プリチャージコマンドが入力されると、ＥＣＣでチェックビットを生成して、その生成したチェックビットをチェックビット用のメモリセルに書き込んだ後、ワード線を非活性化してビット線をプリチャージする。
このように、図２の構成および動作では、センスアンプにＥＣＣを設け、アクティベートコマンドが入力されたときに誤り訂正を行う。アクティベート動作のサイクルは６０ｎｓ程度であるため、誤り訂正符号回路ＥＣＣで生じる数ｎｓの遅延が動作サイクルに与えるペナルティを小さくできるという利点がある。したがって、誤り訂正符号回路を備えないＤＲＡＭとほぼ同等のタイミングスペックを実現することができる利点がある。これに対して、従来技術のように間接周辺回路にＥＣＣを配置して、リード・ライト動作時に誤り訂正を行う場合、もともと５ｎｓ程度の動作サイクルに数ｎｓのペナルティが加わるため、動作速度の低下が大きいという問題がある。
図３は、図１の半導体記憶装置において、そのメモリアレイの構成の一例を示す回路図である。図３に示すように、メモリアレイＡＲＹは、複数のメモリセルＭＣから構成されている。各メモリセルＭＣは、ＤＲＡＭメモリセルとなっており、１個のＭＯＳトランジスタ（メモリセルトランジスタ）および１個のキャパシタＣｓで構成される。メモリセルトランジスタの一方のソース又はドレインは、ビット線ＢＬＴ又はビット線ＢＬＢに接続され、他方のソース又はドレインは、蓄積ノードＳＮに接続され、ゲートは、ワード線ＷＬに接続されている。
キャパシタＣｓの一方の端子は、蓄積ノードＳＮに接続され、他方の端子は共通プレートＰＬに接続される。なお、ビット線ＢＬＴとビット線ＢＬＢは、ビット線対（相補ビット線）として機能し、同一のセンスアンプＳＡに接続される。センスアンプ列ＳＡＡと誤り訂正符号回路ＥＣＣは、メモリアレイＡＲＹに対して上下に交互配置され、上下のメモリアレイＡＲＹ内のビット線対ＢＬＴ／ＢＬＢに共通に接続され、両者で共用される。また、これに伴い各センスアンプ列ＳＡＡ内では、隣接するセンスアンプＳＡがビット線対１つ分のスペースを挟んで配置されることになる。
このような配置をとることにより、ＳＡ間のピッチが緩和されるためＳＡのレイアウトが容易となり、微細化が可能となる。また、詳細は図８等で後述するが、この各ＳＡに１対１で対応してＥＣＣサブ回路を配置する際にも、同様にＥＣＣサブ回路間のピッチを緩和することができるため、レイアウトが容易となり、微細化が可能となる。また、ＥＣＣをＳＡに隣接して配置しているため、両者を接続する配線が短く、配線の充放電電力が小さい特徴がある。一方、仮に、間接周辺回路部にＥＣＣを配置し、このような多数のビットに対してチェックビットを設けるようなＥＣＣ方式を用いた場合には、チップ上に多数の長距離配線を設ける必要があり、消費電力が大きくなる。
図４は、図１の半導体記憶装置において、そのセンスアンプ列とサブワードドライバ列と誤り訂正符号回路の詳細な配置関係の一例を示す平面図である。図４に示すように、センスアンプ列ＳＡＡ内のセンスアンプＳＡと、誤り訂正符号回路ＥＣＣは、メモリアレイＡＲＹに対して上下に交互配置され、上下のメモリアレイＡＲＹ内のビット線対ＢＬＴ／ＢＬＢに共通接続される。
同様に、サブワードドライバ列ＳＷＤＡ内のサブワードドライバＳＷＤも、メモリアレイＡＲＹに対して左右に交互配置され、左右のメモリアレイＡＲＹ内のワード線ＷＬに共通接続される。このように配置することにより、サブワードドライバ列ＳＷＤＡ内において、サブワードドライバＳＷＤ間のピッチを、メモリアレイＡＲＹ内のワード線ＷＬ間のピッチの２倍に広げることができる。したがって、微細化が容易となる。
またセンスアンプ列ＳＡＡには、ローカルＩ／Ｏ線ＬＩＯが配置され、ＬＩＯは、クロスエリアＸＰでスイッチＳＷを介して、メインＩ／Ｏ線ＭＩＯと接続される。リード時には、ＥＣＣを用いて誤り訂正が行われたセンスアンプＳＡ中のデータがＬＩＯとＭＩＯを介してチップ外に読み出され、ライト時には、チップ外からＭＩＯとＬＩＯを介してセンスアンプＳＡにデータが書き込まれる。
図５は、図１の半導体記憶装置において、そのメモリバンク内に冗長エリアを備えた構成の一例を示すブロック図である。通常、メモリバンクＢＡＮＫ内には数十個のメモリマットＭＡＴが含まれるが、図５では、説明の簡素化のためにメモリマットＭＡＴがＭＡＴ０，ＭＡＴ１の２個の場合を示している。正規メモリアレイＡＲＹ０〜７と冗長メモリアレイＲＡＲＹ０，１は、それぞれ個々に対応するセンスアンプ列ＳＡＡと誤り訂正符号回路ＥＣＣを有する。ただし、説明の簡素化のため、図４で述べたような、センスアンプ列ＳＡＡがメモリアレイＡＲＹに対して共有接続された構成にはなっていない。また、図５では、ＡＲＹ０〜３とＲＡＲＹ０がメモリマットＭＡＴ０に属し、ＡＲＹ４〜７とＲＡＲＹ１がメモリマットＭＡＴ１に属している。
このような構成を用いると、例えば、あるメモリマットＭＡＴ内のメモリアレイＡＲＹにＥＣＣで救済できない程度の製造不良などがあった場合、当該ＡＲＹ全体を、それと同じＭＡＴ内の冗長メモリアレイＲＡＲＹで置換することによって救済することが可能になる。更に、その冗長メモリアレイＲＡＲＹを正規のメモリアレイＡＲＹとは独立に設け、ＲＡＲＹのセンスアンプ列ＳＡＡにも独立した誤り訂正符号回路ＥＣＣを設けることで、従来技術で必要であった冗長用のセンスアンプとＥＣＣとの間のマルチプレクサが不要となり、回路面積・配線面積を低減できる。
ここで、図５における各誤り訂正符号回路ＥＣＣは、例えば、６４ビット中の１ビットに不良が存在する場合であれば訂正可能であるが、複数のビットに不良が存在する場合には誤り訂正ができない。また、本実施の形態による誤り訂正方式ではＥＣＣとＳＡＡが１対１で対応しており、ＳＡＡ内の各ＳＡ毎にそれに対応するＥＣＣ部分の配線構造が若干異なるため、不良ビットに接続された正規のセンスアンプを冗長用のセンスアンプに置換するといったセンスアンプ単位の置換を行うことは容易でない。そこで、ＥＣＣによって誤り訂正が不可能な場合、誤り訂正が行われるメモリアレイの単位で置換を行うことにより、誤り訂正を適用しながら冗長救済を可能にすることができる。そして、冗長メモリアレイを用意して救済を行うことで、製造時に発生する欠陥を救済し、チップの歩留まりを上げることができる。
このようにＥＣＣに対応するメモリアレイ単位で冗長救済を行うため、図５の構成例では、入出力バッファＤＱの前段にマルチプレクサＭＵＸが配置され、このＭＵＸに対して、正規メモリアレイＡＲＹに接続されるＩ／Ｏ線と冗長メモリアレイＲＡＲＹに接続されるＩ／Ｏ線が接続されている。ＤＲＡＭがアクティベートコマンドを受け取ると、一つのメモリマット(たとえばＭＡＴ０)内のワード線が選択され、そのメモリマット内の全てのメモリアレイ（例えばＡＲＹ０〜３とＲＡＲＹ０）からセンスアンプ列ＳＡＡに向けてデータが読み出される。正規メモリアレイ（例えばＡＲＹ０〜３）では、ＳＡＡに読み出されたデータが、列デコーダＹＤＥＣから出力される列選択線ＹＳで選択され、メインＩ／Ｏ線ＭＩＯ０〜３に読み出される。冗長メモリアレイ（例えばＲＡＲＹ０）でも、同様にデータが冗長メインＩ／Ｏ線ＲＭＩＯに読み出される。
ＭＩＯ０〜３、ＲＭＩＯに読み出されたデータは、メインアンプＭＡで増幅され、正規グローバルＩ／Ｏ線ＧＩＯ０〜３、冗長グローバルＩ／Ｏ線ＲＧＩＯに出力される。ここで、例えばＡＲＹ０〜３に固定不良がなく、冗長救済を行わない場合には、ＧＩＯ０〜３上のデータがマルチプレクサＭＵＸを通過して、そのまま入出力バッファＤＱ０〜３によりチップ外部へと出力される。一方、冗長救済を行う場合には、冗長選択線ＲＮ０〜３のいずれかが活性化され、ＧＩＯ０〜３のいずれかとＲＧＩＯとのデータがＭＵＸで置換される。また、このためにメモリマットＭＡＴ毎に救済をするべきメモリアレイＡＲＹの番号が予めヒューズブロックＦＢにプログラムされている。
アクティベートコマンドがＤＲＡＭに入力されたときには、行アドレスプリデコーダＸＰＤから例えばメモリマットＭＡＴ０〜３１に対応するマット選択信号ＭＳ０〜３１がＦＢに入力される。そして、ＦＢのヒューズ情報によって、この入力された選択信号に該当するメモリマットにおいて救済すべきメモリアレイが定められ、このメモリアレイに対応する冗長選択信号ＲＮが活性化される。これによって、例えば、ＭＡＴ０ではＡＲＹ０をＲＡＲＹ０で救済し、ＭＡＴ１ではＡＲＹ６をＲＡＲＹ１で救済するといったことが可能になる。なお、ここでは、メモリアレイからの読み出しに伴い冗長置換を行う場合の説明を行ったが、勿論、メモリアレイへ書き込みを行う場合も同様にして冗長置換される。
図６は、図５の構成例において、その内部回路の詳細を示すものであり、（ａ）は、マルチプレクサの回路構成例、（ｂ）は、ヒューズブロックの回路構成例である。マルチプレクサＭＵＸは、図６(ａ)に示すように、例えばパストランジスタからなり、入出力バッファＤＱに対応して設けられる。ヒューズブロックＦＢから出力される冗長選択信号（例えばＲＮ０）が活性化されている場合は、冗長グローバルＩ／Ｏ線（例えばＲＧＩＯ）が入出力バッファＤＱと接続され、非活性の場合には正規グローバルＩ／Ｏ線（例えばＧＩＯ０）がＤＱと接続される。
ヒューズブロックＦＢは、図６（ｂ）に示すように、その内部に例えば、各メモリマットＭＡＴ毎の各メモリアレイＡＲＹに対応したヒューズが設けられる。すなわち、それぞれのメモリマットＭＡＴ内で、救済を行うメモリアレイＡＲＹに対応するヒューズＦＵＳＥが切断されており、マット選択信号ＭＳが活性化されたときには、それに該当するＭＡＴ内における救済を行うＡＲＹに対応した冗長選択信号ＲＮが活性化される。図６（ｂ）では、その一例として、ＭＳ０が活性化された際にはＲＮ０が活性化され、ＭＳ３０が活性化された際にはＲＮ２が活性化される例を示している。
図７は、図１の半導体記憶装置において、そのメモリバンク内に冗長エリアを備えた構成の他の一例を示すブロック図である。図５の構成例との違いは、正規グローバルＩ／Ｏ線ＧＩＯとマルチプレクサＭＵＸとの接続方法である。前述した図５では、各ＤＱに対応したマルチプレクサＭＵＸに、正規グローバルＩ／Ｏ線ＧＩＯと冗長グローバルＩ／Ｏ線ＲＧＩＯが接続されていた。一方、図７の構成例では、ＤＱ０のマルチプレクサＭＵＸには、ＧＩＯ０とＧＩＯ１というように隣接する２本のＧＩＯが接続され、同様にして最後のＤＱ３にＧＩＯ３とＲＧＩＯが接続される。
このような構成において、例えば、ＭＡＴ０でＡＲＹ１に不良が有った場合には、冗長選択信号ＲＮ１をデコーダＤＣによってデコードし、冗長デコード信号ＲＤ０を非活性化し、ＲＤ１〜３を活性化する。そして、ＲＤ０が非活性化されるのに伴いＧＩＯ０がＤＱ０に接続され、ＲＤ１〜３が活性化されるのに伴いＧＩＯ２とＤＱ１、ＧＩＯ３とＤＱ２、ＲＧＩＯとＤＱ３がそれぞれ接続される。したがって、誤り訂正が行われるメモリアレイ単位で置換を行うことにより、誤り訂正を適用しながら冗長救済が可能になるという利点のほかに、冗長グローバルＩ／Ｏ線ＲＧＩＯの長さが短くなるため、動作速度が高速になるという利点がある。
図８は、図１の半導体記憶装置において、そのセンスアンプ列と誤り訂正符号回路の詳細な接続関係の一例を示す概略図である。センスアンプ列ＳＡＡには、データビットからの信号が入力されるセンスアンプＳＡとチェックビットからの信号が入力されるセンスアンプＳＡが含まれる。誤り訂正符号回路ＥＣＣは、データビット用のセンスアンプＳＡに対応したデータビット用のＥＣＣサブ回路ＥＣＳと、チェックビット用のセンスアンプＳＡに対応したチェックビット用のＥＣＣサブ回路ＣＫＳからなる。ＳＡとＥＣＳは、１対１に対応して動作し、その上下に配置されたビット線対ＢＬＴＵ／ＢＬＢＵおよびＢＬＴＤ／ＢＬＢＤで共用される。なお、図８では、データビットの信号に対応して６４対のビット線対（ＢＬＴ／ＢＬＢ０〜６３）と６４個のＳＡおよびＥＣＳが設けられ、チェックビットの信号に対応して９対のビット線対（ＢＬＴ／ＢＬＢ６４〜７２）と９個のＳＡおよびＣＫＳが設けられている。
また、クロスエリアＸＰには、ＥＣＣ駆動回路ＥＣＥが配置される。ＥＣＥでは、９本のシンドローム予備信号Ｐ＜０：８＞（以降、Ｐ＜０＞からＰ＜８＞までの９本の信号をまとめてＰ＜０：８＞のようにあらわす）が活性化される。なお、ＥＣＥの詳細は後述の図１１において説明する。この信号は、左から右へＥＣＣの中で演算されながら伝播し、右端のＣＫＳ内に入力され、このＣＫＳ内での計算結果がシンドロームＳ＜０：８＞となる。一方、シンドロームＳ＜０：８＞は、逆に右から左へ伝播され、誤り訂正を行うセンスアンプＳＡを特定するために用いられる。
この複数のＥＣＳまたは複数のＣＫＳは、詳細な構成例は以下に説明するが、それぞれ同様の回路構成および回路レイアウトとすることができ、シンドローム予備信号Ｐ＜０：８＞およびシンドロームＳ＜０：８＞との配線レイアウトが各ＥＣＳまたは各ＣＫＳ毎に若干異なったものとなっている。したがって、各センスアンプに対応させながら容易または効率的にレイアウトを行うことができ、また、回路面積の低減が可能となる。
図９は、図８の構成例において、そのデータビット用のセンスアンプおよびＥＣＣサブ回路の詳細な構成の一例を示す回路図である。各センスアンプＳＡ内には、トランスファーゲートＴＧＣと、プリチャージ回路ＰＣＣと、クロスカップル・アンプＣＣと、読み出し・書き込みポートＩＯＰとが含まれている。トランスファーゲートＴＧＣは、センスアンプ分離信号（ＳＨＲ信号）が活性化された時にセンスアンプＳＡとメモリアレイＡＲＹ間を接続する回路である。プリチャージ回路ＰＣＣは、ビット線プリチャージ信号（ＢＬＥＱ信号）が活性化された時に対となるビット線ＢＬＴ，ＢＬＢ間をイコライズし、ビット線プリチャージレベルＶＢＬＲにプリチャージする。ビット線プリチャージレベルＶＢＬＲは、通常、ビット線振幅の電圧ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。
クロスカップル・アンプＣＣは、ビット線ＢＬＴ，ＢＬＢ上にメモリセルＭＣからの微小な読出し信号が発生した後に、Ｐ側共通ソース線ＣＳＰを電圧ＶＤＬに、Ｎ側共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動して、ＢＬＴとＢＬＢのうちの電圧の高い方をＶＤＬに、低い方をＶＳＳに増幅し、増幅された電圧をラッチする回路である。読み出し・書き込みポートＩＯＰは、列選択線ＹＳが活性化されたときにローカルＩＯ線（ＬＩＯ線）ＬＩＯＴ／ＬＩＯＢとビット線対ＢＬＴ／ＢＬＢを接続する回路である。なお、ＬＩＯ線ＬＩＯＴ／ＬＩＯＢは、非選択センスアンプ列ＳＡＡでの電流消費を防止するために、待機時にはプリチャージレベルに保持される。
データビット用のＥＣＣサブ回路ＥＣＳには、トランスファーゲートＴＧＣと、排他的論理和回路ＥＸＯＲと、比較回路ＣＯＭＰと、反転回路ＩＮＶが含まれている。排他的論理和回路ＥＸＯＲは、パストランジスタ構成となっており、チェックビットを生成し、それによってエラーがあるセンスアンプを見つけるためのシンドロームを生成するために用いられる。ＥＸＯＲでは、各センスアンプＳＡにおけるデータ（すなわちＢＬＴ／ＢＬＢ）と、左隣から来るシンドローム予備信号（すなわちＰＴＩ／ＰＢＩ）との排他的論理和演算が行われ、その結果（すなわちＰＴＯ／ＰＢＯ）が右隣のＥＣＳに渡される。
なお、前述したように、本実施の形態の誤り訂正方式では、例えば６４ビットのデータビットに９ビットのチェックビットを付加して、１ビットの誤り訂正を行うものとなっている。この際に用いる検査行列を図１２に示すが（詳細は後述）、各列要素の値のうち３ビットだけが１で他は０とすることができる。したがって各ＥＣＳには、ＥＸＯＲが３個配置され、この３個のＥＸＯＲの入力に９本のシンドローム予備信号Ｐ＜０：８＞のうちの３本が接続される。これは、例えばメタル配線層に配置された９本の配線ラインに対し、そのうちの３本をコンタクトを用いて下層に落とし、基板上に形成したＥＸＯＲに接続すればよい。
また、その接続する３本の番号は、図１２の検査行列においてセンスアンプに対応している列のうち１が存在する行番号になる。一例として左から２番目のセンスアンプでは、シンドローム予備信号のＰ＜０＞、Ｐ＜２＞、Ｐ＜４＞がＥＸＯＲに接続される。すなわち、この場合、図９の例では、Ｐ＜０＞がＰＴＩ０（Ｐ＜０＞の反転信号がＰＢＩ０）に接続され、Ｐ＜２＞がＰＴＩ１（Ｐ＜２＞の反転信号がＰＢＩ１）に接続され、Ｐ＜４＞がＰＴＩ２（Ｐ＜４＞の反転信号がＰＢＩ２）に接続されることになる。
比較回路ＣＯＭＰは、３入力ＮＡＮＤ回路とインバータからなる。エラー時には、シンドロームＳ＜０：８＞の値と、検査行列におけるいずれかの列要素の値（これをセンスアンプＩＤと呼ぶ）とが一致し、この一致したセンスアンプＩＤに対応するセンスアンプがエラーということになる。したがって、先程と同様に、検査行列のセンスアンプに対応している列のうち、１が存在する行番号のシンドロームを３入力ＮＡＮＤに入力する。例えば、前述した左から２番目のセンスアンプの場合では、図９において、Ｓ＜０＞がＳ０に接続され、Ｓ＜２＞がＳ１に接続され、Ｓ＜４＞がＳ２に接続される。そして、エラー発生に伴いシンドロームＳ＜０：８＞とセンスアンプＩＤが一致した場合にのみ３入力ＮＡＮＤの出力が０になり、反転信号ＲＶが活性化される。したがって、このような回路によって、当該回路に対応したセンスアンプＳＡにエラーが存在するか否かを確認できる。
反転回路ＩＮＶは、４個のＮＭＯＳからなり、パストランジスタとして働く。初期状態では順方向信号ＦＷが活性化されており、この状態でセンス動作を行って、クロスカップル・アンプＣＣにデータをラッチする。その後、データに誤りが見つかった場合には、シンドロームとセンスアンプＩＤの一致によって反転信号ＲＶが活性化される。これによって、ＣＣとビット線ＢＬＴ／ＢＬＢとの接続関係が反対方向に切り替わるため、ＣＣの駆動力によってＢＬＴ／ＢＬＢのデータを反転させることが可能になる。
図１０は、図８の構成例において、そのチェックビット用のセンスアンプおよびＥＣＣサブ回路の詳細な構成の一例を示す回路図である。チェックビット用のセンスアンプＳＡは、前述したデータビット用のセンスアンプと同様であるため説明は省略する。
チェックビット用のＥＣＣサブ回路ＣＫＳには、トランスファーゲートＴＧＣと、排他的論理和回路ＥＸＯＲと、シンドローム予備信号センス回路ＰＳＡと、チェックビット書き込み回路ＣＷＣと、シンドロームセンス回路ＳＳＡが含まれている。
シンドローム予備信号センス回路ＰＳＡは、クロスカップル・インバータ型のセンスアンプＳＥ１とプリチャージ回路ＰＣＣからなる。待機時にはシンドローム予備信号ＰＴ，ＰＢはともに接地電圧ＶＳＳにプリチャージされている。アクティベートコマンドが入力され、センスアンプＳＡに信号が読み出された後、シンドロームの計算が行われる。先に述べたようにシンドローム予備信号は、パストランジスタ型の排他的論理和回路を複数通過してくるため、ＣＫＳの入力端では振幅が非常に小さくなる。したがって、ＰＳＡをアンプ回路として働かせ、この微小信号をフル振幅まで増幅する。
アクティベート時には、チェックビット書き込み回路ＣＷＣは非活性状態（ＣＷＥが‘Ｌ’レベル）である。この際、ＰＳＡで増幅されたシンドローム予備信号ＰＴ／ＰＢと、チェックビットから読み出されたビット線対ＢＬＴ／ＢＬＢ上のデータに対し、ＥＸＯＲによる排他的論理和演算を行い、この演算結果をシンドロームＳとして出力する。データビット用のいずれかのセンスアンプＳＡにエラーが発生した場合には、シンドロームＳが活性化される。そして、シンドロームセンス回路ＳＳＡにおいて、出力したシンドロームＳを増幅すると共に、ＬＴを非活性化することにより状態をラッチする。
一方、プリチャージコマンドを受けたときには、データビットにおける排他的論理和演算を経たシンドローム予備信号ＰＴ／ＰＢをＰＳＡで増幅した後、チェックビット書き込み回路ＣＷＣを活性化（ＣＷＥを‘Ｈ’レベルに）する。そして、増幅されたＰＴ／ＰＢを、そのままチェックビットとして、チェックビット用のセンスアンプＳＡおよびメモリセルに書き込む。
このように、図１０の構成例では、ＣＫＳ内に２個のセンスアンプを設け、その間にパスゲートを設けて両者を分離可能にしている。したがって、まず、アクティベート時に計算したシンドロームＳを、後段のＳＳＡ内のセンスアンプＳＥ２で保持しておくことができる。これによって、図９において、ＦＷまたはＲＶの値をプリチャージが行われるまで保持し続けることができるため、例えば、誤りの訂正（ＲＶによる反転書き込み）がある場合にはそれを確実に行うことができる。更に、アクティベートからプリチャージまでの間にライトコマンドが発生した場合にも、データビットのメモリセルに対して正しいデータの書き込みが可能となる。
また、ＬＴによってＳＳＡとＰＳＡを分離することによって、例えば、ライトコマンドが発生した場合に、アクティベートに伴う誤り訂正情報（シンドローム）をＳＳＡで保持する一方、その後のライトコマンドに伴い生成したチェックビットの値（シンドローム予備信号）をＰＳＡで保持することが可能になる。そして、ＰＳＡで保持した値は、プリチャージ時にチェックビットのメモリセルに書き込まれることになる。
なお、チェックビットに１ビットエラーが発生した場合についてであるが、チェックビットはデータを外に読み出す必要がなく、訂正する必要がないためチェックビットには反転回路は設けない。このときにデータビットはシンドロームが一致しないので誤って反転されることはなく、問題は無い。プリチャージコマンドが入力されて、ワード線を非活性化する前には、ライト時に書き換えられた新しいデータビットを元にチェックビットが再計算され、メモリセルに書き込まれる。
また本来、Ｎ＝６４ビットのデータビットにおいて１ビットエラーを検出するために、付加するチェックビット数は７ビットでもよい。チェックビット数をｌｏｇ２（Ｎ）＋２以上のＭ＝８ビットとした場合は、２ビットのエラー検出が可能である。しかしながら、本発明では、回路構成を簡単化するために、チェックビット数をｌｏｇ２（Ｎ）＋２以上の９ビットとしながら、１ビットエラーの検出のみを行い、回路を簡単化している。これによりＥＣＣ回路の面積と動作遅延を低減することが可能である。
図１１は、図１の半導体記憶装置において、そのクロスエリアの構成の一例を示す回路図である。クロスエリアＸＰは、ＳＨＲ信号ドライバＳＨＤと、ＬＩＯ線プリチャージ回路ＲＥＱと、リードライトゲートＲＧＣと、ＣＳ線ドライバＣＳＤと、ＣＳ線プリチャージ回路ＳＥＱと、ＢＬＥＱ信号ドライバＥＱＤと、ＦＸ線ドライバＦＸＤと、ＥＣＣ駆動回路ＥＣＥが配置される。
ＳＨＲ信号ドライバＳＨＤは、ＳＨＲ信号の相補信号ＳＨＲＢが入力され、その反転信号を出力する。ＬＩＯ線プリチャージ回路ＲＥＱは、リードライトイネーブル信号ＲＷＥが非活性状態のＶＳＳレベルのときに、ＬＩＯ線ＬＩＯＴ／Ｂを電圧ＶＰＣにプリチャージする。リードライトゲートＲＧＣは、リードライトイネーブル信号ＲＷＥが活性状態の電圧ＶＣＬ（外部ＶＣＣレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときにＬＩＯ線ＬＩＯＴ／ＢとメインＩＯ線ＭＩＯＴ／Ｂとを接続する回路である。
ＣＳ線ドライバＣＳＤは、Ｎ側センスアンプイネーブル信号ＳＡＮが活性状態のときに、Ｎ側共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動し、Ｐ側センスアンプイネーブル信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、Ｐ側共通ソース線ＣＳＰを電圧ＶＤＬ（ビット線の‘Ｈ’レベル）に駆動する回路である。
ＣＳ線プリチャージ回路ＳＥＱは、ＢＬＥＱ信号が活性化されたときにＰ側，Ｎ側共通ソース線ＣＳＰ，ＣＳＮをＶＤＬ／２にプリチャージする回路である。ＢＬＥＱ信号ドライバＥＱＤは、プリチャージ信号ＢＬＥＱの相補信号ＢＬＥＱＢが入力され、その反転信号を出力する。ＦＸ線ドライバＦＸＤは、信号ＦＸＢが入力され、その相補信号をサブワードドライバ選択線ＦＸ（ＦＸ線）に出力する。
ＥＣＣ駆動回路ＥＣＥでは、シンドローム活性化信号ＧＥを受けて９本のシンドローム予備信号ＰＴＩ＜０：８＞がＶＣＬに活性化される。ＰＢＩ＜０：８＞は、ＶＳＳのままである。この信号ＰＴＩ，ＰＢＩは、図８から判るように、最初のＥＣＳに入力する信号の初期値となり、ＥＣＣの中で左から右へ演算されながら伝播され、右端のＣＫＳ内でチェックビットになると共に、シンドロームＳ＜０：８＞の計算に用いられる。シンドロームの計算が終わり、プリチャージコマンド後の待機状態になったときには、ＰＣＰが活性化され、ＰＴＩ＜０：８＞、ＰＢＩ＜０：８＞ともにＶＳＳにプリチャージされる。
図１２は、図１の半導体記憶装置において、その誤り訂正符号回路で用いる符号の一例を説明する図であり、（ａ）は、検査行列の説明図、（ｂ）は、（ａ）の検査行列内の各要素の説明図である。図１２（ａ）に示す検査行列Ｈは、８列×９行からなる部分行列を８列並べた６４列×９行の構成となっており、この８列×９行の部分行列は、図１２（ｂ）に示すような値となっている。また、図１２（ａ）の検査行列Ｈは、この部分行列を単位とした列番号の増加に伴い、この部分行列における各行要素（ｈ０，ｈ１，…，ｈ８）を行方向に１ビットずつ巡回したような形となっている。このような符号を用いると、エラーが発生した場合は、部分行列の各列要素となる９ビットの内の３ビットが‘１’となり、残りの６ビットが‘０’となる。
すなわち、このような検査行列Ｈを誤り訂正符号回路ＥＣＣに実装した場合、検査行列Ｈの６４列がそれぞれ６４個のセンスアンプに対応し、９行の各行要素（ｈ０，ｈ１，…，ｈ８）がそれぞれシンドローム予備信号Ｐ＜０：８＞およびシンドロームＳ＜０：８＞に対応する。ここで、例えばＰ＜２＞（検査行列Ｈの３行目）を例とすると、まず、アクティベートコマンド後に、図８の左端部分のＥＣＳ（左端から０番目，１番目，５番目）の中で、ｈ２に対応するセンスアンプＳＡ０，ＳＡ１，ＳＡ５がＥＸＯＲで演算される。そして、その演算結果が右隣部分のＥＣＳに伝達され、これらのＥＣＳの中で、ｈ１に対応するセンスアンプＳＡ１１，ＳＡ１２，ＳＡ１５がＥＸＯＲで演算される。以降同様にして、右端部分のＥＣＳの中で、ｈ４に対応するＳＡ５６，ＳＡ５７，ＳＡ５８，ＳＡ５９がＥＸＯＲで演算されてＰ＜２＞の最終的な値が定まる。そして、この値は、Ｐ＜２＞に対応する例えば図８の左から３番目のＣＫＳに入力される。
このＣＫＳに入力された演算結果は、プリチャージコマンド時に、チェックビットとしてセンスアンプＳＡおよびビット線対ＢＬＴ／ＢＬＢ６６を介してメモリセルに書き込まれる。その後、次のアクティベートコマンド時に、このメモリセルのデータが読み出され、また当該アクティベートコマンドにより、同様にして次のＰ＜２＞のデータが生成される。そして、この読み出されたデータと生成されたＰ＜２＞のデータとが、３番目のＣＫＳ内のＥＸＯＲによって演算され、この演算結果がシンドロームＳ＜２＞となる。したがって、例えばＰ＜２＞に接続されるＳＡ１のデータにエラーがあった場合では、Ｓ＜２＞の値が‘１’となる。また、ＳＡ１にエラーがあった場合、ＳＡ１は、図１２（ｂ）に従いＰ＜２＞およびＳ＜２＞の他に、Ｐ＜０＞およびＳ＜０＞と、Ｐ＜４＞およびＳ＜４＞に接続されるため、同時にＳ＜０＞およびＳ＜４＞の値も‘１’となる。
このように、発生されるシンドロームは、エラーが発生したセンスアンプに対応した検査行列の列要素と一致するため、この列要素をセンスアンプＩＤとみなすことが出来る。したがって、検査行列のセンスアンプに対応している列のうち、１が存在する行番号のシンドロームを３入力ＮＡＮＤに入力する。シンドロームとセンスアンプＩＤが一致した場合にのみ３入力ＮＡＮＤの出力が０になり、反転信号ＲＶが活性化される。図１２（ｂ）では、シンドロームＳ＜０＞，Ｓ＜２＞，Ｓ＜４＞が活性化されて、左から２番目のＳＡ１がヒットした例を示している。このときには、ＳＡ１の状態を図９の反転回路ＩＮＶで反転することで正しいデータに訂正する。
なお、本来９ビットの入力を比較する場合には、９ビット分の比較回路が必要である。しかしながら、本実施の形態の誤り訂正方式では、１ビットの誤り訂正のみをサポートしているため、シンドロームの全てのビットのデータパターンを判断する必要はない。すなわち、ここでの誤り訂正方式では、９Ｃ３＝８４（≧６４ビット）の考え方に基づいて検査行列を定めている。したがって、ＥＣＳ内では、前述したように３入力ＮＡＮＤのみで比較回路を設ければよく、これによって回路面積の低減が可能となる。また、高速に比較を行うことが可能となる。
ところで、６４ビットを区別するためには、最低７ビットのチェックビットがあればよい。ただし、この場合、この７ビット全てに対して０か１かを識別する判定が必要となるため、比較回路が複雑化し、回路面積が増大する。また、８ビットのチェックビットを用いた場合は、例えば、８Ｃ４＝７０（≧６４ビット）となるため、これに基づく検査行列を定め、ＥＣＳ内に４入力ＮＡＮＤの比較回路を用いることが可能である。実際上、この程度であれば、ＥＣＳの回路面積の増大も許容範囲と言える。したがって、６４ビットに対して８ビット以上のチェックビットを設けることが望ましく、より望ましくは、図１２（ｂ）のような９ビットとした方がよい。また、例えば、１２ビットのチェックビットを用いた場合は、１２Ｃ２＝６６（≧６４ビット）となるため、２入力ＮＡＮＤで対応できる。チェックビットに伴うメモリセルの面積ペナルティが許容可能であれば、これを用いてもよい。
図１３は、図１の半導体記憶装置において、そのメモリアレイのレイアウトの一例を示す図である。図１４は、図１３のレイアウトにおいて、そのＡ−Ａ’間の断面構成の一例を示す図である。図１３に示すレイアウトは、複数のワード線ＷＬ０〜４と複数の隣接したビット線対ＢＬＴ／ＢＬＢを含み、このビット線対ＢＬＴ／ＢＬＢによって相補動作を行う構成となっている。なお、このようなレイアウトは、ビット線対ＢＬＴ／ＢＬＢが１本のワード線と交差しており、二交点メモリアレイと呼ばれている。
このようなレイアウトでは、複数の活性領域ＡＣＴがビット線と平行に形成され、各活性領域ＡＣＴ上には、２本のワード線が延伸している。各活性領域ＡＣＴ内では、この２本のワード線のそれぞれをゲートとする２つメモリセルトランジスタが形成される。この２つのメモリセルトランジスタのソース／ドレインの一端は、共通のビット線コンタクトＢＣによってビット線に接続され、他端は、それぞれ異なる蓄積ノードコンタクトＳＣによって、それぞれ異なる蓄積ノードＳＮに接続される。なお、各蓄積ノードＳＮのビット線方向の横幅は、例えば隣接するワード線２本分に重なる程度の大きさとすることができる。
各ＤＲＡＭメモリセルは、図１４に示すように、半導体基板ＰＷ上に形成されたＮチャネルＭＯＳトランジスタ（メモリセルトランジスタ）と、ビット線ＢＬの上部に設けられたスタックキャパシタとを有するものとなっている。図１４においては、絶縁膜ＳｉＯ2によって分離された半導体基板ＰＷ内の活性領域ＡＣＴ上に、２本のワード線ＷＬが配置され、この２本のワード線ＷＬをメモリセルトランジスタのゲートとして、そのソース／ドレインとなるＮ型拡散層領域Ｎが半導体基板ＰＷ内に設けられている。
この２本のワード線ＷＬ間のＮ型拡散層領域Ｎ上には、コンタクトＣＢが配置され、その上部にビット線コンタクトＢＣが配置される。ビット線コンタクトＢＣ上には、ワード線の延伸方向と直交する方向に形成されたビット線ＢＬが配置される。一方、この２本のワード線ＷＬの外側のＮ型拡散層領域Ｎ上には、それぞれ、コンタクトＣＢが配置され、その上部に蓄積ノードコンタクトＳＣが配置される。蓄積ノードコンタクトＳＣの上部には、層間絶縁膜（図示せず）の孔の内壁に形成された凹型（シリンダ形状）の蓄積ノードＳＮが配置され、蓄積ノードＳＮの内側にはプレート電極ＰＬが埋め込まれており、これらが容量絶縁膜ＣＩを挟んでキャパシタＣｓを構成する。
図１５は、図１の半導体記憶装置において、図１３とは異なるメモリアレイのレイアウトの一例を示す図である。このレイアウトは、疑似二交点メモリアレイ（クォーターピッチ・メモリアレイ）と呼ばれ、複数のワード線ＷＬ０〜４と複数のビット線を含み、間に一本のビット線を挟んだビット線対ＢＬＴ／ＢＬＢによって相補動作を行う構成となっている。
図１５のレイアウトでは、前述した図１３と異なり、活性領域ＡＣＴがビット線に対して斜めに形成され、各活性領域ＡＣＴ内の２個の蓄積ノードコンタクトＳＣが、ビット線を挟むように形成される。このようなレイアウトを用いると、蓄積ノードＳＮの形状をほぼ円形にすることができるため、微細化が進んでもキャパシタ容量を確保することが容易になる利点がある。また、このような疑似二交点メモリアレイや前述した二交点メモリアレイにおいては、信号が発生するビット線と参照ビット線が同じメモリアレイ内に存在するので、ノイズを低減できる利点がある。
図１６は、図１の半導体記憶装置において、そのサブワードドライバ列の構成の一例を示す回路図である。サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバＳＷＤによって構成される。図１（ｂ）等にも示したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹの周辺に配置される。
サブワードドライバＳＷＤは両側に配置されるメモリアレイＡＲＹ内のワード線ＷＬを駆動する。また、図４で説明したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹに対して交互配置されているため、メモリアレイＡＲＹ内のワード線ＷＬ（サブワード線）は、１本おきに左右のサブワードドライバＳＷＤに接続される。
サブワードドライバＳＷＤは、ＮチャネルＭＯＳトランジスタ２個とＰチャネルＭＯＳトランジスタ１個で構成される。一方のＮチャネルＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。他方のＮチャネルＭＯＳトランジスタはゲートに相補ワードドライバ選択線ＦＸＢ、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。ここでＶＫＫは負電圧発生回路で発生したＶＳＳより低い電圧である。
ＰチャネルＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸが接続される。一つのサブワードドライバ列ＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜４が配線され、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のワード線ＷＬが活性化される。
図１７は、図１の半導体記憶装置において、そのメモリバンク内に冗長エリアを備えた構成の更に他の一例を示すブロック図である。図５の構成例との違いは、ＤＱの個数とグローバルＩ／Ｏ線とマルチプレクサとの接続方法である。図１７の構成例では、一つの入出力バッファＤＱに対応したマルチプレクサＭＵＸＢに複数の正規グローバルＩ／Ｏ線ＧＩＯ０〜３と冗長グローバルＩ／Ｏ線ＲＧＩＯが接続される。そして、ＧＩＯ０〜３からのデータが、バーストカウンタＢＣＮＴで制御される順番にクロック信号ＣＫに合わせて、ＤＱに対してシリアルに出力される。このときに、ＢＣＮＴを制御することにより、置換したいメモリアレイＡＲＹからのデータを冗長メモリアレイＲＡＲＹからのデータと入れ替える。
バースト動作を行う際の先頭アドレスＡＳ０〜３は、列アドレスプリデコーダＹＰＤからバーストカウンタＢＣＮＴに入力される。また、メモリマットＭＡＴ毎に救済をするべきメモリアレイＡＲＹの番号が予めヒューズブロックＦＢにプログラムされる。アクティベートコマンドがＤＲＡＭに入力されたときには、行アドレスプリデコーダＸＰＤからマット選択線ＭＳ０〜３１がＦＢに入力され、そのメモリマットＭＡＴで救済すべきメモリアレイＡＲＹに対応する冗長選択信号ＲＮが活性化され、ＢＣＮＴに送信される。
図１８は、図１７の構成例において、そのマルチプレクサの構成の一例を示す回路図である。図１８に示すマルチプレクサＭＵＸＢには、バーストデータが伝送される全ての正規グローバルＩ／Ｏ線ＧＩＯ０〜ＧＩＯ３と、冗長グローバルＩ／Ｏ線ＲＧＩＯが接続される。それぞれのグローバルＩ／Ｏ線と入出力バッファＤＱ間の接続は、バーストカウンタＢＣＮＴから出力されるＧＩＯ選択信号Ｂ０〜Ｂ３，ＢＲにより制御される。ＢＣＮＴには、バースト先頭アドレスＡＳ０〜３と、冗長選択信号ＲＮ０〜３が入力される。
図１９は、図１８の構成例において、その動作の一例を示すものであり、（ａ）は冗長置換を行わない場合の波形例、（ｂ）は冗長置換を行う場合を波形例である。図１９（ａ）では、先頭アドレスが‘０’で、置換を行わない場合を示しており、バーストカウンタＢＣＮＴに、例えばＡＳ０＝‘Ｈ’、ＡＳ１〜３＝‘Ｌ’、ＲＮ０〜３＝‘Ｌ’が入力されている。この場合、クロック信号ＣＫに合わせて、ＧＩＯ選択信号がＢ０からＢ３の順に活性化され、これに応じてＧＩＯ０からＧＩＯ３のデータに該当するＤ０からＤ３が、入出力バッファＤＱからシリアルに出力される。
図１９（ｂ）では、先頭アドレスが‘１’で、ＡＲＹ３をＲＡＲＹ０と置換した場合を示している。バーストカウンタＢＣＮＴには、例えば、ＡＳ１＝‘Ｈ’、ＡＳ０，ＡＳ２，ＡＳ３＝‘Ｌ’、ＲＮ０〜２＝‘Ｌ’、ＲＮ３＝‘Ｈ’が入力される。この場合、クロック信号ＣＫに合わせてＧＩＯ選択信号がＢ１、Ｂ２、ＢＲ、Ｂ０の順に活性化され、このＢＲが活性化された際にはＧＩＯ３からのデータＤ３がＲＧＩＯからのデータＤＲに置換される。したがって、入出力バッファＤＱからは、Ｄ１、Ｄ２、ＤＲ、Ｄ０の順にデータが出力される。このような構成および動作を用いると、入出力バッファＤＱの数が少なく、バースト長が長いＤＲＡＭに対して、複数のメモリアレイからのデータによりバースト動作を行う場合に、効率よく冗長ブロック単位の救済を行うことが可能になる。
図２０は、図４の構成例において、その誤り訂正符号回路の配置構成の変形例を示す概略図である。図２０では、図４におけるメモリアレイＡＲＹ、センスアンプＳＡおよび誤り訂正符号回路ＥＣＣの接続関係のみを取り出して説明する。ＥＣＣの誤り訂正能力を高くすると、ＥＣＣの回路構成が複雑化し、回路面積が大きくなる。したがって、これまでに述べたように、ＥＣＣをセンスアンプに搭載する場合には、１ビットのみを訂正可能な誤り訂正方式を採用することが現実的である。ただし、製造上で発生する異物などの影響で、複数のビットを含む不良が発生した場合に、この複数のビットが同一のＥＣＣ内に含まれていると、誤り訂正ができなくなる。
そこで、図２０の構成例では、メモリアレイＡＲＹに対して上下に交互配置されているセンスアンプＳＡに対して、上側および下側のそれぞれの中で２個のＥＣＣブロックを形成する。これによって、連続した４組のビット線対は、センスアンプＳＡを介して、個々に異なるＥＣＣに接続されることになる。なお、それぞれのＥＣＣに該当するＥＣＣ＿Ａ、ＥＣＣ＿Ｂ、ＥＣＣ＿Ｃ、ＥＣＣ＿Ｄの長辺方向の大きさは、センスアンプ列ＳＡＡの長辺方向の大きさとほぼ同じとなる。このように一つのメモリアレイＡＲＹに対して例えば４組のＥＣＣを対応させることで、最大で４組のビット線対が連続して不良になった場合にも、ＥＣＣで訂正可能になり、製造時のチップ歩留まりを高めることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体記憶装置は、ＤＲＡＭ製品に適用して特に有益な技術であり、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。
本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を示す平面図であり、（ａ）は、チップ全体の構成例、（ｂ）は、（ａ）におけるメモリバンクの構成例を示すものである。 図１の半導体記憶装置において、そのメモリアレイ周りの構成および動作を示すものであり、（ａ）は、誤り訂正符号回路を含むメモリアレイ周りの構成例を示す概略図、（ｂ）は、（ａ）の動作例を説明するシーケンス図である。 図１の半導体記憶装置において、そのメモリアレイの構成の一例を示す回路図である。 図１の半導体記憶装置において、そのセンスアンプ列とサブワードドライバ列と誤り訂正符号回路の詳細な配置関係の一例を示す平面図である。 図１の半導体記憶装置において、そのメモリバンク内に冗長エリアを備えた構成の一例を示すブロック図である。 図５の構成例において、その内部回路の詳細を示すものであり、（ａ）は、マルチプレクサの回路構成例、（ｂ）は、ヒューズブロックの回路構成例である。 図１の半導体記憶装置において、そのメモリバンク内に冗長エリアを備えた構成の他の一例を示すブロック図である。 図１の半導体記憶装置において、そのセンスアンプ列と誤り訂正符号回路の詳細な接続関係の一例を示す概略図である。 図８の構成例において、そのデータビット用のセンスアンプおよびＥＣＣサブ回路の詳細な構成の一例を示す回路図である。 図８の構成例において、そのチェックビット用のセンスアンプおよびＥＣＣサブ回路の詳細な構成の一例を示す回路図である。 図１の半導体記憶装置において、そのクロスエリアの構成の一例を示す回路図である。 図１の半導体記憶装置において、その誤り訂正符号回路で用いる符号の一例を説明する図であり、（ａ）は、検査行列の説明図、（ｂ）は、（ａ）の検査行列内の各要素の説明図である。 図１の半導体記憶装置において、そのメモリアレイのレイアウトの一例を示す図である。 図１３のレイアウトにおいて、そのＡ−Ａ’間の断面構成の一例を示す図である。 図１の半導体記憶装置において、図１３とは異なるメモリアレイのレイアウトの一例を示す図である。 図１の半導体記憶装置において、そのサブワードドライバ列の構成の一例を示す回路図である。 図１の半導体記憶装置において、そのメモリバンク内に冗長エリアを備えた構成の更に他の一例を示すブロック図である。 図１７の構成例において、そのマルチプレクサの構成の一例を示す回路図である。 図１８の構成例において、その動作の一例を示すものであり、（ａ）は冗長置換を行わない場合の波形例、（ｂ）は冗長置換を行う場合を波形例である。 図４の構成例において、その誤り訂正符号回路の配置構成の変形例を示す概略図である。 本発明の前提として検討した従来技術の半導体記憶装置において、その構成の一例を示す概略図である。
符号の説明
ＣＨＩＰ メモリチップ
ＢＡＮＫ メモリバンク
ＤＱＣ 入出力回路
ＤＱ 入出力バッファ
ＣＮＴＬ 制御回路
ＡＲＹ メモリアレイ
ＭＡＡ メインアンプ列
ＭＡ メインアンプ
ＸＤＥＣ 行デコーダ
ＹＤＥＣ 列デコーダ
ＡＣＣ アレイ制御回路
ＸＰ クロスエリア
ＳＷＤＡ サブワードドライバ列
ＳＷＤ サブワードドライバ
ＳＡＡ センスアンプ列
ＳＡ センスアンプ
ＥＣＣ，ＥＣＣ＿Ａ，ＥＣＣ＿Ｂ，ＥＣＣ＿Ｃ，ＥＣＣ＿Ｄ 誤り訂正符号回路
ＭＣ メモリセル
ＳＮ 蓄積ノード
Ｃｓ キャパシタ
ＢＬ，ＢＬＴ，ＢＬＢ ビット線
ＷＬ ワード線
ＭＷＬＢ メインワード線
ＧＩＯ 正規グローバルＩ／Ｏ線
ＲＧＩＯ 冗長グローバルＩ／Ｏ線
ＲＮ 冗長選択信号
ＲＤ 冗長デコード信号
ＭＳ マット選択信号
ＣＫ クロック信号
ＭＵＸ，ＭＵＸＢ マルチプレクサ
ＦＢ ヒューズブロック
ＸＰＤ 行アドレスプリデコーダ
ＹＰＤ 列アドレスプリデコーダ
ＤＣ デコーダ
ＥＣＥ ＥＣＣ駆動回路
ＥＣＳ データビット用ＥＣＣサブ回路
ＣＫＳ チェックビット用ＥＣＣサブ回路
ＥＸＯＲ 排他的論理和回路
ＣＯＭＰ 比較回路
ＩＮＶ 反転回路
ＦＸ サブワードドライバ選択線
Ｐ，ＰＴ，ＰＢ シンドローム予備信号
Ｓ シンドローム
ＴＧＣ トランスファーゲート
ＩＯＰ 読み出し・書き込みポート
ＹＳ 列選択線
ＣＣ クロスカップル・アンプ
ＰＣＣ プリチャージ回路
ＳＨＲ センスアンプ分離信号
ＬＩＯ，ＬＩＯＴ，ＬＩＯＢ ローカルＩＯ線
ＭＩＯ，ＭＩＯＴ，ＭＩＯＢ メインＩＯ線
ＲＭＩＯ 冗長メインＩＯ線
ＣＳＰ Ｐ側共通ソース線
ＣＳＮ Ｎ側共通ソース線
ＢＬＥＱ ビット線プリチャージ信号
ＳＨＤ ＳＨＲ信号ドライバ
ＲＥＱ ＬＩＯ線プリチャージ回路
ＲＧＣ リードライトゲート
ＣＳＤ ＣＳ線ドライバ
ＳＥＱ ＣＳ線プリチャージ回路
ＥＱＤ ＢＬＥＱ信号ドライバ
ＦＸＤ ＦＸ線ドライバ
ＰＸＤ ＰＸ線ドライバ
ＰＳＡ，ＳＳＡ センス回路
ＣＷＣ チェックビット書き込み回路
ＢＣＮＴ バーストカウンタ
ＡＣＴ 活性領域
ＢＣ ビット線コンタクト
ＳＣ 蓄積ノードコンタクト
ＣＩ 容量絶縁膜ＣＩ
ＣＢ コンタクト
Ｎ Ｎ型拡散層領域
ＰＷ 半導体基板
ＳｉＯ2 絶縁膜
ＩＳＯ 素子分離用ゲート

Claims (10)

  1. 複数のワード線、複数のビット線および複数のメモリセルをそれぞれが含んだ複数のメモリアレイと、
    前記複数のメモリアレイにそれぞれ対応して配置され、前記複数のビット線に接続される複数のセンスアンプをそれぞれが含んだ複数のセンスアンプ列と、
    外部との間でデータの入出力を行う入出力バッファと、
    前記入出力バッファに対応するマルチプレクサと、
    前記複数のセンスアンプ列のそれぞれに隣接して、前記複数のセンスアンプに読み出したデータの一部に誤りがあった場合に訂正を行う誤り訂正符号回路が配置され、
    前記複数のメモリアレイは、複数の正規メモリアレイと、冗長救済の際に冗長ビットとして用いられる冗長メモリアレイとを含み、
    前記複数の正規メモリアレイと同様に前記冗長メモリアレイに対しても、前記誤り訂正符号回路が備わっており、
    前記冗長救済は、前記複数の正規メモリアレイのいずれかと前記冗長メモリアレイとを、メモリアレイ単位で置換することで行われ、
    前記マルチプレクサが、前記入出力バッファの接続対象を、前記複数の正規メモリアレイのいずれかにするか前記冗長メモリアレイにするかを選択することによって、前記冗長救済に伴うメモリアレイ単位での置換が行われ、
    前記マルチプレクサが前記複数の正規メモリアレイのいずれかを選択した場合は、前記入出力バッファは、前記選択された正規メモリアレイから読み出された複数のビットをデータとして出力し、前記マルチプレクサが前記冗長メモリアレイを選択した場合は、前記入出力バッファは、前記冗長メモリアレイから読み出された複数のビットをデータとして出力することを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    複数の前記入出力バッファおよび複数の前記マルチプレクサと、
    前記複数の正規メモリアレイとの間でデータの入出力を行う複数の正規Ｉ／Ｏ線と、
    前記冗長メモリアレイとの間でデータの入出力を行う冗長Ｉ／Ｏ線とを有し、
    前記複数のマルチプレクサのそれぞれは、前記複数の正規Ｉ／Ｏ線のいずれかと前記冗長Ｉ／Ｏ線とに接続されることを特徴とする半導体記憶装置。
  3. 請求項１記載の半導体記憶装置において、
    複数の前記入出力バッファおよび複数の前記マルチプレクサと、
    前記複数の正規メモリアレイとの間でデータの入出力を行う複数の正規Ｉ／Ｏ線と、
    前記冗長メモリアレイとの間でデータの入出力を行う冗長Ｉ／Ｏ線とを有し、
    前記複数のマルチプレクサの中の互いに隣接する２個が、前記複数の正規Ｉ／Ｏ線のいずれか１本に接続され、
    前記複数のマルチプレクサのいずれか１個のみが、前記冗長Ｉ／Ｏ線に接続されることを特徴とする半導体記憶装置。
  4. 請求項１記載の半導体記憶装置において、
    前記複数の正規メモリアレイとの間でデータの入出力を行う複数の正規Ｉ／Ｏ線と、
    前記冗長メモリアレイとの間でデータの入出力を行う冗長Ｉ／Ｏ線とを有し、
    １個の前記マルチプレクサに対して、前記複数の正規Ｉ／Ｏ線と前記冗長Ｉ／Ｏ線が接続され、
    前記１個のマルチプレクサにおける接続対象の選択を、クロック信号に応じて変更することで、前記クロック信号に応じたシリアル入出力データの一部を前記冗長Ｉ／Ｏ線の入出力データに置換することを特徴とする半導体記憶装置。
  5. 請求項１記載の半導体記憶装置において、
    前記誤り訂正符号回路は、前記センスアンプ列を介して得られた６４ビット以上のデータビットから、８ビット以上のチェックビットを生成し、前記８ビット以上のチェックビットに基づいて誤り訂正を行うことを特徴とする半導体記憶装置。
  6. 請求項１記載の半導体記憶装置において、
    前記複数のメモリアレイのそれぞれに対して少なくとも４個以上の前記誤り訂正符号回路が対応し、前記複数のメモリアレイのそれぞれに含まれる隣接したビット線が、異なる前記誤り訂正符号回路に接続されることを特徴とする半導体記憶装置。
  7. 請求項１記載の半導体記憶装置において、
    前記誤り訂正符号回路は、前記センスアンプ列に含まれる複数のセンスアンプと１対１で対応する複数のサブ回路によって構成され、
    前記複数のサブ回路は、複数の第１サブ回路と複数の第２サブ回路に分類され、
    前記複数の第１サブ回路は、前記半導体記憶装置に対するアクティベートコマンドに応じて、前記複数の第１サブ回路に対応する複数のセンスアンプへの読み出しデータを用いてチェックビットの生成を開始し、誤りが有った場合には、前記誤りに該当するセンスアンプへの読み出しデータに対して訂正を行い、
    前記複数の第２サブ回路は、前記アクティベートコマンドに応じて前記複数の第１サブ回路で生成したチェックビットと以前に記憶したチェックビットとを比較判定することで誤りの有無を判定し、前記判定した結果を前記複数の第１サブ回路に伝達し、前記半導体記憶装置に対するプリチャージコマンドに際しては、前記プリチャージコマンドの直前に前記複数の第１サブ回路で生成しているチェックビットの値を記憶するための処理を行うことを特徴とする半導体記憶装置。
  8. 請求項７記載の半導体記憶装置において、
    前記誤り訂正符号回路は、
    前記チェックビットを生成するための複数のシンドローム予備信号と、
    前記誤りに該当するセンスアンプを特定するための複数のシンドローム信号とを備え、
    前記複数の第１サブ回路のそれぞれは、
    前記複数の第１サブ回路毎に個別に定められる一部の前記シンドローム予備信号および一部の前記シンドローム信号と、自身に対応したセンスアンプに接続されるビット線のデータとが入力され、
    前記一部のシンドローム予備信号の値と前記ビット線のデータとの排他的論理和演算を行い、前記演算を行った結果を前記一部のシンドローム予備信号の値に反映させるＥＸＯＲ回路と、
    前記一部のシンドローム信号の値が特定の値であった場合に検出信号を発生する比較回路と、
    前記比較回路で検出信号が発生した際に前記ビット線のデータを反転させる反転回路とを含み、
    前記複数の第２サブ回路のそれぞれは、
    前記複数の第１サブ回路によって演算が行われた複数のシンドローム予備信号の中のいずれか１本と、自身に対応したセンスアンプに接続されるビット線のデータとが入力され、
    前記誤りの有無の判定に際し、前記アクティベートコマンドに伴って前記自身に対応したビット線上に読み出したチェックビットの値と前記いずれか１本のシンドローム予備信号の値との一致／不一致を比較し、前記比較した結果を前記複数のシンドローム信号の中のいずれか１本に出力する回路と、
    前記チェックビットの値の記憶に際して、前記いずれか１本のシンドローム予備信号の値を、前記自身に対応したビット線に出力する回路とを有することを特徴とする半導体記憶装置。
  9. 請求項８記載の半導体記憶装置において、
    前記複数の第２サブ回路のそれぞれは、
    前記アクティベートコマンドに伴って出力した前記いずれか１本のシンドローム信号の値を、前記プリチャージコマンドが完了するまで保持するラッチ回路と、
    前記入力された前記いずれか１本のシンドローム予備信号の値を増幅するアンプ回路とを有することを特徴とする半導体記憶装置。
  10. 請求項１記載の半導体記憶装置において、
    前記誤り訂正符号回路は、前記センスアンプ列を介して得られたＮビットのデータビットから、ｌｏｇ２（Ｎ）＋２以上のＭビットのチェックビットを生成し、前記チェックビットに基づいて（Ｎ＋Ｍ）ビット中の１ビットのエラーを検出することを特徴とする半導体記憶装置。
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US11/495,550 US7603592B2 (en) 2005-08-01 2006-07-31 Semiconductor device having a sense amplifier array with adjacent ECC
DE102006035815A DE102006035815A1 (de) 2005-08-01 2006-08-01 Halbleiterspeichervorrichtung
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8077516B2 (en) * 2006-05-08 2011-12-13 Macronix International Co., Ltd. Method and apparatus for accessing memory with read error by changing comparison
US7773421B2 (en) * 2006-05-08 2010-08-10 Macronix International Co., Ltd. Method and apparatus for accessing memory with read error by changing comparison
JP2009104757A (ja) * 2007-10-02 2009-05-14 Panasonic Corp 半導体記憶装置
US20090158122A1 (en) * 2007-12-12 2009-06-18 Intel Corporation Forward error correction of an error acknowledgement command protocol
CN101533677B (zh) * 2008-03-13 2012-06-13 群联电子股份有限公司 存储器的设置方法、控制器以及非易失性存储器系统
JP2010113765A (ja) 2008-11-06 2010-05-20 Elpida Memory Inc 半導体記憶装置
JP2010123156A (ja) 2008-11-17 2010-06-03 Elpida Memory Inc 半導体記憶装置及びその制御方法
US8315117B2 (en) * 2009-03-31 2012-11-20 Freescale Semiconductor, Inc. Integrated circuit memory having assisted access and method therefor
US8379466B2 (en) * 2009-03-31 2013-02-19 Freescale Semiconductor, Inc. Integrated circuit having an embedded memory and method for testing the memory
US8127116B2 (en) * 2009-04-03 2012-02-28 International Business Machines Corporation Dependency matrix with reduced area and power consumption
US8634263B2 (en) * 2009-04-30 2014-01-21 Freescale Semiconductor, Inc. Integrated circuit having memory repair information storage and method therefor
KR20110131721A (ko) * 2010-05-31 2011-12-07 주식회사 하이닉스반도체 반도체 메모리 장치
US8184487B2 (en) * 2010-08-30 2012-05-22 Micron Technology, Inc. Modified read operation for non-volatile memory
US8504893B1 (en) 2010-09-30 2013-08-06 Micron Technology, Inc. Error detection or correction of a portion of a codeword in a memory device
US9450613B2 (en) * 2010-11-10 2016-09-20 Infineon Technologies Ag Apparatus and method for error correction and error detection
US8539321B2 (en) 2010-11-10 2013-09-17 Infineon Technologies Ag Apparatus and method for correcting at least one bit error within a coded bit sequence
CN102290088B (zh) * 2011-07-04 2016-06-01 上海华虹宏力半导体制造有限公司 存储器及其冗余替代方法
KR101898173B1 (ko) * 2012-04-20 2018-09-12 에스케이하이닉스 주식회사 반도체 장치
US20140201599A1 (en) * 2013-01-15 2014-07-17 International Business Machines Corporation Error protection for integrated circuits in an insensitive direction
US9041428B2 (en) 2013-01-15 2015-05-26 International Business Machines Corporation Placement of storage cells on an integrated circuit
US9201727B2 (en) 2013-01-15 2015-12-01 International Business Machines Corporation Error protection for a data bus
US9021328B2 (en) 2013-01-15 2015-04-28 International Business Machines Corporation Shared error protection for register banks
US9043683B2 (en) 2013-01-23 2015-05-26 International Business Machines Corporation Error protection for integrated circuits
KR102143517B1 (ko) 2013-02-26 2020-08-12 삼성전자 주식회사 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
US8879328B2 (en) * 2013-03-15 2014-11-04 Qualcomm Incorporated Sense amplifier column redundancy
US20140317471A1 (en) * 2013-04-18 2014-10-23 Samsung Electronics Co., Ltd. Semiconductor memory devices including separately disposed error-correcting code (ecc) circuits
KR20150028118A (ko) 2013-09-05 2015-03-13 삼성전자주식회사 메모리 장치의 동작 방법, 이를 이용한 데이터 기입 방법 및 데이터 독출 방법
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
KR102204390B1 (ko) 2014-09-12 2021-01-18 삼성전자주식회사 빠른 불량 셀 구제 동작의 메모리 장치
US10303637B2 (en) 2015-08-20 2019-05-28 Toshiba Memory Corporation Storage system including a plurality of storage devices arranged in a holder
US9760435B2 (en) * 2015-10-14 2017-09-12 Intel Corporation Apparatus and method for generating common locator bits to locate a device or column error during error correction operations
US9952925B2 (en) * 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US9804793B2 (en) * 2016-03-04 2017-10-31 Intel Corporation Techniques for a write zero operation
CN105895162B (zh) * 2016-03-30 2019-10-11 上海华虹宏力半导体制造有限公司 只读存储器及其数据读取方法
US9779796B1 (en) * 2016-09-07 2017-10-03 Micron Technology, Inc. Redundancy array column decoder for memory
KR102707649B1 (ko) 2016-12-22 2024-09-20 에스케이하이닉스 주식회사 에러 정정 코드 회로를 갖는 반도체 메모리 장치
KR102384706B1 (ko) * 2017-06-09 2022-04-08 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US11132253B2 (en) * 2018-12-06 2021-09-28 Micron Technology, Inc. Direct-input redundancy scheme with dedicated error correction code circuit
US11016843B2 (en) * 2018-12-06 2021-05-25 Micron Technology, Inc. Direct-input redundancy scheme with adaptive syndrome decoder
US11521697B2 (en) 2019-01-30 2022-12-06 STMicroelectronics International, N.V. Circuit and method for at speed detection of a word line fault condition in a memory circuit
CN109872743A (zh) * 2019-03-19 2019-06-11 济南德欧雅安全技术有限公司 一种基础工艺存储器
US11393532B2 (en) 2019-04-24 2022-07-19 Stmicroelectronics International N.V. Circuit and method for at speed detection of a word line fault condition in a memory circuit
CN111913828B (zh) * 2019-05-08 2022-05-31 华邦电子股份有限公司 具纠错电路的存储器
US11249843B2 (en) 2019-11-07 2022-02-15 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
US11145351B2 (en) * 2019-11-07 2021-10-12 SK Hynix Inc. Semiconductor devices
KR20210055865A (ko) 2019-11-07 2021-05-18 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11354189B2 (en) 2019-11-07 2022-06-07 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
US11170865B1 (en) * 2020-05-06 2021-11-09 Qualcomm Incorporated Area-efficient dynamic memory redundancy scheme with priority decoding
CN114203230B (zh) 2020-09-18 2023-09-15 长鑫存储技术有限公司 一种列选择信号单元电路、位线感测电路及存储器
EP4231301A4 (en) 2020-09-18 2024-06-19 Changxin Memory Technologies, Inc. BITLINE SCANNING CIRCUIT AND MEMORY
EP4227944A4 (en) * 2020-09-18 2024-06-19 Changxin Memory Technologies, Inc. STORAGE
KR20220059749A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 센싱앰프 및 상기 센싱앰프를 포함하는 반도체 메모리 장치
CN112397133B (zh) * 2020-12-11 2023-05-30 西安紫光国芯半导体有限公司 存储器、阵列单元模块及其存储方法、构建方法
US11996137B2 (en) * 2021-05-21 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Compute in memory (CIM) memory array
CN115440268B (zh) * 2021-06-01 2024-07-12 长鑫存储技术有限公司 存储器
CN115424654B (zh) * 2021-06-01 2024-07-05 长鑫存储技术有限公司 存储器
KR20230072336A (ko) 2021-11-17 2023-05-24 에스케이하이닉스 주식회사 반도체장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002216483A (ja) * 2001-01-18 2002-08-02 Toshiba Corp 半導体記憶装置
JP2003059290A (ja) * 2001-06-04 2003-02-28 Toshiba Corp 半導体メモリ装置
JP2003077294A (ja) * 2001-08-31 2003-03-14 Mitsubishi Electric Corp メモリ回路
JP2004355744A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体記憶装置
JP2006244541A (ja) * 2005-03-01 2006-09-14 Hitachi Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2583547B2 (ja) * 1988-01-13 1997-02-19 株式会社日立製作所 半導体メモリ
JPH01224991A (ja) * 1988-03-04 1989-09-07 Mitsubishi Electric Corp 半導体メモリ装置
JPH03219494A (ja) * 1990-01-24 1991-09-26 Hitachi Ltd 半導体記憶装置
KR960000681B1 (ko) * 1992-11-23 1996-01-11 삼성전자주식회사 반도체메모리장치 및 그 메모리쎌 어레이 배열방법
JP2570634B2 (ja) * 1994-10-24 1997-01-08 日本電気株式会社 半導体記憶装置
JPH10172294A (ja) * 1996-12-10 1998-06-26 Toshiba Corp 半導体記憶装置
JPH11219598A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体記憶装置
JP2002056671A (ja) * 2000-08-14 2002-02-22 Hitachi Ltd ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置
JP2003196995A (ja) * 2001-12-26 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置およびその試験方法
JP2005135488A (ja) * 2003-10-29 2005-05-26 Toshiba Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002216483A (ja) * 2001-01-18 2002-08-02 Toshiba Corp 半導体記憶装置
JP2003059290A (ja) * 2001-06-04 2003-02-28 Toshiba Corp 半導体メモリ装置
JP2003077294A (ja) * 2001-08-31 2003-03-14 Mitsubishi Electric Corp メモリ回路
JP2004355744A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体記憶装置
JP2006244541A (ja) * 2005-03-01 2006-09-14 Hitachi Ltd 半導体装置

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