CN115440268B - 存储器 - Google Patents

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Abstract

本申请涉及一种存储器，包括存储模块、第一读电路、第二读电路及多个修正模块，存储模块包括多个感测放大器阵列和多个存储单元阵列，感测放大器阵列与所述存储单元阵列交替排布，感测放大器阵列用于对所述存储单元阵列进行数据读写；第一读电路用于比较参考电压信号与对应的第一数据线上的信号，并输出比较结果作为读出数据；第二读电路用于比较参考电压信号与对应的第一数据线上的信号，并输出比较结果作为读出数据；其中，第二感测放大器阵列与第一感测放大器阵列相邻；第一读电路与第二读电路被配置为将其输出的读出数据分别传输至不同的修正模块以进行检错/纠错。本申请能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷。

Description

存储器
技术领域
本申请涉及半导体存储技术领域，特别是涉及一种存储器。
背景技术
随着半导体技术的快速发展，市场对半导体存储装置的存储容量及其对存储数据的读写效率的要求越来越高。并且，随着应用侧用户需求的提升及成本要求，半导体存储装置的存储阵列单元的体积需要不断缩小，给工艺制造带来了更高的挑战，发生单个存储单元失效缺陷以及相邻存储单元失效缺陷概率也在不断增加。
如果能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷，避免半导体存储装置在不同的应用场景下，在使用过程中出现单个存储单元失效缺陷以及相邻存储单元失效缺陷，能够有效提高半导体存储产品存储数据的准确性及使用寿命。
发明内容
基于此，提供一种存储器，能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷，提高半导体存储产品存储数据的准确性及使用寿命。
为实现上述目的及其他目的，本申请提供了一种存储器，包括存储模块、第一读电路、第二读电路及多个修正模块，存储模块包括多个感测放大器阵列和多个存储单元阵列，所述感测放大器阵列与所述存储单元阵列交替排布，所述感测放大器阵列用于对所述存储单元阵列进行数据读写，其中，所述感测放大器阵列包括相邻的第一感测放大器阵列及第二感测放大器阵列；第一读电路经由第一数据线与第一感测放大器阵列电连接，用于比较参考电压信号与对应的第一数据线上的信号，并输出比较结果作为读出数据；第二读电路经由第一数据线与第二感测放大器阵列电连接，用于比较所述参考电压信号与对应的第一数据线上的信号，并输出比较结果作为读出数据；多个修正模块用于对所述读出数据进行检错/纠错，其中，所述第一读电路与所述第二读电路被配置为将其输出的读出数据分别传输至不同的修正模块。
于上述实施例中的存储器中，通过设置存储模块中存储单元阵列与用于对存储单元阵列进行数据读写的感测放大器阵列交替排布，其中，所述感测放大器阵列包括相邻的第一感测放大器阵列及第二感测放大器阵列；设置第一读电路经由第一数据线与第一感测放大器阵列电连接，用于比较参考电压信号与对应的第一数据线上的信号，并输出比较结果作为读出数据；并设置第二读电路经由第一数据线与第二感测放大器阵列电连接，用于比较所述参考电压信号与对应的第一数据线上的信号，并输出比较结果作为读出数据；使得第一读电路与第二读电路将其输出的读出数据分别传输至不同的修正模块，例如设置第一读电路将其输出的读出数据传输至对应的第一修正模块，设置第二读电路将其输出的读出数据传输至对应的第二修正模块，以使得修正模块分别对各自接收的读出数据例如可以包括待写数据和校验码数据进行检错/纠错，避免出现不能识别相邻存储单元失效缺陷的情况，从而能够及时发现并修复半导体存储装置中由于相邻存储单元失效缺陷导致的两比特位(2-bit)数据错误，提高半导体存储产品存储数据的准确性及使用寿命。
在其中一个实施例中，所述第一读电路包括多个第一读电路单元，每一所述第一读电路单元经由对应的第一数据线电连接所述第一感测放大器阵列；所述第一读电路单元包括第一输入电路、第一参考电路、第一放大电路及第一输出电路，第一输入电路与所述第一数据线电连接，用于接收所述第一数据线上的信号；第一参考电路用于接收所述参考电压信号；第一放大电路与所述第一输入电路、所述第一参考电路均电连接，用于比较所述参考电压信号与对应的第一数据线上的信号，并将比较结果放大；第一输出电路与所述第一放大电路电连接，用于输出放大后的比较结果。利用第一读电路单元对其读取的数据进行放大，提高传输数据的抗噪能力；并设置第一放大电路比较接收的参考电压信号与第一数据线上的信号，以输出放大后的比较结果，能够提高第一放大电路对信号感知的灵敏度。
在其中一个实施例中，所述第一放大电路包括第一晶体管、第二晶体管、第三晶体管及第四晶体管，第一晶体管被配置为：源极与第一电压电连接；第二晶体管被配置为：源极与第一电压节点电连接，漏极与所述第一晶体管的漏极电连接；第三晶体管被配置为：源极与所述第一电压电连接，漏极与所述第一晶体管的栅极电连接，栅极与所述第一晶体管的漏极电连接；第四晶体管被配置为：源极与第二电压节点电连接，漏极与所述第三晶体管的漏极及所述第二晶体管的栅极均电连接，栅极与所述第一晶体管的漏极电连接。
于上述实施例中的存储器中，通过设置串联的第一晶体管与第二晶体管形成第一反相器，并设置串联的第三晶体管与第四晶体管形成第二反相器，使得第一反相器与第二反相器共同作用形成锁存器。锁存器可以将经由第一数据线读取的数据放大锁存后输出，以提高输出数据的抗噪能力。
在其中一个实施例中，所述第一读电路单元还包括第一预充电模块，所述第一预充电模块与所述第一晶体管的漏极和所述第三晶体管的漏极均电连接，用于预充电。
在其中一个实施例中，所述第一输入电路包括第五晶体管，第五晶体管被配置为：源极与所述第二电压电连接，漏极与所述第一电压节点电连接，栅极与所述第一数据线电连接。
在其中一个实施例中，所述第一参考电路包括第六晶体管、第七晶体管及第八晶体管，第六晶体管被配置为：源极与第三电压节点电连接，漏极与所述第二电压节点电连接，栅极与参考电压电连接；第七晶体管被配置为：源极与所述第二电压电连接，漏极与所述第三电压节点电连接，栅极与所述第六晶体管的栅极及所述参考电压均电连接；第八晶体管被配置为：源极与所述第二电压电连接，漏极与所述第三电压节点电连接，栅极与所述参考电压信号电连接。
在其中一个实施例中，所述第一输出电路还包括第一子输出电路及第二子输出电路，第一子输出电路与第二电压节点、第二数据线及第二互补数据线均电连接，用于输出所述放大后的比较结果；第二子输出电路与第一电压节点、所述第二数据线及所述第二互补数据线均电连接，用于输出所述放大后的比较结果，并匹配所述第一放大电路的输出负载，其中，所述第二数据线及所述第二互补数据线传输互为反相的数据。利用第二数据线和第二互补数据线上的数据相互参考或对比，能够提高数据传输的准确性。
在其中一个实施例中，所述第一输出电路还包括第一开关单元及第二开关单元，所述第一电压节点经由所述第一开关单元与均衡信号电连接；所述第二电压节点经由所述第二开关单元与所述均衡信号电连接。
在其中一个实施例中，所述第一开关单元包括第九晶体管，所述第二开关单元包括第十晶体管；所述第九晶体管被配置为：源极与所述第一电压电连接，漏极与所述第一电压节点电连接，栅极与所述均衡信号电连接；所述第十晶体管被配置为：源极与所述第一电压电连接，漏极与所述第二电压节点电连接，栅极与所述均衡信号电连接。
在其中一个实施例中，所述第一子输出电路包括第十一晶体管、第十二晶体管、第十三晶体管及第十四晶体管，第十一晶体管被配置为：源极与第一电压电连接，栅极与第二电压节点电连接；第十二晶体管被配置为：漏极与所述第十一晶体管的漏极电连接，栅极与所述第二电压节点及所述第十一晶体管的栅极均电连接；第十三晶体管被配置为：源极接地，漏极与所述第十二晶体管的源极电连接，栅极与所述第二数据线电连接；第十四晶体管被配置为：源极与所述第一电压电连接，漏极与第二互补数据线及所述第十一晶体管的漏极均电连接，栅极与所述第二数据线电连接。
在其中一个实施例中，所述第二子输出电路包括第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管及第二十晶体管，第十五晶体管被配置为：源极与第一电压电连接，漏极与所述第二数据线电连接，栅极与所述第一电压节点电连接；第十六晶体管被配置为：漏极与所述第十五晶体管的漏极电连接，栅极与所述第一电压节点及所述第十五晶体管的栅极均电连接；第十七晶体管被配置为：漏极与所述第十六晶体管的源极电连接，栅极与所述第二互补数据线电连接；第十八晶体管被配置为：源极接地，漏极与所述第十七晶体管的源极电连接，栅极与复位信号电连接；第十九晶体管被配置为：源极与所述第一电压电连接，漏极与所述第二数据线电连接，栅极与所述第二互补数据线及所述第十七晶体管的栅极均电连接；第二十晶体管被配置为：源极与所述第一电压电连接，漏极与所述第二数据线电连接，栅极与所述复位信号及所述第十八晶体管的栅极均电连接。
在其中一个实施例中，所述第一读电路单元还包括调整电路，调整电路与所述第一数据线、读选择信号、所述第一放大电路及所述第一输入电路均电连接，用于调整所述第一输入电路的驱动能力。
在其中一个实施例中，所述调整电路包括第二十一晶体管及第二十二晶体管，第二十一晶体管被配置为：源极与第二电压电连接，漏极与第一电压节点电连接，栅极与所述读选择信号电连接；第二十二晶体管被配置为：源极与第二电压电连接，漏极与第一电压节点电连接，栅极经由第三开关单元与所述第一数据线电连接。
在其中一个实施例中，所述第一读电路单元还包括第一写电路单元，所述第一写电路单元电连接所述第二数据线、写使能信号、均衡信号及所述第一数据线，所述第一写电路单元用于根据所述写使能信号及所述均衡信号向所述第一数据线写入数据。
在其中一个实施例中，所述第一写电路单元包括第二十三晶体管、第二十四晶体管、第一或非门、第二或非门、第一与非门、第一与门及第一反向器，第二十三晶体管被配置为：源极与第一电压电连接，漏极与所述第一数据线电连接；第二十四晶体管被配置为：源极接地，漏极与所述第二十三晶体管的漏极及所述第一数据线均电连接；第一或非门被配置为：输出端与所述第二十三晶体管的栅极电连接；第二或非门被配置为：输出端与所述第二十四晶体管的栅极电连接；第一与非门被配置为：输出端与所述第二或非门的第一输入端电连接，第一输入端与所述写使能信号电连接，第二输入端与所述均衡信号电连接；第一与门被配置为：输出端与所述第一或非门的第二输入端电连接，第一输入端与所述写使能信号电连接，第二输入端与所述第二或非门的第二输入端及所述第二数据线均电连接；第一反向器被配置为：输出端与所述第一或非门的第一输入端电连接，输入端与所述均衡信号电连接。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种出现存储单元失效缺陷的存储器的结构示意图；
图2为本申请一实施例中提供的一种存储器的电路原理示意图；
图3为本申请第一实施例中第一读电路单元的电路原理示意图；
图4为本申请第二实施例中第一读电路单元的电路原理示意图；
图5为本申请第三实施例中第一读电路单元的电路原理示意图；
图6为本申请第四实施例中第一读电路单元的电路原理示意图；
图7为本申请第五实施例中第一读电路单元的电路原理示意图；
图8为本申请第六实施例中第一读电路单元的电路原理示意图；
图9a为本申请一实施例中第一读电路单元的电路示意图；
图9b为本申请一实施例中第一输出电路的电路示意图；
图10为本申请一实施例中第一写电路单元的电路示意图；
附图标记说明：
100、存储模块；101、单个存储单元失效缺陷；102、相邻存储单元失效缺陷；10、感测放大器阵列；11、第一感测放大器阵列；12、第二感测放大器阵列；20、存储单元阵列；30、第一数据线；41、第一读电路；42、第二读电路；51、第一修正模块；52、第二修正模块；411、第一放大电路；412、第一输入电路；413、第一参考电路；414、第一输出电路；4141、第一子输出电路；4142、第二子输出电路；4143、第一开关单元；4144、第二开关单元；415、第一预充电模块；416、调整电路；417、第一写电路单元。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。
在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
对于半导体存储装置来说，存储容量及存储数据的准确度是其重要的性能参数之一。然而，随着半导体存储装置存储容量的增加，单位面积芯片中分布的存储单元的数量不断增加，存储芯片中存储单元的密度不断增加，相邻存储单元之间的间隔距离不断减小，导致半导体存储装置在不同的应用场景下，在使用过程中很容易出现单个存储单元失效缺陷101以及相邻存储单元失效缺陷102，请参考图1。然而，传统的对半导体芯片存储单元读取数据的校验方法不能检测出相邻存储单元失效缺陷102，不能及时发现并修复由于半导体存储装置中相邻存储单元失效缺陷102导致的两比特位(2-bit)数据错误，影响半导体存储产品存储数据的准确性。为了及时发现并修复由于半导体存储装置中相邻存储单元失效缺陷102导致的两比特位(2-bit)数据错误，提高半导体存储产品存储数据的准确性及使用寿命，本申请提供了一种存储器。
作为示例，请参考图2，在本申请的一个实施例中，提供了一种存储器，包括存储模块100、第一读电路41、第二读电路42及多个修正模块，存储模块100包括多个感测放大器阵列10和多个存储单元阵列20，感测放大器阵列10与存储单元阵列20交替排布，其中，感测放大器阵列10包括相邻的第一感测放大器阵列11及第二感测放大器阵列12，感测放大器阵列10用于对存储单元阵列20进行数据读写；第一读电路41经由第一数据线30与第一感测放大器阵列11电连接，用于比较参考电压信号Ref_opt与对应的第一数据线30上的信号，并输出比较结果作为读出数据；第二读电路42经由第一数据线30与第二感测放大器阵列12电连接，用于比较参考电压信号Ref_opt与对应的第一数据线30上的信号，并输出比较结果作为读出数据；其中，第二感测放大器阵列12与第一感测放大器阵列11相邻；多个修正模块用于对读出数据进行检错/纠错，其中，第一读电路41与第二读电路42被配置为将其输出的读出数据分别传输至不同的修正模块。
作为示例，请继续参考图2，通过设置存储模块100中存储单元阵列20与用于对存储单元阵列20进行数据读写的感测放大器阵列10交替排布，其中，感测放大器阵列10包括相邻的第一感测放大器阵列11及第二感测放大器阵列12；设置第一读电路41经由第一数据线30例如全局数据线YIO与第一感测放大器阵列11电连接，用于比较参考电压信号Ref_opt与对应的第一数据线30上的信号，并输出比较结果作为读出数据；并设置第二读电路42经由第一数据线30例如全局数据线YIO与第二感测放大器阵列12电连接，用于比较参考电压信号Ref_opt与对应的第一数据线30上的信号，并输出比较结果作为读出数据；使得第一读电路41将其输出的读出数据传输至对应的第一修正模块51，并使得第二读电路42将其输出的读出数据传输至对应的第二修正模块52，第一修正模块51与第二修正模块52为不同的修正模块，以使得修正模块分别对各自接收的读出数据例如可以包括待写数据和校验码数据进行检错/纠错，避免出现不能识别相邻存储单元失效缺陷的情况，从而能够及时发现并修复半导体存储装置中由于相邻存储单元失效缺陷导致的两比特位(2-bit)数据错误，提高半导体存储产品存储数据的准确性及使用寿命。
作为示例，请参考图3，在本申请的一个实施例中，第一读电路41包括多个第一读电路单元，每一第一读电路单元经由第一数据线30电连接第一感测放大器阵列11；第一读电路单元可以包括第一输入电路412、第一参考电路413、第一放大电路411及第一输出电路414，第一输入电路412与第一数据线30电连接，用于接收第一数据线30上的信号，第一输入电路412接收的第一数据线30上的信号可以包括待写数据和校验码数据；第一参考电路413用于接收参考电压信号Ref_opt；第一放大电路411与第一输入电路412、第一参考电路413均电连接，用于比较参考电压信号Ref_opt与对应的第一数据线30上的信号，并将比较结果放大；第一输出电路414与第一放大电路411电连接，用于输出放大后的比较结果。利用第一读电路单元对读取的数据进行放大，提高传输数据的抗噪能力；并设置第一放大电路411比较接收的参考电压信号Ref_opt与对应的第一数据线30上的信号，以输出放大后的比较结果，能够提高第一放大电路411对信号感知的灵敏度。
作为示例，请参考图4，在本申请的一个实施例中，第一读电路单元还包括第一预充电模块415，第一预充电模块415与第一放大电路411电连接，用于预充电。
作为示例，请参考图5，在本申请的一个实施例中，第一输出电路414还包括第一子输出电路4141及第二子输出电路4142，第一子输出电路4141与第二电压节点b、第二数据线Data及第二互补数据线Data_均电连接，用于输出放大后的比较结果；第二子输出电路4142与第一电压节点a、第二数据线Data及第二互补数据线Data_均电连接，用于输出放大后的比较结果，并匹配第一放大电路411的输出负载，其中，第二数据线Data及第二互补数据线Data_传输互为反相的数据。利用第二数据线Data及第二互补数据线Data_上的数据相互参考或对比，能够提高数据传输的准确性。
作为示例，请参考图7，在本申请的一个实施例中，第一输出电路414包括第一开关单元4143及第二开关单元4144，第一电压节点a经由第一开关单元4143与均衡信号EQ电连接；第二电压节点b经由第二开关单元4144与均衡信号EQ电连接。
作为示例，请参考图7，在本申请的一个实施例中，第一读电路单元还包括调整电路416，调整电路416与第一数据线30、读选择信号YIO_opt、第一放大电路411及第一输入电路412均电连接，调整电路416用于调整第一输入电路412的驱动能力。
作为示例，请参考图8，在本申请的一个实施例中，第一读电路单元还包括第一写电路单元417，第一写电路单元417电连接第二数据线Data、写使能信号WrEn、均衡信号EQ及第一数据线30，第一写电路单元417用于根据写使能信号WrEn及均衡信号EQ向第一数据线30写入数据。
作为示例，请参考图9a，在本申请的一个实施例中，第一放大电路411包括第一晶体管M1、第二晶体管M2、第三晶体管M3及第四晶体管M4，第一晶体管M1被配置为：源极与第一电压VDD1电连接；第二晶体管M2被配置为：源极与第一电压节点a电连接，漏极与第一晶体管M1的漏极电连接；第三晶体管M3被配置为：源极与第一电压VDD1电连接，漏极与第一晶体管M1的栅极电连接，栅极与第一晶体管M1的漏极电连接；第四晶体管M4被配置为：源极与第二电压节点b电连接，漏极与第三晶体管M3的漏极及第二晶体管M2的栅极均电连接，栅极与第一晶体管M1的漏极电连接。
作为示例，请继续参考图9a，通过设置串联的第一晶体管M1与第二晶体管M2形成第一反相器，并设置串联的第三晶体管M3与第四晶体管M4形成第二反相器，使得第一反相器与第二反相器共同作用形成锁存器。锁存器可以将经由第一输入电路412获取的数据放大锁存后输出，以提高输出数据的抗噪能力。在其中一个实施例中，第一读电路41单元还包括第一预充电模块415，第一预充电模块415与第一晶体管M1的漏极和第三晶体管M3的漏极均电连接，用于预充电。
作为示例，请继续参考图9a，在本申请的一个实施例中，第一预充电模块415包括晶体管Q1、晶体管Q2及晶体管Q3，晶体管Q1被配置为：源极与第一电压VDD1电连接，漏极与第一晶体管M1的漏极电连接，栅极与均衡信号EQ电连接；晶体管Q2被配置为：源极与第一电压VDD1电连接，漏极与第三晶体管M3的漏极电连接，栅极与均衡信号EQ电连接；晶体管Q3被配置为：源极与第三晶体管M3的漏极电连接，漏极与第一晶体管M1的漏极电连接，栅极与均衡信号EQ电连接。
作为示例，请继续参考图9a，在本申请的一个实施例中，第一输入电路412包括第五晶体管M5，第五晶体管M5被配置为：源极与第二电压VDD2电连接，漏极与第一电压节点a电连接，栅极与全局数据线YIO电连接。在本实施例中，第二电压VDD2的幅值比第一电压VDD1的幅值低，例如可以设置第五晶体管M5的源极接地。
作为示例，请继续参考图9a，在本申请的一个实施例中，第一参考电路413包括第六晶体管M6、第七晶体管M7及第八晶体管M8，第六晶体管M6被配置为：源极与第三电压节点c电连接，漏极与第二电压节点b电连接，栅极与参考电压电连接；第七晶体管M7被配置为：源极与第二电压VDD2电连接，漏极与第三电压节点c电连接，栅极与第六晶体管M6的栅极及参考电压Ref均电连接；第八晶体管M8被配置为：源极与第二电压VDD2电连接，漏极与第三电压节点c电连接，栅极与参考电压信号Ref_opt电连接。在本实施例中，可以设置第七晶体管M7的漏极经由开关K1与第二电压VDD2电连接。在本实施例中，第二电压VDD2的幅值比第一电压VDD1的幅值低，例如，可以设置第七晶体管M7的源极、第八晶体管M8的源极均接地。
作为示例，请继续参考图9a，在本申请的一个实施例中，第一开关单元4143包括第九晶体管M9，第二开关单元4144包括第十晶体管M10；第九晶体管M9被配置为：源极与第一电压VDD1电连接，漏极与第一电压节点a电连接，栅极与均衡信号电连接；第十晶体管M10被配置为：源极与第一电压VDD1电连接，漏极与第二电压节点b电连接，栅极与均衡信号电连接。
作为示例，请继续参考图9a，在本申请的一个实施例中，调整电路416包括第二十一晶体管M21及第二十二晶体管M22，第二十一晶体管M21被配置为：源极与第二电压VDD2电连接，漏极与第一电压节点a电连接，栅极与读选择信号电连接；第二十二晶体管M22被配置为：源极与第二电压VDD2电连接，漏极与第一电压节点a电连接，栅极经由第三开关单元K3与全局数据线YIO电连接。在本实施例中，第二电压VDD2的幅值比第一电压VDD1的幅值低，例如，可以设置第二十一晶体管M21的源极、第二十二晶体管M22的源极均接地。
作为示例，请参考图9b，在本申请的一个实施例中，第一子输出电路4141包括第十一晶体管M11、十二晶体管M12、第十三晶体管M13及第十四晶体管M14，第十一晶体管M11被配置为：源极与第一电压VDD1电连接，栅极与第二电压节点b电连接；十二晶体管M12被配置为：漏极与第十一晶体管M11的漏极电连接，栅极与第二电压节点b及第十一晶体管M11的栅极均电连接；第十三晶体管M13被配置为：源极接地，漏极与十二晶体管M12的源极电连接，栅极与第二数据线Data电连接；第十四晶体管M14被配置为：源极与第一电压VDD1电连接，漏极与第二互补数据线Data_及第十一晶体管M11的漏极均电连接，栅极与第二数据线Data电连接。在本实施例中，可以设置第二数据线Data为本地数据线LIO，设置第二互补数据线Data_为互补本地数据线LIO，其中，本地数据线LIO与互补本地数据线LIO传输互为反相的数据。
作为示例，请继续参考图9b，在本申请的一个实施例中，第二子输出电路4142包括第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管及第二十晶体管，第十五晶体管M15被配置为：源极与第一电压VDD1电连接，漏极与第二数据线Data电连接，栅极与第一电压节点a电连接；第十六晶体管M16被配置为：漏极与第十五晶体管M15的漏极电连接，栅极与第一电压节点a及第十五晶体管M15的栅极均电连接；第十七晶体管M17被配置为：漏极与第十六晶体管M16的源极电连接，栅极与第二互补数据线电连接；第十八晶体管M18被配置为：源极接地，漏极与第十七晶体管M17的源极电连接，栅极与复位信号Rst电连接；第十九晶体管被配置为：源极与第一电压VDD1电连接，漏极与第二数据线Data电连接，栅极与第二互补数据线及第十七晶体管M17的栅极均电连接；第二十晶体管被配置为：源极与第一电压VDD1电连接，漏极与第二数据线Data电连接，栅极与复位信号Rst及第十八晶体管M18的栅极均电连接。在本实施例中，可以设置第二数据线Data为本地数据线LIO。在本申请的其他实施例中，可以设置第二数据线Data为本地数据线LIO。
作为示例，请参考图10，在本申请的一个实施例中，第一写电路单元包括第二十三晶体管M23、第二十四晶体管M24、第一或非门Nor1、第二或非门Nor2、第一与非门NAnd1、第一与门And1及第一反向器Inv1，第二十三晶体管M23被配置为：源极与第一电压VDD1电连接，漏极与第一数据线30电连接；第二十四晶体管M24被配置为：源极接地，漏极与第二十三晶体管M23的漏极及第一数据线30均电连接；第一或非门Nor1被配置为：输出端与第二十三晶体管M23的栅极电连接；第二或非门Nor2被配置为：输出端与第二十四晶体管M24的栅极电连接；第一与非门NAnd1被配置为：输出端与第二或非门Nor2的第一输入端电连接，第一输入端与写使能信号电连接，第二输入端与均衡信号电连接；第一与门And1被配置为：输出端与第一或非门Nor1的第二输入端电连接，第一输入端与写使能信号电连接，第二输入端与第二或非门Nor2的第二输入端及第二数据线Data均电连接；第一反向器Inv1被配置为：输出端与第一或非门Nor1的第一输入端电连接，输入端与均衡信号电连接。
关于本申请中第二读电路42的实现原理与上述实施例中第一读电路41的实现原理类似，因此，关于第二读电路42的具体实现方式不再赘述。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种存储器，其特征在于，包括：
存储模块，包括多个感测放大器阵列和多个存储单元阵列，所述感测放大器阵列与所述存储单元阵列交替排布，所述感测放大器阵列用于对所述存储单元阵列进行数据读写，其中，所述多个感测放大器阵列中包括相邻的第一感测放大器阵列及第二感测放大器阵列，所述存储单元阵列包括沿位线方向相邻的第一存储单元和第二存储单元，所述第一存储单元通过相邻的第一感测放大器阵列进行数据读写，所述第二存储单元通过相邻的第二感测放大器阵列进行数据读写；
第一读电路，经由第一数据线与所述第一感测放大器阵列电连接，用于比较参考电压信号与对应的第一数据线上的信号，并输出比较结果作为读出数据；
第二读电路，经由第一数据线与所述第二感测放大器阵列电连接，用于比较所述参考电压信号与对应的第一数据线上的信号，并输出比较结果作为读出数据；
多个修正模块，用于对所述读出数据进行检错/纠错，其中，所述第一读电路与所述第二读电路被配置为将其输出的读出数据分别传输至不同的修正模块。
2.根据权利要求1所述的存储器，其特征在于，所述第一读电路包括多个第一读电路单元，每一所述第一读电路单元经由对应的第一数据线电连接所述第一感测放大器阵列；所述第一读电路单元包括：
第一输入电路，与所述第一数据线电连接，用于接收所述第一数据线上的信号；
第一参考电路，用于接收所述参考电压信号；
第一放大电路，与所述第一输入电路、所述第一参考电路均电连接，用于比较所述参考电压信号与对应的第一数据线上的信号，并将比较结果放大；
第一输出电路，与所述第一放大电路电连接，用于输出放大后的比较结果。
3.根据权利要求2所述的存储器，其特征在于，所述第一放大电路包括：
第一晶体管，被配置为：源极与第一电压电连接；
第二晶体管，被配置为：源极与第一电压节点电连接，漏极与所述第一晶体管的漏极电连接；
第三晶体管，被配置为：源极与所述第一电压电连接，漏极与所述第一晶体管的栅极电连接，栅极与所述第一晶体管的漏极电连接；
第四晶体管，被配置为：源极与第二电压节点电连接，漏极与所述第三晶体管的漏极及所述第二晶体管的栅极均电连接，栅极与所述第一晶体管的漏极电连接。
4.根据权利要求3所述的存储器，其特征在于，所述第一读电路单元还包括第一预充电模块，所述第一预充电模块与所述第一晶体管的漏极和所述第三晶体管的漏极均电连接，用于预充电。
5.根据权利要求3所述的存储器，其特征在于，所述第一输入电路包括：
第五晶体管，被配置为：源极与第二电压电连接，漏极与所述第一电压节点电连接，栅极与所述第一数据线电连接。
6.根据权利要求5所述的存储器，其特征在于，所述第一参考电路包括：
第六晶体管，被配置为：源极与第三电压节点电连接，漏极与所述第二电压节点电连接，栅极与参考电压电连接；
第七晶体管，被配置为：源极与所述第二电压电连接，漏极与所述第三电压节点电连接，栅极与所述第六晶体管的栅极及所述参考电压均电连接；
第八晶体管，被配置为：源极与所述第二电压电连接，漏极与所述第三电压节点电连接，栅极与所述参考电压信号电连接。
7.根据权利要求3-6任一项所述的存储器，其特征在于，所述第一输出电路还包括：
第一子输出电路，与所述第二电压节点、第二数据线及第二互补数据线均电连接，用于输出所述放大后的比较结果；
第二子输出电路，与所述第一电压节点、所述第二数据线及所述第二互补数据线均电连接，用于输出所述放大后的比较结果，并匹配所述第一放大电路的输出负载，其中，所述第二数据线及所述第二互补数据线传输互为反相的数据。
8.根据权利要求3-6任一项所述的存储器，其特征在于，所述第一输出电路还包括：
第一开关单元，所述第一电压节点经由所述第一开关单元与均衡信号电连接；
第二开关单元，所述第二电压节点经由所述第二开关单元与所述均衡信号电连接。
9.根据权利要求8所述的存储器，其特征在于，所述第一开关单元包括第九晶体管，所述第二开关单元包括第十晶体管；
所述第九晶体管被配置为：源极与所述第一电压电连接，漏极与所述第一电压节点电连接，栅极与所述均衡信号电连接；
所述第十晶体管被配置为：源极与所述第一电压电连接，漏极与所述第二电压节点电连接，栅极与所述均衡信号电连接。
10.根据权利要求7所述的存储器，其特征在于，所述第一子输出电路包括：
第十一晶体管，被配置为：源极与第一电压电连接，栅极与所述第二电压节点电连接；
第十二晶体管，被配置为：漏极与所述第十一晶体管的漏极电连接，栅极与所述第二电压节点及所述第十一晶体管的栅极均电连接；
第十三晶体管，被配置为：源极接地，漏极与所述第十二晶体管的源极电连接，栅极与所述第二数据线电连接；
第十四晶体管，被配置为：源极与所述第一电压电连接，漏极与第二互补数据线及所述第十一晶体管的漏极均电连接，栅极与所述第二数据线电连接。
11.根据权利要求7所述的存储器，其特征在于，所述第二子输出电路包括：
第十五晶体管，被配置为：源极与第一电压电连接，漏极与所述第二数据线电连接，栅极与所述第一电压节点电连接；
第十六晶体管，被配置为：漏极与所述第十五晶体管的漏极电连接，栅极与所述第一电压节点及所述第十五晶体管的栅极均电连接；
第十七晶体管，被配置为：漏极与所述第十六晶体管的源极电连接，栅极与所述第二互补数据线电连接；
第十八晶体管，被配置为：源极接地，漏极与所述第十七晶体管的源极电连接，栅极与复位信号电连接；
第十九晶体管，被配置为：源极与所述第一电压电连接，漏极与所述第二数据线电连接，栅极与所述第二互补数据线及所述第十七晶体管的栅极均电连接；
第二十晶体管，被配置为：源极与所述第一电压电连接，漏极与所述第二数据线电连接，栅极与所述复位信号及所述第十八晶体管的栅极均电连接。
12.根据权利要求7所述的存储器，其特征在于，所述第一读电路单元还包括：
调整电路，与所述第一数据线、读选择信号、所述第一放大电路及所述第一输入电路均电连接，用于调整所述第一输入电路的驱动能力。
13.根据权利要求12所述的存储器，其特征在于，所述调整电路包括：
第二十一晶体管，被配置为：源极与第二电压电连接，漏极与第一电压节点电连接，栅极与所述读选择信号电连接；
第二十二晶体管，被配置为：源极与所述第二电压电连接，漏极与所述第一电压节点电连接，栅极经由第三开关单元与所述第一数据线电连接。
14.根据权利要求12所述的存储器，其特征在于，所述第一读电路单元还包括第一写电路单元，所述第一写电路单元电连接所述第二数据线、写使能信号、均衡信号及所述第一数据线，所述第一写电路单元用于根据所述写使能信号及所述均衡信号向所述第一数据线写入数据。
15.根据权利要求14所述的存储器，其特征在于，所述第一写电路单元包括：
第二十三晶体管，被配置为：源极与第一电压电连接，漏极与所述第一数据线电连接；
第二十四晶体管，被配置为：源极接地，漏极与所述第二十三晶体管的漏极及所述第一数据线均电连接；
第一或非门，被配置为：输出端与所述第二十三晶体管的栅极电连接；
第二或非门，被配置为：输出端与所述第二十四晶体管的栅极电连接；
第一与非门，被配置为：输出端与所述第二或非门的第一输入端电连接，第一输入端与所述写使能信号电连接，第二输入端与所述均衡信号电连接；
第一与门，被配置为：输出端与所述第一或非门的第二输入端电连接，第一输入端与所述写使能信号电连接，第二输入端与所述第二或非门的第二输入端及所述第二数据线均电连接；
第一反向器，被配置为：输出端与所述第一或非门的第一输入端电连接，输入端与所述均衡信号电连接。
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