CN115581068A - 反熔丝型一次编程的非易失性存储单元及其存储器 - Google Patents

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CN115581068A CN202110759548.4A CN202110759548A CN115581068A CN 115581068 A CN115581068 A CN 115581068A CN 202110759548 A CN202110759548 A CN 202110759548A CN 115581068 A CN115581068 A CN 115581068A
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Abstract

本发明涉及反熔丝型一次性编程的非易失性存储单元，包括：一个衬底，衬底上设有相邻的第一导电型阱和一个第二导电型阱，两个导电型阱中分别有第一有源区和第二有源区，由一个隔离区隔开，第一、第二有源区和隔离区均沿第一方向相互平行排列；第一MOS晶体管，位于第一有源区上，包含一个浮栅及其栅氧化物；和一个辅助栅及其栅氧化物，它们这样形成：所述浮栅及其氧化物自其一个末端，从第一有源区的边缘，沿与第一方向垂直的第二方向延伸，经过隔离区，直至覆盖第二有源区的一部分或全部。该存储单元具有优化的结构和性能，而且尺寸更小。

Description

反熔丝型一次编程的非易失性存储单元及其存储器
技术领域
本发明涉及一种非易失性存储单元及其存储器，尤其涉及一种一次性可编程的非易失性存储单元，特别是反熔丝型一次编程的存储单元及其阵列结构。
背景技术
众所周知，非易失性存储器包括多次编程的存储器（简称MTP）、一次编程的存储器(简称OTP)、和光掩模式只读存储器(简称Mask ROM)。
对于多次编程的存储器，使用者可以对其进行多次的编程，多次修改存储数据。对于一次编程存储器，使用者仅可以编程一次。一旦一次编程存储器的编程完成之后，其存储数据将无法修改。而光掩模式只读存储器在出厂之后，所有的存储数据已经记录在其中，使用者仅能够读取存储器中的存储数据,而无法进行编程。
一次编程存储器根据其特性，可区分为浮栅型OTP存储器、电熔丝型OTP存储器与反熔丝型 OTP存储器。浮栅型OTP存储单元是基于电子或空穴注入浮栅后改变器件的阈值电压，从而实现高、低阻态切换。电熔丝型OTP存储器的存储单元尚未进行编程时，为低电阻值的存储状态，而进行编程之后的存储单元，具备高电阻值的存储状态，通常是基于多晶硅栅的电迁移来实现的。反熔丝型一次编程存储器的存储单元尚未进行编程时，具备高电阻值的存储状态；而进行编程之后的存储单元，具备低电阻值的存储状态。
随着半导体制作工艺的持续微缩，在先进工艺上浮栅型OTP所俘获的电子或空穴，很容易泄露，造成数据的丢失。电熔丝型OTP受限于多晶硅栅，而如果先进工艺上用金属栅代替了多晶硅栅，其使用上又会受到限制。而反熔丝型OTP，是基于栅氧化物层物理击穿的机制，没有电子或空穴泄露的风险，也不会受制于多晶硅栅，与先进工艺的兼容性非常高。由此近年来受到很多关注，获得很大进展。
目前，行业内不断需求改进反熔丝型OTP存储器的结构，优化其性能，并使之具有更小的尺寸。
发明内容
本发明涉及反熔丝型一次编程的非易失性存储单元及其存储器。
本发明的第一方面涉及一种一次性可编程的非易失性存储单元，它包括：
一个衬底，该衬底上设有相邻而置的第一导电型阱和第二导电型阱；第一导电型阱中有第一有源区，第二导电型阱中有第二有源区，第一有源区与第二有源区之间由一个隔离区隔开，所述隔离区横跨两个阱；所述第一、第二有源区和隔离区均沿第一方向相互平行排列；
一个第一MOS晶体管位于第一有源区上，该晶体管包含：一个浮栅及其下面的栅氧化物；和
一个辅助栅及其下面的栅氧化物，它们这样形成：所述第一MOS晶体管的浮栅及其氧化物自其一个末端，从第一有源区的边缘，沿与第一方向垂直的第二方向延伸，经过隔离区，继续延伸至覆盖第二有源区的一部分或全部。
在一个优选的实施方式中，所述第一有源区上的浮栅的面积与第二有源区上的辅助栅的面积之比为：2:1-40:1，更优选5:1 -35:1，再优选10:1 - 30:1。
在另一个优选的实施方式中，所述第一有源区上的浮栅氧化物的厚度与第二有源区上的辅助栅氧化物的厚度比为：1:1 -5 : 1，更优选1.5:1 -4.5 : 1，再优选2:1 -4 :1。
在另一个优选的实施方式中，所述的辅助栅及其栅氧化物在第二方向上延伸覆盖第二有源区的全部。由此形成第二MOS晶体管的栅及其栅氧化物层，位于第二有源区上。第二MOS晶体管也可称为辅助MOS晶体管。
在再一个优选的实施方式中，其中所述的第一导电型阱为P阱，第一有源区中包含两个N型离子掺杂区，沿第一方向分别位于浮栅的两侧，作为第一MOS晶体管的源极和漏极，该晶体管为NMOS晶体管；第二导电型阱为N阱，第二有源区中包含两个P型离子掺杂区，沿第一方向分别位于辅助栅的两侧，由此构成第二MOS晶体管，为PMOS晶体管。
在再一个优选的实施方式中，其中所述的第一导电型阱为N阱，第一有源区中包含两个P型掺杂区，沿第一方向分别位于浮栅的两侧，作为第一MOS晶体管的源极和漏极，该晶体管为PMOS晶体管；第二导电型阱为P阱，第二有源区中包含两个N型掺杂区，沿第一方向分别位于辅助栅的两侧，由此构成第二MOS晶体管，为NMOS晶体管。
本发明的第二方面涉及一种一次性可编程的非易失性存储单元组，它包括4个权利要求1-6所述的存储单元，排布成2行×2列的阵列，所有存储单元的衬底合并成一体；
每行中的2个存储单元呈左右镜像对称，而且每行中2个存储单元的第一导电型阱、第二导电型阱、第一有源区、第二有源区、和隔离区，各自分别合并成一体，所述三个区均沿第一方向互相平行排列；
每列中的2个存储单元呈中心对称，而且每列中2个存储单元之间邻接的第一有源区之间、或邻接的第二有源区之间，也由一个隔离区隔开。
在一个优选的实施方式中，所述组中的4个存储单元的组成和结构都相同。
本发明的第三方面涉及一种一次性可编程的非易失性存储器，它包括：至少一个本发明上述的存储单元组，组成一个阵列，该阵列中每组的排布方式都相同，而且所有组的存储单元的衬底合并成一体，形成阵列的衬底；
在所述阵列中，每行中所有存储单元的第一导电型阱、第二导电型阱、第一有源区、第二有源区、和隔离区，各自分别合并成一体，所述三个区均沿第一方向互相平行排列；
在所述阵列中，每列中奇偶行相邻的两个存储单元的两个邻接的第一有源区之间、或两个邻接的第二有源区之间，均由一个隔离区隔开；
每列中有一根位线和一根公用线，分别位于该列的两侧，而且位线与公用线在阵列中交替而置；每列中的位线和公用线分别连接至该列中存储单元的第一有源区上的第一MOS晶体管的漏极和源极，或者分别连接至所述第一MOS晶体管的源极和漏极；
每行中有一根字线，连接至该行中所有存储单元的第二有源区上的辅助栅两侧的离子掺杂区中的一个或两个，优选两个。
在一个优选的实施方式中，所述阵列中每组的组成和结构都相同。
在本发明的反熔丝型一次编程存储单元中，只有一条浮栅以及由其一末端延伸而成的辅助栅。通常的反熔丝型一次编程存储单元，一般具有两个晶体管和两条浮栅。本发明的存储单元与之相比，结构简单，组件少，尺寸小，而且具有更好的性能。
在本发明中，辅助栅的面积优选比第一MOS晶体管的浮栅的面积小，操作电压同时施加到浮栅和辅助栅上时，第二有源区上的辅助栅所承受的分压较大，此处的辅助栅氧化物层更易于发生击穿而变成低阻态，进行编程。此外，辅助栅氧化物的厚度优选比第一MOS晶体管的浮栅氧化物的厚度薄，有利于辅助栅氧化物层发生低压击穿，降低编程所需的击穿电压。
另外，由多个本发明的上述反熔丝型存储单元所组成的存储器，从统计学上来说，还可以提高击穿后辅助栅氧化物的电阻组织分布的收敛度。即：存储器中全部存储单元的辅助栅氧化物的击穿部位更接近和更集中。
再次，本发明的存储单元组及其组成的存储器，其排列方式更优化，可进一步降低整个存储器的尺寸，而且不影响其性能。
附图说明
图1 示出了本发明一个实施方式中的反熔丝型存储单元的顶部视图。
图2 示出了图1所示实施方式中的存储单元沿剖面线A-A的剖面视图。
图3 示出了图1所示实施方式中的存储单元沿剖面线B-B的剖面视图。
图4 示出了图1所示实施方式中的存储单元沿剖面线C-C的剖面视图。
图5a-5b示出了本发明一个实施方式中的2×2阵列的存储单元组，图 5a是该阵列的俯视图，图5b是该阵列的电路图。
图6示出了图5所示实施方式在不同操作期间连接至存储阵列的偏压信号。
发明的详细描述
本发明的一次性编程非易失性存储单元可以是单层多晶硅的，也可以不是，优选是单层多晶硅。其中第一MOS晶体管和辅助MOS晶体管的栅可以相同或不同，选自单层多晶硅栅或金属栅。两个MOS晶体管的栅氧化物可以相同或不同，选自高介电常数的氧化物，例如SiO2、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、或LaAlO，优选两者均是二氧化硅层。
在本发明的一次性可编程的非易失性存储单元中，衬底为常规的半导体衬底，但优选P型衬底。
在本发明的上述存储单元中，第一导电型阱与第二导电型阱都位于衬底上，两者相邻并列而置。但两个阱的导电类型不同。例如，如果第一导电型阱为N阱，那么第二导电型阱就为P阱；反之亦然。
有源区是形成及操作有源电路组件例如晶体管的区域，例如晶体管的源漏极就形成于有源区内。第一导电型阱中有一个第一有源区，第二导电型阱中有一个第二有源区。第一有源区与第二有源区之间由一个隔离区隔开，所述隔离区横跨相邻的两个阱。第一、第二有源区和隔离区均相互平行排列。
在第一导电型阱中，第一有源区包含两个导电离子掺杂区，位于第一MOS晶体管的浮栅及其栅氧化物的两侧，分别构成第一MOS晶体管的源漏极。
第一有源区中的导电离子掺杂区类型可以为N型或P型。当第一导电型阱为P阱时，第一有源区中的两个离子掺杂区都为N型，它们分别构成第一MOS晶体管的源漏极，第一MOS晶体管就为NMOS晶体管。当第一导电型阱为N阱时，第一有源区中的两个离子掺杂区都为P型，它们分别构成第一MOS晶体管的源漏极，第一MOS晶体管就为PMOS晶体管。
第一MOS晶体管中的源漏极相同，可以互换使用。
本发明所述的第一方向是：在有源区的顶表面内，第一MOS晶体管中从源极到漏极的方向、或从漏极到源极的方向。第二方向是：在有源区的顶表面内，与第一方向垂直的方向。
第一MOS晶体管的浮栅长度为第一方向上源漏两极之间的浮栅尺寸。浮栅宽度为第二方向上浮栅在第一有源区上的尺寸。浮栅下面的栅氧化物的长度和宽度均与浮栅的相同。浮栅的面积为第一有源区上的浮栅的长度与宽度的乘积，浮栅氧化物的面积与浮栅的相同。
第一MOS晶体管的浮栅及其栅氧化物自其一个末端，从第一有源区的边缘，沿着浮栅的宽度方向（即第二方向）延伸，经过隔离区，直至第二有源区，并沿该方向继续延伸覆盖第二有源区的一部分或全部，形成一个辅助栅。辅助栅的长度和宽度的定义与浮栅的相同。辅助栅的面积为第二有源区上的辅助栅的长度与宽度的乘积。辅助栅下面的栅氧化物的长度和宽度均与辅助栅的相同，两者的面积也相同。
辅助栅的面积比浮栅的面积小。浮栅面积与辅助栅面积之比为2:1-40:1。
在第二导电型阱中，第二有源区包含两个导电离子掺杂区。它们分别位于辅助栅的两侧，形成源漏极，与辅助栅及其栅氧化物一同构成第二MOS晶体管，也称为辅助晶体管。第二有源区也可以包含一个导电离子掺杂区，位于辅助栅的一侧，与辅助栅及其栅氧化物一同构成一个电容。在此情形下，辅助栅的长度和宽度分别为辅助栅在第二有源区内沿第一方向和第二方向上的尺寸。优选地，第二有源区包含两个导电离子掺杂区。
当辅助栅沿第二方向延伸覆盖第二有源区的一部分而不是全部时，即使第二有源区包含两个导电离子掺杂区分别位于辅助栅两侧，它们与辅助栅及其栅氧化物仍构成一个电容，而不是MOS晶体管。
虽然辅助栅延伸覆盖第二有源区的一部分时，更有利于击穿编程，但是优选地，辅助栅延伸覆盖第二有源区的全部而不是一部分，这样可以提高工艺制备的可控性和可重复性，进而提高产品的良品率。
第二有源区中的导电离子掺杂区类型也可以为N型或P型。但是，由于第二阱与第一阱的导电类型不同，第二有源区中的导电离子掺杂区的类型也与第一有源区中的不同。例如，当第一阱为P阱时，第二阱就为N阱，第二有源区中的离子掺杂区就为P型，第二MOS晶体管就为PMOS。当第一阱为N阱时，第二阱就为P阱，第二有源区中的离子掺杂区就为N型，第二MOS晶体管就为NMOS。
隔离区也被称为浅沟道隔离区(简称STI)。在本发明中，相邻的两个有源区之间都存在一个隔离区，将它们分隔开。隔离区横跨相邻的两个阱。
第一有源区、第二有源区、与隔离区，均沿第一方向相互平行排列。
在本发明中，第一有源区上的浮栅面积为本行业内的常规值。第二有源区上的辅助栅的面积，优选比第一有源区上的浮栅面积小。第一有源区上的浮栅面积与第二有源区上的辅助栅面积之间的比例，优选为：2:1-40:1，更优选5:1-35:1，再优选10:1-30:1。这样可以增大辅助栅上承受的分压，使辅助栅氧化物层更易于发生击穿而变成低阻态，进行编程。
另外，第一有源区上的浮栅氧化物层的厚度为本行业内的常规值。第二有源区上的辅助栅氧化物层的厚度，与浮栅氧化物层的厚度相比，可以相同或更薄。所述浮栅氧化物层的厚度与辅助栅氧化物层的厚度之比为：1:1 -5 : 1，更优选1.5:1 -4.5 : 1，再优选2:1 -4 : 1。这样可以降低达到击穿场强时所需的击穿电压，更有利于实现击穿。
在本发明的反熔丝型一次编程的存储单元组中，包括4个本发明上述的存储单元，排布成2行×2列的阵列，所有存储单元的衬底合并成一体。
每行中的2个存储单元的排布方式可以完全相同或不同。为便于形成规整和紧凑的小尺寸阵列，优选排布方式不同，例如优选相互呈左右镜像对称排布。
每行中2个存储单元的第一导电型阱、第二导电型阱、第一有源区、第二有源区、和隔离区，各自分别合并成一体。即：每行中的2个存储单元的两个第一阱合并成一体，两个第二阱合并成一体；两个第一有源区合并成一个有源区，相似地，两个第二有源区合并成一个有源区，两个隔离区也合并成一个隔离区。所述三个区均沿第一方向互相平行排列。
每列中的2个存储单元的排布方式可以相同或不同。为便于形成规整和紧凑的小尺寸阵列，优选排布方式不同，例如相互呈上下镜像对称，或相互呈上下中心对称排布等。优选两者相互呈中心对称排布。所述中心对称排布，指两者中的任一个围绕对称中心旋转180°后，都能与另一个完全重合。
每列中2个存储单元的相邻的两个第一有源区之间、或相邻的两个第二有源区之间，也由一个隔离区隔开。
优选地，所述组中的4个存储单元的组成和结构都相同。
每组中所有存储单元的第一MOS晶体管的源漏极都相同，可以互换使用。
本发明上述组中的存储单元的优选排布方式，有利于减小存储单元组的尺寸，而且不影响其性能。
本发明的反熔丝一次编程存储器，包括：至少一个上述的存储单元组，组成一个阵列，该阵列中每组的排布方式一致，而且所有组的存储单元的衬底全部合并成一体，形成阵列的衬底；在该阵列中，每行中所有存储单元的第一导电型阱和第二导电型阱分别合并成一体；第一有源区、第二有源区、和隔离区，也各自分别合并成一个区，所述三个区均沿第一方向互相平行排列；在所述阵列中，每列中奇偶行相邻的存储单元的两个邻接的第一有源区之间、或两个邻接的第二有源区之间，也由一个隔离区隔开；每列中有一根位线（BL）和一根公用线（COM），分别位于该列的两侧，而且位线与公用线在阵列中交替而置；每列中的位线和公用线分别连接至该列中存储单元的第一有源区上的第一MOS晶体管的漏极和源极，或者分别连接至第一MOS晶体管的源极和漏极；每行中有一根字线（WL），连接至该行中所有存储单元的第二有源区上的辅助栅两侧的离子掺杂区中的一个或两个。
阵列中每个存储单元中的第一MOS晶体管的源漏极都可以互换使用，由于阵列每组中4个存储单元的排布方式都不同，这样可使每列中连接所有第一MOS晶体管的一个极的位线（BL）位于该列一侧，连接另一个极的公用线（COM）位于该列的另一侧。阵列中位线与公用线交替而置。
优选地，所述阵列中每组的组成和结构都相同。
本发明的上述存储器结构简单，尺寸小，编程所需的击穿电压低，而且多个存储单元的辅助栅氧化物层的击穿部位更接近和更集中。
本发明的存储单元和存储器可以采用成熟的常规工艺制备，例如180nm、130nm、90nm、55nm、或40nm逻辑工艺。另外，也可以采用28nm、22nm、16nm、10nm、7nm、或5nm逻辑工艺制备。其中第一有源区上的浮栅面积和第二有源区上的辅助栅面积不同，浮栅面积或辅助栅面积取决于其各自的有源区和栅的图形尺寸。它们可由业界通用的方式形成。例如，有源区和栅的图形由其对应的光刻板，经光刻和干法刻蚀生成，其形状和尺寸大小在版图中设计定义。浮栅氧化物层和辅助栅氧化物层厚度也不同，它们也由业界通用的生长方式形成。例如，通过热氧化方法，在欲生成浮栅氧化物层和辅助栅氧化物层的区域，先生长一层栅氧达到厚度1，然后将欲生成辅助栅氧化物的区域上已生成的栅氧层通过湿法全部去除，再次通过热氧化方法，在两个栅氧区域同时形成一层新栅氧，达到所需的辅助栅氧化物的厚度。其中厚度1为浮栅氧化物层与辅助栅氧化物层的厚度之差。
下面结合具体的实施例来详细描述本发明。具体例子仅用于阐述和有助于理解本发明的技术方案，不构成对本发明保护范围的限制。在不悖离本发明的宗旨和范围情形下，普通技术人员对于下述具体实施例，可以进行结构、逻辑和电性上的修改，并应用在其他实施例上。这些均处于本发明的保护范围之内。
本行业内的普通技术人员，通过下面的详细描述，可充分了解本发明。此外，一些此领域中公知的系统配置和工艺步骤并未在此详述，因为这些应是此领域中的普通技术人员所熟知的。
另外，具体实施方式的附图为示意图，并未严格按照实际比例绘制，有时为了清楚呈现某个局部结构，而会放大一些尺寸。在此公开和描述的多个实施例中若具有共通或类似的某些特征时，为了方便图示及描述，类似的特征通常会以相同的标号表示。
虽然实施例和附图中提供了特定电压值，但是应当明白，这些数值不必是精准值，而是用来表达本发明技术方案的一般概念。
根据本发明的一个实施方式，提供了一种反熔丝型一次编程单层多晶硅存储单元。图1示出了一个所述存储单元的顶视图。图2-4分别是其沿剖面线A-A、B-B、C-C的剖面视图。
在该实施方式中，所述单元采用40nm逻辑工艺制造。此工艺可以提供具有不同栅面积和不同栅氧化物厚度的晶体管。形成上述存储单元所需要的所有加工步骤，都是在逻辑制程中用来形成芯片上其他电路的那些步骤。不需要额外的加工步骤。
在该实施方式中，存储单元构建于P型硅衬底101中。P阱102和N阱103彼此紧邻，设置于P衬底101中。P阱102和N阱103中，分别有第一有源区和第二有源区，两个有源区之间由隔离区（STI）分开，隔离区（STI）横跨两个阱。两个有源区与隔离区均沿第一方向相互平行排列。
一个NMOS晶体管200设置于P阱 102中的第一有源区上。第一有源区中有两个N型离子掺杂区203和204，分别构成该NMOS晶体管的N型的源漏极。该NMOS晶体管的源漏极相同，可以互换。即：漏极和源极可以分别为掺杂区203和204，也可以分别为掺杂区204和203。
掺杂区203包括轻掺杂N区203A和重掺杂N+区203B。掺杂区204包括轻掺杂N区204A和重掺杂N+区204B。在掺杂区203为漏极的情形下，掺杂区203连接位线（BL），掺杂区204就为源极，连接公共线（COM），如图2所示。
晶体管200被隔离区（STI，也称为浅沟槽区）围绕。在源极与漏极之间，是沟道区。覆于沟道上面的是栅氧化物层202。导电掺杂的单层多晶硅栅201置于栅氧化物202的顶部，形成NMOS晶体管的浮栅（FG）201。
浮栅（FG）201及其栅氧化物202沿浮栅的宽度方向（即第二方向）延伸，经过隔离区STI，延伸至N阱103中的第二有源区上，并沿第二方向覆盖全部第二有源区，形成第二有源区上的辅助栅（CG）301及其栅氧化物302。
浮栅201和辅助栅301均被隔离边墙110围绕，该隔离边墙110一般采用氮化硅或氧化硅形成。
在N阱103中的第二有源区中，在辅助栅301两侧分别有P型离子掺杂区303和304，构成源漏极，它们与辅助栅及其栅氧化物构成第二PMOS晶体管，也称为辅助晶体管。P型离子掺杂区有303和304区，掺杂区303包括轻掺杂P区303A和重掺杂P+区303B，掺杂区304包括轻掺杂区304A和重掺杂P+区304B。第二MOS晶体管的源漏极连接字线（WL）。
在形成N+或P+区时，边墙隔离层110阻止N+或P+注入物进入轻掺杂N区或P区。
在该实施方式中，浮栅FG201与辅助栅CG301的面积之比为18:1 – 20:1，浮栅氧化物层厚度与辅助栅氧化物层厚度之比为2:1 –3:1，浮栅FG201的面积与浮栅氧化物层的厚度均为常规值，例如厚度可以为40-120Å。
在大多数应用中，多个非易失性存储单元可以放在一起，形成存储阵列。为了示例说明，图5a-5b中描述和示出了一个2×2存储阵列及其操作。该阵列包含4个如图1-4所示的存储单元，排列成2行和2列。通过增加和/或减少行和/或列的数量，可以形成不同尺寸的阵列。该存储阵列包括存储单元400、410、420、和430。该存储阵列包括NMOS晶体管401、411、421、和431，和PMOS辅助晶体管402、412、422、和432。
在一个实施方式中，存储单元400和410的WL连接至WL0，形成一个存储行，存储单元420和430的WL连接至WL1，形成另一个存储行。单元400和420的公共线（COM）和位线（BL）分别连接至COM0和BL0，形成一个存储列。相似地，单元410和430的公用线（COM）和位线（BL）分别连接至COM1和BL1，形成另一个存储列。
每行中的字线（WL）连接至该行中每个PMOS辅助晶体管的漏极或源极。
每列中的公用线（COM）与位线（BL）分别位于该列两侧，其中公用线和位线分别连接该列中每个NMOS晶体管的源极和漏极、或漏极和源极，而且阵列中公用线和位线交替排布，如图5所示。每个NMOS晶体管的源漏极可以互换。
所述存储阵列构建于一个P型衬底中。一个存储行内的所有存储单元的N阱和P阱分别合并起来。由此，每个存储行包含有一个N阱和一个P阱。相邻奇偶行的两个P阱比邻而置，也可以合并成一体。
通过将一行内的阱合并起来，阵列中存储单元就能够更紧密地封装，因为消除了多数阱与阱之间的空间。所述存储阵列构建在与芯片上其他逻辑电路相同的衬底内，所述逻辑电路要求衬底接地或为0v。
每个存储行中的所有存储单元的第一有源区合并成一个区，相似地，所有存储单元的第二有源区和间隔区也各自分别合并成一个区。每个存储行中，所述三个区沿第一方向相互平行排列。
该阵列中的每个存储单元都可以独立地进行编程。
图6示出了图5a-5b所示实施方式中在不同操作模式下存储阵列的偏置电压。
在该实施方式中，存储单元400被选中单独编程，其他三个存储单元410、420、430不编程。
单元400的字线和位线均被选中。其位线电势为0v，公用线悬空。由此其NMOS晶体管401的浮栅以及辅助PMOS晶体管402的辅助栅上电势为 0v。同时，单元400的字线被驱动至6v。由于辅助晶体管的电容小，其辅助栅氧化物层承受约5v的电压，导致其被击穿导通，由高阻态变为低阻态，发生编程。
单元410的字线被选中，但位线未被选中。虽然其字线也被驱动至6v，但是因为其位线电势为4v，公用线悬空，位线电势可耦合至浮栅和辅助栅，导致其辅助晶体管的辅助栅氧化物层承受约2v的电压，不能被击穿导通，仍呈高阻态，不发生编程。
单元420的字线未被选中，位线被选中。其位线电势为0v，公用线悬空。其NMOS晶体管421的浮栅以及辅助PMOS晶体管422的辅助栅上电势为 0v。同时，单元420的字线被驱动至2v，导致其辅助晶体管的辅助栅氧化物层承受约2v的电压，不能被击穿导通，仍呈高阻态，不发生编程。
单元430的字线和位线均未被选中。其字线被驱动至2v，但是因为其位线电势为4v，公用线悬空，位线电势可耦合至浮栅和辅助栅，导致其辅助晶体管的辅助栅氧化物层承受约-2v的电压，不能被击穿导通，仍呈高阻态，不发生编程。
在读出操作中，单元400的字线和位线均被选中。其字线、位线、和公用线分别被驱动至1.2v、0v、和2.5v。由于单元400已经编程，其辅助PMOS晶体管已被击穿导通，辅助栅和NMOS晶体管的浮栅由此获得与字线相同的电势，为1.2v。由于NMOS晶体管的浮栅与位线的电势差为1.2v，大于NMOS晶体管的阈值0.7-0.8v，NMOS晶体管的源漏极之间的沟道导通。同时，分别连接源漏极的位线和公用线之间的电压差为2.5，形成横向电场，由此产生读出电流。读出电流随后被灵敏放大器测到，并被驱动输出一个状态“1”的数据信号。
单元410的字线被选中，但位线未被选中。其字线电势（1.2v）小于位线（2.5v）和公用线（2.5v），通过耦合提升辅助栅与浮栅的电势的作用非常小。因此NMOS晶体管的浮栅电势小于其源漏极电势，源漏极之间不能形成沟道。同时，源漏极的电势相同，也没有横向电场形成。因此，没有读出电流。灵敏放大器输出一个状态“0”的数据信号
单元420和430的字线均未被选中，而且单元430的位线也未被选中。这两个单元中字线电势均为0v，不能通过耦合提升辅助栅与浮栅的电势。由于NMOS晶体管的浮栅电势小于位线和公用线的电势，因此它们的NMOS晶体管均保持关断，没有读出电流。灵敏放大器输出一个状态“0”的数据信号。

Claims (10)

1.一次性可编程的非易失性存储单元，其特征在于，包括：
一个衬底，该衬底上设有相邻的第一导电型阱和第二导电型阱；第一导电型阱中有第一有源区，第二导电型阱中有第二有源区，相邻的第一有源区与第二有源区之间由一个隔离区隔开，所述隔离区横跨两个阱；所述第一、第二有源区和隔离区均沿第一方向相互平行排列；
一个第一MOS晶体管，位于第一有源区上，该晶体管包含：一个浮栅及其下面的栅氧化物；和
一个辅助栅及其下面的栅氧化物，它们这样形成：所述第一MOS晶体管的浮栅及其氧化物自其一个末端，从第一有源区的边缘，沿与第一方向垂直的第二方向延伸，经过隔离区，继续延伸至覆盖第二有源区的一部分或全部。
2.如权利要求1所述的存储单元，其特征在于，其中所述第一有源区上的浮栅的面积与第二有源区上的辅助栅的面积之比为2-40:1。
3.如权利要求1或2所述的存储单元，其特征在于，其中所述第一有源区上的浮栅氧化物的厚度与第二有源区上的辅助栅氧化物的厚度比为：1-5:1。
4.如权利要求1-3中任一项所述的存储单元，其特征在于，其中所述的辅助栅及其栅氧化物在第二方向上延伸覆盖第二有源区的全部。
5.如权利要求1-3中任一项所述的存储单元，其特征在于，其中所述的第一导电型阱为P阱，第一有源区中包含两个N型离子掺杂区，沿第一方向分别位于浮栅的两侧，作为第一MOS晶体管的源极和漏极，该晶体管为NMOS晶体管；第二导电型阱为N阱，第二有源区中包含两个P型离子掺杂区，沿第一方向分别位于辅助栅的两侧，构成第二MOS晶体管，为PMOS晶体管。
6.如权利要求1-3中任一项所述的存储单元，其特征在于，其中所述的第一导电型阱为N阱，第一有源区中包含两个P型掺杂区，沿第一方向分别位于浮栅的两侧，作为第一MOS晶体管的源极和漏极，该晶体管为PMOS晶体管；第二导电型阱为P阱，第二有源区中包含两个N型掺杂区，沿第一方向分别位于辅助栅的两侧，构成第二MOS晶体管，为NMOS晶体管。
7.一次性可编程的非易失性存储单元组，其特征在于，它包括4个如权利要求1-6任一项所述的存储单元，排布成2行×2列的阵列，所有存储单元的衬底合并成一体；
每行中的2个存储单元呈左右镜像对称，而且每行中2个存储单元的第一导电型阱、第二导电型阱、第一有源区、第二有源区、和隔离区，各自分别合并成一体，所述三个区均沿第一方向互相平行排列；
每列中的2个存储单元呈中心对称，而且每列中2个存储单元之间邻接的两个第一有源区之间、或邻接的两个第二有源区之间，也由一个隔离区隔开。
8.如权利要求7所述的存储单元组，其特征在于，组中的4个存储单元的组成和结构都相同。
9.一次性可编程的非易失性存储器，其特征在于，它包括：至少一个如权利要求7或8所述的存储单元组，组成一个阵列，该阵列中每组的排布方式都相同，而且所有组的存储单元的衬底合并成一体，形成阵列的衬底；
在所述阵列中，每行中所有存储单元的第一导电型阱、第二导电型阱、第一有源区、第二有源区、和隔离区，分别合并成一体，所述有源区和隔离区均沿第一方向互相平行排列；
在所述阵列中，每列中相邻的两个存储单元的两个邻接的第一有源区之间、或邻接的两个第二有源区之间，均由一个隔离区隔开；
每列中有一根位线和一根公用线，分别位于该列的两侧，而且位线与公用线在阵列中交替而置；每列中的位线和公用线分别连接至该列中存储单元的第一有源区上的第一MOS晶体管的漏极和源极，或者分别连接至所述第一MOS晶体管的源极和漏极；
每行中有一根字线，连接至该行中所有存储单元的第二有源区上的辅助栅两侧的离子掺杂区。
10.如权利要求9所述的非易失性存储器，其特征在于，其中所述阵列中每组的组成和结构都相同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100195867B1 (ko) * 1996-06-28 1999-06-15 윤종용 반도체 장치 및 그의 제조 방법
US9123572B2 (en) * 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US7868388B2 (en) * 2007-01-31 2011-01-11 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US8203861B2 (en) * 2008-12-30 2012-06-19 Invensas Corporation Non-volatile one-time—programmable and multiple-time programmable memory configuration circuit
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
JP5785826B2 (ja) * 2011-09-05 2015-09-30 ルネサスエレクトロニクス株式会社 Ｏｔｐメモリ
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
KR20170097261A (ko) * 2016-02-17 2017-08-28 에스케이하이닉스 주식회사 리페어 회로, 이를 이용하는 메모리 장치 및 이의 동작 방법
US10115682B2 (en) * 2016-04-13 2018-10-30 Ememory Technology Inc. Erasable programmable non-volatile memory
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof
CN111916423A (zh) * 2019-05-10 2020-11-10 长鑫存储技术有限公司 反熔丝存储单元及其形成方法
US11257827B2 (en) * 2019-12-30 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Layout structure including anti-fuse cell

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